JP2011204773A - 不揮発性半導体記憶装置の製造方法、及び不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】３次元的にトランジスタが配置された構成において、垂直方向に隣接するトランジスタの間隔を小さくした場合に、カップリング容量に起因したトランジスタの誤動作を低減できる不揮発性半導体記憶装置の製造方法、及び不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置の製造方法は、半導体基板の上に、第１の半導体膜と第２の半導体膜とが交互に複数回積層された積層膜における少なくとも複数の第２の半導体膜がゲート絶縁膜を介して半導体又は導電体の柱状部材によりそれぞれ保持された複数の構造を形成する形成工程と、前記形成工程で形成された前記複数の構造のそれぞれについて、前記複数の第２の半導体膜が前記柱状部材により保持された状態を維持しながら、前記積層膜から複数の前記第１の半導体膜を選択的に除去する除去工程と、前記除去工程を経た前記複数の構造のそれぞれにおける複数の前記第２の半導体膜の間に空洞を残すように、層間絶縁膜を埋め込む埋め込み工程とを備えている。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置の製造方法、及び不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置、特にフラッシュメモリ等の高集積メモリにおいて、メモリ素子（メモリセル）の高集積化要求は留まることがなく、最小加工寸法が３０ｎｍ程度またはそれ以下の微細な素子を用いた製品が開発されてきている。最小加工寸法を縮小していくことによる集積度の向上は、素子内におけるトランジスタ動作のばらつきが増大してしまうといった物理的限界や、リソグラフィープロセスや加工プロセスのコストが急激に増大していってしまうといった経済的な限界を迎えようとしている。そこで、更なる高集積化の実現のためにメモリ素子（メモリセル）を３次元的に配列する技術の導入が求められるようになってきている。

非特許文献１には、シリコン基板の上に、絶縁膜を介して複数のゲート板（コントロールゲート）を積層し、複数のゲート板を貫通する複数の穴を開けた後、各穴にＯＮＯ膜、シリコンを順に堆積することが記載されている。これにより、非特許文献１によれば、コントロールゲートでアクセス可能なメモリセルが垂直方向にそれぞれ連なった複数のメモリストリングを有するＢｉＣＳ（Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ）フラッシュメモリを得ることができるとされている。

非特許文献２には、基板の上に、層間絶縁膜とポリシリコンとが交互に複数積層された多重アクティブ層が形成されパターニングされた後、パターニングされた多重アクティブ層の側面にＯＮＯ膜、複数の垂直ワード線が順に形成されることが記載されている。これにより、非特許文献２によれば、メモリセルが水平方向にそれぞれ連なった複数のアクティブストリングが積層されたＶＧ（Ｖｅｒｔｉｃａｌ Ｇａｔｅ）ＮＡＮＤフラッシュメモリを得ることができるとされている。

これらの３次元的なメモリセル（トランジスタ）の配列において、メモリセル（トランジスタ）の配置密度を向上するため垂直方向に隣接するトランジスタの間隔を小さくすると、垂直方向に隣接するトランジスタ間におけるカップリング容量が無視できなくなる。非特許文献１の技術では、垂直方向に隣接するトランジスタの間隔が小さくなると、積層されたコントロールゲート間のカップリング容量が無視できない大きさになる。非特許文献２の技術では、垂直方向に隣接するトランジスタの間隔が小さくなると、積層されたポリシリコン（アクティブ領域）間のカップリング容量が無視できない大きさになる。この結果、垂直方向に隣接するトランジスタとの間のカップリング容量によりコントロールゲート又はアクティブ領域の電位が不安定になるので、トランジスタが誤動作する可能性がある。

一方、垂直方向に隣接するトランジスタ間におけるカップリング容量を弱めるために、垂直方向に隣接するトランジスタの間隔を大きくすると、メモリセル（トランジスタ）の配置密度を向上することが困難になる。非特許文献１の技術では、積層されたコントロールゲート間の絶縁膜を厚く形成すると、垂直方向に配置できるメモリセル（トランジスタ）の数が少なくなる。非特許文献２の技術でも、積層されたポリシリコン（アクティブ領域）間の絶縁膜を厚く形成すると、垂直方向に配置できるメモリセル（トランジスタ）の数が少なくなる。

H.Tanaka et al., Symp. on VLSI Tech. Dig., pp14-15, 2007 W. Kim, et. Al., Symp. on VLSI Tech. Dig., pp188-189, 2009

本発明は、３次元的にトランジスタが配置された構成において、垂直方向に隣接するトランジスタの間隔を小さくした場合に、カップリング容量に起因したトランジスタの誤動作を低減できる不揮発性半導体記憶装置の製造方法、及び不揮発性半導体記憶装置を提供することを目的とする。

本願発明の一態様によれば、半導体基板の上に、第１の半導体膜と第２の半導体膜とが交互に複数回積層された積層膜における少なくとも複数の第２の半導体膜がゲート絶縁膜を介して半導体又は導電体の柱状部材によりそれぞれ保持された複数の構造を形成する形成工程と、前記形成工程で形成された前記複数の構造のそれぞれについて、前記複数の第２の半導体膜が前記柱状部材により保持された状態を維持しながら、前記積層膜から複数の前記第１の半導体膜を選択的に除去する除去工程と、前記除去工程を経た前記複数の構造のそれぞれにおける複数の前記第２の半導体膜の間に空洞を残すように、層間絶縁膜を埋め込む埋め込み工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。

また、本願発明の一態様によれば、半導体基板と、前記半導体基板の上に、前記半導体基板の表面に垂直な方向の間隔を空けて積層された複数の半導体膜と、電荷蓄積能力をそれぞれ有し、前記半導体基板の表面に垂直な方向にそれぞれ延び、前記複数の半導体膜の側面にそれぞれ配置された複数のゲート絶縁膜と、前記半導体基板の表面に垂直な方向にそれぞれ延び、前記ゲート絶縁膜を介して前記複数の半導体膜をそれぞれ保持する半導体又は導電体の複数の柱状部材と、前記複数の半導体膜の間の各領域に空洞を有する層間絶縁膜とを備えたことを特徴とする不揮発性半導体記憶装置が提供される。

また、本願発明の一態様によれば、半導体基板と、前記半導体基板の上に、前記半導体基板の表面に垂直な方向の間隔を空けて積層された複数の半導体膜と、電荷蓄積能力をそれぞれ有し、前記複数の半導体膜をそれぞれ貫通し、前記複数の半導体膜を貫通する各穴に面する前記複数の半導体膜の周面にそれぞれ配置された複数のゲート絶縁膜と、前記複数の半導体膜をそれぞれ貫通し、前記ゲート絶縁膜を介して前記複数の半導体膜をそれぞれ保持する半導体の複数の柱状部材と、前記複数の半導体膜の間の各領域に空洞を有する層間絶縁膜とを備えたことを特徴とする不揮発性半導体記憶装置が提供される。

本発明によれば、３次元的にトランジスタが配置された構成において、垂直方向に隣接するトランジスタの間隔を小さくした場合に、カップリング容量に起因したトランジスタの誤動作を低減できる不揮発性半導体記憶装置を得ることができる。

第１の実施の形態にかかる不揮発性半導体記憶装置の構成を示す図。 第１の実施の形態にかかる不揮発性半導体記憶装置の構成を示す図。 第１の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。 第１の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。 第１の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。 第１の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。 第１の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。 第１の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。 第１の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。 第１の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。 第２の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。 第２の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。 第３の実施の形態にかかる不揮発性半導体記憶装置の構成を示す図。 第３の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。 第３の実施の形態にかかる不揮発性半導体記憶装置の製造方法を示す図。

以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。

（第１の実施の形態）
第１の実施の形態にかかる不揮発性半導体記憶装置１の構成について図１及び図２を用いて説明する。図１（ａ）は、不揮発性半導体記憶装置１の構成を示す斜視図である。図１（ｂ）は、不揮発性半導体記憶装置１における等価回路を示す図である。図２（ａ）は、不揮発性半導体記憶装置１におけるワードラインを含む断面を示す図である。図２（ｂ）は、不揮発性半導体記憶装置１におけるワードラインを含まない断面を示す図である。なお、図２（ａ）及び（ｂ）では、４層の半導体膜が示されているが、図１（ａ）では、３層目及び４層目の半導体膜の図示を簡略化のため省略している。以下では、図１（ａ）、図２（ａ）及び（ｂ）の断面図に示された３列の半導体膜を中心に説明するが、図２中の左右に繰り返し配列されている構成についても同様である。

不揮発性半導体記憶装置１は、半導体基板ＳＢ、複数の半導体膜（複数の第２の半導体膜）１２ａ−１〜１２ｄ−３（図２（ａ）参照）、複数のゲート絶縁膜３１−１１〜３２−３２、複数の柱状部材２１−１〜２２−４、複数のワードラインＷＬ１、ＷＬ２、及び層間絶縁膜４０（図２（ｂ）参照）を備える。

半導体基板ＳＢは、例えば、シリコンで形成されている。

複数の半導体膜１２ａ−１〜１２ｄ−３は、半導体基板ＳＢの上に、半導体基板ＳＢの表面ＳＢａに垂直な方向の間隔を空けて積層されている。積層された（半導体基板ＳＢの表面ＳＢａに垂直な方向に並んだ）半導体膜１２ａ−１、１２ｂ−１、１２ｃ−１、１２ｄ−１は、それぞれ、両側面が柱状部材２１−１及び２１−２により挟まれている。他の積層された半導体膜も、積層された半導体膜１２ａ−１、１２ｂ−１、１２ｃ−１、１２ｄ−１と同様である。各半導体膜１２ａ−１〜１２ｄ−３は、シリコンを主成分とする材料で形成されており、例えば、単結晶シリコンで形成されている。

具体的には、１層目の半導体膜１２ａ−１、１２ａ−２、１２ａ−３は、半導体基板ＳＢの表面ＳＢａから垂直な方向の間隔Ｄ（図２参照）を隔てた位置に配されている。１層目の半導体膜１２ａ−１、１２ａ−２、１２ａ−３は、半導体基板ＳＢの表面ＳＢａに沿って（例えば、平行に）それぞれ延びており、互いに（例えば、互いに平行に）並んでいる。１層目の半導体膜１２ａ−１、１２ａ−２、１２ａ−３は、例えば、略直方体形状を有している。

２層目の半導体膜１２ｂ−１、１２ｂ−２、１２ｂ−３は、それぞれ、１層目の半導体膜１２ａ−１、１２ａ−２、１２ａ−３から垂直な方向の間隔Ｄ（図２参照）を隔てた位置に配されている。２層目の半導体膜１２ｂ−１、１２ｂ−２、１２ｂ−３は、半導体基板ＳＢの表面ＳＢａに沿って（例えば、平行に）それぞれ延びており、互いに（例えば、互いに平行に）並んでいる。２層目の半導体膜１２ｂ−１、１２ｂ−２、１２ｂ−３は、例えば、略直方体形状を有している。なお、３層目の半導体膜１２ｃ−１、１２ｃ−２、１２ｃ−３については、２層目の半導体膜１２ｂ−１、１２ｂ−２、１２ｂ−３と同様である。

４層目の半導体膜１２ｄ−１、１２ｄ−２、１２ｄ−３は、それぞれ、その上面がシリコン窒化膜１３−１、１３−２、１３−３により覆われている。それ以外の点については、４層目の半導体膜１２ｄ−１、１２ｄ−２、１２ｄ−３は、２層目の半導体膜１２ｂ−１、１２ｂ−２、１２ｂ−３と同様である。なお、図１（ａ）に構造的に示されるように、シリコン窒化膜１３−１、１３−２、１３−３と最上の半導体膜１２ｄ−１、１２ｄ−２、１２ｄ−３との間についても、所定の間隔を隔てて形成された構造としてもよい。

ここで、各半導体膜１２ａ−１〜１２ｄ−３は、アクティブ領域として機能する。すなわち、各半導体膜１２ａ−１〜１２ｄ−３において、柱状部材２１−１〜２２−４と交差する部分は、トランジスタのチャネル領域となり、その部分の両側に隣接した部分は、トランジスタのソース領域又はドレイン領域となる。

例えば、半導体膜１２ａ−１は、それぞれ、柱状部材２１−１、２２−１に交差する部分がトランジスタＭ１、Ｍ２（図１（ｂ）参照）のチャネル領域となる。例えば、半導体膜１２ａ−１は、トランジスタＭ１、Ｍ２がＮＭＯＳトランジスタ（ＰＭＯＳトランジスタ）であれば、その交差する部分に対してソースライン側に隣接する部分がソース領域（ドレイン領域）となり、その交差する部分に対してビットライン側に隣接する部分がドレイン領域（ソース領域）となる。なお、半導体膜１２ａ−１は、長手方向の一端にソースライン（図示せず）が接続され他端にビットライン（図示せず）が接続されている。

同様に、例えば、半導体膜１２ｂ−１は、それぞれ、柱状部材２１−１、２２−１に交差する部分がトランジスタＭ３、Ｍ４（図１（ｂ）参照）のチャネル領域となる。例えば、半導体膜１２ｂ−１は、トランジスタＭ３、Ｍ４がＮＭＯＳトランジスタ（ＰＭＯＳトランジスタ）であれば、その交差する部分に対してソースライン側に隣接する部分がソース領域（ドレイン領域）となり、その交差する部分に対してビットライン側に隣接する部分がドレイン領域（ソース領域）となる。なお、半導体膜１２ｂ−１は、長手方向の一端にソースライン（図示せず）が接続され他端にビットライン（図示せず）が接続されている。

複数のゲート絶縁膜３１−１１〜３２−３２のそれぞれは、半導体基板ＳＢの表面ＳＢａに垂直な方向に延びている。複数のゲート絶縁膜３１−１１〜３２−３２のそれぞれは、複数の半導体膜１２ａ−１〜１２ｄ−３の側面に配置されている。例えば、ゲート絶縁膜３１−１１は、積層された複数の半導体膜１２ａ−１、１２ｂ−１、１２ｃ−１、１２ｄ−１（図２（ａ）参照）の側面に配置されている。他のゲート絶縁膜３１−１２〜３２−３２も、ゲート絶縁膜３１−１１と同様である。

各ゲート絶縁膜３１−１１〜３２−３２は、電荷蓄積能力を有する電荷蓄積膜を含む。各ゲート絶縁膜３１−１１〜３２−３２は、例えば、ＯＮＯ膜で形成されている。ＯＮＯ膜は、２つのシリコン酸化膜がシリコン窒化膜をはさむ３層構造を有している。各ゲート絶縁膜３１−１１〜３２−３２は、ＯＮＯ膜中のシリコン窒化膜を電荷蓄積膜として含み、シリコン窒化膜に電荷を蓄積することができる。

ゲート絶縁膜３１−１１では、半導体膜１２ａ−１、１２ｂ−１と交差していない部分３１０−１、３１ａｂ−１、３１ｂｃ−１中の電荷蓄積膜（シリコン窒化膜）は、半導体膜１２ａ−１、１２ｂ−１と交差している部分３１ａ−１、３１ｂ−１中の電荷蓄積膜（シリコン窒化膜）よりも多くの酸素を含む材料（組成）で形成されている。これにより、ゲート絶縁膜３１−１１では、半導体膜１２ａ−１、１２ｂ−１と交差していない部分３１０−１、３１ａｂ−１、３１ｂｃ−１の電荷蓄積能力が、半導体膜１２ａ−１、１２ｂ−１と交差している部分３１ａ−１、３１ｂ−１の電荷蓄積能力より低くなっている。他のゲート絶縁膜３１−１２〜３２−３２も、ゲート絶縁膜３１−１１と同様である。

複数の柱状部材２１−１〜２２−４のそれぞれは、半導体基板ＳＢの表面ＳＢａに垂直な方向に延びている。複数の柱状部材２１−１〜２２−４のそれぞれは、ゲート絶縁膜３１−１１〜３２−３２を介して複数の半導体膜１２ａ−１〜１２ｄ−３を保持している。例えば、柱状部材２１−１は、積層された複数の半導体膜１２ａ−１、１２ｂ−１、１２ｃ−１、１２ｄ−１（図２（ａ）参照）を、ゲート絶縁膜３１−１１を介して保持している。他の柱状部材２１−２〜２２−４も、柱状部材２１−１と同様である。各柱状部材２１−１〜２２−４は、半導体（例えば、シリコンを主成分とする材料）で形成されている。各柱状部材２１−１〜２２−４は、例えば、ポリシリコンで形成されている。なお、各柱状部材２１−１〜２２−４は、導電体（例えば、タングステンを主成分とする材料）で形成されていてもよい。各柱状部材２１−１〜２２−４は、例えば、タングステンシリサイドで形成されていてもよい。

ここで、各柱状部材２１−１〜２２−４は、トランジスタのコントロールゲートとして機能する。例えば、柱状部材２１−１は、それぞれ、半導体膜１２ａ−１、１２ｂ−１と交差する部分がトランジスタＭ１、Ｍ３のコントロールゲートとなる。例えば、柱状部材２２−１は、それぞれ、半導体膜１２ａ−１、１２ｂ−１と交差する部分がトランジスタＭ２、Ｍ４のコントロールゲートとなる。

複数のワードラインＷＬ１、ＷＬ２のそれぞれは、半導体基板ＳＢの表面ＳＢａに沿って（例えば、平行に）、各半導体膜１２ａ−１〜１２ｄ−３の長手方向と交差する方向へ延びている。ワードラインＷＬ１は、半導体基板ＳＢの表面ＳＢａに沿って１列に並んだ複数の柱状部材２１−１〜２１−４を接続している。ワードラインＷＬ２は、半導体基板ＳＢの表面ＳＢａに沿って１列に並んだ複数の柱状部材２２−１〜２２−４を接続している。ワードラインＷＬ１は、導電物質で形成され、例えば、ポリシリコン層ＷＬ１ｂ、ニッケルシリコン層ＷＬ１ａが順に積層された２層構造を有している。ワードラインＷＬ２も、ワードラインＷＬ１と同様である。

層間絶縁膜４０は、半導体基板ＳＢ、複数の半導体膜１２ａ−１〜１２ｄ−３、複数の柱状部材２１−１〜２２−４、ワードラインＷＬ１、ＷＬ２の周りに埋められている（図２（ｂ）参照）。また、層間絶縁膜４０は、複数の半導体膜１２ａ−１〜１２ｄ−３の間の各領域に空洞Ｖ２１〜Ｖ４３を有する。さらに、層間絶縁膜４０は、半導体基板ＳＢと１層目の半導体膜１２ａ−１〜１２ａ−３との間の領域に空洞Ｖ１１〜Ｖ１３を有する。層間絶縁膜４０は、例えば、シリコン酸化物で形成されている。各空洞Ｖ１１〜Ｖ４３は、略直方体形状を有している。

このように、不揮発性半導体記憶装置１は、３次元的にトランジスタが配列された構成になっている。

ここで、仮に、層間絶縁膜４０が、複数の半導体膜１２ａ−１〜１２ｄ−３の間の各領域に空洞Ｖ２１〜Ｖ４３を有しない場合について考える。この場合、不揮発性半導体記憶装置１の３次元的なメモリセル（トランジスタ）の配列において、メモリセル（トランジスタ）の配置密度を向上するため垂直方向に隣接するトランジスタの間隔を小さくすると、垂直方向に隣接するトランジスタ間におけるカップリング容量が無視できなくなる。例えば、図１（ｂ）に示す構成において、垂直方向に隣接するトランジスタＭ１とトランジスタＭ３との間隔が小さくなると、積層された半導体膜（アクティブ領域）１２ａ−１と半導体膜（アクティブ領域）１２ｂ−１との間のカップリング容量Ｃ１３が無視できない大きさになる。この結果、垂直方向に隣接するトランジスタＭ１とトランジスタＭ３との間のカップリング容量により各トランジスタＭ１、Ｍ３のアクティブ領域の電位（バックゲート、ソース領域、ドレイン領域、チャネル領域などの電位）が不安定になるので、各トランジスタＭ１、Ｍ３が誤動作する可能性がある。

それに対して、第１の実施の形態では、層間絶縁膜４０は、複数の半導体膜１２ａ−１〜１２ｄ−３の間の各領域に空洞Ｖ２１〜Ｖ４３を有する。これにより、垂直方向に隣接するトランジスタの間隔を小さくした場合であっても、垂直方向に隣接するトランジスタ間におけるカップリング容量を無視できるレベルまで容易に低減できる。例えば、図１（ｂ）に示す構成において、垂直方向に隣接するトランジスタＭ１とトランジスタＭ３との間隔が小さくなっても、積層された半導体膜（アクティブ領域）１２ａ−１と半導体膜（アクティブ領域）１２ｂ−１との間に空洞Ｖ２１（図２（ａ）参照）が形成されているので、半導体膜（アクティブ領域）１２ａ−１と半導体膜（アクティブ領域）１２ｂ−１との間のカップリング容量Ｃ１３を無視できるレベルまで容易に低減できる。すなわち、第１の実施の形態によれば、３次元的にトランジスタが配置された構成において、垂直方向に隣接するトランジスタの間隔を小さくした場合に、カップリング容量に起因したトランジスタの誤動作を低減できる。

あるいは、仮に、層間絶縁膜４０が、複数の半導体膜１２ａ−１〜１２ｄ−３の間の各領域に空洞Ｖ２１〜Ｖ４３を有しない場合であって、垂直方向に隣接するトランジスタ間におけるカップリング容量を弱めるために、垂直方向に隣接するトランジスタの間隔を大きくする場合について考える。この場合、メモリセル（トランジスタ）の配置密度を向上することが困難になる。すなわち、積層されたポリシリコン（アクティブ領域）間の層間絶縁膜４０を厚く形成すると、垂直方向に配置できるメモリセル（トランジスタ）の数が少なくなる。

それに対して、第１の実施の形態では、積層された半導体膜（アクティブ領域）１２ａ−１と半導体膜（アクティブ領域）１２ｂ−１との間に空洞Ｖ２１（図２（ａ）参照）が形成されているので、垂直方向に隣接するトランジスタの間隔を大きくすることなく、垂直方向に隣接するトランジスタ間におけるカップリング容量を弱めることができるとともに、メモリセル（トランジスタ）の配置密度を向上することが容易になる。

あるいは、仮に、ゲート絶縁膜３１−１１における電荷蓄積能力が一様である場合について考える。この場合、垂直方向に隣接するトランジスタの間隔を小さくすると、垂直方向に隣接するトランジスタ間で電荷が移動する可能性がある。例えば、仮に、ゲート絶縁膜３１−１１における部分３１ａ−１、３１ａｂ−１、３１ｂ−１の電荷蓄積能力が同等であると、ゲート絶縁膜３１−１１における部分３１ａ−１に蓄積された電荷が部分３１ａｂ−１を介して容易に部分３１ｂ−１へ移動できる。あるいは、ゲート絶縁膜３１−１１における部分３１ｂ−１に蓄積された電荷が部分３１ａｂ−１を介して容易に部分３１ａ−１へ移動できる。すなわち、図１（ｂ）に示す構成において、垂直方向に隣接するトランジスタＭ１とトランジスタＭ３との間隔が小さくなると、１点鎖線の矢印で示すように、トランジスタＭ１とトランジスタＭ３との間で容易に電荷の移動が行われる可能性がある。これにより、３次元的にトランジスタが配置された構成において、垂直方向に隣接するトランジスタの間隔を小さくした場合に、電荷の移動（リーク電流）により各トランジスタＭ１、Ｍ３が誤動作する可能性がある。

それに対して、第１の実施の形態では、ゲート絶縁膜３１−１１において、半導体膜１２ａ−１、１２ｂ−１と交差していない部分３１０−１、３１ａｂ−１、３１ｂｃ−１の電荷蓄積能力が、半導体膜１２ａ−１、１２ｂ−１と交差している部分３１ａ−１、３１ｂ−１の電荷蓄積能力より低くなっている。これにより、垂直方向に隣接するトランジスタの間隔を小さくした場合でも、垂直方向に隣接するトランジスタ間で電荷が移動しにくい。この結果、３次元的にトランジスタが配置された構成において、垂直方向に隣接するトランジスタの間隔を小さくした場合に、電荷の移動（リーク電流）に起因したトランジスタの誤動作を低減できる。

次に、第１の実施の形態にかかる不揮発性半導体記憶装置１の製造方法について図３〜図１０を用いて説明する。図３（ａ）〜図９（ａ）に示す斜視図は、図１（ａ）の斜視図に対応したものである。図３（ｂ）〜図９（ｂ）、図６（ｄ）、図１０（ａ）、（ｃ）に示す断面図は、図２（ａ）の断面図に対応したものである。図３（ｂ）〜図９（ｂ）、図６（ｄ）、図１０（ａ）、（ｃ）に示す断面図は、それぞれ、図３（ｃ）〜図９（ｃ）、図６（ｅ）、図１０（ｂ）、（ｄ）の平面図における１点鎖線できった断面を示す。

図３（ａ）〜（ｃ）に示す工程では、半導体基板ＳＢの上に、第１の半導体膜と第２の半導体膜とが交互に複数回積層された積層膜ＳＦを形成する。具体的には、半導体基板ＳＢの上に、第１の半導体膜１１ａ１を堆積させる。第１の半導体膜１１ａ１は、シリコンゲルマニウムを主成分とする材料で形成する。第１の半導体膜１１ａ１は、例えば、エピタキシャル成長技術を用いて、単結晶シリコンゲルマニウムで形成する。第１の半導体膜１１ａ１の上に、第２の半導体膜１２ａ１を堆積させる。第２の半導体膜１２ａ１は、シリコンを主成分とする材料で形成する。第２の半導体膜１２ａ１は、例えばエピタキシャル成長技術を用いて、単結晶シリコンで形成する。同様の処理を繰り返すことにより、半導体基板ＳＢの上に、第１の半導体膜１１ａ１〜第２の半導体膜１２ｄ１を順に積層する。そして、第２の半導体膜１２ｄ１の上にシリコン窒化膜１３１を堆積する。これにより、第１の半導体膜１１ａ１、第２の半導体膜１２ａ１、第１の半導体膜１１ｂ１、第２の半導体膜１２ｂ１、第１の半導体膜１１ｃ１、第２の半導体膜１２ｃ１、第１の半導体膜１１ｄ１、第２の半導体膜１２ｄ１、シリコン窒化膜１３１が順に積層された積層膜ＳＦが得られる。

なお、図３（ｂ）には、積層膜ＳＦに４層の第２の半導体膜１２ａ１〜１２ｄ１が含まれる場合が例示されているが、積層膜ＳＦにさらに多層の第２の半導体膜が含まれる場合にも製造方法に大きな違いは生じない。

図４（ａ）〜（ｃ）に示す工程では、フォトリソグラフィー工程により、互いに（例えば、互いに平行に）並んだ複数の第１のラインパターンを含む第１のレジストパターン（図示せず）を積層膜ＳＦの上に形成する。そして、第１のレジストパターンをマスクとしてドライエッチング（例えば、ＲＩＥ）などにより積層膜ＳＦのエッチング加工を行う。これにより、複数の積層膜ＳＦ１〜ＳＦ３を形成する。その後、第１のレジストパターンを除去する。

各積層膜ＳＦ１〜ＳＦ３は、半導体基板ＳＢの表面ＳＢａに垂直な方向へ延びたフィン形状を有している。積層膜ＳＦ１では、第１の半導体膜と第２の半導体膜とが交互に複数回積層されている。すなわち、積層膜ＳＦ１では、第１の半導体膜１１ａ−１、第２の半導体膜１２ａ−１、第１の半導体膜１１ｂ−１、第２の半導体膜１２ｂ−１、第１の半導体膜１１ｃ−１、第２の半導体膜１２ｃ−１、第１の半導体膜１１ｄ−１、第２の半導体膜１２ｄ−１、シリコン窒化膜１３−１が順に積層されている。他の積層膜ＳＦ２、ＳＦ３も、積層膜ＳＦ１と同様である。

図５（ａ）〜（ｃ）に示す工程では、半導体基板ＳＢ及び複数の積層膜ＳＦ１〜ＳＦ３を覆うようにゲート絶縁膜３１１を形成する。ゲート絶縁膜３１１は、例えば、ＯＮＯ膜で形成する。具体的には、全面に、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順に堆積する。これにより、２つのシリコン酸化膜がシリコン窒化膜をはさむ３層構造を有したゲート絶縁膜３１１を形成する。

図６（ａ）〜（ｅ）に示す工程では、ゲート絶縁膜３１１を覆うように所定の膜を埋め込みＣＭＰ法などにより上面を平坦化して、膜２０を形成する（図６（ｂ）、（ｃ）参照）。膜２０は、半導体（例えば、シリコンを主成分とする材料）で形成する。膜２０は、例えば、ポリシリコンで形成する。なお、膜２０は、導電体（例えば、タングステンを主成分とする材料）で形成してもよい。膜２０は、例えば、タングステンシリサイドで形成してもよい。

そして、フォトリソグラフィー工程により、互いに（例えば、互いに平行に）並びかつ各積層膜ＳＦ１〜ＳＦ３と交差する方向にそれぞれ延びた複数の第２のラインパターンを含む第２のレジストパターン（図示せず）を膜２０の上に形成する。そして、第２のレジストパターンをマスクとしてドライエッチング（例えば、ＲＩＥ）などにより膜２０のエッチング加工を行う。これにより、複数の柱状部材２１−１〜２２−４、及び複数のワードラインＷＬ１１、ＷＬ２１を形成する（図６（ｄ）、（ｅ）参照）。

図７（ａ）〜（ｃ）に示す工程では、ゲート絶縁膜３１１における複数の柱状部材２１−１〜２２−４及び複数のワードラインＷＬ１１、ＷＬ２１により覆われていない部分を選択的に除去する。すなわち、複数のワードラインＷＬ１１、ＷＬ２１をマスクとしてドライエッチング（例えば、ＲＩＥ）及び／又はウェットエッチングによりゲート絶縁膜３１１のエッチング加工を行う。これにより、複数のゲート絶縁膜３１−１１１〜３２−３２１が形成される。

その後、各積層膜ＳＦ１〜ＳＦ３における露出された第１の半導体膜１１ａ−１〜１１ｄ−３の側面と第２の半導体膜１２ａ−１〜１２ｄ−３の側面とに対して、気相拡散法やイオン注入法などで不純物を注入することにより、ソース領域・ドレイン領域（図示せず）を形成し、活性化の熱処理を行う。

このように、図３〜図７に示す工程（形成工程）では、積層膜ＳＦ１〜ＳＦ３における少なくとも複数の第２の半導体膜１２ａ−１〜１２ｄ−３がゲート絶縁膜３１−１１１〜３２−３２１を介して柱状部材２１−１〜２２−４によりそれぞれ保持された複数の構造ＳＴ１〜ＳＴ６（図７（ｂ）参照）を形成する。例えば、構造ＳＴ１では、積層膜ＳＦ１における複数の第１の半導体膜１１ａ−１〜１１ｄ−１及び複数の第２の半導体膜１２ａ−１〜１２ｄ−１（図４（ｂ）参照）がゲート絶縁膜３１−１１１を介して柱状部材２１−１により保持されている。他の構造ＳＴ２〜ＳＴ６も構造ＳＴ１と同様である。

図８（ａ）〜（ｃ）に示す工程（除去工程）では、複数の構造ＳＴ１〜ＳＴ６（図７（ｂ）参照）のそれぞれについて、複数の第２の半導体膜１２ａ−１〜１２ｄ−３が柱状部材２１−１〜２２−４により保持された状態を維持しながら、積層膜ＳＦ１〜ＳＦ３から複数の第１の半導体膜１１ａ−１〜１１ｄ−３を選択的に除去する。例えば、構造ＳＴ１において、複数の第２の半導体膜１２ａ−１〜１２ｄ−１が柱状部材２１−１により保持された状態を維持しながら、積層膜ＳＦ１（図４（ｂ）参照）から複数の第１の半導体膜１１ａ−１〜１１ｄ−１を選択的に除去する。

具体的には、高温ＨＣｌガスを用いたドライエッチングと、ＳＰＭ（硫酸と過酸化水素水の混合溶液処理）などの酸を用いたウェットエッチングとの少なくとも一方により、第１の半導体膜１１ａ−１〜１１ｄ−３（シリコンゲルマニウム）を選択的にエッチングして除去する。このとき、第２の半導体膜１２ａ−１〜１２ｄ−３（シリコン）に対する第１の半導体膜１１ａ−１〜１１ｄ−３（シリコンゲルマニウム）のエッチング選択比を十分に大きく確保するために、第１の半導体膜１１ａ−１〜１１ｄ−３（シリコンゲルマニウム）に含まれるゲルマニウム濃度を３０ａｔ％以上にすることができる。

これにより、除去工程を経た複数の構造ＳＴ１ａ〜ＳＴ６ａが得られる。例えば、除去工程を経た構造ＳＴ１ａでは、複数の第２の半導体膜１２ａ−１〜１２ｄ−１の間に空洞Ｖ２１〜Ｖ４１が形成されている。また、除去工程を経た構造ＳＴ１ａでは、最下の第２の半導体膜１２ａ−１と半導体基板ＳＢとの間に空洞Ｖ１１が形成されている。

図９（ａ）〜（ｃ）に示す工程（酸化工程）では、除去工程を経た複数の構造ＳＴ１ａ〜ＳＴ６ａ（図８（ｂ）参照）のそれぞれにおいて、熱酸化法などにより、露出された面を酸化する。例えば、除去工程を経た複数の構造ＳＴ１ａにおいて、第２の半導体膜１２ａ−１〜１２ｃ−１における露出された上面及び下面と、第２の半導体膜１２ｄ−１における露出された下面とを酸化する。これにより、複数の第２の半導体膜１２ａ−１〜１２ｄ−１の露出された面を覆う酸化膜（熱酸化膜）５０が形成される。

また、ゲート絶縁膜３１−１１１における露出された面を酸化する。ゲート絶縁膜（ＯＮＯ膜）３１−１１１のうち、第１の半導体膜（シリコンゲルマニウム）１１ａ−１〜１１ｄ−１と接していた領域については直接熱酸化処理が施されるため、ＯＮＯ膜中のシリコン窒化膜のシリコン酸化膜化が進行し、シリコン窒化膜の電荷蓄積能力を低下させることができる。すなわち、第２の半導体膜１２ａ−１〜１２ｄ−１と交差していない部分３１０−１、３１ａｂ−１、３１ｂｃ−１、３１ｃｄ−１中の電荷蓄積膜（シリコン窒化膜）が、第２の半導体膜１２ａ−１〜１２ｄ−１と交差している部分３１ａ−１、３１ｂ−１、３１ｃ−１、３１ｄ−１中の電荷蓄積膜（シリコン窒化膜）よりも多くの酸素を含む材料（組成）からなるゲート絶縁膜３１−１１を形成する。これにより、得られたゲート絶縁膜３１−１１では、第２の半導体膜１２ａ−１〜１２ｄ−１と交差していない部分３１０−１、３１ａｂ−１、３１ｂｃ−１、３１ｃｄ−１の電荷蓄積能力が、第２の半導体膜１２ａ−１〜１２ｄ−１と交差している部分３１ａ−１、３１ｂ−１、３１ｃ−１、３１ｄ−１の電荷蓄積能力より低くなっている。他のゲート絶縁膜３１−１２〜３２−３２も、ゲート絶縁膜３１−１１と同様である。

図１０（ａ）、（ｂ）に示す工程（埋め込み工程）では、除去工程を経た複数の構造ＳＴ１ａ〜ＳＴ６ａ（図８（ｂ）参照）のそれぞれにおける複数の第２の半導体膜１２ａ−１〜１２ｄ−３の間に空洞Ｖ２１〜Ｖ４３を残すように、層間絶縁膜４０を埋め込む。具体的には、半導体基板ＳＢの表面ＳＢａに垂直な方向から見た場合におけるワードラインＷＬ１１、ＷＬ２１に挟まれた領域に対して、比較的ステップカバレッジの悪いプラズマＣＶＤプロセスなどにより層間絶縁膜４０を埋め込む。例えば、ワードラインＷＬ１１とワードラインＷＬ２１とに挟まれた領域（図１０（ｂ）参照）に絶縁膜を埋め込み、ＣＭＰ法などにより埋め込まれた絶縁膜の上面を平坦化して、層間絶縁膜４０を形成する。このようなプロセスを用いることで、柱状部材２１−１〜２２−４と第２の半導体膜１２ａ−１〜１２ｄ−３とに囲まれた領域には空洞Ｖ２１〜Ｖ４３が残る。例えば、柱状部材２１−１、２１−２と第２の半導体膜１２ａ−１〜１２ｄ−１とに囲まれた領域には空洞Ｖ２１〜Ｖ４１が残る。また、最下の第２の半導体膜１２ａ−１、１２ａ−２、１２ａ−３と半導体基板ＳＢとの間に空洞Ｖ１１、Ｖ１２、Ｖ１３が残る。これにより、半導体基板ＳＢ、複数の半導体膜１２ａ−１〜１２ｄ−３、複数の柱状部材２１−１〜２２−４、ワードラインＷＬ１１、ＷＬ２１の周りを埋めるように層間絶縁膜４０を形成する（図２（ｂ）参照）。層間絶縁膜４０は、例えば、シリコン酸化物で形成する。

図１０（ｃ）、（ｄ）に示す工程では、サリサイドプロセスにより、ワードラインＷＬ１１、ＷＬ２１の上部を金属シリサイド化（例えば、ニッケルシリサイド化）する。これにより、例えば、ポリシリコン層ＷＬ１ｂ、ニッケルシリコン層ＷＬ１ａが順に積層されたワードラインＷＬ１を形成する。

ここで、仮に、図４（ａ）〜（ｃ）に示す工程で、各積層膜ＳＦ１〜ＳＦ３のいずれかの側面を保持する部材を形成し、その部材により保持された状態を維持しながら、積層膜ＳＦ１〜ＳＦ３から複数の第１の半導体膜１１ａ−１〜１１ｄ−３を選択的に除去する場合について考える。例えば積層膜ＳＦ１から複数の第１の半導体膜１１ａ−１〜１１ｄ−１を除去する場合、複数の第２の半導体膜１２ａ−１〜１２ｄ−１の間に形成された空洞Ｖ２１〜Ｖ４１内に、図５（ａ）〜（ｃ）に示す工程でゲート絶縁膜３１１が堆積される可能性があり、図６（ａ）〜（ｅ）に示す工程で膜２０が堆積される可能性がある。これにより、空洞Ｖ２１〜Ｖ４１がゲート絶縁膜３１１や膜２０で埋まってしまい、空洞Ｖ２１〜Ｖ４１を残すことが困難になる。

それに対して、第１の実施の形態では、図４（ａ）〜（ｃ）に示す工程で複数の第１の半導体膜１１ａ−１〜１１ｄ−３を除去せずに、複数の柱状部材２１−１〜２２−４、及び複数のワードラインＷＬ１１、ＷＬ２１を形成した後の工程である図８（ａ）〜（ｃ）に示す工程で複数の第１の半導体膜１１ａ−１〜１１ｄ−３を除去する。そして、図１０（ａ）、（ｂ）に示す工程で、除去工程を経た複数の構造ＳＴ１ａ〜ＳＴ６ａ（図８（ｂ）参照）のそれぞれにおける複数の第２の半導体膜１２ａ−１〜１２ｄ−３の間に空洞Ｖ２１〜Ｖ４３を残すように、層間絶縁膜４０を埋め込む。これにより、３次元的にトランジスタが配置され、層間絶縁膜４０が、複数の第２の半導体膜（アクティブ領域）１２ａ−１〜１２ｄ−３の間の各領域に空洞Ｖ２１〜Ｖ４３を有する不揮発性半導体記憶装置１を製造することができる。

この場合、垂直方向に隣接するトランジスタの間隔を小さくなるように形成しても、垂直方向に隣接するトランジスタ間におけるカップリング容量を無視できるレベルまで容易に低減できる。例えば、図１（ｂ）に示す構成において、垂直方向に隣接するトランジスタＭ１とトランジスタＭ３との間隔が小さくなっても、積層された半導体膜（アクティブ領域）１２ａ−１と半導体膜（アクティブ領域）１２ｂ−１との間に空洞Ｖ２１（図２（ａ）参照）が形成されているので、半導体膜（アクティブ領域）１２ａ−１と半導体膜（アクティブ領域）１２ｂ−１との間のカップリング容量Ｃ１３を無視できるレベルまで容易に低減できる。すなわち、第１の実施の形態によれば、３次元的にトランジスタが配置された構成において、垂直方向に隣接するトランジスタの間隔を小さくした場合に、カップリング容量に起因したトランジスタの誤動作を低減できる。

ここで、仮に、図１０（ａ）、（ｂ）に示す工程で、比較的ステップカバレッジの良いプロセスにより、除去工程を経た複数の構造ＳＴ１ａ〜ＳＴ６ａ（図８（ｂ）参照）のそれぞれにおける複数の第２の半導体膜１２ａ−１〜１２ｄ−３の間の空洞Ｖ２１〜Ｖ４３を埋めるように、層間絶縁膜４０を埋め込む場合について考える。この場合、ステップカバレッジの良いプロセスであっても、十分に空洞Ｖ２１〜Ｖ４３を埋めるためには、半導体基板ＳＢの表面ＳＢａに垂直な方向における複数の第２の半導体膜１２ａ−１〜１２ｄ−３の間隔を大きくして、空洞Ｖ２１〜Ｖ４３の垂直方向の幅を大きくする必要がある。また、この場合、垂直方向に隣接するトランジスタ間におけるカップリング容量を弱めるために、垂直方向に隣接するトランジスタの間隔を大きくする必要がある。これにより、メモリセル（トランジスタ）の配置密度を向上することが困難になる。すなわち、積層されたポリシリコン（アクティブ領域）間の層間絶縁膜４０を厚く形成すると、垂直方向に配置できるメモリセル（トランジスタ）の数が少なくなる。

それに対して、第１の実施の形態では、図１０（ａ）、（ｂ）に示す工程で、積層された半導体膜（アクティブ領域）１２ａ−１と半導体膜（アクティブ領域）１２ｂ−１との間の空洞Ｖ２１（図２（ａ）参照）を埋めずに残すようにする。これにより、垂直方向に隣接するトランジスタ間におけるカップリング容量を弱めることができるとともに、半導体基板ＳＢの表面ＳＢａに垂直な方向における複数の第２の半導体膜１２ａ−１〜１２ｄ−３の間隔を大きくする必要がないので、メモリセル（トランジスタ）の配置密度を向上することが容易になる。

あるいは、仮に、各第２の半導体膜（アクティブ領域）１２ａ−１〜１２ｄ−３をポリシリコンで形成する場合について考える。この場合、キャリアの移動度が低下するので、寄生抵抗が増大して書き込み／読み出し速度が低下する可能性があり、１つのビットラインで制御できるメモリセル（トランジスタ）の段数を多く取れない可能性がある。また、ポリシリコンの結晶粒界の存在する位置によってメモリセルのトランジスタ特性のばらつきが大きくなる（トランジスタのチャネル領域に結晶粒界が存在する場合と存在しない場合とで、不純物の分布やチャネルへの電界のかかり方が変化してしまう）可能性がある。

それに対して、第１の実施の形態では、図３（ａ）〜（ｃ）に示す工程において、半導体基板ＳＢの上に、第１の半導体膜１１ａ１〜１１ｄ１と第２の半導体膜１２ａ１〜１２ｄ１とが交互に複数回積層された積層膜ＳＦを形成する。すなわち、第１の半導体膜１１ａ１〜１１ｄ１と第２の半導体膜１２ａ１〜１２ｄ１とは、それぞれ、層状に堆積するので、単結晶としてエピタキシャル成長させることが容易である。すなわち、第２の半導体膜１２ａ１〜１２ｄ１は、エピタキシャル成長技術を用いて、単結晶シリコンで形成することができる。これにより、キャリアの移動度の低下を抑制でき、結晶粒界の存在する位置に依存したメモリセルのトランジスタ特性のばらつきも低減できる。

あるいは、仮に、図９（ａ）〜（ｃ）に示す工程を行わずに図１０（ａ）、（ｂ）に示す工程を行う場合について考える。この場合、ゲート絶縁膜３１−１１〜３２−３２における電荷蓄積能力が一様になるので、垂直方向に隣接するトランジスタの間隔を小さくすると、垂直方向に隣接するトランジスタ間で電荷が移動する可能性がある。例えば、仮に、ゲート絶縁膜３１−１１における部分３１ａ−１、３１ａｂ−１、３１ｂ−１の電荷蓄積能力が同等であると、ゲート絶縁膜３１−１１における部分３１ａ−１に蓄積された電荷が部分３１ａｂ−１を介して容易に部分３１ｂ−１へ移動できる。あるいは、ゲート絶縁膜３１−１１における部分３１ｂ−１に蓄積された電荷が部分３１ａｂ−１を介して容易に部分３１ａ−１へ移動できる。すなわち、図１（ｂ）に示す構成において、垂直方向に隣接するトランジスタＭ１とトランジスタＭ３との間隔が小さくなると、１点鎖線の矢印で示すように、トランジスタＭ１とトランジスタＭ３との間で容易に電荷の移動が行われる可能性がある。これにより、３次元的にトランジスタが配置された構成において、垂直方向に隣接するトランジスタの間隔を小さくした場合に、電荷の移動（リーク電流）により各トランジスタＭ１、Ｍ３が誤動作する可能性がある。

それに対して、第１の実施の形態では、図９（ａ）〜（ｃ）に示す工程を行った後に図１０（ａ）、（ｂ）に示す工程を行う。すなわち、図９（ａ）〜（ｃ）に示す工程では、除去工程を経た複数の構造ＳＴ１ａ〜ＳＴ６ａ（図８（ｂ）参照）のそれぞれにおいて、複数の第２の半導体膜１２ａ−１〜１２ｄ−３の間に空洞Ｖ２１〜Ｖ４３を残すように、熱酸化法などにより、ゲート絶縁膜３１−１１１〜３２−３２１における露出された面を酸化する。例えばゲート絶縁膜（ＯＮＯ膜）３１−１１１のうち、第１の半導体膜（シリコンゲルマニウム）１１ａ−１〜１１ｄ−１と接していた領域については直接熱酸化処理が施されるため、ＯＮＯ膜中のシリコン窒化膜のシリコン酸化膜化が進行し、シリコン窒化膜の電荷蓄積能力を低下させることができる。すなわち、図９（ａ）〜（ｃ）に示す工程で形成されたゲート絶縁膜３１−１１において、半導体膜１２ａ−１、１２ｂ−１と交差していない部分３１０−１、３１ａｂ−１、３１ｂｃ−１の電荷蓄積能力が、半導体膜１２ａ−１、１２ｂ−１と交差している部分３１ａ−１、３１ｂ−１の電荷蓄積能力より低くなっている。これにより、垂直方向に隣接するトランジスタの間隔を小さくした場合でも、垂直方向に隣接するトランジスタ間で電荷が移動しにくい。この結果、３次元的にトランジスタが配置された構成において、垂直方向に隣接するトランジスタの間隔を小さくした場合に、電荷の移動（リーク電流）に起因したトランジスタの誤動作を低減できる。

あるいは、仮に、図３（ａ）〜（ｃ）に示す工程で、シリコン酸化膜と第２の半導体膜（シリコンを主成分とする材料の膜）１２ａ１〜１２ｄ１とが交互に複数回積層された積層膜を形成する場合について考える。この場合、図４（ａ）〜（ｃ）に示す工程で、シリコン酸化膜と第２の半導体膜１２ａ１〜１２ｄ１といった性質が大きく異なる材料を連続して加工する必要があるため、エッチングガスを交互に切り替えながらドライエッチング（ＲＩＥ）する必要がある。これにより、エッチング加工の処理時間が長くなるとともに、連続した垂直な側面が形成されるように加工することが困難になる。

それに対して、第１の実施の形態では、図３（ａ）〜（ｃ）に示す工程で、第１の半導体膜１１ａ１〜１１ｄ１と第２の半導体膜１２ａ１〜１２ｄ１とが交互に複数回積層された積層膜ＳＦを形成する。第１の半導体膜１１ａ１〜１１ｄ１は、シリコンゲルマニウムを主成分とする材料で形成する。第２の半導体膜１２ａ１〜１２ｄ１は、シリコンを主成分とする材料で形成する。これにより、図４（ａ）〜（ｃ）に示す工程で、シリコンゲルマニウム及びシリコンといった類似した物質系の材料を連続して加工するため、エッチングガスを切り替えることなく一括してドライエッチング（ＲＩＥ）することができる。これにより、エッチング加工の処理時間を短縮できるとともに、連続した垂直な側面が形成されるように加工することが容易になる。

なお、不揮発性半導体記憶装置１において、複数の半導体膜（複数の第２の半導体膜）１２ａ−１〜１２ｄ−３をトランジスタのコントロールゲートとして機能させ、複数の柱状部材２１−１〜２２−４をアクティブ領域として機能させても良い。この場合、複数の柱状部材２１−１〜２２−４は、ワードラインに代えて、ビットラインにより接続される。また、各半導体膜（各第２の半導体膜）１２ａ−１〜１２ｄ−３は、長手方向の一端にワードラインが接続されることになる。

また、図３（ａ）〜（ｃ）に示す工程において、第１の半導体膜１１ａ１〜１１ｄ１は、例えば、エピタキシャル成長技術を用いて、第１の含有率でゲルマニウムを含有する第１の単結晶シリコンゲルマニウムで形成してもよい。すなわち、第１の半導体膜１１ａ１〜１１ｄ１は、シリコンゲルマニウムを主成分とする材料として、第１の単結晶シリコンゲルマニウムで形成してもよい。また、第２の半導体膜１２ａ１〜１２ｄ１は、例えばエピタキシャル成長技術を用いて、第１の含有率より低い第２の含有率でゲルマニウムを含有する第２の単結晶シリコンゲルマニウムで形成してもよい。すなわち、第２の半導体膜１２ａ１〜１２ｄ１は、シリコンを主成分とする材料として、第２の単結晶シリコンゲルマニウムで形成してもよい。

ここで、第１の含有率は、例えば、２０ａｔ％以上５０ａｔ％以下であり、第２の含有率は、例えば、１０ａｔ％以下である。このとき、後の図８（ａ）〜（ｃ）に示す工程における第２の半導体膜（シリコン）に対する第１の半導体膜（シリコンゲルマニウム）１１ａ−１〜１１ｄ−３のエッチング選択比を十分に大きく確保するために、第１の含有率と第２の含有率との差を３０ａｔ％以上にすることができる。

（第２の実施の形態）
次に、第２の実施の形態にかかる不揮発性半導体記憶装置１ｉの製造方法について図１１及び図１２を用いて説明する。図１１（ａ）、（ｃ）、図１２（ａ）、（ｃ）に示す断面図は、図２（ａ）の断面図に対応したものである。図１１（ａ）、（ｃ）、図１２（ａ）、（ｃ）に示す断面図は、それぞれ、図１１（ｂ）、（ｄ）、図１２（ｂ）、（ｄ）の平面図における１点鎖線できった断面を示す。図１１（ｅ）に示す断面図は、図１１（ｄ）の平面図における２点鎖線できった断面を示す。以下では、第１の実施の形態と異なる部分を中心に説明する。

図１１（ａ）、（ｂ）に示す工程は、図４（ａ）〜（ｃ）に示す工程の次に行う。半導体基板ＳＢ及び複数の積層膜ＳＦ１〜ＳＦ３を覆うように絶縁膜を埋め込み、ＣＭＰ法などにより埋め込まれた絶縁膜の上面を平坦化して、ダミーの絶縁膜６０ｉを形成する。ダミーの絶縁膜６０ｉは、例えば、シリコン酸化物で形成する。

図１１（ｃ）〜（ｅ）に示す工程では、ダミーの絶縁膜６０ｉの上に第３のレジストパターン（図示せず）を形成する。第３のレジストパターンは、第１の実施の形態の図７（ａ）〜（ｃ）に示す工程において用いられた第２のレジストパターンにおけるライン及びスペースがそれぞれ逆になったパターンである。そして、第３のレジストパターンをマスクとしてドライエッチング（例えば、ＲＩＥ）などによりダミーの絶縁膜６０ｉのエッチング加工を行う。これにより、複数の柱状部材２１−１〜２２−４、及び複数のワードラインＷＬ１１、ＷＬ２１をそれぞれ埋め込むための穴Ｈ１〜Ｈ４（図１１（ｃ）参照）及び溝ＴＲ１、ＴＲ２（図１１（ｅ）参照）を形成する。

図１２（ａ）、（ｂ）に示す工程では、穴Ｈ１〜Ｈ４及び溝ＴＲ１、ＴＲ２に絶縁膜を堆積し、複数のゲート絶縁膜３１−１１１〜３２−３２１を形成する。このとき、複数のゲート絶縁膜３１−１１１〜３２−３２１は、溝ＴＲ１、ＴＲ２の内側面にも形成される（図１２（ｂ）参照）。その後、穴Ｈ１〜Ｈ４及び溝ＴＲ１、ＴＲ２に所定の膜を埋め込みＣＭＰ法などにより上面を平坦化して、複数の柱状部材２１−１〜２２−４、及び複数のワードラインＷＬ１１、ＷＬ２１を形成する。所定の膜は、半導体（例えば、シリコンを主成分とする材料）で形成する。所定の膜は、例えば、ポリシリコンで形成する。

図１２（ｃ）、（ｄ）に示す工程では、ダミーの絶縁膜６０ｉをドライエッチング（例えば、ＲＩＥ）により除去する。そして、各積層膜ＳＦ１〜ＳＦ３における露出された第１の半導体膜１１ａ−１〜１１ｄ−３の側面と第２の半導体膜１２ａ−１〜１２ｄ−３の側面とに対して、気相拡散法やイオン注入法などで不純物を注入することにより、ソース領域・ドレイン領域（図示せず）を形成し、活性化の熱処理を行う。その後、図８（ａ）〜（ｃ）に示す工程以降を行う。

第２の実施の形態では、穴Ｈ１〜Ｈ４及び溝ＴＲ１、ＴＲ２にゲート絶縁膜３１−１１１〜３２−３２１及び所定の膜を順に埋め込むことにより、複数のゲート絶縁膜３１−１１１〜３２−３２１、複数の柱状部材２１−１〜２２−４、及び複数のワードラインＷＬ１１、ＷＬ２１をそれぞれ形成する。このため、ゲート絶縁膜３１１及び膜２０をエッチング加工する場合（図６参照）に比べて、複数のゲート絶縁膜３１−１１１〜３２−３２１、複数の柱状部材２１−１〜２２−４、及び複数のワードラインＷＬ１１、ＷＬ２１をそれぞれ容易に形成することができる。

（第３の実施の形態）
次に、第３の実施の形態にかかる不揮発性半導体記憶装置１ｊの構成について図１３を用いて説明する。図１３（ａ）は、不揮発性半導体記憶装置１ｊにおけるビットラインを含む断面を示す図である。図１３（ｂ）は、不揮発性半導体記憶装置１ｊにおける等価回路を示す図である。以下では、第１の実施の形態と異なる部分を中心に説明する。

不揮発性半導体記憶装置１ｊは、半導体基板ＳＢｊ、複数の半導体膜（複数の第２の半導体膜）１２ａ−１ｊ〜１２ｄ−３ｊ、複数のゲート絶縁膜３１−１ｊ〜３１−３ｊ、複数の柱状部材２１−１ｊ〜２１−３ｊ、複数のビットラインＢＬ１ｊ、ＢＬ２ｊ（図１５（ｆ）参照）、及び層間絶縁膜４０ｊを備える。

半導体基板ＳＢｊは、下地領域ＳＲ２ｊ及びウエル領域ＳＲ１ｊを有する。下地領域ＳＲ２ｊは、第１導電型（例えば、Ｐ型）の不純物（例えば、ボロン）を低い濃度で含む。ウエル領域ＳＲ１ｊは、下地領域ＳＲ２ｊの上に形成されている。ウエル領域ＳＲ１ｊは、第１導電型と反対導電型である第２導電型（例えば、Ｎ型）の不純物（例えば、リン、砒素）を、下地領域ＳＲ２ｊにおける第１導電型の不純物の濃度より高い濃度で含む。ここで、ウエル領域ＳＲ１ｊは、ソースラインとして機能する。

積層された（半導体基板ＳＢｊの表面ＳＢｊａに垂直な方向に並んだ）半導体膜１２ａ−１ｊ、１２ｂ−１ｊ、１２ｃ−１ｊ、１２ｄ−１ｊは、それぞれ、ゲート絶縁膜３１−１ｊ及び柱状部材２１−１ｊにより貫通されている。他の積層された半導体膜１２ａ−２ｊ〜１２ｄ−３ｊも、積層された半導体膜１２ａ−１ｊ、１２ｂ−１ｊ、１２ｃ−１ｊ、１２ｄ−１ｊと同様である。

ここで、各半導体膜１２ａ−１ｊ〜１２ｄ−３ｊは、トランジスタのコントロールゲートとして機能する。例えば、半導体膜１２ｂ−１ｊは、柱状部材２１−１ｊと交差する部分がトランジスタＭ１１（図１３（ｂ）参照）のコントロールゲートとなる。例えば、半導体膜１２ｃ−１ｊは、柱状部材２１−１ｊと交差する部分がトランジスタＭ１２のコントロールゲートとなる。

複数のゲート絶縁膜３１−１ｊ〜３１−３ｊのそれぞれは、複数の半導体膜１２ａ−１ｊ〜１２ｄ−３ｊを貫通し、複数の半導体膜１２ａ−１ｊ〜１２ｄ−３ｊを貫通する穴に面する複数の半導体膜１２ａ−１ｊ〜１２ｄ−３ｊの周面に配置されている。例えば、ゲート絶縁膜３１−１ｊは、積層された複数の半導体膜１２ａ−１ｊ、１２ｂ−１ｊ、１２ｃ−１ｊ、１２ｄ−１ｊを貫通し、複数の半導体膜１２ａ−１ｊ、１２ｂ−１ｊ、１２ｃ−１ｊ、１２ｄ−１ｊの内周面に配置されている。他のゲート絶縁膜３１−２ｊ、３１−３ｊも、ゲート絶縁膜３１−１ｊと同様である。

各ゲート絶縁膜３１−１ｊ〜３１−３ｊは、電荷蓄積能力を有する電荷蓄積膜を含む。各ゲート絶縁膜３１−１ｊ〜３１−３ｊは、例えば、ＯＮＯ膜で形成されている。ＯＮＯ膜は、２つのシリコン酸化膜がシリコン窒化膜をはさむ３層構造を有している。各ゲート絶縁膜３１−１ｊ〜３１−３ｊは、ＯＮＯ膜中のシリコン窒化膜を電荷蓄積膜として含み、シリコン窒化膜に電荷を蓄積することができる。

ゲート絶縁膜３１−１ｊでは、半導体膜１２ｂ−１ｊ、１２ｃ−１ｊと交差していない部分３１ａｂ−１ｊ、３１ｂｃ−１ｊ、３１ｃｄ−１ｊ（図１５（ａ）参照）中の電荷蓄積膜（シリコン窒化膜）は、半導体膜１２ｂ−１ｊ、１２ｃ−１ｊと交差している部分３１ｂ−１ｊ、３１ｃ−１ｊ（図１５（ａ）参照）中の電荷蓄積膜（シリコン窒化膜）よりも多くの酸素を含む材料（組成）で形成されている。これにより、ゲート絶縁膜３１−１ｊでは、半導体膜１２ｂ−１ｊ、１２ｃ−１ｊと交差していない部分３１ａｂ−１ｊ、３１ｂｃ−１ｊ、３１ｃｄ−１ｊの電荷蓄積能力が、半導体膜１２ｂ−１ｊ、１２ｃ−１ｊと交差している部分３１ｂ−１ｊ、３１ｃ−１ｊの電荷蓄積能力より低くなっている。他のゲート絶縁膜３１−２ｊ、３１−３ｊも、ゲート絶縁膜３１−１ｊと同様である。

複数の柱状部材２１−１ｊ〜２１−３ｊのそれぞれは、複数の半導体膜１２ａ−１ｊ〜１２ｄ−３ｊを貫通し、ゲート絶縁膜３１−１ｊ〜３１ー３ｊを介して複数の半導体膜１２ａ−１ｊ〜１２ｄ−３ｊを保持している。例えば、柱状部材２１−１ｊは、積層された複数の半導体膜１２ａ−１ｊ、１２ｂ−１ｊ、１２ｃ−１ｊ、１２ｄ−１ｊを貫通し、ゲート絶縁膜３１−１ｊを介して複数の半導体膜１２ａ−１ｊ、１２ｂ−１ｊ、１２ｃ−１ｊ、１２ｄ−１ｊを保持している。他の柱状部材２１−２ｊ、２１−３ｊも、柱状部材２１−１ｊと同様である。各柱状部材２１−１ｊ〜２１−３ｊは、半導体（例えば、シリコンを主成分とする材料）で形成されている。各柱状部材２１−１ｊ〜２１−３ｊは、例えば、ポリシリコンで形成されている。

ここで、各柱状部材２１−１ｊ〜２１−３ｊは、アクティブ領域として機能する。すなわち、各柱状部材２１−１ｊ〜２１−３ｊにおいて、半導体膜１２ａ−１ｊ〜１２ｄ−３ｊと交差する部分は、トランジスタのチャネル領域となり、その部分の両側（上下）に隣接した部分は、トランジスタのソース領域又はドレイン領域となる。

例えば、柱状部材２１−１ｊは、それぞれ、半導体膜１２ｂ−１ｊ、１２ｃ−１ｊに交差する部分がトランジスタＭ１１、Ｍ１２のチャネル領域となる。例えば、柱状部材２１−１ｊは、トランジスタＭ１１、Ｍ１２がＮＭＯＳトランジスタ（ＰＭＯＳトランジスタ）であれば、その交差する部分に対してソースライン側に隣接する部分がソース領域（ドレイン領域）となり、その交差する部分に対してビットライン側に隣接する部分がドレイン領域（ソース領域）となる。なお、柱状部材２１−１ｊ〜２１−３ｊは、一端がソースラインとしてのウエル領域ＳＲ１ｊに接続され他端がビットラインＢＬ１ｊに接続されている。

複数のビットラインＢＬ１ｊ、ＢＬ２ｊ（図１５（ｆ）参照）のそれぞれは、半導体基板ＳＢの表面ＳＢａに沿って（例えば、平行に）、各半導体膜１２ａ−１ｊ〜１２ｄ−３ｊの長手方向と交差する方向へ延びている。ビットラインＢＬ１ｊは、半導体基板ＳＢの表面ＳＢａに沿って１列に並んだ複数の柱状部材２１−１ｊ〜２１−３ｊを接続している。ワードラインＢＬ１ｊは、導電物質で形成され、例えば、バリアメタル層ＢＬ１ｂｊ、金属層ＢＬ１ａｊが順に積層された２層構造を有している。バリアメタル層ＢＬ１ｂｊは、例えば、チタン窒化物で形成されている。金属層ＢＬ１ａｊは、例えば、タングステンで形成されている。他のビットラインＢＬ２ｊも、ビットラインＢＬ１ｊと同様である。

層間絶縁膜４０ｊは、複数の半導体膜１２ａ−１ｊ〜１２ｄ−３ｊの間の各領域に空洞Ｖ２１ｊ〜Ｖ４３ｊを有する。さらに、層間絶縁膜４０ｊは、半導体基板ＳＢと１層目の半導体膜１２ａ−１ｊ〜１２ａ−３ｊとの間の領域に空洞Ｖ１１ｊ〜Ｖ１３ｊを有する。各空洞Ｖ１１ｊ〜Ｖ４３ｊは、柱状部材２１−１ｊ〜２１−３ｊを囲むように管状に延びている。

ここで、仮に、層間絶縁膜４０ｊが、複数の半導体膜１２ａ−１ｊ〜１２ｄ−３ｊの間の各領域に空洞Ｖ２１ｊ〜Ｖ４３ｊを有しない場合について考える。この場合、不揮発性半導体記憶装置１ｊの３次元的なメモリセル（トランジスタ）の配列において、メモリセル（トランジスタ）の配置密度を向上するため垂直方向に隣接するトランジスタの間隔を小さくすると、垂直方向に隣接するトランジスタ間におけるカップリング容量が無視できなくなる。例えば、図１３（ｂ）に示す構成において、垂直方向に隣接するトランジスタＭ１１とトランジスタＭ１２との間隔が小さくなると、積層された半導体膜（コントロールゲート）１２ｂ−１ｊと半導体膜（コントロールゲート）１２ｃ−１ｊとの間のカップリング容量Ｃ１１１２が無視できない大きさになる。この結果、垂直方向に隣接するトランジスタＭ１１とトランジスタＭ１２との間のカップリング容量により各トランジスタＭ１１、Ｍ１２のコントロールゲートの電位が不安定になるので、各トランジスタＭ１１、Ｍ１２が誤動作する可能性がある。

それに対して、第３の実施の形態では、層間絶縁膜４０ｊは、複数の半導体膜１２ａ−１ｊ〜１２ｄ−３ｊの間の各領域に空洞Ｖ２１ｊ〜Ｖ４３ｊを有する。これにより、垂直方向に隣接するトランジスタの間隔を小さくした場合であっても、垂直方向に隣接するトランジスタ間におけるカップリング容量を無視できるレベルまで容易に低減できる。例えば、図１３（ｂ）に示す構成において、垂直方向に隣接するトランジスタＭ１１とトランジスタＭ１２との間隔が小さくなっても、積層された半導体膜（コントロールゲート）１２ｂ−１ｊと半導体膜（コントロールゲート）１２ｃ−１ｊとの間に空洞Ｖ２１ｊ（図１３（ａ）参照）が形成されているので、半導体膜（コントロールゲート）１２ｂ−１ｊと半導体膜（コントロールゲート）１２ｃ−１ｊとの間のカップリング容量Ｃ１１１２を無視できるレベルまで容易に低減できる。すなわち、第３の実施の形態によっても、３次元的にトランジスタが配置された構成において、垂直方向に隣接するトランジスタの間隔を小さくした場合に、カップリング容量に起因したトランジスタの誤動作を低減できる。

あるいは、仮に、ゲート絶縁膜３１−１ｊにおける電荷蓄積能力が一様である場合について考える。この場合、垂直方向に隣接するトランジスタの間隔を小さくすると、垂直方向に隣接するトランジスタ間で電荷が移動する可能性がある。例えば、仮に、ゲート絶縁膜３１−１ｊにおける部分３１ｂ−１ｊ、３１ｂｃ−１ｊ、３１ｃ−１ｊ（図１５（ａ）参照）の電荷蓄積能力が同等であると、ゲート絶縁膜３１−１ｊにおける部分３１ｂ−１ｊに蓄積された電荷が部分３１ｂｃ−１ｊを介して容易に部分３１ｃ−１ｊへ移動できる。あるいは、ゲート絶縁膜３１−１ｊにおける部分３１ｃ−１ｊに蓄積された電荷が部分３１ｂｃ−１ｊを介して容易に部分３１ｂ−１ｊへ移動できる。すなわち、図１３（ｂ）に示す構成において、垂直方向に隣接するトランジスタＭ１１とトランジスタＭ１２との間隔が小さくなると、１点鎖線の矢印で示すように、トランジスタＭ１１とトランジスタＭ１２との間で容易に電荷の移動が行われる可能性がある。これにより、３次元的にトランジスタが配置された構成において、垂直方向に隣接するトランジスタの間隔を小さくした場合に、電荷の移動（リーク電流）により各トランジスタＭ１１、Ｍ１２が誤動作する可能性がある。

それに対して、第３の実施の形態では、ゲート絶縁膜３１−１ｊにおいて、半導体膜１２ｂ−１ｊ、１２ｃ−１ｊと交差していない部分３１ａｂ−１ｊ、３１ｂｃ−１ｊ、３１ｃｄ−１ｊの電荷蓄積能力が、半導体膜１２ｂ−１ｊ、１２ｃ−１ｊと交差している部分３１ｂ−１ｊ、３１ｃ−１ｊの電荷蓄積能力より低くなっている。これにより、垂直方向に隣接するトランジスタの間隔を小さくした場合でも、垂直方向に隣接するトランジスタ間で電荷が移動しにくい。この結果、３次元的にトランジスタが配置された構成において、垂直方向に隣接するトランジスタの間隔を小さくした場合に、電荷の移動（リーク電流）に起因したトランジスタの誤動作を低減できる。

次に、第３の実施の形態にかかる不揮発性半導体記憶装置１ｊの製造方法について図１４及び図１５を用いて説明する。図１４（ａ）、（ｃ）、（ｅ）、（ｇ）、図１５（ａ）、（ｃ）、（ｅ）に示す断面図は、図１３（ａ）の断面図に対応したものである。図１４（ａ）、（ｃ）、（ｅ）、（ｇ）、図１５（ａ）、（ｃ）、（ｅ）に示す断面図は、それぞれ、図１４（ｂ）、（ｄ）、（ｆ）、（ｈ）、図１５（ｂ）、（ｄ）、（ｆ）の平面図における１点鎖線できった断面を示す。以下では、第１の実施の形態と異なる部分を中心に説明する。

図１４（ａ）、（ｂ）に示す工程では、半導体基板ＳＢｊにおいて、下地領域ＳＲ２ｊの上に、ウエル領域ＳＲ１ｊを形成する。下地領域ＳＲ２ｊは、第１導電型（例えば、Ｐ型）の不純物（例えば、ボロン）を低い濃度で含む。ウエル領域ＳＲ１ｊは、第１導電型と反対導電型である第２導電型（例えば、Ｎ型）の不純物（例えば、リン、砒素）を、下地領域ＳＲ２ｊにおける第１導電型の不純物の濃度より高い濃度で含むように形成する。

そして、半導体基板ＳＢｊの上に、第１の半導体膜１１ａ１ｊ〜１１ｄ１ｊと第２の半導体膜１２ａ１ｊ〜１２ｄ１ｊとが交互に複数回積層された積層膜ＳＦｊを形成する。各第２の半導体膜１２ａ１ｊ〜１２ｄ１ｊは、第１導電型（例えば、Ｐ型）の不純物（例えば、ボロン）を下地領域ＳＲ２ｊより高い濃度で含むように形成する。ここで、堆積する複数の第２の半導体膜１２ａ１ｊ〜１２ｄ１ｊのうち、最下の第２の半導体膜１２ａ１ｊ及び最上の第２の半導体膜１２ｄ１ｊは、選択トランジスタのゲート電極として使用するため、他の第２の半導体膜１２ｂ１ｊ、１２ｃ１ｊに比べて厚く形成する。

図１４（ｃ）、（ｄ）に示す工程では、フォトリソグラフィー工程とドライエッチング（例えば、ＲＩＥ）などの加工工程とによって、積層膜ＳＦｊをそれぞれ貫通し半導体基板ＳＢｊの表面ＳＢａｊをそれぞれ露出する複数の穴Ｈ１１〜Ｈ１３を形成する。なお、複数の穴Ｈ１１〜Ｈ１３は、半導体基板ＳＢｊの表面ＳＢａｊに垂直な方向から見た場合に２次元的に配列されているように多数形成される。

図１４（ｅ）、（ｆ）に示す工程では、穴Ｈ１１〜Ｈ１３の内側面を被覆するように全面に絶縁膜を堆積する。そして、堆積された絶縁膜のうち、穴Ｈ１１〜Ｈ１３の内周面を覆う部分を残すようにしながら、穴Ｈ１１〜Ｈ１３の底面を覆う部分をエッチング除去する。これにより、穴Ｈ１１〜Ｈ１３の内周面に、複数のゲート絶縁膜３１−１１ｊ〜３１−３１ｊを形成する。

そして、穴Ｈ１１〜Ｈ１３に所定の膜を埋め込みＣＭＰ法などにより上面を平坦化して、複数の柱状部材２１−１ｊ〜２１−３ｊを形成する。所定の膜は、半導体（例えば、シリコンを主成分とする材料）で形成する。所定の膜は、例えば、ポリシリコンで形成する。

図１４（ｇ）、（ｈ）に示す工程では、フォトリソグラフィー工程により、互いに（例えば、互いに平行に）並んだ複数の第４のラインパターンを含む第４のレジストパターン（図示せず）を積層膜ＳＦｊの上に形成する。各第４のラインパターンは、半導体基板ＳＢｊの表面ＳＢａｊに垂直な方向から見た場合に、複数の柱状部材２１−１ｊ〜２１−３ｊ間を露出させるような列状のパターンで形成されている。そして、第４のレジストパターンをマスクとしてドライエッチング（例えば、ＲＩＥ）などにより積層膜ＳＦｊのエッチング加工を行う。これにより、複数の積層膜ＳＦ１ｊ〜ＳＦ３ｊを形成する。その後、第４のレジストパターンを除去する。

このように、図１４（ａ）〜（ｈ）に示す工程（形成工程）では、積層膜ＳＦ１ｊ〜ＳＦ３ｊにおける少なくとも複数の第２の半導体膜１２ａ−１ｊ〜１２ｄ−３ｊがゲート絶縁膜３１−１１ｊ〜３１−３１ｊを介して柱状部材２１−１ｊ〜２１−３ｊによりそれぞれ保持された複数の構造ＳＴ１ｊ〜ＳＴ３ｊ（図１４（ｇ）参照）を形成する。例えば、構造ＳＴ１ｊでは、積層膜ＳＦ１ｊにおける複数の第１の半導体膜１１ａ−１ｊ〜１１ｄ−１ｊ及び複数の第２の半導体膜１２ａ−１ｊ〜１２ｄ−１ｊがゲート絶縁膜３１−１１ｊを介して柱状部材２１−１ｊ（図１４（ｅ）参照）により保持されている。他の構造ＳＴ２ｊ、ＳＴ３ｊも構造ＳＴ１ｊと同様である。

図１５（ａ）、（ｂ）に示す工程では、まず（除去工程）、複数の構造ＳＴ１ｊ〜ＳＴ３ｊ（図１４（ｇ）参照）のそれぞれにおいて、複数の第２の半導体膜１２ａ−１ｊ〜１２ｄ−３ｊが柱状部材２１−１ｊ〜２１−３ｊにより保持された状態を維持しながら、例えば積層膜ＳＦ１ｊから複数の第１の半導体膜１１ａ−１ｊ〜１１ｄ−１ｊを選択的に除去する。これにより、除去工程を経た構造ＳＴ１ａｊでは、複数の第２の半導体膜１２ａ−１ｊ〜１２ｄ−１ｊの間に空洞Ｖ２１ｊ〜Ｖ４１ｊが形成される。また、除去工程を経た構造ＳＴ１ａｊでは、最下の第２の半導体膜１２ａ−１ｊと半導体基板ＳＢｊとの間に空洞Ｖ１１ｊが形成される。除去工程を経た他の構造ＳＴ２ａｊ、ＳＴ３ａｊについても、構造ＳＴ１ａｊと同様である。

次に（酸化工程）、除去工程を経た複数の構造ＳＴ１ａｊ〜ＳＴ３ａｊ（図１５（ａ）参照）のそれぞれにおいて、熱酸化法などにより、露出された面を酸化する。例えばゲート絶縁膜（ＯＮＯ膜）３１−１１ｊのうち、第１の半導体膜（シリコンゲルマニウム）１１ａ−１ｊ〜１１ｄ−１ｊと接していた領域については直接熱酸化処理が施されるため、ＯＮＯ膜中のシリコン窒化膜のシリコン酸化膜化が進行し、シリコン窒化膜の電荷蓄積能力を低下させることができる。すなわち、第２の半導体膜１２ａ−１ｊ〜１２ｄ−１ｊと交差していない部分３１０−１ｊ、３１ａｂ−１ｊ、３１ｂｃ−１ｊ、３１ｃｄ−１ｊ中の電荷蓄積膜（シリコン窒化膜）が、第２の半導体膜１２ａ−１ｊ〜１２ｄ−１ｊと交差している部分３１ａ−１ｊ、３１ｂ−１ｊ、３１ｃ−１ｊ、３１ｄ−１ｊ中の電荷蓄積膜（シリコン窒化膜）よりも多くの酸素を含む材料（組成）からなるゲート絶縁膜３１−１ｊを形成する。これにより、得られたゲート絶縁膜３１−１ｊでは、第２の半導体膜１２ａ−１ｊ〜１２ｄ−１ｊと交差していない部分３１０−１ｊ、３１ａｂ−１ｊ、３１ｂｃ−１ｊ、３１ｃｄ−１ｊの電荷蓄積能力が、第２の半導体膜１２ａ−１ｊ〜１２ｄ−１ｊと交差している部分３１ａ−１ｊ、３１ｂ−１ｊ、３１ｃ−１ｊ、３１ｄ−１ｊの電荷蓄積能力より低くなっている。他のゲート絶縁膜３１−２ｊ、３１−３ｊも、ゲート絶縁膜３１−１ｊと同様である。

図１５（ｃ）、（ｄ）に示す工程（埋め込み工程）では、除去工程を経た複数の構造ＳＴ１ａｊ〜ＳＴ３ａｊ（図１５（ａ）参照）のそれぞれにおける複数の第２の半導体膜１２ａ−１ｊ〜１２ｄ−３ｊの間に空洞Ｖ２１ｊ〜Ｖ４３ｊを残すように、層間絶縁膜４０ｊを埋め込む。

図１５（ｅ）、（ｆ）に示す工程では、全面に、バリアメタル膜、金属膜を順に堆積する。バリアメタル膜は、例えば、チタン窒化物で形成する。金属膜は、例えば、タングステンで形成する。互いに（例えば、互いに平行に）並びかつ各積層膜ＳＦ１ｊ〜ＳＦ３ｊと交差する方向にそれぞれ延びた複数の第５のラインパターンを含む第５のレジストパターン（図示せず）をタングステン膜の上に形成する。各第５のラインパターンは、半導体基板ＳＢｊの表面ＳＢａｊに垂直な方向から見た場合に、第４のラインパターンと交差する方向に１列に並ぶ複数の柱状部材２１−１ｊ〜２１−３ｊを覆うように形成されている。そして、第５のレジストパターンをマスクとしてドライエッチング（例えば、ＲＩＥ）などによりバリアメタル膜、金属膜のエッチング加工を行う。これにより、例えば、バリアメタル層ＢＬ１ｂｊ、金属層ＢＬ１ａｊが順に積層されたビットラインＢＬ１ｊを形成する。すなわち、複数のビットラインＢＬ１ｊ、ＢＬ２ｊを形成する。

ここで、仮に、図１４（ｃ）、（ｄ）に示す工程で、穴Ｈ１１〜Ｈ１３が形成された積層膜ＳＦｊから複数の第１の半導体膜１１ａ１ｊ〜１１ｄ１ｊを選択的に除去する場合について考える。この場合、複数の第２の半導体膜１２ａ１ｊ〜１２ｄ１ｊの間に形成された隙間内に、図１４（ｅ）、（ｆ）に示す工程でゲート絶縁膜３１−１１ｊ〜３１−３１ｊが堆積される可能性や、柱状部材２１−１ｊ〜２１−３ｊとなるべき所定の膜が堆積される可能性がある。これにより、隙間がゲート絶縁膜３１−１１ｊ〜３１−３１ｊや所定の膜で埋まってしまい、後の工程で空洞Ｖ２１ｊ〜Ｖ４３ｊを形成することが困難になる。

それに対して、第１の実施の形態では、図１４（ｃ）、（ｄ）に示す工程で複数の第１の半導体膜１１ａ１ｊ〜１１ｄ１ｊを除去せずに、複数の柱状部材２１−１ｊ〜２１−３ｊを形成した後の工程である図１５（ａ）、（ｂ）に示す工程で複数の第１の半導体膜１１ａ−１ｊ〜１１ｄ−１ｊを除去する。そして、図１５（ｃ）、（ｄ）に示す工程で、除去工程を経た複数の構造ＳＴ１ａｊ〜ＳＴ３ａｊのそれぞれにおける複数の第２の半導体膜１２ａ−１ｊ〜１２ｄ−３ｊの間に空洞Ｖ２１ｊ〜Ｖ４３ｊを残すように、層間絶縁膜４０ｊを埋め込む。これにより、３次元的にトランジスタが配置され、層間絶縁膜４０ｊが、複数の第２の半導体膜（アクティブ領域）１２ａ−１ｊ〜１２ｄ−３ｊの間の各領域に空洞Ｖ２１ｊ〜Ｖ４３ｊを有する不揮発性半導体記憶装置１ｊを製造することができる。

この場合、垂直方向に隣接するトランジスタの間隔を小さくなるように形成しても、垂直方向に隣接するトランジスタ間におけるカップリング容量を無視できるレベルまで容易に低減できる。例えば、図１３（ｂ）に示す構成において、垂直方向に隣接するトランジスタＭ１１とトランジスタＭ１２との間隔が小さくなっても、積層された半導体膜（コントロールゲート）１２ｂ−１ｊと半導体膜（コントロールゲート）１２ｃ−１ｊとの間に空洞Ｖ２１ｊ（図１３（ａ）参照）が形成されているので、半導体膜（コントロールゲート）１２ｂ−１ｊと半導体膜（コントロールゲート）１２ｃ−１ｊとの間のカップリング容量Ｃ１１１２を無視できるレベルまで容易に低減できる。すなわち、第３の実施の形態によっても、３次元的にトランジスタが配置された構成において、垂直方向に隣接するトランジスタの間隔を小さくした場合に、カップリング容量に起因したトランジスタの誤動作を低減できる。

また、第３の実施の形態では、各第２の半導体膜（コントロールゲート）１２ａ−１ｊ〜１２ｄ−３ｊを単結晶シリコンで形成することができる。これにより、各トランジスタのコントロールゲートの抵抗を低減することが可能となる。

あるいは、仮に、除去工程を経た複数の構造ＳＴ１ａｊ〜ＳＴ３ａｊのそれぞれにおける露出された面を酸化する工程を行わずに図１５（ｃ）、（ｄ）に示す工程を行う場合について考える。この場合、ゲート絶縁膜３１−１ｊ〜３１−３ｊにおける電荷蓄積能力が一様になるので、垂直方向に隣接するトランジスタの間隔を小さくすると、垂直方向に隣接するトランジスタ間で電荷が移動する可能性がある。例えば、仮に、ゲート絶縁膜３１−１ｊにおける部分３１ｂ−１ｊ、３１ｂｃ−１ｊ、３１ｃ−１ｊの電荷蓄積能力が同等であると、ゲート絶縁膜３１−１ｊにおける部分３１ｂ−１ｊに蓄積された電荷が部分３１ｂｃ−１ｊを介して容易に部分３１ｃ−１ｊへ移動できる。あるいは、ゲート絶縁膜３１−１ｊにおける部分３１ｃ−１ｊに蓄積された電荷が部分３１ｂｃ−１ｊを介して容易に部分３１ｂ−１ｊへ移動できる。すなわち、図１３（ｂ）に示す構成において、垂直方向に隣接するトランジスタＭ１１とトランジスタＭ１２との間隔が小さくなると、１点鎖線の矢印で示すように、トランジスタＭ１１とトランジスタＭ１２との間で容易に電荷の移動が行われる可能性がある。これにより、３次元的にトランジスタが配置された構成において、垂直方向に隣接するトランジスタの間隔を小さくした場合に、電荷の移動（リーク電流）により各トランジスタＭ１１、Ｍ１２が誤動作する可能性がある。

それに対して、第１の実施の形態では、除去工程を経た複数の構造ＳＴ１ａｊ〜ＳＴ３ａｊのそれぞれにおける露出された面を酸化する工程を行った後に図１５（ｃ）、（ｄ）に示す工程を行う。すなわち、露出された面を酸化する工程では、除去工程を経た複数の構造ＳＴ１ａｊ〜ＳＴ３ａｊ（図１５（ａ）参照）のそれぞれにおいて、複数の第２の半導体膜１２ａ−１ｊ〜１２ｄ−３ｊの間に空洞Ｖ２１ｊ〜Ｖ４３ｊを残すように、熱酸化法などにより、ゲート絶縁膜３１−１１ｊ〜３１−３１ｊ（図１４（ｅ）参照）における露出された面を酸化する。例えばゲート絶縁膜（ＯＮＯ膜）３１−１１ｊのうち、第１の半導体膜（シリコンゲルマニウム）１１ａ−１ｊ〜１１ｄ−１ｊと接していた領域については直接熱酸化処理が施されるため、ＯＮＯ膜中のシリコン窒化膜のシリコン酸化膜化が進行し、シリコン窒化膜の電荷蓄積能力を低下させることができる。すなわち、露出された面を酸化する工程で形成されたゲート絶縁膜３１−１ｊにおいて、半導体膜１２ｂ−１ｊ、１２ｃ−１ｊと交差していない部分３１ａｂ−１ｊ、３１ｂｃ−１ｊ、３１ｃｄ−１ｊの電荷蓄積能力が、半導体膜１２ｂ−１ｊ、１２ｃ−１ｊと交差している部分３１ｂ−１ｊ、３１ｃ−１ｊの電荷蓄積能力より低くなっている。これにより、垂直方向に隣接するトランジスタの間隔を小さくした場合でも、垂直方向に隣接するトランジスタ間で電荷が移動しにくい。この結果、３次元的にトランジスタが配置された構成において、垂直方向に隣接するトランジスタの間隔を小さくした場合に、電荷の移動（リーク電流）に起因したトランジスタの誤動作を低減できる。

１、１ｉ、１ｊ 不揮発性半導体記憶装置、 １１ａ−１〜１１ｄ−３、１１ａ１〜１１ｄ１、１１ａ−１ｊ〜１１ｄ−１ｊ、１１ａ１ｊ〜１１ｄ１ｊ 第１の半導体膜、 １２ａ−１〜１２ｄ−３、１２ａ１〜１２ｄ１、１２ａ−１ｊ〜１２ｄ−３ｊ、１２ａ１ｊ〜１２ｄ１ｊ 第２の半導体膜、 ２１−１〜２２−４、２１−１ｊ〜２１−３ｊ 柱状部材、 ３１−１１〜３２−３２、３１−１１１〜３２−３２１、３１−１ｊ〜３１−３ｊ、３１−１１ｊ〜３１−３１ｊ ゲート絶縁膜、 ４０、４０ｊ 層間絶縁膜、 ＳＢ、ＳＢｊ 半導体基板、 ＳＦ１〜ＳＦ３、ＳＦ１ｊ〜ＳＦ３ｊ 積層膜、 ＳＴ１〜ＳＴ６、ＳＴ１ａ〜ＳＴ６ａ、ＳＴ１ｊ〜ＳＴ３ｊ、ＳＴ１ａｊ〜ＳＴ３ａｊ、 構造、 Ｖ１１〜Ｖ４３、Ｖ１１ｊ〜Ｖ４３ｊ 空洞。

Claims (5)

1. 半導体基板の上に、第１の半導体膜と第２の半導体膜とが交互に複数回積層された積層膜における少なくとも複数の第２の半導体膜がゲート絶縁膜を介して半導体又は導電体の柱状部材によりそれぞれ保持された複数の構造を形成する形成工程と、
   前記形成工程で形成された前記複数の構造のそれぞれについて、前記複数の第２の半導体膜が前記柱状部材により保持された状態を維持しながら、前記積層膜から複数の前記第１の半導体膜を選択的に除去する除去工程と、
   前記除去工程を経た前記複数の構造のそれぞれにおける複数の前記第２の半導体膜の間に空洞を残すように、層間絶縁膜を埋め込む埋め込み工程と、
   を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
2. 前記埋め込み工程の前に、前記除去工程を経た前記複数の構造のそれぞれについて、露出された面を酸化する酸化工程をさらに備えた
   ことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
3. 前記第１の半導体膜は、シリコンゲルマニウムを主成分とする材料で形成され、
   前記第２の半導体膜は、シリコンを主成分とする材料で形成された
   ことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置の製造方法。
4. 半導体基板と、
   前記半導体基板の上に、前記半導体基板の表面に垂直な方向の間隔を空けて積層された複数の半導体膜と、
   電荷蓄積能力をそれぞれ有し、前記半導体基板の表面に垂直な方向にそれぞれ延び、前記複数の半導体膜の側面にそれぞれ配置された複数のゲート絶縁膜と、
   前記半導体基板の表面に垂直な方向にそれぞれ延び、前記ゲート絶縁膜を介して前記複数の半導体膜をそれぞれ保持する半導体又は導電体の複数の柱状部材と、
   前記複数の半導体膜の間の各領域に空洞を有する層間絶縁膜と、
   を備えたことを特徴とする不揮発性半導体記憶装置。
5. 半導体基板と、
   前記半導体基板の上に、前記半導体基板の表面に垂直な方向の間隔を空けて積層された複数の半導体膜と、
   電荷蓄積能力をそれぞれ有し、前記複数の半導体膜をそれぞれ貫通し、前記複数の半導体膜を貫通する各穴に面する前記複数の半導体膜の周面にそれぞれ配置された複数のゲート絶縁膜と、
   前記複数の半導体膜をそれぞれ貫通し、前記ゲート絶縁膜を介して前記複数の半導体膜をそれぞれ保持する半導体の複数の柱状部材と、
   前記複数の半導体膜の間の各領域に空洞を有する層間絶縁膜と、
   を備えたことを特徴とする不揮発性半導体記憶装置。

Images