KR20060051752A - Ｍｏｓ 장치, ｍｏｓ 장치 제조 방법 및 집적 회로 - Google Patents

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Abstract

MOS 장치는 제 1 도전성 유형의 반도체층과, 반도체층 내에서 반도체층의 상부 표면에 형성되는 제 2 도전성 유형의 제 1 및 제 2 소스/드레인 영역을 포함한다. 제 1 및 제 2 소스/드레인 영역은 서로에 대해 인격되어 있다. 게이트는 반도체층 위에서, 적어도 부분적으로 제 1 및 제 2 소스/드레인 영역 사이에 형성되며 반도체층과 전기적으로 절연된다. 제 1 및 제 2 소스/드레인 영역 중 적어도 주어진 하나의 영역의 유효 폭은, 반도체층과 주어진 소스/드레인 영역 사이의 접합부의 폭보다 상당히 크도록 구성된다.

Description

ＭＯＳ 장치, ＭＯＳ 장치 제조 방법 및 집적 회로{METAL-OXIDE-SEMICONDUCTOR DEVICE HAVING TRENCHED DIFFUSION REGION AND METHOD OF FORMING SAME}
도 1은 본 발명의 방법을 실시할 수 있는 예시적인 MOS 장치의 적어도 일부를 도시하는 평면도,
도 2는 도 1에 도시한 MOS 장치의 적어도 일부를 라인 A-A'를 따라서 자른 단면도,
도 3은 본 발명의 방법이 실시되는, 도 1에 도시한 MOS 장치의 적어도 일부를 라인 A-A'를 따라서 자른 단면도,
도 4는 본 발명의 또 다른 실시예에 따라 형성되는 예시적인 MOS 장치의 적어도 일부를 도시하는 단면도,
도 5는 본 발명의 제 3 실시예에 따라 형성되는 예시적인 MOS 장치의 적어도 일부를 도시하는 단면도,
도 6은 본 발명의 제 4 실시예에 따라 형성되는 예시적인 MOS 장치의 적어도 일부를 도시하는 단면도,
도 7a 내지 7d는 본 발명의 일 실시예에 따라 도 4에 도시한 예시적인 MOS 장치를 형성하기 위해 사용될 수 있는 예시적인 방법의 단계들을 나타내는 도면,
도 8a 내지 8c는 본 발명의 또 다른 실시예에 따라 도 6에 도시한 예시적인 MOS 장치를 형성하기 위해 사용될 수 있는 예시적인 방법의 단계들을 나타내는 도면.
도면 주요 부분에 대한 부호의 설명
300 : MOS 장치 306 : 드레인 영역
308 : 메사 310 : 트렌치
본 발명은 일반적으로 반도체 장치에 관한 것이고, 보다 구체적으로는 고 주파수 성능이 향상된 MOS(metal-oxide-semiconductor) 장치 및 이러한 장치를 제조하는 방법에 관한 것이다.
LDMOS(laterally diffused MOS) 장치 등의 MOS 장치는 예컨대 무선 통신 시스템에서 전력 증폭기와 같은 각종 애플리케이션에 사용된다. LDMOS 장치의 직류(DC) 성능에 관하여, 일반적으로 온 상태 저항이 낮고 트랜스컨덕턴스가 높은 것이 바람직하다. 저 전압(예컨대, 약 10 볼트 미만의 항복 전압) LDMOS 장치의 온 상태 저항은 주로 채널 영역에서의 저항에 의해 지배된다. 예를 들어, 저 전압 LDMOS 장치에서, 채널 저항은 장치의 전체 온 상태 저항의 약 80 퍼센트를 좌우한 다. 이에 비해, 고 전압 전력 MOSFET(MOS field-effect transistor) 장치의 온 상태 저항은 주로 장치 내의 드리프트 영역의 저항에 의해 지배된다.
낮은 온 상태 저항 및/또는 보다 높은 전력 처리 능력을 달성하기 위해서는, 통상 보다 넓은 채널이 필요하다. 그러나, 보다 넓은 채널을 포함하는 장치를 형성하게 되면, 장치의 평면 특성으로 인해 보다 많은 칩 면적이 소모될 것이다. 또한, 이에 따라 장치 내의 P-N 접합부의 주변의 함수인, 장치의 출력 캐패시턴스가 채널 폭의 함수로서 증가할 것이다. 장치의 출력 캐패시턴스가 증가되면, LDMOS 장치의 고(예컨대, 약 1GHz 초과의) 주파수 성능에 바람직하지 않게 영향을 미친다.
본 명세서에서 참조로서 인용하는 2001년 12월 IEEE Transactions on Electron Devices, Vol, 48, NO 12에서의 Yuanzheng Zhu 등의 "Folded Gate LDMOS Transistor with Low On-Resistance and High Transconductance"라는 제목의 논문에 개시되는 폴드형 게이트 LDMOS 구조를 채용함으로써, 상당량의 칩 면적을 추가로 소모하지 않으며 LDMOS의 채널 폭을 증가시키는 것이 공지되어 있다. 그러나, LDMOS 장치의 폴드형 게이트 구성은 칩 면적을 크게 증가시키지 않으며 온 상태 저항이 감소된 장치를 제조할 수 있지만, 이러한 방법에 의해서는, 접합부 캐패시턴스가, 장치 내의 P-N 접합부의 주변과, 채널 영역이 실질적으로 평면으로 형성된 경우와 동일하게 유지되기 때문에 고 주파수 성능을 향상시키는데 있어서 본질적으로는 이익을 제공하지 않는다.
따라서, 통상 종래의 MOS 장치에 영향을 미치는 위에서 명시한 결점들 중 하 나 이상이 제거되어 고 주파수 성능 및 온 상태 특성을 향상시킬 수 있는 MOS 장치에 대한 필요성이 제기된다. 아울러, 이러한 MOS 장치는 표준 IC(integrated circuit) 프로세스 기술과 완전히 호환 가능하면 바람직할 것이다.
본 발명은, 장치에서의 출력 캐패시턴스를 크게 증가시키지 않으며 MOS 장치의 온 상태 저항을 감소시키고, 이로써 장치의 고 주파수 성능 및 DC 성능을 향상시키는 방법을 제공한다. 또한, 본 발명의 방법은, 종래의 CMOS 호환 프로세스 기술을 이용하여 IC 예컨대, LDMOS 장치를 제조하기 위해 사용된다. 결과적으로, IC 장치의 제조 비용을 크게 증가시키지 않는다.
본 발명의 일 측면에 따라, MOS 장치는 제 1 도전성 유형의 반도체층과, 반도체층 내에서 반도체층의 상부 표면 근방에 형성되는 제 2 도전성 유형의 제 1 및 제 2 소스/드레인 영역을 포함한다. 제 1 및 제 2 소스/드레인 영역은 서로에 대해 이격된다. 게이트는 반도체층 위에서 적어도 부분적으로 제 1 및 제 2 소스/드레인 영역 사이에 형성되며 반도체층과 전기적으로 절연된다. 제 1 및 제 2 소스/드레인 영역 중 적어도 하나의 주어진 영역의 유표 폭은, 반도체층과 주어진 소스/드레인 영역간의 접합부의 폭보다 상당히 크도록 구성된다.
주어진 소스/드레인 영역은 반도체층 내에서 반도체층의 상부 표면 근방에 형성되는 복수의 트렌치를 포함할 수 있다. 트렌치의 간격은, 2개의 인접하는 트렌치를 분리하는 벽이 제 2 도전성 유형의 재료로 거의 완전히 이루어지도록 구성 된다. 이러한 방식으로, MOS 장치와 연관되어 있는 접합부 캐패시턴스는 트렌치의 폭과 거의 독립적이며, 대신 주어진 소스/드레인 영역의 1차 폭의 함수이다. 그러므로, 장치의 접합부 캐패시턴스를 크게 증가시키지 않으며 MOS 장치 내의 온 상태 저항이 유리하게 감소된다.
본 발명의 또 다른 측면에 따라, 제 2 도전성 유형의 반도체층 내에 제 1 도전성 유형의 제 1 및 제 2 소스/드레인 영역 ― 제 1 및 제 2 소스/드레인 영역은 반도체층의 상부 표면 근방에 형성되고 서로에 대해 이격됨 ― 을 형성하는 단계와, 반도체층 위에서 적어도 부분적으로 제 1 및 제 2 소스/드레인 영역 사이에 형성되며 반도체층과 전기적으로 절연되는 게이트를 형성하는 단계를 포함하는 MOS 장치 형성 방법이 제공된다. 제 1 및 제 2 소스/드레인 영역 중 주어진 적어도 하나의 영역의 유효 폭은, 반도체층과 주어진 소스/드레인 영역 사이의 접합부의 폭보다 상당히 크도록 형성된다.
본 발명의 이러한 특징 및 이점 그리고 다른 특징 및 이점들은 첨부 도면과 결부시켜 판독되는 본 발명의 실시예의 다음 상세한 설명으로부터 명확해질 것이다.
본 명세서에서 본 발명은 DMOS 트랜지스터 및 기타 장치 및/또는 회로를 형성하기에 적합한 예시적인 CMOS 반도체 제조 기술의 문맥으로 설명할 것이다. 그러나, 본 발명은 이러한 또는 임의의 특정 장치나 회로의 제조에 국한되지 않는다. 오히려 본 발명은 보다 일반적으로, 장치가 사용하는 칩 면적의 양을 크게 증가시키지 않으며 장치의 고 주파수 성능 및 전기 성능을 유리하게 향상(예컨대, 온 상태 저항 감소)시키는 신규의 트렌치형 확산 장치를 포함하는 MOS 장치에 응용 가능하다.
본 명세서에서는, MOS 장치 및 CMOS(complementary metal-oxide-semiconductor) 제조 프로세스를 특히 참조하여 본 발명을 설명하지만, 이와 유사하게 본 발명의 방법은 다른 제조 프로세스(예컨대, 바이폴라 프로세스) 및/또는 다른 장치, 예컨대 BJT(bipolar junction transistor), DMOS(vertical diffused MOS) 및 확장형 드레인 MOSFET(extended drain MOS field-effect transistor) 장치 등의 형성에 응용 가능하다는 것을 당업자라면, 이해할 수 있을 것이다. 더욱이, 본 명세서에서, N-채널 MOS 장치의 문맥에서 본 발명을 설명하지만, 당업자라면, 채널 실시예를 위해 제공되는 극성을 간단히 반대 극성으로 대체함으로써 P 채널 MOS 장치를 형성할 수 있고, 본 발명의 방법 및 이점이 이러한 다른 실시예에 유사하게 적용될 수 있다는 것을 이해할 수 있을 것이다.
첨부 도면에 도시한 각종 층 및/또는 영역은 축적대로 도시되지 않았고, 이러한 집적 회로에 일반적으로 사용되는 유형의 하나 이상의 반도체층 및/또는 영역은 설명을 용이하게 위하여, 제공되는 도면에 명시적으로 도시되지 않을 수 있다. 그러나, 이는 실제의 집적 회로 구조체에서 반도체층(들) 및/또는 영역(들)이 명시적으로 나타나지 않거나 생략될 수 있다는 것을 의미하는 것은 아니다.
도 1 및 2는 각각 본 발명의 방법을 실시할 수 있는 예시적인 MOS 장치(100) 의 적어도 일부의 상부도 및 단면도를 도시한다. MOS 장치(100)는 바람직하게 기판(112) 상에 형성되는 에피택셜층(104)을 포함한다. 기판(112)은 일반적으로 단결정 실리콘으로 형성되지만, 다른 재료들, 예컨대, 게르마늄, 갈륨 아세나이드 등이 사용될 수 있다. 또한, 불순물 또는 도펀트를 예컨대, 확산 또는 주입 단계에 의해 첨가하여 재료의 도전성(예컨대, N 유형 또는 P 유형)을 변경함으로써 기판(112)을 개조할 수 있다. 본 발명의 바람직한 실시예에서, 기판(112)은 "+" 표시로 나타내기도 하는 고농도로 도핑된 P 유형 도전성이므로, P+ 기판이라 할 수 있다. P+ 기판(112)은 원하는 농도(예컨대, 약 5 × 1018 내지 약 5 × 1019 atoms/㎤)의 P 유형 불순물 또는 도펀트(예컨대, 붕소)를 예컨대, 확산 또는 주입 단계에 의해 기판 재료 내에 첨가함으로써 형성될 수 있다. 에피택셜층(104)은 원하는 대로 재료의 도전성을 선택적으로 변경하기 위해, 바람직하게 공지 농도 레벨의 P 유형 불순물로 도핑된다. 이와 다르게, 에피택셜층(104)은 예컨대, 종래의 확산 프로세스를 이용하여 P 유형 확산층으로서 형성될 수 있다. 에피택셜층(104)의 도핑 농도는 바람직하게는 기판(112)의 도핑 농도에 비해 낮다(예컨대, 약 1015 내지 약 1016 atoms/㎤).
본 명세서에서 사용되는 용어 "반도체층"은, 그 위에 및/또는 그 안에 다른 재료들이 형성될 수 있는 임의의 반도체 재료를 지칭하기 위해 사용될 수 있다. 반도체층은 기판(112) 상에 형성될 수 있고, 단일층, 예컨대, 에피택셜층(104)을 포함하거나, 또는 서로 다른 재료의 다층 및/또는 동일 재료이나 도핑 농도가 서로 다른 다층을 포함할 수 있다.
소스 및 드레인 영역(102, 106)은 각각 에피택셜층 내에서 에피택셜층의 상부 표면 근방에서 형성되며 서로에 대해 이격된다. 소스 및 드레인 영역(102, 106)은 원하는 대로 재료의 도전성을 선택적으로 변경하기 위해, 바람직하게 공지 농도 레벨의 불순물(예컨대, 인, 비소 등)로 예컨대 주입 또는 확산 프로세스에 의해 도핑된다. 바람직하게, 소스 및 드레인 영역(102, 106)은 에피택셜층(104)의 도전성과 반대인 도전성 유형을 가져서, 장치 내에 능동 영역이 형성될 수 있게 된다. 본 발명의 바람직한 실시예에서, 소스 및 드레인 영역(102, 106)은 고농도로 도핑된 N 유형 도전성이므로, N+ 소스 및 드레인 영역이라고 할 수 있다. 본 명세서에서 N+ 소스 및 드레인 영역(102, 106)과, P 유형 에피택셜층(104)간의 경계를 P-N 접합부라 한다.
간단한 MOS 장치의 경우에 MOS 장치는 대칭형 특성을 띠어 양방향성이므로 MOS 장치에서 소스 및 드레인 표시는 본질적으로 임의적이다. 그러므로, 소스 및 드레인 영역은 일반적으로 각각 제 1 및 제 2 소스/드레인 영역이라고 할 수 있으며, 본 문맥에서 용어 "소스/드레인"은 소스 영역 또는 드레인 영역을 나타낸다.
게이트(108)는 에피택셜층(104) 위에 형성되고 적어도 일부 소스 및 드레인 영역(102, 106) 사이에 배치된다. 게이트(108)는 통상 절연층(도시하지 않음), 바람직하게는 에피택셜층의 적어도 일부 상에 형성되는 산화물(예컨대, 실리콘 이산화물) 상에 형성되어서, 소스 및 드레인 영역(102, 106)과 게이트를 전기적으로 절연시키게 된다. 게이트(108)는 바람직하게, 전기적으로 도전성 재료, 예컨대, 폴 리실리콘 재료로 형성되지만, 이와 유사하게 적합한 다른 재료(예컨대, 금속 등)도 사용될 수 있다. 게이트(108)의 저항은, 실리사이드층(도시하지 않음)을 게이트에 도포함으로써 감소될 수 있는데, 이러한 실리사이드층은 특히 고 주파수 애플리케이션에서 사용되면 이로울 수 있다. 채널 영역(도시하지 않음)은, 주로 게이트에 인가되는 양의 전위의 작용에 의해 모이는 전자로, MOS 장치(100)의 몸체 영역(도시하지 않음) 내에서 게이트(108) 근방에 형성된다. 도시하지는 않으나, LDD(lightly doped drain) 영역이 에피택셜 층(104) 내에서 에피택셜층의 상부 표면 근방에 형성될 수 있고, 게이트(108)와 드레인 영역(106) 사이에 배치될 수 있다.
MOS 장치(100)에서 전기 전도를 증가시키고, 이로써 온 상태 저항을 감소시키는 것이 바람직하다. MOS 장치의 전도를 증가시키는 한가지 방법은 장치의 유효 채널 폭 Weff를 증가시키는 것이다. 이를 달성하기 위해, 복수의 트렌치(110)가 에피택셜층(104) 내에 형성될 수 있으며, 각 트렌치는 소스 및 드레인 영역(102, 106) 사이에서 수평으로(예컨대, 기판(112)에 실질적으로 평행한 평면에) 연장된다. 도 1에 있는 예시적인 MOS 장치(100)의 드레인 영역(106)의 적어도 일부에서 라인 A-A'를 따라서 자른 단면도인 도 2를 참조하면, 트렌치(110)의 존재로 인해, 임의의 상당한 칩 면적을 추가로 소모하지 않으며 장치의 표면 면적을 증가시킴으로써 본질적으로 장치의 유효 폭이 증가된다. 예를 들어, 각 트렌치(110)의 깊이 D를 트렌치의 폭 Wt와 거의 동일하게 함으로써, MOS 장치(100) 내의 채널 영역의 밀 도가 효과적으로 2배로 되어, 트랜스컨덕턴스가 향상되고, 온 상태 저항이 감소된다. 폴드형 게이트 LDMOS 장치라고 할 수 있는, 표면 면적을 증가시키는 유사한 방법을 사용하는 장치는, 이전에 인용한 Yuanzheng Zhu 등의 "Folded Gate LDMOS Transistor with Low On-Resistance and High Transconductance"라는 제목의 논문에 개시되어 있다.
그러나, 폴드형 게이트 LDMOS 구조체는 추가로 임의의 상당한 칩 면적을 소모하지 않으며 온 상태 저항을 감소시키는데 있어서는 어떤 이점을 제공할 수 있지만, 이러한 장치는 장치의 고 주파수 성능을 향상시키는데에는 실질적으로 아무런 이점도 제공하지 않는다. 이는 주로, 장치 내의 P-N 접합부의 폭의 함수인 장치의 접합부 캐패시턴스 Cj가 MOS 장치의 유효 폭으로 크기 조정된다는 사실에 기인한다. MOS 장치(100) 내의 접합부 캐패시턴스의 감소는 트렌치 깊이와 무관해서, MOS 장치(100) 내의 접합부 캐패시턴스는, 채널 영역이 실질적으로 평면형(예컨대, 비트렌치형)으로 형성된 경우와 본질적으로 동일하게 남는다.
P-N 접합부의 폭은 채널 영역의 폭 전체에 걸쳐 트렌치(110)를 따라서 P-유형 에피택셜 영역(104)과 중첩되는 N+ 드레인 영역(106)의 주변을 합함으로써, 정해질 수 있다. 도 2에 2차원 단면도로서 도시하지만, 트렌치(110)는 실제로, 장치내에서 소스 및 드레인 영역(102, 106) 사이에 3차원적으로 연장된다. 따라서, 주어진 트렌치(110)의 캐패시턴스 기여는 트렌치 내의 P-N 접합부의 주변의 함수로서, 약, 트렌치 깊이의 2배 더하기 트렌치 폭(예컨대, 2D + Wt)일 수 있다. 이와 마찬가지로, 본 명세서에서 메사(mesa)라고도 하는, 2개의 인접 트렌치들간의 드레인 영역(106)의 각 부분과 연관되어 있는 캐패시턴스 기여는 메사 내의 P-N 접합부의 주변의 함수로서, 본 실시예에서는, 약, 트렌치 깊이의 2배 더하기 메사의 두께 T(예컨대, 2D + T)이다.
도 3은 본 발명의 방법을 실시하는 예시적인 MOS 장치(300)의 적어도 일부의 단면도이다. MOS 장치(300)는, 추가 칩 면적을 소모하지 않고, 장치의 접합부 캐패시턴스를 상당히 증가시키지 않으며 장치 내의 전기 전도를 유리하게 증가시키고, 이로써 온 상태 저항을 감소시키도록 구성된다. 따라서, 접합부 캐패시턴스 Cj는 장치의 유효 채널 폭 Weff으로 크기 조정되지 않는다. 결과적으로, MOS 장치(300)는 표준 MOS 장치에 비해 향상된 고 주파수 성능을 제공할 것이다. 이를 달성하기 위해, 예시적인 MOS 장치(300)는, 적어도 장치의 전도를 결정하기 위해 유효 폭 Weff가 장치 내의 P-N 접합부의 폭보다 상당히 크도록 형성된다.
도 2에 도시한 MOS 장치(100)와 마찬가지로, 예시적인 MOS 장치(300)는 기판 상에 P+ 기판(302) 및 P-유형 에피택셜층(304)을 포함한다. 전술한 바와 같이 장치의 표면 면적을 증가시키도록 에피택셜층(304) 내에 복수의 트렌치(310)가 형성된다. N+ 드레인 영역(306)은 예컨대, 주입 및/또는 확산 프로세스를 이용함으로써 에피택셜층 내에 형성된다. 드레인 영역(306)은 MOS 장치(300)의 상부 표면 근방에 형성되므로, 트렌치(310)로부터 생기는 장치의 골진 상부 표면 윤곽을 거의 따를 것이다. 도 3에는 MOS 장치(300)의 드레인 영역만 도시되어 있으나, 유사한 방식으로 장치의 소스 영역이 형성될 수 있다는 것을 이해할 수 있을 것이다. 소 스 영역이 통상 전기적으로 기판에 접속되는 LDMOS 장치의 경우에, 소스 영역의 캐패시턴스 기여는 일반적으로 미미할 것이다.
도 2에 도시한 MOS 장치(100)의 구성과는 다르게, 예시적인 MOS 장치(300)에서, 트렌치(310)의 간격(S)은, 인접 트렌치들의 각 쌍간의 메사(308)가 N 유형 도전성을 갖는 재료로 거의 이루어지도록 이롭게 구성된다. MOS 장치(300)의 유효 폭 Weff은 장치 내의 트렌치(310)의 깊이 및 개수의 함수로서 결정될 것이다. 본질적으로 메사(308) 내에 형성되는 P-N 접합부가 없을 것이므로, 메사의 접합부 캐패시턴스 기여 대 장치의 전체 출력 캐패시턴스는 거의 0일 것이다. 따라서, 적어도 접합부 캐패시턴스를 결정하기 위해, 드레인 영역 내의 P-N 접합부의 폭은, 적어도 부분적으로, 드레인 영역 전체에 걸쳐 P-N 접합부의 직선 폭 WLIN 더하기 트렌치 깊이(WLIN + 2D)의 2배를 기초로 할 것이다.
전형적으로, P-N 접합부의 직선 폭은 트렌치 깊이보다 실질적으로 크게 될 것이므로, 메사(308)에 기여할 수 있는 접합부 캐패시턴스는 본질적으로 트렌치 깊이와 무관할 것이다. 본 발명의 바람직한 실시예에서, 약 1 마이크로미터(㎛)의 트렌치 폭이 사용될 수 있으며, MOS 장치(300)의 전기 전도는 트렌치 깊이의 함수로서 증가한다. 도 3에 도시한 예시적인 MOS 장치(300)에 있어서, 장치의 유효 폭 Weff에 비례하는 P-N 접합부 캐패시턴스 Cj는 적어도 부분적으로 다음 수학식을 기초로 하여 감소된다. 즉,
Figure 112005054640468-PAT00001
이며, 여기서, n은 사용되는 트렌치의 개수이고, D는 트렌치의 깊이이다. 위의 수학식으로부터 알 수 있는 바와 같이, 주어진 유효 폭 Weff에서, 장치의 접합부 캐패시턴스 Cj는 장치에 사용되는 트렌치의 개수가 증가함에 따라 그리고 트렌치의 깊이가 증가함에 따라 감소한다.
바람직한 실시예에서, MOS 장치(300) 내의 드레인 영역(306)의 단면 두께는 약 0.3 ㎛이다. 드레인 영역(306)을 형성하기 위해 사용되는 N-유형 불순물이 2개의 인접하는 트렌치(310)의 측벽으로부터 각각의 메사(308)로 확산될 것이므로, 트렌치 간격이 약 0.6 ㎛ 미만이면, 메사 내의 P-유형 에피택셜 재료는 거의 모두가 N+ 드레인 영역에 의해 소모되게 될 것이다. MOS 장치(300)는 트렌치(310)의 특정한 간격에 국한되지 않는다. MOS 장치(300) 내의 드레인 영역(306)의 단면 두께를 증가시킴으로써, 0.6 ㎛보다 큰 트렌치 간격을 사용할 수 있다.
도 4는 본 발명의 또 다른 실시예에 따라 형성되는 예시적인 MOS 장치(300)의 적어도 일부를 도시하는 단면도이다. 도면은 주로, MOS 장치(400) 내의 드레인 영역을 도시한다. 도 3에 도시하는 MOS 장치(300)와 마찬가지로, 예시적인 MOS 장치(400)도, 장치의 유효 폭 Weff이 장치 내의 P-N 접합부의 폭보다 상당히 크게 구성되어, 이로써, 상당량의 칩 면적을 추가로 소모하지 않고, 장치 내의 접합부 캐패시턴스를 증가시키지 않으며 장치 내의 온 상태 저항을 유리하게 감소된다.
예시적인 MOS 장치(400)는 P+ 기판(402) 상에 형성되는 P-유형 에피택셜층(404)을 포함한다. 복수의 트렌치(410)는 에피택셜층(404) 내에서 에피택셜층의 상부 표면 근방에 형성된다. 본 명세서에서 2개의 인접하는 트렌치(410)들간의 에 피택셜층은 메사(412)라 한다. 메사(412)의 중앙 부분은 바람직하게, 절연 재료(408), 예컨대, 산화물(예컨대, 실리콘 이산화물)을 포함한다. 절연 재료(408)는 바람직하게, 에피택셜층(404) 내의 트렌치의 깊이(예컨대, 약 1 ㎛ 내지 약 50 ㎛)와 거의 동일한 깊이에 형성된다.
N+ 드레인 영역(406)은 예컨대, 주입 및/또는 확산 프로세스를 이용하여 에피택셜층(404) 내에 형성된다. 도면으로부터 명확히 알 수 있는 바와 같이, 드레인 영역(406)은 바람직하게, 에피택셜층(404)의 상부 표면 근방에 형성되어서, 트렌치(410)로 인해 생긴 에피택셜층의 상부 표면의 골진 윤곽을 거의 따른다. 그러나, MOS 장치(400)에서, 드레인 영역(406)은 연속적인 영역으로서 형성되지 않고, 분리된 부분으로서 형성되며, 드레인 영역 부분은 메사(412) 내에 형성되는 절연 재료(408)에 의해 서로 분리된다. 드레인 영역 부분(406)은 주로 트렌치(410)의 측벽 및 바닥벽에 가두어져서, 대응하는 트렌치(410)의 형태를 띨 것이다. 도 4에 는 MOS 장치(400)의 드레인 영역(406)의 단면도만 도시되어 있으나, 본 명세서에서 설명하는 본 발명의 방법은 소스 영역을 장치 내에 형성하는데에도 유사하게 사용될 수 있다.
MOS 장치(400) 내의 채널 영역의 유효 폭 Weff은 장치 내의 모든 드레인 영역 부분(406)의 주변의 합으로서, 트렌치가 제공되면, 트렌치의 깊이 D의 2배 더하기 트렌치의 폭 W의 함수(즉, 2D + W)로서 결정될 수 있다. MOS 장치(400) 내의 접합부 캐패시턴스를 결정하는데 있어서, 장치 내의 P-N 접합부의 폭은, 절연 재료(408)의 존재로 인해 메사(412) 내에 형성되는 P-N 접합부가 없기 때문에 본질적으 로 단지 트렌치의 폭의 함수이다. 따라서, 도 3에 도시하는 MOS 장치(300)와 마찬가지로, MOS 장치(400)는, 채널 영역의 유효 폭이 장치의 드레인 영역 내의 P-N 접합부의 폭보다 상당히 크도록 구성된다.
도 5는 본 발명의 제 3 실시예에 따라 형성되는 예시적인 MOS 장치(500)의 적어도 일부를 도시하는 단면도이다. 도면에는 주로 MOS 장치(500) 내의 드레인 영역(506)의 단면도가 도시되어 있다. MOS 장치(500)는 바람직하게 P+ 기판(502) 상에 형성되는 P-유형 에피택셜층(504)을 포함한다. 도 3에 도시하는 MOS 장치(300)와 마찬가지로, MOS 장치(500)는 에피택셜층 내에서 에피택셜층의 상부 표면 근방에 형성되는 복수의 트렌치(510)를 포함한다. 도 3의 MOS 장치(300) 내의 트렌치(310)에 비해, MOS 장치(500)의 트렌치(510)는 바람직하게, 아래 부분이 좁아지는 측벽(undercut sidewalls)(514)을 포함하도록 형성되어서, 주어진 트렌치의 바닥벽이 트렌치의 상부 개구보다 넓게 된다. 아래 부분이 좁아지는 측벽은 예컨대 이방성 에칭 프로세스를 사용하여 형성될 수 있다. 이러한 방식으로, 원하는 대로 경사진(예컨대, 양 및/또는 음의 경사) 측벽을 갖는 트렌치(510)가 형성될 수 있다.
바람직하게, N+ 드레인 영역(506)의 두께와 관련된 2개의 인접하는 트렌치(510)들간의 간격은, 드레인 영역이 에피택셜층(504) 내에 형성된 후에, 2개의 인접하는 트렌치의 바닥벽 근처에 드레인 영역의 부분들이 실질적으로 함께 병합되어, 트렌치의 바닥벽 전체에 걸쳐 거의 연속적이며 수평인 P-N 접합부를 형성하도록 구성된다. 그러므로, 인접하는 트렌치 사이에 형성되는 메사(512)는 에피택셜 층(504)과 P-유형 코어 재료(508)를 전기적으로 절연시키도록, N+ 드레인 영역(506)에 의해 거의 둘러싸이는 P-유형 에피택셜 재료(508)의 중앙 코어를 포함할 것이다.
MOS 장치(500) 내의 채널 영역의 유효 폭 Weff은 드레인 영역(506)과 연관된 모든 부분들의 합으로서, 트렌치가 제공되면, (경사진 측벽(514)의 각을 기초로 하여) 약 트렌치의 깊이 D의 2배 더하기 트렌치의 폭 W보다 다소 큰 함수로서 결정될 수 있다. MOS 장치(500) 내에서 접합부 캐패시턴스를 결정하는 데 있어서, 적어도 부분적으로는, 메사 내에 P-유형 재료(508)를 본질적으로 가두는 드레인 영역(506)의 존재로 인해 메사(512) 내에 형성되는 활성 P-N 접합부가 없으므로, 장치 내의 P-N 접합부의 폭은 단지 P-N 접합부의 직선 폭 WLIN의 함수일 것이다. 메사(512)에 기여하는 접합부 캐패시턴스는 특히 장치의 전체 접합부 캐패시턴스에 비하면 본질적으로 0일 것이다. 따라서, 도 3 및 4 각각에 도시되는 MOS 장치(300, 400)와 유사하게, MOS 장치(500) 내의 채널 영역의 유효 폭은 장치 내의 P-N 접합부의 폭보다 상당히 클 것이다.
도 6은 본 발명의 제 4 실시예에 따라 형성되는 예시적인 MOS 장치(600)의 적어도 일부를 도시하는 단면도이다. 도면은 주로, MOS 장치(600) 내의 드레인 영역(606)을 도시한다. 도 3 내지 5와 관련하여 이전에 설명한 예시적인 MOS 장치 실시예와 마찬가지로, 예시적인 MOS 장치(600)는 유리하게, 장치 내의 채널 영역의 유효 폭 Weff 은 장치 내의 P-N 접합부의 폭보다 상당히 크도록 구성된다. 이로써, MOS 장치(600)의 전기적 전도가 이롭게 증가되고, 이로써, 장치 내의 접합부 캐패시턴스를 상당히 증가시키지 않으며 온 상태 저항을 감소시킬 수 있다.
MOS 장치(600)는 바람직하게, P+ 기판(602) 상에 형성되는 P-유형 에피택셜층(604)을 포함한다. 복수의 트렌치(610)는 에피택셜층 내에서 에피택셜층의 상부 표면 근방에 형성된다. 인접하는 트렌치(610)들 사이에 형성되는 메사(612)는 바람직하게, 공지 농도 레벨(예컨대, 약 1014 내지 약 1015 atoms/㎤)의 농도로 예컨대, 주입 및/또는 확산 프로세스를 이용하여 저농도로 도핑된 N 유형 재료(예컨대, 아세나이드 또는 인)(608)로 거의 이루어진다. 그 다음에, 보다 고농도(예컨대, 약 1015 내지 약 1016 atoms/㎤)로 도핑된 N+ 드레인 영역(606)이 에피택셜층(604)의 상부 표면 근방에 형성되어서, 트렌치(610)로 인해 생기는 에피택셜층의 상부 표면의 골진 윤곽을 거의 따른다. 이전에 설명한 바와 같이, 골진 드레인 영역(606) 구성에 의해, MOS 장치(600) 내의 채널 영역의 유효 폭이 증가된다.
MOS 장치(600)의 유효 폭은 트렌치(610)의 깊이 D, 트렌치의 폭 W 및 메사(612)의 두께 T의 함수인 장치 내의 드레인 영역(606)의 전체 주변의 합을 기초로 하여 결정될 것이다. 다른 한편, 장치 내의 P-N 접합부의 폭은 주로, 트렌치의 각각의 바닥벽 근방의 N+ 드레인 영역(606)과 P-유형 에피택셜층(604) 사이에 접합부의 주변의 함수로서 결정되고, 실질적으로 트렌치 깊이와는 무관하다. P-N 접합부는 또한 에피택셜층(604)과 메사(612) 내의 저농도로 도핑된 N-유형 재료(608) 사이에 형성될 것이다. 그러나, N 유형 재료(608)의 도핑 농도는 N+ 드레인 영역 (606)의 도핑 농도보다 상당히 낮으므로, 메사(612)와 연관된 P-N 접합부에 기여하는 접합부 캐패시턴스는 상당히 낮을 것이다. 도 3 내지 5에 도시한 예시적인 MOS 장치 실시예와 마찬가지로, 소스 영역(도시하지 않음)은 드레인 영역(606)의 형성과 유사한 방식으로 MOS 장치(600) 내에 형성될 수 있다.
일반성을 유지하며, 장치 내의 P-N 접합부의 폭보다 상당히 큰 유효 폭을 가도록 구성되는 MOS 장치를 형성하는 여러가지 예시적인 실시예들을 본 명세서에서 기술하고 도시하였다. 본 발명의 방법 및 이점은 다른 장치를 형성하기 위하여 용이하게 확장될 수 있으며, 이는 당업자에게 명백할 것이다.
도 7a 내지 7d는 본 발명의 일 실시예에 따라 도 4에 도시하는 예시적인 MOS 장치를 형성하기 위해 사용될 수 있는 예시적인 방법의 단계들을 나타낸다. 예시적인 방법은 종래의 CMOS 호환 가능 반도체 제조 프로세스 기술의 문맥으로 기술될 것이다. 본 발명은 장치를 제조하기 위한 이러한 또는 임의의 특정 방법에 국한되지 않는다. 전술한 바와 같이, 도면에 도시한 여러 가지 층 및/또는 영역이 축적대로 도시된 것이 아니면, 설명을 용이하게 하기 위해 어떤 반도체층들은 생략될 수 있다.
도 7a를 참조하면, 본 발명의 방법을 실시할 수 있는 예시적인 반도체 웨이퍼(700)의 적어도 일부가 도시되어 있다. 웨이퍼(700)는 바람직하게 기판(702)을 포함한다. 기판(702)은 바람직하게, 고 전도성을 갖는 P+ 유형 기판이지만, 이와 다르게 N+ 유형 기판도 사용될 수 있다. 당업자라면 이해할 수 있는 바와 같이, 원하는 대로 재료의 도전성을 변경하기 위해, 원하는 농도(예컨대, 약 5 × 1018 내지 약 5 × 1019 atoms/㎤)의 P-유형 불순물 또는 도펀트(예컨대, 붕소)를 예컨대 확산 또는 주입 단계에 의해 기판 재료에 첨가함으로써 P+ 기판이 형성될 수 있다. 그 다음으로, 에피택셜층(704)은 웨이퍼(700)의 전체 표면 위에서 성장된다. 에피택셜층(704)도 P-유형 불순물을 첨가함으로써 개조될 수 있다.
제 1 복수의 트렌치(706)는 에피택셜층(704) 내에, 예컨대, 웨이퍼(700)의 상부 표면 내에 개구를 생성하여 대응하는 트렌치를 정의함으로써 형성된다. 개구는 웨이퍼(700)의 상부 표면 상에 포토레지스트의 층(도시하지 않음)을 증착하고, 웨이퍼의 원하지 않는 부분을 제거하기 위해 에칭 단계가 뒤따르는 종래의 포토리소그래피 패터닝 단계를 사용함으로써 형성될 수 있다. 트렌치(706)는 에피택셜층(704) 내의 원하는 깊이에 바람직하게 (예컨대, RIE(reactive ion etching), 건식 에칭 등을 이용하여) 형성된다. 도 7b에 도시하는 바와 같이, 트렌치(706)는 그 후 절연 재료, 예컨대, 산화물(예컨대, 실리콘 이산화물)로 충진되고, 예컨대 종래의 트렌치 충진 프로세스를 이용하여, 충진된 산화물 영역(708)을 형성한다. 충진된 산화물 영역(708)은 바람직하게 에피택셜층(704)의 상부 표면과 거의 동평면이되도록 형성된다.
도 7c를 참조하면, 그 다음으로, 제 2 복수의 트렌치(710)가 에피택셜층(704) 내에서 에피택셜층의 상부 표면 근방에 형성된다. 제 2 복수의 트렌치(710)는 바람직하게, 충진된 산화물 영역(708)에 의해 서로 절연되며, 각각의 충진된 산 화물 영역은 바람직하게 2개의 인접한 트렌치(710) 사이에 배치된다. 도 7d에 도시하는 바와 같이, 원하는 농도(예컨대, 약 5 × 1018 내지 약 5 × 1019 atoms/㎤)의 N-유형 불순물 또는 도펀트(712)를 에피택셜층에 첨가함으로써 트렌치(710)의 측벽 및 바닥벽 근방에 드레인 영역(714)이 후속적으로 형성된다. 드레인 영역(714)은 원하는 대로 재료의 도전성을 변경하기 위해, 예컨대 주입 또는 확산 단계를 이용하여 형성될 수 있다.
도 8a 내지 8c는 본 발명의 또 다른 실시예에 따라 도 6에 도시하는 예시적인 MOS 장치를 형성하기 위해 사용될 수 있는 예시적인 방법의 단계들을 나타낸다. 예시적인 방법은 종래의 CMOS 호혼 가능 반도체 제조 프로세스 기술의 문맥으로 설명될 것이다. 본 발명은 장치를 제조하기 위한 이러한 또는 임의의 특정 방법에 국한되지 않는다.
도 8a를 참조하면, 본 발명의 방법을 실시할 수 있는 예시적인 반도체 웨이퍼(800)의 적어도 일부가 도시되어 있다. 웨이퍼(800)는 바람직하게 기판(802)을 포함한다. 기판(802)은 바람직하게 고 도전성을 갖는 P+ 유형 기판이지만, 이와 다르게 N+ 유형 기판이 사용될 수도 있다. 당업자라면, 원하는 대로 재료의 도전성을 변경하기 위해, 원하는 농도(예컨대, 약 5 × 1018 내지 약 5 × 1019 atoms/㎤)의 P-유형 불순물 또는 도펀트(예컨대, 붕소)를 기판 재료에 예컨대, 확산 또는 주입 단계에 의해 첨가함으로써 P+ 기판이 형성될 수 있다는 것을 이해할 수 있을 것이다. 그 다음으로, 웨피어(800)의 전체 표면 위에서 에피택셜층(804)이 바람직 하게 성장된다. 에피택셜층(804)은 또한 P-유형 불순물을 첨가함으로써 개조될 수 있으나, 기판(802)보다 농도가 낮은 것이 바람직하다. 원하는 대로 에피택셜 재료의 도전성을 변경하기 위하여, 예컨대, 주입 또는 확산 프로세스를 이용함으로써 에피택셜층(804)의 적어도 일부 상에 저농도로 도핑된 N-유형층(806)이 형성된다.
도 8b에 도시하는 바와 같이, 저농도로 도핑된 N-유형 층(806) 내에 예컨대, 웨이퍼(800)의 상부 표면에 개구를 생성하여 대응하는 트렌치를 정의함으로써, 복수의 트렌치(808)가 형성된다. 개구는, 웨이퍼(800)의 상부 표면 상에 포토레지스트(도시하지 않음)의 층을 증착하고, 웨이퍼의 원하지 않은 부분을 제거하기 위해 에칭 단계가 뒤따르는 종래의 포토리소그래피 패터닝 단계를 이용함으로써 형성될 수 있다. 트렌치(808)는 바람직하게, 저농도로 도핑된 N-유형 층(806) 내의 원하는 깊이에 (예컨대, RIE(reactive ion etching), 건식 에칭 등) 형성된다. 에피택셜층(804)은 트렌치(808)를 형성할 때, 에칭 정지부로서 사용되어, 이로써, 트렌치의 바닥벽을 관통하여 에피택셜층의 적어도 일부를 노출시키나, 에피택셜층은 노출될 필요가 없다.
도 8c를 참조하면, 원하는 농도(예컨대, 약 5 × 1018 내지 약 5 × 1019 atoms/㎤)의 N-유형 불순물 또는 도펀트(예컨대, 인 또는 아세나이드)를 N-유형 층에 첨가함으로써 드레인 영역(810)이 저농도로 도핑된 N-유형 층(806) 내에 후속적으로 형성된다. 드레인 영역(810)은 바람직하게, 웨이퍼(800)의 상부 표면 근방에 형성되어서, 트렌치(808)로 인해 생기는 골진 윤곽을 거의 띨 것이다. 드레인 영 역(810)은 원하는 대로 재료의 도전성을 변화시키기 위하여, 예컨대, 주입 또는 확산 단계에 의해 형성될 수 있다. 드레인 영역(810)의 단면 두께 th는 바람직하게 약 0.3 ㎛이지만, 이러한 드레인 영역은 임의의 크기 및/또는 형태에 국한되지 않는다.
본 발명의 MOS 장치는 집적 회로 내에 적어도 일부 구현될 수 있다. 집적 회로를 형성하는데 있어서, 통상 반도체 웨이퍼의 표면 상에 복수의 동일한 다이가 반복형 패턴으로 제조된다. 각 다이는 본 명세서에서 기술한 장치를 포함하고, 다른 구조체 또는 회로를 포함할 수 있다. 개개의 다이는 웨이퍼로부터 절단되거나 잘려지고, 그 후 집적 회로로서 패키징된다. 당업자라면, 웨이퍼 및 패키지 다이를 잘라서 집적 회로를 형성하는 방법에 대해 주지하고 있을 것이다. 이렇게 제조된 집적 회로는 본 발명의 고려되는 부분이다.
본 명세서에서 본 발명의 실시예는 첨부 도면을 참조하여 기술되었으나, 본 발명은 이러한 명시된 실시예에 국한되지 않으며, 첨부된 청구의 범위의 범주로부터 이탈하지 않고 각종 다른 변경 및 수정을 이룰 수 있다는 것을 당업자라면 이해할 수 있을 것이다.
MOS 장치에서 출력 캐패시턴스를 크게 증가시키지 않으며 MOS 장치의 온 상태 저항을 감소시켜, 이로써 장치의 고 주파수 성능 및 CD 성능을 향상시킬 수 있다.

Claims (10)

  1. MOS 장치(metal-oxide-semiconductor device)로서,
    제 1 도전성 유형의 반도체층과,
    상기 반도체층 내에서 상기 반도체층의 상부 표면 근방에 형성되는 제 2 도전성 유형의 제 1 및 제 2 소스/드레인 영역 ― 상기 제 1 및 제 2 소스/드레인 영역은 서로에 대해 이격됨 ― 과,
    상기 반도체층 위에 형성되고 상기 반도체층과 전기적으로 절연되며, 적어도 부분적으로 상기 제 1 및 제 2 소스/드레인 영역 사이에 배치되는 게이트를 포함하되,
    상기 제 1 및 제 2 소스/드레인 영역 중 적어도 하나의 주어진 영역의 유효 폭은, 상기 반도체층과 상기 주어진 소스/드레인 영역 사이의 접합부의 폭보다 상당히 크게 구성되는
    MOS 장치.
  2. 제 1 항에 있어서,
    상기 주어진 소스/드레인 영역은 상기 반도체층 내에서 상기 반도체층의 상부 표면 근방에 형성되는 복수의 트렌치를 포함하되,
    상기 트렌치의 간격은, 2개의 인접하는 트렌치를 분리하는 상기 반도체층의 적어도 일부가 거의 완전히 상기 제 2 도전성 유형의 재료로 이루어지도록 구성되는
    MOS 장치.
  3. 제 2 항에 있어서,
    상기 장치의 유효 폭 대 상기 반도체층과 상기 주어진 소스/드레인 영역 사이의 상기 접합부의 폭의 비가 상기 반도체층 내의 상기 트렌치 각각의 깊이의 함수인
    MOS 장치.
  4. 제 1 항에 있어서,
    적어도 상기 주어진 소스/드레인 영역은 상기 반도체층 내에서 상기 반도체층의 상부 표면 근방에 형성되는 복수의 트렌치를 포함하되, 상기 트렌치의 적어도 하나의 부분집합은, 2개의 인접하는 트렌치를 분리하는 상기 반도체층의 일부의 폭이 상기 주어진 소스/드레인 영역의 단면 두께의 2배보다 작도록 구성되며, 상기 2개의 인접하는 트렌치를 분리하는 상기 반도체층의 부분이 거의 완전히 상기 제 2 도전성 유형의 재료로 이루어지도록 구성되는
    MOS 장치.
  5. 제 1 항에 있어서,
    적어도 상기 주어진 소스/드레인 영역은, 상기 반도체층 내에서 상기 반도체층의 상부 표면 근방에 복수의 트렌치를 형성하고, 상기 반도체층의 상부 표면 근방의 상기 반도체층 내로 상기 제 2 도전성 유형의 불순물을 주입함으로써 형성되며, 상기 트렌치의 간격은, 2개의 인접하는 트렌치를 분리하는 상기 반도체층의 적어도 일부가 상기 제 2 도전성 유형의 재료에 의해 거의 대체되도록 구성되는
    MOS 장치.
  6. 제 1 항에 있어서,
    적어도 상기 주어진 소스/드레인 영역은 상기 반도체층 내에서 상기 반도체층의 상부 표면 근방에 형성되는 복수의 트렌치를 포함하며, 상기 트렌치의 적어도 하나의 부분집합은 각각 상기 제 2 도전성 유형의 재료를 포함하는 측벽 및 바닥벽을 구비하며 형성되며, 상기 트렌치는, 각각의 상기 트렌치의 바닥벽이 상기 반도체층 내에서 상기 제 2 도전성 유형의 거의 연속적인 영역을 형성하도록 구성되는
    MOS 장치.
  7. 제 1 항에 있어서,
    적어도 상기 주어진 소스/드레인 영역은 상기 반도체층 내에서 상기 반도체층의 상부 표면 근방에 형성되는 복수의 트렌치를 포함하며, 상기 트렌치의 적어도 하나의 부분집합은 각각 상기 제 2 도전성 유형의 재료를 포함하는 경사진 측벽 및 바닥벽을 구비하며 형성되며, 2개의 인접하는 트렌치의 측벽은, 상기 인접하는 트렌치의 바닥벽 근방에 상기 제 2 도전성 유형의 재료가 병합되어 상기 반도체층 내에서 거의 연속적인 상기 제 2 도전성 유형의 영역을 형성하도록 구성되는
    MOS 장치.
  8. MOS 장치(metal-oxide-semiconductor device)로서,
    제 1 도전성 유형의 제 1 반도체층과,
    상기 제 1 반도체층 상에 형성되는 제 2 도전성 유형의 제 2 반도체층과,
    상기 제 2 반도체층 내에 형성되는 상기 제 2 도전성 유형의 제 1 및 제 2 소스/드레인 영역 ― 상기 제 1 및 제 2 소스/드레인 영역은 서로에 대해 이격되며, 상기 제 1 및 제 2 소스/드레인 영역 중 적어도 하나의 주어진 영역은 상기 제 1 반도체층과, 상기 주어진 소스/드레인 영역 사이에 적어도 하나의 접합부를 형성함 ― 과,
    상기 제 2 반도체층 위에 형성되고 상기 제 2 반도체층과 전기적으로 절연되며, 적어도 부분적으로 상기 제 1 및 제 2 소스/드레인 영역 사이에 배치되는 게이트를 포함하되,
    적어도 상기 주어진 소스/드레인 영역의 유효 폭은, 상기 제 1 반도체층과 상기 주어진 소스/드레인 영역 사이의 상기 적어도 하나의 접합부의 폭보다 상당히 크게 구성되는
    MOS 장치.
  9. MOS(metal-oxide-semiconductor device) 장치 형성 방법으로서,
    제 2 도전성 유형의 반도체층 내에 제 1 도전성 유형의 제 1 및 제 2 소스/드레인 영역 ― 상기 제 1 및 제 2 소스/드레인 영역은 상기 반도체층의 상부 표면 근방에 형성되고 서로에 대해 이격됨 ― 형성하는 단계와,
    상기 반도체층 위에 형성되고 상기 반도체층과 전기적으로 절연되며, 적어도 부분적으로 상기 제 1 및 제 2 소스/드레인 영역 사이에 형성되는 게이트를 형성하는 단계를 포함하되,
    상기 제 1 및 제 2 소스/드레인 영역 중 적어도 하나의 주어진 영역의 유효폭은, 상기 반도체층과, 상기 주어진 소스/드레인 영역 사이의 접합부의 폭보다 상당히 크게 형성되는
    MOS 장치 형성 방법.
  10. 적어도 하나의 MOS(metal-oxide-semiconductor device) 장치를 포함하는 집 적 회로로서,
    제 1 도전성 유형의 반도체층과,
    상기 반도체층 내에서 상기 반도체층의 상부 표면 근방에 형성되는 제 2 도전성 유형의 제 1 및 제 2 소스/드레인 영역 ― 상기 제 1 및 제 2 소스/드레인 영역은 서로에 대해 이격됨 ― 과,
    상기 반도체층 위에 형성되고 상기 반도체층과 전기적으로 절연되며, 적어도 부분적으로 상기 제 1 및 제 2 소스/드레인 영역 사이에 배치되는 게이트를 포함하되,
    상기 제 1 및 제 2 소스/드레인 영역 중 적어도 하나의 주어진 영역의 유효 폭은, 상기 반도체층과 상기 주어진 소스/드레인 영역 사이의 접합부의 폭보다 상당히 크게 구성되는
    집적 회로.
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