JPH04212466A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04212466A JPH04212466A JP3048404A JP4840491A JPH04212466A JP H04212466 A JPH04212466 A JP H04212466A JP 3048404 A JP3048404 A JP 3048404A JP 4840491 A JP4840491 A JP 4840491A JP H04212466 A JPH04212466 A JP H04212466A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特に電界効果トランジスタの構造に関する
。
方法に係り、特に電界効果トランジスタの構造に関する
。
【０００３】
【従来の技術】最近、半導体集積回路の高集積化が一段
と進み、半導体素子の微細化が著しい。
と進み、半導体素子の微細化が著しい。
【０００４】中でも、ＭＯＳ型ＦＥＴ等の電界効果トラ
ンジスタ（ＦＥＴ）の微細化は代表的なものであり、サ
ブミクロンオーダーの素子の試作が盛んに行われている
。
ンジスタ（ＦＥＴ）の微細化は代表的なものであり、サ
ブミクロンオーダーの素子の試作が盛んに行われている
。
【０００５】しかしながら、ＦＥＴ特にＭＯＳＦＥＴが
微細化してくると、ソースとドレインの間には局所的に
電界集中が起こり、ホットキャリアの発生を招いてしま
う。その結果、素子の誤動作が起こり、半導体装置とし
ての信頼性が全く損なわれてしまうという問題があった
。
微細化してくると、ソースとドレインの間には局所的に
電界集中が起こり、ホットキャリアの発生を招いてしま
う。その結果、素子の誤動作が起こり、半導体装置とし
ての信頼性が全く損なわれてしまうという問題があった
。
【０００６】この問題を解決するＦＥＴとしてＬＤＤ（
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造のＦ
ＥＴがある。図７９は従来のＬＤＤ構造のｎチャネルＭ
ＯＳ型ＦＥＴの構造を示す断面図である。この図に示す
ように、ｐ型の半導体基板１４１表面には、チャネル部
１４１ａを介してｎ型のソース１４３ａ及びドレイン１
４３ｂが形成される。また、チャネル部１４１ａ側のソ
ース１４３ａとドレイン１４３ｂにはそれらよりも不純
物濃度が低いｎ− 型の導電層（ＬＤＤｎ− 層）１４
２ａ，１４２ｂがそれぞれ形成される。さらにまた、基
板１４１表面にはゲート絶縁膜１４４が形成され、この
ゲート絶縁膜１４４を介してチャネル部１４１ａ上にゲ
ート電極１４５が形成される。ここで、前記ＬＤＤｎ−
層１４２ａ及び１４２ｂの一部は、このゲート電極１
４５の一部とオーバーラップしている。
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造のＦ
ＥＴがある。図７９は従来のＬＤＤ構造のｎチャネルＭ
ＯＳ型ＦＥＴの構造を示す断面図である。この図に示す
ように、ｐ型の半導体基板１４１表面には、チャネル部
１４１ａを介してｎ型のソース１４３ａ及びドレイン１
４３ｂが形成される。また、チャネル部１４１ａ側のソ
ース１４３ａとドレイン１４３ｂにはそれらよりも不純
物濃度が低いｎ− 型の導電層（ＬＤＤｎ− 層）１４
２ａ，１４２ｂがそれぞれ形成される。さらにまた、基
板１４１表面にはゲート絶縁膜１４４が形成され、この
ゲート絶縁膜１４４を介してチャネル部１４１ａ上にゲ
ート電極１４５が形成される。ここで、前記ＬＤＤｎ−
層１４２ａ及び１４２ｂの一部は、このゲート電極１
４５の一部とオーバーラップしている。
【０００７】さらに、ケート電極１４５，ソース１４３
ａ，ドレイン１４３ｂはその上に形成される層間絶縁膜
１４７で絶縁されてそれぞれの電極１４８に接続される
。また、１４９はゲート電極１４５側壁に形成された窒
化膜であり、１４６は素子分離用のフィールド絶縁膜で
ある。このようなＬＤＤ構造のＦＥＴであれば、ＬＤＤ
ｎ− 層１４２ａ，１４２ｂがソース１４３ａ及びドレ
イン１４３ｂとチャネル１４１ａとの間に介在するので
、これらの間の電界集中を緩和することができる。
しかしながら、上記ＬＤＤ構造のＦＥＴには次のような
問題があった。すなわち、半導体素子の微細化に伴い、
ＬＤＤｎ− 層とゲート電極間のオーバーラップ面積を
かせぐことができなくなり、ソースとドレイン間の電界
集中が生じやすくなってしまう。このため、半導体装置
としての信頼性が損なわれてしまうという問題があった
。 逆に、前記オーバーラップ面積をかせぐため、ＬＤＤｎ
− 層をゲート電極下部に広く形成しようとすると、チ
ャネル長が短くなり、ショートチャネル効果を高めてし
まうという問題があった。
ａ，ドレイン１４３ｂはその上に形成される層間絶縁膜
１４７で絶縁されてそれぞれの電極１４８に接続される
。また、１４９はゲート電極１４５側壁に形成された窒
化膜であり、１４６は素子分離用のフィールド絶縁膜で
ある。このようなＬＤＤ構造のＦＥＴであれば、ＬＤＤ
ｎ− 層１４２ａ，１４２ｂがソース１４３ａ及びドレ
イン１４３ｂとチャネル１４１ａとの間に介在するので
、これらの間の電界集中を緩和することができる。
しかしながら、上記ＬＤＤ構造のＦＥＴには次のような
問題があった。すなわち、半導体素子の微細化に伴い、
ＬＤＤｎ− 層とゲート電極間のオーバーラップ面積を
かせぐことができなくなり、ソースとドレイン間の電界
集中が生じやすくなってしまう。このため、半導体装置
としての信頼性が損なわれてしまうという問題があった
。 逆に、前記オーバーラップ面積をかせぐため、ＬＤＤｎ
− 層をゲート電極下部に広く形成しようとすると、チ
ャネル長が短くなり、ショートチャネル効果を高めてし
まうという問題があった。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
電界効果トランジスタは、ソースとドレイン間に局所的
に電界集中が起こりやすいという問題を持っていた。ま
たこの問題を解決しようとすると、ショートチャネル効
果を高めてしまうという問題があった。
電界効果トランジスタは、ソースとドレイン間に局所的
に電界集中が起こりやすいという問題を持っていた。ま
たこの問題を解決しようとすると、ショートチャネル効
果を高めてしまうという問題があった。
【０００９】本発明は、前記実情に鑑みてなされたもの
であり、ショートチャネル効果を高めることなくソース
とドレイン間の電界集中を抑制し、微細化に際しても信
頼性の高い電界効果トランジスタを提供することを目的
とする。
であり、ショートチャネル効果を高めることなくソース
とドレイン間の電界集中を抑制し、微細化に際しても信
頼性の高い電界効果トランジスタを提供することを目的
とする。
【００１０】［発明の構成］
【００１１】
【課題を解決するための手段】そこで、本発明の半導体
装置は、表面に段差部が形成される半導体基板と、この
段差部の側壁に形成される前記半導体基板と反対の導電
型の１対の第１の導電層と、前記段差部を除く前記半導
体基板の表面部分に、前記１対の第１の導電層とそれぞ
れ接続するように形成される、前記第１の導電層と同じ
導電型でこの導電層よりも高い導電性を有する１対の第
２の導電層と、前記段差部の表面に形成される絶縁膜と
、この絶縁膜を介して前記第１の導電層と対向し、かつ
前記段差部を被覆するように形成された制御電極とを具
備している。
装置は、表面に段差部が形成される半導体基板と、この
段差部の側壁に形成される前記半導体基板と反対の導電
型の１対の第１の導電層と、前記段差部を除く前記半導
体基板の表面部分に、前記１対の第１の導電層とそれぞ
れ接続するように形成される、前記第１の導電層と同じ
導電型でこの導電層よりも高い導電性を有する１対の第
２の導電層と、前記段差部の表面に形成される絶縁膜と
、この絶縁膜を介して前記第１の導電層と対向し、かつ
前記段差部を被覆するように形成された制御電極とを具
備している。
【００１２】また本発明は、一導電型の半導体基板に段
差部を形成する工程と、前記段差部の側壁に相対向する
ように、基板と逆導電型の１対の第１の導電層を形成す
る工程と、前記段差部の両側の基板表面に前記第１の導
電層のそれぞれと接続され、前記第１の導電層よりも高
い導電性を有する１対の第２の導電層を形成する工程と
、前記段差部及び前記第２の導電層の形成される基板表
面に絶縁膜を形成する工程と、前記段差部に形成した絶
縁膜を介して前記段差部を被覆する制御電極を形成する
工程とを含む電界効果トランジスタの製造方法を提供す
る。
差部を形成する工程と、前記段差部の側壁に相対向する
ように、基板と逆導電型の１対の第１の導電層を形成す
る工程と、前記段差部の両側の基板表面に前記第１の導
電層のそれぞれと接続され、前記第１の導電層よりも高
い導電性を有する１対の第２の導電層を形成する工程と
、前記段差部及び前記第２の導電層の形成される基板表
面に絶縁膜を形成する工程と、前記段差部に形成した絶
縁膜を介して前記段差部を被覆する制御電極を形成する
工程とを含む電界効果トランジスタの製造方法を提供す
る。
【００１３】
【作用】本発明の半導体装置によれば、半導体基板の表
面に形成される段差部の側壁に、この半導体基板に対し
て反対の導電型１対の第１の導電層が形成され、この第
１の導電層を被覆するように制御電極が設けられるので
、この制御電極と前記第１の導電層間のオーバーラップ
面積をかせぐことができる。従って、１対の第２の導電
層間で、電界集中が起こらず、ホットキャリアの発生は
防止される。従って、素子の誤動作は起こらず、半導体
装置としての信頼性は向上する。さらに、この構造の電
界効果トランジスタでは、チャネルは１対の第１の導電
層間の段差部の表面に形成されるのでチャネルが短くな
ることはなく、ショートチャネル効果も起こらない。
面に形成される段差部の側壁に、この半導体基板に対し
て反対の導電型１対の第１の導電層が形成され、この第
１の導電層を被覆するように制御電極が設けられるので
、この制御電極と前記第１の導電層間のオーバーラップ
面積をかせぐことができる。従って、１対の第２の導電
層間で、電界集中が起こらず、ホットキャリアの発生は
防止される。従って、素子の誤動作は起こらず、半導体
装置としての信頼性は向上する。さらに、この構造の電
界効果トランジスタでは、チャネルは１対の第１の導電
層間の段差部の表面に形成されるのでチャネルが短くな
ることはなく、ショートチャネル効果も起こらない。
【００１４】また、本発明の方法によれば、前述したよ
うにショートチャネル効果や電界集中が起こらず、信頼
性の高い電界効果トランジスタを製造することができる
。
うにショートチャネル効果や電界集中が起こらず、信頼
性の高い電界効果トランジスタを製造することができる
。
【００１５】
【実施例】以下、本発明実施例のｎチャネルＭＯＳ型Ｆ
ＥＴについて図面を参照しつつ詳細に説明する。
ＥＴについて図面を参照しつつ詳細に説明する。
【００１６】
実施例１
図１は、本発明による電界効果トランジスタの第１の実
施例のｎチャネルＭＯＳ型ＦＥＴの構造を示す断面図で
ある。
施例のｎチャネルＭＯＳ型ＦＥＴの構造を示す断面図で
ある。
【００１７】この図において、１はｐ型半導体基板であ
り、この半導体基板１上には凸状の突起部１ａが形成さ
れている。この突起部１ａの側壁部の両側には相対向す
るように１対の第１の導電層として、ｎ− 型の導電層
（ＬＤＤｎ− 層）２ａ，２ｂが形成される。さらに、
突起部１ａの両側の半導体基板１の表面には、１対の第
２の導電層として、ＬＤＤｎ− 層２ａ，２ｂより不純
物濃度が高い（即ち、導電性が高い）ｎ型のソース及び
ドレイン拡散層３ａ，３ｂが形成され、これらはそれぞ
れＬＤＤｎ− 層２ａ，２ｂと接続する。
り、この半導体基板１上には凸状の突起部１ａが形成さ
れている。この突起部１ａの側壁部の両側には相対向す
るように１対の第１の導電層として、ｎ− 型の導電層
（ＬＤＤｎ− 層）２ａ，２ｂが形成される。さらに、
突起部１ａの両側の半導体基板１の表面には、１対の第
２の導電層として、ＬＤＤｎ− 層２ａ，２ｂより不純
物濃度が高い（即ち、導電性が高い）ｎ型のソース及び
ドレイン拡散層３ａ，３ｂが形成され、これらはそれぞ
れＬＤＤｎ− 層２ａ，２ｂと接続する。
【００１８】一方、前記突起部１ａ及び半導体基板１の
表面には絶縁膜４が形成され、突起部１ａには前記突起
部１ａを覆うようにゲート電極５が形成される。また、
上記構造の素子上には層間絶縁膜７が設けられ、ソース
３ａ，ドレイン３ｂ，ゲート電極５をそれぞれ引き出す
ための電極８ａ，８ｂ，８ｃが層間絶縁膜７を貫通して
形成される。
表面には絶縁膜４が形成され、突起部１ａには前記突起
部１ａを覆うようにゲート電極５が形成される。また、
上記構造の素子上には層間絶縁膜７が設けられ、ソース
３ａ，ドレイン３ｂ，ゲート電極５をそれぞれ引き出す
ための電極８ａ，８ｂ，８ｃが層間絶縁膜７を貫通して
形成される。
【００１９】上記の構造を有するＦＥＴによれば、ゲー
ト電極５がＬＤＤｎ− 層２ａ，２ｂを広く覆うので、
従来のＬＤＤ構造のＦＥＴに比べてソース，ドレイン間
の局所的な電界集中が抑制され、これによりホットキャ
リアの発生は防止される。さらに、この時チャネル部１
ｂの長さを短くすることはなく、ショートチャネル効果
を抑えることができる。
ト電極５がＬＤＤｎ− 層２ａ，２ｂを広く覆うので、
従来のＬＤＤ構造のＦＥＴに比べてソース，ドレイン間
の局所的な電界集中が抑制され、これによりホットキャ
リアの発生は防止される。さらに、この時チャネル部１
ｂの長さを短くすることはなく、ショートチャネル効果
を抑えることができる。
【００２０】次に、上述した本発明の第１の実施例によ
る電界効果トランジスタの製造方法を説明する。
る電界効果トランジスタの製造方法を説明する。
【００２１】図２乃至図９は前述した本発明実施例の電
界効果トランジスタの製造工程を示す工程断面図である
。
界効果トランジスタの製造工程を示す工程断面図である
。
【００２２】まず、図２に示すように、表面を酸化した
ｐ型シリコン基板１上にＣＶＤ法により酸化シリコン膜
２１を堆積し、更にその上にレジストパターン２２を形
成してゲート形成予定部を覆う。
ｐ型シリコン基板１上にＣＶＤ法により酸化シリコン膜
２１を堆積し、更にその上にレジストパターン２２を形
成してゲート形成予定部を覆う。
【００２３】次に、図３に示すようにレジストパターン
２２をマスクにして、異方性エッチングを用い、レジス
トパターン２２の下部以外の酸化シリコン膜２１を選択
的に除去する。
２２をマスクにして、異方性エッチングを用い、レジス
トパターン２２の下部以外の酸化シリコン膜２１を選択
的に除去する。
【００２４】次に、図４に示すようにレジストパターン
２２を除去し、酸化シリコン膜２１をマスクにして異方
性エッチングを行い、基板１に凸状の突起部１ａが形成
されるようにエッチングを行う。なお、ここで、この高
さは非常に低い（例えばゲート長の数％程度の）ものと
する。
２２を除去し、酸化シリコン膜２１をマスクにして異方
性エッチングを行い、基板１に凸状の突起部１ａが形成
されるようにエッチングを行う。なお、ここで、この高
さは非常に低い（例えばゲート長の数％程度の）ものと
する。
【００２５】さらに、図５に示すように、シリコン基板
１の露出した表面に酸化シリコン膜２３ａ，２３ｂを形
成し、シリコン基板１に対して逆導電型すなわちｎ型の
不純物層２４を基板１に対して回転イオン注入法により
斜めにイオン注入する。その結果、この図に示すように
低濃度のソース部（ＬＤＤｎ− 層）２ａ，低濃度のド
レイン部（ＬＤＤ− 層）２ｂが突起部１ａの側壁部に
形成される。ここで、酸化シリコン膜２３ａ，２３ｂは
基板１表面の損傷を防止するために用いられる。
１の露出した表面に酸化シリコン膜２３ａ，２３ｂを形
成し、シリコン基板１に対して逆導電型すなわちｎ型の
不純物層２４を基板１に対して回転イオン注入法により
斜めにイオン注入する。その結果、この図に示すように
低濃度のソース部（ＬＤＤｎ− 層）２ａ，低濃度のド
レイン部（ＬＤＤ− 層）２ｂが突起部１ａの側壁部に
形成される。ここで、酸化シリコン膜２３ａ，２３ｂは
基板１表面の損傷を防止するために用いられる。
【００２６】次に、図６に示すように基板１に対して逆
導電型すなわちｎ型の不純物２５を前記ＬＤＤｎ− 層
よりも高濃度となるように基板１に対して垂直にイオン
注入する。その結果、この図に示すように、ｎ型のソー
ス及びドレイン領域３ａ，３ｂが形成される。
導電型すなわちｎ型の不純物２５を前記ＬＤＤｎ− 層
よりも高濃度となるように基板１に対して垂直にイオン
注入する。その結果、この図に示すように、ｎ型のソー
ス及びドレイン領域３ａ，３ｂが形成される。
【００２７】次に、図７に示すように、エッチングによ
り酸化シリコン膜２１及び酸化シリコン膜２３ａ，２３
ｂを除去する。
り酸化シリコン膜２１及び酸化シリコン膜２３ａ，２３
ｂを除去する。
【００２８】さらに、図８に示すように、基板１の表面
にゲート絶縁膜となる酸化シリコン膜４を形成し、その
上にゲート電極となる導電層例えば多結晶シリコン層５
を堆積する。
にゲート絶縁膜となる酸化シリコン膜４を形成し、その
上にゲート電極となる導電層例えば多結晶シリコン層５
を堆積する。
【００２９】次に、図９に示すように基板１の突起部１
ａを覆うように多結晶シリコン層５をパターニングし、
ゲート電極５を形成する。
ａを覆うように多結晶シリコン層５をパターニングし、
ゲート電極５を形成する。
【００３０】最後に、全面に層間絶縁膜７を堆積した後
、この絶縁膜７にソース３ａ，ドレイン３ｂ，ゲート電
極５とそれぞれ接続するコンタクト孔を開口し、電極８
ａ，８ｂ，８ｃを形成する。
、この絶縁膜７にソース３ａ，ドレイン３ｂ，ゲート電
極５とそれぞれ接続するコンタクト孔を開口し、電極８
ａ，８ｂ，８ｃを形成する。
【００３１】このようにして、図１に示した電界効果ト
ランジスタが完成する。
ランジスタが完成する。
【００３２】
実施例２
図１０乃至図１３は、本発明の電界効果トランジスタの
製造方法の他の実施例を示す工程断面図である。以下、
図１０乃至図１３において、同一の部分には同一の符号
を示し、詳細な説明は省略する。
製造方法の他の実施例を示す工程断面図である。以下、
図１０乃至図１３において、同一の部分には同一の符号
を示し、詳細な説明は省略する。
【００３３】まず、図２乃至図５に示した工程と同様の
工程を経て低濃度のソース部（ＬＤＤｎ− 層）２ａ，
低濃度のドレイン部（ＬＤＤ−層）２ｂを突起部１ａの
側壁部に形成した後、図１０に示すように全面に酸化シ
リコン膜３１などの絶縁膜を例えばＣＶＤ法により被覆
する。
工程を経て低濃度のソース部（ＬＤＤｎ− 層）２ａ，
低濃度のドレイン部（ＬＤＤ−層）２ｂを突起部１ａの
側壁部に形成した後、図１０に示すように全面に酸化シ
リコン膜３１などの絶縁膜を例えばＣＶＤ法により被覆
する。
【００３４】次に、図１１に示すように、この酸化シリ
コン膜３１に対して異方性エッチングを行うことにより
、基板１の突起部１ａの側壁にこの酸化シリコン膜３１
を残存せしめる。
コン膜３１に対して異方性エッチングを行うことにより
、基板１の突起部１ａの側壁にこの酸化シリコン膜３１
を残存せしめる。
【００３５】さらに、図１２に示すように前述した側壁
の酸化シリコン膜３１及びＣＶＤ法で形成した酸化シリ
コン膜２１をマスクにして基板１に対して垂直にｎ型不
純物３２のイオン注入を行い、ＬＤＤｎ− 層２ａ，２
ｂよりも不純物濃度が高いｎ型のソース及びドレイン（
第２の導電層）３３ａ，３３ｂをそれぞれ形成したのち
前記酸化シリコン膜２１，酸化シリコン膜２３ａ，２３
ｂ，酸化シリコン膜３１を除去する。
の酸化シリコン膜３１及びＣＶＤ法で形成した酸化シリ
コン膜２１をマスクにして基板１に対して垂直にｎ型不
純物３２のイオン注入を行い、ＬＤＤｎ− 層２ａ，２
ｂよりも不純物濃度が高いｎ型のソース及びドレイン（
第２の導電層）３３ａ，３３ｂをそれぞれ形成したのち
前記酸化シリコン膜２１，酸化シリコン膜２３ａ，２３
ｂ，酸化シリコン膜３１を除去する。
【００３６】そして、前記第１の実施例の図８および図
９と同様の工程を経て、ゲート絶縁膜４及びゲート電極
５を形成し、ソース３３ａ，３３ｂ，ゲート電極５とそ
れぞれ接続する電極８ａ，８ｂ，８ｃを形成して、図１
３に示す本発明による電界効果トランジスタの実施例が
完成する。
９と同様の工程を経て、ゲート絶縁膜４及びゲート電極
５を形成し、ソース３３ａ，３３ｂ，ゲート電極５とそ
れぞれ接続する電極８ａ，８ｂ，８ｃを形成して、図１
３に示す本発明による電界効果トランジスタの実施例が
完成する。
【００３７】この方法によれば、前記第１の実施例と比
べ、工程的には複雑になるが、ＬＤＤｎ− 層２ａ，２
ｂを長くとりたい場合には有効である。この方法によっ
て形成した電界効果トランジスタも第１の実施例に示し
た電界効果トランジスタとほぼ同様の効果がある。
べ、工程的には複雑になるが、ＬＤＤｎ− 層２ａ，２
ｂを長くとりたい場合には有効である。この方法によっ
て形成した電界効果トランジスタも第１の実施例に示し
た電界効果トランジスタとほぼ同様の効果がある。
【００３８】
実施例３
次に、図１４乃至図２１は本発明の電界効果トランジス
タの製造方法のさらに他の実施例を示す工程断面図であ
る。
タの製造方法のさらに他の実施例を示す工程断面図であ
る。
【００３９】図１４に示すように、まずシリコン基板１
上に酸化シリコン膜４１を形成して、さらにこの上にレ
ジストパターン４２を設ける。さらに、このレジストパ
ターン４２をマスクにしてｎ型の不純物４３を基板１に
対して垂直に高加速度でイオン注入して基板１の深い位
置までＬＤＤｎ− 層（第１の導電層）４４ａ，４４ｂ
を形成する。
上に酸化シリコン膜４１を形成して、さらにこの上にレ
ジストパターン４２を設ける。さらに、このレジストパ
ターン４２をマスクにしてｎ型の不純物４３を基板１に
対して垂直に高加速度でイオン注入して基板１の深い位
置までＬＤＤｎ− 層（第１の導電層）４４ａ，４４ｂ
を形成する。
【００４０】次に、図１５に示すように、レジストパタ
ーン４２及び酸化膜４１を除去する。 さらに、図１
６に示すようにＣＶＤ法により全面に酸化シリコン膜４
５を形成し、その上に突起部を形成するためのレジスト
パターン４６を前記ＬＤＤｎ− 層４４ａ及び４４ｂに
またがるように形成する。
ーン４２及び酸化膜４１を除去する。 さらに、図１
６に示すようにＣＶＤ法により全面に酸化シリコン膜４
５を形成し、その上に突起部を形成するためのレジスト
パターン４６を前記ＬＤＤｎ− 層４４ａ及び４４ｂに
またがるように形成する。
【００４１】次に、図１７に示すように前記レジストパ
ターン４６をマスクにしてＣＶＤ酸化シリコン膜４５を
選択的にエッチングし、これをパターン加工する。
ターン４６をマスクにしてＣＶＤ酸化シリコン膜４５を
選択的にエッチングし、これをパターン加工する。
【００４２】さらに、図１８に示すようにパターン加工
されたＣＶＤ酸化シリコン膜４５をマスクにして、基板
１を異方的にエッチング加工して、凸状の突起部１ａを
形成する。この時、凸状突起部１ａの側壁と側壁の両側
の基板１表面にはＬＤＤｎ− 層４４ａ，４４ｂの一部
が残存するようにする。
されたＣＶＤ酸化シリコン膜４５をマスクにして、基板
１を異方的にエッチング加工して、凸状の突起部１ａを
形成する。この時、凸状突起部１ａの側壁と側壁の両側
の基板１表面にはＬＤＤｎ− 層４４ａ，４４ｂの一部
が残存するようにする。
【００４３】次に、図１９に示すように、露出した基板
１の表面を酸化シリコン膜４７ａ，４７ｂで被覆した後
、ＣＶＤ酸化シリコン膜４５をマスクにしてｎ型の不純
物４８を基板１に対して垂直にイオン注入する。これに
より、突起部１ａの両側に前記残存せしめたＬＤＤｎ−
層４４ａ，４４ｂとオフセットにならないようにオー
バーラップさせて、前記ＬＤＤｎ− 層４４ａ，４４ｂ
より不純物濃度が高いｎ型のソース，ドレイン領域（第
２の導電層）４９ａ，４９ｂを、それぞれ形成する。
次に、図２０に示すようにＣＶＤ酸化シリコン膜４５
および酸化シリコン膜４７ａ，４７ｂを除去する。
１の表面を酸化シリコン膜４７ａ，４７ｂで被覆した後
、ＣＶＤ酸化シリコン膜４５をマスクにしてｎ型の不純
物４８を基板１に対して垂直にイオン注入する。これに
より、突起部１ａの両側に前記残存せしめたＬＤＤｎ−
層４４ａ，４４ｂとオフセットにならないようにオー
バーラップさせて、前記ＬＤＤｎ− 層４４ａ，４４ｂ
より不純物濃度が高いｎ型のソース，ドレイン領域（第
２の導電層）４９ａ，４９ｂを、それぞれ形成する。
次に、図２０に示すようにＣＶＤ酸化シリコン膜４５
および酸化シリコン膜４７ａ，４７ｂを除去する。
【００４４】この後、第１の実施例で述べた図８および
図９の工程と同様の工程を行うことにより、図２１に示
すような電界効果トランジスタの実施例が完成する。
図９の工程と同様の工程を行うことにより、図２１に示
すような電界効果トランジスタの実施例が完成する。
【００４５】この方法で形成した電界効果トランジスタ
も第１の実施例とほぼ同様の効果を有する。但し、ＬＤ
Ｄｎ− 層を斜めからのイオン注入で行う場合と比べる
と、ゲート電極５とのオーバーラップ領域を凸部の上部
まで広くとれるという利点がある。
も第１の実施例とほぼ同様の効果を有する。但し、ＬＤ
Ｄｎ− 層を斜めからのイオン注入で行う場合と比べる
と、ゲート電極５とのオーバーラップ領域を凸部の上部
まで広くとれるという利点がある。
【００４６】このように、半導体基板に段差部を形成す
る工程は、半導体基板上に第１の導電層等を形成した後
に行うようにしてもよい。
る工程は、半導体基板上に第１の導電層等を形成した後
に行うようにしてもよい。
【００４７】
実施例４
図２２は本発明の第４の実施例の電界効果トランジスタ
の構造を示す断面図である。
の構造を示す断面図である。
【００４８】この電界効果トランジスタが図１に示した
前記第１の実施例の電界効果トランジスタと異なる点は
、ゲート電極が５ａ，５ｂ，５ｃの３つの領域に分れて
いる点である。
前記第１の実施例の電界効果トランジスタと異なる点は
、ゲート電極が５ａ，５ｂ，５ｃの３つの領域に分れて
いる点である。
【００４９】すなわち、この図に示すように、ゲート電
極５ａは絶縁膜４ａを介してＬＤＤｎ− 層２ａ及びｎ
型のソース領域３ａと、ゲート電極５ｂは絶縁膜４ｂを
介してＬＤＤｎ− 層２ｂ及びｎ型のドレイン領域３ｂ
と、ゲート電極５ｃは絶縁膜４ｃを介して基板１の突起
部１ａの上面とそれぞれ対向するように形成されている
。また、ゲート電極５ａ，５ｂ，５ｃはこの３つの領域
にまたがった電極８ｃにより同じ電位に保たれ、チャネ
ル部１ｂ及びＬＤＤｎ− 層２ａ，２ｂを流れるキャリ
アの制御を行うように構成されている。
極５ａは絶縁膜４ａを介してＬＤＤｎ− 層２ａ及びｎ
型のソース領域３ａと、ゲート電極５ｂは絶縁膜４ｂを
介してＬＤＤｎ− 層２ｂ及びｎ型のドレイン領域３ｂ
と、ゲート電極５ｃは絶縁膜４ｃを介して基板１の突起
部１ａの上面とそれぞれ対向するように形成されている
。また、ゲート電極５ａ，５ｂ，５ｃはこの３つの領域
にまたがった電極８ｃにより同じ電位に保たれ、チャネ
ル部１ｂ及びＬＤＤｎ− 層２ａ，２ｂを流れるキャリ
アの制御を行うように構成されている。
【００５０】この電界効果トランジスタも、前述した第
１の実施例の電界効果トランジスタと同様の効果がある
。
１の実施例の電界効果トランジスタと同様の効果がある
。
【００５１】なおここで、前記ゲート電極５ａ，５ｂ，
５ｃ上にそれぞれ独立して電極を設け、これら３つの電
極の電位を独立して制御するようにしてもよい。この場
合、電界集中の場所をドレインとチャネル部のジャンク
ション近傍から別の場所に移動せしめる効果を期待する
こともできる。
５ｃ上にそれぞれ独立して電極を設け、これら３つの電
極の電位を独立して制御するようにしてもよい。この場
合、電界集中の場所をドレインとチャネル部のジャンク
ション近傍から別の場所に移動せしめる効果を期待する
こともできる。
【００５２】次に、この電界効果トランジスタの製造工
程について説明する。
程について説明する。
【００５３】図２３乃至図３０は、この工程断面図であ
る。
る。
【００５４】まず、図２３に示すようにｐ型シリコン基
板１上にゲート絶縁膜４ｃとなる酸化膜例えば酸化シリ
コン６１を形成し、その上にゲート電極５ｃとなる導電
層例えば多結晶シリコン層６２，ＣＶＤ酸化シリコン膜
６３を順次堆積する。更にこの上層に、レジストパター
ン６４を形成し、これにより、ゲート形成領域を覆う。 次に図２４に示すように、このレジストパターン６
４をマスクにしてＣＶＤ酸化シリコン膜６３に対して異
方性エッチングを行った後、レジストパターン６４を除
去する。
板１上にゲート絶縁膜４ｃとなる酸化膜例えば酸化シリ
コン６１を形成し、その上にゲート電極５ｃとなる導電
層例えば多結晶シリコン層６２，ＣＶＤ酸化シリコン膜
６３を順次堆積する。更にこの上層に、レジストパター
ン６４を形成し、これにより、ゲート形成領域を覆う。 次に図２４に示すように、このレジストパターン６
４をマスクにしてＣＶＤ酸化シリコン膜６３に対して異
方性エッチングを行った後、レジストパターン６４を除
去する。
【００５５】さらに、図２５に示すようにＣＶＤ酸化シ
リコン膜６３をマスクとして、基板１に入り込むように
エッチングを行い、凸状の突起部１ａが形成されるよう
にエッチングを行う。この結果、多結晶シリコン層６２
はゲート電極５ｃに、酸化シリコン膜６１はゲート絶縁
膜４ｃに加工される。
リコン膜６３をマスクとして、基板１に入り込むように
エッチングを行い、凸状の突起部１ａが形成されるよう
にエッチングを行う。この結果、多結晶シリコン層６２
はゲート電極５ｃに、酸化シリコン膜６１はゲート絶縁
膜４ｃに加工される。
【００５６】次に、図２６に示すように露出した基板１
の表面及びゲート電極５ｃの側面に、酸化膜例えば酸化
シリコン膜６４ａ，６４ｂを形成する。さらに、ｎ型の
不純物６５を基板１に対して斜めに回転イオン注入する
ことにより、少なくとも前記突起部１ａの側壁に、ＬＤ
Ｄｎ− 層２ａ，２ｂを形成する。
の表面及びゲート電極５ｃの側面に、酸化膜例えば酸化
シリコン膜６４ａ，６４ｂを形成する。さらに、ｎ型の
不純物６５を基板１に対して斜めに回転イオン注入する
ことにより、少なくとも前記突起部１ａの側壁に、ＬＤ
Ｄｎ− 層２ａ，２ｂを形成する。
【００５７】次に、図２７に示すように基板１に対して
垂直に不純物６６をイオン注入しｎ型のソース及びドレ
イン領域３ａ，３ｂを形成する。
垂直に不純物６６をイオン注入しｎ型のソース及びドレ
イン領域３ａ，３ｂを形成する。
【００５８】次に、図２８に示すようにＣＶＤ酸化シリ
コン膜６３及び酸化シリコン膜６４ａ，６４ｂをエッチ
ングにより除去する。
コン膜６３及び酸化シリコン膜６４ａ，６４ｂをエッチ
ングにより除去する。
【００５９】この後、図２９に示すように、ゲート絶縁
膜４ａ，４ｂとなる酸化シリコン膜などの絶縁膜６７を
基板１の露出した表面及びゲート電極５ｃ表面に形成し
、さらに全面にゲート電極５ａ，５ｂとなる導電層例え
ば多結晶シリコン層６８を堆積する。
膜４ａ，４ｂとなる酸化シリコン膜などの絶縁膜６７を
基板１の露出した表面及びゲート電極５ｃ表面に形成し
、さらに全面にゲート電極５ａ，５ｂとなる導電層例え
ば多結晶シリコン層６８を堆積する。
【００６０】次に、図３０に示すように異方性エッチン
グにより、ゲート電極５ｃ及び突起部１ａの側部に多結
晶シリコン層６８を残存せしめ、ゲート電極５ａ，５ｂ
を形成する。
グにより、ゲート電極５ｃ及び突起部１ａの側部に多結
晶シリコン層６８を残存せしめ、ゲート電極５ａ，５ｂ
を形成する。
【００６１】最後に、前述した第１の実施例の方法と同
様にして、層間絶縁膜７及びコンタクト層８ａ，８ｂ，
８ｃを設ける。
様にして、層間絶縁膜７及びコンタクト層８ａ，８ｂ，
８ｃを設ける。
【００６２】このようにして、図２２に示したような電
界効果トランジスタが完成する。
界効果トランジスタが完成する。
【００６３】なお、ここでは、電極８ｃはゲート電極５
ａ，５ｂ，５ｃにまたがるように形成されるが、ゲート
電極５ａ，５ｂ，５ｃに対して別々にコンタクト孔を形
成し、これらのゲート電極５ａ，５ｂ，５ｃそれぞれに
対して電極を独立して設けてもよい。
ａ，５ｂ，５ｃにまたがるように形成されるが、ゲート
電極５ａ，５ｂ，５ｃに対して別々にコンタクト孔を形
成し、これらのゲート電極５ａ，５ｂ，５ｃそれぞれに
対して電極を独立して設けてもよい。
【００６４】
実施例５
次に、図２２に示した本発明の第４の実施例の電界効果
トランジスタのようにゲート電極を３つに分割した構造
の変形例について説明する。
トランジスタのようにゲート電極を３つに分割した構造
の変形例について説明する。
【００６５】図３１乃至図３３は、その工程断面図であ
る。
る。
【００６６】まず、前述した図２３乃至図２５と同様の
工程を行い、突起１ａを形成した後、ＣＶＤ酸化シリコ
ン膜６３及び酸化シリコン膜６４ａ，６４ｂをエッチン
グにより選択除去する（図３１）。
工程を行い、突起１ａを形成した後、ＣＶＤ酸化シリコ
ン膜６３及び酸化シリコン膜６４ａ，６４ｂをエッチン
グにより選択除去する（図３１）。
【００６７】次に、全面に絶縁膜例えば酸化シリコン膜
７１及び導電層例えば多結晶シリコン層７２を順次形成
する（図３２）。
７１及び導電層例えば多結晶シリコン層７２を順次形成
する（図３２）。
【００６８】この後、図３３に示す如く異方性エッチン
グを行って、基板１の突起部１ａの側部にポリシリコン
層７２を残存せしめて、ゲート電極５ｃ及びゲート電極
５ａ，５ｂを形成する。
グを行って、基板１の突起部１ａの側部にポリシリコン
層７２を残存せしめて、ゲート電極５ｃ及びゲート電極
５ａ，５ｂを形成する。
【００６９】さらに、図３４に示すようにｎ型の不純物
７３をゲート電極５ａ，５ｂ，５ｃをマスクとして基板
１に対して垂直にイオン注入し、ｎ型のソース及びドレ
イン領域（第２の導電層）７４ａ，７４ｂを形成する。
７３をゲート電極５ａ，５ｂ，５ｃをマスクとして基板
１に対して垂直にイオン注入し、ｎ型のソース及びドレ
イン領域（第２の導電層）７４ａ，７４ｂを形成する。
【００７０】以下、図３０の工程と同様の工程を行うこ
とにより、層間絶縁膜７及び電極８ａ，８ｂ，８ｃを設
ける。
とにより、層間絶縁膜７及び電極８ａ，８ｂ，８ｃを設
ける。
【００７１】このようにして、図３５に示すように電界
効果トランジスタ完成する。
効果トランジスタ完成する。
【００７２】この電界効果トランジスタが第４の実施例
における電界効果トランジスタ（図２２）と異なる点は
ＬＤＤｎ− 層２ａ，２ｂが前述した第４の実施例の電
界効果トランジスタに比べて長くなっているという点で
あり、これにより制御ゲート５ａ又は５ｂとのオーバー
ラップ面積を大きくとることができる。この電界効果ト
ランジスタも第１の実施例とほぼ同様の効果を有する。
における電界効果トランジスタ（図２２）と異なる点は
ＬＤＤｎ− 層２ａ，２ｂが前述した第４の実施例の電
界効果トランジスタに比べて長くなっているという点で
あり、これにより制御ゲート５ａ又は５ｂとのオーバー
ラップ面積を大きくとることができる。この電界効果ト
ランジスタも第１の実施例とほぼ同様の効果を有する。
【００７３】
実施例６
図３６乃至図４１は本発明による第６の実施例の電界効
果トランジスタの製造方法を説明するための工程断面図
である。
果トランジスタの製造方法を説明するための工程断面図
である。
【００７４】まず前述した図２及び図３と同様の工程を
経てＣＶＤ酸化シリコン膜２１をパターニングした後、
レジストパターン２２を除去して、さらにＣＶＤ酸化シ
リコン膜２１をマスクにして等方的なエッチングを行う
。この時、ＣＶＤ酸化シリコン膜２１の下面のエッジ部
２１ａが露出するとともに、基板１の表面にはテーパー
状の突起部１ａ′が形成される（図３６）。
経てＣＶＤ酸化シリコン膜２１をパターニングした後、
レジストパターン２２を除去して、さらにＣＶＤ酸化シ
リコン膜２１をマスクにして等方的なエッチングを行う
。この時、ＣＶＤ酸化シリコン膜２１の下面のエッジ部
２１ａが露出するとともに、基板１の表面にはテーパー
状の突起部１ａ′が形成される（図３６）。
【００７５】次に、図３７に示すように、露出した基板
１の表面を酸化シリコン膜８１ａ，８１ｂで覆い、ｎ型
の不純物８２を基板１に対して垂直にイオン注入する。 この結果、基板１の表面に第２の導電層としてソース８
３ａ、ドレイン８３ｂが形成される。
１の表面を酸化シリコン膜８１ａ，８１ｂで覆い、ｎ型
の不純物８２を基板１に対して垂直にイオン注入する。 この結果、基板１の表面に第２の導電層としてソース８
３ａ、ドレイン８３ｂが形成される。
【００７６】この時、前記突起部１ａ′のテーパーには
ＣＶＤ膜２１がマスクとなるため、イオン注入は行われ
ない。
ＣＶＤ膜２１がマスクとなるため、イオン注入は行われ
ない。
【００７７】次に、図３８に示すようにＣＶＤ酸化シリ
コン膜２１及び酸化シリコン膜８１ａ，８１ｂに対して
等方的なエッチングを行い、酸化シリコン膜８１ａ，８
１ｂを除去するとともに、ＣＶＤ酸化シリコン膜２１を
その下面のエッジ部２１ａが前記テーパー状の突起部１
ａ′の上面のエッジ部と一致する（ＣＶＤ酸化シリコン
膜２１が前記テーパーのマスクとならないように）まで
エッチング加工する。次に、図３９に示すように、露出
した基板１の表面を再度酸化シリコン膜８４ａ，８４ｂ
で覆った後、ｎ型の不純物８５を基板１に対して斜めに
回転イオン注入することによりテーパー状の突起部１ａ
′の側壁部に第１の導電層としてＬＤＤｎ− 層８６ａ
，８６ｂを形成する。
コン膜２１及び酸化シリコン膜８１ａ，８１ｂに対して
等方的なエッチングを行い、酸化シリコン膜８１ａ，８
１ｂを除去するとともに、ＣＶＤ酸化シリコン膜２１を
その下面のエッジ部２１ａが前記テーパー状の突起部１
ａ′の上面のエッジ部と一致する（ＣＶＤ酸化シリコン
膜２１が前記テーパーのマスクとならないように）まで
エッチング加工する。次に、図３９に示すように、露出
した基板１の表面を再度酸化シリコン膜８４ａ，８４ｂ
で覆った後、ｎ型の不純物８５を基板１に対して斜めに
回転イオン注入することによりテーパー状の突起部１ａ
′の側壁部に第１の導電層としてＬＤＤｎ− 層８６ａ
，８６ｂを形成する。
【００７８】次に、図４０に示すようにエッチングによ
りＣＶＤ酸化シリコン膜２１及び酸化シリコン膜８４ａ
，８４ｂを除去した後、図８および図９の工程と同様の
工程により、電極形成を行い図４１に示すように電界効
果トランジスタが完成する。なお、ここで４′はゲート
絶縁膜、５′はゲート電極である。
りＣＶＤ酸化シリコン膜２１及び酸化シリコン膜８４ａ
，８４ｂを除去した後、図８および図９の工程と同様の
工程により、電極形成を行い図４１に示すように電界効
果トランジスタが完成する。なお、ここで４′はゲート
絶縁膜、５′はゲート電極である。
【００７９】この電界効果トランジスタは、突起部の形
状がテーパー状であること以外は、前記第１の実施例の
電界効果トランジスタと同様である。また、この実施例
における方法及び装置は、第１の実施例での方法及び装
置とほぼ同様の効果を有するが、前記第１及び第２の実
施例と比較して、突起部はテーパー状となっているので
、電界集中が起こりにくいという点でより優れている。
状がテーパー状であること以外は、前記第１の実施例の
電界効果トランジスタと同様である。また、この実施例
における方法及び装置は、第１の実施例での方法及び装
置とほぼ同様の効果を有するが、前記第１及び第２の実
施例と比較して、突起部はテーパー状となっているので
、電界集中が起こりにくいという点でより優れている。
【００８０】
実施例７
図４２は本発明の第７の実施例の電界効果トランジスタ
の構成を示す断面図である。
の構成を示す断面図である。
【００８１】この電界効果トランジスタが図１に示した
第１の実施例の電界効果トランジスタと異なる点は、基
板１の表面に形成される段差が凸状の突起部ではなく凹
状の開口部となっている点である。
第１の実施例の電界効果トランジスタと異なる点は、基
板１の表面に形成される段差が凸状の突起部ではなく凹
状の開口部となっている点である。
【００８２】すなわち、ｐ型シリコン基板１の表面には
開口部９１が設けられ、この開口部の底面には、前記ｐ
型シリコン基板１よりも不純物濃度が高いｐ型の拡散層
（第３の導電層）９２が設けられている。この拡散層９
２はチャネルの一部に相当し、その不純物濃度を調節す
ることにより、電界効果トランジスタのしきい値電圧を
設定する。
開口部９１が設けられ、この開口部の底面には、前記ｐ
型シリコン基板１よりも不純物濃度が高いｐ型の拡散層
（第３の導電層）９２が設けられている。この拡散層９
２はチャネルの一部に相当し、その不純物濃度を調節す
ることにより、電界効果トランジスタのしきい値電圧を
設定する。
【００８３】さらに、前記開口部９１の側壁には第１の
導電層としてｎ型の低濃度の不純物拡散層（ＬＤＤｎ−
層）９３ａ，９３ｂが形成され、その周囲の基板１の
表面には第２の導電層としてｎ型のソース９４ａ，、ド
レイン９４ｂが形成される。また、開口部９１の表面を
含む基板１の表面には絶縁膜（ゲート絶縁膜）９５が形
成され、この絶縁膜９５を介して前記開口部９１を埋め
込むようにゲート電極９６が形成される。
導電層としてｎ型の低濃度の不純物拡散層（ＬＤＤｎ−
層）９３ａ，９３ｂが形成され、その周囲の基板１の
表面には第２の導電層としてｎ型のソース９４ａ，、ド
レイン９４ｂが形成される。また、開口部９１の表面を
含む基板１の表面には絶縁膜（ゲート絶縁膜）９５が形
成され、この絶縁膜９５を介して前記開口部９１を埋め
込むようにゲート電極９６が形成される。
【００８４】この電界効果トランジスタは、ゲート電極
９６が開口部９１の側壁に形成されるＬＤＤｎ− 層９
３ａ，９３ｂにより広く覆われるので、前述した第１の
実施例の電界効果トランジスタとほぼ同様の効果がある
。 しかも、前記第１乃至第６の実施例と異なり、ソース９
４ａ、ドレイン９４ｂの間隔を大きく確保できるので、
パンチスルーの問題も防止することができるという効果
を得ることができる。
９６が開口部９１の側壁に形成されるＬＤＤｎ− 層９
３ａ，９３ｂにより広く覆われるので、前述した第１の
実施例の電界効果トランジスタとほぼ同様の効果がある
。 しかも、前記第１乃至第６の実施例と異なり、ソース９
４ａ、ドレイン９４ｂの間隔を大きく確保できるので、
パンチスルーの問題も防止することができるという効果
を得ることができる。
【００８５】次に上述した電界効果型トランジスタの実
施例の製造方法について説明する。図４３乃至図５４は
、その工程断面図である。
施例の製造方法について説明する。図４３乃至図５４は
、その工程断面図である。
【００８６】まず、図４３に示すように、素子分離用の
フィールド絶縁膜（図示せず）の形成されたｐ型シリコ
ン基板の表面に酸化膜例えば酸化シリコン膜１０１、窒
化膜例えば窒化シリコン膜１０２、及びレジストパター
ン１０３を順次形成する。
フィールド絶縁膜（図示せず）の形成されたｐ型シリコ
ン基板の表面に酸化膜例えば酸化シリコン膜１０１、窒
化膜例えば窒化シリコン膜１０２、及びレジストパター
ン１０３を順次形成する。
【００８７】次に前記パターン１０３に従って窒化シリ
コン膜１０２，酸化シリコン膜１０１を異方性エッチン
グによりエッチングし、さらに基板１の表面を前記レジ
ストパターン１０３及びその下のパターン加工された窒
化シリコン膜１０２及び酸化シリコン膜１０１をマスク
として反応性イオンエッチング等により異方的にエッチ
ング加工し、開口部９１を形成する（図４４）。
コン膜１０２，酸化シリコン膜１０１を異方性エッチン
グによりエッチングし、さらに基板１の表面を前記レジ
ストパターン１０３及びその下のパターン加工された窒
化シリコン膜１０２及び酸化シリコン膜１０１をマスク
として反応性イオンエッチング等により異方的にエッチ
ング加工し、開口部９１を形成する（図４４）。
【００８８】次に図４５に示すように、レジストパター
ン１０３を除去した後、開口部９１の基板１の露出した
表面（この場合、開口部９１の表面）を酸化して、酸化
シリコン膜１０１ａを形成する。
ン１０３を除去した後、開口部９１の基板１の露出した
表面（この場合、開口部９１の表面）を酸化して、酸化
シリコン膜１０１ａを形成する。
【００８９】さらに、図４６に示すように、開口部９１
を埋め込むようにレジスト層１０４を酸化シリコン膜の
上に形成する。
を埋め込むようにレジスト層１０４を酸化シリコン膜の
上に形成する。
【００９０】次に、このレジスト層１０４に全面露光を
行い、開口部９１の底部にのみレジスト層１０４を残存
せしめる（図４７）。
行い、開口部９１の底部にのみレジスト層１０４を残存
せしめる（図４７）。
【００９１】次に、前記開口部９１内の露出した酸化膜
１０１ａをフッ化アンモニウムの溶液エッチング等で除
去する。この時、底部の酸化膜はレジスト１０４により
保護されてエッチングされない。
１０１ａをフッ化アンモニウムの溶液エッチング等で除
去する。この時、底部の酸化膜はレジスト１０４により
保護されてエッチングされない。
【００９２】そしてさらに図４８に示すように、残存す
るレジスト層１０４を除去し、開口部９１を埋め込むよ
うに全面に絶縁膜例えばＡｓＳＧ膜等のガラス膜１０５
を形成した後、熱拡散により開口部の側壁にＬＤＤｎ−
層９３ａ，９３ｂを形成する。 次に、図４９に示
すように、ＡｓＳＧ膜１０５及び酸化シリコン膜１０３
をエッチングにより除去する。なお、ここで窒化シリコ
ン膜１０２は、素子分離用のフィールド絶縁膜（図示せ
ず）がエッチングされないようにそれぞれ保護する役割
を果たす。
るレジスト層１０４を除去し、開口部９１を埋め込むよ
うに全面に絶縁膜例えばＡｓＳＧ膜等のガラス膜１０５
を形成した後、熱拡散により開口部の側壁にＬＤＤｎ−
層９３ａ，９３ｂを形成する。 次に、図４９に示
すように、ＡｓＳＧ膜１０５及び酸化シリコン膜１０３
をエッチングにより除去する。なお、ここで窒化シリコ
ン膜１０２は、素子分離用のフィールド絶縁膜（図示せ
ず）がエッチングされないようにそれぞれ保護する役割
を果たす。
【００９３】さらに、開口部９１の表面を再び酸化膜１
０６で被覆した後、ｐ型の不純物１０７を基板１に対し
て垂直にイオン注入して、開口部９１の底面（チャネル
領域）にｐ型の拡散層９２を形成する（図５０）。
０６で被覆した後、ｐ型の不純物１０７を基板１に対し
て垂直にイオン注入して、開口部９１の底面（チャネル
領域）にｐ型の拡散層９２を形成する（図５０）。
【００９４】次に、図５１に示すように、窒化シリコン
膜１０２，酸化シリコン膜１０１，及び酸化膜１０６を
選択的にエッチング除去する。
膜１０２，酸化シリコン膜１０１，及び酸化膜１０６を
選択的にエッチング除去する。
【００９５】この後、図５２に示すように、全面に絶縁
膜（ゲート絶縁膜）９５及びゲート電極となる導電層例
えば多結晶シリコン層９６をこの順に形成する。
膜（ゲート絶縁膜）９５及びゲート電極となる導電層例
えば多結晶シリコン層９６をこの順に形成する。
【００９６】次に図５３に示すように多結晶シリコン層
９６をパターン加工してゲート電極９６とし、さらにソ
ースドレイン形成用のレジストマスクＲを新たに形成す
る。この後、このレジストマスクＲおよびゲート電極９
６をマスクとしてｎ型の不純物１０８を基板１に対して
垂直にイオン注入し、図５４に示すように、ｎ型のソー
ス９４ａ及びドレイン９４ｂを形成する。
９６をパターン加工してゲート電極９６とし、さらにソ
ースドレイン形成用のレジストマスクＲを新たに形成す
る。この後、このレジストマスクＲおよびゲート電極９
６をマスクとしてｎ型の不純物１０８を基板１に対して
垂直にイオン注入し、図５４に示すように、ｎ型のソー
ス９４ａ及びドレイン９４ｂを形成する。
【００９７】最後に、第１の実施例の工程と同様の工程
を経て、図４２に示したような電界効果トランジスタが
完成する。
を経て、図４２に示したような電界効果トランジスタが
完成する。
【００９８】このようにして形成した電界効果トランジ
スタは、前述したように、第１の実施例と同様の効果が
ある。
スタは、前述したように、第１の実施例と同様の効果が
ある。
【００９９】
実施例８
次に、前述した実施例７の電界効果トランジスタの他の
製造方法について説明する。
製造方法について説明する。
【０１００】図５５および図５６はこの製造方法の実施
例を示す工程断面図である。
例を示す工程断面図である。
【０１０１】まず、実施例７の工程で図４３及び図４４
に示した工程と同様の工程を行い凹部を形成した後、レ
ジストパターン１０３を除去し、さらに開口部９１を埋
め込むように全面に絶縁膜例えば酸化シリコン膜１１１
を形成する（図５５）。
に示した工程と同様の工程を行い凹部を形成した後、レ
ジストパターン１０３を除去し、さらに開口部９１を埋
め込むように全面に絶縁膜例えば酸化シリコン膜１１１
を形成する（図５５）。
【０１０２】次に、図５６に示すように、異方性エッチ
ングを行って、開口部９１の底部のみに酸化シリコン膜
１１１を残存せしめる。さらに、図４８以降の工程と同
様の工程を行うことにより、図４２に示したような本発
明の実施例７の電界効果トランジスタを完成することが
できる。
ングを行って、開口部９１の底部のみに酸化シリコン膜
１１１を残存せしめる。さらに、図４８以降の工程と同
様の工程を行うことにより、図４２に示したような本発
明の実施例７の電界効果トランジスタを完成することが
できる。
【０１０３】この方法によれば、前記実施例７の方法に
比べて工程的に簡単であり、また、底部に残存せしめる
酸化シリコン膜の膜厚を厚めにすることができるので、
その後の、ＡｓＳＧ膜１０５からの固相拡散時にチャネ
ル領域９２へＡｓが拡散することがないためより優れた
方法である。
比べて工程的に簡単であり、また、底部に残存せしめる
酸化シリコン膜の膜厚を厚めにすることができるので、
その後の、ＡｓＳＧ膜１０５からの固相拡散時にチャネ
ル領域９２へＡｓが拡散することがないためより優れた
方法である。
【０１０４】
実施例９
次に、本発明による第７の実施例の電界効果トランジス
タを製造するためのさらに他の製造方法について説明す
る。
タを製造するためのさらに他の製造方法について説明す
る。
【０１０５】図５７乃至図６１はその製造方法を示す工
程断面図である。
程断面図である。
【０１０６】まず、図５７に示すように素子分離用のフ
ィールド絶縁膜（図示せず）が形成されたｐ型シリコン
基板１の上に絶縁膜９５ａ及びパターニングした窒化シ
リコン膜１２１を順次形成した後、図５８に示すように
窒化膜１２１をマスクとして、基板１に開口部９１が形
成されるまで異方性エッチングを行う。
ィールド絶縁膜（図示せず）が形成されたｐ型シリコン
基板１の上に絶縁膜９５ａ及びパターニングした窒化シ
リコン膜１２１を順次形成した後、図５８に示すように
窒化膜１２１をマスクとして、基板１に開口部９１が形
成されるまで異方性エッチングを行う。
【０１０７】次に、図５９に示すように、開口部９１の
表面に酸化シリコン膜１２２を形成した後、ｎ型の不純
物１２３を基板１に対して斜めに回転イオン注入し、開
口部９１の側壁にＬＤＤｎ− 層９３ａ，９３ｂを形成
する。
表面に酸化シリコン膜１２２を形成した後、ｎ型の不純
物１２３を基板１に対して斜めに回転イオン注入し、開
口部９１の側壁にＬＤＤｎ− 層９３ａ，９３ｂを形成
する。
【０１０８】更に、図６０に示すようにｐ型の不純物１
２４を基板１に対して垂直にイオン注入することにより
、ｐ型の拡散層９２を開口部９１の底面に形成する。
２４を基板１に対して垂直にイオン注入することにより
、ｐ型の拡散層９２を開口部９１の底面に形成する。
【０１０９】さらに図６１に示すように前記酸化シリコ
ン膜１２２を除去した後、一番上層の窒化膜をとり、再
び、ゲート絶縁膜９５ｂを開口部９１の表面に形成する
。
ン膜１２２を除去した後、一番上層の窒化膜をとり、再
び、ゲート絶縁膜９５ｂを開口部９１の表面に形成する
。
【０１１０】次に、図５２に示したのと同様の工程によ
り、全面にゲート電極となる導電層例えば多結晶シリコ
ン層９６を形成し、その後、図５３以下の工程と同様の
工程により、図４２に示した本発明の第７の実施例によ
る電界効果トランジスタを完成する。
り、全面にゲート電極となる導電層例えば多結晶シリコ
ン層９６を形成し、その後、図５３以下の工程と同様の
工程により、図４２に示した本発明の第７の実施例によ
る電界効果トランジスタを完成する。
【０１１１】このようにして形成された電界効果トラン
ジスタは、第１の実施例と同様の効果を奏効する。
ジスタは、第１の実施例と同様の効果を奏効する。
【０１１２】
実施例１０
図６２乃至図６８は本発明による電界効果トランジスタ
の第１０の実施例及びその製造方法を説明するための工
程断面図である。
の第１０の実施例及びその製造方法を説明するための工
程断面図である。
【０１１３】まず、図６２に示すように、素子分離用の
フィールド絶縁膜（図示せず）が形成されたｐ型シリコ
ン基板１の上に熱酸化による酸化シリコン膜１３１及び
ＣＶＤ酸化シリコン膜１３２を順次形成した後、これら
をパターン加工する。
フィールド絶縁膜（図示せず）が形成されたｐ型シリコ
ン基板１の上に熱酸化による酸化シリコン膜１３１及び
ＣＶＤ酸化シリコン膜１３２を順次形成した後、これら
をパターン加工する。
【０１１４】次に図６３に示すように、前記パターン化
された酸化シリコン膜１３１及びＣＶＤ酸化シリコン膜
１３２の端部の下側の基板１がエッチングされるように
等方性のエッチングを行いテーパー状の開口部１３３を
形成する。
された酸化シリコン膜１３１及びＣＶＤ酸化シリコン膜
１３２の端部の下側の基板１がエッチングされるように
等方性のエッチングを行いテーパー状の開口部１３３を
形成する。
【０１１５】さらに、図６４に示すように開口部１３３
の表面に酸化シリコン膜１３４を形成した後、ｐ型の不
純物１３５を基板１に対して垂直にイオン注入する。こ
の結果ｐ型の拡散層９２が開口部１３３の底面に形成さ
れる。
の表面に酸化シリコン膜１３４を形成した後、ｐ型の不
純物１３５を基板１に対して垂直にイオン注入する。こ
の結果ｐ型の拡散層９２が開口部１３３の底面に形成さ
れる。
【０１１６】次に図６５に示すようにＣＶＤ酸化シリコ
ン膜１３２，酸化シリコン膜１３１，１３４を選択的に
除去した後、図６６に示すように再び全面に酸化シリコ
ン膜１３６を形成した後、ｎ型の低濃度の不純物１３７
を基板に対して斜めに回転イオン注入する。この結果、
ＬＤＤｎ− 層（第１の導電層）１３８ａ，１３８ｂが
開口部１３３の側壁に形成される。
ン膜１３２，酸化シリコン膜１３１，１３４を選択的に
除去した後、図６６に示すように再び全面に酸化シリコ
ン膜１３６を形成した後、ｎ型の低濃度の不純物１３７
を基板に対して斜めに回転イオン注入する。この結果、
ＬＤＤｎ− 層（第１の導電層）１３８ａ，１３８ｂが
開口部１３３の側壁に形成される。
【０１１７】次に図６７に示すように酸化膜１３６を除
去する。
去する。
【０１１８】この後、図５２乃至図５４の工程と同様の
工程を経て、図６８に示される本発明による電界効果ト
ランジスタを完成する。ここで９５′はゲート絶縁膜，
９６′はゲート電極である。
工程を経て、図６８に示される本発明による電界効果ト
ランジスタを完成する。ここで９５′はゲート絶縁膜，
９６′はゲート電極である。
【０１１９】この方法により形成した電界効果トランジ
スタも第１の実施例と同様の効果を得ることができる。
スタも第１の実施例と同様の効果を得ることができる。
【０１２０】
実施例１１
図４２に示した、凹部に形成する電界効果トランジスタ
は、図４３乃至図５４の工程で形成されるが、凹部側壁
にＬＤＤｎ− 層を形成する際のマスクを基板凹部底面
に形成するにあたり、レジストの異方性エッチングまた
は酸化シリコン膜の異方性エッチングを用いるようにし
ているが、この膜厚の制御を十分に行うことができない
ため、ＬＤＤｎ− 層の制御性が悪く、特性が不安定に
なるという問題があった。
は、図４３乃至図５４の工程で形成されるが、凹部側壁
にＬＤＤｎ− 層を形成する際のマスクを基板凹部底面
に形成するにあたり、レジストの異方性エッチングまた
は酸化シリコン膜の異方性エッチングを用いるようにし
ているが、この膜厚の制御を十分に行うことができない
ため、ＬＤＤｎ− 層の制御性が悪く、特性が不安定に
なるという問題があった。
【０１２１】ここでは、このＬＤＤｎ− 層を制御性よ
く形成するための方法について説明する。
く形成するための方法について説明する。
【０１２２】図６９乃至図７４は、その工程断面図であ
る。
る。
【０１２３】まず、実施例７の方法と同様に図６９に示
すように、素子分離用のフィールド絶縁膜（図示せず）
の形成されたｐ型シリコン基板の表面に酸化膜例えば酸
化シリコン膜１０１、窒化膜例えば窒化シリコン膜１０
２、及びレジストパターン１０３を順次形成する。
すように、素子分離用のフィールド絶縁膜（図示せず）
の形成されたｐ型シリコン基板の表面に酸化膜例えば酸
化シリコン膜１０１、窒化膜例えば窒化シリコン膜１０
２、及びレジストパターン１０３を順次形成する。
【０１２４】次に前記パターン１０３に従って窒化シリ
コン膜１０２，酸化シリコン膜１０１を異方性エッチン
グによりエッチングし、さらに基板１の表面を前記レジ
ストパターン１０３及びその下のパターン加工された窒
化シリコン膜１０２及び酸化シリコン膜１０１をマスク
として反応性イオンエッチング等により異方的にエッチ
ング加工し、開口部９１を形成する（図７０）。
コン膜１０２，酸化シリコン膜１０１を異方性エッチン
グによりエッチングし、さらに基板１の表面を前記レジ
ストパターン１０３及びその下のパターン加工された窒
化シリコン膜１０２及び酸化シリコン膜１０１をマスク
として反応性イオンエッチング等により異方的にエッチ
ング加工し、開口部９１を形成する（図７０）。
【０１２５】次に図７１に示すように、レジストパター
ン１０３を除去した後、全面に窒化シリコン膜１５０を
形成する。
ン１０３を除去した後、全面に窒化シリコン膜１５０を
形成する。
【０１２６】そして図７２に示すように、異方性エッチ
ングにより、この窒化シリコン膜１５０をエッチングし
、凹部側壁に残す。
ングにより、この窒化シリコン膜１５０をエッチングし
、凹部側壁に残す。
【０１２７】この後図７３に示すように、酸素雰囲気中
で熱処理を行い開口部９１の底面にのみ酸化シリコン膜
１５１を形成する。
で熱処理を行い開口部９１の底面にのみ酸化シリコン膜
１５１を形成する。
【０１２８】そして図７４に示すように、等方性エッチ
ングを用いて凹部側壁の窒化シリコン膜１５０を除去し
、基板表面を酸化して開口部９１を埋め込むように（図
４８に示したのと同様に）、開口部９１を埋め込むよう
に全面に絶縁膜例えばＡｓＳＧ膜等のガラス膜１５２を
形成した後、熱拡散により開口部の側壁にＬＤＤｎ−
層９３ａ，９３ｂを形成する。
ングを用いて凹部側壁の窒化シリコン膜１５０を除去し
、基板表面を酸化して開口部９１を埋め込むように（図
４８に示したのと同様に）、開口部９１を埋め込むよう
に全面に絶縁膜例えばＡｓＳＧ膜等のガラス膜１５２を
形成した後、熱拡散により開口部の側壁にＬＤＤｎ−
層９３ａ，９３ｂを形成する。
【０１２９】この後は図４９乃至図５４に示したのと同
様に、ｐ型の不純物を基板１に対して垂直にイオン注入
して、開口部９１の底面（チャネル領域）にｐ型の拡散
層９２を形成し、ゲート絶縁膜、ゲート電極を形成しさ
らに、ゲート電極をマスクとしてｎ型の不純物を基板１
に対して垂直にイオン注入し、ｎ型のソース９４ａ及び
ドレイン９４ｂを形成する。
様に、ｐ型の不純物を基板１に対して垂直にイオン注入
して、開口部９１の底面（チャネル領域）にｐ型の拡散
層９２を形成し、ゲート絶縁膜、ゲート電極を形成しさ
らに、ゲート電極をマスクとしてｎ型の不純物を基板１
に対して垂直にイオン注入し、ｎ型のソース９４ａ及び
ドレイン９４ｂを形成する。
【０１３０】最後に、第１の実施例の工程と同様の工程
を経て、図４２に示したような電界効果トランジスタが
完成する。
を経て、図４２に示したような電界効果トランジスタが
完成する。
【０１３１】このようにして形成した電界効果トランジ
スタは、実施例１の効果に加え、凹部側壁へのＬＤＤｎ
− 層の形成が制御性よく行われるため、閾値電圧およ
び駆動能力の安定したものとなる。
スタは、実施例１の効果に加え、凹部側壁へのＬＤＤｎ
− 層の形成が制御性よく行われるため、閾値電圧およ
び駆動能力の安定したものとなる。
【０１３２】
実施例１２
ここでも、このＬＤＤｎ− 層を制御性よく形成するた
めの方法について説明する。
めの方法について説明する。
【０１３３】この方法は、実施例１１の変形例である。
実施例１１では凹部の側壁に窒化シリコン膜を形成し、
これをマスクとして選択酸化を行うようにしたが、この
例では側壁に窒化シリコン膜を形成するに先立ち、開口
部９１全体を酸化シリコン膜１５４で被覆しておくよう
にしたことを特徴とするものである。
これをマスクとして選択酸化を行うようにしたが、この
例では側壁に窒化シリコン膜を形成するに先立ち、開口
部９１全体を酸化シリコン膜１５４で被覆しておくよう
にしたことを特徴とするものである。
【０１３４】図７５乃至図７７は、その工程断面図であ
る。
る。
【０１３５】まず、実施例１１の方法と同様に、素子分
離用のフィールド絶縁膜（図示せず）の形成されたｐ型
シリコン基板の表面に、開口部９１を形成し、レジスト
パターン１０３を除去した後、図７５に示すように、熱
酸化により開口部９１内壁に酸化シリコン膜１５４を形
成しさらに全面に窒化シリコン膜１５３を形成する。
離用のフィールド絶縁膜（図示せず）の形成されたｐ型
シリコン基板の表面に、開口部９１を形成し、レジスト
パターン１０３を除去した後、図７５に示すように、熱
酸化により開口部９１内壁に酸化シリコン膜１５４を形
成しさらに全面に窒化シリコン膜１５３を形成する。
【０１３６】そして図７６に示すように、異方性エッチ
ングにより、この窒化シリコン膜１５３を選択的にエッ
チングし、凹部側壁に残す。
ングにより、この窒化シリコン膜１５３を選択的にエッ
チングし、凹部側壁に残す。
【０１３７】この後図７７に示すように、酸素雰囲気中
で熱処理を行い開口部９１の底面にのみ選択的に酸化シ
リコン膜１５５を形成する。
で熱処理を行い開口部９１の底面にのみ選択的に酸化シ
リコン膜１５５を形成する。
【０１３８】そして、等方性エッチングを用いて凹部側
壁の窒化シリコン膜１５３を除去し、さらに開口部９１
の側壁の酸化シリコン膜をフッ化アンモニウム溶液を用
いたウェットエッチングで除去する。
壁の窒化シリコン膜１５３を除去し、さらに開口部９１
の側壁の酸化シリコン膜をフッ化アンモニウム溶液を用
いたウェットエッチングで除去する。
【０１３９】このとき、底部の酸化シリコン膜１５は側
壁の酸化シリコン膜１５４に比べて十分に厚いため、こ
のエッチングでは除去されない。
壁の酸化シリコン膜１５４に比べて十分に厚いため、こ
のエッチングでは除去されない。
【０１４０】そして基板表面を酸化した後、実施例１１
と同様にして（図７４）、開口部９１を埋め込むように
全面に絶縁膜例えばＡｓＳＧ膜等のガラス膜１５２を形
成した後、熱拡散により開口部の側壁にＬＤＤｎ− 層
９３ａ，９３ｂを形成する。そしてさらに、同様の工程
を経て、図４２に示したような電界効果トランジスタが
完成する。
と同様にして（図７４）、開口部９１を埋め込むように
全面に絶縁膜例えばＡｓＳＧ膜等のガラス膜１５２を形
成した後、熱拡散により開口部の側壁にＬＤＤｎ− 層
９３ａ，９３ｂを形成する。そしてさらに、同様の工程
を経て、図４２に示したような電界効果トランジスタが
完成する。
【０１４１】この方法によれば、側壁に窒化シリコン膜
を形成するに先立ち、開口部９１全体を酸化シリコン膜
１５４で被覆しておくようにしているため、前記実施例
１１の効果に加え、基板の直接窒化シリコン膜を形成し
た場合にかかるストレスを緩和することができ、信頼性
をより高めることができる。
を形成するに先立ち、開口部９１全体を酸化シリコン膜
１５４で被覆しておくようにしているため、前記実施例
１１の効果に加え、基板の直接窒化シリコン膜を形成し
た場合にかかるストレスを緩和することができ、信頼性
をより高めることができる。
【０１４２】
実施例１３
以上に示したような構造の電界効果トランジスタは、占
有面積が小さく特性が良好であるため、ＤＲＡＭのメモ
リセル構成用のトランジスタとしても有効である。
有面積が小さく特性が良好であるため、ＤＲＡＭのメモ
リセル構成用のトランジスタとしても有効である。
【０１４３】次に、この電界効果トランジスタを用いて
形成したＤＲＡＭについて説明する。 このＤＲＡＭ
は図７８に示すように実施例１２で形成した電界効果ト
ランジスタを用い、このドレイン領域９４ｂにストレー
ジノード電極２０１が接続するようにトレンチ構造のキ
ャパシタを配設してメモリセルを構成するようにしたも
のである。
形成したＤＲＡＭについて説明する。 このＤＲＡＭ
は図７８に示すように実施例１２で形成した電界効果ト
ランジスタを用い、このドレイン領域９４ｂにストレー
ジノード電極２０１が接続するようにトレンチ構造のキ
ャパシタを配設してメモリセルを構成するようにしたも
のである。
【０１４４】このキャパシタは、基板表面に形成された
トレンチＴ内に絶縁膜２００としての酸化シリコン膜を
介して、多結晶シリコン膜からなるストレージノード電
極２０１，窒化シリコン膜と酸化シリコン膜との２層膜
からなるキャパシタ絶縁膜２０２，多結晶シリコン膜か
らなるプレート電極２０３とから構成されている。
トレンチＴ内に絶縁膜２００としての酸化シリコン膜を
介して、多結晶シリコン膜からなるストレージノード電
極２０１，窒化シリコン膜と酸化シリコン膜との２層膜
からなるキャパシタ絶縁膜２０２，多結晶シリコン膜か
らなるプレート電極２０３とから構成されている。
【０１４５】２０４は層間絶縁膜、２０５は通過ワード
線、２０６は層間絶縁膜、２０７は電界効果トランジス
タのソース領域９４ａにコンタクトするように形成され
たポリサイド膜等からなるビット線である。２０８はフ
ィールド酸化膜である。
線、２０６は層間絶縁膜、２０７は電界効果トランジス
タのソース領域９４ａにコンタクトするように形成され
たポリサイド膜等からなるビット線である。２０８はフ
ィールド酸化膜である。
【０１４６】かかる構造のＤＲＡＭによれば、信頼性を
維持しつつ、セルの大幅な微細化をはかることが可能と
なる。
維持しつつ、セルの大幅な微細化をはかることが可能と
なる。
【０１４７】なお、この構造の電界効果トランジスタの
みならず、前記実施例１乃至前記実施例１１の電界効果
トランジスタ等、本発明の電界効果トランジスタのいず
れをもＤＲＡＭへの適用は可能である。
みならず、前記実施例１乃至前記実施例１１の電界効果
トランジスタ等、本発明の電界効果トランジスタのいず
れをもＤＲＡＭへの適用は可能である。
【０１４８】なお、本発明は上記実施例に限定されるこ
とはない。例えば、段差部の形状は、基板の表面が加工
されて形成される様々な形状を有する突起部，開口部等
のうちで、適宜選択可能である。例えば逆テーパー状の
突起部，ＣＶＤ膜，導電層，ｎ型及びｐ型の不純物，基
板等の材料は適宜変更可能である。さらに、イオン注入
や回転イオン注入による損傷を防止するために、基板の
表面に設けられる酸化膜も他の材料で置き換えることが
できる。
とはない。例えば、段差部の形状は、基板の表面が加工
されて形成される様々な形状を有する突起部，開口部等
のうちで、適宜選択可能である。例えば逆テーパー状の
突起部，ＣＶＤ膜，導電層，ｎ型及びｐ型の不純物，基
板等の材料は適宜変更可能である。さらに、イオン注入
や回転イオン注入による損傷を防止するために、基板の
表面に設けられる酸化膜も他の材料で置き換えることが
できる。
【０１４９】さらにまた、本発明は上述したｎチャネル
ＭＯＳ型ＦＥＴに限られず、ｐチャネルＭＯＳ型ＦＥＴ
や、他の電界効果トランジスタ例えばＭＥＳＦＥＴ等に
対しても適用可能である。
ＭＯＳ型ＦＥＴに限られず、ｐチャネルＭＯＳ型ＦＥＴ
や、他の電界効果トランジスタ例えばＭＥＳＦＥＴ等に
対しても適用可能である。
【０１５０】その他、本発明の要旨を逸脱しない範囲で
、種々変形して実施することができる。
、種々変形して実施することができる。
【０１５１】
【発明の効果】本発明によれば、ショートチャネル効果
を高めることなく、ゲート電極と第１の導電層，具体的
にはＬＤＤｎ− 層との間のオーバーラップ面積をかせ
ぐことができる。従って半導体素子を微細化しても、し
きい値電圧を安定に保つことができる。さらにソースと
ドレイン間の局所的な電界集中を抑制することができ、
ホットキャリアの発生を防止し、信頼性を向上させるこ
とができる。
を高めることなく、ゲート電極と第１の導電層，具体的
にはＬＤＤｎ− 層との間のオーバーラップ面積をかせ
ぐことができる。従って半導体素子を微細化しても、し
きい値電圧を安定に保つことができる。さらにソースと
ドレイン間の局所的な電界集中を抑制することができ、
ホットキャリアの発生を防止し、信頼性を向上させるこ
とができる。
【図１】本発明の第１の実施例の電界効果トランジスタ
を示す断面図。
を示す断面図。
【図２】本発明の第１の実施例の電界効果トランジスタ
の製造工程図。
の製造工程図。
【図３】本発明の第１の実施例の電界効果トランジスタ
の製造工程図。
の製造工程図。
【図４】本発明の第１の実施例の電界効果トランジスタ
の製造工程図。
の製造工程図。
【図５】本発明の第１の実施例の電界効果トランジスタ
の製造工程図。
の製造工程図。
【図６】本発明の第１の実施例の電界効果トランジスタ
の製造工程図。
の製造工程図。
【図７】本発明の第１の実施例の電界効果トランジスタ
の製造工程図。
の製造工程図。
【図８】本発明の第１の実施例の電界効果トランジスタ
の製造工程図。
の製造工程図。
【図９】本発明の第１の実施例の電界効果トランジスタ
の製造工程図。
の製造工程図。
【図１０】本発明の第２の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図１１】本発明の第２の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図１２】本発明の第２の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図１３】本発明の第２の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図１４】本発明の第３の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図１５】本発明の第３の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図１６】本発明の第３の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図１７】本発明の第３の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図１８】本発明の第３の実施例の電界効果トランジス
タを示す断面図。
タを示す断面図。
【図１９】本発明の第３の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図２０】本発明の第３の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図２１】本発明の第３の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図２２】本発明の第４の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図２３】本発明の第４の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図２４】本発明の第４の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図２５】本発明の第４の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図２６】本発明の第４の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図２７】本発明の第４の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図２８】本発明の第４の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図２９】本発明の第４の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図３０】本発明の第４の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図３１】本発明の第５の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図３２】本発明の第５の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図３３】本発明の第５の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図３４】本発明の第５の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図３５】本発明の第５の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図３６】本発明の第６の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図３７】本発明の第６の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図３８】本発明の第６の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図３９】本発明の第６の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図４０】本発明の第６の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図４１】本発明の第６の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図４２】本発明の第７の実施例の電界効果トランジス
タを示す図。
タを示す図。
【図４３】本発明の第７の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図４４】本発明の第７の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図４５】本発明の第７の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図４６】本発明の第７の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図４７】本発明の第７の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図４８】本発明の第７の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図４９】本発明の第７の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図５０】本発明の第７の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図５１】本発明の第７の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図５２】本発明の第７の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図５３】本発明の第７の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図５４】本発明の第７の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図５５】本発明の第８の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図５６】本発明の第８の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図５７】本発明の第９の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図５８】本発明の第９の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図５９】本発明の第９の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図６０】本発明の第９の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図６１】本発明の第９の実施例の電界効果トランジス
タの製造工程図。
タの製造工程図。
【図６２】本発明の第１０の実施例の電界効果トランジ
スタの製造工程図。
スタの製造工程図。
【図６３】本発明の第１０の実施例の電界効果トランジ
スタの製造工程図。
スタの製造工程図。
【図６４】本発明の第１０の実施例の電界効果トランジ
スタの製造工程図。
スタの製造工程図。
【図６５】本発明の第１０の実施例の電界効果トランジ
スタの製造工程図。
スタの製造工程図。
【図６６】本発明の第１０の実施例の電界効果トランジ
スタの製造工程図。
スタの製造工程図。
【図６７】本発明の第１０の実施例の電界効果トランジ
スタの製造工程図。
スタの製造工程図。
【図６８】本発明の第１０の実施例の電界効果トランジ
スタの製造工程図。
スタの製造工程図。
【図６９】本発明の第１１の実施例の電界効果トランジ
スタの製造工程図。
スタの製造工程図。
【図７０】本発明の第１１の実施例の電界効果トランジ
スタの製造工程図。
スタの製造工程図。
【図７１】本発明の第１１の実施例の電界効果トランジ
スタの製造工程図。
スタの製造工程図。
【図７２】本発明の第１１の実施例の電界効果トランジ
スタの製造工程図。
スタの製造工程図。
【図７３】本発明の第１１の実施例の電界効果トランジ
スタの製造工程図。
スタの製造工程図。
【図７４】本発明の第１１の実施例の電界効果トランジ
スタの製造工程図。
スタの製造工程図。
【図７５】本発明の第１２の実施例の電界効果トランジ
スタの製造工程図。
スタの製造工程図。
【図７６】本発明の第１２の実施例の電界効果トランジ
スタの製造工程図。
スタの製造工程図。
【図７７】本発明の第１２の実施例の電界効果トランジ
スタの製造工程図。
スタの製造工程図。
【図７８】本発明実施例のＤＲＡＭの構成を示す断面図
。
。
【図７９】従来例のＬＤＤ構造のｎチャネルＭＯＳ型Ｆ
ＥＴの構成を示す断面図。
ＥＴの構成を示す断面図。
１，１４１ ｐ型半導体基板
１ａ，１ａ′ 突起部
１ｂ，１４１ａ チャネル部
２ａ，２ｂ，４４ａ，４４ｂ，８６ａ，８６ｂ，９３ａ
，９３ｂ，１３８ａ，１３８ｂ，１４２ａ，１４２ｂ
ＬＤＤｎ−層 ３ａ，３３ａ，４９ａ，７４ａ，８３ａ，９４ａ，１４
３ａ ソース３ｂ，３３ｂ，４９ｂ，７４ｂ，８３ｂ
，９４ｂ，１４３ｂ ドレイン ４，４ａ，４ｂ，４ｃ，４′，９５，９５′，１４４
ゲート絶縁膜 ５，５ａ，５ｂ，５ｃ，５′，９６，９６′，１４５
ゲート電極 ７，１４７ 層間絶縁膜 ８ａ，８ｂ，８ｃ，１４８ 電極 ２１，４５，６３，１３２ ＣＶＤ膜２２，４２，４
６，１０３，１２１ レジストパターン２３ａ，２３
ｂ，４１，４７ａ，４７ｂ，６１，６４ａ，６４ｂ，８
１ａ，８１ｂ，８４ａ，８４ｂ，１０１，１０６，１２
２，１３１，１３４，１３６ 酸化膜２４，２５，３
２，４３，４８，６５，６６，７３，８２，８５，１０
８，１２３，１３７ ｎ型の不純物１０７，１２４，
１３５ ｐ型の不純物３１，６７，７１，９５，１０
５ 絶縁膜６２，６８，７２ 導電層（多結晶シリ
コン層）９１ 開口部 ９２ ｐ型の導電層 １０１，１１１ 酸化シリコン膜 １０２ 窒化シリコン膜 １０４ レジスト層 １３３ テーパー状の開口部 Ｔ トレンチ ２００ 絶縁膜 ２０１ ストレージノード電極 ２０２ キャパシタ絶縁膜 ２０３ プレート電極 ２０４ 層間絶縁膜 ２０５ 通過ワード線 ２０６ 層間絶縁膜 ２０７ ビット線 ２０８ フィールド絶縁膜
，９３ｂ，１３８ａ，１３８ｂ，１４２ａ，１４２ｂ
ＬＤＤｎ−層 ３ａ，３３ａ，４９ａ，７４ａ，８３ａ，９４ａ，１４
３ａ ソース３ｂ，３３ｂ，４９ｂ，７４ｂ，８３ｂ
，９４ｂ，１４３ｂ ドレイン ４，４ａ，４ｂ，４ｃ，４′，９５，９５′，１４４
ゲート絶縁膜 ５，５ａ，５ｂ，５ｃ，５′，９６，９６′，１４５
ゲート電極 ７，１４７ 層間絶縁膜 ８ａ，８ｂ，８ｃ，１４８ 電極 ２１，４５，６３，１３２ ＣＶＤ膜２２，４２，４
６，１０３，１２１ レジストパターン２３ａ，２３
ｂ，４１，４７ａ，４７ｂ，６１，６４ａ，６４ｂ，８
１ａ，８１ｂ，８４ａ，８４ｂ，１０１，１０６，１２
２，１３１，１３４，１３６ 酸化膜２４，２５，３
２，４３，４８，６５，６６，７３，８２，８５，１０
８，１２３，１３７ ｎ型の不純物１０７，１２４，
１３５ ｐ型の不純物３１，６７，７１，９５，１０
５ 絶縁膜６２，６８，７２ 導電層（多結晶シリ
コン層）９１ 開口部 ９２ ｐ型の導電層 １０１，１１１ 酸化シリコン膜 １０２ 窒化シリコン膜 １０４ レジスト層 １３３ テーパー状の開口部 Ｔ トレンチ ２００ 絶縁膜 ２０１ ストレージノード電極 ２０２ キャパシタ絶縁膜 ２０３ プレート電極 ２０４ 層間絶縁膜 ２０５ 通過ワード線 ２０６ 層間絶縁膜 ２０７ ビット線 ２０８ フィールド絶縁膜
Claims (11)
- 【請求項１】 表面に段差部が形成される半導体基板
と、この段差部の側壁に形成される前記半導体基板と反
対の導電型の１対の第１の導電層と、前記段差部を除く
前記半導体基板の表面部分に、前記１対の第１の導電層
とそれぞれ接続するように形成される、前記第１の導電
層と同じ導電型でこの導電層よりも高い導電性を有する
１対の第２の導電層と、前記段差部の表面に形成される
絶縁膜と、この絶縁膜を介して前記第１の導電層と対向
し、かつ前記段差部を被覆するように形成された制御電
極とを備えた電界効果トランジスタを含むことを特徴と
する半導体装置。 - 【請求項２】 前記段差部は凸型であることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 前記制御電極は３つの領域に分割され
ており、各々の制御電極は同電位に保持されることを特
徴とする請求項２記載の半導体装置。 - 【請求項４】 前記段差部は凹型であることを特徴と
する請求項１記載の半導体装置。 - 【請求項５】 前記段差部の底面に相当する前記半導
体基板の表面部分に、前記半導体基板と同じ導電型でこ
の半導体基板よりも高い導電性を有する第３の導電層が
形成されることを特徴とする請求項４記載の半導体装置
。 - 【請求項６】 表面に段差部が形成される半導体基板
と、この段差部の側壁に形成される前記半導体基板と反
対の導電型の１対の第１の導電層と、前記段差部を除く
前記半導体基板の表面部分に、前記１対の第１の導電層
とそれぞれ接続するように形成される、前記第１の導電
層と同じ導電型でこの導電層よりも高い導電性を有する
１対の第２の導電層と、前記段差部の表面に形成される
絶縁膜と、この絶縁膜を介して前記第１の導電層と対向
し、かつ前記段差部を被覆するように形成された制御電
極とを備えた電界効果トランジスタと、前記一対の第２
の導電層の一方に接続されたキャパシタとを含むことを
特徴とする半導体装置。 - 【請求項７】 一導電型の半導体基板に段差部を形成
する段差部形成工程と、前記段差部の側壁に対向する基
板と逆導電型の１対の第１の導電層を形成する第１の導
電層形成工程と、前記段差部の両側の基板表面に前記第
１の導電層のそれぞれと接続され、前記第１の導電層よ
りも高い導電性を有する１対の第２の導電層を形成する
第２の導電層形成工程と、前記段差部及び前記第２の導
電層の形成される基板表面に絶縁膜を形成する絶縁膜形
成工程と、前記段差部に形成した絶縁膜を介して前記段
差部を被覆する制御電極を形成する制御電極形成工程と
を含む半導体装置の製造方法。 - 【請求項８】 前記段差部形成工程は凸型の段差部を
形成する工程であることを特徴とする請求項７記載の半
導体装置の製造方法。 - 【請求項９】 前記段差部形成工程は凹型の段差部を
形成する工程であることを特徴とする請求項７記載の半
導体装置の製造方法。 - 【請求項１０】 前記第１の導電層形成工程は、回転
イオン注入または熱拡散により不純物を前記段差部の側
壁に導入せしめる工程であることを特徴とする請求項７
記載の半導体装置の製造方法。 - 【請求項１１】 前記第１の導電層形成工程は、凹型
の段差部形成工程の後、凹型の段差部の側壁に選択的に
絶縁性マスクを形成する工程と、この絶縁性マスクを介
して段差部底部に酸化膜を形成する選択酸化工程とし、
さらに絶縁性マスク除去後、前記酸化膜をマスクとして
拡散層を形成する拡散工程とを含むことを特徴とする請
求項９記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3048404A JPH04212466A (ja) | 1990-07-09 | 1991-03-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17961790 | 1990-07-09 | ||
| JP2-179617 | 1990-07-09 | ||
| JP3048404A JPH04212466A (ja) | 1990-07-09 | 1991-03-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04212466A true JPH04212466A (ja) | 1992-08-04 |
Family
ID=26388665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3048404A Pending JPH04212466A (ja) | 1990-07-09 | 1991-03-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04212466A (ja) |
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