JPH05110078A - 電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ドレイン及びソース領域のコンタクト抵抗の
増加を抑止しつつｐｎ接合容量を減少させる。 【構成】 ゲート電極40の一方及び他方の側部に隣接す
る第一導電型の素子形成領域ｐ及びｑにそれぞれ、山部
46及び谷部48を交互に配置して複数の山部46及び複数の
谷部48を設ける。また谷部48上に絶縁膜50を設ける。そ
してイオン注入法により、第一導電型とは反対導電型の
第二導電型不純物を、絶縁膜50の上面から谷部48に至ら
ない深さで絶縁膜50に注入するようにしながら山部46の
一方の側部から他方の側部まで注入し、これによりドレ
イン及びソース領域42及び44としての第二導電型領域を
形成する。山部46においては、山部46の下部にｐｎ接合
が形成されそれ以外の部分ではｐｎ接合が形成されな
い。ドレイン或はソース領域としての第二導電型領域の
全体的な表面積を一定として考えれば、山部46に設ける
第二導電型領域の面積を増加させることにより、目的を
達成できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は電界効果トランジスタ
の構造に関する。

【０００２】

【従来の技術】現在、超ＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ
Ｓｃａｌｅ Ｉｎｔｅｇｒａ−ｔｉｏｎ）を構成する
基本素子として、ＭＯＳ構造の電界効果トランジスタ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｆｉｅｌｄ Ｅｆ−ｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ：ＭＯＳＦＥＴと称す）が広く用いられている。以
下、図面を参照し、従来のＭＯＳＦＥＴの構造につき概
略的に説明する。尚、ＭＯＳＦＥＴの製造方法及び素子
構造の詳細に関しては、例えば文献１：超高速ＭＯＳデ
バイス 培風館 昭和６１年２月１０日 ｐ１１７〜１
２５を参照されたい。

【０００３】図１１（Ａ）及び（Ｂ）は従来のＭＯＳＦ
ＥＴの要部構成を概略的に示す断面図及び平面図であ
り、図１１（Ａ）は図１１（Ｂ）のＡ−Ａ線に沿って取
った断面を示す。図においては超ＬＳＩが備えるＭＯＳ
ＦＥＴ１素子に着目して、その要部構成を示した。

【０００４】図１１（Ａ）〜（Ｂ）にも示すように、Ｆ
ＥＴ１０は基板１２とゲート酸化膜１６及びゲート電極
１８と、ソース領域２０及びドレイン領域２２とを備え
る。基板１２上には、超ＬＳＩが備えるＦＥＴ１０とこ
れ以外の素子とを電気的に分離するためのフィールド酸
化膜２４を設け、フィールド酸化膜２４に基板１２の素
子形成領域１４を露出する窓２６を設ける。そして窓２
６を介し露出する素子形成領域１４上に順次にゲート酸
化膜１６及びゲート電極１８を設ける。またソース領域
２０及びドレイン領域２２をゲート電極１８の一方及び
他方の側部に隣接させて素子形成領域１４に設ける。図
中、ソース領域２０及びドレイン領域２２に点を付して
示した。図示せずも、ゲート電極１８、ソース領域２０
及びドレイン領域２２上には、それぞれソース領域２０
及びドレイン領域２２を露出するコンタクト穴を有する
中間絶縁膜を設ける。この絶縁膜上にコンタクト穴を介
しソース領域２０及びドレイン領域２２と接続する配線
電極を設ける。

【０００５】ＦＥＴ１０をｎチャネルＭＯＳＦＥＴとす
る場合には、基板１２にｐ型基板を用いこの基板１２に
ｎ型不純物を添加して形成したｎ⁺ 層をソース領域２０
及びドレイン領域２２とする。またＦＥＴ１２をｐチャ
ネルＭＯＳＦＥＴとする場合には、基板１２にｎ型基板
を用いこの基板１２にｐ型不純物を添加して形成したｐ
⁺ 層をソース領域２０及びドレイン領域２２とする。こ
れら基板１２とソース領域２０及びドレイン領域２２と
の間のｐｎ接合による接合容量は、ＦＥＴ１０の動作速
度を遅延させる要因となるものであるので、ＦＥＴ１０
の動作速度を遅延させないためにはソース領域２０及び
又はドレイン領域２２の接合容量を減少させればよい。

【０００６】ソース領域２０又はドレイン領域２２の接
合容量の値は、ソース領域２０又はドレイン領域２２に
おけるｐｎ接合の単位面積当たりの容量値をＸ・Ｙ倍し
た値となる。ここで、図１１（Ｂ）にも示すように、Ｘ
は平面的に見た場合の、ソース領域２０又はドレイン領
域２２のゲート電極１８の幅方向における長さ、及びＹ
は平面的に見た場合の、ソース領域２０又はドレイン領
域２２のゲート電極１８の長さ方向における長さを表
す。

【０００７】

【発明が解決しようとする課題】しかしながら従来のＦ
ＥＴでは、ソース及びドレイン領域における単位面積当
たりの接合容量はソース及びドレイン領域から下方の基
板中へ延びる空乏層の延び量で決定され、従って単位面
積当たりの接合容量を減少させることには限界がある。
また従来のＦＥＴでは、長さＸ及び又はＹを減少させれ
ばｐｎ接合の面積を減少できるが、長さＸ及び又はＹを
減少させるとソース及びドレイン領域と対応する配線電
極との間の接続面積が減少し、その結果、これら領域及
び電極間のコンタクト抵抗が増加する。

【０００８】これがため従来のＦＥＴでは、動作速度の
遅延を減少させることには限界があった。

【０００９】この発明の目的は、上述した従来の問題点
を解決し、コンタクト抵抗の増加を抑止しつつｐｎ接合
の面積を減少させることのできる構造の電界効果トラン
ジスタ及びその製造方法を提供することにある。

【００１０】

【課題を解決するための手段】この目的の達成を図るた
め、この出願の第一発明の電界効果トランジスタは、第
一導電型の下地と、下地上に設けられ下地の素子形成領
域を露出する窓を有する絶縁膜と、素子形成領域のほぼ
中央部に順次に設けられたゲート酸化膜及びゲート電極
と、ゲート電極の一方の側部に隣接する一方の素子形成
領域に設けたドレイン領域と、ゲート電極の他方の側部
に隣接する他方の素子形成領域に設けたソース領域とを
備え、ドレイン領域及びソース領域を第一導電型とは反
対導電型の第二導電型領域とし、一方及び他方の素子形
成領域の双方又はいずれか一方に山部及び谷部を交互に
配置して複数の山部及び複数の谷部を並列させて設け、
第二導電型領域を山部の一方の側部から他方の側部まで
連続させて山部に設けたことを特徴とする。

【００１１】さらに第二発明の電界効果トランジスタの
製造方法は、第一発明の電界効果トランジスタにおいて
谷部を第一導電型の下地とする場合の電界効果トランジ
スタを製造するための方法であって、この場合に、一方
及び他方の素子形成領域の双方又はいずれか一方の下地
にエッチングにより山部及び谷部を形成し、次に絶縁膜
を山部を露出させるように谷部上に形成し、次に第一導
電型とは反対導電型の第二導電型不純物をイオン注入法
により絶縁膜の上面部から谷部に至らない深さで絶縁膜
に注入するようにしながら山部に対して複数の異なる入
射方向から注入することを特徴とする。

【００１２】

【作用】第一発明によれば、ドレイン領域又はソース領
域と成るべき第二導電型領域を山部の一方の側部から他
方の側部まで連続させて山部に設けるので、山部におい
ては、ｐｎ接合は山部の底部の側で第二導電型領域と第
一導電型の下地との間で形成されるのみである。従って
第二導電型領域の表面積を同じとして従来と比較すれ
ば、ｐｎ接合の面積を減少させることができる。しかも
山部に設ける第二導電型領域の面積を増加させるにした
がって、ｐｎ接合の面積を減少させることができる。

【００１３】さらに第二発明によれば、絶縁膜を山部を
露出するように谷部に形成し、次に第二導電型不純物
を、絶縁膜の上面部から谷部に至らない深さで絶縁膜に
注入するようにしながら山部に対して複数の異なる入射
方向から注入する。従って絶縁膜により谷部に第二導電
型不純物が注入されるのを阻止しつつ、山部の一方の側
部から他方の側部まで連続させて第二導電型領域を形成
することができる。

【００１４】

【実施例】以下、図面を参照し、発明の実施例につき説
明する。尚、図面は発明が理解できる程度に概略的に示
してあるにすぎず、従ってこの発明を図示例に限定する
ものではない。

【００１５】図１及び図２はこの発明の実施例の要部構
成を概略的に示す平面図及び断面図であり、図２は図１
のII−II線に沿って取った断面を示す。この実施例のＦ
ＥＴ２８はＬＳＩに搭載されるＭＯＳＦＥＴであり、こ
れら図においてはその要部構成を示した。

【００１６】この実施例のＦＥＴ２８は下地３０と、下
地３０上に設けられ下地３０の素子形成領域３２を露出
する窓３４を有する絶縁膜３６と、素子形成領域３２の
ほぼ中央部に位置させて素子形成領域３２上に順次に設
けられたゲート酸化膜３８及びゲート電極４０と、ゲー
ト電極４０の一方の側部に隣接する一方の素子形成領域
ｐに設けたドレイン領域４２と、ゲート電極４０の他方
の側部に隣接する他方の素子形成領域ｑに設けたソース
領域４４と、さらに一方及び他方の素子形成領域ｐ及び
ｑの双方に設けた山部４６及び谷部４８とを備える。
尚、図１及び図２において、ドレイン領域４２及びソー
ス領域４４に点を付して示すと共に、ドレイン領域４２
及びソース領域４４と下地３０との間に形成されるｐｎ
接合の部分を点線で示した。

【００１７】下地３０は第一導電型の半導体材料から成
る下地例えばｐ型Ｓｉ基板であり、この下地３０上に絶
縁膜３６を設ける。絶縁膜３６は例えばフィールド酸化
膜であり、ＬＳＩに搭載されるＦＥＴ２８とこれ以外の
電気回路素子とを分離するためのものである。この絶縁
膜３６の窓３４を介し下地３０の素子形成領域３２を露
出させる。そして素子形成領域３２のほぼ中央部にゲー
ト絶縁膜３８及びゲート電極４０を設け、一方及び他方
の素子形成領域ｐ及びｑをゲート電極４０を挟むように
ゲート電極４０に隣接させて配置する。

【００１８】また一方及び他方の素子形成領域ｐ及びｑ
にはそれぞれ、山部４６及び谷部４８を交互に配置して
複数の山部４６及び複数の谷部４８を並列させて設け
る。山部４６及び谷部４８を、例えば、ゲート電極４０
の長さ方向に平行に延在させかつゲート電極４０と離間
させて設ける。

【００１９】ドレイン領域４２及びソース領域４４は第
一導電型とは反対導電型の第二導電型領域例えばｎ⁺ 領
域であり、この第二導電型領域を山部４６の一方の側部
から他方の側部まで連続させて山部４６に設け、谷部４
８を第一導電型の下地３０とする。従ってドレイン領域
４２及びソース領域４４はそれぞれ山部４６を含むの
で、ＦＥＴの素子規模の縮小とともにドレイン領域４２
及びソース領域４４の平面的に見た面積を縮小させたと
しても、山部４６の配設個数及び深さ（或は高さ）を増
加させることにより、これら領域４２及び４４を対応す
る配線電極と接続した際にこれら領域４２及び４４と配
線電極との間の接触面積を増加させることができこの結
果これら領域及び電極の間のコンタクト抵抗が増えるの
を抑止できる。また第二導電型領域を山部４６の一方の
側部から他方の側部まで連続させて設けるので、山部４
６においては、第二導電型領域と第一導電型の下地３０
との間に形成されるｐｎ接合は、山部４６の下側部分の
みに存在し山部４６のそれ以外の部分ではｐｎ接合は存
在しない。従って第二導電型領域の表面積を同じとして
従来のＦＥＴと比較すれば、ｐｎ接合の面積が減少し従
ってｐｎ接合による接合容量が減少する。しかも山部４
６の配設個数及び深さを増加させることにより山部４６
に設けられる第二導電型領域の表面積が増加しこの増加
に伴ってｐｎ接合の面積は減少する。またドレイン領域
４２或はソース領域４４としての第二導電型領域の全表
面積を一定に保つようにして考えた場合、山部４６に設
ける第二導電型領域の表面積を増やすとともにドレイン
領域４２或はソース領域４４の平面的に見た面積は縮小
し従ってＦＥＴの素子規模をより縮小させることができ
る。

【００２０】さらにこの実施例では、一方の素子形成領
域ｐの山部４６及び山部４６からゲート電極４０までの
間の領域ｐ１に第二導電型領域を設けこれら第二導電型
領域をドレイン領域４２とし、一方の素子形成領域ｐの
残りの領域ｐ２を第一導電型の下地３０とする。この発
明の実施に当たっては、一方の素子形成領域ｐの谷部４
８や領域ｐ２の谷部４８を除く部分にも第二導電型領域
を形成するようにしてもよいが、ｐｎ接合の面積をより
効果的に減少させるためには、谷部４８、さらには領域
ｐ２の谷部４８を除く部分を第一導電型の下地３０とす
る方が有利である。同様にしてｐｎ接合の面積をより効
果的に減少させるため、他方の素子形成領域ｑの山部４
６及び山部４６からゲート電極４０までの間の領域ｑ１
に第二導電型領域を設けこれら第二導電型領域をソース
領域４４とし、他方の素子形成領域ｑの残りの領域ｑ２
を第一導電型の下地３０とする。

【００２１】またこの実施例では、後述するようにイオ
ン注入法により下地３０に不純物を添加して第二導電型
領域を形成するのでイオン注入の際に不純物を谷部４８
に添加しないようにしながら山部４６に添加するため、
また谷部４８は第一導電型の下地３０なのでこの谷部４
８とドレイン領域４２及びソース領域４４の配線金属と
を電気的に接触させないための二つの目的により、谷部
４８上に絶縁膜５０を設ける。谷部４８に第二導電型領
域を形成する場合は、絶縁膜５０は設けなくてよい。

【００２２】次に第二発明の実施例につき一例を挙げて
説明する。この実施例は上述したＦＥＴ２８の製造方法
の一例である。図３〜図１０は第二発明の実施例の製造
工程の説明図である。図３、図５及び図６それぞれの
（Ａ）と図１０とはＦＥＴの製造途上において素子形成
領域及びその近傍部分に対応する領域の様子を概略的に
示す要部平面図、また図３、図５及び図６それぞれの
（Ｂ）と図４及び図７〜図９それぞれの（Ａ）〜（Ｂ）
はＦＥＴの製造途上においてドレイン領域に対応する領
域の様子を、図３（Ａ）のIII −III 線に沿って取った
断面に対応する断面で概略的に示す断面図であって図３
（Ａ）のIII −III 線に沿ってある。しかも図３（Ｂ）
は図３（Ａ）と同一工程、図５（Ｂ）は図５（Ａ）と同
一工程及び図６（Ｂ）は図６（Ａ）と同一工程の様子を
示す。

【００２３】この実施例のＦＥＴ２８を製造するに当た
り、下地３０として第一導電型の下地例えばｐ型Ｓｉ基
板を用意する。次いで図３（Ａ）及び（Ｂ）にも示すよ
うに、下地３０上にパッド酸化膜５２を形成する。パッ
ド酸化膜５２は、例えば熱酸化法により形成したＳｉＯ
₂ 膜であり、フィールド酸化膜３６形成時の応力緩和を
目的として形成される。次いでパッド酸化膜５２上に、
マスク形成用膜５４を積層する。マスク形成用膜５４は
酸化されにくい材料から成り、例えばＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によ
り形成したＳｉ₃ Ｎ₄ 膜である。次いでマスク形成用膜
５４上に、これのパターニングに用いるレジストパター
ン５６を形成する。

【００２４】次に図４（Ａ）にも示すように、レジスト
パターン５６をマスクとしてマスク形成用膜５４をパタ
ーニングし、パターニングしたマスク形成用膜５４から
成るマスク５８を得る。この際、パッド酸化膜５２をパ
ターニングせずにマスク形成用膜５４のみを選択的にパ
ターニングする。次いでチャネルストッパ用の不純物例
えばＢイオンを素子形成領域３２周辺の下地３０に選択
的に添加する。図中、このイオンを添加した領域をばつ
印を付して概略的に示した。

【００２５】次に図４（Ｂ）にも示すように、レジスト
パターン５６を除去し、然る後マスク５８を用いて選択
的に下地３０を酸化し下地３０上に絶縁膜３６を形成す
る。マスク５８は酸化されにくいので下地３０のマスク
５８で覆われていない領域上に選択的に、絶縁膜３６が
形成される。

【００２６】次に図５（Ａ）〜（Ｂ）にも示すように、
マスク５８及びパッド酸化膜５２を除去し、絶縁膜３６
に窓３４を形成する。窓３４を介し素子形成領域３２の
下地３０を露出させる。

【００２７】次に素子形成領域ｐ及びｑの双方に、エッ
チングにより、山部４６及び谷部４８を形成する。この
ため図６（Ａ）〜（Ｂ）にも示すように、窓３４を介し
露出する素子形成領域３２上に山部４６及び谷部４８形
成用のマスク６０を形成する。マスク６０はゲート長さ
方向に延在するストライプ状の窓６２を有する。複数の
窓６２を一方の素子形成領域ｐとなるべき領域及び他方
の素子形成領域ｑとなるべき領域にそれぞれ配置し、素
子形成領域３２の谷部４８を形成すべき部分を窓６２を
介し露出させ残りの部分をマスク６０で覆う。然る後例
えば従来周知のドライエッチング法により、素子形成領
域３２の谷部４８を形成すべき部分を選択的にエッチン
グ除去してこの部分に溝６４を形成し、例えば溝６４の
形成により、山部４６及び谷部４８を形成する。山部４
６及び谷部４８を形成した後、マスク６０を除去する。

【００２８】次に谷部４８への不純物添加を阻止するた
めに絶縁膜５０を、例えばエッチバック法により、山部
４６を露出させるように谷部４８上に形成する。このた
め、図７（Ａ）にも示すように、絶縁膜５０形成用の酸
化膜６６を例えばＣＶＤ法により溝６４内に堆積させ、
然る後、酸化膜６６の溝６４に対応する部分に生じた凹
部にレジスト６８を埋め込みこの凹部の部分を平坦にす
る。好ましくは、酸化膜６６及びレジスト６８をエッチ
ングレートがほぼ等しくなる材料から形成し、かつ酸化
膜６６を下地３０及び絶縁膜３６のエッチングレートよ
りも速いエッチングレートを有する材料から形成する。
次いで図７（Ｂ）にも示すように、例えば反応性イオン
エッチングにより、所定膜厚の酸化膜６６を谷部４８上
に残存させ残りの酸化膜６６及びレジスト６８をエッチ
ング除去するように、酸化膜６６及びレジスト６８をエ
ッチングし、谷部４８上に残存させた酸化膜６６から成
る絶縁膜５０を得る。

【００２９】次に図８（Ａ）にも示すように、素子形成
領域３２上にゲート酸化膜形成用の酸化膜７０を形成す
る。酸化膜７０は例えば、素子形成領域３２を９００℃
程度に加熱して熱酸化することにより形成した膜厚３〜
２０ｎｍ程度のＳｉＯ₂ 膜である。次いで図示せずも、
素子形成領域３２に対ししきい値電圧を制御するための
不純物を添加する。

【００３０】次に図８（Ｂ）にも示すように、酸化膜７
０上にゲート電極形成用の膜例えばポリシリコン膜７２
を積層し、然る後ポリシリコン膜７２上にレジストマス
ク７４を形成する。マスク７４はポリシリコン膜７２の
ゲート電極形成部分を覆い残りの部分を露出する。

【００３１】次に図９にも示すように、ポリシリコン膜
７２のゲート電極形成部分を残存させ残りの部分をエッ
チング除去して、残存するポリシリコン膜７２から成る
ゲート電極４０を得ると共に絶縁膜３６を露出させる。
次いで酸化膜７０のゲート電極直下の部分を残存させ残
りの部分をエッチング除去して、残存する酸化膜７０か
ら成るゲート酸化膜３８を得ると共に素子形成領域３
２、山部４６及び谷部４８を露出させる。

【００３２】次に第一導電型とは反対導電型の第二導電
型不純物を、イオン注入法により、絶縁膜５０の上面部
から谷部４８に至らない深さで絶縁膜５０に注入するよ
うにしながら山部４６に対して複数の異なる入射方向か
ら注入する。このため図１０にも示すように、マスク７
４を除去し、然る後、窓７６を有するレジストマスク７
８を素子形成領域３２、ゲート電極４０及び絶縁膜３６
上に形成する。このマスク７８は、素子形成領域３２の
ドレイン領域４２を形成すべき部分及びソース領域４４
を形成すべき部分とこれら部分の間のゲート電極４０部
分を窓７６を介し露出し、残りの部分を覆う。次いで、
窓７６を介し露出する素子形成領域３２に第二導電型不
純物例えばＰイオン或はＡｓイオンを添加し、図１及び
図２にも示すようにＦＥＴ２８の基本構造を完成する。
第二導電型不純物を添加する際には例えば、ゲート電極
４０の一部及びマスク７８をマスクとし、イオン注入法
により不純物を添加する。しかも第二導電型領域を山部
４６の一方の側部から他方の側部まで連続させて山部４
６に形成するため、下地３０の主平面（この例では、Ｓ
ｉ基板の基板面）に対して垂直な方向からのみならず主
平面に対して斜めの複数の方向から、山部４６の側壁部
分へ、第二導電型不純物を入射させるのがよい。尚、例
えば図２に示すように、第二導電型不純物を山部４６の
上面部から谷部４８に至らない深さｈまでの間の領域に
導入するように、第二導電型不純物の導入深さを調整す
ればよい。

【００３３】次に図示せずも、従来公知の方法により、
ゲート電極４０、ドレイン領域４２及びソース領域４４
上に中間絶縁膜を積層し、次いで中間絶縁膜にドレイン
領域４２及びソース領域４４を露出するコンタクト穴を
形成する。ドレイン領域４２及びソース領域４４のコン
タクト穴は、ドレイン領域４２及びソース領域４４のｐ
ｎ接合部分を除く部分を露出し、これら領域４２及び４
４のｐｎ接合部分と第一導電型の下地部分とは露出しな
い。次いでコンタクト穴を介しドレイン領域４２及びソ
ース領域４４と接続する配線電極を中間絶縁膜上に形成
し、ＦＥＴ２８の配線を完了する。

【００３４】尚、上述した例ではＦＥＴ２８としてｎチ
ャネルＦＥＴを製造する例につき説明したが、これに換
え下地３０をｎ型基板としドレイン領域４２及びソース
領域４４を形成するための第二導電型不純物を例えばＢ
或はＢＦ₂ としｐチャネルＦＥＴをＦＥＴ２８として製
造するようにしてもよい。

【００３５】この発明は上述した実施例にのみ限定され
るものではなく、従って各構成成分の形状、配設位置、
形成材料、形成方法、数値的条件、延在方向、数値的条
件及びそのほかを任意好適に変更することができる。例
えば第一及び第二発明の実施例において、ゲート電極の
一方及び他方の側部に隣接する一方及び他方の素子形成
領域のいずれか一方のみに山部及び谷部を設け或は形成
するようにしてもよい。ｐｎ接合による接合容量を減少
させ電界効果トランジスタの動作速度を向上させるため
には、少なくとも、ドレイン領域が設けられるべき或は
形成されるべき一方の素子形成領域に、山部及び谷部を
設けるようにするのがよい。また上述した例では、第一
導電型の下地に溝を形成することにより山部及び谷部を
形成するようにしたが、山部及び谷部の形成方法をこれ
に限定するものではなく、このほか例えば、第一導電型
の下地上に第二導電型の層を積層しこの第二導電型の層
をエッチングすることにより山部及び谷部を形成するよ
うにしてもよい。

【００３６】

【発明の効果】上述した説明からも明らかなように、第
一発明によれば、ドレイン領域又はソース領域と成るべ
き第二導電型領域を山部の一方の側部から他方の側部ま
で連続させて山部に設けるので、山部においては、ｐｎ
接合は山部の底部の側で第二導電型領域と第一導電型の
下地との間で形成されるのみである。従って第二導電型
領域の表面積を同じとして従来と比較すれば、山部に設
ける第二導電型領域を増加させることにより、コンタク
ト抵抗の増加を抑止しつつｐｎ接合の面積を減少させて
ｐｎ接合による接合容量を減少させ、よって電界効果ト
ランジスタの動作速度を向上させることができる。

【００３７】さらに第二発明によれば、絶縁膜を山部を
露出するように谷部に形成し、次に第二導電型不純物
を、絶縁膜の上面部から谷部に至らない深さで絶縁膜に
注入するようにしながら山部に対して複数の異なる入射
方向から注入する。従って絶縁膜により谷部に第二導電
型不純物が注入されるのを阻止しつつ、山部の一方の側
部から他方の側部まで連続的に第二導電型領域を形成す
ることができる。

【図面の簡単な説明】

【図１】第一発明の実施例の基本構造の要部を概略的に
示す平面図である。

【図２】第一発明の実施例の基本構造の要部を概略的に
示す断面図である。

【図３】（Ａ）及び（Ｂ）は第二発明の実施例の説明図
であって、同一工程段階における製造途上の様子を概略
的に示す要部平面図及び要部断面図である。

【図４】（Ａ）及び（Ｂ）は第二発明の実施例の説明図
であって、異なる工程段階における製造途上の様子を概
略的に示す要部断面図である。

【図５】（Ａ）及び（Ｂ）は第二発明の実施例の説明図
であって、同一工程段階における製造途上の様子を概略
的に示す要部平面図及び要部断面図である。

【図６】（Ａ）及び（Ｂ）は第二発明の実施例の説明図
であって、同一工程段階における製造途上の様子を概略
的に示す要部平面図及び要部断面図である。

【図７】（Ａ）及び（Ｂ）は第二発明の実施例の説明図
であって、異なる工程段階における製造途上の様子を概
略的に示す要部断面図である。

【図８】（Ａ）及び（Ｂ）は第二発明の実施例の説明図
であって、異なる工程段階における製造途上の様子を概
略的に示す要部断面図である。

【図９】第二発明の実施例の説明図であって、製造途上
の様子を概略的に示す要部断面図である。

【図１０】第二発明の実施例の説明図であって、製造途
上の様子を概略的に示す要部平面図である。

【図１１】（Ａ）及び（Ｂ）は従来のＭＯＳＦＥＴの構
成を概略的に示す要部断面図及び要部平面図である。

【符号の説明】

２８：ＦＥＴ ３０：下地 ３２：素子形成領域 ３４：窓 ３６、５０：絶縁膜 ３８：ゲート絶縁膜 ４０：ゲート電極 ４２：ドレイン領域 ４４：ソース領域 ４６：山部 ４８：谷部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第一導電型の下地と、該下地上に設けら
   れ前記下地の素子形成領域を露出する窓を有する絶縁膜
   と、前記素子形成領域のほぼ中央部に順次に設けられた
   ゲート酸化膜及びゲート電極と、該ゲート電極の一方の
   側部に隣接する一方の素子形成領域に設けたドレイン領
   域と、前記ゲート電極の他方の側部に隣接する他方の素
   子形成領域に設けたソース領域とを備え、前記ドレイン
   領域及びソース領域を前記第一導電型とは反対導電型の
   第二導電型領域として成る電界効果トランジスタにおい
   て、 前記一方及び他方の素子形成領域の双方又はいずれか一
   方に山部及び谷部を交互に配置して複数の山部及び複数
   の谷部を並列させて設け、 前記第二導電型領域を前記山部の一方の側部から他方の
   側部まで連続させて前記山部に設けたことを特徴とする
   電界効果トランジスタ。
2. 【請求項２】 前記谷部を第一導電型の下地としたこと
   を特徴とする請求項１に記載の電界効果トランジスタ。
3. 【請求項３】 前記一方及び他方の素子形成領域の双方
   又はいずれか一方の、前記山部及び前記山部からゲート
   電極までの間の領域に第二導電型領域を設け、残りの領
   域を第一導電型の下地としたことを特徴とする請求項１
   に記載の電界効果トランジスタ。
4. 【請求項４】 前記山部及び谷部を、前記ゲート電極の
   長さ方向に延在させて設けることを特徴とする請求項１
   に記載の電界効果トランジスタ。
5. 【請求項５】 請求項２に記載の電界効果トランジスタ
   を製造するに当たり、 前記一方及び他方の素子形成領域の双方又はいずれか一
   方の下地に、エッチングにより、山部及び谷部を形成
   し、 次に絶縁膜を、前記山部を露出させるように前記谷部上
   に形成し、 次に第一導電型とは反対導電型の第二導電型不純物を、
   イオン注入法により、前記絶縁膜の上面部から前記谷部
   に至らない深さで前記絶縁膜に注入するようにしながら
   前記山部に対して複数の異なる入射方向から注入するこ
   とを特徴とする電界効果トランジスタの製造方法。