JPH05110078A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH05110078A JPH05110078A JP26761091A JP26761091A JPH05110078A JP H05110078 A JPH05110078 A JP H05110078A JP 26761091 A JP26761091 A JP 26761091A JP 26761091 A JP26761091 A JP 26761091A JP H05110078 A JPH05110078 A JP H05110078A
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- gate electrode
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Abstract
(57)【要約】
【目的】 ドレイン及びソース領域のコンタクト抵抗の
増加を抑止しつつpn接合容量を減少させる。 【構成】 ゲート電極40の一方及び他方の側部に隣接す
る第一導電型の素子形成領域p及びqにそれぞれ、山部
46及び谷部48を交互に配置して複数の山部46及び複数の
谷部48を設ける。また谷部48上に絶縁膜50を設ける。そ
してイオン注入法により、第一導電型とは反対導電型の
第二導電型不純物を、絶縁膜50の上面から谷部48に至ら
ない深さで絶縁膜50に注入するようにしながら山部46の
一方の側部から他方の側部まで注入し、これによりドレ
イン及びソース領域42及び44としての第二導電型領域を
形成する。山部46においては、山部46の下部にpn接合
が形成されそれ以外の部分ではpn接合が形成されな
い。ドレイン或はソース領域としての第二導電型領域の
全体的な表面積を一定として考えれば、山部46に設ける
第二導電型領域の面積を増加させることにより、目的を
達成できる。
増加を抑止しつつpn接合容量を減少させる。 【構成】 ゲート電極40の一方及び他方の側部に隣接す
る第一導電型の素子形成領域p及びqにそれぞれ、山部
46及び谷部48を交互に配置して複数の山部46及び複数の
谷部48を設ける。また谷部48上に絶縁膜50を設ける。そ
してイオン注入法により、第一導電型とは反対導電型の
第二導電型不純物を、絶縁膜50の上面から谷部48に至ら
ない深さで絶縁膜50に注入するようにしながら山部46の
一方の側部から他方の側部まで注入し、これによりドレ
イン及びソース領域42及び44としての第二導電型領域を
形成する。山部46においては、山部46の下部にpn接合
が形成されそれ以外の部分ではpn接合が形成されな
い。ドレイン或はソース領域としての第二導電型領域の
全体的な表面積を一定として考えれば、山部46に設ける
第二導電型領域の面積を増加させることにより、目的を
達成できる。
Description
【0001】
【産業上の利用分野】この発明は電界効果トランジスタ
の構造に関する。
の構造に関する。
【0002】
【従来の技術】現在、超LSI(Very Large
Scale Integra−tion)を構成する
基本素子として、MOS構造の電界効果トランジスタ
(Metal Oxide Semiconducto
r Field Ef−fect Transisto
r:MOSFETと称す)が広く用いられている。以
下、図面を参照し、従来のMOSFETの構造につき概
略的に説明する。尚、MOSFETの製造方法及び素子
構造の詳細に関しては、例えば文献1:超高速MOSデ
バイス 培風館 昭和61年2月10日 p117〜1
25を参照されたい。
Scale Integra−tion)を構成する
基本素子として、MOS構造の電界効果トランジスタ
(Metal Oxide Semiconducto
r Field Ef−fect Transisto
r:MOSFETと称す)が広く用いられている。以
下、図面を参照し、従来のMOSFETの構造につき概
略的に説明する。尚、MOSFETの製造方法及び素子
構造の詳細に関しては、例えば文献1:超高速MOSデ
バイス 培風館 昭和61年2月10日 p117〜1
25を参照されたい。
【0003】図11(A)及び(B)は従来のMOSF
ETの要部構成を概略的に示す断面図及び平面図であ
り、図11(A)は図11(B)のA−A線に沿って取
った断面を示す。図においては超LSIが備えるMOS
FET1素子に着目して、その要部構成を示した。
ETの要部構成を概略的に示す断面図及び平面図であ
り、図11(A)は図11(B)のA−A線に沿って取
った断面を示す。図においては超LSIが備えるMOS
FET1素子に着目して、その要部構成を示した。
【0004】図11(A)〜(B)にも示すように、F
ET10は基板12とゲート酸化膜16及びゲート電極
18と、ソース領域20及びドレイン領域22とを備え
る。基板12上には、超LSIが備えるFET10とこ
れ以外の素子とを電気的に分離するためのフィールド酸
化膜24を設け、フィールド酸化膜24に基板12の素
子形成領域14を露出する窓26を設ける。そして窓2
6を介し露出する素子形成領域14上に順次にゲート酸
化膜16及びゲート電極18を設ける。またソース領域
20及びドレイン領域22をゲート電極18の一方及び
他方の側部に隣接させて素子形成領域14に設ける。図
中、ソース領域20及びドレイン領域22に点を付して
示した。図示せずも、ゲート電極18、ソース領域20
及びドレイン領域22上には、それぞれソース領域20
及びドレイン領域22を露出するコンタクト穴を有する
中間絶縁膜を設ける。この絶縁膜上にコンタクト穴を介
しソース領域20及びドレイン領域22と接続する配線
電極を設ける。
ET10は基板12とゲート酸化膜16及びゲート電極
18と、ソース領域20及びドレイン領域22とを備え
る。基板12上には、超LSIが備えるFET10とこ
れ以外の素子とを電気的に分離するためのフィールド酸
化膜24を設け、フィールド酸化膜24に基板12の素
子形成領域14を露出する窓26を設ける。そして窓2
6を介し露出する素子形成領域14上に順次にゲート酸
化膜16及びゲート電極18を設ける。またソース領域
20及びドレイン領域22をゲート電極18の一方及び
他方の側部に隣接させて素子形成領域14に設ける。図
中、ソース領域20及びドレイン領域22に点を付して
示した。図示せずも、ゲート電極18、ソース領域20
及びドレイン領域22上には、それぞれソース領域20
及びドレイン領域22を露出するコンタクト穴を有する
中間絶縁膜を設ける。この絶縁膜上にコンタクト穴を介
しソース領域20及びドレイン領域22と接続する配線
電極を設ける。
【0005】FET10をnチャネルMOSFETとす
る場合には、基板12にp型基板を用いこの基板12に
n型不純物を添加して形成したn+ 層をソース領域20
及びドレイン領域22とする。またFET12をpチャ
ネルMOSFETとする場合には、基板12にn型基板
を用いこの基板12にp型不純物を添加して形成したp
+ 層をソース領域20及びドレイン領域22とする。こ
れら基板12とソース領域20及びドレイン領域22と
の間のpn接合による接合容量は、FET10の動作速
度を遅延させる要因となるものであるので、FET10
の動作速度を遅延させないためにはソース領域20及び
又はドレイン領域22の接合容量を減少させればよい。
る場合には、基板12にp型基板を用いこの基板12に
n型不純物を添加して形成したn+ 層をソース領域20
及びドレイン領域22とする。またFET12をpチャ
ネルMOSFETとする場合には、基板12にn型基板
を用いこの基板12にp型不純物を添加して形成したp
+ 層をソース領域20及びドレイン領域22とする。こ
れら基板12とソース領域20及びドレイン領域22と
の間のpn接合による接合容量は、FET10の動作速
度を遅延させる要因となるものであるので、FET10
の動作速度を遅延させないためにはソース領域20及び
又はドレイン領域22の接合容量を減少させればよい。
【0006】ソース領域20又はドレイン領域22の接
合容量の値は、ソース領域20又はドレイン領域22に
おけるpn接合の単位面積当たりの容量値をX・Y倍し
た値となる。ここで、図11(B)にも示すように、X
は平面的に見た場合の、ソース領域20又はドレイン領
域22のゲート電極18の幅方向における長さ、及びY
は平面的に見た場合の、ソース領域20又はドレイン領
域22のゲート電極18の長さ方向における長さを表
す。
合容量の値は、ソース領域20又はドレイン領域22に
おけるpn接合の単位面積当たりの容量値をX・Y倍し
た値となる。ここで、図11(B)にも示すように、X
は平面的に見た場合の、ソース領域20又はドレイン領
域22のゲート電極18の幅方向における長さ、及びY
は平面的に見た場合の、ソース領域20又はドレイン領
域22のゲート電極18の長さ方向における長さを表
す。
【0007】
【発明が解決しようとする課題】しかしながら従来のF
ETでは、ソース及びドレイン領域における単位面積当
たりの接合容量はソース及びドレイン領域から下方の基
板中へ延びる空乏層の延び量で決定され、従って単位面
積当たりの接合容量を減少させることには限界がある。
また従来のFETでは、長さX及び又はYを減少させれ
ばpn接合の面積を減少できるが、長さX及び又はYを
減少させるとソース及びドレイン領域と対応する配線電
極との間の接続面積が減少し、その結果、これら領域及
び電極間のコンタクト抵抗が増加する。
ETでは、ソース及びドレイン領域における単位面積当
たりの接合容量はソース及びドレイン領域から下方の基
板中へ延びる空乏層の延び量で決定され、従って単位面
積当たりの接合容量を減少させることには限界がある。
また従来のFETでは、長さX及び又はYを減少させれ
ばpn接合の面積を減少できるが、長さX及び又はYを
減少させるとソース及びドレイン領域と対応する配線電
極との間の接続面積が減少し、その結果、これら領域及
び電極間のコンタクト抵抗が増加する。
【0008】これがため従来のFETでは、動作速度の
遅延を減少させることには限界があった。
遅延を減少させることには限界があった。
【0009】この発明の目的は、上述した従来の問題点
を解決し、コンタクト抵抗の増加を抑止しつつpn接合
の面積を減少させることのできる構造の電界効果トラン
ジスタ及びその製造方法を提供することにある。
を解決し、コンタクト抵抗の増加を抑止しつつpn接合
の面積を減少させることのできる構造の電界効果トラン
ジスタ及びその製造方法を提供することにある。
【0010】
【課題を解決するための手段】この目的の達成を図るた
め、この出願の第一発明の電界効果トランジスタは、第
一導電型の下地と、下地上に設けられ下地の素子形成領
域を露出する窓を有する絶縁膜と、素子形成領域のほぼ
中央部に順次に設けられたゲート酸化膜及びゲート電極
と、ゲート電極の一方の側部に隣接する一方の素子形成
領域に設けたドレイン領域と、ゲート電極の他方の側部
に隣接する他方の素子形成領域に設けたソース領域とを
備え、ドレイン領域及びソース領域を第一導電型とは反
対導電型の第二導電型領域とし、一方及び他方の素子形
成領域の双方又はいずれか一方に山部及び谷部を交互に
配置して複数の山部及び複数の谷部を並列させて設け、
第二導電型領域を山部の一方の側部から他方の側部まで
連続させて山部に設けたことを特徴とする。
め、この出願の第一発明の電界効果トランジスタは、第
一導電型の下地と、下地上に設けられ下地の素子形成領
域を露出する窓を有する絶縁膜と、素子形成領域のほぼ
中央部に順次に設けられたゲート酸化膜及びゲート電極
と、ゲート電極の一方の側部に隣接する一方の素子形成
領域に設けたドレイン領域と、ゲート電極の他方の側部
に隣接する他方の素子形成領域に設けたソース領域とを
備え、ドレイン領域及びソース領域を第一導電型とは反
対導電型の第二導電型領域とし、一方及び他方の素子形
成領域の双方又はいずれか一方に山部及び谷部を交互に
配置して複数の山部及び複数の谷部を並列させて設け、
第二導電型領域を山部の一方の側部から他方の側部まで
連続させて山部に設けたことを特徴とする。
【0011】さらに第二発明の電界効果トランジスタの
製造方法は、第一発明の電界効果トランジスタにおいて
谷部を第一導電型の下地とする場合の電界効果トランジ
スタを製造するための方法であって、この場合に、一方
及び他方の素子形成領域の双方又はいずれか一方の下地
にエッチングにより山部及び谷部を形成し、次に絶縁膜
を山部を露出させるように谷部上に形成し、次に第一導
電型とは反対導電型の第二導電型不純物をイオン注入法
により絶縁膜の上面部から谷部に至らない深さで絶縁膜
に注入するようにしながら山部に対して複数の異なる入
射方向から注入することを特徴とする。
製造方法は、第一発明の電界効果トランジスタにおいて
谷部を第一導電型の下地とする場合の電界効果トランジ
スタを製造するための方法であって、この場合に、一方
及び他方の素子形成領域の双方又はいずれか一方の下地
にエッチングにより山部及び谷部を形成し、次に絶縁膜
を山部を露出させるように谷部上に形成し、次に第一導
電型とは反対導電型の第二導電型不純物をイオン注入法
により絶縁膜の上面部から谷部に至らない深さで絶縁膜
に注入するようにしながら山部に対して複数の異なる入
射方向から注入することを特徴とする。
【0012】
【作用】第一発明によれば、ドレイン領域又はソース領
域と成るべき第二導電型領域を山部の一方の側部から他
方の側部まで連続させて山部に設けるので、山部におい
ては、pn接合は山部の底部の側で第二導電型領域と第
一導電型の下地との間で形成されるのみである。従って
第二導電型領域の表面積を同じとして従来と比較すれ
ば、pn接合の面積を減少させることができる。しかも
山部に設ける第二導電型領域の面積を増加させるにした
がって、pn接合の面積を減少させることができる。
域と成るべき第二導電型領域を山部の一方の側部から他
方の側部まで連続させて山部に設けるので、山部におい
ては、pn接合は山部の底部の側で第二導電型領域と第
一導電型の下地との間で形成されるのみである。従って
第二導電型領域の表面積を同じとして従来と比較すれ
ば、pn接合の面積を減少させることができる。しかも
山部に設ける第二導電型領域の面積を増加させるにした
がって、pn接合の面積を減少させることができる。
【0013】さらに第二発明によれば、絶縁膜を山部を
露出するように谷部に形成し、次に第二導電型不純物
を、絶縁膜の上面部から谷部に至らない深さで絶縁膜に
注入するようにしながら山部に対して複数の異なる入射
方向から注入する。従って絶縁膜により谷部に第二導電
型不純物が注入されるのを阻止しつつ、山部の一方の側
部から他方の側部まで連続させて第二導電型領域を形成
することができる。
露出するように谷部に形成し、次に第二導電型不純物
を、絶縁膜の上面部から谷部に至らない深さで絶縁膜に
注入するようにしながら山部に対して複数の異なる入射
方向から注入する。従って絶縁膜により谷部に第二導電
型不純物が注入されるのを阻止しつつ、山部の一方の側
部から他方の側部まで連続させて第二導電型領域を形成
することができる。
【0014】
【実施例】以下、図面を参照し、発明の実施例につき説
明する。尚、図面は発明が理解できる程度に概略的に示
してあるにすぎず、従ってこの発明を図示例に限定する
ものではない。
明する。尚、図面は発明が理解できる程度に概略的に示
してあるにすぎず、従ってこの発明を図示例に限定する
ものではない。
【0015】図1及び図2はこの発明の実施例の要部構
成を概略的に示す平面図及び断面図であり、図2は図1
のII−II線に沿って取った断面を示す。この実施例のF
ET28はLSIに搭載されるMOSFETであり、こ
れら図においてはその要部構成を示した。
成を概略的に示す平面図及び断面図であり、図2は図1
のII−II線に沿って取った断面を示す。この実施例のF
ET28はLSIに搭載されるMOSFETであり、こ
れら図においてはその要部構成を示した。
【0016】この実施例のFET28は下地30と、下
地30上に設けられ下地30の素子形成領域32を露出
する窓34を有する絶縁膜36と、素子形成領域32の
ほぼ中央部に位置させて素子形成領域32上に順次に設
けられたゲート酸化膜38及びゲート電極40と、ゲー
ト電極40の一方の側部に隣接する一方の素子形成領域
pに設けたドレイン領域42と、ゲート電極40の他方
の側部に隣接する他方の素子形成領域qに設けたソース
領域44と、さらに一方及び他方の素子形成領域p及び
qの双方に設けた山部46及び谷部48とを備える。
尚、図1及び図2において、ドレイン領域42及びソー
ス領域44に点を付して示すと共に、ドレイン領域42
及びソース領域44と下地30との間に形成されるpn
接合の部分を点線で示した。
地30上に設けられ下地30の素子形成領域32を露出
する窓34を有する絶縁膜36と、素子形成領域32の
ほぼ中央部に位置させて素子形成領域32上に順次に設
けられたゲート酸化膜38及びゲート電極40と、ゲー
ト電極40の一方の側部に隣接する一方の素子形成領域
pに設けたドレイン領域42と、ゲート電極40の他方
の側部に隣接する他方の素子形成領域qに設けたソース
領域44と、さらに一方及び他方の素子形成領域p及び
qの双方に設けた山部46及び谷部48とを備える。
尚、図1及び図2において、ドレイン領域42及びソー
ス領域44に点を付して示すと共に、ドレイン領域42
及びソース領域44と下地30との間に形成されるpn
接合の部分を点線で示した。
【0017】下地30は第一導電型の半導体材料から成
る下地例えばp型Si基板であり、この下地30上に絶
縁膜36を設ける。絶縁膜36は例えばフィールド酸化
膜であり、LSIに搭載されるFET28とこれ以外の
電気回路素子とを分離するためのものである。この絶縁
膜36の窓34を介し下地30の素子形成領域32を露
出させる。そして素子形成領域32のほぼ中央部にゲー
ト絶縁膜38及びゲート電極40を設け、一方及び他方
の素子形成領域p及びqをゲート電極40を挟むように
ゲート電極40に隣接させて配置する。
る下地例えばp型Si基板であり、この下地30上に絶
縁膜36を設ける。絶縁膜36は例えばフィールド酸化
膜であり、LSIに搭載されるFET28とこれ以外の
電気回路素子とを分離するためのものである。この絶縁
膜36の窓34を介し下地30の素子形成領域32を露
出させる。そして素子形成領域32のほぼ中央部にゲー
ト絶縁膜38及びゲート電極40を設け、一方及び他方
の素子形成領域p及びqをゲート電極40を挟むように
ゲート電極40に隣接させて配置する。
【0018】また一方及び他方の素子形成領域p及びq
にはそれぞれ、山部46及び谷部48を交互に配置して
複数の山部46及び複数の谷部48を並列させて設け
る。山部46及び谷部48を、例えば、ゲート電極40
の長さ方向に平行に延在させかつゲート電極40と離間
させて設ける。
にはそれぞれ、山部46及び谷部48を交互に配置して
複数の山部46及び複数の谷部48を並列させて設け
る。山部46及び谷部48を、例えば、ゲート電極40
の長さ方向に平行に延在させかつゲート電極40と離間
させて設ける。
【0019】ドレイン領域42及びソース領域44は第
一導電型とは反対導電型の第二導電型領域例えばn+ 領
域であり、この第二導電型領域を山部46の一方の側部
から他方の側部まで連続させて山部46に設け、谷部4
8を第一導電型の下地30とする。従ってドレイン領域
42及びソース領域44はそれぞれ山部46を含むの
で、FETの素子規模の縮小とともにドレイン領域42
及びソース領域44の平面的に見た面積を縮小させたと
しても、山部46の配設個数及び深さ(或は高さ)を増
加させることにより、これら領域42及び44を対応す
る配線電極と接続した際にこれら領域42及び44と配
線電極との間の接触面積を増加させることができこの結
果これら領域及び電極の間のコンタクト抵抗が増えるの
を抑止できる。また第二導電型領域を山部46の一方の
側部から他方の側部まで連続させて設けるので、山部4
6においては、第二導電型領域と第一導電型の下地30
との間に形成されるpn接合は、山部46の下側部分の
みに存在し山部46のそれ以外の部分ではpn接合は存
在しない。従って第二導電型領域の表面積を同じとして
従来のFETと比較すれば、pn接合の面積が減少し従
ってpn接合による接合容量が減少する。しかも山部4
6の配設個数及び深さを増加させることにより山部46
に設けられる第二導電型領域の表面積が増加しこの増加
に伴ってpn接合の面積は減少する。またドレイン領域
42或はソース領域44としての第二導電型領域の全表
面積を一定に保つようにして考えた場合、山部46に設
ける第二導電型領域の表面積を増やすとともにドレイン
領域42或はソース領域44の平面的に見た面積は縮小
し従ってFETの素子規模をより縮小させることができ
る。
一導電型とは反対導電型の第二導電型領域例えばn+ 領
域であり、この第二導電型領域を山部46の一方の側部
から他方の側部まで連続させて山部46に設け、谷部4
8を第一導電型の下地30とする。従ってドレイン領域
42及びソース領域44はそれぞれ山部46を含むの
で、FETの素子規模の縮小とともにドレイン領域42
及びソース領域44の平面的に見た面積を縮小させたと
しても、山部46の配設個数及び深さ(或は高さ)を増
加させることにより、これら領域42及び44を対応す
る配線電極と接続した際にこれら領域42及び44と配
線電極との間の接触面積を増加させることができこの結
果これら領域及び電極の間のコンタクト抵抗が増えるの
を抑止できる。また第二導電型領域を山部46の一方の
側部から他方の側部まで連続させて設けるので、山部4
6においては、第二導電型領域と第一導電型の下地30
との間に形成されるpn接合は、山部46の下側部分の
みに存在し山部46のそれ以外の部分ではpn接合は存
在しない。従って第二導電型領域の表面積を同じとして
従来のFETと比較すれば、pn接合の面積が減少し従
ってpn接合による接合容量が減少する。しかも山部4
6の配設個数及び深さを増加させることにより山部46
に設けられる第二導電型領域の表面積が増加しこの増加
に伴ってpn接合の面積は減少する。またドレイン領域
42或はソース領域44としての第二導電型領域の全表
面積を一定に保つようにして考えた場合、山部46に設
ける第二導電型領域の表面積を増やすとともにドレイン
領域42或はソース領域44の平面的に見た面積は縮小
し従ってFETの素子規模をより縮小させることができ
る。
【0020】さらにこの実施例では、一方の素子形成領
域pの山部46及び山部46からゲート電極40までの
間の領域p1に第二導電型領域を設けこれら第二導電型
領域をドレイン領域42とし、一方の素子形成領域pの
残りの領域p2を第一導電型の下地30とする。この発
明の実施に当たっては、一方の素子形成領域pの谷部4
8や領域p2の谷部48を除く部分にも第二導電型領域
を形成するようにしてもよいが、pn接合の面積をより
効果的に減少させるためには、谷部48、さらには領域
p2の谷部48を除く部分を第一導電型の下地30とす
る方が有利である。同様にしてpn接合の面積をより効
果的に減少させるため、他方の素子形成領域qの山部4
6及び山部46からゲート電極40までの間の領域q1
に第二導電型領域を設けこれら第二導電型領域をソース
領域44とし、他方の素子形成領域qの残りの領域q2
を第一導電型の下地30とする。
域pの山部46及び山部46からゲート電極40までの
間の領域p1に第二導電型領域を設けこれら第二導電型
領域をドレイン領域42とし、一方の素子形成領域pの
残りの領域p2を第一導電型の下地30とする。この発
明の実施に当たっては、一方の素子形成領域pの谷部4
8や領域p2の谷部48を除く部分にも第二導電型領域
を形成するようにしてもよいが、pn接合の面積をより
効果的に減少させるためには、谷部48、さらには領域
p2の谷部48を除く部分を第一導電型の下地30とす
る方が有利である。同様にしてpn接合の面積をより効
果的に減少させるため、他方の素子形成領域qの山部4
6及び山部46からゲート電極40までの間の領域q1
に第二導電型領域を設けこれら第二導電型領域をソース
領域44とし、他方の素子形成領域qの残りの領域q2
を第一導電型の下地30とする。
【0021】またこの実施例では、後述するようにイオ
ン注入法により下地30に不純物を添加して第二導電型
領域を形成するのでイオン注入の際に不純物を谷部48
に添加しないようにしながら山部46に添加するため、
また谷部48は第一導電型の下地30なのでこの谷部4
8とドレイン領域42及びソース領域44の配線金属と
を電気的に接触させないための二つの目的により、谷部
48上に絶縁膜50を設ける。谷部48に第二導電型領
域を形成する場合は、絶縁膜50は設けなくてよい。
ン注入法により下地30に不純物を添加して第二導電型
領域を形成するのでイオン注入の際に不純物を谷部48
に添加しないようにしながら山部46に添加するため、
また谷部48は第一導電型の下地30なのでこの谷部4
8とドレイン領域42及びソース領域44の配線金属と
を電気的に接触させないための二つの目的により、谷部
48上に絶縁膜50を設ける。谷部48に第二導電型領
域を形成する場合は、絶縁膜50は設けなくてよい。
【0022】次に第二発明の実施例につき一例を挙げて
説明する。この実施例は上述したFET28の製造方法
の一例である。図3〜図10は第二発明の実施例の製造
工程の説明図である。図3、図5及び図6それぞれの
(A)と図10とはFETの製造途上において素子形成
領域及びその近傍部分に対応する領域の様子を概略的に
示す要部平面図、また図3、図5及び図6それぞれの
(B)と図4及び図7〜図9それぞれの(A)〜(B)
はFETの製造途上においてドレイン領域に対応する領
域の様子を、図3(A)のIII −III 線に沿って取った
断面に対応する断面で概略的に示す断面図であって図3
(A)のIII −III 線に沿ってある。しかも図3(B)
は図3(A)と同一工程、図5(B)は図5(A)と同
一工程及び図6(B)は図6(A)と同一工程の様子を
示す。
説明する。この実施例は上述したFET28の製造方法
の一例である。図3〜図10は第二発明の実施例の製造
工程の説明図である。図3、図5及び図6それぞれの
(A)と図10とはFETの製造途上において素子形成
領域及びその近傍部分に対応する領域の様子を概略的に
示す要部平面図、また図3、図5及び図6それぞれの
(B)と図4及び図7〜図9それぞれの(A)〜(B)
はFETの製造途上においてドレイン領域に対応する領
域の様子を、図3(A)のIII −III 線に沿って取った
断面に対応する断面で概略的に示す断面図であって図3
(A)のIII −III 線に沿ってある。しかも図3(B)
は図3(A)と同一工程、図5(B)は図5(A)と同
一工程及び図6(B)は図6(A)と同一工程の様子を
示す。
【0023】この実施例のFET28を製造するに当た
り、下地30として第一導電型の下地例えばp型Si基
板を用意する。次いで図3(A)及び(B)にも示すよ
うに、下地30上にパッド酸化膜52を形成する。パッ
ド酸化膜52は、例えば熱酸化法により形成したSiO
2 膜であり、フィールド酸化膜36形成時の応力緩和を
目的として形成される。次いでパッド酸化膜52上に、
マスク形成用膜54を積層する。マスク形成用膜54は
酸化されにくい材料から成り、例えばCVD(Chem
ical Vapor Deposition)法によ
り形成したSi3 N4 膜である。次いでマスク形成用膜
54上に、これのパターニングに用いるレジストパター
ン56を形成する。
り、下地30として第一導電型の下地例えばp型Si基
板を用意する。次いで図3(A)及び(B)にも示すよ
うに、下地30上にパッド酸化膜52を形成する。パッ
ド酸化膜52は、例えば熱酸化法により形成したSiO
2 膜であり、フィールド酸化膜36形成時の応力緩和を
目的として形成される。次いでパッド酸化膜52上に、
マスク形成用膜54を積層する。マスク形成用膜54は
酸化されにくい材料から成り、例えばCVD(Chem
ical Vapor Deposition)法によ
り形成したSi3 N4 膜である。次いでマスク形成用膜
54上に、これのパターニングに用いるレジストパター
ン56を形成する。
【0024】次に図4(A)にも示すように、レジスト
パターン56をマスクとしてマスク形成用膜54をパタ
ーニングし、パターニングしたマスク形成用膜54から
成るマスク58を得る。この際、パッド酸化膜52をパ
ターニングせずにマスク形成用膜54のみを選択的にパ
ターニングする。次いでチャネルストッパ用の不純物例
えばBイオンを素子形成領域32周辺の下地30に選択
的に添加する。図中、このイオンを添加した領域をばつ
印を付して概略的に示した。
パターン56をマスクとしてマスク形成用膜54をパタ
ーニングし、パターニングしたマスク形成用膜54から
成るマスク58を得る。この際、パッド酸化膜52をパ
ターニングせずにマスク形成用膜54のみを選択的にパ
ターニングする。次いでチャネルストッパ用の不純物例
えばBイオンを素子形成領域32周辺の下地30に選択
的に添加する。図中、このイオンを添加した領域をばつ
印を付して概略的に示した。
【0025】次に図4(B)にも示すように、レジスト
パターン56を除去し、然る後マスク58を用いて選択
的に下地30を酸化し下地30上に絶縁膜36を形成す
る。マスク58は酸化されにくいので下地30のマスク
58で覆われていない領域上に選択的に、絶縁膜36が
形成される。
パターン56を除去し、然る後マスク58を用いて選択
的に下地30を酸化し下地30上に絶縁膜36を形成す
る。マスク58は酸化されにくいので下地30のマスク
58で覆われていない領域上に選択的に、絶縁膜36が
形成される。
【0026】次に図5(A)〜(B)にも示すように、
マスク58及びパッド酸化膜52を除去し、絶縁膜36
に窓34を形成する。窓34を介し素子形成領域32の
下地30を露出させる。
マスク58及びパッド酸化膜52を除去し、絶縁膜36
に窓34を形成する。窓34を介し素子形成領域32の
下地30を露出させる。
【0027】次に素子形成領域p及びqの双方に、エッ
チングにより、山部46及び谷部48を形成する。この
ため図6(A)〜(B)にも示すように、窓34を介し
露出する素子形成領域32上に山部46及び谷部48形
成用のマスク60を形成する。マスク60はゲート長さ
方向に延在するストライプ状の窓62を有する。複数の
窓62を一方の素子形成領域pとなるべき領域及び他方
の素子形成領域qとなるべき領域にそれぞれ配置し、素
子形成領域32の谷部48を形成すべき部分を窓62を
介し露出させ残りの部分をマスク60で覆う。然る後例
えば従来周知のドライエッチング法により、素子形成領
域32の谷部48を形成すべき部分を選択的にエッチン
グ除去してこの部分に溝64を形成し、例えば溝64の
形成により、山部46及び谷部48を形成する。山部4
6及び谷部48を形成した後、マスク60を除去する。
チングにより、山部46及び谷部48を形成する。この
ため図6(A)〜(B)にも示すように、窓34を介し
露出する素子形成領域32上に山部46及び谷部48形
成用のマスク60を形成する。マスク60はゲート長さ
方向に延在するストライプ状の窓62を有する。複数の
窓62を一方の素子形成領域pとなるべき領域及び他方
の素子形成領域qとなるべき領域にそれぞれ配置し、素
子形成領域32の谷部48を形成すべき部分を窓62を
介し露出させ残りの部分をマスク60で覆う。然る後例
えば従来周知のドライエッチング法により、素子形成領
域32の谷部48を形成すべき部分を選択的にエッチン
グ除去してこの部分に溝64を形成し、例えば溝64の
形成により、山部46及び谷部48を形成する。山部4
6及び谷部48を形成した後、マスク60を除去する。
【0028】次に谷部48への不純物添加を阻止するた
めに絶縁膜50を、例えばエッチバック法により、山部
46を露出させるように谷部48上に形成する。このた
め、図7(A)にも示すように、絶縁膜50形成用の酸
化膜66を例えばCVD法により溝64内に堆積させ、
然る後、酸化膜66の溝64に対応する部分に生じた凹
部にレジスト68を埋め込みこの凹部の部分を平坦にす
る。好ましくは、酸化膜66及びレジスト68をエッチ
ングレートがほぼ等しくなる材料から形成し、かつ酸化
膜66を下地30及び絶縁膜36のエッチングレートよ
りも速いエッチングレートを有する材料から形成する。
次いで図7(B)にも示すように、例えば反応性イオン
エッチングにより、所定膜厚の酸化膜66を谷部48上
に残存させ残りの酸化膜66及びレジスト68をエッチ
ング除去するように、酸化膜66及びレジスト68をエ
ッチングし、谷部48上に残存させた酸化膜66から成
る絶縁膜50を得る。
めに絶縁膜50を、例えばエッチバック法により、山部
46を露出させるように谷部48上に形成する。このた
め、図7(A)にも示すように、絶縁膜50形成用の酸
化膜66を例えばCVD法により溝64内に堆積させ、
然る後、酸化膜66の溝64に対応する部分に生じた凹
部にレジスト68を埋め込みこの凹部の部分を平坦にす
る。好ましくは、酸化膜66及びレジスト68をエッチ
ングレートがほぼ等しくなる材料から形成し、かつ酸化
膜66を下地30及び絶縁膜36のエッチングレートよ
りも速いエッチングレートを有する材料から形成する。
次いで図7(B)にも示すように、例えば反応性イオン
エッチングにより、所定膜厚の酸化膜66を谷部48上
に残存させ残りの酸化膜66及びレジスト68をエッチ
ング除去するように、酸化膜66及びレジスト68をエ
ッチングし、谷部48上に残存させた酸化膜66から成
る絶縁膜50を得る。
【0029】次に図8(A)にも示すように、素子形成
領域32上にゲート酸化膜形成用の酸化膜70を形成す
る。酸化膜70は例えば、素子形成領域32を900℃
程度に加熱して熱酸化することにより形成した膜厚3〜
20nm程度のSiO2 膜である。次いで図示せずも、
素子形成領域32に対ししきい値電圧を制御するための
不純物を添加する。
領域32上にゲート酸化膜形成用の酸化膜70を形成す
る。酸化膜70は例えば、素子形成領域32を900℃
程度に加熱して熱酸化することにより形成した膜厚3〜
20nm程度のSiO2 膜である。次いで図示せずも、
素子形成領域32に対ししきい値電圧を制御するための
不純物を添加する。
【0030】次に図8(B)にも示すように、酸化膜7
0上にゲート電極形成用の膜例えばポリシリコン膜72
を積層し、然る後ポリシリコン膜72上にレジストマス
ク74を形成する。マスク74はポリシリコン膜72の
ゲート電極形成部分を覆い残りの部分を露出する。
0上にゲート電極形成用の膜例えばポリシリコン膜72
を積層し、然る後ポリシリコン膜72上にレジストマス
ク74を形成する。マスク74はポリシリコン膜72の
ゲート電極形成部分を覆い残りの部分を露出する。
【0031】次に図9にも示すように、ポリシリコン膜
72のゲート電極形成部分を残存させ残りの部分をエッ
チング除去して、残存するポリシリコン膜72から成る
ゲート電極40を得ると共に絶縁膜36を露出させる。
次いで酸化膜70のゲート電極直下の部分を残存させ残
りの部分をエッチング除去して、残存する酸化膜70か
ら成るゲート酸化膜38を得ると共に素子形成領域3
2、山部46及び谷部48を露出させる。
72のゲート電極形成部分を残存させ残りの部分をエッ
チング除去して、残存するポリシリコン膜72から成る
ゲート電極40を得ると共に絶縁膜36を露出させる。
次いで酸化膜70のゲート電極直下の部分を残存させ残
りの部分をエッチング除去して、残存する酸化膜70か
ら成るゲート酸化膜38を得ると共に素子形成領域3
2、山部46及び谷部48を露出させる。
【0032】次に第一導電型とは反対導電型の第二導電
型不純物を、イオン注入法により、絶縁膜50の上面部
から谷部48に至らない深さで絶縁膜50に注入するよ
うにしながら山部46に対して複数の異なる入射方向か
ら注入する。このため図10にも示すように、マスク7
4を除去し、然る後、窓76を有するレジストマスク7
8を素子形成領域32、ゲート電極40及び絶縁膜36
上に形成する。このマスク78は、素子形成領域32の
ドレイン領域42を形成すべき部分及びソース領域44
を形成すべき部分とこれら部分の間のゲート電極40部
分を窓76を介し露出し、残りの部分を覆う。次いで、
窓76を介し露出する素子形成領域32に第二導電型不
純物例えばPイオン或はAsイオンを添加し、図1及び
図2にも示すようにFET28の基本構造を完成する。
第二導電型不純物を添加する際には例えば、ゲート電極
40の一部及びマスク78をマスクとし、イオン注入法
により不純物を添加する。しかも第二導電型領域を山部
46の一方の側部から他方の側部まで連続させて山部4
6に形成するため、下地30の主平面(この例では、S
i基板の基板面)に対して垂直な方向からのみならず主
平面に対して斜めの複数の方向から、山部46の側壁部
分へ、第二導電型不純物を入射させるのがよい。尚、例
えば図2に示すように、第二導電型不純物を山部46の
上面部から谷部48に至らない深さhまでの間の領域に
導入するように、第二導電型不純物の導入深さを調整す
ればよい。
型不純物を、イオン注入法により、絶縁膜50の上面部
から谷部48に至らない深さで絶縁膜50に注入するよ
うにしながら山部46に対して複数の異なる入射方向か
ら注入する。このため図10にも示すように、マスク7
4を除去し、然る後、窓76を有するレジストマスク7
8を素子形成領域32、ゲート電極40及び絶縁膜36
上に形成する。このマスク78は、素子形成領域32の
ドレイン領域42を形成すべき部分及びソース領域44
を形成すべき部分とこれら部分の間のゲート電極40部
分を窓76を介し露出し、残りの部分を覆う。次いで、
窓76を介し露出する素子形成領域32に第二導電型不
純物例えばPイオン或はAsイオンを添加し、図1及び
図2にも示すようにFET28の基本構造を完成する。
第二導電型不純物を添加する際には例えば、ゲート電極
40の一部及びマスク78をマスクとし、イオン注入法
により不純物を添加する。しかも第二導電型領域を山部
46の一方の側部から他方の側部まで連続させて山部4
6に形成するため、下地30の主平面(この例では、S
i基板の基板面)に対して垂直な方向からのみならず主
平面に対して斜めの複数の方向から、山部46の側壁部
分へ、第二導電型不純物を入射させるのがよい。尚、例
えば図2に示すように、第二導電型不純物を山部46の
上面部から谷部48に至らない深さhまでの間の領域に
導入するように、第二導電型不純物の導入深さを調整す
ればよい。
【0033】次に図示せずも、従来公知の方法により、
ゲート電極40、ドレイン領域42及びソース領域44
上に中間絶縁膜を積層し、次いで中間絶縁膜にドレイン
領域42及びソース領域44を露出するコンタクト穴を
形成する。ドレイン領域42及びソース領域44のコン
タクト穴は、ドレイン領域42及びソース領域44のp
n接合部分を除く部分を露出し、これら領域42及び4
4のpn接合部分と第一導電型の下地部分とは露出しな
い。次いでコンタクト穴を介しドレイン領域42及びソ
ース領域44と接続する配線電極を中間絶縁膜上に形成
し、FET28の配線を完了する。
ゲート電極40、ドレイン領域42及びソース領域44
上に中間絶縁膜を積層し、次いで中間絶縁膜にドレイン
領域42及びソース領域44を露出するコンタクト穴を
形成する。ドレイン領域42及びソース領域44のコン
タクト穴は、ドレイン領域42及びソース領域44のp
n接合部分を除く部分を露出し、これら領域42及び4
4のpn接合部分と第一導電型の下地部分とは露出しな
い。次いでコンタクト穴を介しドレイン領域42及びソ
ース領域44と接続する配線電極を中間絶縁膜上に形成
し、FET28の配線を完了する。
【0034】尚、上述した例ではFET28としてnチ
ャネルFETを製造する例につき説明したが、これに換
え下地30をn型基板としドレイン領域42及びソース
領域44を形成するための第二導電型不純物を例えばB
或はBF2 としpチャネルFETをFET28として製
造するようにしてもよい。
ャネルFETを製造する例につき説明したが、これに換
え下地30をn型基板としドレイン領域42及びソース
領域44を形成するための第二導電型不純物を例えばB
或はBF2 としpチャネルFETをFET28として製
造するようにしてもよい。
【0035】この発明は上述した実施例にのみ限定され
るものではなく、従って各構成成分の形状、配設位置、
形成材料、形成方法、数値的条件、延在方向、数値的条
件及びそのほかを任意好適に変更することができる。例
えば第一及び第二発明の実施例において、ゲート電極の
一方及び他方の側部に隣接する一方及び他方の素子形成
領域のいずれか一方のみに山部及び谷部を設け或は形成
するようにしてもよい。pn接合による接合容量を減少
させ電界効果トランジスタの動作速度を向上させるため
には、少なくとも、ドレイン領域が設けられるべき或は
形成されるべき一方の素子形成領域に、山部及び谷部を
設けるようにするのがよい。また上述した例では、第一
導電型の下地に溝を形成することにより山部及び谷部を
形成するようにしたが、山部及び谷部の形成方法をこれ
に限定するものではなく、このほか例えば、第一導電型
の下地上に第二導電型の層を積層しこの第二導電型の層
をエッチングすることにより山部及び谷部を形成するよ
うにしてもよい。
るものではなく、従って各構成成分の形状、配設位置、
形成材料、形成方法、数値的条件、延在方向、数値的条
件及びそのほかを任意好適に変更することができる。例
えば第一及び第二発明の実施例において、ゲート電極の
一方及び他方の側部に隣接する一方及び他方の素子形成
領域のいずれか一方のみに山部及び谷部を設け或は形成
するようにしてもよい。pn接合による接合容量を減少
させ電界効果トランジスタの動作速度を向上させるため
には、少なくとも、ドレイン領域が設けられるべき或は
形成されるべき一方の素子形成領域に、山部及び谷部を
設けるようにするのがよい。また上述した例では、第一
導電型の下地に溝を形成することにより山部及び谷部を
形成するようにしたが、山部及び谷部の形成方法をこれ
に限定するものではなく、このほか例えば、第一導電型
の下地上に第二導電型の層を積層しこの第二導電型の層
をエッチングすることにより山部及び谷部を形成するよ
うにしてもよい。
【0036】
【発明の効果】上述した説明からも明らかなように、第
一発明によれば、ドレイン領域又はソース領域と成るべ
き第二導電型領域を山部の一方の側部から他方の側部ま
で連続させて山部に設けるので、山部においては、pn
接合は山部の底部の側で第二導電型領域と第一導電型の
下地との間で形成されるのみである。従って第二導電型
領域の表面積を同じとして従来と比較すれば、山部に設
ける第二導電型領域を増加させることにより、コンタク
ト抵抗の増加を抑止しつつpn接合の面積を減少させて
pn接合による接合容量を減少させ、よって電界効果ト
ランジスタの動作速度を向上させることができる。
一発明によれば、ドレイン領域又はソース領域と成るべ
き第二導電型領域を山部の一方の側部から他方の側部ま
で連続させて山部に設けるので、山部においては、pn
接合は山部の底部の側で第二導電型領域と第一導電型の
下地との間で形成されるのみである。従って第二導電型
領域の表面積を同じとして従来と比較すれば、山部に設
ける第二導電型領域を増加させることにより、コンタク
ト抵抗の増加を抑止しつつpn接合の面積を減少させて
pn接合による接合容量を減少させ、よって電界効果ト
ランジスタの動作速度を向上させることができる。
【0037】さらに第二発明によれば、絶縁膜を山部を
露出するように谷部に形成し、次に第二導電型不純物
を、絶縁膜の上面部から谷部に至らない深さで絶縁膜に
注入するようにしながら山部に対して複数の異なる入射
方向から注入する。従って絶縁膜により谷部に第二導電
型不純物が注入されるのを阻止しつつ、山部の一方の側
部から他方の側部まで連続的に第二導電型領域を形成す
ることができる。
露出するように谷部に形成し、次に第二導電型不純物
を、絶縁膜の上面部から谷部に至らない深さで絶縁膜に
注入するようにしながら山部に対して複数の異なる入射
方向から注入する。従って絶縁膜により谷部に第二導電
型不純物が注入されるのを阻止しつつ、山部の一方の側
部から他方の側部まで連続的に第二導電型領域を形成す
ることができる。
【図1】第一発明の実施例の基本構造の要部を概略的に
示す平面図である。
示す平面図である。
【図2】第一発明の実施例の基本構造の要部を概略的に
示す断面図である。
示す断面図である。
【図3】(A)及び(B)は第二発明の実施例の説明図
であって、同一工程段階における製造途上の様子を概略
的に示す要部平面図及び要部断面図である。
であって、同一工程段階における製造途上の様子を概略
的に示す要部平面図及び要部断面図である。
【図4】(A)及び(B)は第二発明の実施例の説明図
であって、異なる工程段階における製造途上の様子を概
略的に示す要部断面図である。
であって、異なる工程段階における製造途上の様子を概
略的に示す要部断面図である。
【図5】(A)及び(B)は第二発明の実施例の説明図
であって、同一工程段階における製造途上の様子を概略
的に示す要部平面図及び要部断面図である。
であって、同一工程段階における製造途上の様子を概略
的に示す要部平面図及び要部断面図である。
【図6】(A)及び(B)は第二発明の実施例の説明図
であって、同一工程段階における製造途上の様子を概略
的に示す要部平面図及び要部断面図である。
であって、同一工程段階における製造途上の様子を概略
的に示す要部平面図及び要部断面図である。
【図7】(A)及び(B)は第二発明の実施例の説明図
であって、異なる工程段階における製造途上の様子を概
略的に示す要部断面図である。
であって、異なる工程段階における製造途上の様子を概
略的に示す要部断面図である。
【図8】(A)及び(B)は第二発明の実施例の説明図
であって、異なる工程段階における製造途上の様子を概
略的に示す要部断面図である。
であって、異なる工程段階における製造途上の様子を概
略的に示す要部断面図である。
【図9】第二発明の実施例の説明図であって、製造途上
の様子を概略的に示す要部断面図である。
の様子を概略的に示す要部断面図である。
【図10】第二発明の実施例の説明図であって、製造途
上の様子を概略的に示す要部平面図である。
上の様子を概略的に示す要部平面図である。
【図11】(A)及び(B)は従来のMOSFETの構
成を概略的に示す要部断面図及び要部平面図である。
成を概略的に示す要部断面図及び要部平面図である。
28:FET 30:下地 32:素子形成領域 34:窓 36、50:絶縁膜 38:ゲート絶縁膜 40:ゲート電極 42:ドレイン領域 44:ソース領域 46:山部 48:谷部
Claims (5)
- 【請求項1】 第一導電型の下地と、該下地上に設けら
れ前記下地の素子形成領域を露出する窓を有する絶縁膜
と、前記素子形成領域のほぼ中央部に順次に設けられた
ゲート酸化膜及びゲート電極と、該ゲート電極の一方の
側部に隣接する一方の素子形成領域に設けたドレイン領
域と、前記ゲート電極の他方の側部に隣接する他方の素
子形成領域に設けたソース領域とを備え、前記ドレイン
領域及びソース領域を前記第一導電型とは反対導電型の
第二導電型領域として成る電界効果トランジスタにおい
て、 前記一方及び他方の素子形成領域の双方又はいずれか一
方に山部及び谷部を交互に配置して複数の山部及び複数
の谷部を並列させて設け、 前記第二導電型領域を前記山部の一方の側部から他方の
側部まで連続させて前記山部に設けたことを特徴とする
電界効果トランジスタ。 - 【請求項2】 前記谷部を第一導電型の下地としたこと
を特徴とする請求項1に記載の電界効果トランジスタ。 - 【請求項3】 前記一方及び他方の素子形成領域の双方
又はいずれか一方の、前記山部及び前記山部からゲート
電極までの間の領域に第二導電型領域を設け、残りの領
域を第一導電型の下地としたことを特徴とする請求項1
に記載の電界効果トランジスタ。 - 【請求項4】 前記山部及び谷部を、前記ゲート電極の
長さ方向に延在させて設けることを特徴とする請求項1
に記載の電界効果トランジスタ。 - 【請求項5】 請求項2に記載の電界効果トランジスタ
を製造するに当たり、 前記一方及び他方の素子形成領域の双方又はいずれか一
方の下地に、エッチングにより、山部及び谷部を形成
し、 次に絶縁膜を、前記山部を露出させるように前記谷部上
に形成し、 次に第一導電型とは反対導電型の第二導電型不純物を、
イオン注入法により、前記絶縁膜の上面部から前記谷部
に至らない深さで前記絶縁膜に注入するようにしながら
前記山部に対して複数の異なる入射方向から注入するこ
とを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26761091A JPH05110078A (ja) | 1991-10-16 | 1991-10-16 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26761091A JPH05110078A (ja) | 1991-10-16 | 1991-10-16 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05110078A true JPH05110078A (ja) | 1993-04-30 |
Family
ID=17447111
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26761091A Withdrawn JPH05110078A (ja) | 1991-10-16 | 1991-10-16 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05110078A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013042169A (ja) * | 2004-09-29 | 2013-02-28 | Agere Systems Inc | トレンチ拡散領域を有する金属酸化物半導体デバイスおよびその形成方法 |
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1991
- 1991-10-16 JP JP26761091A patent/JPH05110078A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2013042169A (ja) * | 2004-09-29 | 2013-02-28 | Agere Systems Inc | トレンチ拡散領域を有する金属酸化物半導体デバイスおよびその形成方法 |
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