JP2003533050A - 半導体デバイス - Google Patents

半導体デバイス

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JP2003533050A
JP2003533050A JP2001582843A JP2001582843A JP2003533050A JP 2003533050 A JP2003533050 A JP 2003533050A JP 2001582843 A JP2001582843 A JP 2001582843A JP 2001582843 A JP2001582843 A JP 2001582843A JP 2003533050 A JP2003533050 A JP 2003533050A
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trench
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drain
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レイモンド、ジェー．イー．ヒュティング
アーウィン、エイ．ヒエツェン
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Philips Electronics NV
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Abstract

(57)【要約】 本体領域（３ａ）によって分離されたソース領域（５）とドレイン領域（６）を含む一つあるいは複数の電界効果デバイス（FD）を備える半導体デバイスが開示される。好ましくはトレンチ（４）内に設けられるゲート構造（７ａ、７ｂ）によって、ソース領域とドレイン領域の間の本体領域（３ａ）の一部分（３ｂ）内の導電チャネルが制御される。このデバイスは、エンドウォールとサイドウォール（１００ａから１００ｄ）を持つ一つあるいは複数のメサ構造（１００）を含む。本体領域（３ａ）は、メサ構造の少なくともサイドウォール（１００ｃと１００ｄ）の間を延長し、これと出会う。ゲート構造（７ａ、７ｂ）は、サイドウォールに沿ってこれらの間を延長し、こうして導電チャネル収容部分（３ｂ）はサイドウォール（１００ｃと１００ｄ）に沿ってこれらの間を延長する。ソースとドレイン領域（５、６）は、それぞれ、メサ構造の対応するエンドウォール（１００ａと１００ｂ）、および／あるいはこのサイドウォール（１００ｃと１００ｄ）と出会う。これらメサ構造のウォールの所で、ソース電極（Ｓ）がソース領域（５）と接触し、ドレイン電極（Ｄ）がドレイン領域（６）と接触する。

Description

【発明の詳細な説明】
【０００１】 本発明はゲート構造を持つ電界効果デバイスを備える半導体デバイスに関する
。
【０００２】 より詳細には、本発明は、半導体本体が本体領域によって分離されたソースお
よびドレイン領域を含み、ソース電極がこのドレイン領域と接触し、ドレイン電
極がこのドレイン領域と接触し、さらに、本体領域のソース領域とドレイン領域
の間を延長する導電チャネル収容部分内の導電チャネルを制御するためのゲート
構造が設けられる電界効果デバイスを備える半導体本体を含む半導体デバイスに
関する。
【０００３】 米国特許番号US-A-4,835,584は、ソース、ゲート構造およびドレインが半導体
基板内のトレンチ内に形成される電界効果トランジスタを開示する。このトラン
ジスタにおいては、ゲート幅（ここで、当分野において周知のように、ゲート幅
はゲートによって制御される導電チャネルを流れる電流に対して垂直な寸法とし
て定義され、ゲート長は導電チャネルを流れる電流に対して水平な寸法として定
義される）はトレンチの深さによって決定され、トランジスタによって占有され
る表面積を増加させることなく、大幅に増加させることができる。こうすること
で、良好な導電チャネルアスペクト比を持つトランジスタを得ることが可能とな
り、こうして、低いオン抵抗（Rdson）、良好な電流ハンドリング能力および利
得を達成することが可能となる。ただし、トレンチ面積を一定として、（ゲート
幅を増加させるために）トレンチの深さを増加させると、アスペクト比が増加し
、ソースおよびドレイン電極を形成するための電極配線の堆積がより困難となり
、ソースおよびドレイン抵抗の増加を招きかねない。
【０００４】 本発明の一つの目的は上述の問題を克服するあるいは少なくとも軽減すること
ができる電界効果デバイスを備える半導体デバイスを提供することにある。
【０００５】 本発明による好ましい技術的特徴（technical features）がクレームにおいて
指摘されている。
【０００６】 一面によると、本発明は、半導体本体が本体領域によって分離されるソースと
ドレイン領域を含み、電界効果デバイスが（エンドウォール、サイドウォールお
よびボトムウォールを持つ）トレンチ内に本体領域のソースとドレイン領域の間
の導電チャネル収容部分内の導電チャネルを制御するためのゲート構造を持つ電
界効果デバイスを備える半導体本体を含む半導体デバイスを提供するが、この第
一の実施例によると、特徴として、この電界効果デバイスは、エンドおよびサイ
ドウォールを持つメサ構造として設けられ、ソースとドレイン領域はそれぞれこ
のメサ構造の対応するエンドウォールと出会い、ソース電極はソース領域と接触
し、ドレイン電極はドレイン領域と接触し、導電チャネル収容部分は、ソースと
ドレイン領域の間を延長し、さらに、一方のトレンチサイドウォールと、トレン
チのボトムウォールと、他方のトレンチサイドウォールに沿って延長する。
【０００７】 もう一面においては、本発明は、半導体本体が本体領域によって分離されるソ
ースとドレイン領域を含み、電界効果デバイスが本体領域のソースとドレイン領
域の間の導電チャネル収容部分内の導電チャネルを制御するためのゲート構造を
持つ電界効果デバイスを備える半導体本体を含む半導体デバイスを提供するが、
この第二の実施例によると、特徴として、この電界効果デバイスは、エンドおよ
びサイドウォールおよび上面を持つメサ構造として設けられ、ソースとドレイン
領域は、このメサ構造の対応するエンドウォールと出会い、このメサ構造の本体
領域を形成し、このメサ構造の上面とサイドウォールと出会う部分によって分離
され、ソース電極はソース領域と接触し、ドレイン電極はドレイン領域と接触す
る。ゲート構造は、本体領域の表面上を延長し、こうして、導電チャネル収容部
分は、一方のサイドウォールと、上面と、他方のサイドウォールに沿って延長す
る。
【０００８】 もう一面においては、本発明はメサ構造として形成される電界効果デバイスを
提供する。このメサ構造内にはトレンチが形成され、このトレンチの両端にはソ
ースとドレイン領域が設けられる。このトレンチ内には、さらに、ソースとドレ
イン領域の間の導電チャネルを制御するためのゲート構造、およびソースとドレ
イン領域のそれぞれこのメサ構造のエンドウォールおよび／あるいはサイドウォ
ールと出会う対応する部分と接触するソースとドレイン電極が設けられる。こう
してソースとドレイン電極はメサ構造のエンドウォールおよび／あるいはサイド
ウォールに沿って部分的に延長する。このメサ構造の長さ方向に沿って一連のソ
ースとドレイン領域を交互に配置することもできる。この場合は、各電界効果デ
バイスを並列に接続し、より高い電力の並列セルデバイスを得ることもできる。
この場合、このメサの外側の導電接続によって、それぞれ、これらソース領域が
並列に接続され、これらドレイン領域も並列に接続される。
【０００９】 こうして、電界効果デバイスをメサ構造として設け、ソースとドレイン電極が
ソース領域とドレイン領域のメサ構造のウォールの所に露出される部分と接触す
るようにすることで、このメサ構造を従来より深くし、同時にこれらソースとド
レイン領域への良好な接触を達成することが可能となる。こうすることで、ソー
スあるいはドレイン抵抗を不当に増加させることなく、ゲート幅を大幅に増加し
、結果として低いオン抵抗（Rdson）および良好な電流輸送能力と利得を達成す
ることが可能となる。さらに、トレンチ内にメサ構造のサイドウォールに対して
並列なサイドウォールを持つゲート構造を設けることでコンパクトなデバイス構
造を達成することもできる。
【００１０】 ゲート構造をメサ構造内のトレンチ内に設けることで、本発明によると、（ソ
ースとドレイン領域を備える）メサ構造のソースとドレイン電極によって接触さ
れるサイドウォールを、トレンチのサイドウォールよりも深く（こうしてゲート
によって制御される導電チャネルの深さより深く）することが容易に可能となる
。このトレンチとメサ構造の深さの関係により、導電チャネルからソースとドレ
イン領域およびこれらの電極への電力の流れをより一様にし、この結果として広
がり抵抗を低減することが可能となる。このため、この深さの関係を本発明と合
わせて採用した場合は、さらに低いオン抵抗（Rdson）を達成することが可能と
なる。
【００１１】 一つの半導体デバイス内に横に並べて配置された複数のメサ構造を設け、各メ
サ構造の電界効果デバイスを並列に接続することで、より高い電力の並列セルデ
バイスを得ることもできる。
【００１２】 以下では、本発明の実施例を付録の略図を参照しながら説明する。これら図面
は、あくまでも略図であり、明快さおよび便宜上、パーツの相対的な寸法および
割合が誇張されていたり、サイズが縮小されていたりすることに注意する。原則
として、同一の符号は、様々な実施例において、対応するあるいは類似の特徴／
部分（features）を示す。
【００１３】
【発明の実施の形態】
図１から３は本発明による半導体デバイスの一つの実施例１を示す。図１はこ
の半導体デバイスの平面図を示し、図２は側立面図を示し、図３は図１の線III-
IIIに沿っての断面図を示す。
【００１４】 半導体デバイス１は、少なくとも一つの電界効果デバイスFDを備える半導体本
体１０を含む。このデバイスは絶縁ゲート型電界効果トランジスタ（つまり、MO
SFET）から成る。半導体本体１０は、説明の実施例においては、p型不純物、典
型的には、ホウ素にて相対的に高濃度にドーピングされたシリコン基板から成る
基板２を含む。典型的には、このドーパント濃度は1×1019cm-3とされる。この
基板の厚さは250から750マイクロメータの範囲とされる。
【００１５】 基板２の上には、p型不純物にて相対的に低濃度にてドーピングされたシリコ
ンエピタキシャル層３が設けられる。典型的にはこのドーパント濃度は1×1016c
m-3から2×1017cm-3とされ、エピタキシャル層の厚さは少なくとも0.6マイクロ
メートルとされる。エピタキシャル層３の上には内部に電界効果デバイスFDが形
成されるメサ構造１００が設けられる。この実施例においては、このメサ構造は
、エンドウォール１００ａおよび１００ｂと、サイドウォール１００ｃおよび１
００ｄと上面１００ｅを持つ直方体から成る。
【００１６】 図１および３からわかるように、トレンチあるいは開口４が上面１００ｅから
メサ構造１００内へと延長する。この実施例においては、このトレンチも、エン
ドウォール４ａおよび４ｂと、サイドウォール４ｃおよび４ｄとボトムウォール
あるいはボトム面４ｅを持つ直方体形から成る。図３に示すように、メサ構造１
００のサイドウォール１００ｃと１００ｄは、トレンチ４のサイドウォール４ｃ
と４ｄよりも深くされる。
【００１７】 メサ構造１００の各端には、n型のソース領域５とドレイン領域６が設けられ
る。典型的には、ソース領域５とドレイン領域６は、1×1019cm-3なるドーパン
ト濃度と、0.3マイクロメートルなる厚さ（あるいは横方向の深さ）を持つ。ソ
ース領域５は、トレンチ４の、エンドウォール４ａと、サイドウォール４ｃおよ
び４ｄの各々の一部と、エンドウォール４ａに隣接するボトムウォール４ｅに沿
って延長する。ソース領域５は、メサ構造１００の、エンドウォール１００ａと
、サイドウォール１００ｃおよび１００ｄの対応する部分と出会う。ドレイン領
域６も同様に、トレンチ４の、エンドウォール４ｂと、サイドウォール４ｃおよ
び４ｄの各々の一部と、エンドウォール４ｂに隣接するボトムウォール４ｅに沿
って延長し、メサ構造１００の、エンドウォール１００ｂと、サイドウォール１
００ｃおよび１００ｄの対応する部分と出会う。ソース領域５およびドレイン領
域６がサイドウォール１００ｃおよび１００ｄと出会う所では、これらは、メサ
構造のこれらサイドウォールの全深さに渡って垂直に延長する。こうして、ソー
ス領域５とドレイン領域６の各々は、長方形の箱の底および３つのサイドウォー
ルに対応する形状を持つ。
【００１８】 ソース領域とドレイン領域の本体領域への短絡を避けるために、図２および図
３に示すように、典型的には、0.3マイクロメートルなる深さのn+型領域３０Ｓ
と３０Ｄがエピタキシャル層内にソース領域５とドレイン領域６の下側に設けら
れる。
【００１９】 メサ構造１００の、ソース領域５とドレイン領域６との間の部分３ａは、エピ
タキシャル層３と類似のドーピング濃度のp型導電材から成り、この実施例にお
いては、これは、箱の、ボトムウォールの一部と、２つのサイドウォールの各々
を区画する形状を持つ。後に説明するように、この部分３ａはエピタキシャル層
３によって形成することもできる。メサ構造のこの部分３ａは、ソース領域５と
ドレイン領域６を分離するトランジスタ本体領域を形成する。
【００２０】 トレンチ４内には絶縁ゲート構造７ａ、７ｂが設けられる。この絶縁ゲート構
造は、トレンチの、ウォール４ａから４ｅを覆うゲート誘電体層７ａ（半導体デ
バイスがシリコンデバイスから成る場合は通常は熱シリコン酸化膜層）と、この
実施例においては、トレンチ４を実質的に満たし、メサ構造１００にトレンチを
満たす平坦な上面１００ｅが与えるゲート導電領域７ｂから成る。この実施例に
おいては、ゲート導電領域７ｂはドープド多結晶シリコンから形成される。この
絶縁ゲート構造７ａ、７ｂは、ソース領域５とドレイン領域６の間と、一方のト
レンチサイドウォール４ｃと、トレンチボトムウォール４ｅと、他方のトレンチ
サイドウォール４ｄに沿って延長する導電チャネル収容部分３ｂを区画する。
【００２１】 図示するように、ソース領域５とドレイン領域６は、それぞれ、ゲート構造７
ａ、７ｂの対応する端７０ａと７０ｂを包囲する。
【００２２】 図１から３に示すように、ソース電極Ｓとドレイン電極Ｄが、それぞれ、ソー
ス領域５とドレイン領域６とのオーム接点を形成するために設けられる。図３と
、図１において点線で示されるように、ゲート電極Ｇはゲート導電領域７ｂとオ
ーム接点を形成し、図３に示すように、バックゲート電極BGは基板２とオーム接
点を形成する。
【００２３】 電界効果デバイスが離散デバイスから成る場合は、当分野において周知のよう
に、これら電極Ｓ、ＤおよびＧによって、他の離散デバイスへの電気的結合が達
成される。複数の電界効果デバイスを結合することで、半導体本体１０内に、よ
り高い電力のマルチセルデバイス（higher power multi-cellular device）を形
成する実施例が後に図１２から図１４との関連で説明される。同一の半導体本体
内にこの電界効果デバイスと共に他の半導体デバイスを集積化することもでき、
この場合、これら電極にて同一の半導体本体内に集積化されるこれら他のデバイ
スへの電気的結合を与える導電トラックの部分が形成される。
【００２４】 ソース電極Ｓとドレイン電極Ｄは、それぞれ、ソース領域５とドレイン領域６
の、メサ構造の表面の所に露出される全ての部分と接触する。こうして、図１に
示すように、ソース電極Ｓは、このメサ構造の、エンドウォール１００ａと、サ
イドウォール１００ｃおよび１００ｄの一部と、エンドウォール１００ａに隣接
するトップウォール（上面）１００ｅに沿って延長する。同様に、ドレイン電極
Ｄは、このメサ構造の、エンドウォール１００ｂと、サイドウォール１００ｃお
よび１００ｄの一部と、エンドウォール１００ｂに隣接するトップウォール１０
０ｅに沿って延長する。ソース電極とドレイン電極は、ソース領域５とドレイン
領域６の端の所あるいはこのちょうどこの内側の所で終端する。
【００２５】 こうして、電界効果デバイスをメサ構造として設け、ソース電極Ｓとドレイン
電極Ｄがソース領域とドレイン領域のメサ構造のウォールの所に露出される部分
と接触するようにすることで、内部にゲート構造７ａと７ｂが形成されるトレン
チ４を深くすることができ、同時にこれらソースおよびドレイン領域への良好な
接触を達成することが可能となる。こうすることで、ソースあるいはドレイン抵
抗を不当に増加させることなく、ゲート幅を大幅に増加し、結果として低いオン
抵抗（Rdson）および良好な電流輸送能力と利得を達成することが可能となる。
ソースおよびドレイン電極ＳおよびＤから導電チャネルへの広がり抵抗は、ソー
ス電極Ｓとドレイン電極Ｄがそれぞれソース領域５とドレイン領域６にゲートト
レンチ４の深さより大きな深さ（ウォール１００ａ〜１００ｄの全深さ）に渡っ
て接触するようにすることで理想的な状態に低減される。
【００２６】 例えば、トレンチ４は、2.3マイクロメートル（μm）なる深さDP、2.3マイク
ロメートルなる幅Ｗおよび6マイクロメートルなる長さＬを持つ。このようなデ
バイスの場合、図１から３の理想的なケースにおいては、オン抵抗Rdsonは、以
下によって与えられる： Rdsonは、Vds/［Jds*(2DP+W)］*W*Lによって与えられ、 ここで Jdsは単位長さ当たりの電流密度（A/μm）を表し、 Jdsは(με)/(tox * Lch）*［(Vg-Vt)Vd-Vd*Vd/2］によって与えられ、 ここで、μは移動度（例えば、ここではシリコンに対する800cm2/VS）を表し
、Vg、VdおよびVtは、それぞれ、ゲート、ドレインおよび閾値電圧を表し、tox
はゲート誘電体の厚さを表し、これは典型的には50nm（ナノメートル）とされる
。
【００２７】 Vg＝5ボルト、Vt＝1.5ボルトおよびVd＝0.5ボルトとして場合、Jdsは6.5×10- 4 A/μmとなり、上に与えられたトレンチ寸法では、Rdsonは1.5ミリオームmm2と
なる。
【００２８】 以下では、図１に示す半導体デバイスを製造する方法の一例を図４から７との
関連で説明する。
【００２９】 図４は、基板２とエピタキシャル層３を含む半導体本体を、図１と類似の断面
図にて示す。半導体本体１０の上面１０ａの上に、そこにトレンチ４が形成され
る領域の上に窓８ａを持つマスク８が設けられる。マスク８は、例えば、シリコ
ン酸化膜のマスクとすることも、他の任意のハードマスクあるいは感光レジスト
マスクとすることもできる。
【００３０】 次にエピタキシャル層３が従来の異方性エッチング過程を用いてエッチングさ
れ、深さDP、幅Ｗおよび長さＬを持つトレンチ４が形成される。
【００３１】 次に、本体領域３ａにて分離されたソース領域５とドレイン領域６が設けられ
る。ソース領域５とドレイン領域６は、マスク８をそのままに残すことで本体領
域３ａが必要とされる領域をマスキングし、ドーパントをトレンチ４のウォール
の露出された領域内に導入することで形成される。この結果として、ソースとド
レイン領域５と６が、エピタキシャル層３の、トレンチを区切るオーバドープド
領域によって形成され、本体領域３ａが、エピタキシャル層３の、トレンチ４を
区切るドーピング過程においてマスクされた部分によって形成される。この技法
が用いられる場合は、ドーパントは、イオン、例えば、燐イオンを適当なエネル
ギーによって打込むかあるいはPOCIを用いて拡散することで導入される。もう一
つの可能性として、トレンチ４のウォールの上にソース領域５、ドレイン領域６
および本体領域３ａを形成するために選択成長技法を用いることもできる。この
場合は、いったん選択堆積が遂行されたら所望のチャネル寸法が得られるように
トレンチのサイズを選択する必要がある。領域３０は、ソースおよびドレイン領
域５および６からドーパントを外方拡散することで設けられる。
【００３２】 ソース、ドレインおよび本体領域を形成した後に、熱酸化膜層を成長させるこ
とで、ゲート誘電体層７ａが設けられる。次に、このゲート誘電体層７ａ上にド
ープド多結晶シリコンを堆積することで、図５に示すようなゲート導電領域７ｂ
が形成される。
【００３３】 次に、図６に示すように、メサ構造１００を形成する領域上にマスク２０が設
けられ、従来の異方性エッチング技法を用いてメサ構造１００が形成される。そ
の後のソースおよびドレイン電極配線（メタライゼーション）への良好なオーム
接触が達成できるように、メサ構造の露出された表面領域にドーパントを導入す
ることもできる。この段階において、図７に示すような構造が形成される。その
後、電極配線、例えば、アルミニウム、銅、チタン、チタン・タングステン、あ
るいは異なる金属層の組合せあるいは合金を堆積およびパターン化することで、
ソース電極Ｓ、ドレイン電極Ｄおよびゲート電極Ｇが設けられ、基板２の露出さ
れた表面上に電極配線を堆積することでバックゲート電極が設けられる。
【００３４】 図８から１０は本発明のもう一つの実施例による半導体デバイス１’を示す。
図８は略斜視図を示し、図９と１０は、それぞれ、図８の線IX−IXおよびX-Xに
沿っての断面図を示す。
【００３５】 半導体デバイス１’は、少なくとも一つの電界効果デバイスFDを備える半導体
本体１０を含む。半導体本体１０は、p型不純物、典型的には、ホソ素にて相対
的に高濃度にドープされた基板２（この実施例においてはシリコン基板）を含む
。このシリコン基板２の上にはp型不純物にて相対的に低濃度にドーピングされ
たシリコンエピタキシャル層３が設けられる。これらドーパント濃度およびエピ
タキシャル層の厚さは上述の実施例と同様である。エピタキシャル層３の上には
、この実施例においても、エンドウォール１００ａと１００ｂ、サイドウォール
１００ｃと１００ｄ、および上面１００ｅを持つメサ構造が設けられる。
【００３６】 この実施例においても、メサ構造１００の各端にソース領域５とドレイン領域
６が設けられる。これらソースとドレイン領域５と６は、上述の実施例と同様の
ドーパント濃度および厚さあるいは深さを持つ。ソース領域５は、上述の実施例
と同様に、一方のエンドウォール１００ａと、サイドウォール１００ｃおよび１
００ｄの各々の一部と出会う。ドレイン領域６も、上述の実施例と同様に、一方
のエンドウォール１００ｂと、サイドウォール１００ｃおよび１００ｄの各々の
一部と出会う。
【００３７】 メサ構造１００の、ソース領域５とドレイン領域６との間の部分３ａは、エピ
タキシャル層３と類似のドーピング濃度のp型導電材から成り、ソース領域とド
レイン領域の間で、トップウォール（上面）１００ｅと、サイドウォール１００
ｃおよび１００ｄの一部と出会う。メサ構造のこの部分３ａは、ソース領域５と
ドレイン領域６を分離する本体領域を形成する。
【００３８】 絶縁ゲート構造７ａ、７ｂが、本体領域３ａの、メサ構造のサイドウォール１
００ｃと１００ｄおよびトップウォール１００ｅと出会う部分の上を延長する。
この絶縁ゲート構造は、ゲート誘電体層７ａ（半導体デバイスがシリコンデバイ
スの場合は通常は熱シリコン酸化膜層）とゲート導電領域７ｂから成る。この実
施例においては、ゲート導電領域７ｂはドープド多結晶シリコンから形成される
。この絶縁ゲート構造７ａ、７ｂは、ソース領域５とドレイン領域６の間と、メ
サ構造の、一方のサイドウォール１００ｃと、トップウォール１００ｅと、他方
のサイドウォール１００ｄに沿って延長する導電チャネル収容部分を形成する。
【００３９】 次に、図８から１０に示すように、ソース電極Ｓとドレイン電極Ｄが、それぞ
れ、メサ構造１００の全深さに渡ってソース領域５とドレイン領域６とのオーム
接点を形成するように設けられる。ゲート電極Ｇはゲート導電領域７ｂとオーム
接点を形成し、図示しないが、バックゲート電極が設けられ、基板２とのオーム
接点が形成される。
【００４０】 電界効果デバイスが離散デバイスから成る場合は、当分野において周知のよう
に、これら電極Ｓ、ＤおよびＧによって他の離散デバイスへの電気的結合が達成
される。同一の半導体本体内にこの電界効果デバイスと共に他の半導体デバイス
が集積化される場合は、これら電極によって同一の半導体本体内に集積化された
これら他のデバイスへの電気的結合を与える導電トラックの部分が形成される。
【００４１】 ソース電極Ｓとドレイン電極Ｄは、それぞれ、図示するように、各エンドウォ
ール１００ａと１００ｂの全体に渡ってのみ延長するようにすることも、サイド
ウォール１００ｃおよび１００ｄ上へも延長するようにすることもできる。これ
らソース電極とドレイン電極は、エピタキシャル層３と接触しないように、メサ
構造のボタムの少し上で終端される。別のやり方として、上述のように、ソース
電極Ｓとドレイン電極Ｄが本体領域と短絡することを回避するために、ソース領
域５とドレイン領域６の下に、対応するn+型領域３０を、例えば、ソース領域５
とドレイン領域６からの不純物あるいはドーパントの外方拡散によって形成する
こともできる。
【００４２】 ゲート構造を形成した後に、ソース電極Ｓとドレイン電極Ｄを形成する前の時
点で、図９に示すように、n+型領域３０をソースおよびドレイン領域の真下の領
域を越えて延長させるためにn型不純物を打込むこともできる。こうすることで
、図８に示すように、ソース電極Ｓとドレイン電極Ｄ、並びにゲート電極Ｇをメ
サ構造１００から層３の周囲の部分の上へと延長させることが可能となり、導電
トラックによる同一の半導体本体の内部あるいは上に形成された他のデバイスへ
の接続が容易となる。図１から３の実施例の場合も類似の手段を講じることがで
きる。ソースと本体との間の短絡が要求されるときは、n+型領域３０をソース電
極Ｓの下においてp+型領域３０と置換することもできる。
【００４３】 図１１は、図８から１０に示すデバイス１’の修正バージョンの図９に類似す
る断面図を示す。このデバイス１''は、図８から１０に示すデバイスと、高電圧
デバイスを得るために本体領域３ａとドレイン領域６との間にドレインドリフト
領域６ａが設けられる点が異なる。このようなドレインドリフト領域は、図１か
ら７に示すデバイス１内にも設けることができる。
【００４４】 図８から１１に示すデバイス１’およびデバイス１''は従来の半導体製造技術
を用いて製造することができる。
【００４５】 電界効果デバイスをメサ構造として設け、ソース電極Ｓとドレイン電極Ｄがこ
のメサ構造のウォールと接触するようにすることで、メサ構造を従来より高くす
ることが可能となると同時に、ソース領域およびドレイン領域への良好な接触を
達成することが可能となる。こうすることで、ゲート幅を大幅に増加することが
可能となり、これによって低いオン抵抗（Rdson）および良好な電流輸送能力と
利得を、ソースあるいはドレイン抵抗を不当に増加させることなく、達成するこ
とが可能となる。例えば、このメサ構造は、2.3マイクロメートル（μm）なる高
さ、2.3マイクロメートルなる幅Ｗおよび6マイクロメートルなる長さＬを持つ。
【００４６】 図１２は、メサ構造１００がストライプから成る実施例を示す。このメサスト
ライプの長さ方向に沿って一連のソース領域５とドレイン領域６が交互に設けら
れ、これによって個別の電界効果デバイスFDが形成される。各電界効果デバイス
FDを並列に接続することで、各デバイスFDがセルを構成するより高い電力のセル
デバイスが得られる。こうして、これらソース領域５は、ソース電極Ｓの延長お
よび／あるいは領域３０Ｓの延長によっておよび／あるいは追加の接続トラック
あるいはワイヤ１０３Ｓによって並列に接続され、これらドレイン領域６は、ド
レイン電極Ｄの延長および／あるいは領域３０Ｄの延長によっておよび／あるい
は追加の接続トラックあるいはワイヤ１０３Ｄによって並列に接続され、これら
ゲート７はゲート電極Ｇの延長によっておよび／あるいは追加の接続トラックあ
るいはワイヤ１０３Ｇによって並列に接続される。図１２のメサストライプ１０
０内にはたった３つのこのような並列デバイスFDしか示されてないが、ただし、
電力デバイスが数十あるいは数百のこのようなデバイスFDを含むことも考えられ
る。
【００４７】 半導体デバイス全体は横に並べて配置された複数のメサ構造（例えば、図１２
のメサストライプ１００）を含む。異なるメサストライプ１００の電界効果デバ
イスFDは、各デバイスFDが一つのセルを構成するより高い電力のセル型デバイス
を形成するために並列に接続することもできる。図１３と１４は、２つのこのよ
うなメサ構造１００を示す。ただし、電力デバイスは、実際には、例えば、基板
２上に横に並べて配置された何十ものメサストライプ１００を含む。異なるメサ
ストライプ１００のソース領域５は、ソース電極Ｓの延長および／あるいは領域
３０Ｓの延長によっておよび／あるいは追加の接続トラックあるいはワイヤ１０
３Ｓによって並列に接続され、これらドレイン領域６も、同様に、ドレイン電極
Ｄの延長および／あるいは領域３０Ｄの延長によっておよび／あるいは追加の接
続トラックあるいはワイヤ１０３Ｄによって並列に接続され、これらゲート７は
、ゲート電極Ｇの延長によっておよび／あるいは追加の接続トラックあるいはワ
イヤ１０３Ｇによって並列に接続される。図１４は、図１０のゲートのサイドウ
ォールへの延長と類似の、ゲート電極Ｇのサイドウォール１００ｃおよび１００
ｄ上のゲート誘電体７ａの延長上への延長を示す。ただし、図８から１０のデバ
イスとは異なり、図１３と１４のデバイスは、加えて、メサ構造１００内のトレ
ンチ４内にも自身のゲート構造を持つ。ゲートのサイドウォールへの延長を得る
ためにゲート電極Ｇを用いる代わりに、導電部分７ｂ（例えば、ドープド多結晶
シリコン）のエリアをサイドウォール１００ｃおよび１００ｄ上のゲート誘電体
７ａ上に延長させることもできる。
【００４８】 図１２から１４のトレンチ内にゲートが設けられるデバイスにおいては、（ソ
ース領域５とドレイン領域６を備える）メサ構造の、ソース電極Ｓとドレイン電
極Ｄにて（それらの深さ全体に渡って）接触されるサイドウォール１００ｃおよ
び１００ｄを、ゲートトレンチのサイドウォール４ｃおよび４ｄよりも深くする
こと（およびこうしてゲートによって制御される導電チャネルの深さよりも深く
すること）ができる。このため、図１から３のデバイスと同様に、導電チャネル
からソースおよびドレイン領域および電極へのより一様な電気の流れを達成する
ことができ、このため広がり抵抗を低減することができる。ただし、多重メサス
トライプ１００内のトレンチ４をメサストライプ１００のサイドウォール１００
ｃおよび１００ｄと同一の深さに形成し、メサストライプ間の間隔をゲートトレ
ンチ４の幅と同一にすることもできる。この場合は、メサストライプ１００間の
スペースはゲートトレンチ４と同様に絶縁ゲート構造７ａと７ｂにて満たすこと
もできる。
【００４９】 図１２から１４のトレンチ内にゲートが設けられる実施例内の各デバイスは、
自身の絶縁ゲート構造７ａおよび７ｂに対して自身の別個のトレンチ４を持つよ
うにすることもできる。ただし、単一のトレンチ４を図１２のメサストライプ内
の一連のソース領域５およびドレイン領域６を通じて延長させ、この単一のトレ
ンチ４内に単一の共通のゲート構造７ａおよび７ｂを設けることもできる。この
場合は、ゲート構造７ａおよび７ｂは、この単一のトレンチ４の各端の所と、こ
の単一のトレンチ４に沿って所定の間隔にて存在する一連の位置の所とでソース
領域５とドレイン領域６にて包囲される。
【００５０】 図１から３および図１２から１４との関連で説明した実施例においては、メサ
構造１００とゲートトレンチ４は同一の形状を持つが、ただし、これは必須では
ない。
【００５１】 メサ構造１００および／あるいはトレンチ４は長方形以外の形状を持つことも
でき、例えば、台形、三角形、あるいは楕円とすることもできる。
【００５２】 勿論、本発明は、上で与えられた導電型が逆転されるようなところに適用する
こともできる。さらに、シリコン以外の半導体材、例えば、ゲルマニウムやガリ
ウムシリコン合金を用いることもできる。
【００５３】 さらに、上に説明の電界効果トランジスタは、通常はオフのエンハンスメント
型デバイスであるが、ただし、本発明は、通常はオフのデプレッション型デバイ
スに適用することもでき、この場合は、本体領域３ａの、少なくともチャネル収
容部分を区画する部分は、ソースおよびドレイン領域５および６と同一の導電型
とされる。本発明は、さらに、MESFET並びに絶縁ゲート型電界効果デバイスに適
用することもできる。加えて、この電界効果デバイスは、例えば、ドレイン領域
がソース領域と反対の導電型の絶縁ゲート型バイポーラトランジスタとすること
もできる。本発明は、さらに、ショットキーソース領域を持つデバイスに適用す
ることもできる。
【００５４】 上に説明の実施例においては、メサ構造がその上に設けられるp型エピタキシ
ャル層３によって良好な降伏電圧が達成されるが、さらにこの層３の上にメサ構
造から離れる方向に金属層を設けることで、この層３を用いてバックゲート接続
を達成することもできる。
【００５５】 上の説明においては、メサ構造１００はp型半導体基板２上に設けられたが、
ただし、この基板をn導電型とすることもできる。さらに、メサ構造１００を絶
縁基板上に設けることでSOI（semiconductor on insulator）構造を得ることも
できるが、この場合は、バックゲート接続は電界効果デバイスあるいはユニット
セルの実際の構造から離れるように形成される。
【００５６】 図１から３および図１２から１４のトレンチ内にゲートを設ける実施例におい
ては、ゲート構造７ａ、７ｂはトレンチ４の一端から他端へと延びるが、これは
必ずしも必須ではない。図１では、トレンチ４内の様々なエリア内のゲート誘電
体層７ａの厚さは一様として示されるが、ただし、ゲート構造７ａ、７ｂがソー
ス領域５とドレイン領域６にて区切られている場合、ゲートとソースおよびゲー
トとドレイン間のキャパシタンスを低減するために、ゲート誘電体構造７ａの厚
さをより厚くするとも（および／あるいはさらに異なる誘電体材を用いることも
）できる。こうして、ゲート誘電体層７ａに対して、この異なる構造を、（i）
図１から３および１２から４の実施例におけるトレンチ４の両端において採用す
ることも、（ii）図１２から１４の実施例における単一トレンチ４に沿って所定
の間隔にて存在する一連のソース／ドレイン位置において採用することもできる
。ただし、このトレンチ内ゲート構造７ａおよび７ｂは、必ずしもソースおよび
ドレイン領域にて包囲される必要はない。上に説明の各実施例において唯一要求
されるのは、導電ゲート領域７ｂがチャネル領域を覆うことのみである。さらに
、説明のトレンチ内にゲートが設けられる実施例では、導電ゲート領域７ｂは実
質的にトレンチを満たし、これによって長所として平坦な表面が得られるが、た
だし、幾つかの実施例においては、導電ゲート領域７ｂがトレンチをほぼ完全に
満たすことは要求されず、代わりにUS-A-4,835,584において開示されるように、
トレンチの輪郭に沿ったこれより薄い層とすることもできる。
【００５７】 この明細書を読むことで、様々な変更および修正が当業者においては明らかに
なるものと思われる。これら変更および修正にはこれらの同等物および半導体デ
バイスの設計、製造および使用において周知の、およびここに説明した様々な特
徴（features）の代わりとしてあるいはこれらに加えて用いることが考えられる
他の様々な特徴が含まれる。この明細書においては、クレームは特徴の特定の組
合せを指摘する形式にて構成されているが、本発明の開示の範囲には、明確にあ
るいは暗黙的にここに開示される任意の新規の特徴あるいは様々な特徴の任意の
新規の組合せあるいはこれらの任意の一般化が、それが任意のクレームにおいて
ここで請求されているのと同一の発明に関する否かに関係なく、あるいはそれが
本発明によって達成されるのと同一の任意のあるいは全ての技術的課題を緩和す
るか否かに関係なく、包含されるものである。出願人は、本出願のあるいはこれ
から派生する任意のさらなる出願の手続追行（prosecution）の際に、これらの
任意の特徴および／あるいはこれら特徴の任意の組合せに関する新たなクレーム
が構成することがあり得ることをここに予告するものである。
【図面の簡単な説明】
【図１】 本発明による半導体デバイスの一つの実施例の略平面図を示す。
【図２】 図１に示す半導体デバイスの部分断面側面図を示す。
【図３】 図１の線III-IIIに沿っての断面図を示す。
【図４】 図１に示す半導体デバイスを製造する方法の一つの実施例の際の様々な段階に
おける図１の線IV-IVの方向に沿っての断面図を示す。
【図５】 図１に示す半導体デバイスを製造する方法の一つの実施例の際の様々な段階に
おける図１の線IV-IVの方向に沿っての断面図を示す。
【図６】 図１に示す半導体デバイスを製造する方法の一つの実施例の際の様々な段階に
おける図１の線IV-IVの方向に沿っての断面図を示す。
【図７】 図１に示す半導体デバイスを製造する方法の一つの実施例の際の様々な段階に
おける図１の線IV-IVの方向に沿っての断面図を示す。
【図８】 本発明による半導体デバイスのもう一つの実施例の略斜視図を示す。
【図９】 図８のIX-IXに沿っての断面図を示す。
【図１０】 図８のX-Xに沿っての断面図を示す。
【図１１】 図８に示す半導体デバイスの修正バージョンの図９に類似する断面図を示す。
【図１２】 図２に示された構造に類似するが、ただし、メサ構造内に複数の電界効果デバ
イスを備える本発明による半導体デバイスの一つの実施例の部分側面図を示す。
【図１３】 図３に示された構造に類似するが、ただし、横に並べられた複数のメサ構造を
含む本発明による半導体デバイスの一つの実施例の断面図を示す。
【図１４】 図１３の半導体デバイスのメサ構造のチャネルエリアに沿っての並列断面図を
示す。
【符号の説明】
１ 半導体デバイス ２ 基板 ３ エピタキシャル層 ３ａ 本体領域 ３ｂ 導電チャネル収容部分 ４ トレンチ ４ａ トレンチのエンドウォール ４ｂ トレンチのエンドウォール ４ｃ トレンチのサイドウォール ４ｄ トレンチのサイドウォール ５ ソース領域 ６ ドレイン領域 ７ａ ゲート構造 ７ｂ ゲート構造 ８ マスク １０ 半導体本体 １００ａ メサ構造のエンドウォール １００ｂ メサ構造のエンドウォール １００ｃ メサ構造のサイドウォール １００ｄ メサ構造のサイドウォール Ｓ ソース電極 Ｄ ドレイン電極 Ｇ ゲート電極 BG バックゲート電極 FD 電界効果デバイス
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＪＰ (72)発明者 アーウィン、エイ．ヒエツェン オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 4M104 BB01 CC01 CC05 FF01 FF04 FF26 GG09 5F140 AA10 AA30 AA39 AC02 AC18 AC22 AC36 BA01 BA03 BB05 BB06 BC06 BC08 BC10 BC12 BC15 BD15 BD18 BE03 BE07 BF01 BF04 BF35 BF43 BF46 BF53 BG27 BG36 BG45 BH03 BH05 BH07 BH08 BH09 BH10 BJ05 BJ06 BJ07 BJ25 BJ26 BJ30 BK13 BK15 BK29 【要約の続き】 接触し、ドレイン電極（Ｄ）がドレイン領域（６）と接 触する。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 電界効果デバイスを備える半導体本体を含む半導体デバイスであって、前記半
    導体本体が本体領域によって分離されたソースおよびドレイン領域を含み、前記
    電界効果デバイスが本体領域のソースとドレイン領域の間の導電チャネル収容部
    分内の導電チャネルを制御するためのゲート構造を持ち、前記電界効果デバイス
    がエンドウォールとサイドウォールを持つメサ構造を備え、前記ソース領域とド
    レイン領域がそれぞれこのメサ構造の対応するエンドウォールとサイドウォール
    の一部と出会い、ソース電極とドレイン電極がそれぞれこのメサ構造のサイドウ
    ォールの所でソース領域とドレイン領域に接触し、前記本体領域がこのメサ構造
    のサイドウォールの間を延長してこのサイドウォールと出会い、前記ゲート構造
    が前記サイドウォールに沿ってこれらの間を延長し、こうして、前記導電チャネ
    ル収容部分が前記サイドウォールに沿ってこれらの間を延長することを特徴とす
    る半導体デバイス。
  2. 【請求項２】 前記ゲート構造が前記メサ構造内のトレンチ内に設けられることを特徴とする
    請求項１記載の半導体デバイス。
  3. 【請求項３】 メサ構造として形成される電界効果デバイスを含む半導体デバイスであって、
    このメサ構造がメサ構造内に形成されるトレンチの両端にソースとドレイン領域
    を含み、この半導体デバイスがさらに、ソースとドレイン領域の間の導電チャネ
    ルを制御するために前記トレンチ内にトレンチのボトムとサイドウォールに接触
    するように設けられたゲート電極、およびソースとドレイン電極を含み、これら
    ソースとドレイン電極がそれぞれ前記メサ構造のサイドウォールの上を少なくと
    も部分的に延長し、ソースとドレイン領域の前記メサ構造のサイドウォールと出
    会う部分と接触することを特徴とする半導体デバイス。
  4. 【請求項４】 前記ゲート構造が前記トレンチ内にそれぞれソースとドレイン領域によって包
    囲される第一と第二のエンド領域を含むことを特徴とする請求項２あるいは３記
    載の半導体デバイス。
  5. 【請求項５】 前記トレンチが前記サイドウォールによって接続された第一と第二のエンドウ
    ォールを持ち、前記トレンチの両端にそれぞれソースとドレイン領域が設けられ
    、前記ソース領域が前記第一のトレンチエンドウォールに隣接する一方のトレン
    チサイドウォールの一部と、前記第一のトレンチエンドウォールと、前記第一の
    トレンチエンドウォールに隣接する他方のトレンチサイドウォールの一部に沿っ
    て延長し、前記ドレイン領域が前記第二のトレンチエンドウォールに隣接する一
    方のトレンチサイドウォールの一部と、前記第二のトレンチエンドウォールと、
    前記第二のトレンチエンドウォールに隣接する他方のトレンチサイドウォールの
    一部に沿って延長することを特徴とする請求項２あるいは３記載の半導体デバイ
    ス。
  6. 【請求項６】 前記ゲート構造が一方のトレンチエンドウォールから他方へと延長することを
    特徴とする請求項２から５のいずれかに記載の半導体デバイス。
  7. 【請求項７】 前記ゲート構造が前記トレンチを実質的に満たす導電ゲート領域を持つことを
    特徴とする請求項２から６のいずれかに記載の半導体デバイス。
  8. 【請求項８】 前記ソースとドレイン電極が前記メサ構造のウォールとゲート構造が内部に設
    けられるトレンチのウォールより深い深さに渡って接触することを特徴とする請
    求項２から７のいずれかに記載の半導体デバイス。
  9. 【請求項９】 前記ソースとドレイン電極が前記メサ構造のウォールの深さ全体に渡ってそれ
    ぞれ前記ソースとドレイン領域に接触することを特徴とする請求項１から８のい
    ずれかに記載の半導体デバイス。
  10. 【請求項１０】 前記メサ構造の長さ方向に沿って個別の電界効果デバイスを形成する一連のソ
    ースとドレイン領域が交互に設けられ、これら電界効果デバイスを並列に接続す
    ることでより高い電力のデバイスが得られることを特徴とする請求項１から９の
    いずれかに記載の半導体デバイス。
  11. 【請求項１１】 さらに横に配列された複数のメサ構造を含み、これら各メサ構造の電界効果デ
    バイスを並列に接続することでより高い電力のデバイスが得られることを特徴と
    する請求項１から１０のいずれかに記載の半導体デバイス。
  12. 【請求項１２】 前記ゲート構造が前記メサ構造の上面とサイドウォール上を延長することを特
    徴とする請求項１から１１のいずれかに記載の半導体デバイス。
  13. 【請求項１３】 前記ゲート構造並びに前記ソースとドレイン電極が前記メサ構造から前記メサ
    構造を支持する支持領域上へと延長することを特徴とする請求項８記載の半導体
    デバイス。
  14. 【請求項１４】 前記ソースとドレイン電極が、それぞれ、前記ソース領域とドレイン領域の、
    前記メサ構造の露出された表面エリアの部分を形成する表面に沿って延長するこ
    とを特徴とする請求項１から１３のいずれかに記載の半導体デバイス。
  15. 【請求項１５】 前記ゲート構造が絶縁ゲート構造を備えることを特徴とする請求項１から１４
    のいずれかに記載の半導体デバイス。
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