CN116314324A - 半导体装置以及其制作方法 - Google Patents

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杨宗祐
李信宏
曹瑞哲
张哲华
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Abstract

本发明公开一种半导体装置以及其制作方法，其中该半导体装置包括半导体基底、栅极结构、第一漂移区、第一源极/漏极区与栅极氧化物层。栅极结构与栅极氧化物层设置在半导体基底上。第一漂移区设置在半导体基底中。第一源极/漏极区设置在第一漂移区中。栅极氧化物层的第一部分的至少一部分在垂直方向上设置在栅极结构与半导体基底之间。栅极氧化物层的第二部分在水平方向上设置在第一部分与第一源极/漏极区之间。第二部分包括底部向下延伸与第一凹陷上表面位于底部之上。第一漂移区的一部分位于栅极氧化物层的第一部分与第二部分的下方。

Description

半导体装置以及其制作方法
技术领域
本发明涉及一种半导体装置以及其制作方法，尤其是涉及一种栅极氧化物层的半导体装置以及其制作方法。
背景技术
在具有高压处理能力的功率元件中，双扩散金属氧化物半导体(double-diffusedMOS，DMOS)晶体管元件持续受到重视。常见的DMOS晶体管元件有垂直双扩散金属氧化物半导体(vertical double-diffused MOS，VDMOS)与横向双扩散金属氧化物半导体(LDMOS)晶体管元件。LDMOS晶体管元件因具有较高的操作频宽与操作效率，以及易与其他集成电路整合的平面结构，现已广泛地应用于高电压操作环境中，例如中央处理器电源供应(CPUpower supply)、电源管理***(power management system)、直流/交流转换器(AC/DCconverter)以及高功率或高频段的功率放大器等等。LDMOS晶体管元件主要的特征为利用设置具有低掺杂浓度、大面积的横向扩散漂移区域来缓和源极端与漏极端之间的高电压，因此可使LDMOS晶体管元件获得较高的击穿电压(breakdown voltage)。然而，随着相关产品的要求越来越高，如何通过在结构或/及制作工艺上的设计调整来改善高压半导体元件的电性表现或/及设置密度等特性仍是相关领域人员持续努力的方向。
发明内容
本发明提供了一种半导体装置以及其制作方法，利用具有向下延伸的底部与对应的凹陷上表面的栅极氧化物层以及部分设置在栅极氧化物层下方的漂移区来改善半导体装置的相关电性表现或/及缩小半导体装置的所占面积。
本发明的一实施例提供一种半导体装置，其包括一半导体基底、一栅极结构、一第一漂移区、一第一源极/漏极区以及一栅极氧化物层。栅极结构与栅极氧化物层设置在半导体基底上。第一漂移区设置在半导体基底中且位于栅极结构的一侧。第一源极/漏极区设置在第一漂移区中。栅极氧化物层包括一第一部分以及一第二部分。第一部分的至少一部分在一垂直方向上设置在栅极结构与半导体基底之间。第二部分在一水平方向上设置在栅极氧化物层的第一部分与第一源极/漏极区之间。栅极氧化物层的第二部分包括一底部向下延伸以及一第一凹陷上表面在垂直方向上位于底部之上。第一漂移区的一部分在垂直方向上位于栅极氧化物层的第一部分与第二部分的下方。
本发明的一实施例提供一种半导体装置的制作方法，包括下列步骤。在一半导体基底中形成一第一漂移区。在半导体基底上形成一栅极氧化物层。在栅极氧化物层上形成一栅极结构，且第一漂移区位于栅极结构的一侧。在第一漂移区中形成一第一源极/漏极区。栅极氧化物层包括一第一部分以及一第二部分。第一部分的至少一部分在一垂直方向上设置在栅极结构与半导体基底之间。第二部分在一水平方向上设置在栅极氧化物层的第一部分与第一源极/漏极区之间。栅极氧化物层的第二部分包括一底部向下延伸以及一第一凹陷上表面在垂直方向上位于底部之上。第一漂移区的一部分在垂直方向上位于栅极氧化物层的第一部分与第二部分的下方。
附图说明
图1为本发明第一实施例的半导体装置的示意图；
图2至图7为本发明第一实施例的半导体装置的制作方法示意图，其中
图3为图2之后的状况示意图；
图4为图3之后的状况示意图；
图5为图4之后的状况示意图；
图6为图5之后的状况示意图；
图7为图6之后的状况示意图。
图8为本发明第二实施例的半导体装置的示意图；
图9与图10为本发明第二实施例的半导体装置的制作方法示意图，其中图10为图9之后的状况示意图。
主要元件符号说明
10 半导体基底
10C 沟道区
12 图案化掩模层
14 图案化掩模层
22 第一漂移区
22A 第一部分
22B 第二部分
24 第二漂移区
24A 第一部分
24B 第二部分
26 图案化掩模层
30 栅极氧化物层
40 栅极结构
42 第一间隙壁
44 第二间隙壁
52 第一源极/漏极区
54 第二源极/漏极区
62 第一硅化物层
64 第二硅化物层
91 掺杂制作工艺
92 氧化制作工艺
101 半导体装置
102 半导体装置
AX 轴线
BM1 底部
BM2 底部
BM3 底部
BM4 底部
BM5 底部
D1 垂直方向
D2 水平方向
DS 距离
P1 第一部分
P2 第二部分
P3 第三部分
S1 上表面
S2 底表面
SP 间隙壁结构
TK 厚度
TR1 第一沟槽
TR2 第二沟槽
TS1 上表面
TS2 上表面
TS3 上表面
TS4 上表面
TS5 上表面
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的元件，除非特别说明，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。当“蚀刻”一材料时，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括蚀刻。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1。图1所绘示为本发明第一实施例的半导体装置101的示意图。如图1所示，半导体装置101包括一半导体基底10、一栅极结构40、一第一漂移区22、一第一源极/漏极区52以及一栅极氧化物层30。栅极结构40与栅极氧化物层30设置在半导体基底10上。第一漂移区22设置在半导体基底10中且位于栅极结构40的一侧。第一源极/漏极区52设置在第一漂移区22中。栅极氧化物层30包括一第一部分P1以及一第二部分P2。第一部分P1的至少一部分在一垂直方向(例如图1中所示的垂直方向D1或/及其他与垂直方向D1平行的方向)上设置在栅极结构40与半导体基底10之间。第二部分P2在一水平方向(例如图1中所示的水平方向D2或/及其他与水平方向D2平行的方向)上设置在栅极氧化物层30的第一部分P1与第一源极/漏极区52之间。栅极氧化物层30的第二部分P2包括一底部BM3向下延伸以及一第一凹陷上表面(例如图1中所示的上表面TS3)在垂直方向D1上位于底部BM3之上。第一漂移区22的一部分在垂直方向D1上位于栅极氧化物层30的第一部分P1与第二部分P2的下方。利用具有向下延伸的底部BM3与对应的凹陷上表面的栅极氧化物层30的第二部分P2可使得位于栅极氧化物层30下方的第一漂移区22中的电流路径在垂直方向D1上向下延伸，故可通过增长电流路径来改善半导体装置101的电性表现(例如降低边缘电场、提升对热载流子注入的承受能力等，但并不以此为限)或/及可在一定电流路径的规格要求下相对缩小第一漂移区22以及半导体装置101的所占面积而有助于增加半导体装置101的设置数量或/及设置密度。
在一些实施例中，上述的垂直方向D1可被视为半导体基底10的厚度方向，而半导体基底10可在垂直方向D1上具有相对的一上表面(图1中未示)与一底表面S2。在一些实施例中，栅极结构40与栅极氧化物层30可设置在半导体基底10的上表面上，而栅极氧化物层30的第二部分P2的底部BM3可被视为朝向底表面S2突出与延伸。此外，与垂直方向D1大体上正交的水平方向(例如水平方向D2以及其他与垂直方向D1正交的方向)可大体上与半导体基底10的上表面或/及底表面S2平行，但并不以此为限。在本文中所述在垂直方向D1上相对较高的位置或/及部件与半导体基底10的底表面S2之间在垂直方向D1上的距离可大于在垂直方向D1上相对较低的位置或/及部件与半导体基底10的底表面S2之间在垂直方向D1上的距离，各部件的下部或底部可比此部件的上部或顶部在垂直方向D1上更接近半导体基底10的底表面S2，在某个部件之上的另一部件可被视为在垂直方向D1上相对较远离半导体基底10的底表面S2，而在某个部件之下的另一部件可被视为在垂直方向D1上相对较接近半导体基底10的底表面S2。
进一步说明，在一些实施例中，第一漂移区22可包括一第一部分22A以及一第二部分22B，第一部分22A与第二部分22B可直接相连，且第二部分22B可在水平方向D2上位于栅极结构40与第一部分22A之间。此外，第一源极/漏极区52可设置在第一部分22A中，而栅极氧化物层30的第二部分P2可设置在第一漂移区22的第二部分22B上。在一些实施例中，第一漂移区22的第二部分22B可包括一底部BM1朝向底表面S2突出与延伸，故第二部分22B的底部BM1可在垂直方向D1上低于第一部分22A的底面或/及最底(bottommost)表面，而栅极氧化物层30的第二部分P2的底部BM3可与第一漂移区22的第二部分22B的底部BM1在垂直方向D1上对应设置且大体上彼此重叠，但并不以此为限。在一些实施例中，第一漂移区22的第二部分22B可在垂直方向D1上设置在栅极氧化物层30的第一部分P1与第二部分P2下方，且第一漂移区22的第二部分22B可在水平方向D2上围绕栅极氧化物层30的第二部分P2的底部BM3。此外，第一漂移区22的第二部分22B的剖面形状与栅极氧化物层30的第二部分P2的剖面形状可大体上相似(例如均为U字形结构或V字形结构)，但并不以此为限。
在一些实施例中，半导体装置101可还包括一第二漂移区24以及一第二源极/漏极区54。第二漂移区24可设置在半导体基底10中，且第一漂移区22与第二漂移区24可分别位于设置在栅极结构40下方的半导体基底10(例如但并不限于图1中所示的沟道区10C)在水平方向D2上的两相对侧而彼此分离。第二源极/漏极区54可设置在第二漂移区24中，且第一源极/漏极区52与第二源极/漏极区54可分别位于栅极结构40在水平方向D2上的两相对侧。此外，栅极氧化物层30可还包括一第三部分P3，而第三部分P3可在水平方向D2上设置在栅极氧化物层30的第一部分P1与第二源极/漏极区54之间。在一些实施例中，栅极氧化物层30的第三部分P3可包括一底部BM4向下延伸以及一第二凹陷上表面(例如图1中所示的上表面TS4)在垂直方向D1上位于第三部分P3的底部BM4之上，且第二漂移区24的一部分可在垂直方向D1上位于栅极氧化物层30的第一部分P1与第三部分P3的下方。
在一些实施例中，第二漂移区24可包括一第一部分24A以及一第二部分24B，第一部分24A与第二部分24B可直接相连，且第二部分24B可在水平方向D2上位于栅极结构40与第一部分24A之间。此外，第二源极/漏极区54可设置在第一部分24A中，而栅极氧化物层30的第三部分P3可设置在第二漂移区24的第二部分24B上。在一些实施例中，第二漂移区24的第二部分24B可包括一底部BM2朝向底表面S2突出与延伸，故第二部分24B的底部BM2可在垂直方向D1上低于第一部分24A的底面或/及最底表面，而栅极氧化物层30的第三部分P3的底部BM4可与第二漂移区24的第二部分24B的底部BM2在垂直方向D1上对应设置且大体上彼此重叠，但并不以此为限。在一些实施例中，第二漂移区24的第二部分24B可在垂直方向D1上设置在栅极氧化物层30的第一部分P1与第三部分P3下方，且第二漂移区24的第二部分24B可在水平方向D2上围绕栅极氧化物层30的第三部分P3的底部BM4。此外，第二漂移区24的第二部分24B的剖面形状与栅极氧化物层30的第三部分P3的剖面形状可大体上相似(例如均为U字形结构或V字形结构)，但并不以此为限。
在一些实施例中，栅极氧化物层30的第二部分P2与第三部分P3可分别位于第一部分P1在水平方向D2上的两相对侧，且第一部分P1可分别与第二部分P2以及第三部分P3直接相连。在一些实施例中，栅极氧化物层30的第二部分P2可共形地(conformally)设置在第一漂移区22的第二部分22B上，而栅极氧化物层30的第三部分P3可共形地设置在第二漂移区24的第二部分24B上。此外，栅极氧化物层30的第一部分P1的底部BM5在垂直方向D1上可高于第二部分P2的底部BM3与第三部分P3的底部BM4，而第一部分P1的上表面TS5在垂直方向D1上可高于第二部分P2的凹陷上表面(例如上表面TS3)与第三部分P3的凹陷上表面(例如上表面TS4)，且栅极氧化物层30的剖面形状可大体上为W字形结构，但并不以此为限。在一些实施例中，栅极氧化物层30的第一部分P1的厚度TK可大体上介于200埃米(angstrom)至300埃米之间，而第一部分P1的上表面TS5与第二部分P2的底部BM3之间在垂直方向D1上的距离DS可介于400埃米至600埃米之间，但并不以此为限。
在一些实施例中，半导体装置101的剖面形状可被视为一大体上对称的结构，故第一漂移区22与第二漂移区24的剖面形状可彼此相似且互相对称(例如以在垂直方向D1上贯穿栅极结构40的轴线AX为中心轴的状况下呈现镜像对称，但并不以此为限)，且栅极氧化物层30的第二部分P2与第三部分P3的剖面形状可彼此相似且互相对称，但并不以此为限。此外，半导体装置101中的两个源极/漏极区可分别为源极区与漏极区(例如第一源极/漏极区52可为漏极区而第二源极/漏极区54可为源极区，或者第一源极/漏极区52可为源极区而第二源极/漏极区54可为漏极区)，而半导体装置101可被视为双扩散漏极金属氧化物半导体(double diffused drain MOS，DDDMOS)结构，但并不以此为限。
在一些实施例中，半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底、硅覆绝缘(silicon-on-insulator，SOI)基底或由其他适合的半导体材料所形成的基底。此外，第一漂移区22与第二漂移区24可包括利用对半导体基底10进行掺杂制作工艺(例如注入制作工艺)所形成的掺杂区，半导体基底10可为具有第一导电型态的半导体基底或包括第一导电型态的区域(例如具有第一导电型态的掺杂阱区，未绘示)，而第一漂移区22与第二漂移区24则可具有第二导电型态，且第二导电型态可与第一导电型态互补(complementary)。举例来说，本实施例中第一导电型态可为p型，第二导电型态可为n型，但并不以此为限。换句话说，在一些实施例中，半导体基底10可为p型半导体基底或具有p型阱区的半导体基底，而第一漂移区22与第二漂移区24可分别为n型掺杂区，或者半导体基底10可为n型半导体基底或具有n型阱区的半导体基底，而第一漂移区22与第二漂移区24可分别为p型掺杂区。在一些实施例中，第一源极/漏极区52与第二源极/漏极区54可包括利用掺杂制作工艺(例如注入制作工艺)于半导体基底10中所形成的掺杂区。在一些实施例中，第一源极/漏极区52与第二源极/漏极区54的导电型态可与第一漂移区22与第二漂移区24的导电型态相同，但第一源极/漏极区52与第二源极/漏极区54的掺杂浓度可高于第一漂移区22与第二漂移区24的掺杂浓度，例如第一源极/漏极区52与第二源极/漏极区54可分别为n型重掺杂区，但并不以此为限。
在一些实施例中，栅极氧化物层30可包括氧化硅或其他适合的氧化物介电材料。在一些实施例中，栅极氧化物层30的第一部分P1、第二部分P2以及第三部分P3可通过对不同部分的半导体基底10、第一漂移区22或/及第二漂移区24进行氧化而形成，而第一部分P1、第二部分P2以及第三部分P3的材料组成可大体上相同，但并不以此为限。此外，栅极结构40可包括栅极介电层(未绘示)以及设置于栅极介电层上的栅极材料层(未绘示)，栅极介电层可包括高介电常数(high-k)介电材料或其他适合的介电材料，而栅极材料层可包括非金属导电材料(例如经掺杂的多晶硅)或金属导电材料，例如由功函数层以及低电阻层所堆叠而成的金属栅极结构，但并不以此为限。
在一些实施例中，半导体装置101可还包括一间隙壁结构SP设置在栅极结构40的侧壁上，且间隙壁结构SP可在垂直方向D1上设置在栅极氧化物层30的第一部分P1、第二部分P2以及第三部分P3上。间隙壁结构SP可包括单层或多层的介电材料，例如氮化硅、氮氧化硅或其他适合的介电材料。举例来说，间隙壁结构SP可包括一第一间隙壁42以及一第二间隙壁44，第一间隙壁42可设置在第二间隙壁44与栅极结构40之间，且第一间隙壁42的材料组成可不同于第二间隙壁44的材料组成，但并不以此为限。在一些实施例中，栅极结构40以及第一间隙壁42可在垂直方向D1上设置在栅极氧化物层30的第一部分P1的上表面TS5上，在水平方向D2上位于栅极结构40与第一源极/漏极区52之间的第二间隙壁44可在垂直方向D1上设置在栅极氧化物层30的第一部分P1的上表面TS5上以及栅极氧化物层30的第二部分P2的第一凹陷上表面(例如上表面TS3)上，而在水平方向D2上位于栅极结构40与第二源极/漏极区54之间的第二间隙壁44可在垂直方向D1上设置在栅极氧化物层30的第一部分P1的上表面TS5上以及栅极氧化物层30的第三部分P3的第二凹陷上表面(例如上表面TS4)上，但并不以此为限。
在一些实施例中，通过具有上述第一部分P1、第二部分P2以及第三部分P3的栅极氧化物层30的表面起伏设计(例如上述的W字形结构)，可增加对形成在栅极氧化物层30上的栅极结构40或/及间隙壁结构SP的支撑稳定性，进而可对制作工艺良率有正面帮助。此外，在一些实施例中，半导体装置101可还包括一第一硅化物层62以及一第二硅化物层64分别设置在第一源极/漏极区52与第二源极/漏极区54上。第一硅化物层62与第二硅化物层64可包括硅化物导电材料例如金属硅化物材料，但并不以此为限。上述的金属硅化物可包括钴-金属硅化物(cobalt-silicide)、镍-金属硅化物(nickel-silicide)或其他适合的金属硅化物。在一些实施例中，第一硅化物层62与第二硅化物层64可分别与栅极氧化物层30的第二部分P2与第三部分P3直接相连，但并不以此为限。
请参阅图1至图7。图2至图7所绘示为本发明第一实施例的半导体装置的制作方法示意图，其中图3绘示了图2之后的状况示意图，图4绘示了图3之后的状况示意图，图5绘示了图4之后的状况示意图，图6绘示了图5之后的状况示意图，而图7绘示了图6之后的状况示意图。在一些实施例中，图1可被视为绘示了图7之后的状况示意图，但并不以此为限。如图1所示，本实施例的半导体装置101的制作方法可包括下列步骤。首先，在半导体基底10中形成第一漂移区22。在半导体基底10上形成栅极氧化物层30。在栅极氧化物层30上形成栅极结构40，且第一漂移区22位于栅极结构40的一侧。在第一漂移区22中形成第一源极/漏极区52。栅极氧化物层30包括第一部分P1以及第二部分P2。第一部分P1的至少一部分在垂直方向D1上设置在栅极结构40与半导体基底10之间。第二部分P2在水平方向D2上设置在栅极氧化物层30的第一部分P1与第一源极/漏极区52之间。栅极氧化物层30的第二部分P2包括底部BM3向下延伸以及第一凹陷上表面(例如上表面TS3)在垂直方向D1上位于底部BM3之上。第一漂移区22的一部分在垂直方向D1上位于栅极氧化物层30的第一部分P1与第二部分P2的下方。
进一步说明，本实施例的制作方法可包括但并不限于下列步骤。如图2所示，可在半导体基底10的上表面S1上形成图案化掩模层12，并利用图案化掩模层12作为蚀刻掩模对半导体基底10进行蚀刻制作工艺而在半导体基底10中形成多个沟槽(例如第一沟槽TR1与第二沟槽TR2)。图案化掩模层12可包括氮化物(例如氮化硅)或其他适合的掩模材料。如图2与图3所示，在形成第一沟槽TR1与第二沟槽TR2之后，可将图案化掩模层12移除并在半导体基底10上形成图案化掩模层14，而图案化掩模层14可包括光致抗蚀剂材料或其他适合的掩模材料。然后，可利用图案化掩模层14为掩模对半导体基底10进行一掺杂制作工艺91，用以在半导体基底10中形成第一漂移区22与第二漂移区24。掺杂制作工艺91可包括离子注入制作工艺或其他适合的掺杂方式。在一些实施例中，在水平方向D2上位于第一沟槽TR1与第二沟槽TR2之间的半导体基底10的一部分可被图案化掩模层14覆盖，而在第一漂移区22与第二漂移区24形成之后，在水平方向D2上位于第一漂移区22与第二漂移区24之间的半导体基底10的至少一部分可被视为沟道区10C，故沟道区10C的至少一部分可被视为半导体基底10在掺杂制作工艺91中被图案化掩模层14覆盖的区域，但并不以此为限。
在一些实施例中，第一漂移区22的一部分(例如第一部分22A)可在垂直方向D1上形成在半导体基底10的上表面S1之下，而第一漂移区22的另一部分(例如第二部分22B)可在垂直方向D1上形成在第一沟槽TR1的下方且在位于第一沟槽TR1在水平方向D2上的两相对侧。相似地，第二漂移区24的一部分(例如第一部分24A)可在垂直方向D1上形成在半导体基底10的上表面S1之下，而第二漂移区24的另一部分(例如第二部分24B)可在垂直方向D1上形成在第二沟槽TR2的下方且在位于第二沟槽TR2在水平方向D2上的两相对侧。在一些实施例中，通过掺杂制作工艺91形成的第一漂移区22与第二漂移区24的区域分布会受到第一沟槽TR1与第二沟槽TR2影响。举例来说，第一漂移区22的第二部分22B的底部BM1的形状可与第一沟槽TR1的形状相似，而第二漂移区24的第二部分24B的底部BM2的形状可与第二沟槽TR2的形状相似，但并不以此为限。在一些实施例中，第一漂移区22的第二部分22B可具有一凹陷上表面(例如图3中所示的上表面TS1)，上表面TS1可为第一沟槽TR1的表面，且上表面TS1可与第一漂移区22的第二部分22B的底部BM1在垂直方向D1上对应设置且大体上彼此重叠。相似地，第二漂移区24的第二部分24B可具有一凹陷上表面(例如图3中所示的上表面TS2)，上表面TS2可为第二沟槽TR2的表面，且上表面TS2可与第二漂移区24的第二部分24B的底部BM2在垂直方向D1上对应设置且大体上彼此重叠。
如图3与图4所示，在第一漂移区22与第二漂移区24形成之后，可将图案化掩模层14移除并在半导体基底10上形成图案化掩模层26，而图案化掩模层26可包括氮化物(例如氮化硅)或其他适合的掩模材料。在一些实施例中，图案化掩模层26可在垂直方向D1上覆盖第一漂移区22的第一部分22A与第二漂移区24的第一部分24A，而第一漂移区22的第二部分22B、第二漂移区24的第二部分24B以及沟道区10C则可没有被图案化掩模层26覆盖而被暴露出。然后，如图4与图5所示，在图案化掩模层26形成之后，可进行一氧化制作工艺92，用以形成栅极氧化物层30，而氧化制作工艺92可包括热氧化制作工艺或其他适合的氧化方法。换句话说，栅极氧化物层30可在上述图3所示的掺杂制作工艺91之后通过氧化制作工艺92形成，且栅极氧化物层30可由未被图案化掩模层26覆盖的第一漂移区22的第二部分22B、第二漂移区24的第二部分24B以及沟道区10C被氧化制作工艺92氧化而形成。举例来说，半导体基底10的沟道区10C的一部分、与沟道区10C相邻的第一漂移区22的一部分以及与沟道区10C相邻的第二漂移区24的一部分可被氧化制作工艺92氧化而成为栅极氧化物层30的第一部分P1的至少一部分，位于第一沟槽TR1下方的第一漂移区22的一部分可被氧化制作工艺92氧化而成为栅极氧化物层30的第二部分P2的至少一部分，而位于第二沟槽TR2下方的第二漂移区24的一部分可被氧化制作工艺92氧化而成为栅极氧化物层30的第三部分P3的至少一部分，但并不以此为限。
在一些实施例中，受到不同部分的被氧化速率差异影响，栅极氧化物层30的第一部分P1的厚度(例如上表面TS5与底部BM5之间在垂直方向D1上的距离)可不同于第二部分P2的厚度(例如上表面TS3与底部BM3之间在垂直方向D1上的距离或最短距离)或/及第三部分P3的厚度(例如上表面TS4与底部BM4之间在垂直方向D1上的距离或最短距离)，但并不以此为限。举例来说，栅极氧化物层30的第一部分P1的厚度可大于第二部分P2的厚度或/及第三部分P3的厚度。此外，在一些实施例中，受到上述沟槽的深度状况影响，第二部分P2的上表面TS3或/及第三部分P3的上表面TS4可在垂直方向D1上低于第一部分P1的底部BM5，但并不以此为限。如图5与图6所示，在形成栅极氧化物层30之后，可将图案化掩模层26移除而暴露出第一漂移区22的第一部分22A与第二漂移区24的第一部分24A。值得说明的是，在本发明中，用以形成第一漂移区22、第二漂移区24以及栅极氧化物层30的制作方法可包括上述图2至图5所示的步骤但并不以此为限。换句话说，也可视设计需要以其他适合的制作方法形成图6与图1中所示的第一漂移区22、第二漂移区24以及栅极氧化物层30。
然后，如图7所示，可形成栅极结构40并在栅极结构40的侧壁上形成间隙壁结构SP。在一些实施例中，栅极结构40可形成在栅极氧化物层30的第一部分P1的上表面TS5上，而间隙壁结构SP可在垂直方向D1上形成在栅极氧化物层30的第一部分P1、第二部分P2以及第三部分P3上。举例来说，第一间隙壁42可在垂直方向D1上形成在上表面TS5上，而第二间隙壁44可在垂直方向D1上部分形成在上表面TS5上且部分形成在栅极氧化物层30的第二部分P2的上表面TS3与第三部分P3的上表面TS4上，但并不以此为限。此外，栅极氧化物层30的第二部分P2的一部分可在水平方向D2上设置在第一漂移区22的第一部分22A与第二间隙壁44之间而使间隙壁结构SP与第一漂移区22的第一部分22A互相分离，而栅极氧化物层30的第三部分P3的一部分可在水平方向D2上设置在第二漂移区24的第一部分24A与第二间隙壁44之间而使间隙壁结构SP与第二漂移区24的第一部分24A互相分离。
如图7与图1所示，可在第一漂移区22的第一部分22A与第二漂移区24的第一部分24A中分别形成第一源极/漏极区52与第二源极/漏极区54，并在第一源极/漏极区52与第二源极/漏极区54上分别形成第一硅化物层62与第二硅化物层64。在一些实施例中，第一硅化物层62与第二硅化物层64可以自对准的方式形成，故第一硅化物层62可与栅极氧化物层30的第二部分P2直接相连且与间隙壁结构SP互相分离，且第二硅化物层64可与栅极氧化物层30的第三部分P3直接相连且与间隙壁结构SP互相分离，但并不以此为限。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图8。图8所绘示为本发明第二实施例的半导体装置102的示意图。如图8所示，在半导体装置102中，栅极氧化物层30可具有第一部分P1与第二部分P2而不具有第一实施例中所述的第三部分。此外，第二漂移区24可不具有向下延伸的底部，故第二漂移区24的底部可在垂直方向D1上高于第一漂移区22的第二部分22B的底部BM1或/及栅极氧化物层30的第二部分P2的底部BM3。在一些实施例中，设置在具有朝向底表面S2突出与延伸的底部BM1的第一漂移区22中的第一源极/漏极区52可为漏极区，而设置不在具有朝向底表面S2突出与延伸的底部的第二漂移区24中的第二源极/漏极区54可为源极区，但并不以此为限。此外，第二间隙壁44的一部分可在水平方向D2上设置在栅极氧化物层30的第一部分P1与第二硅化物层64之间，且第二间隙壁44可直接接触第二硅化物层64以及第二漂移区24，但并不以此为限。
请参阅图8至图10。图9与图10所绘示为本发明第二实施例的半导体装置102的制作方法示意图，而图10绘示了图9之后的状况示意图。在一些实施例中，图8可被视为绘示了图10之后的状况示意图，但并不以此为限。如图9所示，在一些实施例中，在掺杂制作工艺91之前可在半导体基底10中形成第一沟槽TR1而未形成上述第一实施例中的第二沟槽，故第二漂移区24可并未形成在沟槽的下方。然后，如图9与图10所示，由于第二漂移区24并未形成在沟槽的下方，故在进行氧化制作工艺92时，图案化掩模层26可覆盖第一漂移区22的第一部分22A而未覆盖第一漂移区22的第二部分22B、沟道区10C以及第二漂移区24，而栅极氧化物层30的第一部分P1可由未被图案化掩模层26覆盖的沟道区10C的一部分、第一漂移区22的第二部分22B的一部分以及第二漂移区24的一部分被氧化制作工艺92氧化而形成，但并不以此为限。然后，如图10与图8所示，可接着形成栅极结构40、间隙壁结构SP、第一源极/漏极区52、第二源极/漏极区54、第一硅化物层62以及第二硅化物层64，从而形成半导体装置102。在一些实施例中，栅极氧化物层30的第一部分P1的一部分可在形成第一间隙壁42的步骤之后被移除，由此使第二间隙壁44的一部分可形成在第二漂移区24上并可利用此部分的第二间隙壁44当作掩模以形成第二源极/漏极区54与第二硅化物层64，但并不以此为限。
综上所述，在本发明的半导体装置以及其制作方法中，可利用具有向下延伸的底部与对应的凹陷上表面的栅极氧化物层使得位于栅极氧化物层下方的漂移区中的电流路径可在垂直方向上向下延伸，故可通过增长电流路径来改善半导体装置的电性表现(例如降低边缘电场、提升对热载流子注入的承受能力等)或/及可在一定电流路径的规格要求下相对缩小漂移区以及半导体装置的所占面积而有助于增加半导体装置的设置数量或/及设置密度。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体装置，包括：
半导体基底；
栅极结构，设置在该半导体基底上；
第一漂移区，设置在该半导体基底中且位于该栅极结构的一侧；
一第一源极/漏极区，设置在该第一漂移区中；以及
栅极氧化物层，设置在该半导体基底上，其中该栅极氧化物层包括：
第一部分，其中该第一部分的至少一部分在垂直方向上设置在该栅极结构与该半导体基底之间；以及
第二部分，在水平方向上设置在该栅极氧化物层的该第一部分与该第一源极/漏极区之间，其中该栅极氧化物层的该第二部分包括底部向下延伸以及第一凹陷上表面在该垂直方向上位于该底部之上，且该第一漂移区的一部分在该垂直方向上位于该栅极氧化物层的该第一部分与该第二部分的下方。
2.如权利要求1所述的半导体装置，其中该栅极氧化物层的该第二部分与该栅极氧化物层的该第一部分直接相连。
3.如权利要求1所述的半导体装置，其中该栅极氧化物层的该第一部分的底部在该垂直方向上高于该栅极氧化物层的该第二部分的该底部。
4.如权利要求1所述的半导体装置，其中设置在该栅极氧化物层的该第二部分下方的该第一漂移区在该水平方向上围绕该栅极氧化物层的该第二部分的该底部。
5.如权利要求1所述的半导体装置，其中该栅极氧化物层的该第二部分共形地设置在该第一漂移区上。
6.如权利要求1所述的半导体装置，还包括：
间隙壁结构，设置在该栅极结构的侧壁上，其中该间隙壁结构在该垂直方向上设置在该栅极氧化物层的该第一部分与该第二部分上。
7.如权利要求6所述的半导体装置，其中该间隙壁结构的一部分在该垂直方向上设置在该栅极氧化物层的该第二部分的该第一凹陷上表面上。
8.如权利要求1所述的半导体装置，还包括：
第二漂移区，设置在该半导体基底中，其中该第一漂移区与该第二漂移区分别位于设置在该栅极结构下方的该半导体基底在该水平方向上的两相对侧；以及
第二源极/漏极区，设置在该第二漂移区中，其中该第一源极/漏极区与该第二源极/漏极区分别位于该栅极结构在该水平方向上的两相对侧，且该栅极氧化物层还包括：
第三部分，在该水平方向上设置在该栅极氧化物层的该第一部分与该第二源极/漏极区之间，其中该栅极氧化物层的该第三部分包括底部向下延伸以及第二凹陷上表面在该垂直方向上位于该第三部分的该底部之上，且该第二漂移区的一部分在该垂直方向上位于该栅极氧化物层的该第一部分与该第三部分的下方。
9.如权利要求1所述的半导体装置，其中该栅极氧化物层的该第三部分与该栅极氧化物层的该第一部分直接相连。
10.如权利要求1所述的半导体装置，其中该栅极氧化物层的该第一部分的底部在该垂直方向上高于该栅极氧化物层的该第三部分的该底部。
11.一种半导体装置的制作方法，包括：
在半导体基底中形成第一漂移区；
在该半导体基底上形成栅极氧化物层；
在该栅极氧化物层上形成栅极结构，其中该第一漂移区位于该栅极结构的一侧；以及
在该第一漂移区中形成第一源极/漏极区，其中该栅极氧化物层包括：
第一部分，其中该第一部分的至少一部分在垂直方向上设置在该栅极结构与该半导体基底之间；以及
第二部分，在水平方向上设置在该栅极氧化物层的该第一部分与该第一源极/漏极区之间，其中该栅极氧化物层的该第二部分包括底部向下延伸以及第一凹陷上表面在该垂直方向上位于该底部之上，且该第一漂移区的一部分在该垂直方向上位于该栅极氧化物层的该第一部分与该第二部分的下方。
12.如权利要求11所述的半导体装置的制作方法，其中形成该第一漂移区的方法包括：
在该半导体基底中形成第一沟槽；以及
在形成该第一沟槽之后，进行掺杂制作工艺，用以在该半导体基底中形成该第一漂移区，其中该第一漂移区的一部分在该垂直方向上形成在该第一沟槽的下方且在位于该第一沟槽在该水平方向上的两相对侧。
13.如权利要求12所述的半导体装置的制作方法，其中该栅极氧化物层是在该掺杂制作工艺之后通过氧化制作工艺形成，且位于该第一沟槽下方的该第一漂移区的一部分被该氧化制作工艺氧化而成为该栅极氧化物层的该第二部分的至少一部分。
14.如权利要求13所述的半导体装置的制作方法，其中该半导体基底的区域在该掺杂制作工艺中被图案化掩模层覆盖，且该半导体基底的该区域的一部分被该氧化制作工艺氧化而成为该栅极氧化物层的该第一部分的至少一部分。
15.如权利要求11所述的半导体装置的制作方法，其中该栅极氧化物层的该第一部分的底部在该垂直方向上高于该栅极氧化物层的该第二部分的该底部。
16.如权利要求11所述的半导体装置的制作方法，还包括：
在该半导体基底中形成第二漂移区，其中该第一漂移区与该第二漂移区分别位于设置在该栅极结构下方的该半导体基底在该水平方向上的两相对侧；以及
在该第二漂移区中形成第二源极/漏极区，其中该第一源极/漏极区与该第二源极/漏极区分别位于该栅极结构在该水平方向上的两相对侧，且该栅极氧化物层还包括：
第三部分，在该水平方向上设置在该栅极氧化物层的该第一部分与该第二源极/漏极区之间，其中该栅极氧化物层的该第三部分包括底部向下延伸以及第二凹陷上表面在该垂直方向上位于该第三部分的该底部之上，且该第二漂移区的一部分在该垂直方向上位于该栅极氧化物层的该第一部分与该第三部分的下方。
17.如权利要求16所述的半导体装置的制作方法，其中形成该第一漂移区与该第二漂移区的方法包括：
在该半导体基底中形成第一沟槽与第二沟槽；以及
在形成该第一沟槽与该第二沟槽之后，进行掺杂制作工艺，用以在该半导体基底中形成该第一漂移区与该第二漂移区，其中该第一漂移区的一部分在该垂直方向上形成在该第一沟槽的下方且在位于该第一沟槽在该水平方向上的两相对侧，且该第二漂移区的一部分在该垂直方向上形成在该第二沟槽的下方且在位于该第二沟槽在该水平方向上的两相对侧。
18.如权利要求17所述的半导体装置的制作方法，其中该栅极氧化物层是在该掺杂制作工艺之后通过氧化制作工艺形成，位于该第一沟槽下方的该第一漂移区的一部分被该氧化制作工艺氧化而成为该栅极氧化物层的该第二部分的至少一部分，且位于该第二沟槽下方的该第二漂移区的一部分被该氧化制作工艺氧化而成为该栅极氧化物层的该第三部分的至少一部分。
19.如权利要求11所述的半导体装置的制作方法，还包括：
在该栅极结构的侧壁上形成间隙壁结构，其中该间隙壁结构在该垂直方向上形成在该栅极氧化物层的该第一部分与该第二部分上。
20.如权利要求19所述的半导体装置的制作方法，其中该间隙壁结构的一部分在该垂直方向上形成在该栅极氧化物层的该第二部分的该第一凹陷上表面上。
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Publication number Priority date Publication date Assignee Title
WO1998012741A1 (en) * 1996-09-18 1998-03-26 Advanced Micro Devices, Inc. Short channel non-self aligned vmos field effect transistor
US6580101B2 (en) * 2000-04-25 2003-06-17 The Furukawa Electric Co., Ltd. GaN-based compound semiconductor device
US7859021B2 (en) * 2007-08-29 2010-12-28 Sanken Electric Co., Ltd. Field-effect semiconductor device
US7804130B1 (en) * 2008-08-26 2010-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned V-channel MOSFET
US7888734B2 (en) 2008-12-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. High-voltage MOS devices having gates extending into recesses of substrates
JP5367429B2 (ja) * 2009-03-25 2013-12-11 古河電気工業株式会社 ＧａＮ系電界効果トランジスタ
DE102011087845B4 (de) * 2011-12-06 2015-07-02 Infineon Technologies Ag Laterales transistorbauelement und verfahren zu dessen herstellung
US8878275B2 (en) * 2013-02-18 2014-11-04 Fairchild Semiconductor Corporation LDMOS device with double-sloped field plate
KR102177431B1 (ko) * 2014-12-23 2020-11-11 주식회사 키 파운드리 반도체 소자
JP7476485B2 (ja) * 2019-05-17 2024-05-01 富士電機株式会社 窒化物半導体装置
CN114188409A (zh) * 2020-09-15 2022-03-15 联华电子股份有限公司 半导体装置以及其制作方法

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