JPH05110083A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH05110083A JPH05110083A JP26648291A JP26648291A JPH05110083A JP H05110083 A JPH05110083 A JP H05110083A JP 26648291 A JP26648291 A JP 26648291A JP 26648291 A JP26648291 A JP 26648291A JP H05110083 A JPH05110083 A JP H05110083A
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- 230000005669 field effect Effects 0.000 title claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000012535 impurity Substances 0.000 abstract description 15
- 230000003247 decreasing effect Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 21
- 238000004519 manufacturing process Methods 0.000 description 14
- 239000000758 substrate Substances 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
(57)【要約】
【目的】 ＦＥＴを微細化する場合にドレイン電流量が
減少するのを抑制する。 【構成】 ＦＥＴ28の素子形成領域42にゲートの長さ方
向に平行に延在する複数個の溝39を設け、溝39を設けた
素子形成領域42上に順次にゲート酸化膜32及びゲート電
極34を設ける。そしてソース領域36及びドレイン領域38
を、ゲート電極34を挟むように配置して、素子形成領域
42に設ける。ソース領域36及びドレイン領域38はゲート
電極34をマスクとして素子形成領域42に不純物を添加し
て形成した不純物添加領域である。素子形成領域42の溝
を設けた部分ではドレイン電流が流れる方向と交差する
方向における素子形成領域42の表層部分の長さが溝39を
設けない場合よりも長くなり、従って実効的なゲート幅
が増加する。この結果、目的を達成できる。
減少するのを抑制する。 【構成】 ＦＥＴ28の素子形成領域42にゲートの長さ方
向に平行に延在する複数個の溝39を設け、溝39を設けた
素子形成領域42上に順次にゲート酸化膜32及びゲート電
極34を設ける。そしてソース領域36及びドレイン領域38
を、ゲート電極34を挟むように配置して、素子形成領域
42に設ける。ソース領域36及びドレイン領域38はゲート
電極34をマスクとして素子形成領域42に不純物を添加し
て形成した不純物添加領域である。素子形成領域42の溝
を設けた部分ではドレイン電流が流れる方向と交差する
方向における素子形成領域42の表層部分の長さが溝39を
設けない場合よりも長くなり、従って実効的なゲート幅
が増加する。この結果、目的を達成できる。
Description
【０００１】
【産業上の利用分野】この発明は電界効果トランジスタ
の構造に関する。
の構造に関する。
【０００２】
【従来の技術】現在、超ＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ
Ｓｃａｌｅ Ｉｎｔｅｇｒａ−ｔｉｏｎ）を構成する
基本素子として、ＭＯＳ構造の電界効果トランジスタ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｆｉｅｌｄ Ｅｆ−ｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ：ＭＯＳＦＥＴと称す）が広く用いられている。以
下、図面を参照し、従来のＭＯＳＦＥＴの構造につき概
略的に説明する。尚、ＭＯＳＦＥＴの製造方法及び素子
構造の詳細に関しては、例えば文献１：超高速ＭＯＳデ
バイス 培風館 昭和６１年２月１０日 ｐ１１７〜１
２５を参照されたい。
Ｓｃａｌｅ Ｉｎｔｅｇｒａ−ｔｉｏｎ）を構成する
基本素子として、ＭＯＳ構造の電界効果トランジスタ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｆｉｅｌｄ Ｅｆ−ｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ：ＭＯＳＦＥＴと称す）が広く用いられている。以
下、図面を参照し、従来のＭＯＳＦＥＴの構造につき概
略的に説明する。尚、ＭＯＳＦＥＴの製造方法及び素子
構造の詳細に関しては、例えば文献１：超高速ＭＯＳデ
バイス 培風館 昭和６１年２月１０日 ｐ１１７〜１
２５を参照されたい。
【０００３】図１０（Ａ）及び（Ｂ）は従来のＭＯＳＦ
ＥＴの要部構成を概略的に示す断面図及び平面図であ
り、図１０（Ａ）は図１０（Ｂ）のＡ−Ａ線に沿って取
った断面を示す。図においては超ＬＳＩが備えるＭＯＳ
ＦＥＴ１素子に着目して、その要部構成を示した。
ＥＴの要部構成を概略的に示す断面図及び平面図であ
り、図１０（Ａ）は図１０（Ｂ）のＡ−Ａ線に沿って取
った断面を示す。図においては超ＬＳＩが備えるＭＯＳ
ＦＥＴ１素子に着目して、その要部構成を示した。
【０００４】図１０（Ａ）〜（Ｂ）にも示すように、Ｆ
ＥＴ１０は基板１２とゲート酸化膜１６及びゲート電極
１８と、ソース領域２０及びドレイン領域２２とを備え
る。基板１２上には、超ＬＳＩが備えるＦＥＴ１０とこ
れ以外の素子とを電気的に分離するためのフィールド酸
化膜２４を設け、フィールド酸化膜２４に基板１２の素
子形成領域１４を露出する窓２６を設ける。そして窓２
４を介し露出する素子形成領域１４上に順次にゲート酸
化膜１６及びゲート電極１８を設ける。またソース領域
２０及びドレイン領域２２をゲート電極１８の一方及び
他方の側部に隣接させて素子形成領域１４に設ける。図
中、ソース領域２０及びドレイン領域２２に点を付して
示した。
ＥＴ１０は基板１２とゲート酸化膜１６及びゲート電極
１８と、ソース領域２０及びドレイン領域２２とを備え
る。基板１２上には、超ＬＳＩが備えるＦＥＴ１０とこ
れ以外の素子とを電気的に分離するためのフィールド酸
化膜２４を設け、フィールド酸化膜２４に基板１２の素
子形成領域１４を露出する窓２６を設ける。そして窓２
４を介し露出する素子形成領域１４上に順次にゲート酸
化膜１６及びゲート電極１８を設ける。またソース領域
２０及びドレイン領域２２をゲート電極１８の一方及び
他方の側部に隣接させて素子形成領域１４に設ける。図
中、ソース領域２０及びドレイン領域２２に点を付して
示した。
【０００５】
【発明が解決しようとする課題】しかしながら上述した
従来のＭＯＳＦＥＴは、ＬＳＩの集積度を高める際にい
くつかの問題点を生じる。以下、この点につき説明す
る。
従来のＭＯＳＦＥＴは、ＬＳＩの集積度を高める際にい
くつかの問題点を生じる。以下、この点につき説明す
る。
【０００６】ＬＳＩの集積度を高めるためにはその構成
要素であるＭＯＳＦＥＴを微細化しその占有面積を縮小
すればよいが、この際にスケーリング則に従ってＭＯＳ
ＦＥＴのゲート幅Ｗ及びゲート長Ｌ（図１０参照）を縮
小する必要がある。ゲート長Ｌの縮小は、ソースドレイ
ン間の電界強度を強めるのでドレイン電流の増加を促し
また動作速度を向上させるという利点をもたらす。しか
しドレイン電流はゲート幅Ｗに比例して増減するので、
ゲート幅Ｗの縮小はドレイン電流の低下をもたらし従っ
てゲート長Ｌの縮小によるドレイン電流の増加を打ち消
す。従ってゲート長Ｌの縮小によって必ずしも有効にド
レイン電流を増加させることはできなかった。
要素であるＭＯＳＦＥＴを微細化しその占有面積を縮小
すればよいが、この際にスケーリング則に従ってＭＯＳ
ＦＥＴのゲート幅Ｗ及びゲート長Ｌ（図１０参照）を縮
小する必要がある。ゲート長Ｌの縮小は、ソースドレイ
ン間の電界強度を強めるのでドレイン電流の増加を促し
また動作速度を向上させるという利点をもたらす。しか
しドレイン電流はゲート幅Ｗに比例して増減するので、
ゲート幅Ｗの縮小はドレイン電流の低下をもたらし従っ
てゲート長Ｌの縮小によるドレイン電流の増加を打ち消
す。従ってゲート長Ｌの縮小によって必ずしも有効にド
レイン電流を増加させることはできなかった。
【０００７】この発明の目的は、上述した従来の問題点
を解決し、微細化に伴うドレイン電流の減少を防止でき
る構造の電界効果トランジスタを提供することにある。
を解決し、微細化に伴うドレイン電流の減少を防止でき
る構造の電界効果トランジスタを提供することにある。
【０００８】
【課題を解決するための手段】この目的の達成を図るた
め、この発明の電界効果トランジスタは、半導体材料か
ら成る下地と、下地の素子形成領域上に順次に設けたゲ
ート酸化膜及びゲート電極と、ゲート電極を挟むように
配置して素子形成領域に設けたソース領域及びドレイン
領域とを備えて成る電界効果トランジスタにおいて、素
子形成領域の少なくともゲート電極直下の領域にソース
領域及びドレイン領域を結ぶ方向に延在させて溝を設け
たことを特徴とする。
め、この発明の電界効果トランジスタは、半導体材料か
ら成る下地と、下地の素子形成領域上に順次に設けたゲ
ート酸化膜及びゲート電極と、ゲート電極を挟むように
配置して素子形成領域に設けたソース領域及びドレイン
領域とを備えて成る電界効果トランジスタにおいて、素
子形成領域の少なくともゲート電極直下の領域にソース
領域及びドレイン領域を結ぶ方向に延在させて溝を設け
たことを特徴とする。
【０００９】
【作用】このような構造によれば、溝はソース領域及び
ドレイン領域を結ぶ方向に延在するので、素子形成領域
の溝を設けた部分ではドレイン電流が流れる方向と交差
する方向における素子形成領域の表層部分の長さＰが溝
を設けない場合よりも長くなり、従って実質的なゲート
幅が増加する。しかも平面的に見たときの素子形成領域
の面積を一定としたままであっても溝の配設個数及び又
は深さを増加させると長さＰが増加するので、平面的に
見たときの素子形成領域の面積を増加させずに実質的な
ゲート幅を増加させることができる。換言すれば、電界
効果トランジスタを微細化した場合に、平面的に見てゲ
ート幅が縮小しても、実質的なゲート幅を大きく取るこ
とによりドレイン電流の減少を抑制することができる。
ドレイン領域を結ぶ方向に延在するので、素子形成領域
の溝を設けた部分ではドレイン電流が流れる方向と交差
する方向における素子形成領域の表層部分の長さＰが溝
を設けない場合よりも長くなり、従って実質的なゲート
幅が増加する。しかも平面的に見たときの素子形成領域
の面積を一定としたままであっても溝の配設個数及び又
は深さを増加させると長さＰが増加するので、平面的に
見たときの素子形成領域の面積を増加させずに実質的な
ゲート幅を増加させることができる。換言すれば、電界
効果トランジスタを微細化した場合に、平面的に見てゲ
ート幅が縮小しても、実質的なゲート幅を大きく取るこ
とによりドレイン電流の減少を抑制することができる。
【００１０】
【実施例】以下、図面を参照し、この発明の実施例につ
き説明する。尚、図面はこの発明が理解できる程度に概
略的に示してあるにすぎず、従ってこの発明を図示例に
限定するものではない。
き説明する。尚、図面はこの発明が理解できる程度に概
略的に示してあるにすぎず、従ってこの発明を図示例に
限定するものではない。
【００１１】図１はこの発明の実施例の要部構成を概略
的に示す切欠斜視図である。この実施例のＦＥＴ２８は
ＬＳＩに搭載されるＭＯＳＦＥＴであり、図１において
はその要部構成を示した。
的に示す切欠斜視図である。この実施例のＦＥＴ２８は
ＬＳＩに搭載されるＭＯＳＦＥＴであり、図１において
はその要部構成を示した。
【００１２】この実施例のＦＥＴ２８は下地３０と、ゲ
ート酸化膜３２及びゲート電極３４と、ソース領域３６
及びドレイン領域３８と、溝３９とを備える。
ート酸化膜３２及びゲート電極３４と、ソース領域３６
及びドレイン領域３８と、溝３９とを備える。
【００１３】下地３０は第一導電型の半導体材料から成
る下地例えばｐ型Ｓｉ基板であり、この下地３０上に、
ＬＳＩに搭載されるＦＥＴ２８とこれ以外の電気回路素
子とを分離するためのフィールド酸化膜４０を設ける。
フィールド酸化膜４０は下地３０の素子形成領域４２を
露出する窓を備え、この素子形成領域４２上に順次にゲ
ート酸化膜３２及びゲート電極３４を設ける。そしてソ
ース領域３６及びドレイン領域３８をゲート電極３４を
挟むように配置して素子形成領域４２に設ける。ソース
領域３６及びドレイン領域３８は、第一導電型とは反対
の第二導電型の不純物例えばｎ型不純物を素子形成領域
４２に添加して形成した領域である。
る下地例えばｐ型Ｓｉ基板であり、この下地３０上に、
ＬＳＩに搭載されるＦＥＴ２８とこれ以外の電気回路素
子とを分離するためのフィールド酸化膜４０を設ける。
フィールド酸化膜４０は下地３０の素子形成領域４２を
露出する窓を備え、この素子形成領域４２上に順次にゲ
ート酸化膜３２及びゲート電極３４を設ける。そしてソ
ース領域３６及びドレイン領域３８をゲート電極３４を
挟むように配置して素子形成領域４２に設ける。ソース
領域３６及びドレイン領域３８は、第一導電型とは反対
の第二導電型の不純物例えばｎ型不純物を素子形成領域
４２に添加して形成した領域である。
【００１４】そして素子形成領域４２の少なくともゲー
ト電極３４直下の領域に、ソース領域３６及びドレイン
領域３８を結ぶ方向に延在させて溝３９を設ける。この
実施例では、複数の溝３９をゲート電極３４の長さ方向
に平行に延在させ、ゲート電極３４直下のみならずソー
ス領域３６及びドレイン領域３８にも設ける。ソース領
域３６及びドレイン領域３８にも溝３９を設けることに
より、ソース領域３６及びドレイン領域３８をそれぞれ
対応する電極と接続した際にこれら領域と電極との接触
面積を大きく取ることができ、従ってこれら領域と電極
とのコンタクト抵抗を低減できる。
ト電極３４直下の領域に、ソース領域３６及びドレイン
領域３８を結ぶ方向に延在させて溝３９を設ける。この
実施例では、複数の溝３９をゲート電極３４の長さ方向
に平行に延在させ、ゲート電極３４直下のみならずソー
ス領域３６及びドレイン領域３８にも設ける。ソース領
域３６及びドレイン領域３８にも溝３９を設けることに
より、ソース領域３６及びドレイン領域３８をそれぞれ
対応する電極と接続した際にこれら領域と電極との接触
面積を大きく取ることができ、従ってこれら領域と電極
とのコンタクト抵抗を低減できる。
【００１５】次にこの実施例のＦＥＴ２８の製造方法に
つき一例を挙げて説明する。図２〜図９はこの実施例の
製造工程の説明図である。図３（Ａ）〜（Ｂ）と図２、
図４〜図９それぞれの（Ａ）とはＦＥＴの製造途上にお
いてゲート電極直下に対応する領域の素子形成領域及び
その近傍部分の様子を、ゲート電極幅方向に沿って取っ
た断面で概略的に示す断面図、また図２及び図４〜図９
それぞれの（Ｂ）はＦＥＴの製造途上において素子形成
領域及びその近傍部分の様子を概略的に示す平面図であ
る。しかも図２、図４〜図９の（Ａ）及び（Ｂ）は同一
工程段階における断面図及び平面図である。
つき一例を挙げて説明する。図２〜図９はこの実施例の
製造工程の説明図である。図３（Ａ）〜（Ｂ）と図２、
図４〜図９それぞれの（Ａ）とはＦＥＴの製造途上にお
いてゲート電極直下に対応する領域の素子形成領域及び
その近傍部分の様子を、ゲート電極幅方向に沿って取っ
た断面で概略的に示す断面図、また図２及び図４〜図９
それぞれの（Ｂ）はＦＥＴの製造途上において素子形成
領域及びその近傍部分の様子を概略的に示す平面図であ
る。しかも図２、図４〜図９の（Ａ）及び（Ｂ）は同一
工程段階における断面図及び平面図である。
【００１６】この実施例のＦＥＴ２８を製造するに当た
り、下地３０として第一導電型の下地例えばｐ型Ｓｉ基
板を用意する。次いで図２（Ａ）及び（Ｂ）にも示すよ
うに、下地３０上にパッド酸化膜４４を形成する。パッ
ド酸化膜４４は、例えば熱酸化法により形成したＳｉＯ
2 膜であり、フィールド酸化膜４０形成時の応力緩和を
目的として形成される。次いでパッド酸化膜４４上に、
マスク形成用膜４６を積層する。マスク形成用膜４６は
酸化されにくい材料から成り例えばＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により
形成したＳｉ3 Ｎ4 膜である。次いでマスク形成用膜４
６上に、これのパターニングに用いるレジストパターン
４８を形成する。レジストパターン４８を素子形成領域
４２に対応する領域に、好ましくは素子形成領域４２よ
りも少し広くして形成する。
り、下地３０として第一導電型の下地例えばｐ型Ｓｉ基
板を用意する。次いで図２（Ａ）及び（Ｂ）にも示すよ
うに、下地３０上にパッド酸化膜４４を形成する。パッ
ド酸化膜４４は、例えば熱酸化法により形成したＳｉＯ
2 膜であり、フィールド酸化膜４０形成時の応力緩和を
目的として形成される。次いでパッド酸化膜４４上に、
マスク形成用膜４６を積層する。マスク形成用膜４６は
酸化されにくい材料から成り例えばＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により
形成したＳｉ3 Ｎ4 膜である。次いでマスク形成用膜４
６上に、これのパターニングに用いるレジストパターン
４８を形成する。レジストパターン４８を素子形成領域
４２に対応する領域に、好ましくは素子形成領域４２よ
りも少し広くして形成する。
【００１７】次に図３（Ａ）にも示すように、レジスト
パターン４８をマスクとしてマスク形成用膜４６をパタ
ーニングし、パターニングしたマスク形成用膜４６から
成るマスク５０を得る。この際、パッド酸化膜４４をパ
ターニングせずにマスク形成用膜４６のみを選択的にパ
ターニングする。次いでチャネルストッパ用の不純物例
えばＢイオンを素子形成領域４２の周辺部の下地３０に
選択的に添加する。図中、このイオンを添加した領域を
ばつ印を付して概略的に示した。
パターン４８をマスクとしてマスク形成用膜４６をパタ
ーニングし、パターニングしたマスク形成用膜４６から
成るマスク５０を得る。この際、パッド酸化膜４４をパ
ターニングせずにマスク形成用膜４６のみを選択的にパ
ターニングする。次いでチャネルストッパ用の不純物例
えばＢイオンを素子形成領域４２の周辺部の下地３０に
選択的に添加する。図中、このイオンを添加した領域を
ばつ印を付して概略的に示した。
【００１８】次に図３（Ｂ）にも示すように、レジスト
パターン４８を除去し、然る後マスク５０を用いて選択
的に下地３０を酸化し下地３０上にフィールド酸化膜４
０を形成する。マスク５０は酸化されにくいので下地３
０のマスク５０で覆われていない領域上に選択的に、フ
ィールド酸化膜４０が形成される。
パターン４８を除去し、然る後マスク５０を用いて選択
的に下地３０を酸化し下地３０上にフィールド酸化膜４
０を形成する。マスク５０は酸化されにくいので下地３
０のマスク５０で覆われていない領域上に選択的に、フ
ィールド酸化膜４０が形成される。
【００１９】次に図４（Ａ）〜（Ｂ）にも示すように、
マスク５０及びパッド酸化膜４４を除去し、フィールド
酸化膜４０に窓５２を形成する。窓５２を介し素子形成
領域４２の下地３０を露出させる。
マスク５０及びパッド酸化膜４４を除去し、フィールド
酸化膜４０に窓５２を形成する。窓５２を介し素子形成
領域４２の下地３０を露出させる。
【００２０】次に図５（Ａ）〜（Ｂ）にも示すように、
窓５２を介し露出する素子形成領域４２上に溝形成用の
マスク５４を形成する。マスク５４はゲート長さ方向に
延在するストライプ状の複数の窓５６を有する。素子形
成領域４２の溝形成部分を窓５６を介し露出し残りの部
分をマスク５４で覆う。然る後例えば従来周知のドライ
エッチング法により、素子形成領域４２の溝形成部分を
選択的にエッチング除去し、素子形成領域４２に溝３９
を形成する。溝３９を形成した後、マスク５４を除去す
る。
窓５２を介し露出する素子形成領域４２上に溝形成用の
マスク５４を形成する。マスク５４はゲート長さ方向に
延在するストライプ状の複数の窓５６を有する。素子形
成領域４２の溝形成部分を窓５６を介し露出し残りの部
分をマスク５４で覆う。然る後例えば従来周知のドライ
エッチング法により、素子形成領域４２の溝形成部分を
選択的にエッチング除去し、素子形成領域４２に溝３９
を形成する。溝３９を形成した後、マスク５４を除去す
る。
【００２１】図示例では、溝３９の配設個数を３個及び
深さを平面的に見た場合のゲート幅の１／４の長さとし
たが、これら配設個数及び深さは設計に応じて任意好適
に変更することができる。溝３９の深さ及び又は配設個
数を増減させることにより、実効的なゲート幅を増減さ
せることができる。実効的なゲート幅を増加させるには
素子形成領域４２の少なくともゲート電極直下に対応す
る領域（チャネル領域）に溝３９を設けてあればよい
が、図示例では溝３９を素子形成領域４２のソース領域
からドレイン領域まで延在させて設けた。ソース領域及
び又はドレイン領域に溝３９を設けることにより、ソー
ス領域及び又はドレイン領域と、対応する電極との間の
コンタクト抵抗を低減できる。
深さを平面的に見た場合のゲート幅の１／４の長さとし
たが、これら配設個数及び深さは設計に応じて任意好適
に変更することができる。溝３９の深さ及び又は配設個
数を増減させることにより、実効的なゲート幅を増減さ
せることができる。実効的なゲート幅を増加させるには
素子形成領域４２の少なくともゲート電極直下に対応す
る領域（チャネル領域）に溝３９を設けてあればよい
が、図示例では溝３９を素子形成領域４２のソース領域
からドレイン領域まで延在させて設けた。ソース領域及
び又はドレイン領域に溝３９を設けることにより、ソー
ス領域及び又はドレイン領域と、対応する電極との間の
コンタクト抵抗を低減できる。
【００２２】次に図６（Ａ）〜（Ｂ）にも示すように、
溝３９を設けた素子形成領域４２にゲート酸化膜形成用
の酸化膜５８を形成する。酸化膜５８は例えば、素子形
成領域４２を９００℃程度に加熱して熱酸化することに
より形成した膜厚３〜２０ｎｍ程度のＳｉＯ2 膜であ
る。次いで素子形成領域４２のチャネル部分に対ししき
い値電圧を制御するための不純物を例えばイオン注入法
により添加する。この際、溝３９の底部のみならず側壁
部分にも不純物を添加するため、下地３０の主平面（こ
の例ではＳｉ基板の基板面）に対して垂直な方向からの
みならず主平面に対して斜めの複数の方向から、溝３９
側壁部分へ、不純物を入射させるのがよい。図中、この
不純物を注入した領域を白抜き丸印を付して概略的に示
した。
溝３９を設けた素子形成領域４２にゲート酸化膜形成用
の酸化膜５８を形成する。酸化膜５８は例えば、素子形
成領域４２を９００℃程度に加熱して熱酸化することに
より形成した膜厚３〜２０ｎｍ程度のＳｉＯ2 膜であ
る。次いで素子形成領域４２のチャネル部分に対ししき
い値電圧を制御するための不純物を例えばイオン注入法
により添加する。この際、溝３９の底部のみならず側壁
部分にも不純物を添加するため、下地３０の主平面（こ
の例ではＳｉ基板の基板面）に対して垂直な方向からの
みならず主平面に対して斜めの複数の方向から、溝３９
側壁部分へ、不純物を入射させるのがよい。図中、この
不純物を注入した領域を白抜き丸印を付して概略的に示
した。
【００２３】次に図７（Ａ）〜（Ｂ）にも示すように、
酸化膜５８上にゲート電極形成用の膜例えばポリシリコ
ン膜６０を積層し、然る後ポリシリコン膜６０上にレジ
ストマスク６２を形成する。マスク６２はポリシリコン
膜６０のゲート電極形成部分を覆い残りの部分を露出す
る。
酸化膜５８上にゲート電極形成用の膜例えばポリシリコ
ン膜６０を積層し、然る後ポリシリコン膜６０上にレジ
ストマスク６２を形成する。マスク６２はポリシリコン
膜６０のゲート電極形成部分を覆い残りの部分を露出す
る。
【００２４】次に図８（Ａ）〜（Ｂ）にも示すように、
ポリシリコン膜６０のゲート電極形成部分を残存させ残
りの部分をエッチング除去して、残存するポリシリコン
膜６０から成るゲート電極３４を得ると共にフィールド
酸化膜４０を露出させる。次いで酸化膜５８のゲート電
極直下の部分を残存させ残りの部分をエッチング除去し
て、残存する酸化膜５８から成るゲート酸化膜３２を得
ると共に素子形成領域４２のソース及びドレイン領域の
溝３９を露出させる。次いでマスク６２を除去する。
ポリシリコン膜６０のゲート電極形成部分を残存させ残
りの部分をエッチング除去して、残存するポリシリコン
膜６０から成るゲート電極３４を得ると共にフィールド
酸化膜４０を露出させる。次いで酸化膜５８のゲート電
極直下の部分を残存させ残りの部分をエッチング除去し
て、残存する酸化膜５８から成るゲート酸化膜３２を得
ると共に素子形成領域４２のソース及びドレイン領域の
溝３９を露出させる。次いでマスク６２を除去する。
【００２５】次に図９（Ａ）〜（Ｂ）にも示すように、
窓５２を介し露出する素子形成領域４２のソース領域３
６及びドレイン領域３８に選択的に不純物例えばＡｓイ
オンを添加し、図１にも示すようにＦＥＴ２８の基本構
造を完成する。不純物を添加する際には例えば、ゲート
電極３４及びフィールド酸化膜４０をマスクとし、イオ
ン注入法により不純物を添加する。しかも溝３９の底部
のみならず側壁部分にも不純物を添加するため、下地３
０の主平面（この例ではＳｉ基板の基板面）に対して垂
直な方向からのみならず主平面に対して斜めの複数の方
向から、溝３９側壁部分へ、不純物を入射させるのがよ
い。図９（Ｂ）中、不純物を添加したソース領域３６及
びドレイン領域３８を点を付して示した。
窓５２を介し露出する素子形成領域４２のソース領域３
６及びドレイン領域３８に選択的に不純物例えばＡｓイ
オンを添加し、図１にも示すようにＦＥＴ２８の基本構
造を完成する。不純物を添加する際には例えば、ゲート
電極３４及びフィールド酸化膜４０をマスクとし、イオ
ン注入法により不純物を添加する。しかも溝３９の底部
のみならず側壁部分にも不純物を添加するため、下地３
０の主平面（この例ではＳｉ基板の基板面）に対して垂
直な方向からのみならず主平面に対して斜めの複数の方
向から、溝３９側壁部分へ、不純物を入射させるのがよ
い。図９（Ｂ）中、不純物を添加したソース領域３６及
びドレイン領域３８を点を付して示した。
【００２６】次に図示せずも、従来公知の方法により、
ゲート電極３４、ソース領域３６及びドレイン領域３８
上に中間絶縁膜を積層し、次いで中間絶縁膜にソース領
域３６及びドレイン領域３８を露出するコンタクト穴を
形成する。次いでコンタクト穴を介しソース領域３６及
びドレイン領域３８と接続する配線電極を中間絶縁膜上
に形成し、ＦＥＴ２８の配線を完了する。
ゲート電極３４、ソース領域３６及びドレイン領域３８
上に中間絶縁膜を積層し、次いで中間絶縁膜にソース領
域３６及びドレイン領域３８を露出するコンタクト穴を
形成する。次いでコンタクト穴を介しソース領域３６及
びドレイン領域３８と接続する配線電極を中間絶縁膜上
に形成し、ＦＥＴ２８の配線を完了する。
【００２７】この例では、ゲート長Ｌ（図９（Ｂ）参
照）を計測する方向と平行な方向に溝３９を延在させ、
溝３９の配設個数を３個及び深さを、平面的に見た場合
のゲート幅Ｗ１（図９（Ｂ）参照）の１／４の長さとし
たので、ＦＥＴ２８の実効的なゲート幅Ｗ２はＷ２＝Ｗ
１＋（Ｗ１／４）・６＝２．５・Ｗ１となる。従って平
面的に見た場合のゲート幅Ｗ１が従来と同じ大きさであ
っても、この実施例では実効的なゲート幅Ｗ２は平面的
に見た場合のゲート幅Ｗ１の２．５倍であるのでドレイ
ン電流量を従来の場合の２．５倍に増やせその結果ＦＥ
Ｔの動作速度を従来よりも速くすることができる。観点
を変えれば、ドレイン電流量を従来と同じとして比較し
た場合、この実施例では平面的に見た場合のゲート幅Ｗ
１を従来の１／２．５倍に縮小でき、これはＬＳＩの集
積化に大きく寄与するものである。
照）を計測する方向と平行な方向に溝３９を延在させ、
溝３９の配設個数を３個及び深さを、平面的に見た場合
のゲート幅Ｗ１（図９（Ｂ）参照）の１／４の長さとし
たので、ＦＥＴ２８の実効的なゲート幅Ｗ２はＷ２＝Ｗ
１＋（Ｗ１／４）・６＝２．５・Ｗ１となる。従って平
面的に見た場合のゲート幅Ｗ１が従来と同じ大きさであ
っても、この実施例では実効的なゲート幅Ｗ２は平面的
に見た場合のゲート幅Ｗ１の２．５倍であるのでドレイ
ン電流量を従来の場合の２．５倍に増やせその結果ＦＥ
Ｔの動作速度を従来よりも速くすることができる。観点
を変えれば、ドレイン電流量を従来と同じとして比較し
た場合、この実施例では平面的に見た場合のゲート幅Ｗ
１を従来の１／２．５倍に縮小でき、これはＬＳＩの集
積化に大きく寄与するものである。
【００２８】またＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ ＭＯＳ）構造のＬＳＩでは、ｎチャネル及びｐチャ
ネルＭＯＳＦＥＴのそれぞれのドレイン電流量を、動作
速度が最大に成るようにそれぞれ個別に最適化すること
が重要である。この実施例ではこの発明をｎチャネルＭ
ＯＳＦＥＴに適用した例につき説明したが、この発明を
ＣＭＯＳ構造のＬＳＩが備えるｎチャネル及びｐチャネ
ルＭＯＳＦＥＴの双方に適用すれば、溝の深さ及び配設
個数を任意好適に設計することにより、動作速度を最大
とするようにｎチャネル及びｐチャネルＭＯＳＦＥＴそ
れぞれのドレイン電流量を最適化することが容易とな
る。
ｙ ＭＯＳ）構造のＬＳＩでは、ｎチャネル及びｐチャ
ネルＭＯＳＦＥＴのそれぞれのドレイン電流量を、動作
速度が最大に成るようにそれぞれ個別に最適化すること
が重要である。この実施例ではこの発明をｎチャネルＭ
ＯＳＦＥＴに適用した例につき説明したが、この発明を
ＣＭＯＳ構造のＬＳＩが備えるｎチャネル及びｐチャネ
ルＭＯＳＦＥＴの双方に適用すれば、溝の深さ及び配設
個数を任意好適に設計することにより、動作速度を最大
とするようにｎチャネル及びｐチャネルＭＯＳＦＥＴそ
れぞれのドレイン電流量を最適化することが容易とな
る。
【００２９】この発明は上述した実施例にのみ限定され
るものではなく、従って各構成成分の形状、配設位置、
形成材料、形成方法、数値的条件、延在方向、数値的条
件及びそのほかを任意好適に変更することができる。
るものではなく、従って各構成成分の形状、配設位置、
形成材料、形成方法、数値的条件、延在方向、数値的条
件及びそのほかを任意好適に変更することができる。
【００３０】
【発明の効果】上述した説明からも明らかなように、こ
の発明の電界効果トランジスタによれば、溝はソース領
域及びドレイン領域を結ぶ方向に延在するので、素子形
成領域の溝を設けた部分ではドレイン電流が流れる方向
と交差する方向における素子形成領域の表層部分の長さ
Ｐが溝を設けない場合よりも長くなり、従って実効的な
ゲート幅が増加する。従ってこの発明によれば、平面的
に見た場合のゲート幅が従来と同じ大きさであっても、
実効的なゲート幅を平面的に見た場合のゲート幅よりも
大きくすることができるのでドレイン電流量を従来より
も増加させこれにより動作速度を従来よりも速くするこ
とができる。
の発明の電界効果トランジスタによれば、溝はソース領
域及びドレイン領域を結ぶ方向に延在するので、素子形
成領域の溝を設けた部分ではドレイン電流が流れる方向
と交差する方向における素子形成領域の表層部分の長さ
Ｐが溝を設けない場合よりも長くなり、従って実効的な
ゲート幅が増加する。従ってこの発明によれば、平面的
に見た場合のゲート幅が従来と同じ大きさであっても、
実効的なゲート幅を平面的に見た場合のゲート幅よりも
大きくすることができるのでドレイン電流量を従来より
も増加させこれにより動作速度を従来よりも速くするこ
とができる。
【００３１】また平面的に見たときの素子形成領域の面
積を一定としたままであっても溝の配設個数及び又は深
さを増加させると長さＰが増加するので、平面的に見た
ときの素子形成領域の面積を増加させずに実効的なゲー
ト幅を増加させることができる。従ってこの発明によれ
ば、ドレイン電流量を従来と同じとして比較した場合、
平面的に見た場合のゲート幅を縮小することができるの
で従来よりも素子構造を微細化できる。
積を一定としたままであっても溝の配設個数及び又は深
さを増加させると長さＰが増加するので、平面的に見た
ときの素子形成領域の面積を増加させずに実効的なゲー
ト幅を増加させることができる。従ってこの発明によれ
ば、ドレイン電流量を従来と同じとして比較した場合、
平面的に見た場合のゲート幅を縮小することができるの
で従来よりも素子構造を微細化できる。
【図１】この発明の実施例の基本構造を概略的に示す要
部切欠斜視図である。
部切欠斜視図である。
【図２】（Ａ）及び（Ｂ）は同一工程段階における製造
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
【図３】（Ａ）及び（Ｂ）は異なる工程段階における製
造途上の様子を概略的に示す要部断面図である。
造途上の様子を概略的に示す要部断面図である。
【図４】（Ａ）及び（Ｂ）は同一工程段階における製造
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
【図５】（Ａ）及び（Ｂ）は同一工程段階における製造
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
【図６】（Ａ）及び（Ｂ）は同一工程段階における製造
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
【図７】（Ａ）及び（Ｂ）は同一工程段階における製造
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
【図８】（Ａ）及び（Ｂ）は同一工程段階における製造
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
【図９】（Ａ）及び（Ｂ）は同一工程段階における製造
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
【図１０】（Ａ）及び（Ｂ）は従来のＭＯＳＦＥＴの構
成を概略的に示す要部断面図及び要部平面図である。
成を概略的に示す要部断面図及び要部平面図である。
２８：ＦＥＴ ３０：下地 ３２：ゲート酸化膜 ３４：ゲート電極 ３６：ソース領域 ３８：ドレイン領域 ３９：溝 ４２：素子形成領域
Claims (1)
- 【請求項１】 半導体材料から成る下地と、該下地の素
子形成領域上に順次に設けたゲート酸化膜及びゲート電
極と、該ゲート電極を挟むように配置して前記素子形成
領域に設けたソース領域及びドレイン領域とを備えて成
る電界効果トランジスタにおいて、 前記素子形成領域の少なくともゲート電極直下の領域に
ソース領域及びドレイン領域を結ぶ方向に延在させて溝
を設けたことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26648291A JPH05110083A (ja) | 1991-10-15 | 1991-10-15 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26648291A JPH05110083A (ja) | 1991-10-15 | 1991-10-15 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110083A true JPH05110083A (ja) | 1993-04-30 |
Family
ID=17431550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26648291A Withdrawn JPH05110083A (ja) | 1991-10-15 | 1991-10-15 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110083A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6069390A (en) * | 1998-01-15 | 2000-05-30 | International Business Machines Corporation | Semiconductor integrated circuits with mesas |
| WO2003054962A1 (fr) * | 2001-12-13 | 2003-07-03 | Tokyo Electron Limited | Dispositif mis complementaire |
| JP2006049826A (ja) * | 2004-07-01 | 2006-02-16 | Seiko Instruments Inc | トレンチ構造を利用した横型半導体装置及びその製造方法 |
| JP2006100824A (ja) * | 2004-09-29 | 2006-04-13 | Agere Systems Inc | トレンチ拡散領域を有する金属酸化物半導体デバイスおよびその形成方法 |
| JP2006521020A (ja) * | 2003-03-20 | 2006-09-14 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JP2010503200A (ja) | 2006-08-28 | 2010-01-28 | マイクロン テクノロジー， インク． | 半導体装置、半導体部品および半導体構造、ならびに半導体装置、半導体部品および半導体構造を形成する方法 |
| JP2011151320A (ja) * | 2010-01-25 | 2011-08-04 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| US8053820B2 (en) * | 2008-02-26 | 2011-11-08 | Seiko Instruments Inc. | Semiconductor device and method of manufacturing the same |
| JP2013030786A (ja) * | 2004-07-01 | 2013-02-07 | Seiko Instruments Inc | 半導体装置 |
| JP2013080955A (ja) * | 2012-12-26 | 2013-05-02 | Seiko Instruments Inc | 半導体装置 |
| JP2013153176A (ja) * | 2013-02-26 | 2013-08-08 | Tohoku Univ | 相補型ｍｉｓ装置の製造方法 |
| US8742483B2 (en) | 2006-05-17 | 2014-06-03 | Micron Technology, Inc. | DRAM arrays |
| US9263455B2 (en) | 2013-07-23 | 2016-02-16 | Micron Technology, Inc. | Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines |
| CN111725314A (zh) * | 2019-03-19 | 2020-09-29 | 三星电子株式会社 | 多方向沟道晶体管和包括多方向沟道晶体管的半导体器件 |
-
1991
- 1991-10-15 JP JP26648291A patent/JPH05110083A/ja not_active Withdrawn
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6069390A (en) * | 1998-01-15 | 2000-05-30 | International Business Machines Corporation | Semiconductor integrated circuits with mesas |
| US7202534B2 (en) | 2001-12-13 | 2007-04-10 | Tadahiro Ohmi | Complementary MIS device |
| WO2003054962A1 (fr) * | 2001-12-13 | 2003-07-03 | Tokyo Electron Limited | Dispositif mis complementaire |
| US7566936B2 (en) | 2001-12-13 | 2009-07-28 | Tokyo Electron Limited | Complementary MIS device |
| JP4922753B2 (ja) * | 2003-03-20 | 2012-04-25 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| US8486788B2 (en) | 2003-03-20 | 2013-07-16 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| US7986002B2 (en) | 2003-03-20 | 2011-07-26 | Panasonic Corporation | FINFET-type semiconductor device and method for fabricating the same |
| JP2006521020A (ja) * | 2003-03-20 | 2006-09-14 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JP2006049826A (ja) * | 2004-07-01 | 2006-02-16 | Seiko Instruments Inc | トレンチ構造を利用した横型半導体装置及びその製造方法 |
| JP2013030786A (ja) * | 2004-07-01 | 2013-02-07 | Seiko Instruments Inc | 半導体装置 |
| JP2006100824A (ja) * | 2004-09-29 | 2006-04-13 | Agere Systems Inc | トレンチ拡散領域を有する金属酸化物半導体デバイスおよびその形成方法 |
| JP2013042169A (ja) * | 2004-09-29 | 2013-02-28 | Agere Systems Inc | トレンチ拡散領域を有する金属酸化物半導体デバイスおよびその形成方法 |
| US8921909B2 (en) | 2006-05-17 | 2014-12-30 | Micron Technology, Inc. | Semiconductor constructions, DRAM arrays, and methods of forming semiconductor constructions |
| US8742483B2 (en) | 2006-05-17 | 2014-06-03 | Micron Technology, Inc. | DRAM arrays |
| JP2010503200A (ja) | 2006-08-28 | 2010-01-28 | マイクロン テクノロジー， インク． | 半導体装置、半導体部品および半導体構造、ならびに半導体装置、半導体部品および半導体構造を形成する方法 |
| US8791506B2 (en) | 2006-08-28 | 2014-07-29 | Micron Technology, Inc. | Semiconductor devices, assemblies and constructions |
| US8053820B2 (en) * | 2008-02-26 | 2011-11-08 | Seiko Instruments Inc. | Semiconductor device and method of manufacturing the same |
| US8598026B2 (en) * | 2008-02-26 | 2013-12-03 | Seiko Instruments Inc. | Semiconductor device and method of manufacturing the same |
| US20120007174A1 (en) * | 2008-02-26 | 2012-01-12 | Masayuki Hashitani | Semiconductor device and method of manufacturing the same |
| JP2011151320A (ja) * | 2010-01-25 | 2011-08-04 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| JP2013080955A (ja) * | 2012-12-26 | 2013-05-02 | Seiko Instruments Inc | 半導体装置 |
| JP2013153176A (ja) * | 2013-02-26 | 2013-08-08 | Tohoku Univ | 相補型ｍｉｓ装置の製造方法 |
| US9263455B2 (en) | 2013-07-23 | 2016-02-16 | Micron Technology, Inc. | Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines |
| US10163908B2 (en) | 2013-07-23 | 2018-12-25 | Micron Technology, Inc. | Array of conductive lines individually extending transversally across and elevationally over a mid-portion of individual active area regions |
| CN111725314A (zh) * | 2019-03-19 | 2020-09-29 | 三星电子株式会社 | 多方向沟道晶体管和包括多方向沟道晶体管的半导体器件 |
| US10930740B2 (en) | 2019-03-19 | 2021-02-23 | Samsung Electronics Co., Ltd. | Multi-direction channel transistor and semiconductor device including the multi-direction channel transistor |
| CN111725314B (zh) * | 2019-03-19 | 2024-02-23 | 三星电子株式会社 | 多方向沟道晶体管和包括多方向沟道晶体管的半导体器件 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |