JPH05110083A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH05110083A JPH05110083A JP26648291A JP26648291A JPH05110083A JP H05110083 A JPH05110083 A JP H05110083A JP 26648291 A JP26648291 A JP 26648291A JP 26648291 A JP26648291 A JP 26648291A JP H05110083 A JPH05110083 A JP H05110083A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【目的】 FETを微細化する場合にドレイン電流量が
減少するのを抑制する。 【構成】 FET28の素子形成領域42にゲートの長さ方
向に平行に延在する複数個の溝39を設け、溝39を設けた
素子形成領域42上に順次にゲート酸化膜32及びゲート電
極34を設ける。そしてソース領域36及びドレイン領域38
を、ゲート電極34を挟むように配置して、素子形成領域
42に設ける。ソース領域36及びドレイン領域38はゲート
電極34をマスクとして素子形成領域42に不純物を添加し
て形成した不純物添加領域である。素子形成領域42の溝
を設けた部分ではドレイン電流が流れる方向と交差する
方向における素子形成領域42の表層部分の長さが溝39を
設けない場合よりも長くなり、従って実効的なゲート幅
が増加する。この結果、目的を達成できる。
減少するのを抑制する。 【構成】 FET28の素子形成領域42にゲートの長さ方
向に平行に延在する複数個の溝39を設け、溝39を設けた
素子形成領域42上に順次にゲート酸化膜32及びゲート電
極34を設ける。そしてソース領域36及びドレイン領域38
を、ゲート電極34を挟むように配置して、素子形成領域
42に設ける。ソース領域36及びドレイン領域38はゲート
電極34をマスクとして素子形成領域42に不純物を添加し
て形成した不純物添加領域である。素子形成領域42の溝
を設けた部分ではドレイン電流が流れる方向と交差する
方向における素子形成領域42の表層部分の長さが溝39を
設けない場合よりも長くなり、従って実効的なゲート幅
が増加する。この結果、目的を達成できる。
Description
【0001】
【産業上の利用分野】この発明は電界効果トランジスタ
の構造に関する。
の構造に関する。
【0002】
【従来の技術】現在、超LSI(Very Large
Scale Integra−tion)を構成する
基本素子として、MOS構造の電界効果トランジスタ
(Metal Oxide Semiconducto
r Field Ef−fect Transisto
r:MOSFETと称す)が広く用いられている。以
下、図面を参照し、従来のMOSFETの構造につき概
略的に説明する。尚、MOSFETの製造方法及び素子
構造の詳細に関しては、例えば文献1:超高速MOSデ
バイス 培風館 昭和61年2月10日 p117〜1
25を参照されたい。
Scale Integra−tion)を構成する
基本素子として、MOS構造の電界効果トランジスタ
(Metal Oxide Semiconducto
r Field Ef−fect Transisto
r:MOSFETと称す)が広く用いられている。以
下、図面を参照し、従来のMOSFETの構造につき概
略的に説明する。尚、MOSFETの製造方法及び素子
構造の詳細に関しては、例えば文献1:超高速MOSデ
バイス 培風館 昭和61年2月10日 p117〜1
25を参照されたい。
【0003】図10(A)及び(B)は従来のMOSF
ETの要部構成を概略的に示す断面図及び平面図であ
り、図10(A)は図10(B)のA−A線に沿って取
った断面を示す。図においては超LSIが備えるMOS
FET1素子に着目して、その要部構成を示した。
ETの要部構成を概略的に示す断面図及び平面図であ
り、図10(A)は図10(B)のA−A線に沿って取
った断面を示す。図においては超LSIが備えるMOS
FET1素子に着目して、その要部構成を示した。
【0004】図10(A)〜(B)にも示すように、F
ET10は基板12とゲート酸化膜16及びゲート電極
18と、ソース領域20及びドレイン領域22とを備え
る。基板12上には、超LSIが備えるFET10とこ
れ以外の素子とを電気的に分離するためのフィールド酸
化膜24を設け、フィールド酸化膜24に基板12の素
子形成領域14を露出する窓26を設ける。そして窓2
4を介し露出する素子形成領域14上に順次にゲート酸
化膜16及びゲート電極18を設ける。またソース領域
20及びドレイン領域22をゲート電極18の一方及び
他方の側部に隣接させて素子形成領域14に設ける。図
中、ソース領域20及びドレイン領域22に点を付して
示した。
ET10は基板12とゲート酸化膜16及びゲート電極
18と、ソース領域20及びドレイン領域22とを備え
る。基板12上には、超LSIが備えるFET10とこ
れ以外の素子とを電気的に分離するためのフィールド酸
化膜24を設け、フィールド酸化膜24に基板12の素
子形成領域14を露出する窓26を設ける。そして窓2
4を介し露出する素子形成領域14上に順次にゲート酸
化膜16及びゲート電極18を設ける。またソース領域
20及びドレイン領域22をゲート電極18の一方及び
他方の側部に隣接させて素子形成領域14に設ける。図
中、ソース領域20及びドレイン領域22に点を付して
示した。
【0005】
【発明が解決しようとする課題】しかしながら上述した
従来のMOSFETは、LSIの集積度を高める際にい
くつかの問題点を生じる。以下、この点につき説明す
る。
従来のMOSFETは、LSIの集積度を高める際にい
くつかの問題点を生じる。以下、この点につき説明す
る。
【0006】LSIの集積度を高めるためにはその構成
要素であるMOSFETを微細化しその占有面積を縮小
すればよいが、この際にスケーリング則に従ってMOS
FETのゲート幅W及びゲート長L(図10参照)を縮
小する必要がある。ゲート長Lの縮小は、ソースドレイ
ン間の電界強度を強めるのでドレイン電流の増加を促し
また動作速度を向上させるという利点をもたらす。しか
しドレイン電流はゲート幅Wに比例して増減するので、
ゲート幅Wの縮小はドレイン電流の低下をもたらし従っ
てゲート長Lの縮小によるドレイン電流の増加を打ち消
す。従ってゲート長Lの縮小によって必ずしも有効にド
レイン電流を増加させることはできなかった。
要素であるMOSFETを微細化しその占有面積を縮小
すればよいが、この際にスケーリング則に従ってMOS
FETのゲート幅W及びゲート長L(図10参照)を縮
小する必要がある。ゲート長Lの縮小は、ソースドレイ
ン間の電界強度を強めるのでドレイン電流の増加を促し
また動作速度を向上させるという利点をもたらす。しか
しドレイン電流はゲート幅Wに比例して増減するので、
ゲート幅Wの縮小はドレイン電流の低下をもたらし従っ
てゲート長Lの縮小によるドレイン電流の増加を打ち消
す。従ってゲート長Lの縮小によって必ずしも有効にド
レイン電流を増加させることはできなかった。
【0007】この発明の目的は、上述した従来の問題点
を解決し、微細化に伴うドレイン電流の減少を防止でき
る構造の電界効果トランジスタを提供することにある。
を解決し、微細化に伴うドレイン電流の減少を防止でき
る構造の電界効果トランジスタを提供することにある。
【0008】
【課題を解決するための手段】この目的の達成を図るた
め、この発明の電界効果トランジスタは、半導体材料か
ら成る下地と、下地の素子形成領域上に順次に設けたゲ
ート酸化膜及びゲート電極と、ゲート電極を挟むように
配置して素子形成領域に設けたソース領域及びドレイン
領域とを備えて成る電界効果トランジスタにおいて、素
子形成領域の少なくともゲート電極直下の領域にソース
領域及びドレイン領域を結ぶ方向に延在させて溝を設け
たことを特徴とする。
め、この発明の電界効果トランジスタは、半導体材料か
ら成る下地と、下地の素子形成領域上に順次に設けたゲ
ート酸化膜及びゲート電極と、ゲート電極を挟むように
配置して素子形成領域に設けたソース領域及びドレイン
領域とを備えて成る電界効果トランジスタにおいて、素
子形成領域の少なくともゲート電極直下の領域にソース
領域及びドレイン領域を結ぶ方向に延在させて溝を設け
たことを特徴とする。
【0009】
【作用】このような構造によれば、溝はソース領域及び
ドレイン領域を結ぶ方向に延在するので、素子形成領域
の溝を設けた部分ではドレイン電流が流れる方向と交差
する方向における素子形成領域の表層部分の長さPが溝
を設けない場合よりも長くなり、従って実質的なゲート
幅が増加する。しかも平面的に見たときの素子形成領域
の面積を一定としたままであっても溝の配設個数及び又
は深さを増加させると長さPが増加するので、平面的に
見たときの素子形成領域の面積を増加させずに実質的な
ゲート幅を増加させることができる。換言すれば、電界
効果トランジスタを微細化した場合に、平面的に見てゲ
ート幅が縮小しても、実質的なゲート幅を大きく取るこ
とによりドレイン電流の減少を抑制することができる。
ドレイン領域を結ぶ方向に延在するので、素子形成領域
の溝を設けた部分ではドレイン電流が流れる方向と交差
する方向における素子形成領域の表層部分の長さPが溝
を設けない場合よりも長くなり、従って実質的なゲート
幅が増加する。しかも平面的に見たときの素子形成領域
の面積を一定としたままであっても溝の配設個数及び又
は深さを増加させると長さPが増加するので、平面的に
見たときの素子形成領域の面積を増加させずに実質的な
ゲート幅を増加させることができる。換言すれば、電界
効果トランジスタを微細化した場合に、平面的に見てゲ
ート幅が縮小しても、実質的なゲート幅を大きく取るこ
とによりドレイン電流の減少を抑制することができる。
【0010】
【実施例】以下、図面を参照し、この発明の実施例につ
き説明する。尚、図面はこの発明が理解できる程度に概
略的に示してあるにすぎず、従ってこの発明を図示例に
限定するものではない。
き説明する。尚、図面はこの発明が理解できる程度に概
略的に示してあるにすぎず、従ってこの発明を図示例に
限定するものではない。
【0011】図1はこの発明の実施例の要部構成を概略
的に示す切欠斜視図である。この実施例のFET28は
LSIに搭載されるMOSFETであり、図1において
はその要部構成を示した。
的に示す切欠斜視図である。この実施例のFET28は
LSIに搭載されるMOSFETであり、図1において
はその要部構成を示した。
【0012】この実施例のFET28は下地30と、ゲ
ート酸化膜32及びゲート電極34と、ソース領域36
及びドレイン領域38と、溝39とを備える。
ート酸化膜32及びゲート電極34と、ソース領域36
及びドレイン領域38と、溝39とを備える。
【0013】下地30は第一導電型の半導体材料から成
る下地例えばp型Si基板であり、この下地30上に、
LSIに搭載されるFET28とこれ以外の電気回路素
子とを分離するためのフィールド酸化膜40を設ける。
フィールド酸化膜40は下地30の素子形成領域42を
露出する窓を備え、この素子形成領域42上に順次にゲ
ート酸化膜32及びゲート電極34を設ける。そしてソ
ース領域36及びドレイン領域38をゲート電極34を
挟むように配置して素子形成領域42に設ける。ソース
領域36及びドレイン領域38は、第一導電型とは反対
の第二導電型の不純物例えばn型不純物を素子形成領域
42に添加して形成した領域である。
る下地例えばp型Si基板であり、この下地30上に、
LSIに搭載されるFET28とこれ以外の電気回路素
子とを分離するためのフィールド酸化膜40を設ける。
フィールド酸化膜40は下地30の素子形成領域42を
露出する窓を備え、この素子形成領域42上に順次にゲ
ート酸化膜32及びゲート電極34を設ける。そしてソ
ース領域36及びドレイン領域38をゲート電極34を
挟むように配置して素子形成領域42に設ける。ソース
領域36及びドレイン領域38は、第一導電型とは反対
の第二導電型の不純物例えばn型不純物を素子形成領域
42に添加して形成した領域である。
【0014】そして素子形成領域42の少なくともゲー
ト電極34直下の領域に、ソース領域36及びドレイン
領域38を結ぶ方向に延在させて溝39を設ける。この
実施例では、複数の溝39をゲート電極34の長さ方向
に平行に延在させ、ゲート電極34直下のみならずソー
ス領域36及びドレイン領域38にも設ける。ソース領
域36及びドレイン領域38にも溝39を設けることに
より、ソース領域36及びドレイン領域38をそれぞれ
対応する電極と接続した際にこれら領域と電極との接触
面積を大きく取ることができ、従ってこれら領域と電極
とのコンタクト抵抗を低減できる。
ト電極34直下の領域に、ソース領域36及びドレイン
領域38を結ぶ方向に延在させて溝39を設ける。この
実施例では、複数の溝39をゲート電極34の長さ方向
に平行に延在させ、ゲート電極34直下のみならずソー
ス領域36及びドレイン領域38にも設ける。ソース領
域36及びドレイン領域38にも溝39を設けることに
より、ソース領域36及びドレイン領域38をそれぞれ
対応する電極と接続した際にこれら領域と電極との接触
面積を大きく取ることができ、従ってこれら領域と電極
とのコンタクト抵抗を低減できる。
【0015】次にこの実施例のFET28の製造方法に
つき一例を挙げて説明する。図2〜図9はこの実施例の
製造工程の説明図である。図3(A)〜(B)と図2、
図4〜図9それぞれの(A)とはFETの製造途上にお
いてゲート電極直下に対応する領域の素子形成領域及び
その近傍部分の様子を、ゲート電極幅方向に沿って取っ
た断面で概略的に示す断面図、また図2及び図4〜図9
それぞれの(B)はFETの製造途上において素子形成
領域及びその近傍部分の様子を概略的に示す平面図であ
る。しかも図2、図4〜図9の(A)及び(B)は同一
工程段階における断面図及び平面図である。
つき一例を挙げて説明する。図2〜図9はこの実施例の
製造工程の説明図である。図3(A)〜(B)と図2、
図4〜図9それぞれの(A)とはFETの製造途上にお
いてゲート電極直下に対応する領域の素子形成領域及び
その近傍部分の様子を、ゲート電極幅方向に沿って取っ
た断面で概略的に示す断面図、また図2及び図4〜図9
それぞれの(B)はFETの製造途上において素子形成
領域及びその近傍部分の様子を概略的に示す平面図であ
る。しかも図2、図4〜図9の(A)及び(B)は同一
工程段階における断面図及び平面図である。
【0016】この実施例のFET28を製造するに当た
り、下地30として第一導電型の下地例えばp型Si基
板を用意する。次いで図2(A)及び(B)にも示すよ
うに、下地30上にパッド酸化膜44を形成する。パッ
ド酸化膜44は、例えば熱酸化法により形成したSiO
2 膜であり、フィールド酸化膜40形成時の応力緩和を
目的として形成される。次いでパッド酸化膜44上に、
マスク形成用膜46を積層する。マスク形成用膜46は
酸化されにくい材料から成り例えばCVD(Chemi
cal Vapor Deposition)法により
形成したSi3 N4 膜である。次いでマスク形成用膜4
6上に、これのパターニングに用いるレジストパターン
48を形成する。レジストパターン48を素子形成領域
42に対応する領域に、好ましくは素子形成領域42よ
りも少し広くして形成する。
り、下地30として第一導電型の下地例えばp型Si基
板を用意する。次いで図2(A)及び(B)にも示すよ
うに、下地30上にパッド酸化膜44を形成する。パッ
ド酸化膜44は、例えば熱酸化法により形成したSiO
2 膜であり、フィールド酸化膜40形成時の応力緩和を
目的として形成される。次いでパッド酸化膜44上に、
マスク形成用膜46を積層する。マスク形成用膜46は
酸化されにくい材料から成り例えばCVD(Chemi
cal Vapor Deposition)法により
形成したSi3 N4 膜である。次いでマスク形成用膜4
6上に、これのパターニングに用いるレジストパターン
48を形成する。レジストパターン48を素子形成領域
42に対応する領域に、好ましくは素子形成領域42よ
りも少し広くして形成する。
【0017】次に図3(A)にも示すように、レジスト
パターン48をマスクとしてマスク形成用膜46をパタ
ーニングし、パターニングしたマスク形成用膜46から
成るマスク50を得る。この際、パッド酸化膜44をパ
ターニングせずにマスク形成用膜46のみを選択的にパ
ターニングする。次いでチャネルストッパ用の不純物例
えばBイオンを素子形成領域42の周辺部の下地30に
選択的に添加する。図中、このイオンを添加した領域を
ばつ印を付して概略的に示した。
パターン48をマスクとしてマスク形成用膜46をパタ
ーニングし、パターニングしたマスク形成用膜46から
成るマスク50を得る。この際、パッド酸化膜44をパ
ターニングせずにマスク形成用膜46のみを選択的にパ
ターニングする。次いでチャネルストッパ用の不純物例
えばBイオンを素子形成領域42の周辺部の下地30に
選択的に添加する。図中、このイオンを添加した領域を
ばつ印を付して概略的に示した。
【0018】次に図3(B)にも示すように、レジスト
パターン48を除去し、然る後マスク50を用いて選択
的に下地30を酸化し下地30上にフィールド酸化膜4
0を形成する。マスク50は酸化されにくいので下地3
0のマスク50で覆われていない領域上に選択的に、フ
ィールド酸化膜40が形成される。
パターン48を除去し、然る後マスク50を用いて選択
的に下地30を酸化し下地30上にフィールド酸化膜4
0を形成する。マスク50は酸化されにくいので下地3
0のマスク50で覆われていない領域上に選択的に、フ
ィールド酸化膜40が形成される。
【0019】次に図4(A)〜(B)にも示すように、
マスク50及びパッド酸化膜44を除去し、フィールド
酸化膜40に窓52を形成する。窓52を介し素子形成
領域42の下地30を露出させる。
マスク50及びパッド酸化膜44を除去し、フィールド
酸化膜40に窓52を形成する。窓52を介し素子形成
領域42の下地30を露出させる。
【0020】次に図5(A)〜(B)にも示すように、
窓52を介し露出する素子形成領域42上に溝形成用の
マスク54を形成する。マスク54はゲート長さ方向に
延在するストライプ状の複数の窓56を有する。素子形
成領域42の溝形成部分を窓56を介し露出し残りの部
分をマスク54で覆う。然る後例えば従来周知のドライ
エッチング法により、素子形成領域42の溝形成部分を
選択的にエッチング除去し、素子形成領域42に溝39
を形成する。溝39を形成した後、マスク54を除去す
る。
窓52を介し露出する素子形成領域42上に溝形成用の
マスク54を形成する。マスク54はゲート長さ方向に
延在するストライプ状の複数の窓56を有する。素子形
成領域42の溝形成部分を窓56を介し露出し残りの部
分をマスク54で覆う。然る後例えば従来周知のドライ
エッチング法により、素子形成領域42の溝形成部分を
選択的にエッチング除去し、素子形成領域42に溝39
を形成する。溝39を形成した後、マスク54を除去す
る。
【0021】図示例では、溝39の配設個数を3個及び
深さを平面的に見た場合のゲート幅の1/4の長さとし
たが、これら配設個数及び深さは設計に応じて任意好適
に変更することができる。溝39の深さ及び又は配設個
数を増減させることにより、実効的なゲート幅を増減さ
せることができる。実効的なゲート幅を増加させるには
素子形成領域42の少なくともゲート電極直下に対応す
る領域(チャネル領域)に溝39を設けてあればよい
が、図示例では溝39を素子形成領域42のソース領域
からドレイン領域まで延在させて設けた。ソース領域及
び又はドレイン領域に溝39を設けることにより、ソー
ス領域及び又はドレイン領域と、対応する電極との間の
コンタクト抵抗を低減できる。
深さを平面的に見た場合のゲート幅の1/4の長さとし
たが、これら配設個数及び深さは設計に応じて任意好適
に変更することができる。溝39の深さ及び又は配設個
数を増減させることにより、実効的なゲート幅を増減さ
せることができる。実効的なゲート幅を増加させるには
素子形成領域42の少なくともゲート電極直下に対応す
る領域(チャネル領域)に溝39を設けてあればよい
が、図示例では溝39を素子形成領域42のソース領域
からドレイン領域まで延在させて設けた。ソース領域及
び又はドレイン領域に溝39を設けることにより、ソー
ス領域及び又はドレイン領域と、対応する電極との間の
コンタクト抵抗を低減できる。
【0022】次に図6(A)〜(B)にも示すように、
溝39を設けた素子形成領域42にゲート酸化膜形成用
の酸化膜58を形成する。酸化膜58は例えば、素子形
成領域42を900℃程度に加熱して熱酸化することに
より形成した膜厚3〜20nm程度のSiO2 膜であ
る。次いで素子形成領域42のチャネル部分に対ししき
い値電圧を制御するための不純物を例えばイオン注入法
により添加する。この際、溝39の底部のみならず側壁
部分にも不純物を添加するため、下地30の主平面(こ
の例ではSi基板の基板面)に対して垂直な方向からの
みならず主平面に対して斜めの複数の方向から、溝39
側壁部分へ、不純物を入射させるのがよい。図中、この
不純物を注入した領域を白抜き丸印を付して概略的に示
した。
溝39を設けた素子形成領域42にゲート酸化膜形成用
の酸化膜58を形成する。酸化膜58は例えば、素子形
成領域42を900℃程度に加熱して熱酸化することに
より形成した膜厚3〜20nm程度のSiO2 膜であ
る。次いで素子形成領域42のチャネル部分に対ししき
い値電圧を制御するための不純物を例えばイオン注入法
により添加する。この際、溝39の底部のみならず側壁
部分にも不純物を添加するため、下地30の主平面(こ
の例ではSi基板の基板面)に対して垂直な方向からの
みならず主平面に対して斜めの複数の方向から、溝39
側壁部分へ、不純物を入射させるのがよい。図中、この
不純物を注入した領域を白抜き丸印を付して概略的に示
した。
【0023】次に図7(A)〜(B)にも示すように、
酸化膜58上にゲート電極形成用の膜例えばポリシリコ
ン膜60を積層し、然る後ポリシリコン膜60上にレジ
ストマスク62を形成する。マスク62はポリシリコン
膜60のゲート電極形成部分を覆い残りの部分を露出す
る。
酸化膜58上にゲート電極形成用の膜例えばポリシリコ
ン膜60を積層し、然る後ポリシリコン膜60上にレジ
ストマスク62を形成する。マスク62はポリシリコン
膜60のゲート電極形成部分を覆い残りの部分を露出す
る。
【0024】次に図8(A)〜(B)にも示すように、
ポリシリコン膜60のゲート電極形成部分を残存させ残
りの部分をエッチング除去して、残存するポリシリコン
膜60から成るゲート電極34を得ると共にフィールド
酸化膜40を露出させる。次いで酸化膜58のゲート電
極直下の部分を残存させ残りの部分をエッチング除去し
て、残存する酸化膜58から成るゲート酸化膜32を得
ると共に素子形成領域42のソース及びドレイン領域の
溝39を露出させる。次いでマスク62を除去する。
ポリシリコン膜60のゲート電極形成部分を残存させ残
りの部分をエッチング除去して、残存するポリシリコン
膜60から成るゲート電極34を得ると共にフィールド
酸化膜40を露出させる。次いで酸化膜58のゲート電
極直下の部分を残存させ残りの部分をエッチング除去し
て、残存する酸化膜58から成るゲート酸化膜32を得
ると共に素子形成領域42のソース及びドレイン領域の
溝39を露出させる。次いでマスク62を除去する。
【0025】次に図9(A)〜(B)にも示すように、
窓52を介し露出する素子形成領域42のソース領域3
6及びドレイン領域38に選択的に不純物例えばAsイ
オンを添加し、図1にも示すようにFET28の基本構
造を完成する。不純物を添加する際には例えば、ゲート
電極34及びフィールド酸化膜40をマスクとし、イオ
ン注入法により不純物を添加する。しかも溝39の底部
のみならず側壁部分にも不純物を添加するため、下地3
0の主平面(この例ではSi基板の基板面)に対して垂
直な方向からのみならず主平面に対して斜めの複数の方
向から、溝39側壁部分へ、不純物を入射させるのがよ
い。図9(B)中、不純物を添加したソース領域36及
びドレイン領域38を点を付して示した。
窓52を介し露出する素子形成領域42のソース領域3
6及びドレイン領域38に選択的に不純物例えばAsイ
オンを添加し、図1にも示すようにFET28の基本構
造を完成する。不純物を添加する際には例えば、ゲート
電極34及びフィールド酸化膜40をマスクとし、イオ
ン注入法により不純物を添加する。しかも溝39の底部
のみならず側壁部分にも不純物を添加するため、下地3
0の主平面(この例ではSi基板の基板面)に対して垂
直な方向からのみならず主平面に対して斜めの複数の方
向から、溝39側壁部分へ、不純物を入射させるのがよ
い。図9(B)中、不純物を添加したソース領域36及
びドレイン領域38を点を付して示した。
【0026】次に図示せずも、従来公知の方法により、
ゲート電極34、ソース領域36及びドレイン領域38
上に中間絶縁膜を積層し、次いで中間絶縁膜にソース領
域36及びドレイン領域38を露出するコンタクト穴を
形成する。次いでコンタクト穴を介しソース領域36及
びドレイン領域38と接続する配線電極を中間絶縁膜上
に形成し、FET28の配線を完了する。
ゲート電極34、ソース領域36及びドレイン領域38
上に中間絶縁膜を積層し、次いで中間絶縁膜にソース領
域36及びドレイン領域38を露出するコンタクト穴を
形成する。次いでコンタクト穴を介しソース領域36及
びドレイン領域38と接続する配線電極を中間絶縁膜上
に形成し、FET28の配線を完了する。
【0027】この例では、ゲート長L(図9(B)参
照)を計測する方向と平行な方向に溝39を延在させ、
溝39の配設個数を3個及び深さを、平面的に見た場合
のゲート幅W1(図9(B)参照)の1/4の長さとし
たので、FET28の実効的なゲート幅W2はW2=W
1+(W1/4)・6=2.5・W1となる。従って平
面的に見た場合のゲート幅W1が従来と同じ大きさであ
っても、この実施例では実効的なゲート幅W2は平面的
に見た場合のゲート幅W1の2.5倍であるのでドレイ
ン電流量を従来の場合の2.5倍に増やせその結果FE
Tの動作速度を従来よりも速くすることができる。観点
を変えれば、ドレイン電流量を従来と同じとして比較し
た場合、この実施例では平面的に見た場合のゲート幅W
1を従来の1/2.5倍に縮小でき、これはLSIの集
積化に大きく寄与するものである。
照)を計測する方向と平行な方向に溝39を延在させ、
溝39の配設個数を3個及び深さを、平面的に見た場合
のゲート幅W1(図9(B)参照)の1/4の長さとし
たので、FET28の実効的なゲート幅W2はW2=W
1+(W1/4)・6=2.5・W1となる。従って平
面的に見た場合のゲート幅W1が従来と同じ大きさであ
っても、この実施例では実効的なゲート幅W2は平面的
に見た場合のゲート幅W1の2.5倍であるのでドレイ
ン電流量を従来の場合の2.5倍に増やせその結果FE
Tの動作速度を従来よりも速くすることができる。観点
を変えれば、ドレイン電流量を従来と同じとして比較し
た場合、この実施例では平面的に見た場合のゲート幅W
1を従来の1/2.5倍に縮小でき、これはLSIの集
積化に大きく寄与するものである。
【0028】またCMOS(Complementar
y MOS)構造のLSIでは、nチャネル及びpチャ
ネルMOSFETのそれぞれのドレイン電流量を、動作
速度が最大に成るようにそれぞれ個別に最適化すること
が重要である。この実施例ではこの発明をnチャネルM
OSFETに適用した例につき説明したが、この発明を
CMOS構造のLSIが備えるnチャネル及びpチャネ
ルMOSFETの双方に適用すれば、溝の深さ及び配設
個数を任意好適に設計することにより、動作速度を最大
とするようにnチャネル及びpチャネルMOSFETそ
れぞれのドレイン電流量を最適化することが容易とな
る。
y MOS)構造のLSIでは、nチャネル及びpチャ
ネルMOSFETのそれぞれのドレイン電流量を、動作
速度が最大に成るようにそれぞれ個別に最適化すること
が重要である。この実施例ではこの発明をnチャネルM
OSFETに適用した例につき説明したが、この発明を
CMOS構造のLSIが備えるnチャネル及びpチャネ
ルMOSFETの双方に適用すれば、溝の深さ及び配設
個数を任意好適に設計することにより、動作速度を最大
とするようにnチャネル及びpチャネルMOSFETそ
れぞれのドレイン電流量を最適化することが容易とな
る。
【0029】この発明は上述した実施例にのみ限定され
るものではなく、従って各構成成分の形状、配設位置、
形成材料、形成方法、数値的条件、延在方向、数値的条
件及びそのほかを任意好適に変更することができる。
るものではなく、従って各構成成分の形状、配設位置、
形成材料、形成方法、数値的条件、延在方向、数値的条
件及びそのほかを任意好適に変更することができる。
【0030】
【発明の効果】上述した説明からも明らかなように、こ
の発明の電界効果トランジスタによれば、溝はソース領
域及びドレイン領域を結ぶ方向に延在するので、素子形
成領域の溝を設けた部分ではドレイン電流が流れる方向
と交差する方向における素子形成領域の表層部分の長さ
Pが溝を設けない場合よりも長くなり、従って実効的な
ゲート幅が増加する。従ってこの発明によれば、平面的
に見た場合のゲート幅が従来と同じ大きさであっても、
実効的なゲート幅を平面的に見た場合のゲート幅よりも
大きくすることができるのでドレイン電流量を従来より
も増加させこれにより動作速度を従来よりも速くするこ
とができる。
の発明の電界効果トランジスタによれば、溝はソース領
域及びドレイン領域を結ぶ方向に延在するので、素子形
成領域の溝を設けた部分ではドレイン電流が流れる方向
と交差する方向における素子形成領域の表層部分の長さ
Pが溝を設けない場合よりも長くなり、従って実効的な
ゲート幅が増加する。従ってこの発明によれば、平面的
に見た場合のゲート幅が従来と同じ大きさであっても、
実効的なゲート幅を平面的に見た場合のゲート幅よりも
大きくすることができるのでドレイン電流量を従来より
も増加させこれにより動作速度を従来よりも速くするこ
とができる。
【0031】また平面的に見たときの素子形成領域の面
積を一定としたままであっても溝の配設個数及び又は深
さを増加させると長さPが増加するので、平面的に見た
ときの素子形成領域の面積を増加させずに実効的なゲー
ト幅を増加させることができる。従ってこの発明によれ
ば、ドレイン電流量を従来と同じとして比較した場合、
平面的に見た場合のゲート幅を縮小することができるの
で従来よりも素子構造を微細化できる。
積を一定としたままであっても溝の配設個数及び又は深
さを増加させると長さPが増加するので、平面的に見た
ときの素子形成領域の面積を増加させずに実効的なゲー
ト幅を増加させることができる。従ってこの発明によれ
ば、ドレイン電流量を従来と同じとして比較した場合、
平面的に見た場合のゲート幅を縮小することができるの
で従来よりも素子構造を微細化できる。
【図1】この発明の実施例の基本構造を概略的に示す要
部切欠斜視図である。
部切欠斜視図である。
【図2】(A)及び(B)は同一工程段階における製造
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
【図3】(A)及び(B)は異なる工程段階における製
造途上の様子を概略的に示す要部断面図である。
造途上の様子を概略的に示す要部断面図である。
【図4】(A)及び(B)は同一工程段階における製造
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
【図5】(A)及び(B)は同一工程段階における製造
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
【図6】(A)及び(B)は同一工程段階における製造
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
【図7】(A)及び(B)は同一工程段階における製造
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
【図8】(A)及び(B)は同一工程段階における製造
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
【図9】(A)及び(B)は同一工程段階における製造
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。
【図10】(A)及び(B)は従来のMOSFETの構
成を概略的に示す要部断面図及び要部平面図である。
成を概略的に示す要部断面図及び要部平面図である。
28:FET 30:下地 32:ゲート酸化膜 34:ゲート電極 36:ソース領域 38:ドレイン領域 39:溝 42:素子形成領域
Claims (1)
- 【請求項1】 半導体材料から成る下地と、該下地の素
子形成領域上に順次に設けたゲート酸化膜及びゲート電
極と、該ゲート電極を挟むように配置して前記素子形成
領域に設けたソース領域及びドレイン領域とを備えて成
る電界効果トランジスタにおいて、 前記素子形成領域の少なくともゲート電極直下の領域に
ソース領域及びドレイン領域を結ぶ方向に延在させて溝
を設けたことを特徴とする電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26648291A JPH05110083A (ja) | 1991-10-15 | 1991-10-15 | 電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26648291A JPH05110083A (ja) | 1991-10-15 | 1991-10-15 | 電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05110083A true JPH05110083A (ja) | 1993-04-30 |
Family
ID=17431550
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26648291A Withdrawn JPH05110083A (ja) | 1991-10-15 | 1991-10-15 | 電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05110083A (ja) |
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6069390A (en) * | 1998-01-15 | 2000-05-30 | International Business Machines Corporation | Semiconductor integrated circuits with mesas |
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-
1991
- 1991-10-15 JP JP26648291A patent/JPH05110083A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |