KR20010030433A - 반도체장치 제조방법 - Google Patents

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KR20010030433A
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가와구치마사키
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

본 발명에 따른 반도체장치 제조방법은, 제1절연막을 반도체기판의 표면상에 형성하는 단계, 제2절연막을 제1절연막상에 형성하는 단계, 제3절연막을 제2절연막상에 형성하는 단계, 제3절연막을 관통하여 제2절연막의 표면에 달하는 콘택홀을 형성하는 단계, 제4절연막을 콘택홀을 포함하는 전면에 형성하는 단계, 제4절연막을 이방성식각방법을 사용하여 식각하여, 제4절연막으로 이루어진 측벽을 콘택홀의 측면부상에 형성하고, 제2절연막을 노출시키는 단계, 및 노출된 제2절연막을 제거한 후, 제1절연막을 제거함으로써 반도체기판을 노출시키는 단계를 포함한다.

Description

반도체장치 제조방법{Manufacturing method of semiconductor device}
본 발명은 콘택홀이 층간절연막에 형성되는 반도체장치 제조방법에 관한 것이다.
반도체장치 제조기술에 있어서, 콘택홀 형성기술은 매우 중요한 역할을 한다. 도 3 및 도 4는 제1및 제2종래기술을 설명하는 반도체장치 제조공정을 나타내는 단면도이다.
도 3은 반도체장치의 기본적인 콘택홀을 나타낸다. 게이트산화막(2), 층간절연막(17), 게이트전극(3), 그리고 배선(18)이 반도체기판(1)상에 형성되고, 콘택홀(7)이 층간절연막(17)을 관통하여 반도체기판(1)의 표면에 도달하도록 형성된다.
도 4는 콘택홀(7)이 게이트전극(3)에 대하여 셀프얼라인방법으로 개구된 셀프얼라인콘택홀의 일예를 나타낸다. 이하, 도면을 참조하여, 콘택홀 제조방법을 설명한다.
먼저, 반도체기판(1)상에 게이트산화막(2)이 형성된다. 다음에, 각 막마다 소정의 불순물을 소정의 농도로 도핑함으로써 소정의 저항치를 갖는 다결정실리콘 및 실리콘질화막이 순차적으로 형성된다.
이어서, 실리콘질화막과 다결정실리콘막은 공지된 포토레지스트법을 이용하여 순차적으로 에치백되어, 게이트전극(3)과 그의 상부에 형성된 실리콘질화막(4)으로 구성된 게이트전극구조체(30)를 형성한다.
다음에, 전면에 실리콘질화막이 형성되고, 전면이 이방성드라이식각으로 에치백되어 게이트전극구조체(30)의 측면상에만 실리콘질화막으로 이루어진 측벽(11)을 형성한다. 그 결과, 게이트전극(3)은 상부의 실리콘질화막(4)과 실리콘질화막의 측벽(11)으로 덮여진다. 이 경우에, 실리콘질화막으로 이루어진 측벽 형성공정시에 에치백스톱퍼로서 게이트전극구조체(30)의 상부에, 예컨대, 실리콘산화막이 형성될 수 있다.
다음에, BPSG 등의 재료로 이루어진 실리콘산화막을 사용하여 전면에 층간절연막(17)이 형성된다. 그 도중에, 배선(18) 형성공정이 삽입된다. 배선(18)의 형성을 위하여, 예컨대, 불순물을 소정의 농도로 도핑하여 소정의 저항치를 갖는 다결정실리콘막을 형성하고, 공지된 포토레지스트법으로 이 막을 패터닝한다. 다음에, 배선(18)의 상부에 층간절연막(17)이 다시 형성된다.
이어서, 포토레지스트법을 사용하여 콘택홀(7)을 형성한다. 콘택홀 형성시의 식각은, 실리콘산화막이 실리콘질화막에 대하여 선택적으로 식각될 수 있는 조건하에서 수행된다. 식각조건으로서는, 예컨대, 100℃의 기판온도, 60mTorr의 압력, 그리고 800W의 RF전력에서, 25sccm의 유량으로 CHF3가스와 75sccm의 유량으로 CO가스를 식각실로 주입하는 RIE식각장치를 사용하는 일본특개평6-132252호 공보에 개시된 바와 같은 조건들이 언급될 수 있다.
그러나, 콘택홀 형성후에, 식각분위기에 노출된 기판표면에의 손상, 예컨대, 식각분위기내의 이온의 침투에 의한 결함, 증착물, 금속오염 등으로부터의 제거 또는 회복처리, 또는 자연산화막의 제거를 위한 처리 등이 수행되는 것이 일반적인 시스템이다.
표면처리로서는, 예컨대, 과산화수소와 암모니아, 염산, 그리고 황산으로부터 선택된 하나와의 혼합용액(이하, 세정용액으로 기재)을 사용하는 습식처리가 반도체기판의 표면에 수행된다. 또는, 노출된 기판표면을 약하게 열산화하고, 이어서 1:30 내지 1:100의 농도범위로 희석된 버퍼드(buffered)플루오르화수소산용액을 사용하여 형성된 산화막을 제거함으로써 손상층의 제거가 수행된다.
자연산화막의 제거를 위하여는, 1:30 내지 1:400의 범위로 희석된 플루오르화수소산용액, 플루오르화수소와 플루오르화암모늄의 혼합용액인 버퍼드플루오르화수소산용액 등이 사용될 수 있다.
제1또는 제2종래기술에 따르면, 콘택홀의 측면이 층간절연막의 역할을 하는 BPSG 등의 노출된 실리콘산화막을 갖기 때문에, 세정용액이나 버퍼드플루오르화수소산용액을 사용하는 습식처리가 수행되는 경우에, 콘택홀의 측면도 식각되어 콘택홀의 직경이 확대되는 문제점이 발생된다.
또한, 콘택홀의 측면에 산화종(oxidizing species)을 저지하는 재료가 포함되어 있지 않기 때문에, 층간절연막내의 콘택홀의 근방에 있는, 예컨대 게이트전극 또는 배선도 산화되어, 치수의 감소, 이상산화 등의 결함이 발생한다.
배선까지의 거리가 큰 경우에는, 산화반응이 확산제어되어 산화가 거의 일어나지 않는다. 그러나, DRAM(다이내믹랜덤액세스메모리)와, SRAM(스태틱랜덤액세스메모리) 등의 최근의 디바이스에 있어서는, 콘택홀과 배선간의 거리에 대한 마진이 O.1㎛보다 작아서, 상술한 영향이 더 이상 무시될 수 없는 경우가 많다.
또한, 이 경우에, 세정용액 또는 버퍼드플루오르화수소산용액에 노출되는 콘택홀의 측면상의 BPSG 등의 실리콘산화막도 식각되어, 콘택홀의 직경이 확대되는 부가적인 문제점이 발생한다.
일본 특개평1-208831호 및 평3-181135호 공보에 기재된 제3및 제4종래기술에 따르면, 실리콘질화막이 콘택홀의 측면에 형성되어, 상술한 문제점들이 개선된다.
이들 문헌들에 개시된 콘택홀은 콘택홀의 측면에 실리콘질화막을 형성함으로서 일정한 효과를 얻는 것에 목적이 있다. 본 발명과의 관계를 고려해 보면, 여기에 언급된 기술에 따라서 콘택홀의 측면이 실리콘질화막의 설치에 의해 보호되기 때문에, 이들 종래기술들은 세정용액 또는 버퍼드플루오르화수소산용액에 의한 콘택홀의 직경의 확대 그리고 산화처리를 수행하는 동안 원하지 않는 부분의 산화의 문제점들이 개선되는 효과를 가진다.
그러나, 일본특개평1-208831호 또는 평3-181135호 공보에 개시된 기술에서도, 하기와 같은 문제점들이 해결되지 않고 남아있게 된다.
즉, 제3및 제4종래기술은, 도 5a에 도시된 바와 같이, 먼저, 공지된 포토레지스트법에 의해, 층간절연막(17)으로서 제공되는 BPSG막 등을 포토레지스트(19)를 마스크로 사용하여 이방성드라이식각함으로써, 반도체기판(1)에 도달하는 콘택홀(7)을 형성하는 것이다. 다음에, 그 후 전면에 실리콘질화막을 형성하고 이방성식각을 사용하여 전면을 에치백하여, 도 5b에 도시된 바와 같이, 콘택홀의 측면에만 실리콘질화막으로 이루어진 측벽(9)이 형성된다.
이 공정에서, 콘택홀의 저면은 총 2번이 노출된다. 즉, 먼저, 도 5a에 도시된 바와 같이, 콘택홀 형성을 위한 층간절연막(17)의 식각시와, 다음에, 도 5b에 도시된 바와 같이, 실리콘질화막으로 이루어진 측벽(9)의 형성을 위한 식각시이다.
일반적으로, 막을 식각하는 경우에, 결과막의 균일성을 고려하여 원하는 막두께로의 식각에 요구되는 시간을 넘는 시간동안 식각이 수행된다. 이를 일반적으로 오버식각이라고 한다.
더욱이, 최근에는, 층간절연막의 두께감소는 콘택홀 직경의 축소가 요구되는 것에 비하여 심하지 않다. 그 결과, 콘택홀의 애스펙트비가 커지는 경향이다.
이러한 콘택홀의 형성에 사용되는 식각에 있어서는, 식각이온종(etching ion species)에 주어지는 에너지는 이방성을 강화하기 위하여 커지고 있다. 따라서, 기판의 표면이 식각분위기에 노출되는 경우에, 이러한 이온종에 의한 손상, 또는, 이온종에 의해 다른 장소로부터 유래된 오염물의 이동에 의한 손상이 발생된다.
이 경우에, 오버식각시간을 포함하는 전체 식각시간은, 예컨대, 목적으로 하는 막두께를 위해 요구되는 시간의 대략 1.5배도 설정되어, 식각해야 할 막의 목적두께가 커질수록, 오버식각시간도 길어진다.
다시 말하면, 오버식각시간이 길어질수록, 반도체기판의 표면이 입는 손상 또는 오염은 더욱 심각해진다. 결과적으로, 제3 및 제4종래기술에 있어서, 반도체기판의 표면은 큰 두께를 갖는 층간절연막내의 콘택홀 형성을 위한 식각시에 심각한 손상을 입는다.
이러한 손상 또는 오염이 반도체기판영역으로 도입되는 경우에, 이 영에 형성된 확산영역에 전기적특성, 특히 접합누설전류특성이 악화된다. 특히, 스토리지노드의 확산층에서 접합누설전류의 미세감소가 요구되는 DRAM 또는 SRAM 등의 디바이스에서는 심각한 문제가 된다.
본 발명의 목적은, 바람직하지 않은 콘택홀 직경의 확대, 바람직하지 않은 게이트전극 등의 산화, 그리고 바람직하지 않은 반도체기판에의 손상도입 등의 문제를 동시에 억제할 수 있는 반도체장치 제조방법을 제공하는 것에 있다.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 반도체장치 제조방법을 공정순으로 나타낸 단면도들이다.
도 2a 및 도 2b는 본 발명의 제2실시예에 따른 반도체장치 제조방법을 공정순으로 나타낸 단면도들이다.
도 3은 제1종래기술에 따른 반도체장치 제조방법을 나타내는 단면도이다.
도 4는 제2종래기술에 따른 반도체장치 제조방법을 나타내는 단면도이다.
도 5a 및 도 5b는 각각 제3및 제4종래기술에 따른 반도체장치 제조방법을 나타내는 단면도이다.
※도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 게이트산화막
3 : 게이트전극 4 : 실리콘질화막
7,17 : 콘택홀 9,9a,9b,11 : 측벽
14 : 제1절연막 15 : 제2절연막
16 : 제3절연막 17 : 층간절연막
18 : 배선 19 : 포토레지스트
본 발명에 따른 반도체장치 제조방법은, 제1절연막을 반도체기판의 표면상에 형성하는 단계, 제2절연막을 제1절연막상에 형성하는 단계, 제3절연막을 제2절연막상에 형성하는 단계, 제3절연막을 관통하여 제2절연막의 표면에 달하는 콘택홀을 형성하는 단계, 제4절연막을 콘택홀을 포함하는 전면에 형성하는 단계, 제4절연막을 이방성식각방법을 사용하여 식각하여, 제4절연막으로 이루어진 측벽을 콘택홀의 측면부상에 형성하고, 제2절연막을 노출시키는 단계, 및 노출된 제2절연막을 제거한 후, 제1절연막을 제거함으로써 반도체기판을 노출시키는 단계를 포함한다.
본 발명의 상술한 및 여타의 목적, 특징, 및 장점은 첨부도면을 참조한 하기의 상세한 설명에 의해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여, 본 발명의 실시예들을 설명한다.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 반도체장치 제조방법을 공정순으로 나타낸 단면도들이다.
먼저, 도 1a에 도시된 바와 같이, 반도체기판(1)상에 열산화법에 의해 10㎚두께의 게이트산화막(2)을 형성한다. 다음에, 1×1019~1×1021atoms/㎤범위로 인을 도핑함으로써 얻어진 소정의 치항치를 갖는 100㎚두께의 다결정실리콘막을 도전막(게이트전극(3))으로서 화학기상증착(CVD)법으로 형성하고, 다음에, 100㎚두께의 실리콘질화막을 제1층간절연막(4)으로서 CVD법으로 형성한다. 다결정실리콘막에의 인도핑은 막형성후 기상열확산(vapor phase thermal diffusion)법 또는 이온주입법에 의해 행해질 수 있다. 게이트전극의 저항치를 추가로 감소시키기 위해서, 게이트전극은 다결정실리콘막과 WSi 등의 고융점금속실리사이드의 적층으로 형성될 수 있다. 또한, 게이트산화막(2)은 제1절연막으로서 실리콘질화막의 장력(tensile stress)을 완화하는 패드산화막으로서 작용한다.
다음에, 제1절연막(4)과 도전막(게이트전극(3))이 포토레지스트를 마스크로 사용하여 포토레지스트법에 의해 순차적으로 드라이식각되어, 동일한 형태로 패터닝된 게이트전극(3)과 제1절연막(4)으로 이루어진 게이트전극구조체(30)가 형성된다.
다음에, 게이트전극구조체가 형성된 반도체기판(1)의 표면상에 제2층간절연막(5)으로서 20㎚두께의 실리콘질화막을 CVD법으로 형성한다.
이어서, 제2절연막(5)상에 층간절연막의 역할을 하는 제3절연막(6)으로서 500㎚두께의 BPSG막을 CVD법으로 형성한다. 여기에서, BPSG(borophosphosilicate glass)막은 실리콘산화막에 수％의 B(붕소) 및 P(인)을 첨가한 것으로서, 열처리에 의해 리플로우성을 나타내며, 층간절연막에 적합한 재료로 잘 알려져 있다. 또한, 소오스-드레인확산층은 늦어도 제3절연막(6)을 형성하기 전에 형성된다. 예컨대, 제1절연막(4) 형성전에, 주입에너지 30keV, 주입량 1×1014atoms/㎠으로 P를 주입하고, 이어서 제1절연막(4) 형성후에, 주입에너지 80keV, 주입량 5×1015atoms/㎠으로 As를 주입함으로써, LDD형 MOS트랜지스터를 형성할 수 있다.
다음에, 포토레지스트를 마스크를 사용하는 포토레지스트법을 사용하여 제3절연막(6)을 관통하는 콘택홀(7)을 형성한다. 이 경우에, 실리콘산화막이 실리콘질화막에 대하여 선택적으로 식각될 수 있는 조건하에서 식각이 수행된다. 식각조건으로서는, 예컨대, 100℃의 기판온도, 60mTorr의 압력, 그리고 800W의 RF전력에서, 25sccm의 유량으로 CHF3가스와 75sccm의 유량으로 CO가스를 식각실로 주입하는 RIE식각장치를 사용하는 조건이 언급될 수 있다. 이 조건들에서는 제2절연막(5)상에서 식각이 정지되기 때문에, 콘택홀의 저면이 제2절연막(5)의 형태를 유지하므로, 반도체기판(1)의 표면이 식각분위기에 노출되지 않는다.
다음에, 포토레지스트 제거후에, 도 1b에 도시된 바와 같이, 전면에 제4절연막으로서 20㎚두께의 실리콘질화막을 형성한다.
다음에, 도 1c에 도시된 바와 같이, 전면을 이방성식각으로 에치백하여, 콘택홀(7)의 측면에만 실리콘질화막으로 구성된 측벽(9a,9b)을 형성한다. 에치백에 이어서, 도 1d에 도시된 바와 같이 제2절연막(5)을 식각하고, 도 1e에 도시된 바와 같이 게이트산화막(2)을 식각함으로써, 반도체기판(1)의 표면이 콘택홀(7)의 저면으로서 노출된다.
여기에서, 게이트전극(3)은 그 상부의 제1절연막(4) 및 제2절연막(5), 그리고 측벽(9b)에 의해 완전히 덮여지는 형태로 형성된다. 이러한 상태는, 콘택홀 형성시의 식각이 실리콘질화막에 대하여 실리콘산화막이 선택적으로 식각되는 조건하에서 수행되기 때문에, 콘택홀(7)이 게이트전극(3)위의 부분으로 연장되더라도, 실리콘질화막으로 이루어진 게이트전극(3) 상부의 제1절연막(4), 제2절연막(5) 그리고 측벽(9b)이 제거되지 않으므로 실현될 수 있다.
다시 말하면, 본 발명의 제1실시예는, 콘택홀(7)이 게이트전극(3)에 대하여 셀프얼라인으로 형성되는 셀프얼라인기술을 콘택홀(7) 형성에 적용한 것이다. 이러한 방식으로, 본 발명은 셀프얼라인콘택방법의 효과와 본 발명의 고유의 효과를 각 방법의 장점들을 손상시키지 않고 양립시킬 수 있다.
다음에, 콘택홀(7)의 저면은 필요에 따라서 상술한 여러가지 처리가 행해지고, 이어서 콘택홀(7)내에 도전막이 채워진다.
도 2a 및 도 2b는 본 발명의 제2실시예에 따른 반도체장치 제조방법을 공정순으로 나타낸 단면도들이다.
도 2a 및 도 2b는 단일 콘택홀의 형성에 적용된 경우의 실시예를 설명한다.
먼저, 도 2a에 도시된 바와 같이, 먼저, 도 2a에 도시된 바와 같이, 반도체기판(1)상에 열산화법에 의해 제1절연막(14)으로서 10㎚두께의 실리콘산화막을 형성한다. 이 도면에서 게이트전극은 도시되어 있지 않지만, 제1실시예에서와 마찬가지로 산화막과 함께 형성될 수 있다.
다음에, 전면에 제2절연막(15)으로서 10㎚두께의 실리콘질화막을 CVD법으로 형성하고, 이어서, 층간절연막의 역할을 하는 제3절연막(16)으로서 500㎚두께의 BPSG막을 CVD법으로 형성한다. 제1절연막(4)(실리콘산화막)은 제2절연막(15)으로서 실리콘질화막의 장력을 완화하는 패드산화막으로서 역할한다.
다음에, 포토레지스트법을 사용에 의해 포토레지스트를 마스크로 사용하여 제3절연막(16)을 에치백하여 콘택홀(17)을 개구한다. 이 경우에, 실리콘산화막이 실리콘질화막에 대하여 선택적으로 식각될 수 있는 조건하에서 식각이 수행된다. 식각조건으로서는, 예컨대, 100℃의 기판온도, 60mTorr의 압력, 그리고 800W의 RF전력에서, 25sccm의 유량으로 CHF3가스와 75sccm의 유량으로 CO가스를 식각실로 주입하는 RIE식각장치를 사용하는 조건이 언급될 수 있다. 이 조건들에서는 제2절연막(15)상에서 식각이 정지되기 때문에, 반도체기판(1)의 표면이 식각분위기에 노출되지 않는다.
다음에, 포토레지스트 제거후에, 전면에 제4절연막으로서 50㎚두께의 실리콘질화막을 CVD법으로 형성하고, 전면을 이방성식각으로 에치백하여, 콘택홀의 측면에만 실리콘질화막으로 구성된 측벽(9)을 형성한다.
에치백에 이어서, 도 2b에 도시된 바와 같이, 제2절연막(15)을 식각하고 이어서 제1절연막(14)을 식각함으로써, 반도체기판(1)의 표면이 콘택홀의 저면으로서 노출된다.
다음에, 콘택홀(7)의 저면은 필요에 따라서 상술한 여러가지 처리가 행해지고, 이어서 콘택홀(7)내에 도전막이 채워진다.
특정한 실시예를 참조하여 본 발명을 설명하였지만, 이 설명은 제한적인 의미로 해석되지 않는다. 당업자에게는 본 발명의 설명을 참조하여 개시된 실시예들의 다양한 수정이 가능하다. 따라서, 첨부된 청구범위는 본 발명의 진정한 범위내에 있는 모든 수정과 실시예들을 포함한다.
상술한 바와 같이, 본 발명에 따르면, 콘택홀의 저면을 제외하고 콘택홀의 내부 표면을 실리콘질화막으로 덮는 것이 가능하다. 따라서, 콘택홀의 형성후에 수행되는, 콘택홀의 저면으로서 노출된 기판표면에의 손상 등의 제거를 목적으로 하는 세정처리나 자연산화막 등의 제거를 위한 습식식각에 의한 콘택홀 직경의 확대, 또한, 산화처리시에 산화종의 층간절연막으로 확산하는 것을 방지할 수 있다.
또한, 본 발명에 따르면, 콘택홀 형성시의 층간절연막의 식각이 기판전면에 설치된 실리콘질화막상에서 일단 정지될 수 있고, 측벽의 형성시에 기판표면의 노출이 단 한 번으로 제한될 수 있다. 따라서, 식각분위기에 콘택홀의 표면노출시간을 현저하게 단축시킬 수 있으므로, 콘택홀의 저면을 형성하는 기판에 도입되는 손상을 크게 감소시킬 수 있다.
또한, 본 발명은 셀프얼라인방법에 의한 콘택홀형성프로세스에 적합하기 때문에, 본 발명의 목적을 얻을 수 있고, 동시에 콘택홀의 셀프얼라인형성을 실현할 수 있다.
결과적으로, 예컨대, DRAM 및 SRAM과 같이 스토리지노드에서의 접합누설전류의 저감이 요구되거나, 디바이스면적의 감소가 요구되거나, 또는 콘택홀과 배선간의 분리를 위한 마진이 요구되는 디바이스에의 적용이 적합한 반도체장치의 제조방법을 제공하는 것이 가능하다.

Claims (6)

  1. 반도체장치 제조방법에 있어서:
    제1절연막을 반도체기판의 표면상에 형성하는 단계;
    제2절연막을 상기 제1절연막상에 형성하는 단계;
    제3절연막을 상기 제2절연막상에 형성하는 단계;
    상기 제3절연막을 관통하여 상기 제2절연막의 표면에 달하는 콘택홀을 형성하는 단계;
    제4절연막을 상기 콘택홀을 포함하는 전면에 형성하는 단계;
    상기 제4절연막을 이방성식각방법을 사용하여 식각하여, 상기 제4절연막으로 이루어진 측벽을 상기 콘택홀의 측면부상에 형성하고, 상기 제2절연막을 노출시키는 단계; 및
    노출된 상기 제2절연막을 제거한 후, 상기 제1절연막을 제거함으로써 상기 반도체기판을 노출시키는 단계를 포함하는 반도체장치 제조방법.
  2. 제1항에 있어서, 상기 제2및 제4절연막들은 실리콘질화막들인 것을 특징으로 하는 반도체장치 제조방법.
  3. 제2항에 있어서, 상기 제1절연막은 실리콘산화막인 것을 특징으로 하는 반도체장치 제조방법.
  4. 제3항에 있어서, 상기 실리콘산화막은 게이트산화막인 것을 특징으로 하는 반도체장치 제조방법.
  5. 반도체장치 제조방법에 있어서:
    게이트산화막과 게이트전극을 반도체기판상에 순차적으로 형성하는 단계;
    제1절연막을 상기 게이트전극과 상기 게이트산화막상에 형성하는 단계;
    제2절연막을 상기 제1절연막상에 형성하는 단계;
    상기 제2절연막을 관통하여 상기 제1절연막의 표면에 달하는 콘택홀을 형성하는 단계;
    제3절연막을 상기 콘택홀을 포함하는 전면에 형성하는 단계;
    상기 제3절연막을 이방성식각방법을 사용하여 식각하여, 상기 제3절연막으로 이루어진 측벽을 상기 콘택홀의 측면부상에 형성하고, 상기 제1절연막을 노출시키는 단계; 및
    노출된 상기 제1절연막을 제거한 후, 상기 게이트산화막을 제거함으로써 상기 반도체기판을 노출시키는 단계를 구비하는 반도체장치 제조방법.
  6. 제5항에 있어서, 상기 제1및 제3절연막들은 실리콘질화막들인 것을 특징으로 하는 반도체장치 제조방법.
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