KR100372819B1 - 반도체 소자의 게이트 스페이서 형성방법 - Google Patents
반도체 소자의 게이트 스페이서 형성방법 Download PDFInfo
- Publication number
- KR100372819B1 KR100372819B1 KR10-1999-0024623A KR19990024623A KR100372819B1 KR 100372819 B1 KR100372819 B1 KR 100372819B1 KR 19990024623 A KR19990024623 A KR 19990024623A KR 100372819 B1 KR100372819 B1 KR 100372819B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- oxide film
- forming
- buffer layer
- layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 34
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 150000004767 nitrides Chemical class 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000000463 material Substances 0.000 claims abstract description 11
- 238000001039 wet etching Methods 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 239000007772 electrode material Substances 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 238000010790 dilution Methods 0.000 claims description 6
- 239000012895 dilution Substances 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 229910019001 CoSi Inorganic materials 0.000 claims description 3
- 229910017855 NH 4 F Inorganic materials 0.000 claims description 3
- 229910008484 TiSi Inorganic materials 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 235000014653 Carica parviflora Nutrition 0.000 description 1
- 241000243321 Cnidaria Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
- H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 콘택저항을 감소시킬 수 있는 반도체소자의 게이트 스페이서 형성방법에 관한 것이다.
본 발명의 게이트 스페이서 형성방법은 반도체 기판상에 게이트 산화막을 형성하는 단계와; 게이트 산화막상에 게이트 물질 및 마스크용 산화막을 형성하는 단계와; 상기 마스크용 산화막과 게이트 물질을 식각하여 게이트를 형성하는 단계와; 버퍼층을 기판상에 형성하는 단계와; 상기 버퍼층이 마스크용 산화막과 게이트 산화막상에만 존재하고 측벽에는 존재하지 않도록 습식식각하는 단계와; 게이트 스페이서용 질화막을 상기 버퍼층상에 형성하는 단계와; 상기 질화막과 버퍼층을 식각하여 게이트의 측벽에 질화막으로된 스페이서를 형성하는 단계로 이루어진다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 구체적으로는 콘택저항을 감소시킬 수 있는 게이트 스페이서 형상방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 공정마진을 확보하는데 많은 어려움이 있었다. 특히 워드라인의 선폭은 메모리소자의 크기를 축소하는데 주요한 요소가 된다.
메모리소자의 제조시 모스 트랜지스터를 제조한 다음 소오스/드레인 콘택을형성하는 경우, 식각 배리어를 이용한 셀프얼라인 콘택 플러그 형성공정은 피할 수 없는 상황이다. 일반적으로 게이트 스페이서를 식각배리어로 이용한 셀프 얼라인 콘택 플러그 형성공정에서 식각 배리어용 게이트 스페이서로 질화막을 이용하는데, 이 게이트 스페이서가 식각 배리어로서 충분한 역할을 하기 위해서는 일정 두께를 학보해야 한다.
식각 배리어로 사용되는 물질이 실리콘 기판에 커다란 스트레스를 주는 물질인 경우에는, 스트레스를 완화시켜주기 위한 버퍼층이 필요하다. 일반적으로 기판에 가해지는 스트레스를 완화시켜주는 물질로 산화막이 사용된다. 이와 같이 식각 배리어로서 질화막으로된 게이트 스페이서를 이용하는 경우에는 버퍼층으로서 기판과 질화막사이에 산화막을 형성해주어야 한다.
게이트 스페이서용 질화막과 기판사이에 버퍼층을 형성하지 않으면, 핫캐리어에 의한 퇴화(degeneration) 현상으로 소자의 수명이 현저하게 감소하는 문제점이 있었다.
그러나, 필수 불가결하게 버퍼층을 사용하게 되면 전체적은 스페이서의 두께가 증가하게 되고, 이에 따라 소오스/드레인 콘택형성시 콘택사이즈가 감소하여 콘택저항이 증가하는 문제점이 있었다.
본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 콘택저항을 감소시켜 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 게이트 스페이서 형성방법을 제공하는 데 그 목적이 있다.
도 1A 내지 도 1D는 본 발명의 실시예에 따른 반도체 소자의 게이트 스페이서 형성방법을 설명하기 위한 제조공정도,
도 2는 종래의 HF 또는 BOE를 이용한 식각공정을 수행하지 않은 경우 반도체 소자의 SEM 사진,
도 3은 본 발명의 HF 또는 BOE를 이용한 식각공정을 수행한 다음 질화막을 형성한 후의 반도체 소자의 SEM 사진,
도 4는 본 발명의 콘택저항 감소효과를 설명하기 위한 반도체 소자의 단면도,
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 게이트 산화막
13 : 게이트 14 : 마스크용 산화막
15 : 버퍼층 16 : 질화막
17 : 스페이서
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판상에 게이트 산화막을 형성하는 단계와; 게이트 산화막상에 게이트 물질 및 마스크용 산화막을 형성하는 단계와; 상기 마스크용 산화막과 게이트 물질을 식각하여 게이트를 형성하는 단계와; 버퍼층을 기판상에 형성하는 단계와; 상기 버퍼층이 마스크용 산화막과 게이트 산화막상에만 존재하고 측벽에는 존재하지 않도록 습식식각하는 단계와; 게이트 스페이서용 질화막을 상기 버퍼층상에 형성하는 단계와; 상기 질화막과 버퍼층을 식각하여 게이트의 측벽에 질화막으로된 스페이서를 형성하는 단계로 이루어지는 반도체 소자의 게이트 스페이서 형성방법을 제공하는 것을 특징으로 한다.
상기 버퍼층은 PE-TEOS 산화막을 형성하고, 상기 PE-TEOS 산화막은 저온 플라즈마를 이용하여 측벽에서는 스텝커버리지가 상부의 스텝커버리지보다 낮게되도록 증착하고, 50-500Å 의 두께로 형성되는 것을 특징으로 한다.
상기 버퍼층은 PE-TEOS 산화막은 HF를 이용하여 식각하고, 희석율(H20/HF)이 100 이상인 것을 특징으로 한다.
상기 버퍼층인 PE-TEOS 산화막은 BOE를 이용하여 식각하고, 희석율(NH4F/HF)을 300 이상으로 하는 것을 특징으로 한다.
상기 PE-TEOS 산화막은 게이트 측벽의 식각율이 상대적으로 게이트상부의 식각율보다 상대적으로 커서, 게이트 측벽에서는 제거되는 것을 특징으로 한다.
상기 게이트 전극물질은 금속으로 이루어지고, TiN/W 또는 W 중 하나인 것을 특징으로 한다.
상기 게이트 전극물질은 금속을 폴리실리콘으로 이루어지고, poly-Si/WN/W, poly-Si/TiN/W, poly-Si/TiSi, poly-Si/CoSi 중 하나를 이용한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체소자의 게이트 스페이서 형성방법을 설명하기 위한 제조공정 단면도를 도시한 것이다.
도 1A와 같이 반도체 기판(11)상에 열산화공정을 수행하여 게이트 열산화막(12) 및 게이트 물질을 형성한 다음 그위에 마스크용 산화막(14)을 형성한다. 이어서 상기 마스크용 산화막(14), 게이트 물질(12)을 패터닝하여 게이트(13)를 형성한 다음 게이트 재산화공정을 실시한다.
이때, 상기 게이트 전극물질은 금속 또는 폴리실리콘막으로 이루어지는데,금속으로 이루어지는 경우 상기 게이트 전극물질은 TiN/W 또는 W 중 하나이다. 상기 게이트 전극물질이 폴리실리콘으로 이루어지는 경우 poly-Si/WN/W, poly-Si/TiN/W, poly-Si/TiSi, poly-Si/CoSi 중 하나이다.
도 1B에 도시된 바와같이, 도면상에는 도시되지 않았으나, 게이트(13)를 마스크로 하여 소오스/드레인용 불순물을 이온주입한 다음 버퍼층으로서 PE-TEOS 산화막(15)을 증착한다.
이때, 상기 PE-TEOS 산화막은 저온 플라즈마를 이용하여 측벽의 스텝커버리지가 상측부의 스텝 커버리지보다 낮아 게이트 산화막(12)과 마스크용 산화막(14)의 상부보다는 측벽에서 얇게 형성하며, 50-500Å 의 두께로 형성한다.
통상적으로, 버퍼산화막은 700℃에서 N2O와 SiH4가스를 이용하여 형성하기 때문에 산화에 약한 금속계열로 게이트를 형성하는 경우에는 쉽게 산화되는 문제점이 있었다.
하지만, 본 발명에서는 저온에서 플라즈마를 이용하여 PE-TEOS 산화막을 증착하고 산화가스가 첨가되지 않기 때문에, 금속계열의 게이트 전극을 형성하는 데에도 산화에 의한 문제점은 발생되지 않는다. 또한, 본 발명에서는 게이트상에 마스크용 산호막을 형성하기 때문에 산화에 대해 안정하다.
상기에서 소오스/드레인 영역을 형성할 때, LDD 구조를 형성할 때 LDD 용 게이트 스페이서는 선택적 산화법을 이용하여 H2와 O2의 분위기에서 진행하여 형성한다.
도 1C에 도시된 바와같이, HF 또는 BOE를 이용한 습식식각공정을 통해 게이트(13) 및 마스크용 산화막(14)의 측벽에 형성된 PE-TEOS 산화막을 제거한다. 이때, 상기 PE-TEOS 산화막(14)은 측벽의 스텝커버리지가 상측부의 스텝 커버리지보다 낮아 도 1B에서 게이트 산화막(12)과 마스크용 산화막(14)의 상부보다는 측벽에서 얇게 형성되고, 또한 측벽의 식각율이 상측부의 식각율보다 커서 측벽의 PE-TEOS 산화막(15)이 빨리 제거된다. 따라서, PE-TEOS 산화막(14)은 마스크용 산화막(13)과 게이트 산화막(12)상에만 존재하게 되고 게이트의 측벽에는 존재하지 않게 된다.
상기 PE-TEOS 산화막을 HF를 이용하여 식각하는 경우 희석율(H20/HF)이 100 이상이고, BOE를 이용하여 식각하는 경우 희석율(NH4F/HF)을 300 이상이다.
도 1D에 도시된 바와같이, 후속의 셀프 얼라인 콘택공정을 위한 식각 배리어용 질화막(16)을 증착한다.
도 2는 종래의 HF 또는 BOE를 이용한 식각공정을 수행하지 않은 경우를 도시한 것이고, 도 3은 본 발명의 HF 또는 BOE를 이용한 식각공정을 수행한 다음 질화막을 형성한 후의 SEM 사진을 도시한 것이다.
도 2와 도 3을 참조하면, 본 발명에서와 같이 HF 또는 BOE를 이용한 식각공정을 수행한 경우에는 게이트 측벽의 버퍼층인 PE-TEOS 산화막이 제거되므로 존재하지 않게 되지만, 종래의 경우에는 그대로 존재하게 된다.
따라서, 도 4에서와 같이 통상적인 스페이서 형성공정을 진행하고 나면, 게이트 스페이서(17)가 형성되는데, 본 발명에서는 스페이서용 질화막(17)과 기판상이에 버퍼층인 PE-TEOS 산화막(16)이 존재하므로 질화막에 의해 기판에 가해지는 스트레스 문제를 해결할 수 있을 뿐만 아니라, 게이트의 측벽에는 PE-TEOS 산화막이 존재하지 않으므로, 스페이서의 두께는 질화막에만 의존하므로, 버퍼층의 형성에 따른 스페이서의 두께의 증가는 초래되지 않는다.
따라서, 도 4에 도시된 바와같이, 게이트 스페이서의 두께가 감소하게 되므로, 후속의 소오스/드레인용 콘택홀 형성시 콘택저항을 감소시킬 수 있게 된다. 예를 들어, 0.1μm 의 디램소자에서 소오스/드레인 콘택이 형성될 워드라인(게이트)사이의 거리는 ~500Å 정도이지만, 본 발명에서와 같이 게이트 측벽의 버퍼층으로 사용되는 PE-TEOS 산화막을 제거하는 경우에는 워드라인사이의 거리(X)를 종래보다 100 내지 150Å의 정도를 더 증가시킬 수 있으므로, 소오스/드레인 콘택을 20% 정도 증가시킬 수 있게 된다.
이상에서 자세히 설명된 바와 같은 본 발명의 게이트 스페이서 형성방법에 따르면, 식각 배리어로서 작용하는 게이트 스페이서를 질화막을 이용하는 경우 버퍼층으로 PE-TEOS 산화막을 이용하여 질화막에 의한 기판의 스트레스를 감소시킬 수 있게 된다. 또한, 게이트 측벽의 PE-TEOS 산화막을 식각하여 제거하여 줌으로써 버퍼층에 의한 게이트 스페이서의 두께증가를 방지할 수 있게 된다. 이에 따라 콘택면적을 증가시켜 콘택저항을 감소시키고, 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (13)
- 반도체 기판상에 게이트 산화막을 형성하는 단계와;게이트 산화막상에 게이트 물질 및 마스크용 산화막을 형성하는 단계와;상기 마스크용 산화막과 게이트 물질을 식각하여 게이트를 형성하는 단계와;버퍼층을 기판상에 형성하는 단계와;상기 버퍼층이 마스크용 산화막과 게이트 산화막상에만 존재하고 측벽에는 존재하지 않도록 습식식각하는 단계와;게이트 스페이서용 질화막을 상기 버퍼층상에 형성하는 단계와;상기 질화막과 버퍼층을 식각하여 게이트의 측벽에 질화막으로된 스페이서를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 제1항에 있어서, 상기 버퍼층은 PE-TEOS 산화막인 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 제2항에 있어서, 상기 PE-TEOS 산화막은 저온 플라즈마를 이용하여 측벽에서는 스텝커버리지가 상부의 스텝커버리지보다 낮게되도록 증착하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 제3항에 있어서, 상기 PE-TEOS 산화막은 50-500Å 의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 제4항에 있어서, 상기 버퍼층은 PE-TEOS 산화막은 HF를 이용하여 식각하는 것을 특징으로 하는 게이트 스페이서 형성방법.
- 제5항에 있어서, 상기 PE-TEOS 산화막의 HF 식각시 희석율(H20/HF)이 100 이상인 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 제4항에 있어서, 상기 버퍼층인 PE-TEOS 산화막은 BOE를 이용하여 식각하는 것을 특징으로 하는 게이트 스페이서 형성방법.
- 제7항에 있어서, 상기 PE-TEOS 산화막을 BOE를 이용하여 식각시 희석율(NH4F/HF)을 300 이상으로 하는 게이트 스페이서 형성방법.
- 제3항에 있어서, 상기 PE-TEOS 산화막은 게이트 측벽의 식각율이 상대적으로 게이트상부의 식각율보다 상대적으로 커서, 게이트 측벽에서는 제거되는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 제1항에 있어서, 상기 게이트 전극물질은 금속으로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 제10항에 있어서, 상기 게이트 전극물질은 TiN/W 또는 W 중 하나인 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 제1항에 있어서, 상기 게이트 전극물질은 금속을 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 제12항에 있어서, 상기 게이트 전극물질은 poly-Si/WN/W, poly-Si/TiN/W, poly-Si/TiSi, poly-Si/CoSi 중 하나를 이용하는 것을 특징으로 하는 게이트 스페이서 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0024623A KR100372819B1 (ko) | 1999-06-28 | 1999-06-28 | 반도체 소자의 게이트 스페이서 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0024623A KR100372819B1 (ko) | 1999-06-28 | 1999-06-28 | 반도체 소자의 게이트 스페이서 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010004038A KR20010004038A (ko) | 2001-01-15 |
| KR100372819B1 true KR100372819B1 (ko) | 2003-02-17 |
Family
ID=19595854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0024623A KR100372819B1 (ko) | 1999-06-28 | 1999-06-28 | 반도체 소자의 게이트 스페이서 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100372819B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11862632B2 (en) | 2020-08-18 | 2024-01-02 | Samsung Electronics Co, Ltd. | Semiconductor device and method of fabricating the same |
-
1999
- 1999-06-28 KR KR10-1999-0024623A patent/KR100372819B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11862632B2 (en) | 2020-08-18 | 2024-01-02 | Samsung Electronics Co, Ltd. | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010004038A (ko) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6306743B1 (en) | Method for forming a gate electrode on a semiconductor substrate | |
| KR100317532B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JP5461904B2 (ja) | 半導体装置の製造方法 | |
| JP2585140B2 (ja) | 半導体装置の配線接触構造 | |
| US6573602B2 (en) | Semiconductor device with a self-aligned contact and a method of manufacturing the same | |
| US6677651B2 (en) | Semiconductor device and method for manufacturing the same | |
| US7176096B1 (en) | Transistor gate and local interconnect | |
| KR100263905B1 (ko) | 식각 장벽막 패턴을 이용한 콘택홀의 제조방법 | |
| US6383921B1 (en) | Self aligned silicide contact method of fabrication | |
| JP2000236090A (ja) | 半導体装置の製造方法 | |
| KR100372819B1 (ko) | 반도체 소자의 게이트 스페이서 형성방법 | |
| US6764948B2 (en) | Method of manufacturing a semiconductor device and the semiconductor device manufactured by the method | |
| US6900118B2 (en) | Method for preventing contact defects in interlayer dielectric layer | |
| US20040121166A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP4221429B2 (ja) | 半導体装置の製造方法 | |
| KR0151066B1 (ko) | 게이트 전극으로 티타늄 질화막을 사용하는 반도체 장치의 제조방법 | |
| JPH1065171A (ja) | モストランジスタの製造方法 | |
| KR100713927B1 (ko) | 반도체 소자의 제조방법 | |
| KR100335274B1 (ko) | 반도체소자의제조방법 | |
| KR100255514B1 (ko) | 반도체 메모리 장치 제조방법 | |
| KR20010030433A (ko) | 반도체장치 제조방법 | |
| KR20010003998A (ko) | 반도체 소자의 게이트 형성방법 | |
| KR100356472B1 (ko) | 반도체 소자의 제조 방법 | |
| US6297116B1 (en) | Method for manufacturing a metal oxide semiconductor (MOS)-based structure | |
| KR100390828B1 (ko) | 급속 열처리에 의한 보더리스 콘택용 식각 방지막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |