JP4605399B2 - 電界効果トランジスタの形成方法 - Google Patents

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Description

本発明は、電界効果トランジスタの形成方法、特にはそのトランジスタゲートの形成方法に関する。
半導体装置の形成における継続的な目標は、半導体の所定領域に回路をいかに高密度で形成するかである。そのような目標は、半導体回路素子の寸法をより縮小することによって達成される。例えば、１９７０年代の初期においては、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス内の電界効果トランジスタゲートの典型的なゲート長は、５〜６マイクロメータであり、ポリシリコンがゲートの唯一の導電性材料として用いられていた。１９８０年代後期のＤＲＡＭ世代の進歩により、ゲート長は約１マイクロメータまで縮小した。しかしながら、導電性ドープトポリシリコンがゲートラインの唯一の導電性要素として用いられた場合、ワードラインの抵抗が高すぎることが分かった。そのために、シリサイド（例えば、タングステンシリサイド、モリブデンシリサイド又はチタンシリサイド）がポリシリコンの上に堆積された。用語“ポリサイド”は、その上にシリサイドを有する導電性ドープトポリシリコンからなるゲート材料の積み重ねを表わすものとして新たに用いられた語である。
１９９０年代の技術進歩により、ゲート長は０．２マイクロメータ以下にまで縮小された。ポリサイド材料の抵抗がそのようなゲートには高すぎることが分かった。したがって、その後、ポリサイド構造のシリサイドに代わる金属を提供することが開発された。その目的で用いられる典型的な金属は、タングステン、モリブデンおよびチタンである。そのようなゲートは、現在の技術における新しい構造と言える。
図１は、そのようなゲート構造を具えた電界効果トランジスタ１２を有する半導体ウェーハ片１０を示す。より具体的には、ウェーハ片１０は、その上にゲート構造体１６が形成された基板１４を有する。ゲート構造体１６は、ゲート酸化層２０（典型的には二酸化シリコンからなる）、導電性ドープト半導体材料層２２（シリコンとゲルマニウムで構成でき、典型的には導電性ドープトポリシリコンである）、導電性拡散バリア層２４（典型的には、例えばＷＮｘ，ＴｉＮ等の窒化金属）、金属層２６（例えば、タングステン，モリブデン，チタン等で構成できる）、絶縁キャップ２８（例えば、窒化シリコン，二酸化シリコン等で構成できる）から成る。
半導体基板１４は、例えば、導電性ドープト単結晶シリコンとすることができる。特許請求の範囲の理解を助ける意味で、明細書中の、用語“半導体基板”又は“半導電性基板”は、半導電性材料からなる如何なる構造体を意味するものであり、それには、勿論これらに限定されるものではないが、半導電性ウェーハ（単体又はその上の他の材料を含む組合体の何れであっても良い）などのバルク半導電性材料、及び半導電性材料層（単体又は他の材料との組合体の何れであっても良い）を含むものである。用語“基板”は、上で説明した半導電性基板に限定される訳ではないが、これを含む如何なる支持構造体をも意味するものである。
ゲート構造体１６は対向する側壁３０を有し、また、絶縁スペーサ３２がその対向する側壁に沿って設けられている。絶縁スペーサ３２は、例えば、窒化シリコンで形成することができる。
ソース／ドレイン領域１８はゲート構造体１６に隣接して形成され、ゲート構造体１６の下側にはチャンネル領域１９が画定される。スペーサ３２は、ソース／ドレイン領域１８が形成される間は、側壁エッジ３０からの導電性増強不純物の注入を阻止するのに用いることができ、それにより、側壁３０に対して、高不純物濃度ソース／ドレイン領域１８の位置を制御することができる。低不純物濃度拡散領域が側壁３２の下側、即ち、高不純物濃度ソース／ドレイン領域１８とチャンネル領域１９との間に形成され、この領域は、傾斜接合領域３３を画定する。低不純物濃度拡散領域は、しばしば、側壁３２の形成よりも前の段階で形成される。
ＤＲＡＭデバイスに図１に示す電界効果トランジスタ構造１２を用いると、ある問題が発生する。ＤＲＡＭデバイスは、通常、電源供給電圧を超えたワードライン電圧（所謂、ブーストワードライン電圧）で動作する。したがって、ゲート型ＤＲＡＭ構造に用いられるトランジスタゲートは、他のデバイスよりも大きい電界に晒されることになり、より多くの故障、不良の機会となることがある。また、ＤＲＡＭのデータ保持時間は、蓄積ノード接合リーク量に依存し、したがって、ゲートとドレイン接合の交わるコーナ部分での電界によって影響される。ゲートとドレイン接合間の電界は、しばしばより多くの接合リーク、即ちゲート誘導ドレイン・リーク（ＧＩＤＬ）を誘発することがある。そのためには、電界、従ってリーク量を減らすために、ゲートとドレインのコーナ部分をより厚いゲート酸化領域とすることが好ましい。
トランジスタゲートの完成度を高めるのに用いられる技術の一つは、側壁３０の下側に小さい“バーズビーク”構造を形成するために、ゲートに隣接した半導体材料基板の一部を酸化することである。そのような技術が図２に示されており、ここでは、ウェーハ片１０が、ゲート構造１６の形成の後の、しかしスペーサ３２及びソース／ドレイン領域１８の形成前のある処理段階として示されている。半導体材料ウェーハ１４の上部表面は、ゲート酸化物２０と接続する二酸化シリコン層３４を形成するために既に酸化処理されている。二酸化シリコン層３４は、側壁３０の下側に延びるバーズビーク領域３６を有する。二酸化シリコン層３４はまた、半導体材料層２２の側壁エッジに対応する側壁３０の一部分に沿って延びている。そのようなエッジ部分は、半導体材料１４の上側表面を酸化する間に酸化処理されるからである。
図２で示される処理で起こる一つの問題は、半導体材料１４が酸化処理される間に、金属層２６の側壁エッジが酸化されることである。金属層２６の酸化は、酸化金属領域３８を形成する。酸化金属領域３８の形成に伴う体積膨張は、金属ラインの持ち上げを引き起こし、それは、ゲート構造体１６を用いた電界効果トランジスタ構造体の故障を引き起こす結果となる。
金属エッジの酸化を防ぐために用いられていた技術には、湿式水素酸化法と、エッジ部分を保護するために窒化シリコン又は二酸化シリコンを用いる方法がある。さらに、半導体材料１４の上側表面を酸化するのに先立って、ゲートスタック内の金属材料のエッジ部分を被覆するために、酸窒化シリコンが用いられていた。
上述した問題は、電界効果トランジスタの技術に限られたものではない。そのような問題は、例えば、フラッシュメモリデバイスに用いられるゲートスタック等の他のメモリデバイスで用いられるスタック内でも起こり得ることである。図３は、半導体材料基板５２と、その上に形成されたフラッシュメモリデバイスのゲートスタック５４とからなる半導体ウェーハ片５０を示す。基板５２は、ｐ型バックグランド不純物が低濃度にドープされた例えば単結晶シリコンからなる。ゲートスタック５４は、ゲート酸化層５６（二酸化シリコンからなる）、浮遊ゲート５８（半導体材料であり、Ｓｉ及びＧｅよりなり、また典型的には導電性ドープトポリシリコンからなる）、中間絶縁層６０（二酸化シリコンからなる）、導電性ドープト半導体材料層６２（導電性ドープトポリシリコンからなる）、バリア層６４（金属窒化物からなる）、金属層６６（タングステン、チタン、モリブデンからなる）、絶縁キャップ６８（二酸化シリコンからなる）で構成される。図３にはまた、基板５２上の酸化層６９と、酸化層６９の下側でゲートスタック５４に隣接して注入された低不純物濃度拡散（ＬＤＤ）領域７１が示されている。このＬＤＤ領域７１は、基板５２内に、ｎ型導電性増強不純物（例えば、リン又は砒素）を注入することによって形成することができる。
層６０，６２，６４，６６，６８は、ゲート構造体１６に用いられているスタックと全く同一のスタックからなるこことに注目して欲しい。したがって、半導体材料基板５２の酸化により、半導体材料１４の酸化に関連して先に説明したのと同じ問題が生じ得る。具体的には、半導体材料５２の酸化は、スタック５４を採用した回路装置の故障を引き起こし得る、金属層６６の側壁エッジ部分の酸化を伴うものである。
上で説明した図１−３は、導電性及び絶縁性材料からなる上述したスタックの側断面図である。そのような断面図は、スタック内のいろいろな層を表すのに用いられる。図１−３のスタックは、パターンニングされたワードラインの一部としてのスタックの説明に用いることができる。そのような他の説明では、スタックは、それぞれの半導体材料基板を横切って延在するラインの一部と言える（即ち、スタックはライン形状にパターン化することができる）。ソース／ドレイン領域は、そのラインに沿っていろいろな間隔でもって設けられる。したがって、ラインは、ソース／ドレイン領域対のそれぞれの間でゲート構造として機能するトランジスタゲート領域を有することになる。
本発明の解決しようとする課題は、金属層の側壁エッジの酸化を防止すること、ゲートスタックとワードラインを形成する他の方法を開発することである。
本発明は、電界効果トランジスタを形成する方法に関する。該方法は、半導体材料基板上にゲート絶縁層を介してドープトシリコン層と該ドープトシリコン層上の金属層とからなるパターン化されたゲートラインを形成する工程と、前記パターン化されたゲートラインである前記ドープトシリコン層及び金属層の側壁エッジに沿って、前記ドープトシリコン層よりも不純物が低濃度にドープされている第２シリコン層を形成する工程と、前記金属層の側壁エッジに沿ってシリサイドを形成するために、前記第２シリコン層を前記金属層と反応させる工程と、前記シリサイドを形成した後、前記シリサイドを残して、前記ドープトシリコン層に対して前記第２シリコン層を選択的に除去する工程と、前記半導体材料基板の表面及び前記ドープトシリコン層の側壁エッジを酸化することにより、前記ゲートラインの側壁エッジの下にバーズビークを形成する工程と、を具備することを特徴とする。
本発明の一態様においては、前記半導体材料基板上に二酸化シリコン層を備え、前記パターン化されたゲートラインは、前記ゲート絶縁層となる前記二酸化シリコン層の一部分の上に形成され、前記パターン化されたゲートラインである前記ドープトシリコン層及び金属層の側壁エッジに沿って前記第２シリコン層を形成する前記工程は、前記第２シリコン層を、前記側壁エッジ上及び前記ゲートライン上に形成する工程と、前記第２シリコン層を異方性エッチングすることにより、前記側壁エッジに沿って前記第２シリコン層の一部分を残しつつ、前記ゲートライン上の前記第２シリコン層を選択的に除去する工程と、を具備することを特徴とする。
金属層の領域上にシリサイド構造を形成することによって、隣接する基板を酸化処理する間、金属層を保護することができた。
本発明の好適実施例を添付の図面を参照して説明する。具体的には、本発明は、金属層の領域上にシリサイド構造を形成することによって、隣接する基板を酸化処理する間、金属層を保護するための方法に関する。シリサイドは、金属層の領域を酸化処理環境に晒されることから保護する。
本発明の第１実施例を添付図面の図４−６を参照しながら説明する。最初に図４を参照すると、そこには、その上にゲートスタック１０４が形成された半導体材料基板１０２を有する半導体ウェーハ片１００が示されている。半導体材料基板１０２は、例えば、ｐ型バックグランド不純物が低濃度にドープされた単結晶シリコンで構成することができる。ゲートスタック１０４は、ゲート絶縁層１０６（例えば、二酸化シリコンからなる）、半導体材料層１０８（シリコン及びゲルマニウムからなり、典型的には導電性ドープトポリシリコンからなる）、バリア層１１０（例えば、窒化チタン、窒化タングステン等の窒化金属からなる）、金属層１１２（好ましくは金属元素のまま、例えば、タングステン、チタン、コバルト、モリブデン等からなる）、及び絶縁キャップ１１４（例えば、窒化シリコン及び／又は二酸化シリコンからなる）から構成される。
本明細書及び特許請求の範囲の理解の目的で、“シリコン層”として記載されている層は、シリコンからなり、また基本的にはシリコンのみからなっていても良く、しかし、そのような層が基本的にはシリコンのみからなっているとの特別な言及がない限り、必ずしも基本的にはシリコンのみからなっていないと理解すべきである。したがって、“シリコン層”は、例えば、シリコンとゲルマニウムとからなることもできる。さらに、“金属層”は、金属からなり、また基本的には金属のみからなっていても良く、しかし、そのような層が基本的には金属のみからなっているとの特別な言及がない限り、必ずしも基本的には金属のみからなっていないと理解すべきである。
ゲートスタック１０４は側壁１１６を有し、そのような側壁は、層１０６，１０８，１１０，１１２，１１４の各一部分からなる。本発明の具体例では、層１０８は第１の層と、また層１１２は第２の層と言うことができる。層１１２に対応する側壁１１６の一部分は第２層画定部分、層１０８に対応する側壁１１６の一部分は第１層画定部分と言うことができる。
基板１０２は上側表面１１８を有し、その一部はゲートスタック１０４によって覆われており、またその他の一部はゲートスタック１０４を超えて延在している。エッチストップ層１１７が基板１０２の上側表面１１８上に形成される。そのようなエッチストップ層は、例えば酸化シリコン又は窒化シリコンからなる。シリコン層１２０は、基板１０２の上側表面１１８の上（より具体的には、エッチストップ層１１７の上）、ゲートスタック１０４の側壁１１６に沿って、及びゲートスタック１０４の上側表面上に形成される。層１２０は、例えば、非結晶又は多結晶状態のシリコンからなり、典型的には、その厚さが約１００オングストロームから約２００オングストロームに形成される。シリコン層１２０は、その層が側壁上及びゲートスタック１０４上に整合して横たわるように、化学気相堆積によって形成することができる。一般的には、層１２０が非結晶シリコンからなるか多結晶シリコンからなるかの違いは、堆積温度によって決まり、非結晶シリコンの場合にはその温度が約５００℃から約５５０℃で堆積され、多結晶シリコンの場合にはその温度が約５８０℃から６２５℃で堆積される。
本発明の特別な実施例では、シリコン層１２０は、シリコン含有層１０８とは異なった組成からなる。組成におけるそのような違いは、例えば、シリコン層１０８に対するシリコン層１２０内の不純物濃度の違いに相当する。例えば、層１０８は、層１０８を電気的に導電性とするために、少なくとも１×１０１８atom/cm３の導電性増強不純物濃度を有する。したがって、層１２０には、この層１２０と層１８０との間に差を設けるために、１×１０１８atom/cm３よりも低い導電性増強不純物濃度を提供することができる。そのような差は、後の過程において、層１２０を層１０８に対して選択的に除去するのに利用することができる。具体的実施例では、層１２０は、導電性増強不純物が殆どドープされないように提供することができる。ここで、用語“殆どドープされない”とは、不純物濃度が１×１０１５atoms/cm３と同等又はそれ以下を意味するものと理解すべきである。“殆どドープされていない”シリコン層と“ドープされていない”シリコン層との違いは、後者が不純物濃度が約０であるのに対して、前者の殆どドープされていない”の不純物濃度が０から高くても約１０１５atoms/cm３までであることである。
ある態様では、層１２０は、シリコン層１０８によって画定される側壁１１６の一部分と、金属層１１２によって画定される一部分の双方に沿って延在する第３の層と呼ぶことができる。パターン化されたラインは、第１の層と第２の層とを有するように形成される。第１の層はシリコンからなり、第２の層は金属からなる。ラインは、第１層画定部分と第２層画定部分とを有する少なくとも一つの側壁エッジを有する。第３の層が、少なくとも一つの側壁エッジに沿って形成される。第３の層はシリコンからなり、側壁エッジの第１層画定部分と側壁エッジの第２層画定部分に沿っている。第３の層のシリコンは、側壁エッジの第２層画定部分に沿ったシリサイドを形成するために、第２の層の金属と反応させられる。第３の層のシリコンは、第１の層のシリコンと、第２の層の金属と、シリサイドを残して除去される。
図５は、シリサイド領域１２２を形成するために、層１２０のシリコンを層１１２の金属と反応させる環境に晒された後のウェーハ片１００を示す。典型的な反応条件は、ウェーハ片１００を、不活性ガス環境で、９００℃で約２０分間アニール処理することである。これに代わる反応条件は、１０秒間９５０℃まで急速温度処理（ＲＴＰ）することである。この第２の反応条件は、シリコン層１２０と１０８との間で不純物の再拡散を防ぐ意味で好ましいと言える。
図６を参照すると、層１２０（図５参照）は、側壁１１６に沿ったシリサイド領域１２２を残して、既に除去されている。層１２０の除去は、例えば、時限エッチング、より具体的な例としては、時限反応性イオンエッチング、ウェットエッチング、高密度プラズマエッチング等により行うことができる。エッチングは、シリコン層１０８の側壁の内側に簡単に認知できる程に（ここで“簡単に認知できるエッチング”とは側壁内に５オングストロームより多く進行するようなエッチングを意味する）エッチングが進行しないことが好ましく、また、エッチングは、基板１０２の上側表面１１８にまで進まず、エッチストップ層１１７の上でその進行が停止することが好ましい。シリコン層１２０（図５参照）がシリコン層１０８とは異なった組成によりなっている実施例では、特別なエッチング技術を用いることができる。そのような実施例では、シリコン層１２０をシリコン層１０８に対して選択的に除去するのに、そのような組成の違いを有利に用いてエッチングを行うことができる。例えば、もしシリコン層１２０がシリコン層１０８よりも不純物濃度が低ければ、そのような不純物濃度が低いシリコンは、水酸化テトラメチルアンモニウム（ＴＭＡＨ）エッチング溶液を用いて選択的に除去することができる。
図７は、酸化環境に晒した後のウェーハ片１１０を示す。エッチストップ層１１７は、基板を酸化環境に晒す前に基板１０２上から剥離することができ、またはそのまま残っていても良い。もしそれが二酸化シリコンを有する場合には、酸化環境に下部基板を晒すまで、延ばすことができる。酸化環境は、基板１０２の上側表面１１８からシリコンを二酸化シリコンの層１３０に取り込み、また、層１０８の側壁からシリコンを二酸化シリコンに取り込む。さらに、酸化により、ゲートスタック１０４の側壁エッジの下に小さなバーズビーク１３２を形成する。しかしながら、従来技術（図２は例示的従来技術処理方法での結果を示す）とは対照的に、酸化が、金属層１１２の側壁を酸化していない。むしろ、シリサイド領域１２２が、酸化処理の間、金属層１１２の側壁を保護していたことになる。
図８−１０は、シリコン層１２０（図５参照）が、シリコン層１０８に対して選択的に除去可能な状態に変換される本発明の他の実施例を示す。先ず図８を参照すると、この図は、図５に示す処理過程の後の処理過程におけるウェーハ片１００を示す。具体的には、図５のシリコン層１２０は、酸化環境に晒されることにより、層が二酸化シリコン層１４０に変換されている。これに続く処理過程、例えば、希釈ＨＦ溶液内での酸化層１４０のウェットエッチングにより、図６の構造を形成するために、非酸化シリコン層１０８に対して、酸化層１４０を選択的に除去することができる（この場合、側壁エッジ１１６内へのある程度のエッチング進行は起こり得るかも知れない）。
図９は、二酸化シリコン層１４０の上に第２絶縁層１４３が形成された後のウェーハ片１００を示す（第２絶縁層は、例えば、酸化シリコン又は窒化シリコンで構成することができる）。二酸化シリコン層１４０と第２絶縁層１４３は共に、絶縁スペーサ１４２を形成するために、異方性エッチング処理されている。二酸化シリコンを異方性エッチングする典型的な条件は、二酸化シリコンを、磁気ループ放電プラズマ内でエッチングすること、または、反応性イオンエッチングにおいて、フッ素含有プラズマを利用することである。材料１４２と材料１４３の異方性エッチングの後に、基板１０２上に層１１７が残留して示されていることが分かる。層１１７が窒化シリコンからなり、且つ材料１４２，１４３が共に二酸化シリコンからなる実施例においては、層１１７は、層１４２と層１４３を異方性エッチングしている間、基板１０２を保護するためのエッチストップ層として機能する。これに代わり、もし層１１７が二酸化シリコンからなり、且つ材料１４２と１４３も二酸化シリコンからなる場合には、層１１７は、材料１４２と１４３を時限異方性エッチング処理している間、基板１０２を保護するための、基板１０２上のバッファを形成する。
図１０は、ゲートスタック１０４に隣接してソース／ドレイン領域１４６を形成するために、ウェーハ片１００に注入された不純物１４４を示す。ソース／ドレイン領域１４６は、スペーサ１４２を用いて位置整合がなされる。その後の処理過程（図示せず）において、スペーサ１４２は除去することができ、基板１０２は、図７の構造１３２に相似の小さいバーズビーク構造を形成するために酸化処理することができる。さらに、傾斜接合領域を、スペーサ１４２が除去された後、ソース／ドレイン領域１４６に隣接して注入することができる。これに代えて、傾斜接合部（例えば、ＬＤＤ又は“リンクアップ”領域）を、図４に示す処理に先立つ処理過程において注入することができる。そのような処理過程は、例えば、ゲートスタック１０４の形成後であって、且つシリコン層１２０の堆積前に行うことができる。
さらに他の本発明の方法を、図１１−１３を参照しながら説明する。図１１を参照すると、ウェーハ片１００は、図４の処理過程の後のある処理過程のものとして示されており、より具体的には、シリコン層１２０（図４参照）の上に材料１５３が提供され、その材料１５３とシリコン層１２０の両方が、異方性エッチング処理された状態で示されている。材料１５３は、例えば、二酸化シリコン又は窒化シリコンとすることができる。異方性エッチングは、ゲートスタック１０４上からシリコン層を除去すると共に、側壁エッジ１１６に沿ってシリコン層の一部分１５０，１５２を残す。
図１２を参照すると、ウェーハ片１００は、シリサイド領域１５４を形成するために、一部分１５０，１５２のシリコンを金属層１１２と反応させる適当な環境に晒した後のものとして示されている。そのような適当な条件は、例えば、図５に関連して前に説明した条件とすることができる。
図１３を参照すると、異方性にエッチングされた材料１５３が、不純物１５６の注入過程の間、一部分１５０，１５２と共に、スペーサとして用いられている。注入不純物は、ソース／ドレイン領域１５８を形成する。傾斜接合領域１９０（例えば、ＬＤＤ領域又はハロー領域）も示されており、この領域は、例えば、傾斜角度注入法で形成することができる。ソース／ドレイン領域１５８及び傾斜接合領域１９０の形成後、スタック１０４は、電界効果トランジスタのゲートであって、ソース／ドレイン領域１５８を互いにゲート状に接続するゲートを持つことになる。スタック１０４は、その下に、ソース／ドレイン領域１５８の間に位置するチャンネル領域１６０を画定する。さらに後の過程（図示せず）で、一部分１５０と１５２は除去することができる。そのような更なる処理過程は、図６に関連して上で説明した処理過程と類似したものであり、拡散領域１５８の形成前又は形成後に行うことができる。
本発明の更に他の態様では、スタック１０４に沿って一部分１５０と１５２のみを残すのに、材料１５３の使用を避けることができる。さらに、図６に示される構造と同じ構造を形成するために、一部分１５０と１５２は、ソース／ドレイン領域への注入に先立って除去することができる。そのような構造は、図７に関連して説明した酸化処理によるものとすることができる。それに代えて、そのような酸化処理は、ソース／ドレイン領域１５８の形成後、一部分１５０と１５２の何れかをそのままにした状態で、又は、一部分１５０と１５２を除去した後に実行することができる。
本発明による他の方法を、図１４−１７を参照しながら説明する。図１４−１７を参照するに当たり、図４−１３で用いた参照符号と基本的に同じ参照符号を用い、異なる部分には添え字“ａ”を付して示すこととする。
図１４は、図４のウェーハ片１００に類似した半導体ウェーハ片１００ａを示す。図１４のウェーハ片１００ａと図４のウェーハ片１００の違いは、ウェーハ片１００ａが、スタック１０４を超えて外側に延在する部分と、またスタック１０４の下側の部分とを有した二酸化シリコン層１０６ａを有している点である。これとは対照的に、図４のウェーハ片１００は、シリコン層１０８の側壁、従ってゲートスタック１０４の側壁１１６の一部分と共通の広がりを持った側壁を具えるようにパターン化された二酸化シリコン層１０６を有する。
ウェーハ片１００ａは、図４のウェーハ片１００のと同じシリコン層１２０を有しており、そのようなシリコン層は、図５−１３に関連して上で説明したのと同じように処理することができる。ある特定の処理過程を、図１５−１７を参照しながら説明する。図１５を参照すると、シリコン層１２０（図１４参照）が、その層をゲートスタック１０４の側壁エッジ１１６に沿って延在する延在部１７０に変換するための異方性エッチング処理された後のウェーハ片１００ａが示されている。図示のエッチングは、酸化層１０６ａの所で停止している。そのようなエッチング停止は、層１２０のエッチングが二酸化シリコン層１０６ａの所で止まるような時限エッチングとするか、又は、二酸化シリコン層１０６ａに対するシリコン材料層のエッチングが選択的となるような条件のエッチング液を用いることによって達成される。本発明の他の実施例（図示せず）では、エッチングが層１０６ａの所では停止せず、むしろ層１０６ａを通り抜けて基板１０２まで延びるような条件を用いることもできる。そのような条件でのエッチングは、層１０６ａを、ゲートスタック１０４と延在部１７０の下にのみある（即ち、延在部１７０を超えてその外側には延び出ない）絶縁層にパターン化する。
図１６を参照すると、ウェーハ片１００ａは、延在部１７０からのシリコンを層１１２からの金属と反応させ、シリサイド延在部１７２を形成するような条件に置かれている。シリコンと金属を反応させるための適当な条件は、図５に関連して前に説明した条件と言える。
図１７を参照すると、延在部１７０（図１６参照）は、金属部１１２の側壁を保護するシリサイド領域１７２を残して、除去されている。図１６の処理過程において延在部１７０によって被覆されていた二酸化シリコン層１０６ａの一部分は、延在部１７０が除去された後も残存している。延在部１７０の除去後、ウェーハ片１００ａは、図７に関連して前に説明したのと同じような酸化環境に晒すこともできる。本発明のこれに代わる実施例では、延在部１７０は、図１３に関連して既に説明したのと同じような処理により、ソース／ドレイン領域を形成するための不純物の注入処理の間、スペーサとして用いることができる。
以上説明した通り、本発明は、電界効果トランジスタ構造を形成する方法に関連して説明したが、本発明は、例えばフラッシュメモリ装置等の他のメモリ装置を形成する方法にも適用できるものである。図４−１７に関連して説明した、フラッシュメモリ装置を形成するための技術を利用した典型的な方法は、浮遊ゲート構造体（典型的な浮遊ゲート構造は図３に示されている）の上に、図４−１７で説明されたゲートスタックを形成することである。ゲートスタックは、図３に関連して説明した絶縁体６０等の介在絶縁体によって浮遊ゲートから一般的には勿論分離される。
図１は、従来の電界効果トランジスタ装置を表わした半導体ウェーハ片の概略側断面図である。 図２は、従来のゲート構造を表わした半導体ウェーハ片の概略側断面図である。 図３は、フラッシュメモリ装置のための従来のゲート構造を表わした半導体ウェーハ片の概略側断面図である。 図４は、本発明による方法の前処理過程におけるゲート構造を表わした半導体ウェーハ片の概略側断面図である。 図５は、図４の処理過程に続くある処理過程における図４の構造を示す、図４のウェーハ片の側断面図である。 図６は、図５の処理過程に続くある処理過程における図４の構造を示す、図４のウェーハ片の側断面図である。 図７は、図６の処理過程に続くある処理過程における図４の構造を示す、図４のウェーハ片の側断面図である。 図８は、本発明による他の方法によって処理され、図４の処理過程の後のある処理過程での図４のウェーハ片の側断面図である。 図９は、図８の処理過程に続くある処理過程における図４のウェーハ片の側断面図である。 図１０は、図９の処理過程に続くある処理過程における図４のウェーハ片の側断面図である。 図１１は、本発明の更に他の方法による、図４の処理過程の後のある過程での図４のウェーハ片の側断面図である。 図１２は、図１１の処理過程に続くある処理過程における図４のウェーハ片の側断面図である。 図１３は、図１２の処理過程に続くある処理過程における図４のウェーハ片の側断面図である。 図１４は、本発明の更に他の方法の前処理過程における半導体ウェーハ片の概略側断面図である。 図１５は、図１４の処理過程に続くある処理過程における図１４のウェーハ片の側断面図である。 図１６は、図１５の処理過程に続くある処理過程における図１４のウェーハ片の側断面図である。 図１７は、図１６の処理過程に続くある処理過程における図１４のウェーハ片の側断面図である。
符号の説明
１０，１００ 半導体ウェーハ片
２２，１０８ 半導体材料
２６，１１２ 金属層
２８，１１４ 絶縁キャップ
１１６ 側壁
１２０ シリコン層
１２２ シリサイド領域
１３０，１４０ 二酸化シリコン層
１４２ 絶縁スペーサ

Claims (8)

  1. 電界効果トランジスタを形成する方法であって、該方法は、
    半導体材料基板上にゲート絶縁層を介してドープトシリコン層と該ドープトシリコン層上の金属層とからなるパターン化されたゲートラインを形成する工程と、
    前記パターン化されたゲートラインである前記ドープトシリコン層及び金属層の側壁エッジに沿って、前記ドープトシリコン層よりも不純物が低濃度にドープされている第２シリコン層を形成する工程と、
    前記金属層の側壁エッジに沿ってシリサイドを形成するために、前記第２シリコン層を前記金属層と反応させる工程と、
    前記シリサイドを形成した後、前記シリサイドを残して、前記ドープトシリコン層に対して前記第２シリコン層を選択的に除去する工程と、
    前記半導体材料基板の表面及び前記ドープトシリコン層の側壁エッジを酸化することにより、前記ゲートラインの側壁エッジの下にバーズビークを形成する工程と、
    を具備することを特徴とする電界効果トランジスタを形成する方法。
  2. 前記第２シリコン層の不純物濃度は、０よりも高く、かつ、約１０１５ａｔｏｍｓ／ｃｍ３までであることを特徴とする請求項１記載の電界効果トランジスタを形成する方法。
  3. 更に、前記ゲートラインの少なくとも一部分に隣接してソース／ドレイン領域を形成する工程を具備することを特徴とする請求項１記載の電界効果トランジスタを形成する方法。
  4. 更に、前記ゲート絶縁層と前記ゲートラインとの間に、浮遊ゲート及び該浮遊ゲート上の中間絶縁層を形成する工程を具備することを特徴とする請求項１記載の電界効果トランジスタを形成する方法。
  5. 前記半導体材料基板上に二酸化シリコン層を備え、前記パターン化されたゲートラインは、前記ゲート絶縁層となる前記二酸化シリコン層の一部分の上に形成され、
    前記パターン化されたゲートラインである前記ドープトシリコン層及び金属層の側壁エッジに沿って前記第２シリコン層を形成する前記工程は、
    前記第２シリコン層を、前記側壁エッジ上及び前記ゲートライン上に形成する工程と、
    前記第２シリコン層を異方性エッチングすることにより、前記側壁エッジに沿って前記第２シリコン層の一部分を残しつつ、前記ゲートライン上の前記第２シリコン層を選択的に除去する工程と、
    を具備することを特徴とする請求項１記載の電界効果トランジスタを形成する方法。
  6. 前記二酸化シリコン層の、前記一部分を除く他の部分は、前記パターン化されたゲートラインを超えて外側に延びて残っており、前記第２シリコン層は、前記二酸化シリコン層の前記他の部分の少なくとも一部分上に形成され、前記二酸化シリコン層の前記他の部分は、前記ゲートライン上の前記第２シリコン層の前記選択的除去の後も残っていることを特徴とする請求項５記載の電界効果トランジスタを形成する方法。
  7. 更に、前記パターン化されたゲートラインの少なくとも一部分に隣接してソース／ドレイン領域を形成する工程を具備することを特徴とする請求項５記載の電界効果トランジスタを形成する方法。
  8. 前記ソース／ドレイン領域の一部分は、前記半導体材料基板に不純物を注入することによって形成され、前記側壁エッジに沿った前記第２シリコン層の一部分は、前記注入の間、スペーサとして利用されることを特徴とする請求項７記載の電界効果トランジスタを形成する方法。
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