KR100945648B1 - 반도체 소자의 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 유전 상수가 15 내지 25 정도로 높아서 물리적인 두께를 증가시켜도 전기적인 두께는 감소시킬 수 있는 하프늄 함유 절연막으로 게이트 절연막을 형성함으로써, 누설 전류 및 게이트 절연막 또는 채널 영역으로의 불순물 확산 및 침투를 방지하고 누설 전류를 감소시켜 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법이 개시된다.
게이트 절연막, 누설 전류, 핫 캐리어, 하프늄, 질화 하프늄막
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 및 그 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 소자 분리막
103 : 제1 질화 하프늄막 104 : 하프늄 산화막
105 : 제2 질화 하프늄막
106 : 하프늄 함유 절연막, 게이트 절연막
107 : 폴리실리콘층, 게이트 108 : 저농도 이온 주입층
109 : 버퍼 산화막 110 : 실리콘 질화막
111 : 절연막 스페이서 112 : 고농도 이온 주입층
113 : 소오스, 드레인
114 : 실리사이드층
본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 게이트에 주입된 불순물이나 채널 영역에서 발생된 핫 캐리어가 게이트 절연막으로 침투하는 것을 방지하고, 누설 전류를 감소시켜 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라, 소자의 면적이 작아지고 두께도 점점 더 얇아지고 있다. 트랜지스터의 경우에도, 게이트 전극의 폭이 좁아질 뿐만 아니라 게이트 절연막의 두께로 점차 얇아지고 있다. 이 중에서도, 게이트 절연막의 두께가 얇아짐에 따라 게이트 절연막을 통한 누설 전류가 크게 증가하여 소자의 소비 전력이 증가하고 소자의 신뢰성이 저하되는 문제점이 발생된다.
이로 인해, 게이트 절연막으로 실리콘 산화막 대신에 질화 산화막을 적용하기도 하지만, 질화 산화막도 유전 상수를 7 이하이면서 전기적인 두께가 12Å 이하인 초박막 게이트 절연막으로 사용하기에는 문제가 있다.
또한, p형 전극의 트랜지스터의 경우에는, 게이트 전극의 막질을 향상시키고 LDD(Lightly Dopped Drain) 영역과 소오스/드레인 영역을 형성하기 위하여 열처리 공정을 실시하는 과정에서, 게이트에 주입된 불순물이 게이트 절연막으로 침투하거나, 심한 경우 반도체 기판의 채널 영역까지 침투하여 트랜지스터의 문턱 전압을 변화시킨다.
n형 트랜지스터의 경우에는, 전계에 의해 반도체 기판과 게이트 절연막 계면의 에너지 장벽보다 높은 에너지를 얻은 전자/정공(Hot carrier)이 소오스에서 드레인으로 이동하다가 게이트 절연막 내로 유입된다. 이로 인하여, 트랜지스터의 전기적 특성이 변화하고 신뢰성이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 유전 상수가 15 내지 25 정도로 높아서 물리적인 두께를 증가시켜도 전기적인 두께는 감소시킬 수 있는 하프늄 함유 절연막으로 게이트 절연막을 형성함으로써, 누설 전류 및 게이트 절연막 또는 채널 영역으로의 불순물 확산 및 침투를 방지하고 누설 전류를 감소시켜 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 반도체 소자의 트랜지스터는 반도체 기판 상부에 소정의 패턴으로 형성된 게이트 전극과, 게이트 전극 양 가장자리의 반도체 기판에 형성된 소오스/드레인 및 게이트 전극 및 반도체 기판 사이에 형성되며 하프늄 함유 절연막으로 이루어진 게이트 절연막을 포함한다.
상기에서, 반도체 기판 및 하프늄 함유 절연막의 사이에는 오존수 산화막이 더 구비될 수 있다. 한편, 하프늄 함유 절연막은 제1 질화 하프늄막, 하프늄 산화막 및 제2 질화 하프늄막의 적층 구조로 이루어질 수 있다.
본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 기판의 전체 상부에 하프늄 함유 절연막을 형성하는 단계와, 하프늄 함유 절연막 상부에 전도성 물질층을 형성하는 단계와, 전도성 물질층 및 하프늄 함유 절연막을 패터닝하여 하프늄 함유 절연막으로 이루어진 게이트 산화막 및 전도성 물질층으로 이루어진 게이트를 형성하는 단계 및 게이트의 측면에는 절연막 스페이서를 형성하고, 게이트 측면의 반도체 기판에 소오스/드레인을 형성하는 단계를 포함한다.
상기에서, 하프늄 함유 절연막을 형성하기 전에 반도체 기판의 전체 상부에 오존수 산화막을 형성할 수 있다.
한편, 하프늄 함유 절연막을 형성하는 단계는, 반도체 기판의 전체 상부에 제1 질화 하프늄막을 형성하는 단계와, 제1 질화 하프늄막 상부에 하프늄 산화막을 형성하는 단계 및 하프늄 산화막 상부에 제2 질화 하프늄막을 형성하는 단계를 포함한다. 이때, 제1 질화 하프늄막 또는 제2 질화 하프늄막은 하프늄막을 형성한 후 10mTorr 내지 50mTorr의 압력과, 500 내지 700℃의 온도와, 2.0 내지 3.0mW/cm2의 전력 조건에서 질소 가스를 공급하여 20 내지 60초 동안 하프늄막을 질화시켜 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 및 그 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101)의 소자 분리 영역에 소자간 격리를 위한 소자 분리막(102)을 형성한다. 이어서, 트랜지스터의 채널 타입에 따라 활성 영역에 n웰 및 p웰(도시되지 않음)을 각각 형성하고, 트랜지스터의 문턱 전압 조절을 위하여 채널 이온 주입 공정을 통해 선택적으로 p형과 n형 불순물을 주입하여 웰의 소정 깊이에 채널 이온 주입층(도시되지 않음)을 형성한다. 상기의 공정을 통해, n웰, p웰 및 채널 이온 주입층을 형성한 후 주입된 불순물을 활성화시키기 위하여 열처리해 아이솔레이션 공정을 진행한 후 열처리를 실시한다. 상기에서, 소자 분리막(102)은 STI(Shallow Trench Isolation) 구조로 형성할 수 있다.
도 1b를 참조하면, 반도체 기판(101)의 전체 상부에 하프늄 함유 절연막(106) 및 전도성 물질층(107)을 순차적으로 형성한다. 이때, 하프늄 함유 절연막(106)은 하프늄 산화막(HfO2 ; 104)의 단일막으로 형성할 수 있으며, 바람직하 게는 제1 질화 하프늄막(HfN ; 103), 하프늄 산화막(104) 및 제2 질화 하프늄막(HfN ; 105)의 적층 구조로 형성한다. 한편, 전도성 물질층(107)은 폴리실리콘층으로 형성할 수 있다. 여기서, 하프늄 함유 절연막(106)을 적층 구조로 형성하는 방법을 보다 상세하게 설명하면 다음과 같다.
먼저, NH2OH, H2O2 및 H2O가 약 1:1:5의 비율로 혼합된 용액을 이용한 습식 식각 공정과, 암모니아수와 불산(HF 계열)을 사용한 습식 식각 공정으로 반도체 기판(101)의 표면에 형성될 수 있는 산화막(예를 들면, 자연 산화막; 도시되지 않음)을 제거한다. 이후, 오존수(O3 + H2O)로 반도체 기판(101)의 표면을 세정하고 오존수 산화막(도시되지 않음)을 2 내지 5Å의 두께로 형성할 수 있다. 세정 공정이 완료되면, 반도체 기판(101)의 전체 상부에 하프늄막을 형성한 후 10mTorr 내지 50mTorr의 압력과, 500 내지 700℃의 온도와, 2.0 내지 3.0mW/cm2의 전력(Power) 조건에서 질소 가스를 공급하여 20 내지 60초 동안 하프늄막을 질화처리 한다. 이때, 질소 가스의 공급 유량은 1 내지 20sccm으로 설정하고, 운반 가스로 10 내지 30sccm의 아르곤 가스를 함께 공급해준다. 상기의 공정을 통해, 2 내지 6Å의 제1 질화 하프늄막(103)을 형성한다. 제1 질화 하프늄막(103) 상부에 하프늄 산화막(104)을 30 내지 40Å의 두께로 형성한 후, 제1 질화 하프늄막(103)을 형성하는 방법과 동일한 방법으로 1300 내지 1700Å의 제2 질화 하프늄막(105)을 하프늄 산화막(104) 상부에 형성한다. 여기서, 제2 질화 하프늄막(105)은 상부에 형성되는 폴리실리콘층(107)과 하프늄 산화막(104)이 후속 열공정에서 서로 반응하는 것을 방지하기 위하여 형성한다. 이로써, 적층 구조의 하프늄 함유 절연막(106)이 형성된다.
도 1c를 참조하면, 게이트 마스크를 이용한 식각 공정으로 폴리실리콘층(107) 및 하프늄 함유 절연막(106)을 패터닝하여 하프늄 함유 절연막(106)으로 이루어진 게이트 절연막(106) 및 폴리실리콘층(107)층으로 이루어진 게이트(107)를 형성한다. 이후, 게이트(107)를 이온 주입 마스크로 이용하는 저농도 이온 주입 공정을 실시하여 게이트(107)의 양측에 소오스/드레인을 형성하기 위한 저농도 이온주입층(108)을 형성한다.
도 1d를 참조하면, 전체 상부에 버퍼 산화막(109) 및 실리콘 질화막(Si3N4 ; 110)을 순차적으로 형성한 후 전면 식각 공정으로 실시하여 게이트(107)의 측벽에만 버퍼 산화막(109) 및 실리콘 질화막(110)을 잔류시켜 버퍼 산화막(109) 및 실리콘 질화막(110)으로 이루어진 절연막 스페이서(111)를 형성한다. 이때, 버퍼 산화막(106)은 LP-TEOS막으로 형성할 수 있다.
이후, 게이트(107) 및 절연막 스페이서(111)를 이온 주입 마스크로 이용하는 고농도 이온 주입 공정을 실시하여 절연막 스페이서(111) 측부의 반도체 기판(101)에 고농도 이온주입층(112)을 형성하고 열처리를 실시하여 주입된 불순물을 활성화시킨다. 이로써, 저농도 이온주입층(108) 및 고농도 이온주입층(112)으로 이루어진 소오스/드레인(113)이 형성된다.
도 1e를 참조하면, 게이트(107) 및 소오스/드레인(113)과 후속 공정에서 형 성될 콘택 플러그의 접촉 저항을 낮추기 위하여 게이트(107) 및 소오스/드레인(113)의 상부 표면에 실리사이드층(114)을 형성한다. 이때, 실리사이드층(114)은 자기 정렬 방식으로 형성할 수 있으며, 코발트를 이용하여 코발트 실리사이드층으로 형성하는 것도 가능하다.
실리사이드층(114)을 형성하는 방법을 설명하면 좀 더 상세하게 다음과 같다. 먼저, 게이트(107) 및 소오스/드레인(113) 표면의 자연 산화막을 제거하고 전체 상부에 금속층(예를 들어, 코발트; 도시되지 않음) 및 캡핑층(예를 들어,TiN; 도시되지 않음)을 순차적으로 형성한 후 1차 열처리 공정으로 게이트(107) 및 소오스/드레인(113)의 실리콘 성분과 금속층의 금속 성분을 반응시켜 실리사이드층(114)을 형성한다. 이후, 캡핑층과 미반응 금속층을 제거한 후 2차 열처리 공정을 실시하여 실리사이드층(114)의 막질을 향상시킨다.
이로써, 하프늄 함유 절연막으로 이루어진 게이트 절연막(106)을 포함하는 트랜지스터가 제조된다.
상기에서 서술한 방법으로 게이트 절연막을 하프늄 함유 절연막으로 형성하면 다음과 같은 효과를 얻을 수 있다.
첫째, 일반적인 산화막 대신에 하프늄 함유 절연막을 이용하여 게이트 절연막을 형성하므로 전기적 두께를 15Å 이하의 게이트 절연막을 구현할 수 있으며, 이로 인해 누설 전류를 감소시킬 수 있다. 즉, 물리적인 게이트 절연막의 두께는 35 내지 50Å 정도로 두껍지만 하프늄 산화막의 유전 상수가 17 내지 25 정도로 3.9 정도인 열 산화막의 유전 상수보다 4배 이상 높기 때문에, 반도체 소자의 동작에 영향을 미치는 전기적 두께는 동일 커패시턴스에서 4배 이하의 아주 얇은 두께까지도 구현할 수 있게 된다.
둘째, 게이트 절연막이나 채널 영역으로의 불순물 확산/침투를 보다 효과적으로 방지하여 소자의 신뢰성을 향상시킬 수 있다.
셋째, 게이트 절연막의 최하부층을 질화 하프늄막으로 형성하면 n형 반도체 소자 영역에서의 핫 캐리어 면역 특성을 증가시켜 소자의 문턱 전압 변화를 방지할 수 있다.
넷째, 열 산화막으로 게이트 절연막을 형성하면 채널 영역에서의 전자의 이동도(Mobility) 특성이 열화되는데, 본 발명에서와 같이 하프늄 함유 절연막과 기판 사이에 오존수 산화막을 형성하면 채널 영역의 전자의 이동도 특성을 향상시킬 수 있어 소자의 구동 능력을 향상시킬 수 있다. 또한, 오존수 산화막과 제1 질화 하프늄막은 하프늄 산화막이 후속 열공정에서 기판의 실리콘과 반응하는 것을 방지하여 열 안정성을 확보할 수 있다.
Claims (7)
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- 반도체 기판 상부에 소정의 패턴으로 형성된 게이트 전극;상기 게이트 전극 양 가장자리의 상기 반도체 기판에 형성된 소오스/드레인; 및상기 게이트 전극 및 상기 반도체 기판 사이에 형성되며, 하프늄 함유 절연막으로 이루어진 게이트 절연막을 포함하고,상기 반도체 기판 및 상기 하프늄 함유 절연막의 사이에는 오존수 산화막이 더 구비되며,상기 하프늄 함유 절연막은 제1 질화 하프늄막, 하프늄 산화막 및 제2 질화 하프늄막의 적층 구조로 이루어진반도체 소자의 트랜지스터.
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- 반도체 기판의 전체 상부에 하프늄 함유 절연막을 형성하는 단계;상기 하프늄 함유 절연막 상부에 전도성 물질층을 형성하는 단계;상기 전도성 물질층 및 상기 하프늄 함유 절연막을 패터닝하여 상기 하프늄 함유 절연막으로 이루어진 게이트 산화막 및 상기 전도성 물질층으로 이루어진 게이트를 형성하는 단계; 및상기 게이트의 측면에는 절연막 스페이서를 형성하고, 상기 게이트 측면의 상기 반도체 기판에 소오스/드레인을 형성하는 단계를 포함하고,상기 하프늄 함유 절연막을 형성하기 전에 상기 반도체 기판의 전체 상부에 오존수 산화막을 형성하는 단계를 더 포함하며,상기 하프늄 함유 절연막을 형성하는 단계는, 상기 반도체 기판의 전체 상부에 제1 질화 하프늄막을 형성하는 단계; 상기 제1 질화 하프늄막 상부에 하프늄 산화막을 형성하는 단계; 및 상기 하프늄 산화막 상부에 제2 질화 하프늄막을 형성하는 단계를 포함하는반도체 소자의 트랜지스터 제조 방법.
- 제 6 항에 있어서,상기 제1 질화 하프늄막 또는 제2 질화 하프늄막은 하프늄막을 형성한 후 10mTorr 내지 50mTorr의 압력과, 500 내지 700℃의 온도와, 2.0 내지 3.0mW/cm2의 전력 조건에서 질소 가스를 공급하여 20 내지 60초 동안 하프늄막을 질화시켜 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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