KR100980294B1 - 반도체 소자의 커패시터 형성방법 - Google Patents

Abstract

본 발명은 스토리지 노드의 리닝(Leaning) 현상을 방지하는 반도체 소자의 커패시터 형성방법을 개시한다. 개시된 본 발명은 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 패터닝하여 복수의 플러그를 형성하는 단계; 상기 결과물상에 베리어막을 형성하는 단계; 상기 베리어막 상부에 커패시터 산화막을 형성하는 단계; 상기 커패시터 산화막에 스토리지 노드 형성영역을 정의한 후 상기 정의된 스토리지 노드 형성영역 간의 커패시터 산화막을 부분 식각하는 단계; 상기 부분 식각된 커패시터 산화막의 표면에 절연막을 도포하는 단계; 상기 도포된 절연막을 부분적으로 제거하여 상기 부분 식각된 커패시터 산화막의 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 마스크로 하여 상기 부분 식각된 커패시터 산화막을 식각하여 상기 베리어막을 노출시키는 단계; 및 상기 스페이서 및 상기 베리어막을 제거하여 스토리지 노드를 형성하는 단계를 구비하는 것을 특징으로 한다.

스토리지 노드, 스페이서, 부분 식각, 리닝

Description

반도체 소자의 커패시터 형성방법{The method for forming capacitor in semiconductor device}

도 1 내지 도 6은 본 발명의 일실시예에 따른 커패시터 형성방법을 설명하기 위한 공정단면도.

*도면의 주요부분에 대한 부호설명

1: 반도체 기판 12: 층간절연막

4: 컨택플러그 6,6': 베리어막

8,8': 커패시터 산화막 10: 유기 계열의 재료

10': 절연막 12: 스토리지 노드

본 발명은 반도체 소자의 커패시터 형성방법에 관한 것으로, 특히, 실리더 타입의 스토리지 노드를 형성할 시 스토리지 노드가 기울어지는 리닝 현상의 발생을 억제하는 반도체 소자의 스토리지 노드 형성방법에 관한 것이다.

일반적으로, 반도체 소자에서 커패시터의 정전용량은 C=εA/d(ε: 유전율, A: 표면적, d: 유전체의 두께)와 같이 저장전극의 표면적과 유전체가 갖는 유전율에 비례하는 값으로 나타낸다.

최근, 반도체 소자의 제조공정이 초미세화 되어감에 따라 반도체 소자의 적절히 작동을 위해서는 일정량의 커패시턴스를 확보하여야 한다. 이를 위해 커패시터를 3차원 구조로 형성하여 저장전극의 표면적을 증가시키거나, 높은 유전율을 BST와 같은 고유전체 물질을 사용하여 커패시터를 제조하는 방법이 활발히 연구되고 있다.

상기 3차원 구조의 커패시터에는 스택(Stack)형, 컨케이브(Concave)형 및 실린더 타입이 있으며, 이들 중 실리더 타입의 커패시터가 가장 널리 사용되고 있다. 이러한 실린더 타입의 커패시터는 다른 커패시터의 제조방법에 비해 다소 제조공정이 어려운 단점이 있으나, 스토리지 노드의 양측을 저장전극의 유효 면적으로 이용할 수 있기 때문에 그 만큼 정전용량의 확보가 용이한 장점이 있다.

상기 실리더 타입의 커패시터를 제조하기 위해서는 스토리지 노드용 산화막을 습식 식각하여야 하는 데, 이때, 스토리지 노드가 원하는 프로파일로 식각되지 않고 노드간의 표면장력으로 인하여 베이스(Vase) 형태의 변형이 발생하는 것이 일반적이다. 이러한 변형이 발생하였을 때, 노드와 노드 사이의 간격을 디포메이션 간격(Deformation distance)이라 하며, 이 간격은 노드간의 간격, 높이, 노드의 재료, 식각시 사용된 케미컬 등에 의해 좌우된다.

상기 실린더 타입의 커패시터를 제조할 시 스토리지 노드용 산화막의 식각시 디포메이션 간격의 과다로 인해 스토리지 노드의 리닝(leaning)이 발생하고, 이로 인해 소자의 수율이 감소되는 문제점이 발생된다.

이러한 문제점을 억제하기 위한 과제로서 상기 디포메이션 간격을 줄여 스토리지 노드 프로파일상의 최소 스페이스 임계치수(CD:Critical Dimension)를 확보하는 것이 중요하다. 그러나 현재의 식각 기술로는 리닝의 발생을 억제하는 데 그 기술적 어려움이 따른다.

따라서, 본 발명의 목적은 상기 문제점을 해결하기 위해 실리더 타입의 커패시터 형성시 스토리지 노드용 커패시터 산화막의 측벽에 스페이서를 형성함으로써, 스토리지 노드의 리닝을 방지하는 반도체 소자의 커패시터 형성방법을 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 커패시터 형성방법은, 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 패터닝하여 복수의 플러그를 형성하는 단계; 상기 결과물상에 베리어막을 형성하는 단계; 상기 베리어막 상부에 커패시터 산화막을 형성하는 단계; 상기 커패시터 산화막에 스토리지 노드 형성영역을 정의한 후 상기 정의된 스토리지 노드 형성영역 간의 커패시터 산화막을 부분 식각하는 단계; 상기 부분 식각된 커패시터 산화막의 표면에 절연막을 도포하는 단계; 상기 도포된 절연막을 부분적으로 제거하여 상기 부분 식각된 커패시터 산화막 의 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 마스크로 하여 상기 부분 식각된 커패시터 산화막을 식각하여 상기 베리어막을 노출시키는 단계; 및 상기 스페이서 및 상기 베리어막을 제거하여 스토리지 노드를 형성하는 단계를 구비하는 것을 특징으로 한다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 1 내지 도 6은 본 발명의 일실시예에 따른 커패시터 형성방법을 설명하기 위한 공정단면도이다.

먼저, 도 3a에 나타낸 바와 같이, 반도체 기판(1)상에 층간절연막(2)을 형성한 후 층간절연막(2)을 패터닝하여 복수의 컨택홀을 형성하고, 상기 복수의 컨택홀내에 폴리실리콘을 채워넣음으로써 전기적인 전도성을 갖는 복수의 컨택 플러그(4)를 형성한다. 이어서 후술되는 커패시터 산화막을 식각할 시 복수의 컨택 플러그(4)의 손상을 방지함과 아울러 식각저지막으로서 사용하기 위해 상기 결과물상에 베리어막(6)을 형성한 후 베리어막(6)의 상부에 커패시터 산화막(8)을 형성한다.

본 발명의 일 실시예에 따라 베리어막(6)으로는 질화막이 사용되고, 커패시터 산화막(8)으로는 PE-TEOS(Plasma-enhanced Tetraethyl Orthosilicate) 또는 PSG(Phosphosilicate glass)와 PE-TEOS의 이중산화막이 사용될 수 있다. 여기서, 커패시터 산화막(8)은 300~600℃에서 10000~15000Å 범위의 두께로 증착하는 것이 바람직하다.

그 다음, 도 2에 나타낸 바와 같이, 커패시터 산화막(8)에 스토리지 노드 형성영역을 정의한 후 포토레지스트(미도시)를 마스크로 하여 포토 공정을 진행하여 상기 정의된 스토리지 노드 형성영역의 커패시터 산화막을 부분 식각한다. 이 때, 부분 식각되는 깊이는 디포메이션 간격(Deformation distance)에 의해 결정되는 것이 바람직하다.

그 다음, 도 3에 나타낸 바와 같이, 부분 식각된 커패시터 산화막(8') 상부의 전면에 절연막(10)을 도포한다. 본 발명의 일 실시예에 따라 절연막(10)은 유기 계열의 재료 또는 저유전(Low-k) 재료를 이용하여 형성될 수도 있다. 예컨대, 유기 계열의 재료로 포토레지스가 사용되는 것이 바람직하며, 저유전 재료로 FLARE, SiLK, COBAL 및 SiC 중 하나가 선택적으로 사용되는 것이 바람직하다.

그 다음, 도 4에 나타낸 바와 같이, 커패시터 산화막(8')의 식각된 바닥면 상에 형성된 절연막(10)을 식각하여 스토리지노드 형성영역의 커패시터 산화막(8')을 노출시킨다. 이에 따라 부분 식각된 커패시터 산화막(8')의 측벽에 스페이서 형태의 절연막(10')이 형성된다.

본 발명의 일 실시예에 따라 유기 계열의 재료를 사용하여 절연막(10')을 형성하는 경우 절연막(10')은 Ar, NH₃, 또는 H₂ 및 Ar 가스분위기에서 형성되며, 또한, 100V 이상, 바람직하게 100 내지 1000V 이상의 플라즈마 전위(Vpp)를 이용한 물리적 스퍼터링에 의해 형성되는 것이 바람직하다.

한편, 본 발명의 일 실시예에 따라 절연막(10) 형성시 절연막(10)의 식각 저항성을 높이기 위한 일환으로 다음의 세가지 방법중 하나가 사용될 수 있다.

첫 째로, 절연막(10)을 도포한 후 절연막(10)을 식각하기 전에 As 코팅 상태에서 베이킹(baking) 공정을 수행하는 것이다.

둘째로, 절연막(10)을 도포한 후 절연막(10)을 식각하기 전에 As 코팅 상태에서 전자빔(E-beam) 큐어링(curing) 공정을 수행하는 것이다.

셋째로, 절연막(10)을 도포한 후 절연막(10)을 식각하기 전에 As 코딩 상태에서 이온(ion) 큐어링(curing) 공정을 수행하는 것이다.

이와 같이, 절연막(10') 형성공정이 완료되면, 도 5에 나타낸 바와 같이, 절절연막(10')을 마스크로 하여 상기 부분 식각된 커패시터 산화막(8')을 완전 식각하여 베리어막(6)을 노출시킨다. 이러한 완전 식각 공정에 의해 스토리지노드(12)가 형성되며, 베리어막(6)의 일부도 식각되어 컨택 플러그(4)의 상부에 베리어막의 일부(6')가 잔류하게 된다.

그 다음, 도 6에 나타낸 바와 같이, 잔류 베리어막(6')과 절연막(10')을 제거하면, 프로파일의 변형이 적은 스토리지 노드홀(12)을 얻을 수 있다.

이후, 상기 스토리지 노드홀(12)의 표면에는 스토리지노드와 유전층과 상부전극(미도시)이 순차적으로 적층되어 커패시터를 형성된다.

상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다.

이상에서와 같이, 본 발명은 실리더 타입의 커패시터 형성시 스토리지 노드용 커패시터 산화막의 산화막의 측벽에 스페이서 형태의 절연막을 형성한 후 커패시터 산화막을 습식 식각할 수 있도록 함, 스토리지 노드의 변형 및 리닝을 방지할 수 있으며, 이로 인해 소자의 수율을 증대할 수 있는 효과가 있다.

Claims (12)

1. 반도체 기판 상에 층간절연막을 형성하는 단계;

   상기 층간절연막을 패터닝하여 복수의 플러그를 형성하는 단계;

   상기 플러그를 포함한 상기 층간절연막상에 베리어막을 형성하는 단계;

   상기 베리어막 상에 커패시터 산화막을 형성하는 단계;

   상기 커패시터 산화막에 스토리지 노드 형성영역을 정의한 후 상기 정의된 스토리지 노드 형성영역의 커패시터 산화막을 부분 식각하는 단계;

   상기 부분 식각된 커패시터 산화막의 표면에 절연막을 도포하는 단계;

   상기 커패시터 산화막의 식각된 바닥면 상에 형성된 상기 절연막을 식각하여 상기 스토리지노드 형성영역의 상기 커패시터 산화막을 노출시키는 단계;

   상기 절연막을 마스크로 하여 상기 커패시터 산화막을 식각하여 상기 베리어막을 노출시키는 단계; 및

   상기 절연막 및 상기 베리어막을 제거하여 스토리지 노드홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
2. 제 1 항에 있어서,

   상기 절연막은 유기 계열의 재료를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
3. 제 2 항에 있어서,

   상기 절연막은 Ar 가스분위기에서 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
4. 제 2 항에 있어서,

   상기 절연막은 NH₃ 가스분위기에서 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
5. 제 2 항에 있어서,

   상기 절연막은 H₂ 및 Ar 가스분위기에서 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
6. 제 2 항에 있어서,

   상기 유기 계열의 재료는 포토레지스트인 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
7. 제 6 항에 있어서,

   상기 절연막은 100 내지 1000V의 플라즈마 전위(Vpp)를 이용한 물리적 스퍼터링에 의해 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
8. 제 6 항에 있어서,

   상기 절연막을 도포하는 단계 후 상기 절연막을 식각하는 단계 전에 베이킹 공정을 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
9. 제 6 항에 있어서,

   상기 절연막을 도포하는 단계 후 상기 절연막을 식각하는 단계 전에 전자빔 큐어링 공정을 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
10. 제 6 항에 있어서,

    상기 절연막을 도포하는 단계 후 상기 절연막을 식각하는 단계 전에 이온 큐어링 공정을 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
11. 제 1 항에 있어서,

    상기 절연막은 저유전 재료를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
12. 제 11 항에 있어서,

    상기 절연막은 FLARE, SiLK, COBAL 및 SiC 중 하나의 저유전 재료에 의해 선택적으로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.

Images