JP2001093855A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2001093855A JP26530199A JP26530199A JP2001093855A JP 2001093855 A JP2001093855 A JP 2001093855A JP 26530199 A JP26530199 A JP 26530199A JP 26530199 A JP26530199 A JP 26530199A JP 2001093855 A JP2001093855 A JP 2001093855A
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film
forming
etching
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Masateru Kawaguchi
眞輝 川口
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Abstract

(57)【要約】 【課題】 記憶ノード部の接合リーグ電流の低減、或い
はデバイス面積の縮小が要求されるデバイス等に適用し
て好適な半導体装置の製造方法を提供することにある。 【解決手段】 半導体基板１の表面に第２の絶縁膜１５
を形成し、第２の絶縁膜１５上に層間膜としての第３の
絶縁膜１６を形成し、さらに第３の絶縁膜１６を貫通
し、かつ第２の絶縁膜１５の表面に達するようにコンタ
クト穴７を形成し、コンタクト穴７の形成された第３の
絶縁膜１６上に第４の絶縁膜を形成し、さらに異方性エ
ッチング法を用いて第４の絶縁膜及び第２の絶縁膜１５
をエッチングし、コンタクト穴７の側面部分に第４の絶
縁膜からなるサイドウォール９を形成し、かつコンタク
ト穴７内に半導体基板１の表面を露呈する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、層間絶縁膜にコン
タクト穴を形成する半導体装置の製造方法に関するもの
である。
【０００２】
【従来の技術】図３，図４は、第１及び第２の従来技術
を示すための半導体装置の製造工程を示す縦断面図であ
る。
【０００３】図３は、基本的な半導体装置のコンタクト
を示したものである。半導体基板１上にゲート酸化膜
２、層間絶縁膜１７、ゲート電極３、配線１８がそれぞ
れ設置されており、層間絶縁膜１７を貫通し半導体基板
１の表面に達するようにコンタクト穴７が形成されてい
る。
【０００４】また図４は、ゲート電極３に対し、自己整
合的にコンタクト穴７を開口する、セルフアラインコン
タクトの例を示したものである。次に図を用いて製造方
法を説明する。
【０００５】半導体基板１上にゲート酸化膜２を形成
し、次いで所望の不純物を所望の濃度にドープし所望の
抵抗値としたポリシリコン、シリコン窒化膜を順次形成
する。
【０００６】その後、周知技術のフォトレジスト法を用
いて、シリコン窒化膜、ポリシリコンを順次エッチング
し、ゲート電極３及び上部のシリコン窒化膜４からなる
ゲート電極構造体３０を形成する。
【０００７】次に、全面にシリコン窒化膜を成膜し、全
面を異方性ドライエッチングを用いてエッチバックし、
ゲート電極構造体３０の側面にのみシリコン窒化膜から
なるサイドウォール１１を形成する。ここに、ゲート電
極３は、上部のシリコン窒化膜４及びシリコン窒化膜の
サイドウォール１１により覆われることとなる。また、
シリコン窒化膜のサイドウォール１１の形成時のエッチ
バック・ストッパーとして、ゲート電極構造体３０の上
部に例えばシリコン酸化膜を設けてもよい。
【０００８】しかる後、全面に例えばＢＰＳＧ等のシリ
コン酸化膜を用いて層間絶縁膜１７を形成する。途中、
配線１８を形成する工程が入る。配線１８は例えば所望
の不純物濃度で不純物をドープし所望の抵抗値としたポ
リシリコンを成膜し、周知のフォトレジスト法を用いて
パターニングする。その後、配線１８上に層間絶縁膜１
７がさらに形成される。
【０００９】その後、周知技術のフォトレジスト法を用
いてコンタクト穴７が形成される。コンタクト穴の形成
時のエッチングはシリコン窒化膜に対してシリコン酸化
膜を選択的にエッチングできる条件が用いられる。エッ
チング条件としては、「ＵＬＳＩプロセス技術」（培風
館，原央編）の４５頁〜４９頁、或いは特開平６−１３
２２５２号公報に開示されるように、例えばＲＩＥエッ
チング装置を用い、エッチング室に流量２５ＳＣＣＭの
ＣＨＦ3ガス及び流量７５ＳＣＣＭのＣＯガスを導入
し、基板温度が１００℃、圧力が６０mTorr、ＲＦ電力
が８００Ｗの条件を挙げることができる。
【００１０】
【発明が解決しようと課題】ところで、一般に、コンタ
クト穴を形成した後、露呈した基板表面のエッチング雰
囲気中に曝されることによるダメージ、例えばエッチン
グ雰囲気中のイオンのアタックによる欠陥，デポ物，金
属汚染等の除去または回復処理，或いは自然酸化膜除去
のためのトリートメント処理が施されている。
【００１１】例えば、表面のトリートメントとしては過
酸化水素と、アンモニア、塩酸，または硫酸から選択さ
れる混合液（以下、洗浄溶液という）により、半導体基
板の表面にウェット処理を施したり、また、露呈された
基板表面を極僅かに熱酸化し、その後１：３０乃至１：
１００程度の希釈バッファードフッ酸溶液等により、形
成された酸化膜を除去することによりダメージ層を取り
除くことが行われている。
【００１２】また自然酸化膜除去の例としては、１：３
０〜１：４００程度に希釈されたフッ酸溶液或いはフッ
化水素とフッ化アンモニウム混合溶液であるバッファー
ドフッ酸溶液等が用いられている。
【００１３】第１又は第２に従来技術によれば、コンタ
クト穴の側面は例えばＢＰＳＧのような層間絶縁膜とし
てのシリコン酸化膜が剥き出しになっているため、前記
洗浄溶液やバッファードフッ酸溶液等でウエット処理を
行う場合、コンタクト穴の側面もエッチングされてしま
い、コンタクト穴の径が拡大してしまうという問題があ
る。
【００１４】また、上記酸化処理を行う場合、コンタク
ト側面に何ら酸化種を阻止する材料が形成されてないた
め、コンタクト近傍の、層間絶縁膜中の例えばゲート電
極或いは配線が酸化されてしまい、寸法の減少、異常酸
化等が生じてしまうという不具合があった。
【００１５】配線までの距離が大きい場合は酸化反応は
拡散律速となるため、ほとんど酸化はされないが、最近
のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）、ＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）等のデバイスではコンタクト−配線間マージン
が０．１μｍ以下のものがあり、かかる影響を無視でき
ない場合が生じている。
【００１６】さらに、この場合に洗浄溶液やバッファー
ドフッ酸溶液によってコンタクト側面に剥き出しになっ
たＢＰＳＧ等のシリコン酸化膜がエッチングされ、コン
タクト径が拡大するという問題も併せもつことになる。
【００１７】また特開平１−２０８８３１号公報或いは
特開平３−１８１１３５号公報に開示された第３、第４
の従来技術によれば、コンタクト穴の側面にシリコン窒
化膜が形成されており、前記問題は改善される。特開平
１−２０８８３１号公報或いは特開平３−１８１１３５
号公報によるコンタクトはコンタクトの側面にシリコン
窒化膜を設置することにより、一定の効果を得ようとす
るものである。本発明との関係に鑑みれば、ここに開示
された技術により、コンタクトの側面がシリコン窒化膜
により保護されるため、前記のような洗浄溶液又はバッ
ファードフッ酸溶液によるコンタクト径の拡大、及び酸
化処理時の所望しない部分の酸化という問題は改善され
るという効果を有することとなる。
【００１８】しかしながら、上述した特開平１−２０８
８３１号公報或いは特開平３−１８１１３５号公報に開
示された技術を用いても、以下のような問題が生じる。
【００１９】すなわち、第３、第４の従来技術は図５
（ａ）に示すように、まず周知の方法であるフォトレジ
スト法を用いて、フォトレジスト１９をマスクとして異
方性ドライエッチングを施し、層間絶縁膜１７としての
ＢＰＳＧ等をエッチングして、半導体基板１まで達する
コンタクト穴７が形成され、その後全面にシリコン窒化
膜を成膜し全面を異方性エッチングを用いてエッチバッ
クし、図５（ｂ）に示すように、コンタクト側面にのみ
シリコン窒化膜によるサイドウォール９を形成するもの
である。
【００２０】ここに、コンタクト底面は図５（ａ）に示
すように、まず最初のコンタクト穴７形成の層間絶縁膜
１７のエッチングで、さらに図５（ｂ）に示すように、
シリコン窒化膜からなるサイドウォール９形成での都合
２回のエッチング雰囲気に曝されることになる。
【００２１】一般にエッチングでは、その均一性を考慮
し、エッチングする膜厚分よりエッチングに要する時間
を延長してエッチングされる。これを一般にオーバーエ
ッチングという。
【００２２】また最近は、コンタクト径の縮小が求めら
れる割合に対して層間絶縁膜の膜厚はあまり減少しない
ため、結果としてコンタクトのアスペクト比が大きくな
る傾向である。
【００２３】このようなコンタクト穴の形成に用いられ
るエッチングは、異方性を高めるためにエッチング種に
与えられるエネルギーが大きくなっているため、かかる
エッチング雰囲気に基板表面が曝されれば、かかるイオ
ン種によるダメージ，或いは他の場所からイオン種等に
より叩き出された汚染物が基板表面に輸送されることに
よるダメージがもたらされる。
【００２４】この場合、オーバーエッチング時間を含む
トータルのエッチング時間は、目的膜厚に要する時間の
例えば、１．５倍というように設定されるため、したが
ってエッチングの目的膜厚が厚いほどオーバーエッチン
グ時間は長くなる。
【００２５】すなわち、このオーバーエッチング時間が
長いほど半導体基板表面の被る前記ダメージ、又は汚染
は多大なものとなる。したがって第３及び第４の従来技
術においては、まず膜厚が厚い層間絶縁膜の最初のコン
タクト穴形成のエッチング時に基板表面が多大なダメー
ジを被ることになる。
【００２６】かかるダメージ、又は汚染が半導体基板に
導入されると、例えばその場所に形成された拡散層の電
気特性、特に接合リーク電流特性の劣化が生じる。特
に、ＤＲＡＭやＳＲＡＭのように、記憶ノード部の拡散
層の微小な接合リーク電流の低減が求められるデバイス
では大きな問題となる。
【００２７】本発明の目的は、上記に示したコンタクト
径の所望しない拡大、ゲート電極等の所望しない酸化、
半導体基板への所望しないダメージ導入等の問題を、同
時に低減し、又は回避する半導体装置の製造方法を提供
することにある。
【００２８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、半導体基板
の表面に第１の絶縁膜を形成する工程と、前記第１の絶
縁膜上に層間絶縁膜としての第２の絶縁膜を形成する工
程と、前記第２の絶縁膜を貫通し、かつ前記第１の絶縁
膜の表面に達するようにコンタクト穴を形成する工程
と、前記半導体基板上の全面に第３の絶縁膜を形成する
工程と、異方性エッチング法を用いて前記第３の絶縁膜
及び第１の絶縁膜をエッチングし、前記コンタクト穴の
側面部分に第３の絶縁膜からなるサイドウォールを形成
するとともに、半導体基板表面を露呈する工程を含むも
のである。
【００２９】また、本発明の半導体装置の製造方法に係
る前記第１及び第３の絶縁膜はシリコン窒化膜である。
【００３０】また、本発明に係る半導体装置の製造方法
は、半導体基板の表面に、ゲート酸化膜，導電膜，第１
の絶縁膜を順次形成する工程と、前記導電膜及び第１の
絶縁膜を同一パターンにパターニングして、ゲート電極
構造体を形成する工程と、前記ゲート電極構造体の形成
された前記半導体基板の表面に第２の絶縁膜を形成する
工程と、前記第２の絶縁膜上に層間絶縁膜としての第３
の絶縁膜を形成する工程と、前記第３の絶縁膜を貫通
し、かつ前記第２の絶縁膜の表面に達するようにコンタ
クト穴を形成する工程と、前記半導体基板上の全面に第
３の絶縁膜を形成する工程と、異方性エッチング法を用
いて前記第３の絶縁膜及び第２の絶縁膜をエッチング
し、前記コンタクト穴の側面部分に第３の絶縁膜からな
るサイドウォールを形成するとともに、半導体基板表面
を露呈する工程を含むものである。
【００３１】また、本発明の半導体装置の製造方法に係
る前記第１乃至第３の絶縁膜はシリコン窒化膜である。
【００３２】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
【００３３】（実施形態１） 図１は、本発明の実施形
態１に係る半導体装置の製造方法を工程順に説明する断
面図である。
【００３４】まず図１（ａ）に示すように、半導体基板
１上に膜厚１０ｎｍのゲート酸化膜２を熱酸化法によっ
て、次に導電膜（ゲート電極３）として１Ｘ１０19〜１
Ｘ１０21atoms／cm3程度にリンをドープして所望の抵抗
値とした膜厚１００ｎｍのポリシリコンをＣＶＤ（Chem
ical Vapor Deposition；化学気相成長）法によってそ
れぞれ成膜し、次いで第１の絶縁膜４として膜厚１００
ｎｍのシリコン窒化膜をＣＶＤ法によって成膜する。ポ
リシリコンへのリンのドープは、成膜後に気相熱拡散法
またはイオン注入法によって行ってもよい。ゲート電極
の抵抗値をさらに下げるために、ゲート電極をポリシリ
コンとＷＳｉなどの高融点金属シリサイドとの積層膜に
してもよい。なお、ゲート酸化膜２は第１の絶縁膜とし
てシリコン窒化膜の引張り応力を緩和するパット酸化膜
として作用する。
【００３５】その後、フォトレジスト法によりフォトレ
ジストをマスクとして、第１の絶縁膜４，導電膜（ゲー
ト電極３）を順次ドライエッチングにてエッチングし、
同一形状にパターニングされたゲート電極３及び第１の
絶縁膜４よりなるゲート電極構造体３０を形成する。
【００３６】その後、ゲート電極構造体３０の形成され
た半導体基板１の表面に第２の絶縁膜５として膜厚２０
ｎｍのシリコン窒化膜をＣＶＤ法により形成する。
【００３７】引続いて、第2の絶縁膜５上に第３の絶縁
膜６として膜厚５００ｎｍのＢＰＳＧをＣＶＤ法により
形成する。第３の絶縁膜６は層間絶縁膜である。ＢＰＳ
Ｇ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａ
ｓｓ）とは、シリコン酸化膜に数％のＢ（ボロン）及び
Ｐ（リン）を添加したもので、熱処理によりリフロー性
を呈し、層間絶縁膜に適用して好適なる周知の材料であ
る。なお、ソース・ドレイン拡散層の形成は、少なくと
も上記第３の絶縁膜６の形成前に行われる。例えば、第
１の絶縁膜４の成膜前にＰを注入エネルギー３０Ｋｅ
ｖ、注入量１Ｘ１０14atoms／cm2でイオン注入し、次い
で第１の絶縁膜４の成膜後にＡｓを注入エネルギー８０
Ｋｅｖ、注入量５Ｘ１０15atoms／cm2で注入すれば、Ｌ
ＤＤ型ＭＯＳトランジスタを形成できる。
【００３８】その後、フォトレジスト法を用いて、フォ
トレジストをマスクとしてエッチングし、第３の絶縁膜
６を貫通したコンタクト穴７を形成する。この場合、エ
ッチングはシリコン窒化膜に対してシリコン酸化膜を選
択的にエッチングできる条件にて行う。エッチング条件
としては、例えば、ＲＩＥエッチング装置を用い、エッ
チング室に流量２５ＳＣＣＭのＣＨＦ3ガス及び流量７
５ＳＣＣＭのＣＯガスを導入し、基板温度が１００℃、
圧力が６０ｍＴｏｒｒ、ＲＦ電力が８００Ｗの条件を挙
げることができる。この条件により、エッチングは第２
の絶縁膜５上でストップするため、コンタクト底面は、
第２の絶縁膜５の形状を保持し、半導体基板１の表面を
エッチング雰囲気に曝すことはない。
【００３９】次いで、フォトレジストを除去した後、図
１（ｂ）に示すように、基板全面に第４の絶縁膜８とし
て膜厚２０ｎｍのシリコン窒化膜を形成する。
【００４０】次に図１（ｃ）に示すように、全面を異方
性エッチングによってエッチバックし、コンタクト穴７
の側面にのみシリコン窒化膜からなるサイドウォール９
ａ、９ｂを形成する。
【００４１】前記エッチバックのエッチングに引続い
て、図１（ｄ）に示すように、第２の絶縁膜５をエッチ
ングし、次いで図１（ｅ）に示すように、ゲート酸化膜
２をエッチングすることにより、コンタクト穴７の底面
に半導体基板１の表面を露呈する。
【００４２】ここに、ゲート電極３は、その上部の第１
の絶縁膜４、第２の絶縁膜５及びサイドウォール９ｂに
より完全に覆われるように作成される。コンタクト形成
時のエッチングはシリコン窒化膜に対してシリコン酸化
膜を選択的にエッチングする条件にて行われるため、例
えコンタクト穴７がゲート電極３上にかかっても、シリ
コン窒化膜よりなるゲート電極３上部の第１の絶縁膜
４，第２の絶縁膜５及び側壁のサイドウォール９ｂがエ
ッチングにより、除去されることがないからである。
【００４３】すなわち本発明の実施形態１はコンタクト
穴７をゲート電極３に対して自己整合的に形成するセル
フアラインコンタクトに適用したものである。このよう
に本発明は、セルフアラインコンタクト法の効果と本発
明の効果を、互いの効果を損なわずに両立させることが
でき、セルフアラインコンタクト法と整合性がよい。
【００４４】その後、必要に応じて、前述したコンタク
ト穴７の底面のトリートメント処理が施され、その後、
コンタクト穴７内に導電膜が埋設される。
【００４５】（実施形態２） 図２は、本発明の実施形
態２に係る半導体装置の製造方法を工程順に説明する断
面図である。
【００４６】図２は本発明を、単純なコンタクト穴の形
成に適用した場合の実施形態を示すものである。
【００４７】まず図２（ａ）に示すように、半導体基板
１上に第１の絶縁膜４として膜厚１０ｎｍのシリコン酸
化膜を熱酸化法により形成する。ゲート電極は図示され
ていないが、実施形態１と同様に、ゲート酸化膜と兼用
してもよい。
【００４８】次に、第２の絶縁膜１５として膜厚１００
ｎｍのシリコン窒化膜を全面にＣＶＤ法により形成し、
続いて第３の絶縁膜１６として膜厚５００ｎｍのＢＰＳ
ＧをＣＶＤ法により形成する。第３の絶縁膜１６は層間
絶縁膜である。第１の絶縁膜４（シリコン酸化膜）は第
２の絶縁膜１５としてのシリコン窒化膜の引張り応力を
緩和するパッド酸化膜として作用する。
【００４９】しかる後、フォトレジスト法を用いてフォ
トレジストをマスクとして第３の絶縁膜１６をエッチン
グし、コンタクト穴７を開口する。この場合、エッチン
グはシリコン窒化膜に対してシリコン酸化膜を選択的に
エッチングできる条件にて行う。エッチング条件として
は、例えば、ＲＩＥエッチング装置を用い、エッチング
室に流量２５ＳＣＣＭのＣＨＦ3ガス及び流量７５ＳＣ
ＣＭのＣＯガスを導入し、基板温度が１００℃、圧力が
６０ｍＴｏｒｒ、ＲＦ電力が８００Ｗの条件を挙げるこ
とができる。この条件により、エッチングは第２の絶縁
膜１５上でストップするため、半導体基板１の表面をエ
ッチング雰囲気中に曝すことはない。
【００５０】次いで、フォトレジストを除去した後、全
面に第４の絶縁膜として膜厚５０ｎｍのシリコン窒化膜
をＣＶＤ法により形成し、しかる後、全面を異方性エッ
チングによってエッチバックし、コンタクト側壁にのみ
シリコン窒化膜からなるサイドウォール９を形成する。
【００５１】かかるエッチバックのエッチングに引続い
て、図２（ｂ）に示すように、第２の絶縁膜１５をエッ
チングし、次いで第１の絶縁膜４をエッチングすること
により、コンタクト穴７の底面に半導体基板１の表面を
露呈する。
【００５２】その後、必要に応じて前述したコンタクト
穴７の底面のトリートメント処理が施され、その後、コ
ンタクト穴７内に導電膜が埋設される。
【００５３】
【発明の効果】以上のように本発明によれば、コンタク
ト穴の底面を除くコンタクト内面をシリコン窒化膜で被
覆することができるため、コンタクト穴の形成後の、コ
ンタクト底面に露呈した基板表面のダメージ等の除去を
目的とするトリートメント洗浄処理や自然酸化膜等の除
去のためのウエットエッチング処理におけるコンタクト
径の拡大、さらには酸化処理での酸化種の層間絶縁膜中
への拡散を防止することができる。
【００５４】さらにはコンタクト形成時の層間絶縁膜の
エッチングを基板全面に設けたシリコン窒化膜上で一旦
ストップさせ、しかる後、サイドウォールの作成時に一
回的に基板表面を露呈させることができるため、コンタ
クト表面をエッチング雰囲気中に曝す時間を大幅に低減
することができ、コンタクト底面の基板に導入されるダ
メージを大幅に低減することができる。
【００５５】また本発明は、セルフアラインメント法に
よるコンタクト形成プロセスと整合性が良いため、セル
フアラインコンタクトを達成しつつ本発明の目的をも同
時に達成することができる。
【００５６】したがって、例えばＤＲＡＭ、ＳＲＡＭの
ように記憶ノード部の接合リーグ電流の低減が求めら
れ、またデバイス面積の縮小が求められ、コンタクト−
配線間のマージンを減少させる必要があるデバイスに適
用して好適な半導体装置の製造方法を提供することがで
きる。
【図面の簡単な説明】
【図１】本発明の実施形態１に係る半導体装置の製造方
法を工程順に説明する断面図である。
【図２】本発明の実施形態２に係る半導体装置の製造方
法を工程順に説明する断面図である。
【図３】第１の従来技術に係る半導体装置の製造方法を
示す断面図である。
【図４】第２の従来技術に係る半導体装置の製造方法を
示す断面図である。
【図５】第３及び第4の従来技術に係る半導体装置の製
造方法を示す断面図である。
【符号の説明】
１ 半導体基板 ２ ゲート酸化膜 ３ ゲート電極 ４ 第１の絶縁膜 ５，１５ 第２の絶縁膜 ６，１６ 第３の絶縁膜 ７ コンタクト穴 ８ 第４の絶縁膜 ９，９ａ，９ｂ サイドウォール １１ サイドウォール １７ 層間絶縁膜 １８ 配線 ３０ ゲート電極構造体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｆターム(参考） 4M104 DD02 DD04 DD08 DD17 DD19 GG14 GG16 5F004 AA06 AA12 CA04 DA00 DA16 DB02 DB03 DB06 DB07 DB15 DB28 EA06 EA12 EA23 EA27 EA33 EB01 EB02 EB03 5F033 QQ09 QQ10 QQ13 QQ16 QQ21 QQ25 QQ31 QQ37 RR06 RR15 SS11 TT01 TT07 VV16 XX18 5F045 AA06 AA20 AB03 AB31 AB32 AB33 BB01 CB05 HA03 HA13 5F083 GA27 MA02 MA19 PR03 PR10 PR21 PR39

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面に第１の絶縁膜を形成
    する工程と、 前記第１の絶縁膜上に層間絶縁膜としての第２の絶縁膜
    を形成する工程と、 前記第２の絶縁膜を貫通し、かつ前記第１の絶縁膜の表
    面に達するようにコンタクト穴を形成する工程と、 前記半導体基板上の全面に第３の絶縁膜を形成する工程
    と、 異方性エッチング法を用いて前記第３の絶縁膜及び第１
    の絶縁膜をエッチングし、前記コンタクト穴の側面部分
    に第３の絶縁膜からなるサイドウォールを形成するとと
    もに、半導体基板表面を露呈する工程を含むことを特徴
    とする半導体装置の製造方法。
  2. 【請求項２】 前記第１及び第３の絶縁膜はシリコン窒
    化膜であることを特徴とする請求項１に記載の半導体装
    置の製造方法。
  3. 【請求項３】 半導体基板の表面に、ゲート酸化膜，導
    電膜，第１の絶縁膜を順次形成する工程と、 前記導電膜及び第１の絶縁膜を同一パターンにパターニ
    ングして、ゲート電極構造体を形成する工程と、 前記ゲート電極構造体の形成された前記半導体基板の表
    面に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に層間絶縁膜としての第３の絶縁膜
    を形成する工程と、 前記第３の絶縁膜を貫通し、かつ前記第２の絶縁膜の表
    面に達するようにコンタクト穴を形成する工程と、 前記半導体基板上の全面に第３の絶縁膜を形成する工程
    と、 異方性エッチング法を用いて前記第３の絶縁膜及び第２
    の絶縁膜をエッチングし、前記コンタクト穴の側面部分
    に第３の絶縁膜からなるサイドウォールを形成するとと
    もに、半導体基板表面を露呈する工程を含むことを特徴
    とする半導体装置の製造方法。
  4. 【請求項４】 前記第１乃至第３の絶縁膜はシリコン窒
    化膜であることを特徴とする請求項３に記載の半導体装
    置の製造方法。
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