KR20020043182A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

반도체장치는, 하부층 (lower layer,6a) 와 상부층 (higher layer,6b), 상부층 (6b) 상에 형성된 마스크 절연막 (7) 을 가진 게이트전극 (6) 을 포함한다. 게이트전극 (6) 의 측상에 측면절연막 (9) 이 형성되고, 게이트전극 (6) 과 마스크 절연막 (7) 의 측상에 측벽절연막 (8) 이 형성된다. 게이트전극 (6) 과 측면절연막 (9) 을 마스크로 사용하여 저농도 불순물영역 (3) 이 형성된다. 게이트전극 (6) 과 측벽절연막 (8) 을 마스크로 사용하여, 고농도 불순물영역 (4) 이 형성된다. 고농도 불순물영역 (4) 에 접촉된 측벽절연막 (8) 들사이에서 컨택트 플러그 (10) 가 형성된다. 단면으로 볼 때, 게이트전극 (6) 은 역테이퍼형 (reverse tapered shape) 일 수 있다. 하부층 (6a) 는 역테이퍼형일 수 있고 및/또는 측면절연막 (9) 는 하부층 (6a) 측보다 상부층 (6b) 의 측에서 더 두꺼울 수 있다.

Description

반도체 장치 및 그 제조방법 {SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD}
본 발명은 일반적으로 반도체 장치와 그 제조방법에 관한 것으로, 특히 고종횡비와 좁은 피치의 게이트전극을 가진 반도체 장치, 바람직한 DRAM 에 관한 것이다.
장치를 더 작은 형태로 제조하는 것은 여전히 반도체 제조의 목표이다. 그러한 형태중 하나는 트랜지스터 게이트 길이를 포함할 수 있다. 게이트 길이가 더 작아지면, 불필요한 핫캐리어를 발생시켜 트랜지스터에 "쇼트"채널 효과를 유발할 수 있다. 쇼트채널효과는 트랜지스터의 신뢰성을 감소시킬 수 있다.
쇼트채널 효과에 의한 신뢰성의 감소를 해결하는 한 방법은 트랜지스터 드레인 근방에서 전기장영역을 감소시키는 것을 포함할 수 있다. 이러한 전기장을 감소시키는 구조는 LDD (lightly doped drain) 를 갖고 있다. LDD 구조는 채널 (트랜지스터 게이트 이하에 위치한) 과 소스/드레인 영역사이의, 소스/드레인 영역보다 저농도 불순물을 가진 영역을 갖고 있다. 이러한 구조는 비LDD 구조보다 덜 심하거나, 낮은 불순물농도를 갖고 있다. 이 구조는 트랜지스터에서 펀치스루 (punch-through) 전압 및/또는 핫캐리어 내압 (耐壓,withstand voltage) 을 상승시켜, 신뢰성을 개선할 수 있다.
특개평 7-226499 호, 특개평 9-74196 호, 특개평 11-45995 호는 LDD 영역을 포함하는 구조를 개시한다. 이 개시된 구조에서는, 게이트 전극측벽상에 산화실리콘막, 질화 실리콘막, 또는 RNO (reoxidizied nitrided oxide) 를 형성한다.
또한, 특개평 7-226499 호는 게이트전극을 도포하는 산화막을 개시한다. 이 산화막은 손상된 게이트산화막을 원상태로 회복시켜 수율을 향상시킬 수 있다.
도 1a 내지 1d 를 참조하면, 종래 반도체장치 제조방법을 나타내는 일련의 단면도가 도시되어 있다. 도 1a 내지 1d 의 방법은 특개평 7-226499 호에 나타낸 방법에 해당된다.
도 1a 를 참조하면, 소자분리막 (도시하지 않음) 은 반도체기판 (1) 상에 형성된다. 반도체기판 (1) 은 p형 실리콘일 수 있다. 게이트 산화막 (5) 는 열산화법으로 필드 (또는 활성) 영역내에 형성된다. 필드영역 (field region) 은 산화 실리콘을 포함할 수 있는 장치분리막으로 둘러싸여 있다. 그후, 게이트 산화막 (5) 상에 폴리실리콘이 감압 CVD 법으로 형성된다. 그 폴리실리콘으로부터 게이트 전극 (6) 이 공지의 광리소그래피법과 건식에칭법으로 형성된다.
다음으로, 도 1b 에 도시된 바와 같이, 산소 분위기에서 열처리하여 게이트 전극 (6) 를 덮는 산화막 (13) 이 형성된다. 상술된 바와 같이, 산화막 (13) 은 손상된 게이트 산화막 (5) 를 회복시킬 수 있다.
도 1c 에 도시된 바와 같이, 반도체기판 (1) 의 전체면에, 이온주입법으로 저농도 이온이 주입된다. 게이트 전극 (6) 은 주입마스크 (implant mask) 이다. 소정 상태하에서 어닐링하여 N-형 소스/드레인 영역 (3) 이 형성된다.
도 1d 에 도시된 바와 같이, 반도체기판 (1) 의 전표면상에 산화 실리콘막등이 감압 CVD 법 등으로 증착된다. 산화 실리콘막은 이방성 건식에칭법으로 에칭백 (etching back) 되어, 게이트 전극 (6) 의 측벽상에 측벽산화막 (14) 이 형성된다. 게이트 전극 (6) 과 측벽 산화막 (14) 를 마스크로 하여, 고농도 이온주입법이 수행되어 N+형 소스/드레인 영역 (4) 이 형성된다.
최종제조한 구조에서, 저농도 불순물영역 (즉, N-형 소스/드레인 영역;3) 은 게이트 전극 (6) 에 대해서 오프셋되게 형성된다. 또한, 이러한 저농도 불순물영역은 측벽산화막 (14) 바로 아래서 게이트 전극 (6) 과 자기정렬된다. 동시에, 고농도 불순물영역 (즉, N+형 소스/드레인 영역;4) 는 측벽산화막 (14) 의 외부상에 형성된다.
상술된 종래 접근방식에서, 게이트 전극 (6) 의 단부아래의 기판영역에는 주입되지 않아서, 저농도 불순물영역의 일부를 형성하지 않을 수 있다. 특히 이러한 게이트 전극 (6) 의 측면상에 산화막 및/또는 질화막 등의 측벽막이 형성되는 경우에 사실이다. 이러한 측면막 (13) 은 이온이 기판을 통과하는 것을 막을 수 있다. 따라서, 게이트 전극 (6) 에 대해서 오프셋된 기판영역은 주입이 효과적으로 되는 것을 막는다. 이러한 비주입영역 때문에, 최종적인 소스/드레인 영역이 원하는 저항보다 더 높은 저항을 가지므로 MOS (metal-oxide-semiconductor) 트랜지스터의 속도가 매우 느려지게 된다.
이러한 고저항 오프셋 영역의 문제를 해결하기 위한 방법이, 특개평 9-74196 호, 특개평 10-12747 호에 개시되어 있다. 이 방법은 경사진 (tilted) 주입각을 가진 저농도 불순물 주입법으로 N-형 소스/드레인 영역을 형성하는 방법을 나타낸다. 즉, 기판의 법선 (normal line) 에 대해서 불순물이 경사지게 주입된다. 이러한 경사주입법 (tilt implant) 은 특정장치형태의 게이트 전극에 충분히 가깝게 주입하는데 실패하는 문제가 발생된다. 그러나, 형태크기가 수축 및/또는 변화함에 따라, 이러한 방법은 비효과적이다.
또한, 형태크기가 수축함에 따라, 측벽산화막의 폭 (도 1d 의 14 에 도시됨) 이 수축된다. 이것은 접촉면적(contact area) 을 증가시키기 위하여 바람직할 수 있다. 그러나, 더 작은 측벽두께는 측벽산화막의 외부에 형성된 소스/드레인의 고농도 불순물영역과 채널영역사이의 더 작은 간격으로 변화시킨다. 이러한 간격의 감소로 게이트 단부에서 강한 전기장에 기인한 전류누설를 발생시켜 트랜지스터의 데이타 유지시간을 감소시키게 된다.
또한, 많은 경우에 게이트 전극 (6) 은 폴리실리콘층과 실리사이드층을 포함하는 적층구조를 갖고 있다. 이러한 적층전극은 더 큰 높이를 가지므로, 게이트 전극의 종횡비 (높이/폭) 을 더욱 증가시킨다. 상술한 바람직하지 않은 좁은 폭의 문제는 더 큰 종횡비 구조에서 더 분명해진다.
종래 접근에서의 단점을 더 잘 이해하기 위해서, 종래 반도체 장치의 제조방법은 도 2a 내지 2e 를 참조하여 설명한다. 도 2a 내지 2e 는 고종횡비를 가진 반도체 장치의 단면도를 도시한다.
우선 도 2a 를 참조하면, 반도체기판 (1) 내에 장치분리막 (2) 이 형성된다.반도체기판 (1) 은 p형 실리콘 등을 포함할 수 있고, 장치분리막 (2) 는 산화물일 수 있다. 반도체기판 (1) 상에 산화 실리콘을 포함하는 게이트 절연막 (5) 이 열산화법으로 형성된다. 게이트 절연막 (5) 는 장치분리막 (2) 사이에 놓여진 필드영역을 덮는다. 그후, 폴리실리콘막 (6a) 과 실리사이드막 (6b) 이 플라즈마 CVD (PECVD) 법 등을 사용하여 형성된다. 그후, 마스크 질화막 (15) 가 형성된다. 마스크 질화막 (15) 는 측벽에치백 단계 (이하 자세하게 설명됨) 에서 실리사이드막 (6b) 이 노출되는 것을 방지하는 에칭스톱 (etch stop)으로 작용한다. 그후, 패터닝 단계에서 마스크 질화막 (15), 실리사이드막 (6b), 및 폴리실리콘막 (6a) 이 에칭되어, 게이트 전극 (6) 이 형성되 수 있다. 이러한 패터닝 단계는 공지의 광리소그래피법과 건식에칭단계를 포함한다.
또한, 게이트전극 (6) 을 보호하는 것에 더하여, 측벽산화층을 형성하는 에치백 단계시, 마스크 질화막 (15) 는 자기정렬 콘택구조에서 에칭스톱으로 작용할 수도 있다. 자기정렬 접촉구조에서, 콘택구멍은 게이트전극 (6) 와 겹쳐진다. 접촉구멍 에칭단계동안, 측벽 산화층과 상부 마스크 질화막은 게이트 전극 (6) 이 노출되는 것을 막을 수 있다. 이러한 게이트 전극 (6) 의 보호를 보장하기 위해서, 마스크 질화막은 어느정도 최소두께를 갖는다. 이러한 마스크 질화막 (15) 는 최종 게이트 구조의 종횡비에 더 기여한다.
도 2b 를 참조하면, 기판의 노출부에는 저농도 불순물이온이 주입된다. 게이트전극 (6) 와 마스크 질화막 (15) 는 주입마스크로 작용한다. 도 2b 의 화살표가 나타내는 바와 같이, 이러한 이온주입은 경사주입 (반도체기판 (1) 에 대해 비스듬하게 주입) 일 수 있다. 그 결과, 종래 비경사주입으로 주입되지 않은 게이트전극 (6) 의 인접한 기판영역에 불순물이온이 주입된다. 이것으로 상기 고저항 오프셋을 제거할 수 있다. 어닐링 단계후, 저농도 LDD 형 소스/드레인 영역이 형성된다. 예를 들어, N-소스/드레인 영역 (3) 이 형성된다.
도 2c 를 참조하면, 반도체기판 (1) 의 전체면상에 산화 실리콘막 등이 증착된다. 이러한 증착은 감압 CVD 법 등을 포함할 수 있다. 그후, 그 제조된 산화 실리콘막이 이방성 건식에칭으로 에치백되어, 게이트 전극 (6) 의 측벽상에 산화막 (14) 와 마스크 질화막 (15) 이 형성된다. 이 에칭백 단계에서, 마스크 질화막 (15) 은 에칭스톱으로 작용하여, 게이트 전극 (6) 이 노출되는 것을 보호할 수 있다.
도 2d 를 참조하면, 기판의 노출부에 고농도 불순물 이온이 주입된다. 게이트 전극 (6), 마스크 질화막 (15), 측벽 산화막 (14) 은 주입 마스크로서 작용한다. 어닐링 단계후, 고농도 소스/드레인 영역이 형성된다. 예를 들어, N+소스/드레인 영역 (4) 가 형성된다.
도 2e 를 참조하면, 인접 측벽산화막 (14) 사이의 영역에 콘택플러그 (10) 이 형성된다. 그 콘택플러그상에 보로포스포실리케이트 유리 (borophosphosilicate glass;BPSG) 등의 층간절연막이 형성될 수 있다. BPSG 막 (11) 내에 콘택구멍이 형성되며, 이러한 접촉구멍내에 도전체가 형성된다. 도 2e 에서, 비트 접촉구멍 (12a) 와 용량성 접촉구멍 (12b) 는 BPSG 막 (11) 내에형성된다. 이런 방법으로, 반도체 장치가 부분적으로 완성된다.
상기 종래 방법은 어떻게 게이트 전극 (6) 의 단부 근처에 저농도 불순물영역은 경사주입으로 형성되는 가를 나타낸다. 그러나, 동시에, 컨택트 플러그 (10) 과 N+소스/드레인 영역 (3) 사이에서 충분한 면적을 확보하기 위하여 및/또는 게이트전극 (6) 의 높은 종횡비에 기인하여 측벽산화막 (14) 의 두께가 감소하게 된다. 그 결과, 도 2e 에 도시된 바와 같이, 접촉 플러그 (10) 과 게이트 전극 (6;"좁은간격"으로 도시됨) 의 단부사이의 거리가 작아지게 된다. 이러한 간격크기의 감소는 누설전류에 기인하여 제조한 트랜지스터의 데이터 유지특성을 열화시킨다.
컨택트 플러그와 게이트 전극단사이의 간격크기의 감소로 인해, 트랜지스터의 데이터 유지특성이 열화되는 것을 방지하기 위한 몇몇 방법을 도출하는 것이 바람직하다.
본 발명에 따른 반도체 장치는, 단면에서 볼 때, 역테이퍼형인 게이트전극을 포함한다. 역테이퍼형은 적층 게이트전극의 하부층을 에칭하여 역테이퍼형으로 형성할 수 있다. 또한 또는 선택적으로 게이트 전극의 하부층 측면상에서 보다 게이트 전극의 상부층 측면상에서 더 두꺼운 게이트전극의 측면상에 측면절연막은 형성할 수도 있다.
역테이퍼형 게이트전극을 가진, 반도체 장치는 게이트전극의 에지와 접촉프러그사이의 더 큰 간격거리를 갖는다. 이렇게 더 큰 간격은 고종횡비를 가진 게이트 전극과 감소된 피치를 가진 반도체 장치에서도 달성할 수 있다. 또한, 게이트전극의 단부에 저농도 도핑된 또는 비도핑된 오프셋영역이 형성되는 것을 방지할 수 있다. 따라서, 누설전류가 감소되고, 최종제조한 트렌지스터의 데이터 유지시간이 향상될 수 있다.
본 실시예의 일태양에 따르면, 게이트전극의 하부층은 폴리실리콘을 포함할 수 있고, 상부층은 텅스텐 실리사이드 등의 실리사이드를 포함할 수 있다.
본 실시예의 다른 태양에 따르면, 측면절연막은 게이트 전극을 산화시켜 형성할 수 있다. 이러한 산화는 1000 ℃ 내지 1100 ℃ 사이의 온도에서 발생될 수 있다.
본 발명의 다른 태양에 따르면, 마스크 절연층은 게이트전극의 상부에 형성될 수 있고, 측벽절연막은 마스크 절연막과 게이트전극의 측벽상에 형성될 수 있다. 마스크절연층은 산화 실리콘을 포함할 수 있고, 측벽절연막은 질화 실리콘을 포함할 수 있다.
본 실시예의 다른 태양에 따르면, 대응하는 측벽절연막을 포함하는 게이트전극은 기판에 대해 특정 경사각 (inclination angle) 을 가질 수 있다. 특히, 상부층의 측상의 측면절면막의 외부에지로부터 하부층의 측상의 측면절연막의 외부에지까지 그려진 선으로 개념화할 수 있다. 이 선은 기판의 법선에 대해 15°미만인 입사각을 가질 수 있다. 바람직하게는, 입사각은 약 7°이다.
본 실시예의 다른 태양에 따르면, 측면절연막과 게이트전극을 마스크로한 경사불순물주입에 의해 제 1 (저)농도 불순물영역은 적어도 부분적으로 형성할 수 있다. 경사각은 게이트전극의 입사각과 일치하는 것이 바람직하다.
본 실시예의 다른 태양에 따르면, 마스크로서 측벽절연막과 게이트전극에 불순물주입하여 적어도 일부에 제 2 (고)농도 불순물영역이 형성될 수 있다.
본 실시예의 다른 태양에 따르면, 컨택트 플러그는 게이트전극의 측벽상의 측벽절연막사이에 형성할 수 있다.
도 1a 내지 1d 는 종래 제조방법을 도시하는, 반도체 장치 일부의 단면도.
도 2a 내지 2e 는 다른 종래 제조방법을 도시하는, 반도체 장치 일부의 단면도.
도 3 은 일실시예에 따른 반도체 장치의 구조를 도시한 단면도.
도 4a 내지 4e 는 도 3 에 도시된 바와 같은 장치를 제조하는 방법을 도시한 단면도.
도 5 는 산화막두께와 성막온도사이의 관계를 나타낸 그래프.
도 6 은 본 발명에 따른 저농도 불순물 주입각과 트랜지스터의 데이터 유지율과의 관계를 나타낸 그래프.
*도면의 주요부분에 대한 부호의 설명*
1 : 반도체기판5 : 게이트 산화막
6 : 게이트 전극6a : 하부층
6b : 상부층8 : 측벽절연막
9 : 측면절연막10 : 컨택트 플러그
11 : 층간막
이하, 다양한 실시예가 도면을 참조하여 설명한다.
도 3 을 참조하여, 본 발명의 일실시예를 따른 반도체 장치의 구조를 설명한다. 본 실시예에 나타난, 본 발명에 따른 반도체 장치는 1개 이상의 다음 특징을 포함할 수 있다.
일실시예에 따른 반도체 장치의 제 1 특징은 특정구조를 가진 게이트전극 (6) 을 포함할 수 있다. 이러한 게이트전극 (6) 는 하부층 (6a) 와 상부층 (6b) 를 가진 적층구조를 포함할 수 있다. 한 접근에 따르면, 하부층 (6a) 는 다결정실리콘 (폴리실리콘) 을 포함하고, 상부층 (6b) 는 텅스텐 실리사이드를 포함한다. 이러한 게이트전극 (6) 는 역테이퍼 구성을 포함하도록 처리될 수 있다. 예를 들어, 하부층 (6a) 의 하나이상의 부분은 상부층 (6b) 보다 더 좁은폭을 가질 수 있다.
일실시예에 따른 반도체 장치의 제 2 특징은 이산화 실리콘에서 형성되는 게이트전극 (6) 상의 마스킹막 (7) 을 포함할 수 있다. 이것은 게이트전극상에형성된 질화 실리콘막을 포함하는 종래 접근방식과 다를 수 있다.
본 실시예의 제 3 특징은 게이트전극 (6) 의 측상에 형성된 측면절연막 (9) 를 포함할 수 있다. 이러한 측면절연막 (9) 는 소정의 온도조건에서 고온 열산화하여 형성된 고온 산화막일 수 있다. 일 특정접근에서, 측면절연막 (9) 는 하부층 (6a;즉, 폴리실리콘층) 에서 보다 상부층 (6b;즉, 텅스텐 실리사이드층) 의 측상에 더 큰 두께를 가질 수 있다.
일실시예에 따른 제 4 특징은 기판에 형성된 특정 불순물영역을 포함할 수 있다. 저농도 불순물 영역 (3) 은 경사이온주입법으로 형성될 수 있다. 이러한 영역은 N-형 소스/드레인 영역 (3) 일 수 있다. 고농도 불순물영역 (4) 는 특정기판 사이에서 형성될 수 있다. 특히, 고농도 불순물영역 (4) 는 측벽절연막 (8) 사이에서 형성될 수 있다. 이러한 영역은 N+형 소스/드레인 영역일 수 있다.
또한, 도 3 에 도시된 바와 같이, 반도체장치는 인접 측벽절연막 (8) 사이에 위치하며 반도체기판 (1) 과 접촉한 컨택트 플러그 (10) 를 포함할 수 있다. 컨택트 플러그 (10) 은 폴리실리콘 등을 포함할 수 있고, 하나 이상의 게이트전극 (6) 에 대해서 자기정렬방식으로 형성될 수 있다.
또한, 일실시예는 기판상에 형성된 절연막 (11) 을 포함할 수 있다. 이러한 절연막은 보로포스퍼실리케니트 유리 (BPSG) 를 포함할 수 있다. 접촉구멍은 절연막 (11) 내에서 컨택트 플러그 (10) 까지 형성될 수 있다. 실시예는DRAM 형 장치내 포함될 수 있으며, 이러한 장치는 통상적으로 고밀도 특성을 포함할 수 있다. 이러한 응용에서, 절연막 (11) 내의 접촉구멍은 비트접촉 (12a) 와 커패시터접촉 (12b) 를 포함할 수 있다.
본 발명에 따르면, 게이트 전극 (6) 은 다양한 특성을 가지며, 역테이퍼형을 포함할 수 있다. 도 3 에 도시된 바와 같이, 게이트 전극 (6;즉, 폴리실리콘층) 의 하부층 (6a) 는 역테이퍼형을 가질 수 있다. 또한, 선택적으로, 전체 게이트 전극 (6) 은 게이트 전극 (6) 의 하부층 (6a) 과 상부층 (6b) 의 측상에 막두께에 따라 역테이퍼형을 가질 수 있다. 특히, 측벽산화막 (9) 는 하부층 (6a) 의 측보다 얇지만 상부층 (6b) 의 측에서 더 두꺼운 게이트전극 (6) 의 측에 형성될 수 있다. 측면산화막 (9) 는 고온산화막일 수 있다.
역테이퍼형을 가진 게이트전극 (6) 으로, 저농도 불순물은 경사각으로 주입될 수 있다. 이러한 경사각은 도 3 에 "경사각"으로 표시되어 있다. 비경사주입법으로 발생하는 것과 마찬가지로, 이것은 게이트 전극의 단부에 저농도 도핑된 또는 비도핑된 영역이 형성되는 것을 방지한다. 동시에, 도 3 에 도시된 바와 같이, 저농도 불순물 영역 (즉, 컨택트 플러그 (10) 과 게이트전극 (6) 의 단 사이길이) 의 길이를 종래 경사주입법으로 증가시킬 수 있다. 이러한 길이는 도 3 에 "간격"으로 표시되어 있다.
도 4a 내지 4b 를 참조하여, 일실시예를 따른 제조방법을 도시한 연속적 반도체장치의 단면를 설명한다. 이러한 방법은 도 3 에 도시된 장치를 제조하는데 사용할 수 있다.
도 4a 를 참조하면, 반도체기판 (1) 상에 소자분리막 (2) 이 형성된다. 장치분리막 (2) 는 필드 (또는 활성) 영역을 정의한다. 일구성에서, 장치분리막 (2) 는 p-형 실리콘기판상에 형성된 산화물을 포함할 수 있다. 그후, 반도체기판 (1) 의 표면상에 게이트 유전체 (5) 이 형성된다. 이러한 게이트 유전체 (5) 는 열산화법 등으로 형성된 산화 실리콘을 포함할 수 있다.
그후, 반도체기판 (1) 상에 게이트 전극의 하부층 (6a) 이 형성된다. 그후, 하부층 (6a) 상에 상부층 (6b) 는 형성될 수 있다. 하부층 (6a) 는 약 100 ㎚ 의 두께로 증착되는 폴리실리콘을 포함하는 것이 바람직하고, 상부층 (6a) 는 약 140 ㎚ 의 두께로 증착되는 텅스텐 실리사이드를 포함할 수 있다. 상부층 (6b) 상에 마스크 절연막 (7) 이 형성된다. 마스크 절연막 (7) 은 약 200 ㎚ 의 두께를 가진 산화 실리콘을 포함하는 것이 바람직하다. 이하에서 더 상세히 설명되듯이, 마스크 절연막 (7) 은, 절연측벽막 (8;도 4a 에 도시되지 않음) 과 조합하여 하나 이상의 연속 에칭단계에서 게이트 전극 (6) 을 보호하기 위한 에칭스톱으로 작용한다.
본 발명에 따른 특정 실시예는 개시된 종래 방법과 다르다. 마스크 절연막 (7) 은 질화 실리콘대신에 산화 실리콘으로 형성될 수 있고, 절연측벽막 (8) 은 산화 실리콘대신에 질화 실리콘으로 형성될 수 있다.
그후, 레지스트 패턴이 공지의 광리소그래피 단계를 사용하여 형성된다. 그후, 그 레지스트 패턴을 에칭마스크로서 사용하여, 마스크 절연막 (7) 을 통해서 상부층 (6b) 와 하부층 (6a) 를 에칭한다. 이러한 에칭단계는 건식에칭을 포함할 수 있다. 그러나, 건식에칭은 역테이퍼형을 가진 하부층 (6a) 를 형성하므로, 종래 방식과 다르다. 상기된 바와 같이, 이러한 역테이퍼형은 컨택트 플러그 (10) 과 게이트전극 (6) 의 단사이의 간격을 증가시킬 수 있다.
일실시예에 따르면, 저부층 (6a) 는 폴리실리콘일 수 있고, 이러한 층은 특정 반응가스를 선택함으로써 그리고 이러한 가스의 유량을 조절함으로써 역테이퍼형으로 에칭될 수 있다.
일방법에서, 폴리실리콘 저부층 (6a) 를 역테이퍼형으로 에칭하는 단계는 브롬화 수소 (HBr) 을 반응가스로 건식에칭하는 것을 포함한다. HBr 은 약 100 sccm 내지 200 sccm (분당 표준입방 센티미터;standard cubic centimeters per minute) 의 유량으로 에칭챔버내로 도입할 수 있다. 이러한 에칭방식으로, 폴리실리콘 하부층 (6a) 저부를 이러한 층의 측부의 상부보다 더 에칭시켜, 도 4a 에 도시된 바와 같이 역테이퍼형을 형성할 수 있다.
도 4b 를 참조하여, 일실시예에 따른 방법은 게이트전극 (6) 측상 측면막 (9) 를 형성하는 것을 더 포함할 수 있다. 이 측면막 (9) 형성 단계는 반도체기판 (1) 의 표면내 결함을 감소시키고 및/또는 확산계면 프로화일 (diffusion interface profile) 을 향상시킬 수 있는 가열단계를 포함한다.
일특정방법에서, 측면막 (9) 는 RTO (rapid thermal oxidation) 공정으로 형성될 수 있는 산화물일 수 있다. 실시예에 따른 RTO 공정은 약 1000 ℃ 내지 1100 ℃ 사이 온도의 산소분위기에서 게이트전극 (6) 을 산화시키는 단계를 포함할 수 있다. 본 발명자는, 이러한 RTO 공정에 의해 상부층 (6b) 보다 하부층 (6a)에서 서로다른 두께를 가질 수 있는 측면막 (9) 이 형성됨을 발견하였다. 이러한 차이는 측면막 (9) 를 형성하는 산화물 형성온도에 의존할 수 있다.
산화온도와 대응측면막 (9) 간의 상관관계를 조사하였다. 성막온도를 약 1000 ℃ 내지 1100 ℃ 사이의 RTO 온도범위내에서 변화시켰다. 그 데이터 결과를 아래의 도 1 에 나타냈고, 도 5 에 그래프로 나타내었다. 데이터와 그래프는 RTO 온도가 상승함에 따라, 폴리실리콘 하부층 (6a) 과 텅스텐 실리사이드 (WSi) 상부층 (6b) 의 측이 산화되어 산화물이 성장됨을 나타내고 있다. 도 5 에서, WSi 층의 측면산화막의 두께결과는 다이아몬드 점과 실선으로 표시되며, 폴리실리콘층의 측면산화막의 두께결과는 사각점과 점선으로 표시된다. WSi 층의 측면산화막은 더 두껍다.
이러한 방법으로, 게이트전극은 상부층 (6b) 상 더 두꺼운 측면막 (9) 과 하부층 (6a) 상 더 얇은 측면막 (9) 를 형성하여 역테이퍼형을 가질 수 있다.
RTO 온도 (℃) 성막시간 (sec) 실리사이드측면두께 (㎚) 폴리실리콘측면 두께 (㎚)
1000 60 12 10
1050 60 17 13
1100 60 28 23
일 특정 실시예에서, 측면막 (9) 는 실리사이드 상부층 (6b) 의 측면상 약 10 ㎚ 내지 15 ㎚ 의 두께를 가진 산화물과 폴리실리콘 저부층 (6a) 의 측면상 약 7 ㎚ 내지 10 ㎚ 사이의 두께를 가진 산화물을 포함할 수 있다. 게이트 전극 (6) 과 대응하는 측면막 (9) 는 기판의 법선에 대해 약 15°내의 경사각을 가진 역테이퍼 구성을 가질 수 있다.
역테이퍼형 경사각은 저농도 불순물 경사주입의 입사각 및/또는 측벽절연막 (도 4b 에 도시되지 않음) 의 결과적인 구조를 포함하는 다양한 요인에 따라 선택할 수 있다. 본 발명자는 실험으로 바람직한 경사각이 약 7°임을 발견하였다.
또한, 950 ℃ 의 산화온도에서는 얇은 측면산화막 (9) 만이 형성된다. 이러한 작은 두께는 트랜지스터의 데이터 유지특성에 실질적인 효과를 주지 않는 것으로 나타났다. 반면에, 1150 ℃ 를 초과하는 산화온도는 트랜지스터 불량이 발생된다. 그 결과, 상기된 특정 재료와 두께 (폴리실리콘 저부층, WSi 상부층, 산화마스크 절연막, 및 질화측벽절연막) 에 대해, 측면산화온도는 약 1000 ℃ 내지 1100 ℃ 사이가 바람직하다.
역테이퍼구조를 가진 게이트전극 (6) 의 형성 다음에, 경사각 저농도 불순물 주입을 한다. 도 4c 에 도시된 바와 같이, 이 단계에서 N-형 소스/드레인 영역 (3) 이 형성된다. 경사각은 비경사주입보다 이온이 게이트전극 (6) 의 단부에 더 인접하게 주입되게 할 수 있다. 상술한 바와 같이, 이에 의해 저농도 도핑된 또는 비도핑된 영역 (오프셋영역) 이 채널영역과 고농도 불순물 영역사이에 형성되는 것을 방지할 수 있다. 특정 방법에서, 주입된 불순물은 인(P) 등을 포함할 수 있다.
경사주입각 (기판의 법선에 대한 경사각) 이 너무 작다면, 저농도 도핑된 또는 비도핑된 오프셋영역이 (상기된 바와 같이) 형성되어, 결과적인 트랜지스터의 성능이 열화될 수 있다. 반대로, 경사주입각이 너무 크다면, 이온은 인접 게이트전극 (6) 에 의해 방해받을 수 있고, 따라서 이온주입의 효과가 열화될 수 있다. 따라서, 일실시예에 따른 경사각은 역테이퍼 게이트전극 (6) 의 경사각과 동일할 수 있다.
도 4d 를 참조하면, 반도체장치 전면상에 측벽절연막이 증착된다. 그후, 이러한 막이 에치백되어, 게이트전극 (6;측면막 (9) 를 포함할 수 있음) 과 마스크 절연막 (7) 상에 측벽절연막 (8) 이 형성된다. 상술한 바와 같이, 측벽절연막 (8) 은 질화 실리콘으로 형성될 수 있다. 측벽절연막 (8) 폭이 너무 크면, 게이트전극 (6) 과 컨택트 플러그 (도 4d 에 도시되지 않음) 사이의 거리가 증가될 수 있다. 그러나, 이러한 증가는 접촉면적이 감소되어 원하지 않는 접촉저항이 증가될 수 있다.
알려진 바와 같이, 측벽절연막의 폭은 반도체 장치의 필요에 따라 변할 수 있다. 또한 피치 (인접한 구조의 간격) 가 감소함에 따라, 측벽절연막의 폭이 감소할 수 있다. 이러한 측벽절연막 두께의 감소는 게이트전극의 단과 컨택트 플러그사이의 간격을 줄일 수 있다. 상술한 바와 같이, 이것은 트랜지스터의 데이터 유지특성을 열화시킬 수 있다. 그러나, 본 발명의 실시예에 따른, 게이트 전극 (6) 은 하부층 (6a) 의 저부가 좁아지는 역테이퍼구성을 갖는다. 따라서, 매우 작은 간격에의해 상기 단점을 좁은 피치 반도체 장치에서도 피할 수 있다.
일실시예에 따른, 측벽절연막 (8) 의 폭은 약 60 ㎚ 일 수 있다.
도 4e 를 참조하면, 측벽절연막 (8) 들 사이의 영역이 고농도 불순물주입처리된다. 이러한 주입은 수직각인 것이 필수적이고, N+소스/드레인 영역인 고농도 불순물 영역 (4) 이 형성된다. 그후, 반도체기판 (1) 과 접촉하는 측벽절연막 (8) 들 사이에, 컨택트 플러그 (10) 가 형성된다. 따라서, 컨택트 플러그 (10) 은 자기정렬 컨택트 플러그 (10) 일 수 있다.
컨택트 플러그 (10) 상에 층간막 (11) 이 형성된다. 이러한 층간절연막 (11) 은 증착된 BPSG 를 포함할 수 있다. 층간절연막 (11) 내에 접촉구멍이 형성되어 컨택트 플러그 (10) 가 노출된다. 일특정 DRAM 구성에는, 비트접촉 (12a) 와 커패시터접촉 (12b) 가 형성될 수 있다.
이러한 방법으로, 반도체장치는 본 발명의 일실시예에 따라 부분적으로 제조된다.
본 발명의 특정 실시예에 따르면, 게이트전극 (6) 은 역테이퍼구성을 갖는다. 이러한 역테이퍼 구성은, 역테이퍼형에 기여하는 측면막 (9) 뿐만아니라 건식 에칭 매개변수을 조절하여 얻어지는 좁은 저부를 가진 하부층 (6a) 에 의해 형성할 수 있다. 특히, 측면막 (9) 은 온도 매개변수를 조절하여 성장된 산화물이고, 하부층 (6a) 보다 게이트 전극의 상부층 (6b) 상에서 더 두꺼운 산화물이 되도록 할 수 있다. 또한, 저농도 이온주입은 게이트전극 (6) 의 역테이퍼각과 필수적으로 일치하는 경사각으로 수행할 수 있다. 이에 의해 저농도 불순물이 게이트전극의 단부에 가깝게 형성되어, 바람직하지 않게 낮거나, 전혀 도핑되지 않은 불필요한 오프셋영역이 방지된다. 동시에, 컨택트 플러그 (10) 과 게이트전극 (6) 의 단부들 사이의 거리가 종래 접근방식이상으로 증가한다. 따라서, 게이트전극 (6) 의 단부부근의 강한 전기장에 기인한 누설전류가 감소하게 된다. 따라서, 트랜지스터의 데이터 유지시간이 향상되게 된다.
상술한 실시예의 이점을 특성화하기 위해서, 비불량 제품의 데이터 유지시간을 조사하는 시험을 위해 다양한 장치를 제조하였다. 상술한 바와 같이, 이 장치는 저농도 이온 주입단계의 경사주입각과는 다르게 제조하였다. 이 실험의 결과가 도 6 에 도시되어 있다.
도 6 을 참조하면, 데이터 유지기간 (수평축) 을 비불량 제품이 데이터 유지시간을 달성할 수 있는 비율 (수직축) 과 비교한 그래프가 나타나 있다. 각각 서로다른 저농도 불순물이온 경사주입각을 가진 3개의 제품이 도시되어 있다. 0°의 경사주입각을 가진 장치의 결과는 짧은 점선과 다이아몬드점으로 도시되어 있다. 7°의 경사주입각을 가진 장치의 결과는 실선과 사각점으로 표시되어 있다. 15°의 경사주입각을 가진 장치의 결과는 긴 점선과 삼각점으로 표시되어 있다. 긴 데이터 유지시간은 도 6 의 우측에 있다.
도 6 에 도시된 바와 같이, 비불량 제품의 비율은 0°의 경사각을 가진 것 보다 약 7°의 경사주입각을 가진 샘플에 확실히 더 높다. 따라서, 본 발명의 실시예에 따른 구조는 트랜지스터에서 데이터 유지시간을 제공할 수 있다.
도 6 을 참조하면, 약 15°의 경사주입각을 가진 비불량 제품은 약 7°의 경사주입각을 가진것 보다 더 나쁜 결과를 갖고 있다. 이로부터, 게이트전극의 입사각과 일치하는 경사주입각은 트랜지스터 수행시 더 확실한 향상의 결과를 가져온다고 믿어진다. 그러나, 약 15°의 경사주입각의 경우에, 주입각은 주어진 게이트 전극구조에 비해 너무 크거나 및/또는 경사각 (이 경우에는, 7°) 일 수 있다. 그 결과, 섀도우 효과 등 에 기인하여 불순물이 게이트전극의 근처에 주입되는 것을 효과적으로 방지한다.
상기 실시예들은 게이트전극 (6) 의 상부층 (6b) 으로서 텅스텐 실리사이드, 마스크 절연막 (7) 으로서 산화 실리콘, 및 측벽절연막 (8) 으로서 질화 실리콘을 포함한 특정 재료조합을 설명하였다. 그러나, 본 발명은 이러한 재료에 한하지 않는다. 당업자는 동등한 특성을 가진 재료를 사용할 수 있음은 명백하다.
이상, 다양한 특정 실시예를 자세히 설명하였으며 본 발명은 본 발명의 사상과 범주에서 벗어나지 않는 다양한 변형, 대체 및 변경이 가능하다. 따라서, 본 발명은 첨부된 청구범위에 한정되는 바에만 한정되지 않는다.
역테이퍼형 게이트전극을 가진, 반도체 장치는 게이트전극의 에지와 접촉프러그사이의 더 큰 간격거리를 포함할 수 있다. 이렇게 더 큰 간격은 고종횡비를 가진 게이트 전극과 감소된 피치를 가진 반도체 장치에서도 달성될 수 있다. 또한, 게이트전극의 단부에 낮은도핑된 또는 비도핑된 오프셋영역이 형성되는 것을 막을 수 있다. 따라서, 누설전류가 감소되고 결과적인 트렌지스터의 데이터 유지시간이 향상될 수 있다.

Claims (20)

  1. 단면에서 볼 때 역테이퍼형을 적어도 일부 가진 반도체기판상에 형성된 하나 이상의 게이트전극;
    상기 하나 이상의 게이트전극의 상부면상에 형성된 마스크절연막;
    상기 하나 이상의 게이트전극의 측면상에 형성된 측면절연막;
    상기 마스크절연막과 상기 하나 이상의 게이트전극의 측면상에 형성된 측벽절연막;
    상기 측면절연막과 상기 하나 이상의 상기 게이트전극을 마스크로 하고, 그리고 상기 측벽절연막을 상기 마스크로 하지 않고 반도체기판상에 형성된 제 1 불순물영역; 및
    상기 제 1 불순물영역보다 더 고농도 불순물을 가지고, 적어도 상기 측벽절연막을 마스크로 하여 반도체기판내 형성된 제 2 불순물영역을 포함하는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 게이트전극은 상기 단면에서 볼때 적어도 역테이퍼형을 가진 하부층과 상부층을 포함하는 적층구조인 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서,
    상기 하부층은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체장치.
  4. 제 2 항에 있어서,
    상기 상부층은 실리사이드를 포함하는 것을 특징으로 하는 반도체장치.
  5. 제 2 항에 있어서,
    상기 측면절연막은 상기 하부층의 측면상보다 상기 상부층의 측면상에서 더 두꺼운 것을 특징으로 하는 반도체장치.
  6. 제 5 항에 있어서,
    상기 게이트전극을 단면에서 볼 때, 상기 상부층의 측면상의 상기 측면절연막의 외부에지와 상기 하부층상의 상기 측면절연막의 외부에지를 연결하는 선은, 상기 기판의 법선에 대하여 15°미만의 경사각을 가진 것을 특징으로 하는 반도체장치.
  7. 제 6 항에 있어서,
    상기 경사각은 약 7°인 것을 특징으로 하는 반도체장치.
  8. 제 1 항에 있어서,
    상기 측면절연막은 상기 게이트전극을 산화시킴으로써 형성되는 것을 특징으로 하는 반도체장치.
  9. 제 8 항에 있어서,
    상기 측면절연막은 산소를 포함하는 분위기에서 약 1000 ℃ 내지 1100 ℃ 온도범위에서 산화되는 것을 특징으로 하는 반도체장치.
  10. 제 1 항에 있어서,
    상기 게이트전극은 적어도 상기 폴리실리콘을 포함하는 상기 하부층과 적어도 산화 실리콘을 포함하는 상기 상부층을 포함하는 적층구조를 가지며,
    상기 마스크절연막은 상기 산화 실리콘을 포함하고,
    상기 측벽산화막은 질화 실리콘을 포함하는 것을 특징으로 하는 반도체장치.
  11. 제 1 항에 있어서,
    상기 제 2 불순물영역에 연결되며 상기 측벽절연막에 인접한 컨택트 플러그를 더 포함하는 것을 특징으로 하는 반도체장치.
  12. 제 1 항에 있어서,
    상기 복수의 게이트전극들은 소정의 피치로 서로 분리되고,
    기판내 상기 각 게이트전극의 단부와 상기 인접한 제 2 불순물영역 사이의 간격은 상기 역테이퍼형을 가지지 않는 게이트전극의 대응 간격보다 더 큰 것을 특징으로 하는 반도체장치.
  13. 단면에서 볼 때, 역테이퍼형을 포함하는 게이트전극상에 마스크절연막을 갖는 상기 게이트전극을 형성하는 단계;
    상기 게이트전극의 측면상에 측면절연막을 형성하는 단계;
    상기 측면절연막과 상기 게이트전극을 마스크로 하여 반도체기판에 제 1 불순물영역을 형성하는 단계;
    상기 마스크절연막과 상기 게이트전극의 측면상에 측벽절연막을 형성하는 단계; 및
    상기 제 1 불순물영역보다 고농도 불순물을 가지며, 적어도 상기 측벽절연막을 마스크로 하여 상기 반도체기판내 제 2 불순물영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  14. 제 13 항에 있어서,
    상기 게이트전극을 형성하는 단계는 적어도 역테이퍼형인 하부층을 가진 적층게이트전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  15. 제 14 항에 있어서,
    상기 적층 게이트전극은 상기 하부층상에 상부층을 포함하고,
    상기 측면절연막을 형성하는 단계는 상기 하부층의 측면상보다 상부층의 측면상에 더 두꺼운 측벽절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  16. 제 15 항에 있어서,
    상기 게이트전극을 단면에서 볼 때, 상기 상부층 측면상의 상기 측면절연막의 외부에지로부터 상기 하부층 측면상의 상기 측면절연막의 외부에지까지 도시된 선은, 상기 기판의 수직선에 대해 16°미만의 경사각을 갖는 것을 특징으로 하는 반도체장치 제조방법.
  17. 제 15 항에 있어서,
    상기 제 1 불순물영역을 형성하는 단계는 상기 경사각과 실질적으로 동일한 각도로 경사불순물주입을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  18. 단면에서 볼 때, 역테이퍼형을 가진 게이트전극을 형성하는 단계;
    제 1 불순물영역을 형성하기 위해서, 상기 게이트전극을 주입마스크로 하여 이온을 경사주입하는 단계; 및
    제 2 불순물영역을 형성하기 위해서, 상기 게이트전극과 절연측벽을 주입마스크로 하여 이온을 주입하는 단계를 포함하고,
    상기 절연측벽은 상기 제 1 불순물영역상에 형성되며, 상기 제 2 불순물영역은 상기 제 1 불순물영역보다 고농도 주입된 이온을 가진 것을 특징으로 하는 반도체장치 제조방법.
  19. 제 18 항에 있어서,
    상기 게이트전극을 형성하는 단계는, 역테이퍼형으로 에칭된 하부층을 가진 적층 전극구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  20. 제 18 항에 있어서,
    상기 게이트전극을 형성하는 단계는, 상기 적층전극구조를 형성하는 단계, 및 하부 게이트전극층의 측면보다 상부 게이트전극층의 측면상에서 더 큰 두께를 갖는 상기 측면절연막을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
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