JP2585140B2 - 半導体装置の配線接触構造 - Google Patents
半導体装置の配線接触構造Info
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置の配線接触構造およびその製
造方法に関し、特に半導体集積回路装置において、半導
体基板に形成された導電領域にコンタクトホールを通じ
て配線層を電気的に接触させるための配線接触構造およ
びその製造方法の改良に関するものである。
造方法に関し、特に半導体集積回路装置において、半導
体基板に形成された導電領域にコンタクトホールを通じ
て配線層を電気的に接触させるための配線接触構造およ
びその製造方法の改良に関するものである。
［従来の技術］ 第9A図〜第9F図は、従来の半導体装置の製造方法にお
いて、特に配線接触構造の形成方法を工程順に示す部分
断面図である。第10A図は第9B図に対応する平面図であ
り、第9B図は第10A図のIX−IX線における断面を示して
いる。第10B図は第9E図に対応する平面図であり、第9E
図は第10B図のIX−IX線における断面を示している。こ
れらの図を参照して、従来の半導体装置における配線接
触構造の製造方法について説明する。ここでは、半導体
装置の一例として平面キャパシタ構造を有するダイナミ
ック型ランダム・アクセス・メモリ（DRAM）における配
線接触構造の形成方法について説明する。
いて、特に配線接触構造の形成方法を工程順に示す部分
断面図である。第10A図は第9B図に対応する平面図であ
り、第9B図は第10A図のIX−IX線における断面を示して
いる。第10B図は第9E図に対応する平面図であり、第9E
図は第10B図のIX−IX線における断面を示している。こ
れらの図を参照して、従来の半導体装置における配線接
触構造の製造方法について説明する。ここでは、半導体
装置の一例として平面キャパシタ構造を有するダイナミ
ック型ランダム・アクセス・メモリ（DRAM）における配
線接触構造の形成方法について説明する。
まず、第9A図を参照して、ｐ型のシリコン基板１の上
に選択的に、ｐ型不純物イオンが注入された後、熱酸化
されることにより、反転防止のためのｐ型不純物拡散領
域15と厚い分離酸化膜14が形成される。イオン注入法等
によりｎ型の不純物イオンが注入され、熱処理が施され
ることにより、ｎ型不純物拡散領域16が形成される。熱
酸化法または化学的気相薄膜成長法（CVD法）によって
薄いキャパシタゲート絶縁膜17が形成される。このキャ
パシタゲート絶縁膜17の上には、所定の導電型の不純物
を含有する多結晶シリコン層がCVD法等により堆積さ
れ、フォトリソグラフィ技術によって選択的に除去され
ることによりセルプレート18が形成される。このように
して、ｎ型不純物拡散領域16とセルプレート18とからな
るキャパシタが形成される。
に選択的に、ｐ型不純物イオンが注入された後、熱酸化
されることにより、反転防止のためのｐ型不純物拡散領
域15と厚い分離酸化膜14が形成される。イオン注入法等
によりｎ型の不純物イオンが注入され、熱処理が施され
ることにより、ｎ型不純物拡散領域16が形成される。熱
酸化法または化学的気相薄膜成長法（CVD法）によって
薄いキャパシタゲート絶縁膜17が形成される。このキャ
パシタゲート絶縁膜17の上には、所定の導電型の不純物
を含有する多結晶シリコン層がCVD法等により堆積さ
れ、フォトリソグラフィ技術によって選択的に除去され
ることによりセルプレート18が形成される。このように
して、ｎ型不純物拡散領域16とセルプレート18とからな
るキャパシタが形成される。
ｐ型シリコン基板１の上に熱酸化法等により、ゲート
酸化膜12が形成される。このゲート酸化膜12の上には、
CVD法等により多結晶シリコン単層膜、あるいは多結晶
シリコンと高融点金属シリサイドとの２層膜が堆積され
る。その後、フォトリソグラフィ技術によってこれらの
膜が選択的に除去され、ゲート電極11が間隔を隔てて形
成される。このゲート電極11およびセルプレート18をマ
スクとして用いて、シリコン基板１にはイオン注入法等
によりｎ型の不純物であるリンイオンが注入される。そ
の後、熱処理が行なわれることによって、MOSトランジ
スタのソースまたはドレイン領域としてのｎ型不純物拡
散領域13が形成される。このとき、一方のｎ型不純物拡
散領域13は、キャパシタを構成するｎ型不純物拡散領域
16に接続するように形成される。
酸化膜12が形成される。このゲート酸化膜12の上には、
CVD法等により多結晶シリコン単層膜、あるいは多結晶
シリコンと高融点金属シリサイドとの２層膜が堆積され
る。その後、フォトリソグラフィ技術によってこれらの
膜が選択的に除去され、ゲート電極11が間隔を隔てて形
成される。このゲート電極11およびセルプレート18をマ
スクとして用いて、シリコン基板１にはイオン注入法等
によりｎ型の不純物であるリンイオンが注入される。そ
の後、熱処理が行なわれることによって、MOSトランジ
スタのソースまたはドレイン領域としてのｎ型不純物拡
散領域13が形成される。このとき、一方のｎ型不純物拡
散領域13は、キャパシタを構成するｎ型不純物拡散領域
16に接続するように形成される。
次に、第9B図を参照して、全面に絶縁酸化膜２が減圧
CVD法等によって堆積される。その後、フォトリソグラ
フィ技術を用いて絶縁酸化膜２が選択的に除去されるこ
とによって、コンタクトホール３が形成される。このコ
ンタクトホール３は、絶縁酸化膜２の上に形成された所
定のレジストパターンをマスクとして用いて、等方性の
ウエットエッチングと異方性の反応性イオンエッチング
（RIE）とによる選択的エッチングによって形成され
る。このようにして形成されたコンタクトホール３の平
面的な配置は第10A図に示される。
CVD法等によって堆積される。その後、フォトリソグラ
フィ技術を用いて絶縁酸化膜２が選択的に除去されるこ
とによって、コンタクトホール３が形成される。このコ
ンタクトホール３は、絶縁酸化膜２の上に形成された所
定のレジストパターンをマスクとして用いて、等方性の
ウエットエッチングと異方性の反応性イオンエッチング
（RIE）とによる選択的エッチングによって形成され
る。このようにして形成されたコンタクトホール３の平
面的な配置は第10A図に示される。
第9C図に示すように、ドレインまたはソース領域とな
るべき不純物拡散領域13の露出された表面および絶縁酸
化膜２の表面上に、減圧CVD法を用いてノンドープの多
結晶シリコン膜９が1000〜1500Åの膜厚で形成される。
るべき不純物拡散領域13の露出された表面および絶縁酸
化膜２の表面上に、減圧CVD法を用いてノンドープの多
結晶シリコン膜９が1000〜1500Åの膜厚で形成される。
第9D図に示すように、このノンドープの多結晶シリコ
ン膜９の低抵抗化を図るために、矢印７で示される方向
にｎ型の不純物であるリンがノンドープの多結晶シリコ
ン膜９の表面から熱拡散される。このとき、施される熱
拡散処理は、温度900℃において、多結晶シリコン膜91
中の不純物濃度が1022/cm3程度になるように行なわれ
る。これと同時に、シリコン基板１にも多結晶シリコン
膜91を通じて、不純物拡散領域13とのコンタクトのため
の不純物拡散領域10が形成される。このようにして、配
線層としての、不純物を含有する多結晶シリコン膜91
が、コンタクトのための不純物拡散領域10を介して、ソ
ースまたはドレイン領域としての不純物拡散領域13との
電気的接触が図られ得る。
ン膜９の低抵抗化を図るために、矢印７で示される方向
にｎ型の不純物であるリンがノンドープの多結晶シリコ
ン膜９の表面から熱拡散される。このとき、施される熱
拡散処理は、温度900℃において、多結晶シリコン膜91
中の不純物濃度が1022/cm3程度になるように行なわれ
る。これと同時に、シリコン基板１にも多結晶シリコン
膜91を通じて、不純物拡散領域13とのコンタクトのため
の不純物拡散領域10が形成される。このようにして、配
線層としての、不純物を含有する多結晶シリコン膜91
が、コンタクトのための不純物拡散領域10を介して、ソ
ースまたはドレイン領域としての不純物拡散領域13との
電気的接触が図られ得る。
なお、第9C図で示される工程において、ドープト多結
晶シリコン膜が形成されてもよい。この場合、第9D図で
示されるｎ型の不純物の多結晶シリコン膜への熱拡散処
理は行なわれない。多結晶シリコン膜にドープされた不
純物は後工程の熱処理によって熱拡散することにより、
不純物拡散領域13とのコンタクトのための不純物拡散領
域10が形成される。
晶シリコン膜が形成されてもよい。この場合、第9D図で
示されるｎ型の不純物の多結晶シリコン膜への熱拡散処
理は行なわれない。多結晶シリコン膜にドープされた不
純物は後工程の熱処理によって熱拡散することにより、
不純物拡散領域13とのコンタクトのための不純物拡散領
域10が形成される。
第9E図を参照して、多結晶シリコン膜91の上に高融点
金属シリサイド膜92が形成される。このようにして、多
結晶シリコン膜91と高融点金属シリサイド膜92とからな
るビット線が他方の不純物拡散領域13に接続される。そ
の後、厚い層間絶縁膜20が形成される。ビット線の平面
的な配置は第10B図に示される。
金属シリサイド膜92が形成される。このようにして、多
結晶シリコン膜91と高融点金属シリサイド膜92とからな
るビット線が他方の不純物拡散領域13に接続される。そ
の後、厚い層間絶縁膜20が形成される。ビット線の平面
的な配置は第10B図に示される。
最後に第9F図を参照して、層間絶縁膜20の上にスパッ
タリング法を用いてアルミニウム層が堆積される。その
後、フォトリソグラフィ技術を用いてアルミニウム層を
パターニングすることにより、ワード線としてのゲート
電極11に一致する方向に補助ワード線としてのアルミニ
ウム配線層50が形成される。
タリング法を用いてアルミニウム層が堆積される。その
後、フォトリソグラフィ技術を用いてアルミニウム層を
パターニングすることにより、ワード線としてのゲート
電極11に一致する方向に補助ワード線としてのアルミニ
ウム配線層50が形成される。
［発明が解決しようとする課題］ しかしながら、従来の配線接触構造においては、多結
晶シリコン膜から不純物の熱拡散を行なう場合、シリコ
ン基板への拡散、特に横方向への拡散が大きくなる。た
とえば、第9F図において、上述のような条件で不純物の
熱拡散処理が行なわれた場合、コンタクトのための不純
物拡散領域10の大きさとしてl1が0.2μｍ程度、ｄが0.5
μｍ程度となる。このように、コンタクトのための不純
物拡散領域10の横方向への広がりが、コンタクトホール
の孔径以上になる場合がある。このことは、近年、ます
ます微細化が進む半導体装置にとって重大な問題となっ
ている。すなわち、第9F図において、半導体装置の微細
化につれて、ゲート電極11間の距離が縮小され、コンタ
クトホールの大きさを規定する絶縁酸化膜２の側壁面と
ゲート電極11の側壁面との間の距離l2が0.5μｍ程度と
なる。そのため、コンタクトのための不純物拡散領域10
の横方向の広がりl1が、MOSトランジスタのソースまた
はドレイン領域としての不純物拡散領域13に悪影響を及
ぼす場合がある。その結果、MOSトランジスタの所定の
特性を維持する上で、必要とされる平面的な余裕として
のマージン領域を確保することが困難になるという問題
点があった。
晶シリコン膜から不純物の熱拡散を行なう場合、シリコ
ン基板への拡散、特に横方向への拡散が大きくなる。た
とえば、第9F図において、上述のような条件で不純物の
熱拡散処理が行なわれた場合、コンタクトのための不純
物拡散領域10の大きさとしてl1が0.2μｍ程度、ｄが0.5
μｍ程度となる。このように、コンタクトのための不純
物拡散領域10の横方向への広がりが、コンタクトホール
の孔径以上になる場合がある。このことは、近年、ます
ます微細化が進む半導体装置にとって重大な問題となっ
ている。すなわち、第9F図において、半導体装置の微細
化につれて、ゲート電極11間の距離が縮小され、コンタ
クトホールの大きさを規定する絶縁酸化膜２の側壁面と
ゲート電極11の側壁面との間の距離l2が0.5μｍ程度と
なる。そのため、コンタクトのための不純物拡散領域10
の横方向の広がりl1が、MOSトランジスタのソースまた
はドレイン領域としての不純物拡散領域13に悪影響を及
ぼす場合がある。その結果、MOSトランジスタの所定の
特性を維持する上で、必要とされる平面的な余裕として
のマージン領域を確保することが困難になるという問題
点があった。
上記のマージン領域を確保することが困難になるとい
う問題点は、コンタクトホールを形成するためのパター
ニングに誤差が生じた場合において容易に理解される。
第11図は、コンタクトホールを形成するためのパターニ
ングに誤差がない場合の配線接触構造を示す断面図と、
その断面図に対応して示す不純物濃度分布のグラフであ
る。第12図はコンタクトホールを形成するためのパター
ニングに誤差が生じた場合の配線接触構造を示す断面図
と、その断面図に対応して示す不純物濃度分布のグラフ
である。これらの図を参照して、パターニングに誤差が
発生した場合の問題点について説明する。
う問題点は、コンタクトホールを形成するためのパター
ニングに誤差が生じた場合において容易に理解される。
第11図は、コンタクトホールを形成するためのパターニ
ングに誤差がない場合の配線接触構造を示す断面図と、
その断面図に対応して示す不純物濃度分布のグラフであ
る。第12図はコンタクトホールを形成するためのパター
ニングに誤差が生じた場合の配線接触構造を示す断面図
と、その断面図に対応して示す不純物濃度分布のグラフ
である。これらの図を参照して、パターニングに誤差が
発生した場合の問題点について説明する。
第11図に示すように、ｐ型シリコン基板１の上にはゲ
ート酸化膜112を介在させてゲート電極111が形成されて
いる。ゲート電極111の側壁には側壁絶縁膜210が形成さ
れている。この側壁絶縁膜210の下のシリコン基板１に
は1019/cm3以下の低濃度の不純物拡散領域213が形成さ
れている。この低濃度の不純物拡散領域213に接続する
ように1020/cm3程度の高濃度の不純物拡散領域113が形
成されている。このような不純物拡散領域の構造はLDD
（Lightly Doped Drain）構造と呼ばれる。このLDD構
造はMOSトランジスタのドレイン近傍における電界強度
を緩和するために採用されている。高濃度の不純物拡散
領域113にコンタクトホール103を通じて接触するように
不純物を含有する多結晶シリコン膜109が形成されてい
る。多結晶シリコン膜109と不純物拡散領域113との電気
的接触は、コンタクトのための不純物拡散領域10を介し
て図られる。
ート酸化膜112を介在させてゲート電極111が形成されて
いる。ゲート電極111の側壁には側壁絶縁膜210が形成さ
れている。この側壁絶縁膜210の下のシリコン基板１に
は1019/cm3以下の低濃度の不純物拡散領域213が形成さ
れている。この低濃度の不純物拡散領域213に接続する
ように1020/cm3程度の高濃度の不純物拡散領域113が形
成されている。このような不純物拡散領域の構造はLDD
（Lightly Doped Drain）構造と呼ばれる。このLDD構
造はMOSトランジスタのドレイン近傍における電界強度
を緩和するために採用されている。高濃度の不純物拡散
領域113にコンタクトホール103を通じて接触するように
不純物を含有する多結晶シリコン膜109が形成されてい
る。多結晶シリコン膜109と不純物拡散領域113との電気
的接触は、コンタクトのための不純物拡散領域10を介し
て図られる。
この場合、フォトリソグラフィ技術によるパターニン
グに誤差が発生していないので、コンタクトのための不
純物拡散領域10の領域は高濃度の不純物拡散領域113内
に存在する。そのため、第11図の不純物濃度分布に示さ
れるように、このコンタクトのための不純物拡散領域10
が形成されても、MOSトランジスタのチャネル領域およ
びその近傍における不純物濃度の変化はその影響を受け
ない。このため、MOSトランジスタのチャネル領域およ
びその近傍における不純物濃度が緩やかに変化した状態
が維持され得る。これにより、LDD構造によるMOSトラン
ジスタの電界強度緩和効果が不純物拡散領域10の存在に
よって阻害されない。
グに誤差が発生していないので、コンタクトのための不
純物拡散領域10の領域は高濃度の不純物拡散領域113内
に存在する。そのため、第11図の不純物濃度分布に示さ
れるように、このコンタクトのための不純物拡散領域10
が形成されても、MOSトランジスタのチャネル領域およ
びその近傍における不純物濃度の変化はその影響を受け
ない。このため、MOSトランジスタのチャネル領域およ
びその近傍における不純物濃度が緩やかに変化した状態
が維持され得る。これにより、LDD構造によるMOSトラン
ジスタの電界強度緩和効果が不純物拡散領域10の存在に
よって阻害されない。
しかしながら、第12図に示すようにパターニングに誤
差が生じた場合、コンタクトのための不純物拡散領域10
が低濃度の不純物拡散領域213に重複するように形成さ
れる可能性がある。このとき、不純物拡散領域10の存在
により、MOSトランジスタのチャネル領域およびその近
傍において不純物濃度の変化が急峻になる。その結果、
LDD構造によるMOSトランジスタの電界強度緩和効果が阻
害される。このように、不純物拡散領域10の横方向の広
がりがMOSトランジスタのソースまたはドレイン領域に
悪影響を及ぼすことにより、MOSトランジスタの所定の
特性が維持され得なくなる。
差が生じた場合、コンタクトのための不純物拡散領域10
が低濃度の不純物拡散領域213に重複するように形成さ
れる可能性がある。このとき、不純物拡散領域10の存在
により、MOSトランジスタのチャネル領域およびその近
傍において不純物濃度の変化が急峻になる。その結果、
LDD構造によるMOSトランジスタの電界強度緩和効果が阻
害される。このように、不純物拡散領域10の横方向の広
がりがMOSトランジスタのソースまたはドレイン領域に
悪影響を及ぼすことにより、MOSトランジスタの所定の
特性が維持され得なくなる。
上述においては配線層が不純物を含有する多結晶シリ
コン膜109から形成される場合について説明したが、配
線層が高融点金属、たとえばタングステンを含む金属層
から形成される場合についても以下のような問題が発生
する。第13図はコンタクトホールを形成するためのパタ
ーニングに誤差が生じた場合における配線接触構造を示
す断面図である。配線層としてチタン、タングステン等
の高融点金属を含む高融点金属層191が形成されてい
る。この場合、パターニング誤差により、高融点金属層
191が低濃度の不純物拡散領域213の表面103aで直接接触
するように形成される。このとき、高融点金属層191に
含まれる高融点金属のシリサイド化反応がシリコン基板
１の表面103aにおいて起こる。特にこのシリサイド化反
応は高融点金属層191が接触する不純物拡散領域の不純
物濃度が低い場合に起こりやすい。このシリサイド化反
応が起こると、コンタクト部の電気抵抗の増大、不純物
拡散領域の接合破壊等の問題が発生する。このように、
配線層を高融点金属層で形成した場合においてもパター
ニング誤差により上記のような問題が発生する。
コン膜109から形成される場合について説明したが、配
線層が高融点金属、たとえばタングステンを含む金属層
から形成される場合についても以下のような問題が発生
する。第13図はコンタクトホールを形成するためのパタ
ーニングに誤差が生じた場合における配線接触構造を示
す断面図である。配線層としてチタン、タングステン等
の高融点金属を含む高融点金属層191が形成されてい
る。この場合、パターニング誤差により、高融点金属層
191が低濃度の不純物拡散領域213の表面103aで直接接触
するように形成される。このとき、高融点金属層191に
含まれる高融点金属のシリサイド化反応がシリコン基板
１の表面103aにおいて起こる。特にこのシリサイド化反
応は高融点金属層191が接触する不純物拡散領域の不純
物濃度が低い場合に起こりやすい。このシリサイド化反
応が起こると、コンタクト部の電気抵抗の増大、不純物
拡散領域の接合破壊等の問題が発生する。このように、
配線層を高融点金属層で形成した場合においてもパター
ニング誤差により上記のような問題が発生する。
そこで、この発明の目的は、上記のような問題点を解
消することであり、半導体基板に設けられた導電領域と
高融点材料を主材料とする配線層との接触部において、
配線層を構成する材料が導電領域の特性に悪影響を及ぼ
さないように制御することができるとともに、微細化さ
れた半導体装置に適用することが可能な配線接触構造お
よびその製造方法を提供することである。
消することであり、半導体基板に設けられた導電領域と
高融点材料を主材料とする配線層との接触部において、
配線層を構成する材料が導電領域の特性に悪影響を及ぼ
さないように制御することができるとともに、微細化さ
れた半導体装置に適用することが可能な配線接触構造お
よびその製造方法を提供することである。
［課題を解決するための手段］ この発明の１つの局面に従った半導体装置の配線接触
構造は、半導体基板と、第１の導電領域と、第２の導電
領域と、絶縁層と、側壁層と、配線層とを備える。半導
体基板は、第１導電型であり、主表面を有する。第１の
導電領域は、第２導電型であり、半導体基板に形成さ
れ、相対的に高い不純物濃度を有する。第２の導電領域
は、第２導電型であり、第１の導電領域に隣接して半導
体基板に形成され、相対的に低い不純物濃度を有する。
絶縁層は、半導体基板の主表面の上に形成され、第１の
導電領域の表面を露出するコンタクトホールを有する。
側壁層は、多結晶シリコンからなり、コンタクトホール
の大きさを規定する絶縁層の側壁面と、露出した第１の
導電領域の表面との間のコーナー部に形成されている。
配線層は、第１の導電領域の表面上、側壁層の表面上お
よび絶縁層の表面上に形成され、所定の導電型の不純物
を有する多結晶シリコンを含む。
構造は、半導体基板と、第１の導電領域と、第２の導電
領域と、絶縁層と、側壁層と、配線層とを備える。半導
体基板は、第１導電型であり、主表面を有する。第１の
導電領域は、第２導電型であり、半導体基板に形成さ
れ、相対的に高い不純物濃度を有する。第２の導電領域
は、第２導電型であり、第１の導電領域に隣接して半導
体基板に形成され、相対的に低い不純物濃度を有する。
絶縁層は、半導体基板の主表面の上に形成され、第１の
導電領域の表面を露出するコンタクトホールを有する。
側壁層は、多結晶シリコンからなり、コンタクトホール
の大きさを規定する絶縁層の側壁面と、露出した第１の
導電領域の表面との間のコーナー部に形成されている。
配線層は、第１の導電領域の表面上、側壁層の表面上お
よび絶縁層の表面上に形成され、所定の導電型の不純物
を有する多結晶シリコンを含む。
この発明のもう１つの局面に従った半導体装置の配線
接触構造は、半導体基板と、第１の導電領域と、第２の
導電領域と、絶縁層と、側壁層と、配線層とを備える。
側壁層は、コンタクトホールの大きさを規定する絶縁層
の側壁面と、露出した第１の導電領域の表面との間のコ
ーナー部に形成されている。配線層は、第１の導電領域
の表面上、側壁層の表面上および絶縁層の表面上に形成
され、高融点金属を含む。
接触構造は、半導体基板と、第１の導電領域と、第２の
導電領域と、絶縁層と、側壁層と、配線層とを備える。
側壁層は、コンタクトホールの大きさを規定する絶縁層
の側壁面と、露出した第１の導電領域の表面との間のコ
ーナー部に形成されている。配線層は、第１の導電領域
の表面上、側壁層の表面上および絶縁層の表面上に形成
され、高融点金属を含む。
［作用］ この発明においては、側壁層によって、配線層と導電
領域との半導体基板内での横方向の相互作用が抑制され
る。配線層が所定の導電型の不純物を有する多結晶シリ
コンを含む場合、その配線層に含まれる不純物が熱処理
等によって熱拡散したとしても、側壁層の存在により、
導電領域の特性に悪影響を及ぼすほど、不純物が半導体
基板内で横方向へ拡散することはない。コンタクトホー
ルを形成するためのパターニングに誤差が生じた場合に
おいても、側壁層の存在により、その不純物は、熱処理
等によって、第１と第２の導電領域における不純物濃度
の分布に悪影響を及ぼすことはない。そのため、第１と
第２の導電領域が、たとえばMOSトランジスタのLDD構造
を形成するときに、その電界強度緩和効果が阻害される
ことはない。
領域との半導体基板内での横方向の相互作用が抑制され
る。配線層が所定の導電型の不純物を有する多結晶シリ
コンを含む場合、その配線層に含まれる不純物が熱処理
等によって熱拡散したとしても、側壁層の存在により、
導電領域の特性に悪影響を及ぼすほど、不純物が半導体
基板内で横方向へ拡散することはない。コンタクトホー
ルを形成するためのパターニングに誤差が生じた場合に
おいても、側壁層の存在により、その不純物は、熱処理
等によって、第１と第２の導電領域における不純物濃度
の分布に悪影響を及ぼすことはない。そのため、第１と
第２の導電領域が、たとえばMOSトランジスタのLDD構造
を形成するときに、その電界強度緩和効果が阻害される
ことはない。
また、配線層が高融点金属を含む場合、その配線層に
含まれる高融点金属は、導電領域との接触部において、
側壁層の存在により、導電領域の特性を阻害するほど、
半導体基板と反応することはない。コンタクトホールを
形成するためのパターニングに誤差が生じた場合におい
ても、側壁層の存在により、高融点金属を含む配線層
が、半導体基板の表面で低濃度の第２の導電領域と直接
接触しないように形成される。そのため、配線層に含ま
れる高融点金属と半導体基板との間で起こる反応が起こ
りにくくなる。これにより、コンタクト部の電気抵抗の
増大および接合破壊等の問題が発生しがたくなる。
含まれる高融点金属は、導電領域との接触部において、
側壁層の存在により、導電領域の特性を阻害するほど、
半導体基板と反応することはない。コンタクトホールを
形成するためのパターニングに誤差が生じた場合におい
ても、側壁層の存在により、高融点金属を含む配線層
が、半導体基板の表面で低濃度の第２の導電領域と直接
接触しないように形成される。そのため、配線層に含ま
れる高融点金属と半導体基板との間で起こる反応が起こ
りにくくなる。これにより、コンタクト部の電気抵抗の
増大および接合破壊等の問題が発生しがたくなる。
以上のことにより、微細化された半導体装置におい
て、本発明の配線接触構造を採用すれば、配線層に電気
的に接触する導電領域を備えたトランジスタ等の特性に
悪影響がもたらされることはない。
て、本発明の配線接触構造を採用すれば、配線層に電気
的に接触する導電領域を備えたトランジスタ等の特性に
悪影響がもたらされることはない。
［実施例］ この発明に従った配線接触構造が半導体装置の一例と
して平面キャパシタ構造を有するダイナミック型ランダ
ム・アクセス・メモリ（DRAM）に適用された一実施例に
ついて説明する。第４図はこの発明の配線接触構造が適
用された半導体記憶装置の一例を示す部分断面図であ
る。第1A図〜第1E図は、第４図に示される配線接触構造
において、特にコンタクト領域の形成方法を工程順に示
す部分断面図である。
して平面キャパシタ構造を有するダイナミック型ランダ
ム・アクセス・メモリ（DRAM）に適用された一実施例に
ついて説明する。第４図はこの発明の配線接触構造が適
用された半導体記憶装置の一例を示す部分断面図であ
る。第1A図〜第1E図は、第４図に示される配線接触構造
において、特にコンタクト領域の形成方法を工程順に示
す部分断面図である。
まず、第1A図を参照して、ｐ型のシリコン基板１に熱
酸化法等によりゲート酸化膜12が形成される。このゲー
ト酸化膜12の上にはCVD法等により多結晶シリコンの単
層膜、あるいは多結晶シリコンと高融点金属シリサイド
との２層膜が堆積される。これらの膜がフォトリソグラ
フィ技術によって選択的に除去されることにより、ゲー
ト電極11が間隔を隔てて形成される。その後、ゲート電
極11の間のシリコン基板１には、イオン注入法等によっ
てｎ型の不純物としてのリンイオンが注入される。その
後、熱処理が行なわれることによって、MOSトランジス
タのソースまたはドレイン領域としてのｎ型不純物拡散
領域13が形成される。全面上に絶縁酸化膜２が減圧CVD
法により形成される。その後、所定のフォトレジストパ
ターンが絶縁酸化膜２の上に形成される。等方性のウエ
ットエッチングと異方性のRIEとにより選択的エッチン
グ処理が施されることにより、テーパ部分を有するコン
タクトホール３が形成される。このとき、たとえば、コ
ンタクトホールの孔径l4は１μｍ程度であり、アスペク
ト比（h/l4）は１以上である。
酸化法等によりゲート酸化膜12が形成される。このゲー
ト酸化膜12の上にはCVD法等により多結晶シリコンの単
層膜、あるいは多結晶シリコンと高融点金属シリサイド
との２層膜が堆積される。これらの膜がフォトリソグラ
フィ技術によって選択的に除去されることにより、ゲー
ト電極11が間隔を隔てて形成される。その後、ゲート電
極11の間のシリコン基板１には、イオン注入法等によっ
てｎ型の不純物としてのリンイオンが注入される。その
後、熱処理が行なわれることによって、MOSトランジス
タのソースまたはドレイン領域としてのｎ型不純物拡散
領域13が形成される。全面上に絶縁酸化膜２が減圧CVD
法により形成される。その後、所定のフォトレジストパ
ターンが絶縁酸化膜２の上に形成される。等方性のウエ
ットエッチングと異方性のRIEとにより選択的エッチン
グ処理が施されることにより、テーパ部分を有するコン
タクトホール３が形成される。このとき、たとえば、コ
ンタクトホールの孔径l4は１μｍ程度であり、アスペク
ト比（h/l4）は１以上である。
次に、第1B図を参照して、不純物拡散領域13の表面が
露出されたシリコン基板１と絶縁酸化膜２との上に、ノ
ンドープの多結晶シリコン膜４が膜厚1500〜2000Åで形
成される。この多結晶シリコン膜４の形成は減圧CVD法
を用いて行なわれる。
露出されたシリコン基板１と絶縁酸化膜２との上に、ノ
ンドープの多結晶シリコン膜４が膜厚1500〜2000Åで形
成される。この多結晶シリコン膜４の形成は減圧CVD法
を用いて行なわれる。
第1C図を参照して、この多結晶シリコン膜４に、選択
性の高い、かつ異方性のエッチング技術、たとえば、反
応性イオンエッチング（RIE）を用いて、全面にわたっ
て均一のエッチング処理が施される。たとえば、このと
きのエッチング条件は、膜厚2000Åの多結晶シリコン膜
４に対して、エッチングガスがSF6ガスとCl2ガスとの混
合ガス、エッチング速度が約3000Å/min、多結晶シリコ
ン膜のシリコン酸化膜に対する選択比が80対１である。
このように、極めて異方性の強いエッチング処理が施さ
れることにより、コンタクトホールの底部周縁部に残存
した側壁多結晶シリコン層41が形成される。このとき、
第1C図においてコンタクトホールの大きさを規定する絶
縁酸化膜２の側壁面から、側壁多結晶シリコン層41の端
縁までの距離l3は、堆積される多結晶シリコン膜４の膜
厚に応じて1500〜2000Å程度である。
性の高い、かつ異方性のエッチング技術、たとえば、反
応性イオンエッチング（RIE）を用いて、全面にわたっ
て均一のエッチング処理が施される。たとえば、このと
きのエッチング条件は、膜厚2000Åの多結晶シリコン膜
４に対して、エッチングガスがSF6ガスとCl2ガスとの混
合ガス、エッチング速度が約3000Å/min、多結晶シリコ
ン膜のシリコン酸化膜に対する選択比が80対１である。
このように、極めて異方性の強いエッチング処理が施さ
れることにより、コンタクトホールの底部周縁部に残存
した側壁多結晶シリコン層41が形成される。このとき、
第1C図においてコンタクトホールの大きさを規定する絶
縁酸化膜２の側壁面から、側壁多結晶シリコン層41の端
縁までの距離l3は、堆積される多結晶シリコン膜４の膜
厚に応じて1500〜2000Å程度である。
上述のような多結晶シリコン膜のエッチング経過は第
3A図〜第3D図に詳細に示されている。この場合、絶縁酸
化膜２の上には膜厚2000Åの多結晶シリコン膜40が形成
される。コンタクトホールの垂直深さｈは１μｍであ
る。エッチング条件は上記のとおりである。これらの図
に示されるように、多結晶シリコン膜40は、40a,40bを
経てコンタクトホールの底部周縁部に側壁多結晶シリコ
ン層40cが残存するように選択性の高い、かつ異方性の
エッチングにより除去される。
3A図〜第3D図に詳細に示されている。この場合、絶縁酸
化膜２の上には膜厚2000Åの多結晶シリコン膜40が形成
される。コンタクトホールの垂直深さｈは１μｍであ
る。エッチング条件は上記のとおりである。これらの図
に示されるように、多結晶シリコン膜40は、40a,40bを
経てコンタクトホールの底部周縁部に側壁多結晶シリコ
ン層40cが残存するように選択性の高い、かつ異方性の
エッチングにより除去される。
その後、第1D図に示すように、側壁多結晶シリコン層
41、露出された不純物拡散領域13の表面および絶縁酸化
膜２の表面の上に、再び減圧CVD法を用いてノンドープ
の多結晶シリコン膜６が1000〜1500Å程度の膜厚で形成
される。このとき、側壁多結晶シリコン層41はノンドー
プの多結晶シリコン膜６と一体化される。
41、露出された不純物拡散領域13の表面および絶縁酸化
膜２の表面の上に、再び減圧CVD法を用いてノンドープ
の多結晶シリコン膜６が1000〜1500Å程度の膜厚で形成
される。このとき、側壁多結晶シリコン層41はノンドー
プの多結晶シリコン膜６と一体化される。
第1E図を参照して、多結晶シリコン膜６の低抵抗化を
図るために、矢印７で示すように不純物としてのリンの
熱拡散処理が行なわれる。このとき、施される熱拡散処
理は、温度900℃において、多結晶シリコン膜61中の不
純物濃度が1022/cm3程度になるように行なわれる。側壁
多結晶シリコン層41にもリンが熱拡散する。これと同時
に、シリコン基板１にコンタクトのための不純物拡散領
域８が形成される。このとき、第1E図において、予め形
成された側壁多結晶シリコン層41の存在により、t2＞t1
＝1000〜1500Å程度である。そのため、多結晶シリコン
膜６の表面上から不純物の熱拡散処理が行なわれたとし
ても、コンタクトホール底部周縁から外側に広がるよう
にシリコン基板１に不純物拡散領域が形成されることは
ない。すなわち、第9F図に示されるl1が±0.1μｍ程度
に制御され得る。これは不純物の熱拡散が距離t2以上に
行なわれ得ないからである。
図るために、矢印７で示すように不純物としてのリンの
熱拡散処理が行なわれる。このとき、施される熱拡散処
理は、温度900℃において、多結晶シリコン膜61中の不
純物濃度が1022/cm3程度になるように行なわれる。側壁
多結晶シリコン層41にもリンが熱拡散する。これと同時
に、シリコン基板１にコンタクトのための不純物拡散領
域８が形成される。このとき、第1E図において、予め形
成された側壁多結晶シリコン層41の存在により、t2＞t1
＝1000〜1500Å程度である。そのため、多結晶シリコン
膜６の表面上から不純物の熱拡散処理が行なわれたとし
ても、コンタクトホール底部周縁から外側に広がるよう
にシリコン基板１に不純物拡散領域が形成されることは
ない。すなわち、第9F図に示されるl1が±0.1μｍ程度
に制御され得る。これは不純物の熱拡散が距離t2以上に
行なわれ得ないからである。
このようにして、ソースまたはドレイン領域としての
不純物拡散領域13に悪影響を与えることのない、コンタ
クトのための不純物拡散領域８が形成される。したがっ
て、MOSトランジスタ間の平面的な余裕、マージン領域
が確保され得る。
不純物拡散領域13に悪影響を与えることのない、コンタ
クトのための不純物拡散領域８が形成される。したがっ
て、MOSトランジスタ間の平面的な余裕、マージン領域
が確保され得る。
以上の実施例においては、第1D図に示される工程でノ
ンドープの多結晶シリコン膜６が形成される場合につい
て述べたが、予め不純物がドープされた多結晶シリコン
膜が形成されてもよい。このとき、第1E図で示される不
純物の熱拡散処理は行なわれない。多結晶シリコン膜に
予めドープされた不純物は後工程の熱処理によってシリ
コン基板１に熱拡散し、コンタクトのための不純物拡散
領域８が形成される。
ンドープの多結晶シリコン膜６が形成される場合につい
て述べたが、予め不純物がドープされた多結晶シリコン
膜が形成されてもよい。このとき、第1E図で示される不
純物の熱拡散処理は行なわれない。多結晶シリコン膜に
予めドープされた不純物は後工程の熱処理によってシリ
コン基板１に熱拡散し、コンタクトのための不純物拡散
領域８が形成される。
また、以上の実施例においては、コンタクトホールの
底部周縁部に多結晶シリコンからなる側壁層が形成され
ているが、全面エッチングにおいて絶縁酸化膜２に対し
て十分高い選択性が得られる膜であれば、多結晶シリコ
ンに限る必要はない。第２図に示すように、たとえば、
シリコン酸化膜、シリコン窒化膜等の側壁絶縁膜51が、
不純物を含有する多結晶シリコン膜61と不純物拡散領域
13との間に形成されてもよい。このような構造において
も、距離t2が距離t1よりも大きくなるように配線層が形
成され得る。
底部周縁部に多結晶シリコンからなる側壁層が形成され
ているが、全面エッチングにおいて絶縁酸化膜２に対し
て十分高い選択性が得られる膜であれば、多結晶シリコ
ンに限る必要はない。第２図に示すように、たとえば、
シリコン酸化膜、シリコン窒化膜等の側壁絶縁膜51が、
不純物を含有する多結晶シリコン膜61と不純物拡散領域
13との間に形成されてもよい。このような構造において
も、距離t2が距離t1よりも大きくなるように配線層が形
成され得る。
第６図は第２図のコンタクトホールの底部周縁部を拡
大して示す断面図である。この図を参照して、従来の配
線接触構造によれば、不純物の拡散の出発点がコンタク
トホールの周縁Ｐであるのに対し、本発明の配線接触構
造によれば、不純物の拡散の出発点が側壁絶縁膜51と配
線層としての多結晶シリコン膜61との界面の位置Ｑであ
る。そのため、不純物の熱拡散が距離Ｌだけ行なわれた
としても、本発明によれば、コンタクトのための不純物
拡散領域８が形成され、シリコン基板１内において不純
物が横方向に拡散しない。これに対し、従来の構造によ
れば、不純物の熱拡散が点Ｐから距離Ｌだけ行なわれる
ため、シリコン基板１内において横方向に広がりを持っ
た不純物拡散領域10が形成される。
大して示す断面図である。この図を参照して、従来の配
線接触構造によれば、不純物の拡散の出発点がコンタク
トホールの周縁Ｐであるのに対し、本発明の配線接触構
造によれば、不純物の拡散の出発点が側壁絶縁膜51と配
線層としての多結晶シリコン膜61との界面の位置Ｑであ
る。そのため、不純物の熱拡散が距離Ｌだけ行なわれた
としても、本発明によれば、コンタクトのための不純物
拡散領域８が形成され、シリコン基板１内において不純
物が横方向に拡散しない。これに対し、従来の構造によ
れば、不純物の熱拡散が点Ｐから距離Ｌだけ行なわれる
ため、シリコン基板１内において横方向に広がりを持っ
た不純物拡散領域10が形成される。
次に、この発明に従った配線接触構造が電荷蓄積用の
キャパシタを有するダイナミック型ランダム・アクセス
・メモリ（DRAM）に適用された場合の構造の一例につい
て説明する。第４図を参照して、ｐ型のシリコン基板１
の上に選択的に、ｐ型不純物イオンが注入された後、熱
酸化されることにより、反転防止のためのｐ型不純物拡
散領域15と厚い分離酸化膜14とが形成される。イオン注
入法等によりｎ型の不純物イオンが注入され、熱処理が
施されることにより、ｎ型不純物拡散領域16が形成され
る。熱酸化法またはCVD法によって薄いキャパシタゲー
ト絶縁膜17が形成される。このキャパシタゲート絶縁膜
17の上には、所定の導電型の不純物を含有する多結晶シ
リコン層がCVD法等により堆積され、フォトリソグラフ
ィ技術によって選択的に除去されることによりセルプレ
ート18が形成される。このようにして、ｎ型不純物拡散
領域16とセルプレート18とからキャパシタが形成され
る。このキャパシタにはMOSトランジスタが接続され
る。MOSトランジスタは、ワード線としてのゲート電極1
1と、１対のソースまたはドレイン領域としてのｎ型不
純物拡散領域13とを有する。ゲート電極11はゲート酸化
膜12の上に形成される。一方の不純物拡散領域13にはビ
ット線が接続されている。ビット線は、不純物を含有す
る多結晶シリコン膜61と高融点金属シリサイド膜62とか
ら構成される。このビット線と不純物拡散領域13との電
気的な接触は、コンタクトホール３の下部に形成された
不純物拡散領域８を介して行なわれる。このようにし
て、この発明に従った配線接触構造が、半導体記憶装置
の一例としてダイナミック型ランダム・アクセス・メモ
リに適用され得る。なお、第４図に示される構造は平面
キャパシタ構造を有する。
キャパシタを有するダイナミック型ランダム・アクセス
・メモリ（DRAM）に適用された場合の構造の一例につい
て説明する。第４図を参照して、ｐ型のシリコン基板１
の上に選択的に、ｐ型不純物イオンが注入された後、熱
酸化されることにより、反転防止のためのｐ型不純物拡
散領域15と厚い分離酸化膜14とが形成される。イオン注
入法等によりｎ型の不純物イオンが注入され、熱処理が
施されることにより、ｎ型不純物拡散領域16が形成され
る。熱酸化法またはCVD法によって薄いキャパシタゲー
ト絶縁膜17が形成される。このキャパシタゲート絶縁膜
17の上には、所定の導電型の不純物を含有する多結晶シ
リコン層がCVD法等により堆積され、フォトリソグラフ
ィ技術によって選択的に除去されることによりセルプレ
ート18が形成される。このようにして、ｎ型不純物拡散
領域16とセルプレート18とからキャパシタが形成され
る。このキャパシタにはMOSトランジスタが接続され
る。MOSトランジスタは、ワード線としてのゲート電極1
1と、１対のソースまたはドレイン領域としてのｎ型不
純物拡散領域13とを有する。ゲート電極11はゲート酸化
膜12の上に形成される。一方の不純物拡散領域13にはビ
ット線が接続されている。ビット線は、不純物を含有す
る多結晶シリコン膜61と高融点金属シリサイド膜62とか
ら構成される。このビット線と不純物拡散領域13との電
気的な接触は、コンタクトホール３の下部に形成された
不純物拡散領域８を介して行なわれる。このようにし
て、この発明に従った配線接触構造が、半導体記憶装置
の一例としてダイナミック型ランダム・アクセス・メモ
リに適用され得る。なお、第４図に示される構造は平面
キャパシタ構造を有する。
第５図は、LDD構造を有するMOSトランジスタにこの発
明の配線接触構造が適用された場合の断面を示す部分断
面図と、その断面に対応して示す不純物濃度分布のグラ
フである。第５図は、従来の配線接触構造を示す第12図
に対応して、コンタクトホールを形成するためのパター
ニングに誤差が生じた場合を示している。不純物を含有
する多結晶シリコン膜161は、第1A図〜第1E図に従った
工程により形成されている。第５図に示される不純物濃
度の分布は、第12図の不純物濃度分布と比較すると、不
純物拡散領域８の存在によって不純物濃度の変化が悪影
響を受けることはない。言い換えれば、第12図の不純物
濃度分布のように不純物拡散領域10の存在により不純物
濃度の変化が急峻になることはなく、なだらかな不純物
濃度の変化が維持され得る。これにより、MOSトランジ
スタのLDD構造による電界強度緩和効果がコンタクトの
ための不純物拡散領域の存在により阻害されることはな
い。また、第５図と第11図の不純物濃度分布を比較すれ
ば、従来のパターニング誤差がない場合の配線接触構造
と同様の不純物濃度分布が得られることがわかる。この
ことは、本発明の配線接触構造によれば、パターニング
誤差の有無にかかわらず、不純物濃度分布に変化がない
ことを示している。
明の配線接触構造が適用された場合の断面を示す部分断
面図と、その断面に対応して示す不純物濃度分布のグラ
フである。第５図は、従来の配線接触構造を示す第12図
に対応して、コンタクトホールを形成するためのパター
ニングに誤差が生じた場合を示している。不純物を含有
する多結晶シリコン膜161は、第1A図〜第1E図に従った
工程により形成されている。第５図に示される不純物濃
度の分布は、第12図の不純物濃度分布と比較すると、不
純物拡散領域８の存在によって不純物濃度の変化が悪影
響を受けることはない。言い換えれば、第12図の不純物
濃度分布のように不純物拡散領域10の存在により不純物
濃度の変化が急峻になることはなく、なだらかな不純物
濃度の変化が維持され得る。これにより、MOSトランジ
スタのLDD構造による電界強度緩和効果がコンタクトの
ための不純物拡散領域の存在により阻害されることはな
い。また、第５図と第11図の不純物濃度分布を比較すれ
ば、従来のパターニング誤差がない場合の配線接触構造
と同様の不純物濃度分布が得られることがわかる。この
ことは、本発明の配線接触構造によれば、パターニング
誤差の有無にかかわらず、不純物濃度分布に変化がない
ことを示している。
一方、配線層の材料として高融点金属、たとえば、タ
ングステン、チタン等を含む材料が用いられた場合につ
いて説明する。第７図はコンタクトホールを形成するた
めのパターニングに誤差が生じた場合の高融点金属配線
の接触構造を示す部分断面図である。第13図で示された
構造と同様にMOSトランジスタはLDD構造を有する。チタ
ンやタングステン等を含む高融点金属層191がコンタク
トホール103を通じて高濃度の不純物拡散領域113に接触
するように形成されている。しかしながら、第13図に示
された構造と異なり、側壁絶縁層151の存在により、高
融点金属層191は、シリコン基板１の表面103aで低濃度
の不純物拡散領域213と直接接触しないように形成され
ている。そのため、高融点金属層191に含まれる高融点
金属とシリコン基板１との間でおこるシリサイド化反応
がコンタクトホール103の底部周縁で起こりにくくな
る。これにより、コンタクト部の電気抵抗の増大および
接合破壊等の問題が発生しがたくなる。言い換えれば、
側壁絶縁層151の存在により、高融点金属層191がシリコ
ン基板１に接触する部分の径がD1（第13図）からD2（第
７図）と小さくなっている。これにより、高融点金属層
191が低濃度の不純物拡散領域213に接触するのが防止さ
れる。
ングステン、チタン等を含む材料が用いられた場合につ
いて説明する。第７図はコンタクトホールを形成するた
めのパターニングに誤差が生じた場合の高融点金属配線
の接触構造を示す部分断面図である。第13図で示された
構造と同様にMOSトランジスタはLDD構造を有する。チタ
ンやタングステン等を含む高融点金属層191がコンタク
トホール103を通じて高濃度の不純物拡散領域113に接触
するように形成されている。しかしながら、第13図に示
された構造と異なり、側壁絶縁層151の存在により、高
融点金属層191は、シリコン基板１の表面103aで低濃度
の不純物拡散領域213と直接接触しないように形成され
ている。そのため、高融点金属層191に含まれる高融点
金属とシリコン基板１との間でおこるシリサイド化反応
がコンタクトホール103の底部周縁で起こりにくくな
る。これにより、コンタクト部の電気抵抗の増大および
接合破壊等の問題が発生しがたくなる。言い換えれば、
側壁絶縁層151の存在により、高融点金属層191がシリコ
ン基板１に接触する部分の径がD1（第13図）からD2（第
７図）と小さくなっている。これにより、高融点金属層
191が低濃度の不純物拡散領域213に接触するのが防止さ
れる。
第８図は高融点金属配線層を２層で構成した場合の配
線接触構造を示す部分断面図である。配線層は高融点金
属層191と、TiN等の高融点金属化合物からなるバリアメ
タル層192とから構成される。この場合、バリアメタル
層192は高融点金属層191とシリコン基板１との反応を抑
制するために形成される。しかしながら、バリアメタル
層192とシリコン基板１との間においても上述のような
シリサイド化反応がおこる可能性がある。そのため、側
壁絶縁層151の存在により、バリアメタル層192とシリコ
ン基板１との間のシリサイド化反応がコンタクトホール
103の底部周縁の表面103aにおいて抑制される。これに
より、コンタクト部の電気抵抗の増大および接合破壊等
の問題が発生しがたくなる。
線接触構造を示す部分断面図である。配線層は高融点金
属層191と、TiN等の高融点金属化合物からなるバリアメ
タル層192とから構成される。この場合、バリアメタル
層192は高融点金属層191とシリコン基板１との反応を抑
制するために形成される。しかしながら、バリアメタル
層192とシリコン基板１との間においても上述のような
シリサイド化反応がおこる可能性がある。そのため、側
壁絶縁層151の存在により、バリアメタル層192とシリコ
ン基板１との間のシリサイド化反応がコンタクトホール
103の底部周縁の表面103aにおいて抑制される。これに
より、コンタクト部の電気抵抗の増大および接合破壊等
の問題が発生しがたくなる。
以上の実施例においては、この発明の配線接触構造が
平面キャパシタ構造を有するダイナミック型ランダム・
アクセス・メモリに適用される例を示しているが、スタ
ックト・キャパシタ構造を有するDRAMにも適用され得
る。また、この発明の配線接触構造は、半導体記憶装置
に限定されることはなく、少なくともコンタクトホール
を通じて配線層を半導体基板に形成された導電領域に電
気的に接触させるための構造を有する種々の半導体装置
に利用され得る。
平面キャパシタ構造を有するダイナミック型ランダム・
アクセス・メモリに適用される例を示しているが、スタ
ックト・キャパシタ構造を有するDRAMにも適用され得
る。また、この発明の配線接触構造は、半導体記憶装置
に限定されることはなく、少なくともコンタクトホール
を通じて配線層を半導体基板に形成された導電領域に電
気的に接触させるための構造を有する種々の半導体装置
に利用され得る。
［発明の効果］ 以上のように、この発明によれば、所定の導電型の不
純物を有する多結晶シリコン、または高融点金属を含
む、配線層と、半導体基板に形成された導電領域との間
の横方向への相互作用が抑制され得る。配線層が不純物
を有する多結晶シリコンを含む場合、その不純物の熱拡
散が、コンタクトホールの外側へ横方向へ広がらないよ
うに、多結晶シリコンからなる側壁層によって制御され
得る。したがって、第１と第２の導電領域における不純
物濃度分布を維持することができる。
純物を有する多結晶シリコン、または高融点金属を含
む、配線層と、半導体基板に形成された導電領域との間
の横方向への相互作用が抑制され得る。配線層が不純物
を有する多結晶シリコンを含む場合、その不純物の熱拡
散が、コンタクトホールの外側へ横方向へ広がらないよ
うに、多結晶シリコンからなる側壁層によって制御され
得る。したがって、第１と第２の導電領域における不純
物濃度分布を維持することができる。
また、配線層が高融点金属を含む場合、側壁層の存在
により、配線層が低濃度の第２の導電領域と直接接触し
ないように形成されるので、高融点金属と半導体基板と
の間で起こる反応が起こりがたくなる。したがって、コ
ンタクト部の電気抵抗の増大および接合破壊等の問題が
発生しがたくなる。
により、配線層が低濃度の第２の導電領域と直接接触し
ないように形成されるので、高融点金属と半導体基板と
の間で起こる反応が起こりがたくなる。したがって、コ
ンタクト部の電気抵抗の増大および接合破壊等の問題が
発生しがたくなる。
コンタクトホールを形成するためのパターニングに誤
差が生じた場合においても、配線層と導電領域との横方
向への相互作用が抑制されるため、配線層がトランジス
タ等の半導体装置の特性に悪影響を及ぼすことが効果的
に防止され得る。
差が生じた場合においても、配線層と導電領域との横方
向への相互作用が抑制されるため、配線層がトランジス
タ等の半導体装置の特性に悪影響を及ぼすことが効果的
に防止され得る。
第1A図、第1B図、第1C図、第1D図、第Ｅ図は、この発明
に従った半導体装置の配線接触構造の製造方法の一実施
例を工程順に示す部分断面図である。 第２図は、この発明に従った半導体装置の配線接触構造
の別の実施例を示す部分断面図である。 第3A図、第3B図、第3C図、第3D図は、この発明の配線接
触構造の製造工程において側壁多結晶シリコン層を形成
するためのエッチングの経過を示す部分断面図である。 第４図は、この発明の配線接触構造が適用される半導体
装置の一例としてダイナミック型ランダム・アクセス・
メモリを示す部分断面図である。 第５図は、この発明の配線接触構造の一実施例を示す断
面図と、その断面図に対応して示す不純物濃度分布のグ
ラフである。 第６図は、配線層の材料として不純物を含有する多結晶
シリコンが用いられた場合において不純物の拡散を示す
模式的な拡大断面図である。 第７図は、配線層の材料として高融点金属が用いられた
場合の配線接触構造の一実施例を示す部分断面図であ
る。 第８図は、配線層が高融点金属層とバリアメタル層とか
ら構成される場合について配線接触構造の一実施例を示
す部分断面図である。 第9A図、第9B図、第9C図、第9D図、第9E図、第9F図は、
従来の半導体装置の配線接触構造の製造方法を工程順に
示す部分断面図である。 第10A図、第10B図は、それぞれ第9B図第9E図に対応して
示す平面図である。 第11図は、パターニング誤差がない場合において、従来
の配線接触構造を示す断面図と、その断面図に対応して
示す不純物濃度分布のグラフである。 第12図は、パターニング誤差が生じた場合において、従
来の配線接触構造を示す断面図と、その断面図に対応し
て示す不純物濃度分布のグラフである。 第13図は、パターニング誤差が生じた場合において、従
来の高融点金属配線層の接触構造を示す部分断面図であ
る。 図において、１はシリコン基板、２は絶縁酸化膜、３は
コンタクトホール、４は多結晶シリコン膜、６はノンド
ープの多結晶シリコン膜、８は不純物拡散領域、13は不
純物拡散領域、41は側壁多結晶シリコン層、51は側壁絶
縁膜、61は不純物を含有する多結晶シリコン膜である。 なお、各図中、同一符号は同一または相当部分を示す。
に従った半導体装置の配線接触構造の製造方法の一実施
例を工程順に示す部分断面図である。 第２図は、この発明に従った半導体装置の配線接触構造
の別の実施例を示す部分断面図である。 第3A図、第3B図、第3C図、第3D図は、この発明の配線接
触構造の製造工程において側壁多結晶シリコン層を形成
するためのエッチングの経過を示す部分断面図である。 第４図は、この発明の配線接触構造が適用される半導体
装置の一例としてダイナミック型ランダム・アクセス・
メモリを示す部分断面図である。 第５図は、この発明の配線接触構造の一実施例を示す断
面図と、その断面図に対応して示す不純物濃度分布のグ
ラフである。 第６図は、配線層の材料として不純物を含有する多結晶
シリコンが用いられた場合において不純物の拡散を示す
模式的な拡大断面図である。 第７図は、配線層の材料として高融点金属が用いられた
場合の配線接触構造の一実施例を示す部分断面図であ
る。 第８図は、配線層が高融点金属層とバリアメタル層とか
ら構成される場合について配線接触構造の一実施例を示
す部分断面図である。 第9A図、第9B図、第9C図、第9D図、第9E図、第9F図は、
従来の半導体装置の配線接触構造の製造方法を工程順に
示す部分断面図である。 第10A図、第10B図は、それぞれ第9B図第9E図に対応して
示す平面図である。 第11図は、パターニング誤差がない場合において、従来
の配線接触構造を示す断面図と、その断面図に対応して
示す不純物濃度分布のグラフである。 第12図は、パターニング誤差が生じた場合において、従
来の配線接触構造を示す断面図と、その断面図に対応し
て示す不純物濃度分布のグラフである。 第13図は、パターニング誤差が生じた場合において、従
来の高融点金属配線層の接触構造を示す部分断面図であ
る。 図において、１はシリコン基板、２は絶縁酸化膜、３は
コンタクトホール、４は多結晶シリコン膜、６はノンド
ープの多結晶シリコン膜、８は不純物拡散領域、13は不
純物拡散領域、41は側壁多結晶シリコン層、51は側壁絶
縁膜、61は不純物を含有する多結晶シリコン膜である。 なお、各図中、同一符号は同一または相当部分を示す。
フロントページの続き (56)参考文献 特開 昭63−273363（ＪＰ，Ａ) 特開 昭59−23544（ＪＰ，Ａ) 特開 昭57−186323（ＪＰ，Ａ) 特開 昭59−39049（ＪＰ，Ａ) 特開 昭62−118525（ＪＰ，Ａ) 特開 昭60−53080（ＪＰ，Ａ) 特開 昭61−150270（ＪＰ，Ａ) 特開 昭62−198135（ＪＰ，Ａ) 特開 昭54−44474（ＪＰ，Ａ) 特開 平１−181415（ＪＰ，Ａ) 特開 平１−133375（ＪＰ，Ａ) 米国特許4507853（ＵＳ，Ａ)
Claims (3)
- 【請求項１】主表面を有する第１導電型の半導体基板
と、 前記半導体基板に形成された第２導電型の相対的に不純
物濃度の高い第１の導電領域と、 前記第１の導電領域に隣接して前記半導体基板に形成さ
れた第２導電型の相対的に不純物濃度の低い第２の導電
領域と、 前記半導体基板の主表面の上に形成され、前記第１の導
電領域の表面を露出するコンタクトホールを有する絶縁
層と、 前記コンタクトホールの大きさを規定する前記絶縁層の
側壁面と、前記露出した前記第１の導電領域の表面との
間のコーナー部に形成された多結晶シリコンからなる側
壁層と、 前記第１の導電領域の表面上、前記側壁層の表面上およ
び前記絶縁層の表面上に形成された所定の導電型の不純
物を有する多結晶シリコンを含む配線層とを備える、半
導体装置の配線接触構造。 - 【請求項２】主表面を有する第１導電型の半導体基板
と、 前記半導体基板に形成された第２導電型の相対的に不純
物濃度の高い第１の導電領域と、 前記第１の導電領域に隣接して前記半導体基板に形成さ
れた第２導電型の相対的に不純物濃度の低い第２の導電
領域と、 前記半導体基板の主表面の上に形成され、前記第１の導
電領域の表面を露出するコンタクトホールを有する絶縁
層と、 前記コンタクトホールの大きさを規定する前記絶縁層の
側壁面と、前記露出した前記第１の導電領域の表面との
間のコーナー部に形成された側壁層と、 前記第１の導電領域の表面上、前記側壁層の表面上およ
び前記絶縁層の表面上に形成された高融点金属を含む配
線層とを備える、半導体装置の配線接触構造。 - 【請求項３】前記配線層は、絶縁材料を含む、請求項２
に記載の半導体装置の配線接触構造。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4035991A DE4035991C2 (de) | 1989-11-14 | 1990-11-12 | Kontaktstruktur für die Verdrahtung in Halbleitereinrichtungen und Herstellungsverfahren hierfür |
| US07/888,323 US5309023A (en) | 1989-11-14 | 1992-05-26 | Contact structure for interconnection in semiconductor devices and manufacturing method thereof |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29683289 | 1989-11-14 | ||
| JP1-296832 | 1989-11-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03218626A JPH03218626A (ja) | 1991-09-26 |
| JP2585140B2 true JP2585140B2 (ja) | 1997-02-26 |
Family
ID=17838736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2268230A Expired - Fee Related JP2585140B2 (ja) | 1989-11-14 | 1990-10-04 | 半導体装置の配線接触構造 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5309023A (ja) |
| JP (1) | JP2585140B2 (ja) |
| KR (1) | KR930009016B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0923138B1 (en) * | 1993-07-26 | 2002-10-30 | Seiko Epson Corporation | Thin -film semiconductor device, its manufacture and display sytem |
| US5578873A (en) * | 1994-10-12 | 1996-11-26 | Micron Technology, Inc. | Integrated circuitry having a thin film polysilicon layer in ohmic contact with a conductive layer |
| EP0720227B1 (en) * | 1994-12-29 | 2004-12-01 | STMicroelectronics, Inc. | Electrical connection structure on an integrated circuit device comprising a plug with an enlarged head |
| JPH0917863A (ja) * | 1995-06-29 | 1997-01-17 | Rohm Co Ltd | 半導体装置および半導体装置の配線方法 |
| JPH09153545A (ja) * | 1995-09-29 | 1997-06-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5730835A (en) * | 1996-01-31 | 1998-03-24 | Micron Technology, Inc. | Facet etch for improved step coverage of integrated circuit contacts |
| US5646061A (en) * | 1996-04-22 | 1997-07-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Two-layer polysilicon process for forming a stacked DRAM capacitor with improved doping uniformity and a controllable shallow junction contact |
| US5929526A (en) * | 1997-06-05 | 1999-07-27 | Micron Technology, Inc. | Removal of metal cusp for improved contact fill |
| US5920763A (en) * | 1997-08-21 | 1999-07-06 | Micron Technology, Inc. | Method and apparatus for improving the structural integrity of stacked capacitors |
| US6010935A (en) * | 1997-08-21 | 2000-01-04 | Micron Technology, Inc. | Self aligned contacts |
| US6048763A (en) | 1997-08-21 | 2000-04-11 | Micron Technology, Inc. | Integrated capacitor bottom electrode with etch stop layer |
| TW402809B (en) * | 1997-10-18 | 2000-08-21 | United Microelectronics Corp | The manufacture method of electrical charge storage structure |
| US6274486B1 (en) | 1998-09-02 | 2001-08-14 | Micron Technology, Inc. | Metal contact and process |
| US6423626B1 (en) | 1998-11-02 | 2002-07-23 | Micron Technology, Inc. | Removal of metal cusp for improved contact fill |
| US6406954B1 (en) * | 1999-09-02 | 2002-06-18 | Micron Technology, Inc. | Method for forming out-diffusing a dopant from the doped polysilicon into the N-type and P-type doped portion |
| JP2003115535A (ja) * | 2001-10-04 | 2003-04-18 | Hitachi Ltd | 半導体集積回路装置 |
| KR20100043470A (ko) * | 2008-10-20 | 2010-04-29 | 주식회사 하이닉스반도체 | 상변화 메모리 소자의 하부 전극 콘택 구조 및 그 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4507853A (en) | 1982-08-23 | 1985-04-02 | Texas Instruments Incorporated | Metallization process for integrated circuits |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57186323A (en) * | 1981-05-11 | 1982-11-16 | Seiko Epson Corp | Semiconductor device |
| JPS5923544A (ja) * | 1982-07-30 | 1984-02-07 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5939049A (ja) * | 1982-08-27 | 1984-03-03 | Fujitsu Ltd | 半導体装置 |
| JPS6053080A (ja) * | 1983-09-02 | 1985-03-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62118525A (ja) * | 1985-11-19 | 1987-05-29 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS63273363A (ja) * | 1987-04-30 | 1988-11-10 | Nec Corp | 半導体装置の製造方法 |
| US4967254A (en) * | 1987-07-16 | 1990-10-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2905500B2 (ja) * | 1988-07-27 | 1999-06-14 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1990
- 1990-10-04 JP JP2268230A patent/JP2585140B2/ja not_active Expired - Fee Related
- 1990-10-29 KR KR1019900017341A patent/KR930009016B1/ko not_active IP Right Cessation
-
1992
- 1992-05-26 US US07/888,323 patent/US5309023A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4507853A (en) | 1982-08-23 | 1985-04-02 | Texas Instruments Incorporated | Metallization process for integrated circuits |
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|---|---|
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| US5309023A (en) | 1994-05-03 |
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