JPH09289177A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 写真製版の解像度よりも小さくかつ低抵抗か
つステップカバリッジの良好なコンタクトホ−ルが、他
の配線と電気的に短絡することなく、低アスペクト比の
エッチングで、所望の大きさに安定して形成された、高
集積度の半導体装置を得るとともに、そのような半導体
装置の製造方法を得る。 【解決手段】 半導体基板１の上の配線層４の上に、第
１の絶縁膜層９、１０と、第１の絶縁膜層の最上層１０
に対してエッチング選択比の大きい第２の絶縁膜層１１
とを形成するとともに、第２の絶縁膜層１１の有する孔
の内側壁にサイドウォ−ルスペ−サ１４を形成してか
ら、写真製版の解像度よりも小さい孔を、第１の絶縁膜
層９、１０に形成する。
つステップカバリッジの良好なコンタクトホ−ルが、他
の配線と電気的に短絡することなく、低アスペクト比の
エッチングで、所望の大きさに安定して形成された、高
集積度の半導体装置を得るとともに、そのような半導体
装置の製造方法を得る。 【解決手段】 半導体基板１の上の配線層４の上に、第
１の絶縁膜層９、１０と、第１の絶縁膜層の最上層１０
に対してエッチング選択比の大きい第２の絶縁膜層１１
とを形成するとともに、第２の絶縁膜層１１の有する孔
の内側壁にサイドウォ−ルスペ−サ１４を形成してか
ら、写真製版の解像度よりも小さい孔を、第１の絶縁膜
層９、１０に形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に半導体基板上部に形成され
た配線層に対して形成される、コンタクトホールの構造
に関するものである。
びその製造方法に関し、特に半導体基板上部に形成され
た配線層に対して形成される、コンタクトホールの構造
に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ(Dynamic Randam Access Memor
y)などの高集積化にみられるように、近年、半導体装置
は高集積化が進み、半導体装置に組み込まれる素子の高
集積化に伴って、コンタクトホールの径寸法がますます
減少してきている。その際の、写真製版の解像度の下限
を追及する方法として、ポリシリコンマスク開口方式と
セルフアライン開口（Self Align Contact:SAC）方式が
考えられている。
y)などの高集積化にみられるように、近年、半導体装置
は高集積化が進み、半導体装置に組み込まれる素子の高
集積化に伴って、コンタクトホールの径寸法がますます
減少してきている。その際の、写真製版の解像度の下限
を追及する方法として、ポリシリコンマスク開口方式と
セルフアライン開口（Self Align Contact:SAC）方式が
考えられている。
【０００３】図２６は、半導体装置の記憶素子領域にお
いて、ポリシリコンマスク開口方式で開口したコンタク
トホールの断面図である。図において、１はＰ型シリコ
ン基板、２はこのＰ型シリコン基板１の表面部分にＬＯ
ＣＯＳ（Local Oxidation ofSilicon）法で形成された
分離酸化膜、３は前記Ｐ型シリコン基板１の主表面上、
および／または分離酸化膜２の表面上に形成されたゲー
ト酸化膜、４はこのゲート酸化膜３上に形成されたゲー
ト電極である。
いて、ポリシリコンマスク開口方式で開口したコンタク
トホールの断面図である。図において、１はＰ型シリコ
ン基板、２はこのＰ型シリコン基板１の表面部分にＬＯ
ＣＯＳ（Local Oxidation ofSilicon）法で形成された
分離酸化膜、３は前記Ｐ型シリコン基板１の主表面上、
および／または分離酸化膜２の表面上に形成されたゲー
ト酸化膜、４はこのゲート酸化膜３上に形成されたゲー
ト電極である。
【０００４】そして、５はこのゲート電極４上に形成さ
れた絶縁膜、６はＬＤＤ（LightlyDoped Drain）法で形
成されたＮ-型拡散層、７は前記ゲート酸化膜３とゲー
ト電極４と絶縁膜５の側面に形成されたサイドウォール
スペーサ、８はＮ+型拡散層、１１はＴＥＯＳ（Tetraet
hyl Orthisilicate）の層間膜、１０５はこのＴＥＯＳ
の層間膜１１にエッチングで形成された小口径のコンタ
クトホールである。
れた絶縁膜、６はＬＤＤ（LightlyDoped Drain）法で形
成されたＮ-型拡散層、７は前記ゲート酸化膜３とゲー
ト電極４と絶縁膜５の側面に形成されたサイドウォール
スペーサ、８はＮ+型拡散層、１１はＴＥＯＳ（Tetraet
hyl Orthisilicate）の層間膜、１０５はこのＴＥＯＳ
の層間膜１１にエッチングで形成された小口径のコンタ
クトホールである。
【０００５】次ぎに、図２７から図３０を用いて、上記
のポリシリコンマスク開口方式で開口したコンタクトホ
ールの形成方法について説明する。図２７から図３０
は、図２６に示めされるコンタクトホールの形成方法の
第１工程から第４工程を示す断面図であって、各図の
（ａ）は記憶素子領域、（ｂ）は周辺回路領域をあらわ
す。
のポリシリコンマスク開口方式で開口したコンタクトホ
ールの形成方法について説明する。図２７から図３０
は、図２６に示めされるコンタクトホールの形成方法の
第１工程から第４工程を示す断面図であって、各図の
（ａ）は記憶素子領域、（ｂ）は周辺回路領域をあらわ
す。
【０００６】図２７を参照して、Ｐ型シリコン基板１に
分離酸化膜２、ゲート酸化膜３、ゲート電極４、絶縁膜
５、Ｎ-型拡散層６、サイドウォールスペーサ７、Ｎ+型
拡散層８、ＴＥＯＳの層間膜１１を形成した後、ＴＥＯ
Ｓの層間膜１１上に１５００Åないし３０００Åの厚さ
のポリシリコン膜１０１と、さらにその上にＴＥＯＳ酸
化膜１０２とを堆積し、その上に形成したレジスト（図
示せず）をパターニングしてＴＥＯＳ酸化膜１０２を部
分的にエッチングして、孔１０３ａを形成する。次ぎ
に、このＴＥＯＳ酸化膜１０２上に再度ＴＥＯＳ酸化膜
を全面に堆積して、異方性エッチングで全面エッチバッ
クすることにより、ＴＥＯＳ酸化膜１０２に形成した孔
１０３ａの内壁に、ＴＥＯＳ酸化膜からなるサイドウォ
ールスペーサ１０３を形成する。
分離酸化膜２、ゲート酸化膜３、ゲート電極４、絶縁膜
５、Ｎ-型拡散層６、サイドウォールスペーサ７、Ｎ+型
拡散層８、ＴＥＯＳの層間膜１１を形成した後、ＴＥＯ
Ｓの層間膜１１上に１５００Åないし３０００Åの厚さ
のポリシリコン膜１０１と、さらにその上にＴＥＯＳ酸
化膜１０２とを堆積し、その上に形成したレジスト（図
示せず）をパターニングしてＴＥＯＳ酸化膜１０２を部
分的にエッチングして、孔１０３ａを形成する。次ぎ
に、このＴＥＯＳ酸化膜１０２上に再度ＴＥＯＳ酸化膜
を全面に堆積して、異方性エッチングで全面エッチバッ
クすることにより、ＴＥＯＳ酸化膜１０２に形成した孔
１０３ａの内壁に、ＴＥＯＳ酸化膜からなるサイドウォ
ールスペーサ１０３を形成する。
【０００７】そして図２８に示すように、これらのＴＥ
ＯＳ酸化膜１０２とサイドウォールスペーサ１０３とを
マスクとして、ポリシリコン膜１０１をエッチングして
孔１０４を形成した後、ＴＥＯＳ酸化膜１０２とサイド
ウォールスペーサ１０３とをエッチングにより除去す
る。
ＯＳ酸化膜１０２とサイドウォールスペーサ１０３とを
マスクとして、ポリシリコン膜１０１をエッチングして
孔１０４を形成した後、ＴＥＯＳ酸化膜１０２とサイド
ウォールスペーサ１０３とをエッチングにより除去す
る。
【０００８】次ぎに、図２９を参照して、ポリシリコン
膜１０１をマスクとして、層間膜１１をエッチングし、
小口径のコンタクトホール１０５を形成してから、図３
０に示すように、ポリシリコン膜１０１を全面エッチバ
ックで除去する。
膜１０１をマスクとして、層間膜１１をエッチングし、
小口径のコンタクトホール１０５を形成してから、図３
０に示すように、ポリシリコン膜１０１を全面エッチバ
ックで除去する。
【０００９】また図３２は、セルフアライン開口方式で
開口したコンタクトホールの断面図である。図におい
て、１はＰ型シリコン基板、３はこのＰ型シリコン基板
１の主表面上に形成されたゲート酸化膜、４はこのゲー
ト酸化膜３上に形成されたゲート電極である。そして、
５はこのゲート電極４上に形成された絶縁膜、６はＬＤ
Ｄ法で形成されたＮ-型拡散層、７は前記ゲート酸化膜
３とゲート電極４と絶縁膜５の側面に形成されたサイド
ウォールスペーサ、８はＮ+型拡散層、９はシリコン酸
化膜、１０はシリコン窒化膜である。
開口したコンタクトホールの断面図である。図におい
て、１はＰ型シリコン基板、３はこのＰ型シリコン基板
１の主表面上に形成されたゲート酸化膜、４はこのゲー
ト酸化膜３上に形成されたゲート電極である。そして、
５はこのゲート電極４上に形成された絶縁膜、６はＬＤ
Ｄ法で形成されたＮ-型拡散層、７は前記ゲート酸化膜
３とゲート電極４と絶縁膜５の側面に形成されたサイド
ウォールスペーサ、８はＮ+型拡散層、９はシリコン酸
化膜、１０はシリコン窒化膜である。
【００１０】さらに１１はＴＥＯＳの層間膜、１１０
は、前記シリコン酸化膜９とシリコン窒化膜１０とＴＥ
ＯＳの層間膜１１を貫通して形成されたコンタクトホー
ルである。そして、ポリシリコン層１７とタングステン
シリサイドＷＳｉ層１８は、このコンタクトホール１１
０を介して、Ｐ型シリコン基板１に形成されたＮ+型拡
散層８と電気的に接続するための導電層であって、配線
抵抗を低減するために導電層を２層構造にしている。
は、前記シリコン酸化膜９とシリコン窒化膜１０とＴＥ
ＯＳの層間膜１１を貫通して形成されたコンタクトホー
ルである。そして、ポリシリコン層１７とタングステン
シリサイドＷＳｉ層１８は、このコンタクトホール１１
０を介して、Ｐ型シリコン基板１に形成されたＮ+型拡
散層８と電気的に接続するための導電層であって、配線
抵抗を低減するために導電層を２層構造にしている。
【００１１】次ぎに、図３３から図３６を用いて、上記
のセルフアライン開口方式で開口したコンタクトホール
の形成方法について説明する。図３３から図３６は、図
３２に示めされるコンタクトホールの形成方法の第１工
程から第４工程を示す断面図である。
のセルフアライン開口方式で開口したコンタクトホール
の形成方法について説明する。図３３から図３６は、図
３２に示めされるコンタクトホールの形成方法の第１工
程から第４工程を示す断面図である。
【００１２】図３３を参照して、Ｐ型シリコン基板１に
ゲート酸化膜３、ゲート電極４、絶縁膜５、サイドウォ
ールスペーサ７、Ｎ-型拡散層６、Ｎ+型拡散層８、シリ
コン酸化膜９、シリコン窒化膜１０、ＴＥＯＳの層間膜
１１を形成した後、ＴＥＯＳの層間膜１１上にレジスト
膜１０７を形成して、孔１０８を開口する。
ゲート酸化膜３、ゲート電極４、絶縁膜５、サイドウォ
ールスペーサ７、Ｎ-型拡散層６、Ｎ+型拡散層８、シリ
コン酸化膜９、シリコン窒化膜１０、ＴＥＯＳの層間膜
１１を形成した後、ＴＥＯＳの層間膜１１上にレジスト
膜１０７を形成して、孔１０８を開口する。
【００１３】次ぎに、図３４に示す様に、ＴＥＯＳの層
間膜１１をエッチングして孔１０９を形成した後、レジ
スト膜１０７を除去する。そして、図３５に示す様に、
シリコン窒化膜１０とシリコン酸化膜９を順次エッチン
グして、コンタクトホール１１０を開口する。次ぎに、
図３６に示す様に、導電層１７と１８を形成して、前記
コンタクトホール１１０を介して、導電層１７と１８を
Ｐ型シリコン基板１に形成されたＮ+型拡散層８と電気
的に接続する。
間膜１１をエッチングして孔１０９を形成した後、レジ
スト膜１０７を除去する。そして、図３５に示す様に、
シリコン窒化膜１０とシリコン酸化膜９を順次エッチン
グして、コンタクトホール１１０を開口する。次ぎに、
図３６に示す様に、導電層１７と１８を形成して、前記
コンタクトホール１１０を介して、導電層１７と１８を
Ｐ型シリコン基板１に形成されたＮ+型拡散層８と電気
的に接続する。
【００１４】
【発明が解決しようとする課題】上記のような従来の半
導体装置では、ポリシリコンマスク開口方式の場合、層
間膜１１にアスペクト比４以上にもなる小口径のコンタ
クトホールを精度良くエッチングして開口するのが非常
に困難であり、また開口後のコンタクトホールへの埋め
込みもステップカバレージ良く行うことが難しいので、
図３１に示す様に、導電層１０６が断線したり、コンタ
クト抵抗が大きくなるという問題があった。さらにこの
方式では、ポリシリコン１０１を全面エッチバックする
時、図３０の（ｂ）に示す様に、周辺回路部で、その下
部のゲート電極４までエッチングされるという問題もあ
った。
導体装置では、ポリシリコンマスク開口方式の場合、層
間膜１１にアスペクト比４以上にもなる小口径のコンタ
クトホールを精度良くエッチングして開口するのが非常
に困難であり、また開口後のコンタクトホールへの埋め
込みもステップカバレージ良く行うことが難しいので、
図３１に示す様に、導電層１０６が断線したり、コンタ
クト抵抗が大きくなるという問題があった。さらにこの
方式では、ポリシリコン１０１を全面エッチバックする
時、図３０の（ｂ）に示す様に、周辺回路部で、その下
部のゲート電極４までエッチングされるという問題もあ
った。
【００１５】また、セルフアライン開口方式の場合でコ
ンタクトホール１１０と下部のゲート電極４が重なった
場合には、図３７と図３８に示す様な構造になるが、コ
ンタクトホール１１０の開口時にシリコン酸化膜９のエ
ッチング量が多いと、図３９に示すように、導電層１７
および１８とゲート電極４が電気的に短絡するという問
題があった。さらに、写真製版の解像度よりも小さなコ
ンタクトホールを、所望の大きさに安定して形成するの
は困難であった。
ンタクトホール１１０と下部のゲート電極４が重なった
場合には、図３７と図３８に示す様な構造になるが、コ
ンタクトホール１１０の開口時にシリコン酸化膜９のエ
ッチング量が多いと、図３９に示すように、導電層１７
および１８とゲート電極４が電気的に短絡するという問
題があった。さらに、写真製版の解像度よりも小さなコ
ンタクトホールを、所望の大きさに安定して形成するの
は困難であった。
【００１６】この発明は、かかる問題点を解決するため
になされたものであり、本発明の１の目的は、写真製版
の解像度よりも小さなコンタクトホールが、他の配線と
電気的に短絡することなく、低アスペクト比のエッチン
グで、所望の大きさに安定して形成された、高集積度の
半導体装置を提供することであり、本発明の他の目的
は、そのような半導体装置の製造方法を提供することで
ある。
になされたものであり、本発明の１の目的は、写真製版
の解像度よりも小さなコンタクトホールが、他の配線と
電気的に短絡することなく、低アスペクト比のエッチン
グで、所望の大きさに安定して形成された、高集積度の
半導体装置を提供することであり、本発明の他の目的
は、そのような半導体装置の製造方法を提供することで
ある。
【００１７】
【課題を解決するための手段】請求項１に記載の半導体
装置は、半導体基板の主表面上の配線層の上に、半導体
基板の主表面に達する孔を有する第１の絶縁膜層と、そ
の上に形成されかつ第１の絶縁膜層の孔に達する孔を有
する第２の絶縁膜層と、第２の絶縁膜層の有する孔の内
側壁に形成されたサイドウォールスペーサと、第１の絶
縁膜層の有する孔内と第２の絶縁膜層の有する孔内と
に、半導体基板とは電気的に接続され、配線層とは電気
的に絶縁された導電層を備えるとともに、第２の絶縁膜
層は、第１の絶縁膜層に対してエッチング選択比が大き
い。
装置は、半導体基板の主表面上の配線層の上に、半導体
基板の主表面に達する孔を有する第１の絶縁膜層と、そ
の上に形成されかつ第１の絶縁膜層の孔に達する孔を有
する第２の絶縁膜層と、第２の絶縁膜層の有する孔の内
側壁に形成されたサイドウォールスペーサと、第１の絶
縁膜層の有する孔内と第２の絶縁膜層の有する孔内と
に、半導体基板とは電気的に接続され、配線層とは電気
的に絶縁された導電層を備えるとともに、第２の絶縁膜
層は、第１の絶縁膜層に対してエッチング選択比が大き
い。
【００１８】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置において、サイドウォールスペーサ
が、第１の絶縁膜層に対してエッチング選択比が大き
い。
に記載の半導体装置において、サイドウォールスペーサ
が、第１の絶縁膜層に対してエッチング選択比が大き
い。
【００１９】請求項３に記載の半導体装置は、半導体基
板の主表面上の配線層の上に、半導体基板の主表面に達
する孔を有する２層以上の第１の絶縁膜層と、その上に
形成されかつ第１の絶縁膜層の孔に達する孔を有する第
２の絶縁膜層と、少なくとも第２の絶縁膜層の有する孔
の内側壁に形成されたサイドウォールスペーサと、第１
の絶縁膜層の有する孔内と第２の絶縁膜層の有する孔内
とに、半導体基板とは電気的に接続され、配線層とは電
気的に絶縁された導電層を備えるとともに、第２の絶縁
膜層は、第１の絶縁膜層の最上層に対してエッチング選
択比が大きい。
板の主表面上の配線層の上に、半導体基板の主表面に達
する孔を有する２層以上の第１の絶縁膜層と、その上に
形成されかつ第１の絶縁膜層の孔に達する孔を有する第
２の絶縁膜層と、少なくとも第２の絶縁膜層の有する孔
の内側壁に形成されたサイドウォールスペーサと、第１
の絶縁膜層の有する孔内と第２の絶縁膜層の有する孔内
とに、半導体基板とは電気的に接続され、配線層とは電
気的に絶縁された導電層を備えるとともに、第２の絶縁
膜層は、第１の絶縁膜層の最上層に対してエッチング選
択比が大きい。
【００２０】請求項４に記載の半導体装置は、請求項３
に記載の半導体装置において、サイドウォールスペーサ
が、第１の絶縁膜層の最上層に対してエッチング選択比
が大きい。
に記載の半導体装置において、サイドウォールスペーサ
が、第１の絶縁膜層の最上層に対してエッチング選択比
が大きい。
【００２１】請求項５に記載の半導体装置は、請求項３
または請求項４に記載の半導体装置において、第１の絶
縁膜層の最上層が、サイドウォールスペーサの内側壁に
露出していない。
または請求項４に記載の半導体装置において、第１の絶
縁膜層の最上層が、サイドウォールスペーサの内側壁に
露出していない。
【００２２】請求項６に記載の半導体装置は、請求項５
に記載の半導体装置において、第１の絶縁膜層の最上層
の有する孔が、第２の絶縁膜層の有する孔よりも大き
い。
に記載の半導体装置において、第１の絶縁膜層の最上層
の有する孔が、第２の絶縁膜層の有する孔よりも大き
い。
【００２３】請求項７に記載の半導体装置は、半導体基
板の主表面上の配線層の上に、半導体基板の主表面に達
する孔を有する第１の絶縁膜層と、その上に形成されか
つ第１の絶縁膜層の有する孔よりも大きくかつ第１の絶
縁膜層の孔に達する孔を有する第２の絶縁膜層と、第１
の絶縁膜層の有する孔内と第２の絶縁膜層の有する孔内
とに、半導体基板とは電気的に接続され、配線層とは電
気的に絶縁された導電層を備えるとともに、第２の絶縁
膜層は、第１の絶縁膜層に対してエッチング選択比が大
きい。
板の主表面上の配線層の上に、半導体基板の主表面に達
する孔を有する第１の絶縁膜層と、その上に形成されか
つ第１の絶縁膜層の有する孔よりも大きくかつ第１の絶
縁膜層の孔に達する孔を有する第２の絶縁膜層と、第１
の絶縁膜層の有する孔内と第２の絶縁膜層の有する孔内
とに、半導体基板とは電気的に接続され、配線層とは電
気的に絶縁された導電層を備えるとともに、第２の絶縁
膜層は、第１の絶縁膜層に対してエッチング選択比が大
きい。
【００２４】請求項８に記載の半導体装置は、半導体基
板の主表面上の配線層の上に、半導体基板の主表面に達
する孔を有する２層以上の第１の絶縁膜層と、その上に
形成されかつ第１の絶縁膜層の最上層の有する孔よりも
大きくかつ第１の絶縁膜層の孔に達する孔を有する第２
の絶縁膜層と、第１の絶縁膜層の有する孔内と第２の絶
縁膜層の有する孔内とに、半導体基板とは電気的に接続
され、配線層とは電気的に絶縁された導電層を備えると
ともに、第２の絶縁膜層は、第１の絶縁膜層の最上層に
対してエッチング選択比が大きい。
板の主表面上の配線層の上に、半導体基板の主表面に達
する孔を有する２層以上の第１の絶縁膜層と、その上に
形成されかつ第１の絶縁膜層の最上層の有する孔よりも
大きくかつ第１の絶縁膜層の孔に達する孔を有する第２
の絶縁膜層と、第１の絶縁膜層の有する孔内と第２の絶
縁膜層の有する孔内とに、半導体基板とは電気的に接続
され、配線層とは電気的に絶縁された導電層を備えると
ともに、第２の絶縁膜層は、第１の絶縁膜層の最上層に
対してエッチング選択比が大きい。
【００２５】請求項９記載の半導体装置は、請求項７ま
たは請求項８に記載の半導体装置において、さらに第２
の絶縁膜層の有する孔の内側壁に形成されたサイドウォ
ールスペーサを備えている。
たは請求項８に記載の半導体装置において、さらに第２
の絶縁膜層の有する孔の内側壁に形成されたサイドウォ
ールスペーサを備えている。
【００２６】請求項１０に記載の半導体装置は、請求項
７に記載の半導体装置において、さらに第２の絶縁膜層
の有する孔の内側壁に形成された、第１の絶縁膜層に対
してエッチング選択比が大きいサイドウォールスペーサ
を備えている。
７に記載の半導体装置において、さらに第２の絶縁膜層
の有する孔の内側壁に形成された、第１の絶縁膜層に対
してエッチング選択比が大きいサイドウォールスペーサ
を備えている。
【００２７】請求項１１に記載の半導体装置は、請求項
８に記載の半導体装置において、さらに第２の絶縁膜層
の有する孔の内側壁に形成された、第１の絶縁膜層の最
上層に対してエッチング選択比が大きいサイドウォール
スペーサを備えている。
８に記載の半導体装置において、さらに第２の絶縁膜層
の有する孔の内側壁に形成された、第１の絶縁膜層の最
上層に対してエッチング選択比が大きいサイドウォール
スペーサを備えている。
【００２８】請求項１２に記載の半導体装置は、請求項
１ないし請求項１１のいずれかに記載の半導体装置にお
いて、第２の絶縁膜層の有する孔が配線層の一部と重な
る。
１ないし請求項１１のいずれかに記載の半導体装置にお
いて、第２の絶縁膜層の有する孔が配線層の一部と重な
る。
【００２９】請求項１３に記載の半導体装置の製造方法
においては、まず半導体基板の主表面上に配線層を形成
する。そして、その半導体基板の主表面上と配線層上と
に第１の絶縁膜層を形成してから、その第１の絶縁膜層
上に、第１の絶縁膜層に対してエッチング選択比が大き
な第２の絶縁膜層を形成する。そして、その第２の絶縁
膜層に第１の絶縁膜層に達する孔を形成する。そして、
第２の絶縁膜層上と第２の絶縁膜層に形成された孔内と
に、第３の絶縁膜層を形成してから、その第３の絶縁膜
層にその上面から厚みを減じる処理を施して、第２の絶
縁膜層に形成された孔内にサイドウォールスペーサを形
成する。そして、そのサイドウォールスペーサをマスク
として、第１の絶縁膜層に、半導体基板の主表面の一部
に達する孔を形成する。そして、第１の絶縁膜層に形成
された孔内と、第２の絶縁膜層に形成された孔内とに、
半導体基板とは電気的に接続され、配線層とは電気的に
絶縁された導電層を形成する。
においては、まず半導体基板の主表面上に配線層を形成
する。そして、その半導体基板の主表面上と配線層上と
に第１の絶縁膜層を形成してから、その第１の絶縁膜層
上に、第１の絶縁膜層に対してエッチング選択比が大き
な第２の絶縁膜層を形成する。そして、その第２の絶縁
膜層に第１の絶縁膜層に達する孔を形成する。そして、
第２の絶縁膜層上と第２の絶縁膜層に形成された孔内と
に、第３の絶縁膜層を形成してから、その第３の絶縁膜
層にその上面から厚みを減じる処理を施して、第２の絶
縁膜層に形成された孔内にサイドウォールスペーサを形
成する。そして、そのサイドウォールスペーサをマスク
として、第１の絶縁膜層に、半導体基板の主表面の一部
に達する孔を形成する。そして、第１の絶縁膜層に形成
された孔内と、第２の絶縁膜層に形成された孔内とに、
半導体基板とは電気的に接続され、配線層とは電気的に
絶縁された導電層を形成する。
【００３０】請求項１４に記載の半導体装置の製造方法
においては、まず半導体基板の主表面上に配線層を形成
する。そして、その半導体基板の主表面上と配線層上と
に２層以上の第１の絶縁膜層を形成してから、その第１
の絶縁膜層上に、第１の絶縁膜層に対してエッチング選
択比が大きな第２の絶縁膜層を形成する。そして、その
第２の絶縁膜層に第１の絶縁膜層に達する孔を形成す
る。そして、第２の絶縁膜層上と第２の絶縁膜層に形成
された孔内とに、第３の絶縁膜層を形成してから、その
第３の絶縁膜層にその上面から厚みを減じる処理を施し
て、第２の絶縁膜層に形成された孔内にサイドウォール
スペーサを形成する。そして、そのサイドウォールスペ
ーサをマスクとして、第１の絶縁膜層の最上層に、その
残りの層に達する孔を形成してから、第１の絶縁膜層の
最上層をマスクとして、その残りの層に半導体基板の主
表面の一部に達する孔を形成する。そして、第１の絶縁
膜層に形成された孔内と、第２の絶縁膜層に形成された
孔内とに、半導体基板とは電気的に接続され、配線層と
は電気的に絶縁された導電層を形成する。
においては、まず半導体基板の主表面上に配線層を形成
する。そして、その半導体基板の主表面上と配線層上と
に２層以上の第１の絶縁膜層を形成してから、その第１
の絶縁膜層上に、第１の絶縁膜層に対してエッチング選
択比が大きな第２の絶縁膜層を形成する。そして、その
第２の絶縁膜層に第１の絶縁膜層に達する孔を形成す
る。そして、第２の絶縁膜層上と第２の絶縁膜層に形成
された孔内とに、第３の絶縁膜層を形成してから、その
第３の絶縁膜層にその上面から厚みを減じる処理を施し
て、第２の絶縁膜層に形成された孔内にサイドウォール
スペーサを形成する。そして、そのサイドウォールスペ
ーサをマスクとして、第１の絶縁膜層の最上層に、その
残りの層に達する孔を形成してから、第１の絶縁膜層の
最上層をマスクとして、その残りの層に半導体基板の主
表面の一部に達する孔を形成する。そして、第１の絶縁
膜層に形成された孔内と、第２の絶縁膜層に形成された
孔内とに、半導体基板とは電気的に接続され、配線層と
は電気的に絶縁された導電層を形成する。
【００３１】請求項１５に記載の半導体装置の製造方法
においては、まず半導体基板の主表面上に配線層を形成
する。そして、その半導体基板の主表面上と配線層上と
に２層以上の第１の絶縁膜層を形成してから、その第１
の絶縁膜層上に、第１の絶縁膜層の最上層に対してエッ
チング選択比が大きな第２の絶縁膜層を形成する。そし
て、その第２の絶縁膜層に、第１の絶縁膜層に達する孔
を形成してから、第１の絶縁膜層の少なくとも最上層
に、その第１の絶縁膜層の残りの層に達する孔を形成す
る。そして、第２の絶縁膜層上と第２の絶縁膜層に形成
された孔内と第１の絶縁膜層の最上層に形成された孔内
とに第３の絶縁膜層を形成してから、その第３の絶縁膜
層にその上面から厚みを減じる処理を施して、第２の絶
縁膜層に形成された孔内と第１の絶縁膜層の最上層に形
成された孔内とにサイドウォールスペーサを形成する。
そして、第１の絶縁膜層の残りの層に、半導体基板の主
表面の一部に達する孔を形成する。そして、第１の絶縁
膜層に形成された孔内と、第２の絶縁膜層に形成された
孔内とに、半導体基板とは電気的に接続され、配線層と
は電気的に絶縁された導電層を形成する。
においては、まず半導体基板の主表面上に配線層を形成
する。そして、その半導体基板の主表面上と配線層上と
に２層以上の第１の絶縁膜層を形成してから、その第１
の絶縁膜層上に、第１の絶縁膜層の最上層に対してエッ
チング選択比が大きな第２の絶縁膜層を形成する。そし
て、その第２の絶縁膜層に、第１の絶縁膜層に達する孔
を形成してから、第１の絶縁膜層の少なくとも最上層
に、その第１の絶縁膜層の残りの層に達する孔を形成す
る。そして、第２の絶縁膜層上と第２の絶縁膜層に形成
された孔内と第１の絶縁膜層の最上層に形成された孔内
とに第３の絶縁膜層を形成してから、その第３の絶縁膜
層にその上面から厚みを減じる処理を施して、第２の絶
縁膜層に形成された孔内と第１の絶縁膜層の最上層に形
成された孔内とにサイドウォールスペーサを形成する。
そして、第１の絶縁膜層の残りの層に、半導体基板の主
表面の一部に達する孔を形成する。そして、第１の絶縁
膜層に形成された孔内と、第２の絶縁膜層に形成された
孔内とに、半導体基板とは電気的に接続され、配線層と
は電気的に絶縁された導電層を形成する。
【００３２】請求項１６に記載の半導体装置の製造方法
においては、まず半導体基板の主表面上に配線層を形成
する。そして、その半導体基板の主表面上と配線層上と
に２層以上の第１の絶縁膜層を形成してから、その第１
の絶縁膜層上に、第１の絶縁膜層の最上層に対してエッ
チング選択比が大きな２の絶縁膜層を形成する。そし
て、その第２の絶縁膜層に第１の絶縁膜層に達する孔を
形成する。そして、第２の絶縁膜層上と第２の絶縁膜層
に形成された孔内とに、第１の絶縁膜層に対してエッチ
ング選択比が大きく、かつ第２の絶縁膜層に対してエッ
チングせ速度の異なる第３の絶縁膜層を形成してから、
その第３の絶縁膜層にその上面から厚みを減じる処理を
施して、第２の絶縁膜層に形成された孔内にサイドウォ
ールスペーサを形成する。そして、そのサイドウォール
スペーサをマスクとして、第１の絶縁膜層の少なくとも
最上層に、その第１の絶縁膜層の残りの層に達する孔を
形成してから、サイドウォールスペーサを除去する。そ
して、第１の絶縁膜層の最上層をエッチングマスクとし
て、第１の絶縁膜層の残りの層に、半導体基板の主表面
の一部に達する孔を形成する。そして、第１の絶縁膜層
に形成された孔内と、第２の絶縁膜層に形成された孔内
とに、半導体基板とは電気的に接続され、配線層とは電
気的に絶縁された導電層を形成する。
においては、まず半導体基板の主表面上に配線層を形成
する。そして、その半導体基板の主表面上と配線層上と
に２層以上の第１の絶縁膜層を形成してから、その第１
の絶縁膜層上に、第１の絶縁膜層の最上層に対してエッ
チング選択比が大きな２の絶縁膜層を形成する。そし
て、その第２の絶縁膜層に第１の絶縁膜層に達する孔を
形成する。そして、第２の絶縁膜層上と第２の絶縁膜層
に形成された孔内とに、第１の絶縁膜層に対してエッチ
ング選択比が大きく、かつ第２の絶縁膜層に対してエッ
チングせ速度の異なる第３の絶縁膜層を形成してから、
その第３の絶縁膜層にその上面から厚みを減じる処理を
施して、第２の絶縁膜層に形成された孔内にサイドウォ
ールスペーサを形成する。そして、そのサイドウォール
スペーサをマスクとして、第１の絶縁膜層の少なくとも
最上層に、その第１の絶縁膜層の残りの層に達する孔を
形成してから、サイドウォールスペーサを除去する。そ
して、第１の絶縁膜層の最上層をエッチングマスクとし
て、第１の絶縁膜層の残りの層に、半導体基板の主表面
の一部に達する孔を形成する。そして、第１の絶縁膜層
に形成された孔内と、第２の絶縁膜層に形成された孔内
とに、半導体基板とは電気的に接続され、配線層とは電
気的に絶縁された導電層を形成する。
【００３３】請求項１７に記載の半導体装置の製造方法
においては、請求項１３ないし請求項１６のいずれかに
記載の半導体装置の製造方法において、第２の絶縁膜層
の有する孔が、配線層の一部と重なる。
においては、請求項１３ないし請求項１６のいずれかに
記載の半導体装置の製造方法において、第２の絶縁膜層
の有する孔が、配線層の一部と重なる。
【００３４】
【発明の実施の形態】以下、図１から図２５を用いて、
この発明の実施の形態について説明する。
この発明の実施の形態について説明する。
【００３５】実施の形態１．図１は、この発明の実施の
形態１における半導体装置を示す断面図である。図１を
参照して、図３２に示される、セルフアライン開口方式
による従来の半導体装置と異なるのは、シリコン酸化膜
９とシリコン窒化膜１０の開口寸法がＴＥＯＳの層間膜
１１の開口寸法よりも小さく、かつＴＥＯＳの層間膜１
１の開口部分の内壁にサイドウォールスペーサ１４が形
成されていることである。それ以外の構造に関しては、
図３２に示される従来の半導体装置と同様である。
形態１における半導体装置を示す断面図である。図１を
参照して、図３２に示される、セルフアライン開口方式
による従来の半導体装置と異なるのは、シリコン酸化膜
９とシリコン窒化膜１０の開口寸法がＴＥＯＳの層間膜
１１の開口寸法よりも小さく、かつＴＥＯＳの層間膜１
１の開口部分の内壁にサイドウォールスペーサ１４が形
成されていることである。それ以外の構造に関しては、
図３２に示される従来の半導体装置と同様である。
【００３６】次ぎに、図２から図６を用いて、上記の半
導体装置の製造方法について説明する。図２から図６
は、図１に示される半導体装置の製造工程の第１工程か
ら第５工程を示す断面図である。
導体装置の製造方法について説明する。図２から図６
は、図１に示される半導体装置の製造工程の第１工程か
ら第５工程を示す断面図である。
【００３７】図２を参照して、１は、比抵抗１０Ωcmの
Ｐ型シリコン基板で、その表面部分に、ＬＯＣＯＳ法で
厚さ２５００Åのシリコン酸化膜である素子分離絶縁膜
２を形成する。次ぎに、厚さ１００Åのシリコン酸化膜
を形成した後、不純物を含有させたポリシリコンを堆積
してからシリコン酸化膜を形成し、レジストを用いた写
真製版技術でパターニングして、ゲート絶縁膜３とゲー
ト電極４と絶縁膜５を形成する。
Ｐ型シリコン基板で、その表面部分に、ＬＯＣＯＳ法で
厚さ２５００Åのシリコン酸化膜である素子分離絶縁膜
２を形成する。次ぎに、厚さ１００Åのシリコン酸化膜
を形成した後、不純物を含有させたポリシリコンを堆積
してからシリコン酸化膜を形成し、レジストを用いた写
真製版技術でパターニングして、ゲート絶縁膜３とゲー
ト電極４と絶縁膜５を形成する。
【００３８】次ぎに、砒素を注入エネルギ３０ＫｅＶ、
注入量１×１０14／cm2、注入角度４５°でイオン注入
することにより、Ｎ-型拡散層６を形成した後、シリコ
ン酸化膜を堆積してからエッチバックして、サイドウォ
ールスペーサ７を形成する。次ぎに、砒素を注入エネル
ギ５０ＫｅＶ、注入量４×１０15／cm2、注入角度０°
でイオン注入することにより、Ｎ+型拡散層８を形成す
る。
注入量１×１０14／cm2、注入角度４５°でイオン注入
することにより、Ｎ-型拡散層６を形成した後、シリコ
ン酸化膜を堆積してからエッチバックして、サイドウォ
ールスペーサ７を形成する。次ぎに、砒素を注入エネル
ギ５０ＫｅＶ、注入量４×１０15／cm2、注入角度０°
でイオン注入することにより、Ｎ+型拡散層８を形成す
る。
【００３９】その後、ＣＶＤ（Chemical Vapor Deposit
ion）法で厚さ３００Åの、ＴＥＯＳなどのシリコン酸
化膜を堆積して、第１絶縁膜層の下層９を形成してか
ら、厚さ８００Åのシリコン窒化膜を堆積して、第１絶
縁膜層の上層１０を形成する。そして、厚さ５０００Å
の、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１
を堆積する。次ぎに、シリコン窒化膜である反射防止膜
１２を堆積して、レジストマスクを用いた写真製版技術
でパターニングしてから、第１絶縁膜層の上層１０であ
るシリコン窒化膜よりもエッチング速度の早い二酸化シ
リコンのエッチングプロセスを用いて、ＲＩＥ（Reacti
ve Ion Etching）法でドライエッチングして、コンタク
トホール１３を開口する。
ion）法で厚さ３００Åの、ＴＥＯＳなどのシリコン酸
化膜を堆積して、第１絶縁膜層の下層９を形成してか
ら、厚さ８００Åのシリコン窒化膜を堆積して、第１絶
縁膜層の上層１０を形成する。そして、厚さ５０００Å
の、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１
を堆積する。次ぎに、シリコン窒化膜である反射防止膜
１２を堆積して、レジストマスクを用いた写真製版技術
でパターニングしてから、第１絶縁膜層の上層１０であ
るシリコン窒化膜よりもエッチング速度の早い二酸化シ
リコンのエッチングプロセスを用いて、ＲＩＥ（Reacti
ve Ion Etching）法でドライエッチングして、コンタク
トホール１３を開口する。
【００４０】ところで、シリコン窒化膜よりもエッチン
グ速度の早い二酸化シリコンのエッチングプロセスとし
ては、例えば、ｃ−Ｃ4Ｆ8、Ｃ3Ｆ8 、Ｃ3Ｆ6 、Ｃ5Ｆ
12、Ｃ4Ｆ8、Ｃ5Ｆ10、ＣＨＦ3などのフロロカーボン系
ガス、およびこれらの混合ガス、ならびにアルゴンＡ
ｒ、一酸化炭素ＣＯまたは酸素Ｏ2などとフロロカーボ
ン系ガスとの混合ガス、およびアルゴンＡｒ、一酸化炭
素ＣＯまたは酸素Ｏ2などと、これらのフロロカーボン
系ガスの混合ガスとの混合ガスを用いたドライエッチン
グプロセスがある。
グ速度の早い二酸化シリコンのエッチングプロセスとし
ては、例えば、ｃ−Ｃ4Ｆ8、Ｃ3Ｆ8 、Ｃ3Ｆ6 、Ｃ5Ｆ
12、Ｃ4Ｆ8、Ｃ5Ｆ10、ＣＨＦ3などのフロロカーボン系
ガス、およびこれらの混合ガス、ならびにアルゴンＡ
ｒ、一酸化炭素ＣＯまたは酸素Ｏ2などとフロロカーボ
ン系ガスとの混合ガス、およびアルゴンＡｒ、一酸化炭
素ＣＯまたは酸素Ｏ2などと、これらのフロロカーボン
系ガスの混合ガスとの混合ガスを用いたドライエッチン
グプロセスがある。
【００４１】そして図３に示すように、第１絶縁膜層の
上層１０であるシリコン窒化膜に対して十分にエッチン
グ選択比のとれるＴＥＯＳを堆積して全面エッチバック
することにより、サイドウォールスペーサ１４を形成す
る。
上層１０であるシリコン窒化膜に対して十分にエッチン
グ選択比のとれるＴＥＯＳを堆積して全面エッチバック
することにより、サイドウォールスペーサ１４を形成す
る。
【００４２】次ぎに、図４を参照して、サイドウォール
スペーサ１４をマスクとして、シリコン窒化膜である、
第１絶縁膜層の上層１０を、例えば、四弗化炭素（ＣＦ
4）ガスなどを用いたＲＩＥ法でドライエッチングし
て、コンタクトホール１５を形成する。この時、シリコ
ン窒化膜である反射防止膜１２も同時に除去される。
スペーサ１４をマスクとして、シリコン窒化膜である、
第１絶縁膜層の上層１０を、例えば、四弗化炭素（ＣＦ
4）ガスなどを用いたＲＩＥ法でドライエッチングし
て、コンタクトホール１５を形成する。この時、シリコ
ン窒化膜である反射防止膜１２も同時に除去される。
【００４３】そして図５に示すように、第１絶縁膜層の
上層１０であるシリコン窒化膜をマスクとして、ＴＥＯ
Ｓなどのシリコン酸化膜の、第１絶縁膜層の下層９をＲ
ＩＥ法でドライエッチングして、コンタクトホール１６
を形成する。
上層１０であるシリコン窒化膜をマスクとして、ＴＥＯ
Ｓなどのシリコン酸化膜の、第１絶縁膜層の下層９をＲ
ＩＥ法でドライエッチングして、コンタクトホール１６
を形成する。
【００４４】このとき、第１絶縁膜層の上層１０である
シリコン窒化膜の下にシリコン酸化膜の、第１絶縁膜層
の下層９を形成しているのは、シリコン基板１の上に、
直接シリコン窒化膜１０を形成すると、シリコン窒化膜
１０を四弗化炭素ガスを用いてドライエッチングにより
除去する時に、シリコン基板１の表面に結晶欠陥を誘起
させるダメージを与える可能性があるが、シリコン基板
１とシリコン窒化膜１０との間にシリコン酸化膜９をを
形成すると、シリコン窒化膜１０をドライエッチングす
る際に、シリコン基板１にダメージを与えることがない
からである。
シリコン窒化膜の下にシリコン酸化膜の、第１絶縁膜層
の下層９を形成しているのは、シリコン基板１の上に、
直接シリコン窒化膜１０を形成すると、シリコン窒化膜
１０を四弗化炭素ガスを用いてドライエッチングにより
除去する時に、シリコン基板１の表面に結晶欠陥を誘起
させるダメージを与える可能性があるが、シリコン基板
１とシリコン窒化膜１０との間にシリコン酸化膜９をを
形成すると、シリコン窒化膜１０をドライエッチングす
る際に、シリコン基板１にダメージを与えることがない
からである。
【００４５】最後に、ＴＥＯＳなどのシリコン酸化膜の
第２絶縁膜層１１上とコンタクトホール１６内に、ポリ
シリコンである導電層１７とタングステンシリサイドＷ
Ｓｉである導電層１８を形成して、前記コンタクトホー
ル１６を介して、導電層１７と１８をＰ型シリコン基板
１に形成されたＮ+型拡散層８と電気的に接続して、図
６に示される半導体装置が形成される。
第２絶縁膜層１１上とコンタクトホール１６内に、ポリ
シリコンである導電層１７とタングステンシリサイドＷ
Ｓｉである導電層１８を形成して、前記コンタクトホー
ル１６を介して、導電層１７と１８をＰ型シリコン基板
１に形成されたＮ+型拡散層８と電気的に接続して、図
６に示される半導体装置が形成される。
【００４６】以上説明したように、この実施の形態１に
おける半導体装置およびその製造方法によれば、セルフ
アライン開口方式を基本にしているので、アスペクト比
の高くないエッチングで、周辺回路領域において導電層
がゲート電極と短絡することがなく、低抵抗なコンタク
トホールが得られる。また、ＴＥＯＳなどのシリコン酸
化膜の第２絶縁膜層１１の有する孔の内側壁にサイドウ
ォールスペーサ１４を形成したので、写真製版の解像度
よりも小さなコンタクトホールを、導電層１７、１８が
記憶素子領域においてもゲート電極４と短絡することが
なく、所望の大きさに安定して形成できるとともに、コ
ンタクトホール１６においてステップカバリッジの良好
な高集積度の半導体装置を実現できる。
おける半導体装置およびその製造方法によれば、セルフ
アライン開口方式を基本にしているので、アスペクト比
の高くないエッチングで、周辺回路領域において導電層
がゲート電極と短絡することがなく、低抵抗なコンタク
トホールが得られる。また、ＴＥＯＳなどのシリコン酸
化膜の第２絶縁膜層１１の有する孔の内側壁にサイドウ
ォールスペーサ１４を形成したので、写真製版の解像度
よりも小さなコンタクトホールを、導電層１７、１８が
記憶素子領域においてもゲート電極４と短絡することが
なく、所望の大きさに安定して形成できるとともに、コ
ンタクトホール１６においてステップカバリッジの良好
な高集積度の半導体装置を実現できる。
【００４７】また、上記実施の形態１では、ＴＥＯＳな
どのシリコン酸化膜の、第１絶縁膜層の下層９の膜厚が
３００Åの場合について説明したが、この膜厚は０〜５
００Åであれば、どんな膜厚でもよい。また、シリコン
窒化膜である、第１絶縁膜層の上層１０の膜厚が８００
Åの場合について説明したが、この膜厚は１００〜１０
００Åであれば、どんな膜厚でもよい。さらに、ゲート
電極４は、ここに説明した不純物を含有させたポリシリ
コン以外に、シリサイドや金属膜であっても、またそれ
らの積層膜であってもよい。
どのシリコン酸化膜の、第１絶縁膜層の下層９の膜厚が
３００Åの場合について説明したが、この膜厚は０〜５
００Åであれば、どんな膜厚でもよい。また、シリコン
窒化膜である、第１絶縁膜層の上層１０の膜厚が８００
Åの場合について説明したが、この膜厚は１００〜１０
００Åであれば、どんな膜厚でもよい。さらに、ゲート
電極４は、ここに説明した不純物を含有させたポリシリ
コン以外に、シリサイドや金属膜であっても、またそれ
らの積層膜であってもよい。
【００４８】また、絶縁膜５はシリコン酸化膜以外に、
シリコン窒化膜やシリコンオキシナイトライド膜であっ
ても、またそれらの積層膜であってもよい。さらに、サ
イドウォールスペーサ７はシリコン酸化膜以外に、シリ
コン窒化膜やシリコンオキシナイトライド膜であって
も、またそれらの積層膜であっても、また、形成しなく
てもよい。さらに、第２絶縁膜層１１は、ＴＥＯＳ以外
にＢＰＴＥＯＳであっても、またＴＥＯＳとＢＰＴＥＯ
Ｓの積層膜であってもよい。また、サイドウォールスペ
ーサ１４は、ＴＥＯＳ以外にポリシリコンで形成しても
よい。なお、絶縁膜５と第１絶縁膜層の下層９は形成し
なくとも、２層以上の積層膜であってもよく、上記実施
の形態１と同様の効果を奏する。
シリコン窒化膜やシリコンオキシナイトライド膜であっ
ても、またそれらの積層膜であってもよい。さらに、サ
イドウォールスペーサ７はシリコン酸化膜以外に、シリ
コン窒化膜やシリコンオキシナイトライド膜であって
も、またそれらの積層膜であっても、また、形成しなく
てもよい。さらに、第２絶縁膜層１１は、ＴＥＯＳ以外
にＢＰＴＥＯＳであっても、またＴＥＯＳとＢＰＴＥＯ
Ｓの積層膜であってもよい。また、サイドウォールスペ
ーサ１４は、ＴＥＯＳ以外にポリシリコンで形成しても
よい。なお、絶縁膜５と第１絶縁膜層の下層９は形成し
なくとも、２層以上の積層膜であってもよく、上記実施
の形態１と同様の効果を奏する。
【００４９】また、この実施の形態１では、第２絶縁膜
層１１の有する孔がその下層のゲート電極と重なる場合
について述べたが、下層のゲート電極の間隔が広くて、
第２絶縁膜層１１の有する孔がその下層のゲート電極と
重ならない場合でも、従来のセルフアライン開口方式と
比較して、コンタクトホールを形成する時のアライメン
ト余裕が向上するという効果がある。
層１１の有する孔がその下層のゲート電極と重なる場合
について述べたが、下層のゲート電極の間隔が広くて、
第２絶縁膜層１１の有する孔がその下層のゲート電極と
重ならない場合でも、従来のセルフアライン開口方式と
比較して、コンタクトホールを形成する時のアライメン
ト余裕が向上するという効果がある。
【００５０】実施の形態２．次ぎに、図７を用いて、こ
の発明の実施の形態２について説明する。図７は、この
実施の形態２における半導体装置を示す断面図である。
の発明の実施の形態２について説明する。図７は、この
実施の形態２における半導体装置を示す断面図である。
【００５１】図７を参照して、前記実施の形態１では、
コンタクトホール１６内にサイドウォールスペーサ１４
を残していたが、この実施の形態２では、コンタクトホ
ール１９内にサイドウォールスペーサ１４を残していな
い。それ以外の構造に関しては、図１に示される実施の
形態１と同様である。
コンタクトホール１６内にサイドウォールスペーサ１４
を残していたが、この実施の形態２では、コンタクトホ
ール１９内にサイドウォールスペーサ１４を残していな
い。それ以外の構造に関しては、図１に示される実施の
形態１と同様である。
【００５２】次ぎに、図８から図１３を用いて、上記の
半導体装置の製造方法について説明する。図８から図１
３は、図７に示される半導体装置の製造工程の第１工程
から第６工程を示す断面図である。
半導体装置の製造方法について説明する。図８から図１
３は、図７に示される半導体装置の製造工程の第１工程
から第６工程を示す断面図である。
【００５３】まず図８を参照して、前記実施の形態１の
場合と同様の工程を経て、コンタクトホール１３を形成
する。そして図９に示すように、シリコン窒化膜であ
る、第１絶縁膜層の上層１０に対して十分にエッチング
選択比がとれ、かつＴＥＯＳなどのシリコン酸化膜の第
２絶縁膜層１１に対してエッチング選択比がとれるＢＰ
ＴＥＯＳを堆積し、全面にエッチバックしてサイドウォ
ールスペーサ１４を形成する。
場合と同様の工程を経て、コンタクトホール１３を形成
する。そして図９に示すように、シリコン窒化膜であ
る、第１絶縁膜層の上層１０に対して十分にエッチング
選択比がとれ、かつＴＥＯＳなどのシリコン酸化膜の第
２絶縁膜層１１に対してエッチング選択比がとれるＢＰ
ＴＥＯＳを堆積し、全面にエッチバックしてサイドウォ
ールスペーサ１４を形成する。
【００５４】次に、図１０を参照して、サイドウォール
スペーサ１４をマスクとして、シリコン窒化膜である、
第１絶縁膜層の上層１０を、例えば、四弗化炭素（ＣＦ
4）ガスなどを用いたＲＩＥ法でドライエッチングし
て、コンタクトホール１５を形成する。この時、シリコ
ン窒化膜である反射防止膜１２も同時に除去される。そ
して図１１に示すように、ＴＥＯＳなどのシリコン酸化
膜の第２絶縁膜層１１に対してエッチング選択比のとれ
る気相弗酸でサイドウォールスペーサ１４のみを除去す
る。
スペーサ１４をマスクとして、シリコン窒化膜である、
第１絶縁膜層の上層１０を、例えば、四弗化炭素（ＣＦ
4）ガスなどを用いたＲＩＥ法でドライエッチングし
て、コンタクトホール１５を形成する。この時、シリコ
ン窒化膜である反射防止膜１２も同時に除去される。そ
して図１１に示すように、ＴＥＯＳなどのシリコン酸化
膜の第２絶縁膜層１１に対してエッチング選択比のとれ
る気相弗酸でサイドウォールスペーサ１４のみを除去す
る。
【００５５】次に、図１２に示すように、シリコン窒化
膜である、第１絶縁膜層の上層１０をマスクとして、Ｔ
ＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９
をＲＩＥ法でドライエッチングして、コンタクトホール
１９を形成する。
膜である、第１絶縁膜層の上層１０をマスクとして、Ｔ
ＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９
をＲＩＥ法でドライエッチングして、コンタクトホール
１９を形成する。
【００５６】このとき、第１絶縁膜層の上層１０である
シリコン窒化膜の下にシリコン酸化膜の、第１絶縁膜層
の下層９を形成しているのは、シリコン基板１の上に、
直接シリコン窒化膜１０を形成すると、シリコン窒化膜
１０を四弗化炭素ガスを用いてドライエッチングにより
除去する時に、シリコン基板１の表面に結晶欠陥を誘起
させるダメージを与える可能性があるが、シリコン基板
１とシリコン窒化膜１０との間にシリコン酸化膜９をを
形成すると、シリコン窒化膜１０をドライエッチングす
る際に、シリコン基板１にダメージを与えることがない
からである。
シリコン窒化膜の下にシリコン酸化膜の、第１絶縁膜層
の下層９を形成しているのは、シリコン基板１の上に、
直接シリコン窒化膜１０を形成すると、シリコン窒化膜
１０を四弗化炭素ガスを用いてドライエッチングにより
除去する時に、シリコン基板１の表面に結晶欠陥を誘起
させるダメージを与える可能性があるが、シリコン基板
１とシリコン窒化膜１０との間にシリコン酸化膜９をを
形成すると、シリコン窒化膜１０をドライエッチングす
る際に、シリコン基板１にダメージを与えることがない
からである。
【００５７】最後に、ＴＥＯＳなどのシリコン酸化膜の
第２絶縁膜層１１上と前記コンタクトホール１９内に、
ポリシリコンである導電層１７とタングステンシリサイ
ドＷＳｉである導電層１８を形成して、前記コンタクト
ホール１９を介して、導電層１７と１８をＰ型シリコン
基板１に形成されたＮ+ 型拡散層８と電気的に接続し
て、図１３に示される半導体装置が形成される。
第２絶縁膜層１１上と前記コンタクトホール１９内に、
ポリシリコンである導電層１７とタングステンシリサイ
ドＷＳｉである導電層１８を形成して、前記コンタクト
ホール１９を介して、導電層１７と１８をＰ型シリコン
基板１に形成されたＮ+ 型拡散層８と電気的に接続し
て、図１３に示される半導体装置が形成される。
【００５８】以上説明したように、この実施の形態２に
おける半導体装置およびその製造方法によれば、セルフ
アライン開口方式を基本にしているので、アスペクト比
の高くないエッチングで、周辺回路領域において導電層
がゲート電極と短絡することがなく、低抵抗なコンタク
トホールが得られる。特にこの実施の形態２におけるコ
ンタクトホール１９では、サイドウォールスペーサ１４
を最終的に除去しているので、前記実施の形態１におけ
るコンタクトホール１６よりも低抵抗となる。また、Ｔ
ＥＯＳの第２絶縁膜層１１の有する孔の内側壁にサイド
ウォールスペーサ１４を形成してから除去したので、写
真製版の解像度よりも小さなコンタクトホールを、導電
層１７、１８が記憶素子領域においてもゲート電極４と
短絡することがなく、所望の大きさに安定して形成でき
るとともに、コンタクトホール１９においてステップカ
バリッジの良好な高集積度の半導体装置を実現できる。
おける半導体装置およびその製造方法によれば、セルフ
アライン開口方式を基本にしているので、アスペクト比
の高くないエッチングで、周辺回路領域において導電層
がゲート電極と短絡することがなく、低抵抗なコンタク
トホールが得られる。特にこの実施の形態２におけるコ
ンタクトホール１９では、サイドウォールスペーサ１４
を最終的に除去しているので、前記実施の形態１におけ
るコンタクトホール１６よりも低抵抗となる。また、Ｔ
ＥＯＳの第２絶縁膜層１１の有する孔の内側壁にサイド
ウォールスペーサ１４を形成してから除去したので、写
真製版の解像度よりも小さなコンタクトホールを、導電
層１７、１８が記憶素子領域においてもゲート電極４と
短絡することがなく、所望の大きさに安定して形成でき
るとともに、コンタクトホール１９においてステップカ
バリッジの良好な高集積度の半導体装置を実現できる。
【００５９】また、上記実施の形態２では、ＴＥＯＳな
どのシリコン酸化膜の、第１絶縁膜層の下層９の膜厚が
３００Åの場合について説明したが、この膜厚は０〜５
００Åであれば、どんな膜厚でもよい。また、シリコン
窒化膜である、第１絶縁膜層の上層１０の膜厚が８００
Åの場合について説明したが、この膜厚は１００〜１０
００Åであれば、どんな膜厚でもよい。さらに、ゲート
電極４は、ここに説明した不純物を含有させたポリシリ
コン以外に、シリサイドや金属膜であっても、またそれ
らの積層膜であってもよい。
どのシリコン酸化膜の、第１絶縁膜層の下層９の膜厚が
３００Åの場合について説明したが、この膜厚は０〜５
００Åであれば、どんな膜厚でもよい。また、シリコン
窒化膜である、第１絶縁膜層の上層１０の膜厚が８００
Åの場合について説明したが、この膜厚は１００〜１０
００Åであれば、どんな膜厚でもよい。さらに、ゲート
電極４は、ここに説明した不純物を含有させたポリシリ
コン以外に、シリサイドや金属膜であっても、またそれ
らの積層膜であってもよい。
【００６０】また、絶縁膜５はシリコン酸化膜以外に、
シリコン窒化膜やシリコンオキシナイトライド膜であっ
ても、またそれらの積層膜であってもよい。さらに、サ
イドウォールスペーサ７はシリコン酸化膜以外に、シリ
コン窒化膜やシリコンオキシナイトライド膜であって
も、またそれらの積層膜であっても、また、形成しなく
てもよい。さらに、第２絶縁膜層１１は、ＴＥＯＳ以外
にＢＰＴＥＯＳであっても、またＴＥＯＳとＢＰＴＥＯ
Ｓの積層膜であってもよい。また、サイドウォールスペ
ーサ１４は、ＢＰＴＥＯＳ以外にポリシリコンで形成し
てもよい。なお、絶縁膜５と第１絶縁膜層の下層９は形
成しなくとも、２層以上の積層膜であってもよく、上記
実施の形態２と同様の効果を奏する。
シリコン窒化膜やシリコンオキシナイトライド膜であっ
ても、またそれらの積層膜であってもよい。さらに、サ
イドウォールスペーサ７はシリコン酸化膜以外に、シリ
コン窒化膜やシリコンオキシナイトライド膜であって
も、またそれらの積層膜であっても、また、形成しなく
てもよい。さらに、第２絶縁膜層１１は、ＴＥＯＳ以外
にＢＰＴＥＯＳであっても、またＴＥＯＳとＢＰＴＥＯ
Ｓの積層膜であってもよい。また、サイドウォールスペ
ーサ１４は、ＢＰＴＥＯＳ以外にポリシリコンで形成し
てもよい。なお、絶縁膜５と第１絶縁膜層の下層９は形
成しなくとも、２層以上の積層膜であってもよく、上記
実施の形態２と同様の効果を奏する。
【００６１】また、この実施の形態２では、第２絶縁膜
層１１の有する孔がその下層のゲート電極と重なる場合
について述べたが、下層のゲート電極の間隔が広くて、
第２絶縁膜層１１の有する孔がその下層のゲート電極と
重ならない場合でも、従来のセルフアライン開口方式と
比較して、コンタクトホールを形成する時のアライメン
ト余裕が向上するという効果がある。
層１１の有する孔がその下層のゲート電極と重なる場合
について述べたが、下層のゲート電極の間隔が広くて、
第２絶縁膜層１１の有する孔がその下層のゲート電極と
重ならない場合でも、従来のセルフアライン開口方式と
比較して、コンタクトホールを形成する時のアライメン
ト余裕が向上するという効果がある。
【００６２】実施の形態３．次ぎに、図１４を用いて、
この発明の実施の形態３について説明する。図１４は、
この実施の形態３における半導体装置を示す断面図であ
る。
この発明の実施の形態３について説明する。図１４は、
この実施の形態３における半導体装置を示す断面図であ
る。
【００６３】図１４を参照して、前記実施の形態１で
は、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１
の有する孔の内側壁にサイドウォールスペーサを形成し
たが、この実施の形態３では、シリコン窒化膜である、
第１絶縁膜層の上層１０の有する孔の大きさが、ＴＥＯ
Ｓの第２絶縁膜層１１の有する孔の大きさとほぼ同じで
あって、サイドウォールスペーサ１４が、ＴＥＯＳの第
２絶縁膜層１１の有する孔の内側壁と、シリコン窒化膜
である、第１絶縁膜層の上層１０の有する孔の内側壁と
に渡って形成されていて、第１絶縁膜層の上層１０がサ
イドウォールスペーサ１４の内側壁に露出していない。
それ以外の構造に関しては、図１に示される前記実施の
形態１と同様である。
は、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１
の有する孔の内側壁にサイドウォールスペーサを形成し
たが、この実施の形態３では、シリコン窒化膜である、
第１絶縁膜層の上層１０の有する孔の大きさが、ＴＥＯ
Ｓの第２絶縁膜層１１の有する孔の大きさとほぼ同じで
あって、サイドウォールスペーサ１４が、ＴＥＯＳの第
２絶縁膜層１１の有する孔の内側壁と、シリコン窒化膜
である、第１絶縁膜層の上層１０の有する孔の内側壁と
に渡って形成されていて、第１絶縁膜層の上層１０がサ
イドウォールスペーサ１４の内側壁に露出していない。
それ以外の構造に関しては、図１に示される前記実施の
形態１と同様である。
【００６４】次ぎに、図１５から図１９を用いて、上記
の半導体装置の製造方法について説明する。図１５から
図１９は、図１４に示される半導体装置の製造工程の第
１工程から第５工程を示す断面図である。
の半導体装置の製造方法について説明する。図１５から
図１９は、図１４に示される半導体装置の製造工程の第
１工程から第５工程を示す断面図である。
【００６５】まず図１５を参照して、前記実施の形態１
の場合と同様の工程を経て、コンタクトホール１３を形
成する。そして図１６に示すように、コンタクトホール
１３を形成した時のレジストマスク（図示せず）を用
い、エッチングガスを変えて、シリコン窒化膜である、
第１絶縁膜層の上層１０を、例えば、四弗化炭素（ＣＦ
4 ）ガスなどを用いたＲＩＥ法でドライエッチングし
て、コンタクトホール２０を形成する。その後レジスト
を除去してから、シリコン窒化膜である反射防止膜１２
を除去する。
の場合と同様の工程を経て、コンタクトホール１３を形
成する。そして図１６に示すように、コンタクトホール
１３を形成した時のレジストマスク（図示せず）を用
い、エッチングガスを変えて、シリコン窒化膜である、
第１絶縁膜層の上層１０を、例えば、四弗化炭素（ＣＦ
4 ）ガスなどを用いたＲＩＥ法でドライエッチングし
て、コンタクトホール２０を形成する。その後レジスト
を除去してから、シリコン窒化膜である反射防止膜１２
を除去する。
【００６６】次に、図１７を参照して、ＴＥＯＳを１５
００Å堆積して全面エッチバックすることにより、ＴＥ
ＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する
孔の内側壁と、シリコン窒化膜である、第１絶縁膜層の
上層１０の有する孔の内側壁とに渡ってサイドウォール
スペーサ１４を形成する。この時、サイドウォールスペ
ーサ１４を絶縁膜で形成すれば、たとえゲート電極４が
前工程で露出するようなことがあっても、その露出部分
はこのサイドウォールスペーサ１４で覆われることにな
るので、この後コンタクトホール内に形成される導電層
とこのゲート電極４とが、電気的に短絡することはな
い。
００Å堆積して全面エッチバックすることにより、ＴＥ
ＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する
孔の内側壁と、シリコン窒化膜である、第１絶縁膜層の
上層１０の有する孔の内側壁とに渡ってサイドウォール
スペーサ１４を形成する。この時、サイドウォールスペ
ーサ１４を絶縁膜で形成すれば、たとえゲート電極４が
前工程で露出するようなことがあっても、その露出部分
はこのサイドウォールスペーサ１４で覆われることにな
るので、この後コンタクトホール内に形成される導電層
とこのゲート電極４とが、電気的に短絡することはな
い。
【００６７】そして、図１８に示すように、ＲＩＥ法に
より、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層
の下層９をドライエッチングして、コンタクトホール２
１を形成する。
より、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層
の下層９をドライエッチングして、コンタクトホール２
１を形成する。
【００６８】最後に、ＴＥＯＳなどのシリコン酸化膜の
第２絶縁膜層１１上とコンタクトホール２１内に、ポリ
シリコンである導電層１７とタングステンシリサイドＷ
Ｓｉである導電層１８を形成して、前記コンタクトホー
ル２１を介して、導電層１７と１８をＰ型シリコン基板
１に形成されたＮ+型拡散層８と電気的に接続して、図
１９に示される半導体装置が形成される。
第２絶縁膜層１１上とコンタクトホール２１内に、ポリ
シリコンである導電層１７とタングステンシリサイドＷ
Ｓｉである導電層１８を形成して、前記コンタクトホー
ル２１を介して、導電層１７と１８をＰ型シリコン基板
１に形成されたＮ+型拡散層８と電気的に接続して、図
１９に示される半導体装置が形成される。
【００６９】以上説明したように、この実施の形態３に
おける半導体装置およびその製造方法によれば、セルフ
アライン開口方式を基本にしているので、アスペクト比
の高くないエッチングで、周辺回路領域において導電層
がゲート電極と短絡することがなく、低抵抗なコンタク
トホールが得られる。また、前記実施の形態１では、図
５に示すように、第１絶縁膜層の上層１０であるシリコ
ン窒化膜をマスクとして、ＴＥＯＳなどのシリコン酸化
膜の、第１絶縁膜層の下層９をＲＩＥ法でドライエッチ
ングして、コンタクトホール１６を形成する時に、サイ
ドウォールスペーサ１４も多少エッチングされて、サイ
ドウォールスペーサ１４と第１絶縁膜層の上層１０であ
るシリコン窒化膜との境界部分に段差が発生することが
あるが、この実施の形態３では、ＴＥＯＳなどのシリコ
ン酸化膜の第２絶縁膜層１１の有する孔の内側壁と、シ
リコン窒化膜である、第１絶縁膜層の上層１０の有する
孔の内側壁とに渡ってサイドウォールスペーサ１４を形
成して、第１絶縁膜層の上層１０がサイドウォールスペ
ーサ１４の内側壁に露出しないようにしたので、コンタ
クトホール２１は、シリコン基板部から上層部に渡って
開口径が滑らかに大きくなる順テーパ状になり、前記実
施の形態１におけるコンタクトホール１６よりも、ステ
ップカバリッジが良好になるとともに、写真製版の解像
度よりも小さなコンタクトホールを、導電層１７、１８
が記憶素子領域においてもゲート電極４と短絡すること
がなく、所望の大きさに安定して形成できる。
おける半導体装置およびその製造方法によれば、セルフ
アライン開口方式を基本にしているので、アスペクト比
の高くないエッチングで、周辺回路領域において導電層
がゲート電極と短絡することがなく、低抵抗なコンタク
トホールが得られる。また、前記実施の形態１では、図
５に示すように、第１絶縁膜層の上層１０であるシリコ
ン窒化膜をマスクとして、ＴＥＯＳなどのシリコン酸化
膜の、第１絶縁膜層の下層９をＲＩＥ法でドライエッチ
ングして、コンタクトホール１６を形成する時に、サイ
ドウォールスペーサ１４も多少エッチングされて、サイ
ドウォールスペーサ１４と第１絶縁膜層の上層１０であ
るシリコン窒化膜との境界部分に段差が発生することが
あるが、この実施の形態３では、ＴＥＯＳなどのシリコ
ン酸化膜の第２絶縁膜層１１の有する孔の内側壁と、シ
リコン窒化膜である、第１絶縁膜層の上層１０の有する
孔の内側壁とに渡ってサイドウォールスペーサ１４を形
成して、第１絶縁膜層の上層１０がサイドウォールスペ
ーサ１４の内側壁に露出しないようにしたので、コンタ
クトホール２１は、シリコン基板部から上層部に渡って
開口径が滑らかに大きくなる順テーパ状になり、前記実
施の形態１におけるコンタクトホール１６よりも、ステ
ップカバリッジが良好になるとともに、写真製版の解像
度よりも小さなコンタクトホールを、導電層１７、１８
が記憶素子領域においてもゲート電極４と短絡すること
がなく、所望の大きさに安定して形成できる。
【００７０】また、上記実施の形態３では、ＴＥＯＳな
どのシリコン酸化膜の、第１絶縁膜層の下層９の膜厚が
３００Åの場合について説明したが、この膜厚は５０〜
５００Åであれば、どんな膜厚でもよい。また、シリコ
ン窒化膜である、第１絶縁膜層の上層１０の膜厚が８０
０Åの場合について説明したが、この膜厚は１００〜１
０００Åであれば、どんな膜厚でもよい。さらに、ゲー
ト電極４は、ここに説明した不純物を含有させたポリシ
リコン以外に、シリサイドや金属膜であっても、またそ
れらの積層膜であってもよい。
どのシリコン酸化膜の、第１絶縁膜層の下層９の膜厚が
３００Åの場合について説明したが、この膜厚は５０〜
５００Åであれば、どんな膜厚でもよい。また、シリコ
ン窒化膜である、第１絶縁膜層の上層１０の膜厚が８０
０Åの場合について説明したが、この膜厚は１００〜１
０００Åであれば、どんな膜厚でもよい。さらに、ゲー
ト電極４は、ここに説明した不純物を含有させたポリシ
リコン以外に、シリサイドや金属膜であっても、またそ
れらの積層膜であってもよい。
【００７１】また、絶縁膜５はシリコン酸化膜以外に、
シリコン窒化膜やシリコンオキシナイトライド膜であっ
ても、またそれらの積層膜であってもよい。さらに、サ
イドウォールスペーサ７はシリコン酸化膜以外に、シリ
コン窒化膜やシリコンオキシナイトライド膜であって
も、またそれらの積層膜であっても、また、形成しなく
てもよい。さらに、第２絶縁膜層１１は、ＴＥＯＳ以外
にＢＰＴＥＯＳであっても、またＴＥＯＳとＢＰＴＥＯ
Ｓの積層膜であってもよい。また、サイドウォールスペ
ーサ１４は、ＴＥＯＳ以外にポリシリコンで形成しても
よい。なお、絶縁膜５と第１絶縁膜層の下層９は形成し
なくとも、２層以上の積層膜であってもよく、上記実施
の形態３と同様の効果を奏する。
シリコン窒化膜やシリコンオキシナイトライド膜であっ
ても、またそれらの積層膜であってもよい。さらに、サ
イドウォールスペーサ７はシリコン酸化膜以外に、シリ
コン窒化膜やシリコンオキシナイトライド膜であって
も、またそれらの積層膜であっても、また、形成しなく
てもよい。さらに、第２絶縁膜層１１は、ＴＥＯＳ以外
にＢＰＴＥＯＳであっても、またＴＥＯＳとＢＰＴＥＯ
Ｓの積層膜であってもよい。また、サイドウォールスペ
ーサ１４は、ＴＥＯＳ以外にポリシリコンで形成しても
よい。なお、絶縁膜５と第１絶縁膜層の下層９は形成し
なくとも、２層以上の積層膜であってもよく、上記実施
の形態３と同様の効果を奏する。
【００７２】また、この実施の形態３では、第２絶縁膜
層１１の有する孔がその下層のゲート電極と重なる場合
について述べたが、下層のゲート電極の間隔が広くて、
第２絶縁膜層１１の有する孔がその下層のゲート電極と
重ならない場合でも、従来のセルフアライン開口方式と
比較して、コンタクトホールを形成する時のアライメン
ト余裕が向上するという効果がある。
層１１の有する孔がその下層のゲート電極と重なる場合
について述べたが、下層のゲート電極の間隔が広くて、
第２絶縁膜層１１の有する孔がその下層のゲート電極と
重ならない場合でも、従来のセルフアライン開口方式と
比較して、コンタクトホールを形成する時のアライメン
ト余裕が向上するという効果がある。
【００７３】実施の形態４．次ぎに、図２０を用いて、
この発明の実施の形態４について説明する。図２０は、
この実施の形態４における半導体装置を示す断面図であ
る。
この発明の実施の形態４について説明する。図２０は、
この実施の形態４における半導体装置を示す断面図であ
る。
【００７４】図２０を参照して、図１４に示される前記
実施の形態３における半導体装置と異なるのは、シリコ
ン窒化膜である、第１絶縁膜層の上層１０の有する孔
が、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１
の有する孔よりも大きく形成されていることである。そ
れ以外の構造に関しては、図１４に示される実施の形態
３と同様である。
実施の形態３における半導体装置と異なるのは、シリコ
ン窒化膜である、第１絶縁膜層の上層１０の有する孔
が、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１
の有する孔よりも大きく形成されていることである。そ
れ以外の構造に関しては、図１４に示される実施の形態
３と同様である。
【００７５】次ぎに、図２１から図２５を用いて、上記
の半導体装置の製造方法について説明する。図２１から
図２５は、図２０に示される半導体装置の製造工程の第
１工程から第５工程を示す断面図である。
の半導体装置の製造方法について説明する。図２１から
図２５は、図２０に示される半導体装置の製造工程の第
１工程から第５工程を示す断面図である。
【００７６】まず図２１を参照して、前記実施の形態１
の場合と同様の工程を経て、コンタクトホール１３を形
成する。そして図２２に示すように、レジストを除去し
てから、熱りん酸でウエットエッチングしてコンタクト
ホール２２を開口する。この時、シリコン窒化膜である
反射防止膜１２も同時に除去される。この様なウエット
エッチングを行うと、ドライエッチングにおけるプラズ
マダメージが発生せず、また、第２絶縁膜層１１や第１
絶縁膜層の下層９であるシリコン酸化膜に対してエッチ
ング選択比を大きくとれるという利点がある。
の場合と同様の工程を経て、コンタクトホール１３を形
成する。そして図２２に示すように、レジストを除去し
てから、熱りん酸でウエットエッチングしてコンタクト
ホール２２を開口する。この時、シリコン窒化膜である
反射防止膜１２も同時に除去される。この様なウエット
エッチングを行うと、ドライエッチングにおけるプラズ
マダメージが発生せず、また、第２絶縁膜層１１や第１
絶縁膜層の下層９であるシリコン酸化膜に対してエッチ
ング選択比を大きくとれるという利点がある。
【００７７】次に、図２３を参照して、ＴＥＯＳを１５
００Ａ堆積して全面エッチバックすることにより、ＴＥ
ＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する
孔の内側壁と、シリコン窒化膜である、第１絶縁膜層の
上層１０の有する孔の内側壁とに渡ってサイドウォール
スペーサ１４を形成する。この時、サイドウォールスペ
ーサ１４を絶縁膜で形成すれば、たとえゲート電極４が
前工程で露出するようなことがあっても、その露出部分
はこのサイドウォールスペーサ１４で覆われることにな
るので、この後コンタクトホール内に形成される導電層
とこのゲート電極４とが、電気的に短絡することはな
い。
００Ａ堆積して全面エッチバックすることにより、ＴＥ
ＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する
孔の内側壁と、シリコン窒化膜である、第１絶縁膜層の
上層１０の有する孔の内側壁とに渡ってサイドウォール
スペーサ１４を形成する。この時、サイドウォールスペ
ーサ１４を絶縁膜で形成すれば、たとえゲート電極４が
前工程で露出するようなことがあっても、その露出部分
はこのサイドウォールスペーサ１４で覆われることにな
るので、この後コンタクトホール内に形成される導電層
とこのゲート電極４とが、電気的に短絡することはな
い。
【００７８】そして、図２４に示すように、希弗酸で、
ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層
９をウエットエッチングして、コンタクトホール２３を
形成する。
ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層
９をウエットエッチングして、コンタクトホール２３を
形成する。
【００７９】最後に、ＴＥＯＳなどのシリコン酸化膜の
第２絶縁膜層１１上と前記コンタクトホール２３内に、
ポリシリコンである導電層１７とタングステンシリサイ
ドＷＳｉである導電層１８を形成して、前記コンタクト
ホール２３を介して、導電層１７と１８をＰ型シリコン
基板１に形成されたＮ+ 型拡散層８と電気的に接続し
て、図２５に示される半導体装置が形成される。
第２絶縁膜層１１上と前記コンタクトホール２３内に、
ポリシリコンである導電層１７とタングステンシリサイ
ドＷＳｉである導電層１８を形成して、前記コンタクト
ホール２３を介して、導電層１７と１８をＰ型シリコン
基板１に形成されたＮ+ 型拡散層８と電気的に接続し
て、図２５に示される半導体装置が形成される。
【００８０】以上説明したように、この実施の形態４に
おける半導体装置およびその製造方法によれば、セルフ
アライン開口方式を基本にしているので、アスペクト比
の高くないエッチングで、周辺回路領域において導電層
がゲート電極と短絡することがなく、低抵抗なコンタク
トホールが得られる。また、第１絶縁膜層の上層１０を
ウエットエッチングで形成したので、ドライエッチング
におけるプラズマダメージが発生しないのみならず、第
２絶縁膜層１１や第１絶縁膜層の下層９であるシリコン
酸化膜に対してエッチング選択比を大きくとることがで
きる。
おける半導体装置およびその製造方法によれば、セルフ
アライン開口方式を基本にしているので、アスペクト比
の高くないエッチングで、周辺回路領域において導電層
がゲート電極と短絡することがなく、低抵抗なコンタク
トホールが得られる。また、第１絶縁膜層の上層１０を
ウエットエッチングで形成したので、ドライエッチング
におけるプラズマダメージが発生しないのみならず、第
２絶縁膜層１１や第１絶縁膜層の下層９であるシリコン
酸化膜に対してエッチング選択比を大きくとることがで
きる。
【００８１】さらに、前記実施の形態１では、図５に示
すように、第１絶縁膜層の上層１０であるシリコン窒化
膜をマスクとして、ＴＥＯＳなどのシリコン酸化膜の、
第１絶縁膜層の下層９をＲＩＥ法でドライエッチングし
て、コンタクトホール１６を形成する時に、サイドウォ
ールスペーサ１４も多少エッチングされて、サイドウォ
ールスペーサ１４と第１絶縁膜層の上層１０であるシリ
コン窒化膜との境界部分に段差が発生することがある
が、この実施の形態４では、ＴＥＯＳなどのシリコン酸
化膜の第２絶縁膜層１１の有する孔の内側壁と、シリコ
ン窒化膜である、第１絶縁膜層の上層１０の有する孔の
内側壁とに渡ってサイドウォールスペーサ１４を形成し
て、第１絶縁膜層の上層１０がサイドウォールスペーサ
１４の内側壁に露出しないようにしたので、コンコンタ
クトホール２１は、シリコン基板部から上層部に渡って
開口径が滑らかに大きくなる順テーパ状になり、前記実
施の形態１におけるコンタクトホール１６よりも、ステ
ップカバリッジが良好になるとともに、写真製版の解像
度よりも小さなコンタクトホールを、導電層１７、１８
が記憶素子領域においてもゲート電極４と短絡すること
がなく、所望の大きさに安定して形成できる。
すように、第１絶縁膜層の上層１０であるシリコン窒化
膜をマスクとして、ＴＥＯＳなどのシリコン酸化膜の、
第１絶縁膜層の下層９をＲＩＥ法でドライエッチングし
て、コンタクトホール１６を形成する時に、サイドウォ
ールスペーサ１４も多少エッチングされて、サイドウォ
ールスペーサ１４と第１絶縁膜層の上層１０であるシリ
コン窒化膜との境界部分に段差が発生することがある
が、この実施の形態４では、ＴＥＯＳなどのシリコン酸
化膜の第２絶縁膜層１１の有する孔の内側壁と、シリコ
ン窒化膜である、第１絶縁膜層の上層１０の有する孔の
内側壁とに渡ってサイドウォールスペーサ１４を形成し
て、第１絶縁膜層の上層１０がサイドウォールスペーサ
１４の内側壁に露出しないようにしたので、コンコンタ
クトホール２１は、シリコン基板部から上層部に渡って
開口径が滑らかに大きくなる順テーパ状になり、前記実
施の形態１におけるコンタクトホール１６よりも、ステ
ップカバリッジが良好になるとともに、写真製版の解像
度よりも小さなコンタクトホールを、導電層１７、１８
が記憶素子領域においてもゲート電極４と短絡すること
がなく、所望の大きさに安定して形成できる。
【００８２】また、上記実施の形態４では、ＴＥＯＳな
どのシリコン酸化膜の、第１絶縁膜層の下層９の膜厚が
３００Åの場合について説明したが、この膜厚は５０〜
５００Åであれば、どんな膜厚でもよい。また、シリコ
ン窒化膜である、第１絶縁膜層の上層１０の膜厚が８０
０Åの場合について説明したが、この膜厚は１００〜１
０００Åであれば、どんな膜厚でもよい。さらに、ゲー
ト電極４は、ここに説明した不純物を含有させたポリシ
リコン以外に、シリサイドや金属膜であっても、またそ
れらの積層膜であってもよい。
どのシリコン酸化膜の、第１絶縁膜層の下層９の膜厚が
３００Åの場合について説明したが、この膜厚は５０〜
５００Åであれば、どんな膜厚でもよい。また、シリコ
ン窒化膜である、第１絶縁膜層の上層１０の膜厚が８０
０Åの場合について説明したが、この膜厚は１００〜１
０００Åであれば、どんな膜厚でもよい。さらに、ゲー
ト電極４は、ここに説明した不純物を含有させたポリシ
リコン以外に、シリサイドや金属膜であっても、またそ
れらの積層膜であってもよい。
【００８３】また、絶縁膜５はシリコン酸化膜以外に、
シリコン窒化膜やシリコンオキシナイトライド膜であっ
ても、またそれらの積層膜であってもよい。さらに、サ
イドウォールスペーサ７はシリコン酸化膜以外に、シリ
コン窒化膜やシリコンオキシナイトライド膜であって
も、またそれらの積層膜であっても、また、形成しなく
てもよい。さらに、第２絶縁膜層１１は、ＴＥＯＳ以外
にＢＰＴＥＯＳであっても、またＴＥＯＳとＢＰＴＥＯ
Ｓの積層膜であってもよい。また、サイドウォールスペ
ーサ１４は、ＴＥＯＳ以外にポリシリコンで形成しても
よい。なお、絶縁膜５と第１絶縁膜層の下層９は形成し
なくとも、２層以上の積層膜であってもよく、上記実施
の形態４と同様の効果を奏する。
シリコン窒化膜やシリコンオキシナイトライド膜であっ
ても、またそれらの積層膜であってもよい。さらに、サ
イドウォールスペーサ７はシリコン酸化膜以外に、シリ
コン窒化膜やシリコンオキシナイトライド膜であって
も、またそれらの積層膜であっても、また、形成しなく
てもよい。さらに、第２絶縁膜層１１は、ＴＥＯＳ以外
にＢＰＴＥＯＳであっても、またＴＥＯＳとＢＰＴＥＯ
Ｓの積層膜であってもよい。また、サイドウォールスペ
ーサ１４は、ＴＥＯＳ以外にポリシリコンで形成しても
よい。なお、絶縁膜５と第１絶縁膜層の下層９は形成し
なくとも、２層以上の積層膜であってもよく、上記実施
の形態４と同様の効果を奏する。
【００８４】また、この実施の形態４では、第２絶縁膜
層１１の有する孔がその下層のゲート電極と重なる場合
について述べたが、下層のゲート電極の間隔が広くて、
第２絶縁膜層１１の有する孔がその下層のゲート電極と
重ならない場合でも、従来のセルフアライン開口方式と
比較して、コンタクトホールを形成する時のアライメン
ト余裕が向上するという効果がある。
層１１の有する孔がその下層のゲート電極と重なる場合
について述べたが、下層のゲート電極の間隔が広くて、
第２絶縁膜層１１の有する孔がその下層のゲート電極と
重ならない場合でも、従来のセルフアライン開口方式と
比較して、コンタクトホールを形成する時のアライメン
ト余裕が向上するという効果がある。
【００８５】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
れているので、以下に示すような効果を奏する。
【００８６】セルフアライン開口方式を基本にしている
ので、アスペクト比の高くないエッチングで、周辺回路
領域において導電層がゲート電極と短絡することがな
く、低抵抗なコンタクトホールが得られる。また、第２
絶縁膜層の有する孔の内側壁にサイドウォールスペーサ
を形成したので、写真製版の解像度よりも小さなコンタ
クトホールを、導電層が記憶素子領域においてもゲート
電極と短絡することがなく、所望の大きさに安定して形
成できるとともに、コンタクトホールにおいてステップ
カバリッジの良好な高集積度の半導体装置を実現でき
る。
ので、アスペクト比の高くないエッチングで、周辺回路
領域において導電層がゲート電極と短絡することがな
く、低抵抗なコンタクトホールが得られる。また、第２
絶縁膜層の有する孔の内側壁にサイドウォールスペーサ
を形成したので、写真製版の解像度よりも小さなコンタ
クトホールを、導電層が記憶素子領域においてもゲート
電極と短絡することがなく、所望の大きさに安定して形
成できるとともに、コンタクトホールにおいてステップ
カバリッジの良好な高集積度の半導体装置を実現でき
る。
【００８７】また、コンタクトホールにおいてサイドウ
ォールスペーサを最終的に除去しているので、最終的に
サイドウォールスペーサを残した場合よりも低抵抗とな
る。
ォールスペーサを最終的に除去しているので、最終的に
サイドウォールスペーサを残した場合よりも低抵抗とな
る。
【００８８】さらに、第２絶縁膜層の有する孔の内側壁
と、第１絶縁膜層の上層の有する孔の内側壁とに渡って
サイドウォールスペーサを形成したので、コンタクトホ
ールは、シリコン基板部から上層部に渡って開口径が滑
らかに大きくなる順テーパ状になり、ステップカバリッ
ジが良好になる
と、第１絶縁膜層の上層の有する孔の内側壁とに渡って
サイドウォールスペーサを形成したので、コンタクトホ
ールは、シリコン基板部から上層部に渡って開口径が滑
らかに大きくなる順テーパ状になり、ステップカバリッ
ジが良好になる
【００８９】また、下層のゲート電極の間隔が広くて、
第２絶縁膜層の有する孔がその下層のゲート電極と重な
らない場合でも、従来のセルフアライン開口方式と比較
して、コンタクトホールを形成する時のアライメント余
裕が向上する。
第２絶縁膜層の有する孔がその下層のゲート電極と重な
らない場合でも、従来のセルフアライン開口方式と比較
して、コンタクトホールを形成する時のアライメント余
裕が向上する。
【図１】 この発明の実施の形態１における半導体装置
を示す断面図である。
を示す断面図である。
【図２】 この発明の実施の形態１における半導体装置
の製造工程の第１工程を示す断面図である。
の製造工程の第１工程を示す断面図である。
【図３】 この発明の実施の形態１における半導体装置
の製造工程の第２工程を示す断面図である。
の製造工程の第２工程を示す断面図である。
【図４】 この発明の実施の形態１における半導体装置
の製造工程の第３工程を示す断面図である。
の製造工程の第３工程を示す断面図である。
【図５】 この発明の実施の形態１における半導体装置
の製造工程の第４工程を示す断面図である。
の製造工程の第４工程を示す断面図である。
【図６】 この発明の実施の形態１における半導体装置
の製造工程の第５工程を示す断面図である。
の製造工程の第５工程を示す断面図である。
【図７】 この発明の実施の形態２における半導体装置
を示す断面図である。
を示す断面図である。
【図８】 この発明の実施の形態２における半導体装置
の製造工程の第１工程を示す断面図である。
の製造工程の第１工程を示す断面図である。
【図９】 この発明の実施の形態２における半導体装置
の製造工程の第２工程を示す断面図である。
の製造工程の第２工程を示す断面図である。
【図１０】 この発明の実施の形態２における半導体装
置の製造工程の第３工程を示す断面図である。
置の製造工程の第３工程を示す断面図である。
【図１１】 この発明の実施の形態２における半導体装
置の製造工程の第４工程を示す断面図である。
置の製造工程の第４工程を示す断面図である。
【図１２】 この発明の実施の形態２における半導体装
置の製造工程の第５工程を示す断面図である。
置の製造工程の第５工程を示す断面図である。
【図１３】 この発明の実施の形態２における半導体装
置の製造工程の第６工程を示す断面図である。
置の製造工程の第６工程を示す断面図である。
【図１４】 この発明の実施の形態３における半導体装
置を示す断面図である。
置を示す断面図である。
【図１５】 この発明の実施の形態３における半導体装
置の製造工程の第１工程を示す断面図である。
置の製造工程の第１工程を示す断面図である。
【図１６】 この発明の実施の形態３における半導体装
置の製造工程の第２工程を示す断面図である。
置の製造工程の第２工程を示す断面図である。
【図１７】 この発明の実施の形態３における半導体装
置の製造工程の第３工程を示す断面図である。
置の製造工程の第３工程を示す断面図である。
【図１８】 この発明の実施の形態３における半導体装
置の製造工程の第４工程を示す断面図である。
置の製造工程の第４工程を示す断面図である。
【図１９】 この発明の実施の形態３における半導体装
置の製造工程の第５工程を示す断面図である。
置の製造工程の第５工程を示す断面図である。
【図２０】 この発明の実施の形態４における半導体装
置を示す断面図である。
置を示す断面図である。
【図２１】 この発明の実施の形態４における半導体装
置の製造工程の第１工程を示す断面図である。
置の製造工程の第１工程を示す断面図である。
【図２２】 この発明の実施の形態４における半導体装
置の製造工程の第２工程を示す断面図である。
置の製造工程の第２工程を示す断面図である。
【図２３】 この発明の実施の形態４における半導体装
置の製造工程の第３工程を示す断面図である。
置の製造工程の第３工程を示す断面図である。
【図２４】 この発明の実施の形態４における半導体装
置の製造工程の第４工程を示す断面図である。
置の製造工程の第４工程を示す断面図である。
【図２５】 この発明の実施の形態４における半導体装
置の製造工程の第５工程を示す断面図である。
置の製造工程の第５工程を示す断面図である。
【図２６】 ポリシリコンマスク開口方式で開口した従
来の半導体装置を示す断面図である。
来の半導体装置を示す断面図である。
【図２７】 ポリシリコンマスク開口方式で開口した従
来の半導体装置の製造工程の第１工程を示す断面図であ
る。
来の半導体装置の製造工程の第１工程を示す断面図であ
る。
【図２８】 ポリシリコンマスク開口方式で開口した従
来の半導体装置の製造工程の第２工程を示す断面図であ
る。
来の半導体装置の製造工程の第２工程を示す断面図であ
る。
【図２９】 ポリシリコンマスク開口方式で開口した従
来の半導体装置の製造工程の第３工程を示す断面図であ
る。
来の半導体装置の製造工程の第３工程を示す断面図であ
る。
【図３０】 ポリシリコンマスク開口方式で開口した従
来の半導体装置の製造工程の第４工程を示す断面図であ
る。
来の半導体装置の製造工程の第４工程を示す断面図であ
る。
【図３１】 ポリシリコンマスク開口方式で開口した従
来の半導体装置の問題点を説明するための断面図であ
る。
来の半導体装置の問題点を説明するための断面図であ
る。
【図３２】 セルフアライン開口方式で開口した従来の
半導体装置を示す断面図である。
半導体装置を示す断面図である。
【図３３】 セルフアライン開口方式で開口した従来の
半導体装置の製造工程の第１工程を示す断面図である。
半導体装置の製造工程の第１工程を示す断面図である。
【図３４】 セルフアライン開口方式で開口した従来の
半導体装置の製造工程の第２工程を示す断面図である。
半導体装置の製造工程の第２工程を示す断面図である。
【図３５】 セルフアライン開口方式で開口した従来の
半導体装置の製造工程の第３工程を示す断面図である。
半導体装置の製造工程の第３工程を示す断面図である。
【図３６】 セルフアライン開口方式で開口した従来の
半導体装置の製造工程の第４工程を示す断面図である。
半導体装置の製造工程の第４工程を示す断面図である。
【図３７】 セルフアライン開口方式で開口した従来の
半導体装置の他の例を示す断面図である。
半導体装置の他の例を示す断面図である。
【図３８】 セルフアライン開口方式で開口した従来の
半導体装置の他の例を示す断面図である。
半導体装置の他の例を示す断面図である。
【図３９】 セルフアライン開口方式で開口した従来の
半導体装置の問題点を説明するための断面図である。
半導体装置の問題点を説明するための断面図である。
１ 半導体基板 ４ 配線層 ９ 第１の絶縁膜層 １０ 第１の絶縁膜層 １１ 第２の絶縁膜層 １４ サイドウォールスペーサ １６ 孔 １７ 導電層 １８ 導電層 １９ 孔 ２１ 孔 ２３ 孔
Claims (17)
- 【請求項１】 半導体基板の主表面の上部に形成された
配線層と、 前記配線層の上部に形成され、前記半導体基板の前記主
表面に達する孔を有する第１の絶縁膜層と、 前記第１の絶縁膜層の上部に形成され、前記第１の絶縁
膜層の孔に達する孔を有する、前記第１の絶縁膜層に対
してエッチング選択比の大きな第２の絶縁膜層と、 前記第２の絶縁膜層の有する前記孔の内側壁に形成され
たサイドウォールスペーサと、 前記第１の絶縁膜層の有する前記孔内と、前記第２の絶
縁膜層の有する前記孔内とに形成されて、前記半導体基
板とは電気的に接続され、前記配線層とは電気的に絶縁
された導電層とを備えた半導体装置。 - 【請求項２】 サイドウォールスペーサが、第１の絶縁
膜層に対してエッチング選択比の大きいことを特徴とす
る、請求項１に記載の半導体装置。 - 【請求項３】 半導体基板の主表面の上部に形成された
配線層と、 前記配線層の上部に形成され、前記半導体基板の前記主
表面に達する孔を有する、２層以上の第１の絶縁膜層
と、 前記第１の絶縁膜層の上部に形成され、前記第１の絶縁
膜層の孔に達する孔を有する、前記第１の絶縁膜層の最
上層に対してエッチング選択比の大きな第２の絶縁膜層
と、 少なくとも前記第２の絶縁膜層の有する前記孔の内側壁
に形成されたサイドウォールスペーサと、 前記第１の絶縁膜層の有する前記孔内と、前記第２の絶
縁膜層の有する前記孔内とに形成されて、前記半導体基
板とは電気的に接続され、前記配線層とは電気的に絶縁
された導電層とを備えた半導体装置。 - 【請求項４】 サイドウォールスペーサが、第１の絶縁
膜層の最上層に対してエッチング選択比の大きいことを
特徴とする、請求項３に記載の半導体装置。 - 【請求項５】 第１の絶縁膜層の最上層が、サイドウォ
ールスペーサの内側壁に露出していないことを特徴とす
る、請求項３または請求項４に記載の半導体装置。 - 【請求項６】 第１の絶縁膜層の最上層の有する孔が、
第２の絶縁膜層の有する孔よりも大きいことを特徴とす
る、請求項５に記載の半導体装置。 - 【請求項７】 半導体基板の主表面の上部に形成された
配線層と、 前記配線層の上部に形成され、前記半導体基板の前記主
表面に達する孔を有する第１の絶縁膜層と、 前記第１の絶縁膜層の上部に形成され、前記第１の絶縁
膜層の有する孔よりも大きくかつ前記第１の絶縁膜層の
孔に達する孔を有する、前記第１の絶縁膜層に対してエ
ッチング選択比の大きな第２の絶縁膜層と、 前記第１の絶縁膜層の有する前記孔内と、前記第２の絶
縁膜層の有する前記孔内とに形成されて、前記半導体基
板とは電気的に接続され、前記配線層とは電気的に絶縁
された導電層とを備えた半導体装置。 - 【請求項８】 半導体基板の主表面の上部に形成された
配線層と、 前記配線層の上部に形成され、前記半導体基板の前記主
表面に達する孔を有する、２層以上の第１の絶縁膜層
と、 前記第１の絶縁膜層の上部に形成され、前記第１の絶縁
膜層の最上層の有する孔よりも大きくかつ前記第１の絶
縁膜層の孔に達する孔を有する、前記第１の絶縁膜層の
最上層に対してエッチング選択比の大きな第２の絶縁膜
層と、 前記第１の絶縁膜層の有する前記孔内と、前記第２の絶
縁膜層の有する前記孔内とに形成されて、前記半導体基
板とは電気的に接続され、前記配線層とは電気的に絶縁
された導電層とを備えた半導体装置。 - 【請求項９】 第２の絶縁膜層の有する孔の内側壁に形
成されたサイドウォールスペーサを有することを特徴と
する、請求項７または請求項８に記載の半導体装置。 - 【請求項１０】 第２の絶縁膜層の有する孔の内側壁に
形成され、かつ第１の絶縁膜層に対してエッチング選択
比の大きいサイドウォールスペーサを有することを特徴
とする、請求項７に記載の半導体装置。 - 【請求項１１】 第２の絶縁膜層の有する孔の内側壁に
形成され、かつ第１の絶縁膜層の最上層に対してエッチ
ング選択比の大きいサイドウォールスペーサを有するこ
とを特徴とする、請求項８に記載の半導体装置。 - 【請求項１２】 第２の絶縁膜層の有する孔が、配線層
の一部と重なることを特徴とする、請求項１ないし請求
項１１のいずれかに記載の半導体装置。 - 【請求項１３】 半導体基板の主表面上に配線層を形成
する工程と、 前記半導体基板の前記主表面上と前記配線層上とに、第
１の絶縁膜層を形成する工程と、 前記第１の絶縁膜層上に、前記第１の絶縁膜層に対して
エッチング選択比の大きな第２の絶縁膜層を形成する工
程と、 前記第２の絶縁膜層に、前記第１の絶縁膜層に達する孔
を形成する工程と、 前記第２の絶縁膜層上と前記第２の絶縁膜層の前記孔内
とに、第３の絶縁膜層を形成する工程と、 前記第３の絶縁膜層にその上面から厚みを減じる処理を
施すことにより、前記第２の絶縁膜層の前記孔内にサイ
ドウォールスペーサを形成する工程と、 前記サイドウォールスペーサをマスクとして、前記第１
の絶縁膜層に、前記半導体基板の前記主表面の一部に達
する孔を形成する工程と、 前記第１の絶縁膜層に形成された前記孔内と、前記第２
の絶縁膜層に形成された前記孔内とに、前記半導体基板
とは電気的に接続され、前記配線層とは電気的に絶縁さ
れた導電層を形成する工程とを備えた半導体装置の製造
方法。 - 【請求項１４】 半導体基板の主表面上に配線層を形成
する工程と、 前記半導体基板の前記主表面上と前記配線層上とに、２
層以上の第１の絶縁膜層を形成する工程と、 前記第１の絶縁膜層上に、前記第１の絶縁膜層の最上層
に対してエッチング選択比の大きな第２の絶縁膜層を形
成する工程と、 前記第２の絶縁膜層に、前記第１の絶縁膜層に達する孔
を形成する工程と、 前記第２の絶縁膜層上と前記第２の絶縁膜層の前記孔内
とに、第３の絶縁膜層を形成する工程と、 前記第３の絶縁膜層にその上面から厚みを減じる処理を
施すことにより、前記第２の絶縁膜層の前記孔内にサイ
ドウォールスペーサを形成する工程と、 前記サイドウォールスペーサをマスクとして、前記第１
の絶縁膜層の最上層に、前記第１の絶縁膜層の残りの層
に達する孔を形成する工程と、 前記第１の絶縁膜層の最上層をマスクとして、前記第１
の絶縁膜層の前記残りの層に、前記半導体基板の前記主
表面の一部に達する孔を形成する工程と、 前記第１の絶縁膜層に形成された前記孔内と、前記第２
の絶縁膜層に形成された前記孔内とに、前記半導体基板
とは電気的に接続され、前記配線層とは電気的に絶縁さ
れた導電層を形成する工程とを備えた半導体装置の製造
方法。 - 【請求項１５】 半導体基板の主表面上に配線層を形成
する工程と、 前記半導体基板の前記主表面上と前記配線層上とに、２
層以上の第１の絶縁膜層を形成する工程と、 前記第１の絶縁膜層上に、前記第１の絶縁膜層の最上層
に対してエッチング選択比の大きな第２の絶縁膜層を形
成する工程と、 前記第２の絶縁膜層に、前記第１の絶縁膜層に達する孔
を形成する工程と、 前記第１の絶縁膜層の少なくとも最上層に、前記第１の
絶縁膜層の残りの層に達する孔を形成する工程と、 前記第２の絶縁膜層上と、前記第２の絶縁膜層の前記孔
内と、前記第１の絶縁膜層の最上層に形成された前記孔
内とに、第３の絶縁膜層を形成する工程と、 前記第３の絶縁膜層にその上面から厚みを減じる処理を
施すことにより、前記第２の絶縁膜層の前記孔内と、前
記第１の絶縁膜層の最上層に形成された前記孔内とに、
サイドウォールスペーサを形成する工程と、 前記第１の絶縁膜層の前記残りの層に、前記半導体基板
の前記主表面の一部に達する孔を形成する工程と、 前記第１の絶縁膜層に形成された前記孔内と、前記第２
の絶縁膜層に形成された前記孔内とに、前記半導体基板
とは電気的に接続され、前記配線層とは電気的に絶縁さ
れた導電層を形成する工程とを備えた半導体装置の製造
方法。 - 【請求項１６】 半導体基板の主表面上に配線層を形成
する工程と、 前記半導体基板の前記主表面上と前記配線層上に、２層
以上の第１の絶縁膜層を形成する工程と、 前記第１の絶縁膜層上に、前記第１の絶縁膜層の最上層
に対してエッチング選択比の大きな第２の絶縁膜層を形
成する工程と、 前記第２の絶縁膜層に、前記第１の絶縁膜層に達する孔
を形成する工程と、 前記第２の絶縁膜層上と前記第２の絶縁膜層の前記孔内
とに、前記第１の絶縁膜層の最上層に対してエッチング
選択比が大きく、かつ前記第２の絶縁膜層に対してエッ
チング速度の異なる第３の絶縁膜層を形成する工程と、 前記第３の絶縁膜層にその上面から厚みを減じる処理を
施すことにより、前記第２の絶縁膜層の前記孔内にサイ
ドウォールスペーサを形成する工程と、 前記サイドウォールスペーサをマスクとして、前記第１
の絶縁膜層の少なくとも最上層に、前記第１の絶縁膜層
の残りの層に達する孔を形成する工程と、 前記サイドウォールスペーサを除去する工程と、 前記第１の絶縁膜層の最上層をエッチングマスクとし
て、前記第１の絶縁膜層の前記残りの層に、前記半導体
基板の前記主表面の一部に達する孔を形成する工程と、 前記第１の絶縁膜層に形成された前記孔内と、前記第２
の絶縁膜層に形成された前記孔内とに、前記半導体基板
と電気的に接続するとともに、前記配線層と電気的に絶
縁された導電層を形成する工程とを備えた半導体装置の
製造方法。 - 【請求項１７】 第２の絶縁膜層の有する孔が、配線層
の一部と重なることを特徴とする、請求項１３ないし請
求項１６のいずれかに記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10023796A JP3638711B2 (ja) | 1996-04-22 | 1996-04-22 | 半導体装置およびその製造方法 |
| TW085110766A TW311263B (en) | 1996-04-22 | 1996-09-03 | Semiconductor device and method of making the same |
| US08/726,733 US6731008B1 (en) | 1996-04-22 | 1996-10-07 | Semiconductor device with conductive contact layer structure |
| KR1019960047878A KR100212119B1 (ko) | 1996-04-22 | 1996-10-24 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10023796A JP3638711B2 (ja) | 1996-04-22 | 1996-04-22 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09289177A true JPH09289177A (ja) | 1997-11-04 |
| JP3638711B2 JP3638711B2 (ja) | 2005-04-13 |
Family
ID=14268654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10023796A Expired - Fee Related JP3638711B2 (ja) | 1996-04-22 | 1996-04-22 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6731008B1 (ja) |
| JP (1) | JP3638711B2 (ja) |
| KR (1) | KR100212119B1 (ja) |
| TW (1) | TW311263B (ja) |
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| JP2009065176A (ja) * | 2008-10-02 | 2009-03-26 | Renesas Technology Corp | 半導体装置及びその製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100295518B1 (ko) * | 1997-02-25 | 2001-11-30 | 아끼구사 나오유끼 | 질화실리콘층의에칭방법및반도체장치의제조방법 |
| US6878622B1 (en) * | 2000-10-10 | 2005-04-12 | Advanced Micro Devices, Inc. | Method for forming SAC using a dielectric as a BARC and FICD enlarger |
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| KR100940360B1 (ko) * | 2007-01-24 | 2010-02-04 | 주식회사 하이닉스반도체 | 기울어진 스토리지노드콘택을 구비한 반도체 소자 및 그의제조 방법 |
| US9147576B2 (en) | 2014-01-23 | 2015-09-29 | International Business Machines Corporation | Gate contact with vertical isolation from source-drain |
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| JP6557642B2 (ja) * | 2016-09-05 | 2019-08-07 | 株式会社日立ハイテクノロジーズ | プラズマ処理装置およびプラズマ処理方法 |
| US10510851B2 (en) * | 2016-11-29 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low resistance contact method and structure |
| KR102369509B1 (ko) * | 2018-01-08 | 2022-03-02 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60160653A (ja) | 1984-02-01 | 1985-08-22 | Hitachi Ltd | 半導体装置の製造方法 |
| US4656732A (en) * | 1984-09-26 | 1987-04-14 | Texas Instruments Incorporated | Integrated circuit fabrication process |
| JP2770398B2 (ja) | 1989-04-13 | 1998-07-02 | ソニー株式会社 | コンタクトホールの形成方法 |
| US5475266A (en) * | 1992-02-24 | 1995-12-12 | Texas Instruments Incorporated | Structure for microelectronic device incorporating low resistivity straps between conductive regions |
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| KR100271786B1 (ko) | 1993-08-21 | 2000-11-15 | 김영환 | 반도체 장치의 캐패시터 전극 제조 방법 |
| US5545926A (en) * | 1993-10-12 | 1996-08-13 | Kabushiki Kaisha Toshiba | Integrated mosfet device with low resistance peripheral diffusion region contacts and low PN-junction failure memory diffusion contacts |
| KR970009053B1 (en) * | 1993-12-27 | 1997-06-03 | Hyundai Electronics Ind | Manufacturing method of semiconductor device |
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1996
- 1996-04-22 JP JP10023796A patent/JP3638711B2/ja not_active Expired - Fee Related
- 1996-09-03 TW TW085110766A patent/TW311263B/zh active
- 1996-10-07 US US08/726,733 patent/US6731008B1/en not_active Expired - Fee Related
- 1996-10-24 KR KR1019960047878A patent/KR100212119B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3638711B2 (ja) | 2005-04-13 |
| KR970072325A (ko) | 1997-11-07 |
| US6731008B1 (en) | 2004-05-04 |
| KR100212119B1 (ko) | 1999-08-02 |
| TW311263B (en) | 1997-07-21 |
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| JPH06208968A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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