KR19990024003A

KR19990024003A - 액정표시장치

Info

Publication number: KR19990024003A
Application number: KR1019980035205A
Authority: KR
Inventors: 도시카즈 마에카와; 요시하루 나카지마
Original assignee: 이데이 노부유끼; 소니 가부시끼 가이샤
Priority date: 1997-08-29
Filing date: 1998-08-28
Publication date: 1999-03-25
Also published as: US6313819B1; JP3613940B2; KR100547209B1; EP0899714A2; JPH1173165A; EP0899714A3

Abstract

드레인이 전원 VCC에 접속된 NMOS의 소스폴로워트랜지스터와, 이 트랜지스터의 소스와 접지간에 접속된 전류원과를 가지는 소스폴로워회로에 있어서, 트랜지스터의 게이트에 커패시터의 일단을 접속하는 동시에, 트랜지스터의 게이트와 프리챠지전원의 사이에 제1의 아날로그스위치를, 커패시터의 타단과 트랜지스터의 소스의 사이에 제2의 아날로그스위치를, 커패시터의 타단과 신호원 Vin의 사이에 제3의 아날로그스위치를 각각 접속한다.

Description

액정표시장치

본 발명은, 소스폴로워회로(source follower circuit) 및 이것을 사용한 액정표시장치의 출력회로에 관한 것으로, 특히 폴리실리콘 박막트랜지스터(이하, 폴리실리콘 TFT(thin film transistor)라고 한다)로 구성된 소스폴로워회로 및 이것을 출력버퍼로서 사용한 액정표시장치의 출력회로에 관한 것이다.

액정표시장치(LCD)에 있어서, 각 칼럼선 용량을 충전하기 위한 출력버퍼는, 일반적으로 오퍼레이셔널앰프(연산증폭기)를 사용한 볼티지폴로워회로에 의해 구성되어 있다. 그러나, 액정패널과 그 구동부를 폴리실리콘으로 일체적으로 형성하는 것을 고려한 경우, 오퍼레이셔널앰프는 회로가 복잡하고, 또한 폴리실리콘 TFT는 특성이 편차를 가지는 동시에, 스레시홀드전압 Vth이 크므로, 볼티지폴로워회로를 폴리실리콘으로 구성하기가 어렵고, 따라서 액정패널과 그 구동부를 폴리실리콘으로 일체적으로 형성하는 것도 곤란하게 된다.

그래서, 회로구성이 간단한 소스폴로워회로를 사용하여 출력버퍼를 구성하는 것이 고려된다. 폴리실리콘 TFT로 구성된 단순한 소스폴로워회로의 회로구성을 도 1에 나타낸다. 상기 도면에 있어서, 소스폴로워트랜지스터(101)의 드레인이 전원 VCC에 접속되고, 그 게이트가 입력단(入力端)으로 된다. 그리고, 소스폴로워트랜지스터(101)의 소스가 출력단으로 되고, 그 소스와 그라운드의 사이에는 전류원(102)이 접속되어 있다.

이러한 구성의 소스폴로워회로에 있어서는, 그 입출력간에 소스폴로워트랜지스터(101)의 게이트－소스전압 Vgs에 상당하는 오프셋(offset)이 발생한다. 이 오프셋전위 Vgs는, 트랜지스터의 스레시홀드전압 Vth이나 이동도(mobility) μ 등의 함수이므로, 트랜지스터의 특성의 편차에 의하여 출력전압 Vout이 편차되게 된다. 즉 출력전압 Vout은,

Vout＝Vin－Vgs

로 된다.

일반적으로, 소스폴로워회로의 오프셋전위 Vgs는 다음의 식으로 표시된다.

단, k＝0.5×μ×Cox×W／L이다. 여기에서, Iref는 전류원(102)의 전류, k는 상수, Cox, W, L은 각각 트랜지스터의 산화막 용량, 게이트 폭, 게이트 길이이다.

이상의 설명으로부터 명확히 나타난 바와 같이, 폴리실리콘 TFT로 구성된 소스폴로워회로에 있어서도, 트랜지스터의 Vth의 편차가 크므로, 출력전위의 편차가 크고, 각 칼럼선 용량을 충전하는 출력버퍼로서 사용한 경우에 각 회로간에서 출력전위가 크게 편차되게 된다. 따라서, 폴리실리콘에 의한 액정패널과 그 구동부와의 일체적 형성을 고려한 경우에, 현재의 구성의 소스폴로워회로를 그대로 출력버퍼로서 사용하는 것은 곤란하다.

본 발명은, 상기 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 오프셋 캔슬을 고정밀도로 행할 수 있는 소스폴로워회로 및 이것을 사용한 출력회로를 가지는 액정표시장치를 제공함에 있다.

도 1은 종래예를 나타낸 회로도.

도 2는 본 발명의 제1 실시형태를 나타낸 회로도.

도 3은 동작설명을 위한 타이밍챠트.

도 4는 본 발명이 적용되는 액정표시장치의 일예를 나타낸 개략구성도.

도 5는 수평드라이버의 구성의 일예를 나타낸 블록도.

도 6은 제1 실시형태에 관한 소스폴로워회로를 액정표시장치의 수평드라이버에서의 출력버퍼에 적용한 응용예를 나타낸 회로도.

도 7은 본 발명의 제2 실시형태를 나타낸 회로도.

도 8은 제2 실시형태의 변형예를 나타낸 회로도.

도 9는 제2 실시형태에 관한 소스폴로워회로를 액정표시장치의 수평드라이버에서의 출력버퍼에 적용한 응용예를 나타낸 회로도.

도 10은 본 발명의 제3 실시형태를 나타낸 회로도.

도 11은 제3 실시형태에 관한 소스폴로워회로를 액정표시장치의 수평드라이버에서의 출력버퍼에 적용한 응용예를 나타낸 회로도.

도면의 주요부분에 대한 부호의 설명

11,51,61：소스폴로워트랜지스터 13,53,63,69：커패시터

14,54,64：프리챠지전원 15,55,65：제1의 아날로그스위치

16,56,66：제3의 아날로그스위치 17,57,67：제2의 아날로그스위치

21：액정셀 22：액정패널

23：수직드라이버 24：수평드라이버

28：DA컨버터 29－1∼29－n：출력버퍼

30：출력회로 31：기준전압선택형 DA컨버터

32：스위치된 커패시터 어레이(switched capacitor array)형 DA컨버터

71：제4의 아날로그스위치

본 발명에 의한 액정표시장치는, 소스폴로워로서 사용되도록 접속된 소스폴로워트랜지스터와, 상기 소스폴로워트랜지스터의 게이트에 일단이 접속된 커패시터와, 상기 소스폴로워트랜지스터의 게이트와 프리챠지전원의 사이에 접속된 제1의 아날로그스위치와, 상기 커패시터의 타단과 상기 소스폴로워트랜지스터의 소스의 사이에 접속되고, 상기 제1의 아날로그스위치와 연동(連動)하는 제2의 아날로그스위치와, 상기 커패시터의 타단과 신호원의 사이에 접속되고, 상기 제1, 제2의 아날로그스위치의 개폐동작에 대하여 반전(反轉)동작을 행하는 제3의 아날로그스위치와를 구비한다.

상기한 구성의 소스폴로워회로에 있어서, 프리챠지기간에서는, 제1, 제2의 아날로그스위치가 온(폐(閉)), 제3의 아날로그스위치가 오프(개(開))로 됨으로써, 소스폴로워트랜지스터의 게이트에 대하여, 프리챠지전원으로부터 제1의 아날로그스위치를 통하여 특정의 프리챠지전압이 인가된다. 이 때, 소스폴로워트랜지스터의 게이트와 소스의 사이에 접속된 커패시터에는, 오프셋의 양 Vos(＝Vgs)에 대응한 전하가 축적된다. 그 후, 출력기간에서는, 제1, 제2의 아날로그스위치가 오프, 제3의 아날로그스위치가 온으로 됨으로써, 커패시터의 타단측이 신호원측으로 재접속되고, 소스폴로워트랜지스터의 게이트가 프리챠지전원으로부터 단절된다. 이 때, 소스폴로워트랜지스터의 게이트전위는, Vin＋Vos로 된다. 그 결과, Vgs에 상당하는 오프셋 Vos＇이 발생하였다고 해도, Vos＇＝Vgs이므로 오프셋 캔슬이 행해진다.

또, 본 발명에 의한 액정표시장치는, 각 칼럼선을 구동하는 출력버퍼로서 상기한 구성의 소스폴로워회로를 사용한다. 이 소스폴로워회로의 경우, 폴리실리콘 TFT와 같은 스레시홀드전압 Vth이 크고, 또한 편차가 큰 트랜지스터로 회로를 작성하여도, 오프셋 캔슬을 고정밀도로 행할 수 있으므로, 복수개 병렬로 늘어세운 경우라도, 각 회로간의 출력전위의 편차를 충분히 저감할 수 있다.

다음에, 본 발명의 실시의 형태에 대하여 도면을 참조하면서 상세하게 설명한다.

도 2는, 본 발명의 제1 실시형태를 나타낸 회로도이다. 이 제1 실시형태에서는, 드레인이 전원 VCC에 접속된 NMOS의 소스폴로워트랜지스터(11)와, 이 소스폴로워트랜지스터(11)의 소스와 접지간에 접속된 전류원(12)과를 가지는 소스폴로워회로에 있어서, 소스폴로워트랜지스터(11)의 게이트에 커패시터(13)의 일단이 접속되는 동시에, 소스폴로워트랜지스터(11)의 게이트와 프리챠지전원(14)의 사이에 제1의 아날로그스위치(15)가, 커패시터(13)의 타단과 소스폴로워트랜지스터(11)의 소스의 사이에 제2의 아날로그스위치(16)가, 커패시터(13)의 타단과 신호원 Vin의 사이에 제3의 아날로그스위치(17)가 각각 접속된 구성으로 되어 있다.

여기에서, 제1의 아날로그스위치(15)와 제2의 아날로그스위치(16)는 연동한다. 즉 동일한 기간에 온(개)／오프(폐)상태로 된다. 또 제3의 아날로그스위치(17)는, 제1, 제2의 아날로그스위치(15,16)의 개폐동작에 대하여 반전동작을 행한다. 즉 제1, 제2의 아날로그스위치(15,16)가 온상태일 때 오프상태로 되고, 제1, 제2의 아날로그스위치(15,16)가 오프상태일 때 온상태로 된다.

계속해서, 상기한 구성의 제1 실시형태에 관한 소스폴로워회로의 회로동작에 대하여, 도 3의 타이밍챠트를 이용하여 설명한다.

먼저, 준비기간(프리챠지기간) T1에 있어서, 제1, 제2의 아날로그스위치(15,16)를 온상태, 제3의 아날로그스위치(17)를 오프상태로 한다. 이에 따라, 소스폴로워트랜지스터(11)의 게이트에 대하여, 프리챠지전원(14)으로부터 제1의 아날로그스위치(15)를 통하여 특정의 프리챠지전압 Vpre이 인가된다. 이 때, 소스폴로워트랜지스터(11)의 게이트와 소스의 사이에 접속된 커패시터(13)에는, 오프셋의 양 Vos(＝Vgs)에 대응한 전하가 축적된다.

그 후, 출력기간 T2에서는, 제1, 제2의 아날로그스위치(15,16)를 오프상태, 제3의 아날로그스위치(17)를 온상태로 한다. 이에 따라, 커패시터(13)의 타단측(소스폴로워트랜지스터(11)의 소스측)이 입력신호 Vin측(신호원측)에 재접속되고, 소스폴로워트랜지스터(11)의 게이트가 프리챠지전원(14)으로부터 단절된다. 이 때, 소스폴로워트랜지스터(11)의 게이트전위는, Vin＋Vos로 된다.

그 결과, 소스폴로워트랜지스터(11)의 게이트－소스전압 Vgs에 상당하는 오프셋 Vos＇이 발생하였다고 해도, Vos＇＝Vos이므로 오프셋 캔슬이 행해지고(즉, Vos－Vos＇), 출력기간 T2에서의 출력전위 Vout는, 입력전위 Vin와 대략 동일한 전위로 된다. 또 이것은, 트랜지스터 특성의 편차에 대한 출력전위의 변동을 저감가능한 것과 동등하게 된다.

또한, 커패시터(13)에 대한 프리챠지를, 신호원이 아니고 독립의 프리챠지전원(14)으로 행할 수 있으므로, 신호원의 출력임피던스를 매우 작게 할 필요가 없다. 이에 따른 이점은, 본 소스폴로워회로를 액정표시장치의 수평드라이버내의 기준전압선택형 DA컨버터의 출력회로로서 사용하는 경우에 매우 크다. 즉, 기준전압선의 선 폭을 작게 할 수 있으므로, 회로 전체의 소면적화가 가능하게 된다.

전술한 회로동작에 따른 효과는, 소스폴로워회로를 폴리실리콘 TFT로 구성했을 때에 특히 유효하게 된다. 그 이유는, 다음과 같다. 즉, 폴리실리콘 TFT는 기판전위를 가지지 않으므로, 기판바이어스효과가 없다. 그러므로, 입력전압(소스폴로워트랜지스터(11)의 입력전위)이 변화하고, 출력전압(소스폴로워트랜지스터(11)의 소스전위)이 변화한 경우라도, 스레시홀드전압 Vth의 변화가 일어나지 않고, 오프셋 캔슬동작이 정밀도 양호하게 행해진다. 또 기판전위가 없으므로, 제1의 아날로그스위치(15)의 일단측(소스폴로워트랜지스터(11)의 베이스측)의 기생용량이 작아지고, 트랜지스터(11)의 베이스전위가 변화한 경우라도, 커패시터(13)에 축적된 오프셋 전하가 도망가기 어렵다.

이 폴리실리콘 TFT로 구성한 소스폴로워회로는, 예를 들면 액정표시장치에서의 각 칼럼선 용량을 충전하기 위한 출력버퍼로서 사용된다. 특히, 액정패널과 그 구동부를 폴리실리콘으로 일체적으로 형성하는 경우에서의 출력버퍼로서 사용하면, 매우 유용하다.

도 4는, 본 발명이 적용되는 액정표시장치의 일예를 나타내는 개략구성도이다. 도 4에 있어서, 액정셀(화소)(21)이 매트릭스형으로 2차원 배치됨으로써 액정패널(22)이 구성되고, 이 액정패널(22)의 주변에는 행(行)선택을 행하기 위한 수직(로)드라이버(23) 및 열(列)선택을 행하기 위한 수평(칼럼)드라이버(24)가 형성되어 있다. 그리고, 액정패널(22)과 그 주변회로, 즉 수직드라이버(23) 및 수평드라이버(24) 등이 폴리실리콘에 의하여 일체적으로 형성된다.

도 5에, 수평드라이버(24)의 구성의 일예를 나타낸다. 이 수평드라이버(24)는, 칼럼선의 개수(n)에 상당하는 단수(段數)의 시프트레지스터(25)와, 이 시프트레지스터(25)로부터 순차로 출력되는 샘플링펄스에 동기(同期)하여 데이터버스라인상의 데이터를 샘플링하는 샘플링회로(26)와, 그 샘플링데이터를 1수평기간 동안 유지하는 래치회로(27)와, 그 래치데이터를 아날로그신호로 변환하는 DA컨버터(28)와, 각 칼럼선을 구동하는 n개의 출력버퍼(29－1∼29－n)로 이루어지는 출력회로(30)와로 구성되어 있다. 이 수평드라이버(24)에 있어서, 출력버퍼(29－1∼29－n)로서, 본 발명에 관한 소스폴로워회로가 사용된다.

도 6은, 제1 실시형태에 관한 소스폴로워회로를 출력버퍼에 적용한 응용예를 나타낸 회로도이다. 그리고, 도 2와 동등한 부분에는 동일부호가 부여되어 도시되어 있다. 이 응용예에서는, 출력회로(30)의 전단(前段)에 형성된 DA컨버터(28)가, 상위 3비트(b0∼b2)에 대하여 기준전압선택형 DA컨버터(31)를, 하위 3비트(b3∼b5)에 대하여 스위치된 커패시터 어레이형 DA컨버터(32)를 각각 사용한 구성의 경우에 있어서, 스위치된 커패시터 어레이형 DA컨버터(32)의 커패시터를, 제1 실시형태에 관한 소스폴로워회로의 오프셋 축적용의 커패시터(13)에 겸용한 구성을 하고 있다.

즉, 하위 3비트(b3∼b5)에 대응하여 형성되고, 또한 일단이 소스폴로워트랜지스터(11)의 게이트에 공통으로 접속된 4개의 커패시터(33,34,35,36)의 합성용량이 오프셋 축적용의 커패시터(13)에 대응한다. 여기에서, 4개의 커패시터(33,34,35,36)의 용량비는, 4Co：2Co：Co：Co로 되도록 설정된다. 또, 커패시터(33∼36)의 각 타단과 소스폴로워트랜지스터(11)의 소스의 사이에 접속된 4개의 아날로그스위치(41∼44)가 제2의 아날로그스위치(26)에, 커패시터(33∼36)의 각 타단과 신호원의 사이에 접속된 4개의 아날로그스위치(37∼40)가 제3의 아날로그스위치(17)에 각각 대응한다. 아날로그스위치(15,41∼44) 등은, 프리챠지펄스제어회로(45)에 의해 개폐제어된다.

전술한 바와 같이, 하위 3비트(b3∼b5)측을 스위치된 커패시터 어레이형으로한 구성의 DA컨버터(28)를 구비하는 액정표시장치의 수평드라이버(24)에 있어서, 출력버퍼(29－1∼29－n)로서 제1 실시형태에 관한 소스폴로워회로를 사용함으로써, 오프셋 축적용의 커패시터(13)와 스위치된 커패시터 어레이형 DA컨버터(32)의 커패시터를 겸용할 수 있으므로, 도 1에 나타낸 바와 같은 단순한 소스폴로워회로에 대하여 새롭게 추가하는 회로소자가 적어도 되어, 효율이 양호하다.

도 7은, 본 발명의 제2 실시형태를 나타낸 회로도이다. 이 제2 실시형태에서는, 제1 실시형태와 동일하게, NMOS의 소스폴로워트랜지스터(51)의 게이트에 커패시터(53)의 일단이 접속되는 동시에, 소스폴로워트랜지스터(51)의 게이트와 프리챠지전원(54)의 사이에 제1의 아날로그스위치(55)가, 커패시터(53)의 타단과 소스폴로워트랜지스터(51)의 소스의 사이에 제2의 아날로그스위치(56)가, 커패시터(53)의 타단과 신호원 Vin의 사이에 제3의 아날로그스위치(57)가 각각 접속된 구성에 더하여, 소스폴로워트랜지스터(51)의 드레인측에 NMOS의 트랜지스터(58)가 캐스코드(cascode)접속되고, 또한 소스폴로워트랜지스터(51)의 게이트에 게이트가, 캐스코드접속트랜지스터(58)의 게이트에 소스가 각각 접속된 PMOS의 소스폴로워트랜지스터(59)가 형성되고, 캐스코드접속트랜지스터(58) 및 소스폴로워트랜지스터(59)의 게이트·소스 공통접속점과 전원 VCC간에 전류원(60)이 접속된 구성으로 되어 있다.

상기한 구성의 제2 실시형태에 관한 소스폴로워회로에 있어서도, 제1 실시형태에 관한 소스폴로워회로의 회로동작의 경우와 동일하게, 제1, 제2의 아날로그스위치(55,56)는 준비기간(프리챠지기간)에 온(폐)상태, 출력기간에 오프(개)상태로 되고, 제3의 아날로그스위치(57)는 준비기간에 오프상태, 출력기간에 온상태로 된다.

그런데, 소스폴로워트랜지스터(51)의 드레인측에 캐스코드접속된 NMOS의 트랜지스터(58)를 가지지 않는 제1 실시형태의 구성의 경우에는, 준비기간과 출력기간에서의 소스폴로워트랜지스터(51)의 동작점(특히, 게이트－드레인전압 Vgd이 상이하게 되어 버리므로, MOS트랜지스터의 Vds(드레인－소스전압)－Ids(드레인－소스전류)의 특성에 기안하여, 준비기간(프리챠지기간)의 게이트－소스전압 Vgs1과 출력기간의 게이트－소스전압 Vgs2이 완전하게 일치하지 않는 일이 있고, Vos－Vos＇의 양의 오프셋이 남는 일이 있다.

그러나, 이 제2 실시형태에 있어서는, 소스폴로워트랜지스터(51)의 드레인측에 NMOS의 트랜지스터(58)를 캐스코드접속하는 동시에, 소스폴로워트랜지스터(51)의 게이트와 캐스코드접속트랜지스터(58)의 게이트의 사이에 PMOS의 소스폴로워트랜지스터(59)를 접속함으로써, 소스폴로워트랜지스터(51)의 게이트－드레인전압 Vgd을, 프리챠지기간에 있어서도, 임의의 신호를 출력하는 출력기간에 있어서도, 대략 일정하게 유지할 수 있다.

이것은, 소스폴로워트랜지스터(51)의 드레인전압을 Vd, 게이트전압을 Vg, 캐스코드접속트랜지스터(58)의 게이트－소스전압을 Vgs58, 소스폴로워트랜지스터(59)의 게이트－소스전압을 Vgs59로 하면,

Vd＝Vg＋Vgs59－Vgs58

으로 표시되고, 소스폴로워트랜지스터(51)의 드레인전압 Vd이 그 게이트전압 Vg에 따라 변화하기 때문이다.

제1 실시형태의 회로구성에 비하면, 소스폴로워트랜지스터(51)의 드레인전압의 변동은, 대략 캐스코드접속트랜지스터(58)의 소스접지전압게이트분의 1로 할 수 있다. 따라서, 소스폴로워트랜지스터(51)의 동작점 변동에 의한 입출력 오프셋 변동은 감소한다. 그 결과, 트랜지스터 특성의 편차에 대한 출력전위의 편차를 보다 저감할 수 있게 된다.

그리고, 제2 실시형태에 관한 소스폴로워회로의 회로동작에 대해서는, 도 3의 타이밍챠트에 따른 제1 실시형태에 관한 소스폴로워회로의 회로동작의 경우와 동일하다. 또 전술한 회로구성에 따른 효과는, 소스폴로워회로를 폴리실리콘 TFT로 구성했을 때에 특히 유효하게 된다. 그 이유는, 제1 실시형태의 설명에서 나타낸 이유와 동일하다.

도 8은, 제2 실시형태의 변형예를 나타낸 회로도이고, 도면중 도 7과 동등한 부분에는 동일부호가 부여되어 도시되어 있다. 이 변형예에 있어서는, 소스폴로워트랜지스터(51)의 드레인측에 캐스코드접속한 트랜지스터(58)로서, 디플리션형(depletion-type)의 트랜지스터(58＇)를 사용한 구성을 하고 있다.

디플리션형의 트랜지스터는 부(負)의 스레시홀드전압 Vth을 가짐으로써, 소스폴로워트랜지스터(51)의 게이트와 드레인간에 접속하는 소스폴로워가 1단만의 구성이라도, 소스폴로워트랜지스터(51)의 드레인전압 Vd을 그 게이트전압 Vg에 추종시킬 수 있다. 이 회로구성에 의하면, 제2 실시형태의 회로구성에서의 소스폴로워트랜지스터(59)를 생략할 수 있으므로, 그 만큼 회로면적을 작게 할 수 있는 이점이 있다.

도 9는, 제2 실시형태에 관한 소스폴로워회로를 액정표시장치의 수평드라이버에서의 출력버퍼에 적용한 응용예를 나타낸 회로도이다. 그리고, 도 7과 동등한 부분에는 동일부호가 부여되어 도시되어 있다. 이 응용예에서는, 제1 실시형태에 관한 응용예의 경우와 동일하게, 전단의 DA컨버터(28)가, 상위 3비트(b0∼b2)에 대하여 기준전압선택형 DA컨버터(31)를, 하위 3비트(b3∼b5)에 대하여 스위치된 커패시터 어레이형 DA컨버터(32)를 각각 사용한 구성의 경우에 있어서, 스위치된 커패시터 어레이형 DA컨버터(32)의 커패시터를, 제2 실시형태에 관한 소스폴로워회로의 오프셋 축적용의 커패시터(53)에 겸용한 구성을 하고 있다. 이 구성에 따른 효과는, 제1 실시형태에 관한 응용예의 경우와 동일하다.

도 10은, 본 발명의 제3 실시형태를 나타내는 회로도이다. 이 제3 실시형태에서는, 제1 실시형태와 동일하게, NMOS의 소스폴로워트랜지스터(61)의 게이트에 커패시터(63)의 일단이 접속되는 동시에, 소스폴로워트랜지스터(61)의 게이트와 프리챠지전원(64)의 사이에 제1의 아날로그스위치(65)가, 커패시터(63)의 타단과 소스폴로워트랜지스터(61)의 소스의 사이에 제2의 아날로그스위치(66)가, 커패시터(63)의 타단과 신호원 Vin의 사이에 제3의 아날로그스위치(67)가 각각 접속된 구성에 더하여, 소스폴로워트랜지스터(61)의 드레인측에 NMOS의 트랜지스터(68)가 캐스코드접속되는 동시에, 소스폴로워트랜지스터(61)의 게이트와 캐스코드접속트랜지스터(68)의 게이트의 사이에 커패시터(69)가 접속되고, 또한 캐스코드접속트랜지스터(68)의 게이트와 어느 특정의 전압치 Vc의 전원(70)의 사이에 제4의 아날로그스위치(71)가 접속된 구성으로 되어 있다.

상기한 구성의 제3 실시형태에 관한 소스폴로워회로에 있어서도, 제1 실시형태에 관한 소스폴로워회로의 회로동작의 경우와 동일하게, 제1, 제2의 아날로그스위치(65,66)는 준비기간(프리챠지기간)에 온(폐)상태, 출력기간에 오프(개)상태로 되고, 제3의 아날로그스위치(67)는 준비기간에 오프상태, 출력기간에 온상태로 된다. 또, 제4의 아날로그스위치(71)는, 제1, 제2의 아날로그스위치(65,66)에 연동하고, 준비기간에 온상태, 출력기간에 오프상태로 된다.

전원(70)의 전압치 Vc는, 소스폴로워트랜지스터(61)의 프리챠지전압 Vpre의 전압치에 대하여 일정 양 만큼 시프트된 값으로 설정한다. 그 시프트량은, 소스폴로워트랜지스터(61)와 캐스코드접속트랜지스터(68)의 포화조건으로부터 구해지는 것이다. 그리고, 전원(70)의 전압치 Vc 대신에, 소스폴로워트랜지스터(61)의 게이트전위를 입력으로 한 소스폴로워를 사용하는 것도 가능하다.

상기한 구성에 있어서, 제1, 제2의 아날로그스위치(65,66)와 제3의 아날로그스위치(67)와를 반전동작에 의하여 개폐제어하고, 프리챠지기간에 소스폴로워트랜지스터(61)의 입력(게이트)과 출력(소스)에 커패시터(63)와 접속하여 당해 트랜지스터(61)의 게이트－소스전압 Vgs에 상당하는 전하를 축적하고, 출력기간에 있어서 이 커패시터(63)의 소스측을 입력으로 재접속하여 입출력간의 전압차를 캔슬하기 위한 회로동작은, 도 3의 타이밍챠트에 따른 제1 실시형태의 회로동작의 경우와 동일하다.

이상의 회로동작에 더하여, 본 실시형태에 있어서는, 프리챠지기간에 제4의 아날로그스위치(71)를 온상태로 함으로써, 캐스코드접속트랜지스터(68)의 게이트를 전압차 Vc에 프리챠지한다. 그리고, 출력기간에 있어서 제4의 아날로그스위치(71)를 오프상태로 함으로써, 캐스코드접속트랜지스터(68)의 게이트를 전원(70)으로부터 단절한다.

이 제4의 아날로그스위치(71)의 온／오프동작에 따른 회로동작에 의하여, 캐스코드접속트랜지스터(68)의 게이트전위를, 전원전압 VCC보다 높게 설정할 수 있으므로, 제1, 제2 실시형태의 회로구성의 경우에 비하여, 소스폴로워트랜지스터(61)의 드레인전압이 높아진다. 이에 따라, 소스폴로워트랜지스터(61)로서, 폴리실리콘 TFT 등의 스레시홀드전압 Vth이 높고 또한 편차가 큰 트랜지스터를 사용하여 소스폴로워회로를 구성하였다고 해도, 결과적으로 당해 트랜지스터(61)의 드레인전압 범위가 넓어지게 되므로, 출력의 다이나믹 레인지를 확대할 수 있다.

그리고, 소스폴로워트랜지스터(61)의 게이트－드레인전압 Vgd에 대해서는, 제2 실시형태에 관한 회로구성의 경우와 동일하게, 프리챠지기간과 출력기간에 있어서도 대략 일정하게 유지할 수 있으므로, 정밀도가 양호한 오프셋 캔슬을 행할 수 있으므로, 트랜지스터 특성의 편차에 대한 출력전위의 편차를 보다 저감할 수 있다. 또, 전술한 회로구성에 따른 효과는, 소스폴로워회로를 폴리실리콘 TFT로 구성하였을 때에 특히 유효하게 된다. 그 이유는, 제1 실시형태의 설명에서 설명한 이유와 동일하다.

도 11은, 제3 실시형태에 관한 소스폴로워회로를 액정표시장치의 수평드라이버에서의 출력버퍼에 적용한 응용예를 나타낸 회로도이다. 그리고, 도 10과 동등한 부분에는 동일부호가 부여되어 도시되어 있다. 이 응용예에서는, 제1, 제2 실시형태에 관한 응용예의 경우와 동일하게, 전단의 DA컨버터(28)가, 상위 3비트(b0∼b2)에 대하여 기준전압선택형 DA컨버터(31)를, 하위 3비트(b3∼b5)에 대하여 스위치된 커패시터 어레이형 DA컨버터(32)를 각각 사용한 구성의 경우에 있어서, 스위치된 커패시터 어레이형 DA컨버터(32)의 커패시터를, 제3 실시형태에 관한 소스폴로워회로의 오프셋 축적용의 커패시터(63)에 겸용한 구성을 하고 있다. 이 구성에 따른 효과는, 제1 실시형태에 관한 응용예의 경우와 동일하다.

그리고, 상기 제1∼제3 실시형태에 있어서는, 소스폴로워트랜지스터로서 NMOS트랜지스터를 사용한 NMOS소스폴로워회로에 적용한 경우에 대하여 설명하였지만, 그 반전형인 PMOS소스폴로워회로에도 동일하게 적용가능하다.

이상 설명한 바와 같이, 본 발명에 의하면, 소스폴로워트랜지스터의 게이트에 커패시터의 일단을 접속하는 동시에, 소스폴로워트랜지스터의 게이트와 프리챠지전원의 사이에 제1의 아날로그스위치를, 커패시터의 타단과 소스폴로워트랜지스터의 소스의 사이에 제2의 아날로그스위치를, 커패시터의 타단과 신호원의 사이에 제3의 아날로그스위치를 각각 접속하고, 프리챠지동작을 행하게 하는 구성으로 함으로써, 오프셋 캔슬을 고정밀도로 행할 수 있다.

또, 액정표시장치의 출력회로에 있어서, 각 칼럼선을 구동하는 출력버퍼로서 본 발명에 의한 소스폴로워회로를 사용함으로써, 폴리실리콘 TFT와 같은 스레시홀드전압 Vth이 크고, 또한 편차가 큰 트랜지스터로 회로를 작성하여도, 오프셋 캔슬을 고정밀도로 행할 수 있으므로, 복수개 병렬로 늘어세운 경우라도, 각 회로간의 출력전위의 편차를 충분히 저감할 수 있다. 따라서, 액정패널과 그 구동부를 폴리실리콘으로 일체적으로 형성할 때의 출력버퍼로서 사용하면 특히 유용하다.

Claims

소스폴로워로서 사용되도록 접속된 소스폴로워트랜지스터와,

상기 소스폴로워트랜지스터의 게이트에 일단이 접속된 커패시터와,

상기 소스폴로워트랜지스터의 게이트와 프리챠지전원의 사이에 접속된 제1의 아날로그스위치와,

상기 커패시터의 타단과 상기 소스폴로워트랜지스터의 소스의 사이에 접속되고, 상기 제1의 아날로그스위치와 연동(連動)하는 제2의 아날로그스위치와,

상기 커패시터의 타단과 신호원의 사이에 접속되고, 상기 제1, 제2의 아날로그스위치의 개폐동작에 대하여 반전(反轉)동작을 행하는 제3의 아날로그스위치와

를 구비한 것을 특징으로 하는 액정표시장치.
제1항에 있어서, 상기 소스폴로워트랜지스터는 폴리실리콘 박막트랜지스터인 것을 특징으로 하는 액정표시장치.
제1항에 있어서, 상기 제1, 제2의 아날로그스위치는 프리챠지기간에 온상태, 출력기간에 오프상태로 되고, 상기 제3의 아날로그스위치는 프리챠지기간에 오프상태, 출력기간에 온상태로 되는 것을 특징으로 하는 액정표시장치.
제1항에 있어서, 또한, 상기 소스폴로워트랜지스터의 드레인측에 캐스코드(cascode)접속되고, 게이트측이 상기 소스폴로워트랜지스터의 게이트측에 접속된 캐스코드접속트랜지스터를 가지는 것을 특징으로 하는 액정표시장치.
제4항에 있어서, 또한, 상기 캐스코드접속트랜지스터의 게이트에 소스가, 상기 소스폴로워트랜지스터의 게이트에 게이트가 각각 접속된 상기 캐스코드접속트랜지스터와 역도전형(逆導電型)의 트랜지스터를 가지는 것을 특징으로 하는 액정표시장치.
제4항에 있어서, 상기 캐스코드접속트랜지스터는 디플리션형의 트랜지스터인 것을 특징으로 하는 액정표시장치.
제4항에 있어서, 또한, 상기 소스폴로워트랜지스터의 게이트와 상기 캐스코드접속트랜지스터의 게이트의 사이에 접속된 커패시터와,

상기 캐스코드접속트랜지스터의 게이트와 소정의 전원의 사이에 접속되고, 상기 제1, 제2의 아날로그스위치와 연동하는 제4의 아날로그스위치와를 가지는 것을 특징으로 하는 액정표시장치.
각 칼럼선을 구동하는 복수의 출력버퍼로 이루어지는 액정표시장치에 있어서, 상기 출력버퍼의 각각은,

소스폴로워로서 사용되도록 접속된 소스폴로워트랜지스터와,

상기 소스폴로워트랜지스터의 게이트에 일단이 접속된 커패시터와,

상기 소스폴로워트랜지스터의 게이트와 프리챠지전원의 사이에 접속된 제1의 아날로그스위치와,

상기 커패시터의 타단과 상기 소스폴로워트랜지스터의 소스의 사이에 접속되고, 상기 제1의 아날로그스위치와 연동하는 제2의 아날로그스위치와,

상기 커패시터의 타단과 신호원의 사이에 접속되고, 상기 제1, 제2의 아날로그스위치의 개폐동작에 대하여 반전동작을 행하는 제3의 아날로그스위치와

를 구비한 것을 특징으로 하는 액정표시장치.
제8항에 있어서, 또한, 상위 비트측이 기준전압선택형의 DA컨버터와, 하위 비트측이 스위치된 커패시터 어레이형의 DA컨버터를 가지고,

상기 DA컨버터는 모두 상기 출력버퍼의 전단(前段)에 형성되고,

상기 스위치된 커패시터 어레이형의 DA컨버터는 상기 소스폴로워트랜지스터의 게이트에 접속된 상기 커패시터에 겸용하는 커패시터를 가지는 것을 특징으로 하는 액정표시장치.
제8항에 있어서, 또한, 상기 소스폴로워트랜지스터의 드레인측에 캐스코드접속되고, 게이트측이 상기 소스폴로워트랜지스터의 게이트측에 접속된 캐스코드접속트랜지스터를 가지는 것을 특징으로 하는 액정표시장치.
제10항에 있어서, 또한, 상위 비트측이 기준전압선택형의 DA컨버터와, 하위 비트측이 스위치된 커패시터 어레이형의 DA컨버터를 가지고,

상기 DA컨버터는 모두 상기 출력버퍼의 전단에 형성되고,

상기 스위치된 커패시터 어레이형의 DA컨버터는 상기 소스폴로워트랜지스터의 게이트에 접속된 상기 커패시터에 겸용하는 커패시터를 가지는 것을 특징으로 하는 액정표시장치.
제10항에 있어서, 또한, 상기 소스폴로워트랜지스터의 게이트와 상기 캐스코드접속트랜지스터의 게이트의 사이에 접속되는 커패시터와,

상기 캐스코드접속트랜지스터의 게이트와 소정의 전원의 사이에 접속되고, 상기 제1, 제2의 아날로그스위치와 연동하는 제4의 아날로그스위치와를 가지는 것을 특징으로 하는 액정표시장치.
제12항에 있어서, 또한, 상위 비트측이 기준전압선택형의 DA컨버터, 하위 비트측이 스위치된 커패시터 어레이형의 DA컨버터를 가지고,

상기 DA컨버터는 모두 상기 출력회로의 전단에 형성되고,

상기 스위치된 커패시터 어레이형의 상기 DA컨버터는 상기 소스폴로워트랜지스터의 게이트에 접속된 상기 커패시터에 겸용하는 커패시터를 가지는 것을 특징으로 하는 액정표시장치.