KR100422593B1

KR100422593B1 - 디코딩 장치 및 방법과 이를 사용한 저항열디지털/아날로그 컨버팅 장치 및 방법

Info

Publication number: KR100422593B1
Application number: KR10-2001-0024066A
Authority: KR
Inventors: 이준석
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-05-03
Filing date: 2001-05-03
Publication date: 2004-03-12
Also published as: US6781535B2; KR20020084933A; US20020163324A1

Abstract

본 발명은 TFT-LCD 구동용 IC에 사용되는 저항열 디지털/아날로그 컨버터에서 프리챠지 스킴을 이용하여 집적화 면적이 최소화된 디코딩 장치 및 방법을 제공하고, 상기의 디코딩 장치 및 방법을 사용하여 직렬스위치단의 갯수를 최적화한 저항열 디지털/아날로그컨버팅 장치 및 방법을 제공하기 위한 것으로서, 본 발명의 디코딩 장치는 디지털신호입력수단, 상기 디지털신호입력수단으로부터 제공된 디지털신호에 따라 인에이블 되기 전에 프리챠지신호에 응답하여 다수의 출력단을 제1논리값으로 프리챠지하는 프리챠징 수단 및 상기 디지털신호입력수단으로부터 제공된 디지털신호에 응답하여 상기 다수의 출력단 중 하나의 출력단에 제2논리값을 제공하는 스위치소자부를 포함하는 것을 특징으로 한다.

Description

디코딩 장치 및 방법과 이를 사용한 저항열 디지털/아날로그 컨버팅 장치 및 방법{Decoding Apparatus and its method and RDA Converting Apparatus and its method}

TFT-LCD 구동용 IC에 사용되는 저항열 디지털/아날로그 컨버팅 장치 및 방법에 관한 것으로서, 구체적으로는 TFT-LCD 구동용 IC의 면적을 줄이기 위하여 TFT-LCD 구동용 IC에 사용되는 저항열 디지털/아날로그 컨버터에서 프리챠지 스킴을 이용하여 집적화된 면적을 최소화시킨 디코더와 이를 사용하여 직렬 스위치단의 갯수를 최적화하는 디코딩 장치 및 방법과 이를 사용한 저항열 디지털/아날로그 컨버팅 장치 및 방법에 관한 것이다.

여기서, 디지털/아날로그 컨버팅 장치는 디지털 신호가 입력되면, 그 디지털 신호에 해당되는 아날로그 전압을 출력하는 장치이다.

도 1은 통상적인 TFT-LCD의 구성도를 도시한 것이다.

도 1을 참조하면, 타이밍 제어부(100)에 의해 구동되어 액정패널(400)의 게이트 라인을 순차적으로 구동시켜 주기 위한 다수의 게이트 드라이버(200)와, 상기 타이밍 제어부(100)에 의해 구동되어 액정패널(400)의 소오스라인을 구동시켜 액정패널(400)이 데이터를 디스플레이하도록 하는 다수의 소오스 드라이버(300)를 구비한다.

상기 액정패널(400)은 액정캐패시터(C1)와 스위칭 박막트랜지스터(T1)로 구성된 단위화소가 매트릭스 형태로 배열되며, 박막트랜지스터의 소오스는 소오스 드라이버(300)에 의해 구동되는 소오스라인에 연결되고, 각 박막트랜지스터의 게이트는 게이트 드라이버(200)에 의해 구동되는 게이트라인에 연결된다.

상기한 TFT-LCD 는 콘트롤러(100)에 의해 게이트 드라이버(200)가 할당된 하나의 게이트 라인을 순차 구동시키고, 소오스 드라이버(300)는 상기 콘트롤러(100)로부터 제공되는 데이터를 입력받아 아날로그신호를 소오스 라인으로 인가함으로써 데이터를 표시하게 된다.

도 2는 종래의 TFT-LCD에 있어서, 소오스 드라이버의 구성도를 도시한 것이다.

도 2를 참조하면, 종래의 소오스 드라이버는 디지털 제어부(310)와, 디지털 제어부(310)로부터 제공된 디지털 데이터를 저장하는 레지스터부(320)와, 레지스터부(320)로부터 제공된 신호를 레벨 변환하기 위한 레벨쉬프터(330)와, 레벨쉬프터(330)를 통과한 디지털신호를 아날로그신호로 변환하는 디지털/아날로그 변환부(340)와, 아날로그 바이어스부(350)와, 상기 아날로그 바이어스부(350)로부터 제공된 바이어스에 의해 상기 디지털/아날로그 변환부(340)의 출력을 버퍼링하여 액정패널(도 1의 400)의 소오스라인으로 제공하기 위한 버퍼링부(360)로 이루어져 있다.

디지털제어부(310)는 도1의 타이밍 제어부(100)로부터 소오스 드라이버 스타트 펄스(SSP)와 테이터클럭(data clock) 및 디지털데이터(digital data)를 입력받아 레지스터부(320)로 디지털데이터를 전달하고 레지스터부(320)를 제어한다.

상기 레지스터부(320)는 쉬프트레지스터부(321), 샘플링레지스터부(322) 및 홀딩레지스터부(323)으로 구성되며, 쉬프트레지스터를 통해 각각의 모든 디지털데이터가 샘플링레지스터에 저장되고, 상기 샘플링레지스터에 저장된 디지털데이터는 타이밍 제어부(도 1의 100)로부터 제공되는 제어신호(LOAD)에 의해 홀딩레지스터 및 레벨쉬프터를 통해 디지털/아날로그변환부(340)로 전달된다.

상기 레지스터부(320)는 예컨대 3.3V와 같은 저전압에서 구동하는 블럭이고, 상기 디지털/아날로그변환부(340) 및 버퍼링부(360)는 예컨대 6-12V와 같은 고전압에서 구동하는 블록이므로, 상기 레벨쉬프터부(330)는 디지털데이터 신호를 레벨 변환하여 상기 디지털/아날로그변환부(340)로 제공한다.

상기 디지털/아날로그변환부(340)는 빛의 밝기를 선형적으로 표현하기 위하여 입력전압을 비선형적으로 만들기 위한 감마레퍼런스부(342)와, 레벨쉬프터부(330)를 통과한 디지털신호를 선택신호로 하여 상기 감마레퍼런스부(342)의 다수의 감마레퍼런스출력 중 하나의 감마레퍼런스출력인 아날로그신호를 출력하는 디코딩부(344)로 구성된다.

도 3은 감마레퍼런스부(342)의 회로를 보여주는 일예시도이고, 도 4는 1채널에 해당하는 디코딩부(344)를 나타내는 일실시예 구성도로서, 상기 감마레퍼런스부(342)는 감마레퍼런스입력와 저항열에 의해 다수의 감마레퍼런스출력을 생성하고, 상기 레벨쉬프터(330)로부터 출력되는 디지털신호에 의하여 감마레퍼런스내 다수의 저항열로부터 어느 하나의 전압값이 선택되어 어느 하나의 감마레퍼런스값이 버퍼링부(360)로 전달되게 된다.

도 5은 일반적인 1채널에 해당하는 디코딩부(344)를 나타내는 일실시예 구성도로서, 8개의 직렬스위치단을 거치게 되어 있다.

도 5에 보이는 바와 같이 상기 감마레퍼런스부(342)의 감마레퍼런스출력이 버퍼링부(360)로 출력되기 위하여는 일반적으로 직렬연결된 8개의 MOS 트랜지스터를 거쳐야만 가능하다. 이러한 구성을 위하여 MOS 트랜지스터는 전체 510개가 필요하고, 특히 8개의 스위치단을 거쳐야 하기 때문에 동작속도가 저하되고 신호가 약화되는 문제를 갖는다. 즉, 상기와 같은 종래기술은 저항의 증가를 초래하여 드라이버의 정착시간에 영향을 주고, 드라이버의 동작 속도를 감소시킨다. 그 이유로는 증가된 저항값이 연산증폭기(Operational Amplifier)의 위상 여유를 악화시킬 뿐만 아니라, 동시에 RC (Resistance - Capacitance) 지연을 초래하여 추가적인 시간을 요하기 때문이다. 따라서, 스위치단의 갯수를 줄일 수 있는 구성이 요구된다.

도 6는 개선된 형태의 4 ×16 디코더를 사용한 1채널에 해당하는 디코딩부(344) 일실시예 구성도로서, 상기의 문제점을 해결하기 위해 제안 가능한 모델이다.

이 경우 상기 감마레퍼런스부(342)내 저항열로부터 선택된 하나의 전압값이 2개의 스위치단만을 거쳐 출력된다.

도 7은 상기 도 6 중 용이하게 구현 가능한 4 ×16 디코더의 내부 구성도로서, 다수의 NAND 게이트와 인버터로 구성되어 있다.

그러나, 이러한 4 ×16 디코더를 사용하여 저항열 디지털/아날로그 컨버터를 구성하는 경우, 4 ×16 디코더가 집적회로 칩 내에서 차지하는 면적이 대단히 커져 집적회로 칩의 면적이 수배로 증가하게 된다. 즉, 입력이 4개인 NAND 소자를 구현하기 위해서는 3개의 NAND소자와 2개의 NOT소자가 필요하고, 1개의 NAND 소자는 다시 2개의 NMOS 트랜지스터 및 저항으로 구현 또는 4개의 NMOS 트랜지스터가 필요하며, 1개의 NOT 소자를 구현하기 위하여 1개의 CMOS 트랜지스터 혹은 각각 한개씩의 NMOS 및 PMOS가 필요하게 된다. 따라서 이와 같은 4 ×16 디코더를 채택하는 것은 경제적인 측면에서 극히 비효율적이다.

상기와 같은 문제점을 해결하기 위하여 본 발명은 TFT-LCD 구동용 IC에 사용되는 저항열 디지털/아날로그 컨버터에서 프리챠지 스킴을 이용하여 집적화 면적이 최소화된 디코딩 장치 및 방법의 제공을 목적으로 한다.

또한, 상기의 디코딩 장치 및 방법을 사용하여 직렬스위치단의 갯수를 최적화한 저항열 디지털/아날로그컨버팅 장치 및 방법의 제공을 목적으로 한다.

도 1은 통상적인 TFT-LCD의 구성도,

도 2는 종래의 TFT-LCD에 있어서, 소오스 드라이버의 구성도,

도 3은 종래의 감마레퍼런스부의 일실시예 구성도,

도 4는 1채널에 해당하는 디코딩부를 나타내는 일실시예 구성도,

도 5은 일반적인 1채널에 해당하는 디코딩부를 나타내는 일실시예 구성도,

도 6는 개선된 형태의 4 ×16 디코더를 사용한 1채널에 해당하는 디코딩부 일실시예 구성도,

도 7은 도 6 중 용이하게 구현 가능한 4 ×16 디코더의 내부 구성도,

도 8는 본 발명의 일실시예에 따른 4 ×16 디코더를 사용한 1채널에 해당하는 디코딩부 구성도,

도 9는 본 발명의 일실시예에 따른 1채널에 해당하는 디코딩부 내 디코더의 일실시예 구성도,

도 10은 본 발명의 다른 실시예에 따른 디코더를 사용한 1채널에 해당하는디코딩부의 구성도.

<도면의 주요 부분에 대한 부호의 설명>

910 : 디지털신호입력부 920 : 스위칭소자부

930 : 프리챠징부 940 : 신호출력부

상기와 같은 목적을 달성하기 위하여 본 발명의 디코딩 장치는 디지털신호입력수단, 상기 디지털신호입력수단으로부터 제공된 디지털신호에 따라 인에이블 되기 전에 프리챠지신호에 응답하여 다수의 출력단을 제1논리값으로 프리챠지하는 프리챠징 수단 및 상기 디지털신호입력수단으로부터 제공된 디지털신호에 응답하여 상기 다수의 출력단 중 하나의 출력단에 제2논리값을 제공하는 스위치소자부를 포함하는 것을 특징으로 한다.

또한, 본 발명의 상기 스위치소자부는 상기 디지털신호입력수단에 디지털신호의 인가시 과전류경로가 형성되는 것을 방지하는 과전류방지수단을 포함하는 것을 특징으로 한다.

또한, 본 발명의 상기 프리챠징수단은, 프리챠지신호에 의하여 상기 프리챠징수단 내 복수의 스위칭소자가 인에이블되어 제1논리값을 상기 출력단에 인가함을 특징으로 한다.

또한, 본 발명의 상기 스위칭소자부는, 상기 디지털신호에 응답하여 상기 제2논리값을 상기 출력단 중 일부분에 출력하는 스위칭소자들 및 상기 디지털신호로부터 반전된 디지털신호에 응답하여 상기 제2논리값을 상기 출력단 중 다른 일부분에 출력하는 스위칭소자들을 포함하는 것을 특징으로 한다.

또한, 본 발명의 저항열 디지털/아날로그 컨버팅 장치는 디지털신호입력수단, 상기 디지털신호입력수단으로부터 제공된 디지털신호에 따라 인에이블 되기 전에 프리챠지신호에 응답하여 다수의 출력단을 제1논리값으로 프리챠지하는 프리챠징 수단 및 상기 디지털신호입력수단으로부터 제공된 디지털신호에 응답하여 상기 다수의 출력단 중 하나의 출력단에 제2논리값을 제공하는 스위치소자부를 포함하는 디코딩장치 복수의 서로 다른 레벨을 갖는 아날로그신호를 생성하는 감마레퍼런스신호발생수단 및 상기 디코딩장치의 출력신호에 따라 상기 복수의 서로 다른 레벨을 갖는 아날로그신호 중 어느 하나를 선택하여 출력시키는 스위치단을 포함하는 것을 특징으로 한다.

또한, 본 발명의 디코딩방법은 다수의 출력단을 제1논리값으로 프리챠징하는 단계, 디지털신호의 입력에 따라 상기 다수의 출력단 중 어느 하나에 제2논리값을 제공하는 단계 및 상기 디지털신호의 인가시 과전류 경로가 형성되는 것을 방지하는 단계를 포함하는 것을 특징으로 한다.

또한, 본 발명의 디코딩방법은 다음 구동을 위하여 상기 다수의 출력단을 리셋시키는 단계를 더 포함하는 것을 특징으로 한다.

또한, 본 발명의 디코딩방법은 상기 다수의 출력단의 신호를 버퍼링하여 외부로 출력하는 제5단계를 더 포함하는 것을 특징으로 한다.

또한, 본 발명의 저항열 디지털/아날로그 컨버팅 방법은 다수의 출력단을 제1논리값으로 프리챠징하는 제1단계, 디지털신호의 입력에 따라 상기 다수의 출력단 중 어느 하나에 제2논리값을 제공하는 제2단계, 복수의 서로 다른 레벨을 갖는 아날로그신호를 생성하는 제3단계 및 상기 제2논리값에 따라 상기 복수의 서로 다른 레벨을 갖는 아날로그신호 중 어느 하나를 선택하여 출력시키는 제4단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 8는 본 발명의 일실시예에 따른 4 ×16 디코더를 사용한 1채널에 해당하는 디코딩부(344) 구성도로서, 대부분의 구성은 종래기술로 제시된 도 6의 구성과 일치한다.

단지 도 6의 구성과 상이한 부분은 4 ×16디코더의 내부구성과 상기 4 ×16디코더에 제어신호(LOAD)가 사용된다는 것이다. 여기서, 제어신호(LOAD)는 모든 데이터가 구동용 IC의 모든 채널에 래치되었을 때, TFT-LCD를 구동하라는 신호로 1 클럭 동안만, '하이'상태로 전이하였다가 다시 '로우'상태로 회귀하는 신호이다.

도 9는 본 발명의 일실시예에 따른 1채널에 해당하는 디코딩부(344) 내 디코더의 일실시예 구성도로서, 여기서는 설명의 편의를 위하여 4 ×16 디코더 대신 2 ×4 디코더를 예로 들었다.

상기 2 ×4 디코더의 구성 및 동작에 관하여 구체적으로 설명하면 다음과 같다. 상기 2 ×4 디코더는 디지털신호입력부(910), 상기 디지털신호입력부(910)로부터 제공된 디지털신호에 따라 인에이블 되기 전에 프리챠지신호에 응답하여 다수의 출력단을 제1논리값으로 프리챠지하는 프리챠징부(930), 및 상기 디지털신호입력부(910)로부터 제공된 디지털신호에 응답하여 상기 다수의 출력단 중 하나의 출력단에 제2논리값을 제공하는 스위칭소자부(920)로 구성된다.

한편, 상기 스위칭소자부(920)는 상기 디지털신호입력부(910)에 디지털신호가 인가되는 경우 과전류경로가 형성되는 것을 방지하는 과전류방지부(950)를 포함한다.

또한, 상기 2 ×4 디코더는 상기 다수의 출력단의 신호를 버퍼링하여 외부로출력하는 신호출력부(940)를 더 포함할 수 있다.

구체적으로, 상기 스위칭소자부(920)은 상기 디지털신호 Din 및 상기 디지털신호 Din의 반전신호에 응답하여 신호를 전달하는 스위칭소자들을 포함한다.

프리챠징부(930) 내의 드레인전압(VDD)와 상기 신호출력부(940)의 Dout에 프리챠징부(930)내 각각의 PMOS의 소오스와 드레인이 연결된 상태에서, 상기 프리챠징부(930)에 논리 '하이'의 제어신호(LOAD)가 인가되면 프리챠징부(930) 내 복수개의 PMOS의 게이트에 '하이'가 인가됨에 따라 상기 신호출력부(940)에는 드레인전압(VDD)이 인가되어 프리챠징되면서 상기 신호출력부(940)의 각 출력 Dout에는 '로우'가 인가된 상태가 된다.

이 때 디지털신호입력부(910)에 예를 들어 Din<1> : 1, Din<0> : 0의 디지털신호가 입력되면 상기 신호출력부(940)의 출력라인 중 Dout<2> 라인에 연결된 스위칭소자(NMOS 트랜지스터)들이 인에이블되고, 상기 Dout<2>라인의 출력에 논리 '하이'가 출력된다. 과전류방지부(950)는 상기 신호출력부(940)가 프리챠징된 상태에서 디지털신호가 인가되면 복수의 출력라인 중 하나의 출력라인이 선택됨과 동시에 상기 프리챠징부(930)내 드레인전압(VDD)으로부터 상기 과전류방지부(950)의 그라운드(GND)까지 단락회로가 형성되어 과전류가 흐르는 것을 방지하기 위하여 상기 신호출력부(940)의 프리챠징용 소자와는 상반된 특성을 갖는 NMOS를 사용하여 과전류가 흐를 수 있는 경로를 차단시켜 전류 소모를 방지한다.

한편, 상기 Dout<2>라인의 출력에 '하이' 논리값이 출력된 이후에는 다시 프리챠징부(930)내에 제어신호(LOAD)가 인가되므로써 다수의 출력단이 리셋되어 프리챠지될 수 있도록 한다.

본 발명에 따른 디코더를 사용한 1채널에 해당하는 디코딩부(344)의 경우, 위의 2 ×4 디코더를 사용하면 4개의 디코더를 사용해야 하고, 4 ×16 디코더를 사용하면 도 8에 도시된 바와 같이 2개의 디코더를 사용할 수 있다. 또한 본 발명의 기술적 구성에 의해 8 ×256 디코더의 구현이 가능함은 당업자에게 당연하다.

도 10은 본 발명의 다른 실시예에 따른 디코더를 사용한 1채널에 해당하는 디코딩부(344)의 구성도로서, 4 ×16 디코더를 보인다.

이는 상기 2 ×4 디코더에 비하여 입력 및 출력단자의 수와 그에 따른 스위칭 소자의 수만 증가한 것이며, 4 ×16 디코더의 동작은 2 ×4 디코더의 동작과 동일하므로 여기서는 더 이상 언급하지 않기로 한다. 그러나, 본 발명의 다른 실시예에 따른 4 ×16 디코더를 사용한 1채널에 해당하는 디코딩부(344)에 적용하는 경우, 상기 감마레퍼런스부(342)의 저항열에서 출력단(1040)까지 거쳐야 하는 스위치단을 2개로 줄일 수 있고, 이 때 필요로 하는 4 ×16 디코더를 구현함에 있어서도 필요로 하는 스위치를 272개만으로 구성하는 것이 가능하다.

또한, 본 발명의 또 다른 실시예에 따르면 상기 1채널에 해당하는 디코딩부(344)에 8 ×256 디코더를 적용하는 것도 가능하며, 이에 따라 상기 감마레퍼런스부(342)의 저항열에서 출력단(1040)까지 거쳐야 하는 스위치단을 1개로 줄일 수도 있다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것은 아니다.

상기와 같은 본 발명의 구성에 따라 TFT-LCD 구동용 IC에 사용되는 디지털/아날로그변환부에서 프리챠지 스킴을 이용함으로써 디코더의 집적화 면적을 최소화하고, 상기의 디코더를 사용하여 직렬스위치단의 갯수를 최적화할 수 있으며, 이에 따라 TFT-LCD 구동용 IC의 속도를 향상시키는 효과가 있다.

Claims

디지털신호입력수단;

상기 디지털신호입력수단으로부터 제공된 디지털신호에 따라 인에이블 되기 전에 프리챠지신호에 응답하여 다수의 출력단을 제1논리값으로 프리챠지하는 프리챠징 수단; 및

상기 디지털신호입력수단으로부터 제공된 디지털신호에 응답하여 상기 다수의 출력단 중 하나의 출력단에 제2논리값을 제공하는 스위치소자부

을 포함하는 것을 특징으로 하는 디코딩 장치.
제1항에 있어서,

상기 스위치소자부는 상기 디지털신호입력수단에 디지털신호의 인가시 과전류경로가 형성되는 것을 방지하는 과전류방지수단을 포함하는 것을 특징으로 하는 디코딩 장치.
제2항에 있어서,

상기 다수의 출력단의 신호를 버퍼링하여 외부로 출력하는 신호출력수단을 더 포함하는 것을 특징으로 하는 디코딩 장치.
제2항 또는 제3항에 있어서,

상기 프리챠징수단 내 복수의 스위칭소자들과 상기 과전류방지수단 내 스위칭 소자는 상호 대칭적으로 동작하는 것을 특징으로 하는 디코딩 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 디지털신호입력수단에 제공되는 디지털신호값은 2비트인 것을 특징으로 하는 디코딩 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 디지털신호입력수단에 제공되는 디지털신호값은 4비트인 것을 특징으로 하는 디코딩 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 디지털신호입력수단에 제공되는 디지털신호값은 8비트인 것을 특징으로 하는 디코딩 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 프리챠징수단은, 프리챠지신호에 의하여 상기 프리챠징수단 내 복수의 스위칭소자가 인에이블되어 제1논리값을 상기 출력단에 인가함을 특징으로 하는 디코딩장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 스위칭소자부는,

상기 디지털신호에 응답하여 상기 제2논리값을 상기 출력단 중 일부분에 출력하는 제1스위칭소자들; 및

상기 디지털신호로부터 반전된 디지털신호에 응답하여 상기 제2논리값을 상기 출력단 중 다른 일부분에 출력하는 제2스위칭소자들

을 포함하는 것을 특징으로 하는 디코딩장치.
디지털신호입력수단, 상기 디지털신호입력수단으로부터 제공된 디지털신호에 따라 인에이블 되기 전에 프리챠지신호에 응답하여 다수의 출력단을 제1논리값으로 프리챠지하는 프리챠징 수단, 및 상기 디지털신호입력수단으로부터 제공된 디지털신호에 응답하여 상기 다수의 출력단 중 하나의 출력단에 제2논리값을 제공하는 스위치소자부을 포함하는 디코딩장치;

복수의 서로 다른 레벨을 갖는 아날로그신호를 생성하는 감마레퍼런스신호발생수단; 및

상기 디코딩장치의 출력신호에 따라 상기 복수의 서로 다른 레벨을 갖는 아날로그신호 중 어느 하나를 선택하여 출력시키는 스위치단

을 포함하는 것을 특징으로 하는 저항열 디지털/아날로그 컨버팅 장치.
제10항에 있어서,

상기 디코딩장치 내 상기 스위치소자부는 상기 디지털신호입력수단에 디지털신호의 인가시 과전류경로가 형성되는 것을 방지하는 과전류방지수단을 포함하는 것을 특징으로 하는 저항열 디지털/아날로그 컨버팅 장치.
제11항에 있어서,

상기 디코딩장치는 상기 다수의 출력단의 신호를 버퍼링하여 외부로 출력하는 신호출력수단을 더 포함하는 것을 특징으로 하는 저항열 디지털/아날로그 컨버팅 장치.
제11항 또는 제12항에 있어서,

상기 프리챠징수단 내 복수의 스위칭소자들과 상기 과전압방지수단의 스위칭 소자는 상호 대칭적으로 동작하는 것을 특징으로 하는 저항열 디지털/아날로그 컨버팅 장치.
제10항 내지 제12항 중 어느 한 항에 있어서,

상기 디코딩장치로서 2 ×4 디코더가 4개, 상기 스위치단이 4개인 것을 특징으로 하는 저항열 디지털/아날로그 컨버팅 장치.
제10항 내지 제12항 중 어느 한 항에 있어서,

상기 디코딩 장치로서 4 ×16 디코더가 2개, 상기 스위치단이 2개인 것을 특징으로 하는 저항열 디지털/아날로그 컨버팅 장치.
제10항 내지 제12항 중 어느 한 항에 있어서,

상기 디코딩 장치로서 8 ×256 디코더가 1개, 상기 스위치단이 1개인 것을 특징으로 하는 저항열 디지털/아날로그 컨버팅 장치.
제10항 내지 제12항 중 어느 한 항에 있어서,

상기 프리챠징수단은, 프리챠지신호에 의하여 상기 프리챠징수단 내 복수의 스위칭소자가 인에이블되어 제1논리값을 상기 출력단에 인가함을 특징으로 하는 저항열 디지털/아날로그 컨버팅 장치.
제10항 내지 제12항 중 어느 한 항에 있어서,

상기 스위칭소자부는,

상기 디지털신호에 응답하여 상기 논리값을 상기 출력단 중 일부분에 출력하는 제1스위칭소자들; 및

상기 디지털신호로부터 반전된 디지털신호에 응답하여 상기 제2논리값을 상기 출력단 중 다른 일부분에 출력하는 제2스위칭소자들

을 포함하는 것을 특징으로 하는 저항열 디지털/아날로그 컨버팅 장치.
다수의 출력단을 제1논리값으로 프리챠징하는 제1단계;

디지털신호의 입력에 따라 상기 다수의 출력단 중 어느 하나에 제2논리값을 제공하는 제2단계; 및

상기 디지털신호의 인가시 과전류 경로가 형성되는 것을 방지하는 제3단계

를 포함하는 것을 특징으로 하는 디코딩 방법.
제19항에 있어서,

다음 구동을 위하여 상기 다수의 출력단을 리셋시키는 제4단계를 더 포함하는 것을 특징으로 하는 디코딩 방법.
제20항에 있어서,

상기 제2단계는 상기 다수의 출력단의 신호를 버퍼링하여 외부로 출력하는 제5단계를 더 포함하는 것을 특징으로 하는 디코딩 방법.
제19항 내지 제21항 중 어느 한 항에 있어서,

상기 디지털신호값은 2비트인 것을 특징으로 하는 디코딩 방법.
제19항 내지 제21항 중 어느 한 항에 있어서,

상기 디지털신호값은 4비트인 것을 특징으로 하는 디코딩 방법.
제19항 내지 제21항 중 어느 한 항에 있어서,

상기 디지털신호값은 8비트인 것을 특징으로 하는 디코딩 방법.
다수의 출력단을 제1논리값으로 프리챠징하는 제1단계

디지털신호의 입력에 따라 상기 다수의 출력단 중 어느 하나에 제2논리값을제공하는 제2단계;

복수의 서로 다른 레벨을 갖는 아날로그신호를 생성하는 제3단계; 및

상기 제2논리값에 따라 상기 복수의 서로 다른 레벨을 갖는 아날로그신호 중 어느 하나를 선택하여 출력시키는 제4단계

를 포함하는 것을 특징으로 하는 저항열 디지털/아날로그 컨버팅 방법.