JP4168668B2 - アナログバッファ回路、表示装置および携帯端末 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、アナログバッファ回路、表示装置および携帯端末に関し、特に絶縁基板上に薄膜トランジスタ(Thin Film Transistor;ＴＦＴ)で形成されてなるアナログバッファ回路、これを表示部の周辺駆動回路に用いた表示装置および当該表示装置を画面表示部として搭載した携帯端末に関する。
【０００２】
【従来の技術】
液晶表示装置やＥＬ(electroluminescence) 表示装置に代表されるフラットパネル型表示装置の分野では、近年、パネルの狭額縁化、薄型化を図るために、画素がマトリクス状に配置されてなる表示部と同じ透明絶縁基板上に、当該表示部を駆動する周辺の駆動回路を一体的に搭載するいわゆる駆動回路一体型表示装置の開発が進められている。液晶表示装置やＥＬ表示装置においては、画素トランジスタとしてＴＦＴが用いられていることから、駆動回路を透明絶縁基板上に搭載するに当たっては当該駆動回路もＴＦＴを用いて形成されることになる。
【０００３】
【発明が解決しようとする課題】
表示装置の周辺駆動回路には、駆動能力を上げるためにアナログバッファ回路が用いられることが多い。ここで、当該アナログバッファ回路を絶縁基板上にＴＦＴを用いて形成する場合について考える。ＴＦＴは閾値Ｖｔｈの絶対値が大きくかつそのばらつきが非常に大きい。また、ガラス基板等の絶縁基板上に形成すると、シリコン基板上に形成する場合に比べてＴＦＴの素子特性がさらに悪化することが知られている。このように、ＴＦＴの閾値Ｖｔｈの絶対値が大きくかつそのばらつきが非常に大きいと、ＴＦＴを用いて絶縁基板上にアナログバッファ回路を形成すると、アナログバッファ回路の入出力オフセットおよびそのばらつきが大きくなる。
【０００４】
このアナログバッファ回路を、例えば、駆動回路一体型表示装置のデータドライバ（水平ドライバ）の出力部に、表示部のデータ線（信号線）に対応して複数個並べて用いるものとする。この場合、アナログバッファ回路の入出力オフセットのばらつきが大きいと、回路個々の出力電位誤差が大きくなる。すると、この出力電位誤差が表示部の列間の電位差となり、画面上に縦スジとして表示されるため、表示品位（ユニフォーミティ）を著しく悪化させることになる。
【０００５】
また、絶縁基板上にＴＦＴを用いてアナログ回路を形成した場合、ＴＦＴの閾値Ｖｔｈの絶対値が大きいと、回路を駆動するために高い電源電圧と大きなアイドリング電流が必要になるため消費電力が大きくなり、駆動回路一体型の構成を採りつつ、表示装置の低消費電力化を図る上で不利になる。
【０００６】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、絶縁基板上にＴＦＴで形成する場合であっても、入出力オフセットが小さくかつ消費電力が少ないアナログバッファ回路、これを表示部の周辺駆動回路に用いた表示装置および当該表示装置を画面表示部として搭載した携帯端末を提供することにある。
【０００７】
【課題を解決するための手段】
本発明によるアナログバッファ回路は、ソースフォロアのＭＯＳトランジスタによって出力負荷を駆動するソースフォロア手段と、このソースフォロア手段のオフセット検出を複数回に亘って分割して行い、その検出したオフセットを順にキャンセルするオフセットキャンセル手段とを備え、
前記オフセットキャンセル手段は、
回路入力端子と前記ＭＯＳトランジスタのゲートとの間に接続されたスイッチと、
前記回路入力端子と前記ＭＯＳトランジスタのソースとの間に直列に接続された２つのスイッチからなる第１スイッチ回路と、
前記回路入力端子と前記ＭＯＳトランジスタのソースとの間に直列に接続された２つのスイッチからなる少なくとも１つの第２スイッチ回路と、
前記ＭＯＳトランジスタのゲートと前記第１スイッチ回路の２つのスイッチ間との間に接続された第１キャパシタと、
前記ＭＯＳトランジスタのゲートと前記少なくとも１つの第２スイッチ回路の２つのスイッチ間との間に接続された少なくとも１つの第２キャパシタとを有する
構成となっている。このアナログバッファ回路は、デジタル表示信号をアナログ表示信号に変換して表示部のデータ線に与えるＤＡ変換回路を表示部と同じ透明絶縁基板上に搭載してなる表示装置において、当該ＤＡ変換回路の例えば出力部に用いられる。また、このアナログバッファ回路を用いたＤＡ変換回路を有する表示装置は、ＰＤＡ（Personal Digital Assistants）や携帯電話機に代表される携帯端末に、その画面表示部として搭載される。
【０００８】
上記構成のアナログバッファ回路、これをＤＡ変換回路の一部として用い表示装置、または当該表示装置を画面表示部として搭載した携帯端末において、ソースフォロアのオフセット検出を複数回に亘って分割して行うことで、最初に検出するオフセット電圧よりも最後に検出するオフセット電圧の方がずっと最終出力時の動作点の近くで検出される。したがって、最終オフセット電圧が最後に検出したオフセット電圧と非常に近くなり、ほぼキャンセルされるため、最終オフセット電圧が十分に小さくなる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１０】
［第１実施形態］
図１は、本発明の第１実施形態に係るＮ型バッファタイプのアナログバッファ回路の構成例を示す回路図である。このＮ型バッファタイプのアナログバッファ回路は、ＮＭＯＳトランジスタで構成され、出力信号電位が比較的高いとき、具体的には後述する特定の固定電位ＰＳＩＧよりも高いときに用いられる。
【００１１】
図１において、第１電源（例えば、正側電源ＶＤＤ）と第２電源（例えば、負側電源ＶＳＳ）との間には、ソースフォロアのＮＭＯＳトランジスタＱｎ１と電流源Ｉｎ１とが直列に接続されている。回路入力端子ＩＮｎ１とＮＭＯＳトランジスタＱｎ１のゲートとの間にはスイッチＳｎ１が接続されている。回路入力端子ＩＮｎ１とＮＭＯＳトランジスタＱｎ１のソースとの間には、スイッチＳｎ２およびスイッチＳｎ３が直列に接続され、さらにスイッチＳｎ４およびスイッチＳｎ５が直列に接続されている。
【００１２】
ＮＭＯＳトランジスタＱｎ１のゲート（スイッチＳｎ１の出力端）とスイッチＳｎ４の出力端（スイッチＳｎ５の入力端）との間にはキャパシタＣｎ１が接続されている。ＮＭＯＳトランジスタＱｎ１のゲートとスイッチＳｎ２の出力端（スイッチＳｎ３の入力端）との間にはキャパシタＣｎ２が接続されている。これら５つのスイッチＳｎ１〜Ｓｎ５および２つのキャパシタＣｎ１，Ｃｎ２は、ソースフォロア（ＮＭＯＳトランジスタＱｎ１）のオフセット検出を２回に亘って分割して行い、その検出したオフセットを順にキャンセルするオフセットキャンセル手段を構成している。
【００１３】
ＮＭＯＳトランジスタＱｎ１のソースと回路出力端子ＯＵＴｎ１との間にはスイッチＳｎ６が接続されている。回路出力端子ＯＵＴｎ１（スイッチＳｎ６の出力端）にはスイッチＳｎ７の一端が接続されている。スイッチＳｎ７の他端には、出力負荷のプリチャージ電位として低レベル(以下、“Ｌ”レベルと記す)の固定電位ＰＳＩＧが与えられる。
【００１４】
次に、上記構成の第１実施形態に係るＮ型バッファタイプのアナログバッファ回路の回路動作について、図２のタイミングチャートを用いて説明する。本アナログバッファ回路は、基本的に、次の４つの動作を順に行うことで１サイクルの動作を完了して１回の出力を行う。
【００１５】
先ず、期間Ａにおいて、スイッチＳｎ７が導通状態となり、出力負荷に対して固定電位ＰＳＩＧがプリチャージされ始める。また、スイッチＳｎ１，Ｓｎ３およびＳｎ５が導通状態となり、ＮＭＯＳトランジスタＱｎ１のゲートに信号Ｖｉｎが入力され、ＮＭＯＳトランジスタＱｎ１のゲート-ソース間に２つのキャパシタＣｎ１，Ｃｎ２が接続される。これにより、このときのＮＭＯＳトランジスタＱｎ１のゲート-ソース電圧(ＶｏｓＡ)がキャパシタＣｎ１，Ｃｎ２に蓄えられる。
【００１６】
次に、期間Ｂにおいて、スイッチＳｎ１，Ｓｎ５は非導通状態となり、スイッチＳｎ４が導通状態となる。このとき、左側のキャパシタＣｎ１の他方の電極に入力信号Ｖｉｎが与えられるため、ＮＭＯＳトランジスタＱｎ１のゲート電圧はキャパシタＣｎ１に蓄えられた電圧に応じて変化する。また、もう一つのキャパシタＣｎ２は依然としてＮＭＯＳトランジスタＱｎ１のゲート-ソース間に接続されたままであり、この時点でのゲート-ソース電圧(ＶｏｓＢ)がこのキャパシタＣｎ２に蓄積される。このときのソース電圧はおおよそＶｉｎ＋（ＶｏｓＡ−ＶｏｓＢ）となる。
【００１７】
次に、期間ＣにおいてスイッチＳｎ３，Ｓｎ４が非導通状態となり、スイッチＳｎ２が導通状態となる。これにより、右側のキャパシタＣｎ２の他方の電極に信号Ｖｉｎが入力され、このキャパシタＣｎ２に蓄えられた電圧に応じてゲート電位が変化する。このときのゲート-ソース電圧をＶｏｓＣとすると、ソース電圧はおおよそＶｉｎ＋（ＶｏｓＢ−ＶｏｓＣ）となる。
【００１８】
最後に、期間ＤにおいてスイッチＳｎ６が導通状態となり、スイッチＳｎ７が非導通状態となる。これにより、出力負荷がＮＭＯＳトランジスタＱｎ１のソースフォロワ出力(ソース)に接続され、ソース電圧Ｖｉｎ＋（ＶｏｓＢ−ＶｏｓＣ）が負荷に出力される。この期間Ｄにおける動作については期間Ｃの始めからオーバーラップさせて行わせることも可能である。
【００１９】
上述した動作において、重要なポイントは、ソースフォロアのオフセット検出を複数回、本例の場合は２回に亘って分割して行うことで、最初に検出するオフセット電圧ＶｏｓＡよりも２回目に検出するオフセット電圧ＶｏｓＢの方がずっと最終出力時の動作点の近くで検出されている点である。これにより、オフセット電圧ＶｏｓＣはオフセット電圧ＶｏｓＢと非常に近くなり、最終オフセット電圧（ＶｏｓＢ−ＶｏｓＣ）が十分に小さくなる。すなわち、非常に高精度なオフセットキャンセルが達成される。
【００２０】
因みに、ソースフォロアがＮＭＯＳトランジスタ単体からなる基本形の場合には、ＮＭＯＳトランジスタのゲート-ソース電圧Ｖｇｓ分の入出力オフセットが発生する。また、ソースフォロアのオフセット検出を１回行うオフセットキャンセルの場合には、オフセット検出時と最終出力時とのＮＭＯＳトランジスタの動作点が異なり、これに伴ってドレイン電圧に対するゲート電圧がオフセット検出時と最終出力時で異なるため、オフセット分を完全にキャンセルすることができず、基本形に比べてある程度オフセットキャンセルの効果が得られるのの依然として入出力オフセットが発生することになる。
【００２１】
これに対して、第１実施形態に係るＮ型バッファタイプのアナログバッファ回路においては、ソースフォロアのオフセット検出を２回に亘って分割して行う構成を採ることで、最終オフセット電圧を十分に小さくでき、高精度なオフセットキャンセルを行うことができるため、極めて低オフセットで出力電位ばらつきの少ないアナログバッファ回路を実現できる。なお、この効果は、ＮＭＯＳトランジスタＱｎ１の動作点の違い（例えば、ドレイン-ソース電圧Ｖｄｓの違い）によるオフセット電圧の差が大きい場合により大きなものとなる。
【００２２】
したがって、本実施形態に係るアナログバッファ回路は、閾値Ｖｔｈの絶対値が大きくかつそのばらつきが非常に大きいＴＦＴを用いて構成する場合、特にその素子特性がさらに悪化し易いガラス基板などの絶縁基板上にＴＦＴを用いて形成する場合に有用なものとなる。ただし、本発明は、ＴＦＴで形成される回路、あるいは絶縁基板上にＴＦＴを用いて形成される回路への適用に限定されるものではなく、それ以外の回路の場合であって、高精度なオフセットキャンセルを行うことができることは、先述した動作説明から明らかである。
【００２３】
図３は、本発明の第１実施形態に係るＰ型バッファタイプのアナログバッファ回路の構成例を示す回路図である。このＰ型バッファタイプのアナログバッファ回路は、ＰＭＯＳトランジスタで構成され、出力信号電位が比較的低いとき、具体的には特定の固定電位ＰＳＩＧよりも低いときに用いられる。
【００２４】
図３において、電源ＶＤＤ電源ＶＳＳとの間には、電流源Ｉｐ１とソースフォロアのＰＭＯＳトランジスタＱｐ１とが直列に接続されている。回路入力端子ＩＮｐ１とＰＭＯＳトランジスタＱｐ１のゲートとの間にはスイッチＳｐ１が接続されている。回路入力端子ＩＮｐ１とＰＭＯＳトランジスタＱｐ１のソースとの間には、スイッチＳｐ２およびスイッチＳｐ３が直列に接続され、さらにスイッチＳｐ４およびスイッチＳｐ５が直列に接続されている。
【００２５】
ＰＭＯＳトランジスタＱｐ１のゲート（スイッチＳｐ１の出力端）とスイッチＳｐ４の出力端（スイッチＳｐ５の入力端）との間にはキャパシタＣｐ１が接続されている。ＰＭＯＳトランジスタＱｐ１のゲートとスイッチＳｐ２の出力端（スイッチＳｐ３の入力端）との間にはキャパシタＣｐ２が接続されている。これら５つのスイッチＳｐ１〜Ｓｐ５および２つのキャパシタＣｐ１，Ｃｐ２は、ソースフォロア（ＰＭＯＳトランジスタＱｐ１）のオフセット検出を２回に亘って分割して行い、その検出したオフセットを順にキャンセルするオフセットキャンセル手段を構成している。
【００２６】
ＰＭＯＳトランジスタＱｐ１のソースと回路出力端子ＯＵＴｐ１との間にはスイッチＳｐ６が接続されている。回路出力端子ＯＵＴｐ１（スイッチＳｐ６の出力端）にはスイッチＳｐ７の一端が接続されている。スイッチＳｐ７の他端には、出力負荷のプリチャージ電位として高レベル（以下、“Ｈ”レベルと記す）の固定電位ＰＳＩＧが与えられる。
【００２７】
上記構成のＰ型バッファタイプのアナログバッファ回路において、スイッチＳｐ１〜Ｓｐ７およびキャパシタＣｐ１，Ｃｐ２は、先述したＮ型バッファタイプのアナログバッファ回路（図１を参照）におけるスイッチＳｎ１〜Ｓｎ７およびキャパシタＣｎ１，Ｃｎ２にそれぞれ対応しており、回路動作についてはＮ型バッファタイプのアナログバッファ回路と全く同じである。そのタイミングチャートを図４に示す。これにより、Ｎ型バッファタイプのアナログバッファ回路の場合と全く同様の作用効果を奏する。
【００２８】
（第１実施形態の応用例）
図５は、第１実施形態の応用例に係るアナログバッファ回路の構成例を示す回路図であり、図中、図１および図３と同等部分には同一符号を付して示している。本応用例に係るアナログバッファ回路では、出力負荷のプリチャージを交流的に行うために、Ｎ型バッファタイプのアナログバッファ回路とＰ型バッファタイプのアナログバッファ回路とを併用した構成を採っている。
【００２９】
すなわち、図５において、回路入力端子ＩＮ１と回路出力端子ＯＵＴ１との間には、図１に示したＮ型バッファタイプのアナログバッファ回路（以下、Ｎ型ソースフォロワＮＳＦと記す）と、図３に示したＰ型バッファタイプのアナログバッファ回路（以下、Ｐ型ソースフォロワＰＳＦと記す）とが並列に接続されている。また、回路出力端子ＯＵＴ１（スイッチＳｎ６，Ｓｐ６の各出力端）には、スイッチＳ７（スイッチＳｎ７，Ｓｐ７に相当）の一端が接続されている。スイッチＳ７の他端には、出力負荷のプリチャージ電位として交流電位ＣＳが与えられる。
【００３０】
次に、上記構成の応用例に係るアナログバッファ回路の回路動作について、図６のタイミングチャートを参照しつつ図７〜図１４の動作説明図を用いて説明する。図６のタイミングチャートにおいて、期間ＯＡから期間ＯＤまではＮ型ソースフォロワＮＳＦがアクティブとなり、Ｐ型ソースフォロワＰＳＦが非アクティブとなる。また、期間ＥＡ〜期間ＥＤでは、Ｐ型ソースフォロワＰＳＦがアクティブとなり、Ｎ型ソースフォロワＮＳＦが非アクティブとなる。
【００３１】
これらソースフォロワＮＳＦ，ＰＳＦのアクティブ、非アクティブは制御信号Ｎｃｏｎｔ／Ｐｃｏｎｔで各ソースフォロワの電流源Ｉｎ１，Ｉｐ１を制御することにより実現される。制御信号Ｎｃｏｎｔ／Ｐｃｏｎｔはプリチャージ電位ＣＳの極性に応じて出力され、プリチャージ電位ＣＳが“Ｌ”レベルのとき“Ｈ”レベルとなってＮ型ソースフォロワＮＳＦをアクティブにし、プリチャージ電位ＣＳが“Ｈ”レベルのとき“Ｌ”レベルとなってＰ型ソースフォロワＰＳＦをアクティブにする。
【００３２】
具体的な回路動作は以下の通り。先ず、期間ＯＡでは、アナログバッファ回路は図７に示すような接続状態になる。すなわち、Ｎ型ソースフォロワＮＳＦのスイッチＳｎ１，Ｓｎ３，Ｓｎ５およびＳｎ７が導通（閉）状態となり、Ｓｎ２，Ｓｎ４およびＳｎ６が非導通（開）状態となる。このとき、Ｐ型ソースフォロワＰＳＦにおいては、全てのスイッチが非導通状態にあり、この状態が期間ＯＤまで続く。
【００３３】
この状態では、出力負荷に“Ｌ”レベルのＣＳ電位がプリチャージされ始め、そのプリチャージは期間ＯＤまで続けられる。また、ＮＭＯＳトランジスタＱｎ１のゲートに信号Ｖｉｎが入力されＮＭＯＳトランジスタＱｎ１のゲート-ソース間に２つのキャパシタＣｎ１，Ｃｎ２が接続される。これにより、このときのＮＭＯＳトランジスタＱｎ１のゲート-ソース電圧（ＶｏｓｎＡ）がキャパシタＣｎ１，Ｃｎ２に蓄えられる。
【００３４】
次に、期間ＯＢにおいて、アナログバッファ回路は図８に示すような接続状態になる。すなわち、Ｎ型ソースフォロワＮＳＦ側のスイッチＳｎ１，Ｓｎ５が非導通となり、スイッチＳｎ４が導通状態となる。このとき、左側のキャパシタＣｎ１の他方の電極に入力信号Ｖｉｎが与えられるため、ＮＭＯＳトランジスタＱｎ１のゲート電圧はキャパシタＣｎ１に蓄えられた電圧に応じて変化する。また、もう一つキャパシタＣｎ２は依然としてＮＭＯＳトランジスタＱｎ１のゲート-ソース間に接続されたままであり、この時点でのゲート-ソース電圧(ＶｏｓＢ)がこのキャパシタＣｎ２に蓄積される。このときのソース電圧はおおよそＶｉｎ＋（ＶｏｓＡ−ＶｏｓＢ）となる。
【００３５】
次いで、期間ＯＣにおいて、アナログバッファ回路は図９に示すような接続状態になる。すなわち、Ｎ型ソースフォロワＮＳＦ側のスイッチＳｎ３，Ｓｎ４が非導通状態となり、スイッチＳｎ２が導通状態となる。これにより、右側のキャパシタＣｎ２の他方の電極に信号Ｖｉｎが入力され、このキャパシタＣｎ２に蓄えられた電圧に応じてゲート電位が変化する。このときのゲート-ソース電圧をＶｏｓＣとすると、ソース電圧はおおよそＶｉｎ＋（ＶｏｓＢ−ＶｏｓＣ）となる。
【００３６】
最後に、期間ＯＤにおいて、アナログバッファ回路は図１０に示すような接続状態になる。すなわち、Ｎ型ソースフォロワＮＳＦ側のスイッチＳｎ６が導通状態となり、スイッチＳ７が非導通状態となる。これにより、出力負荷がＮＭＯＳトランジスタＱｎ１のソースフォロワ出力(ソース)に接続され、ソース電圧Ｖｉｎ＋（ＶｏｓＢ−ＶｏｓＣ）が負荷に出力される。
【００３７】
ここで、出力時のＮＭＯＳトランジスタＱｎ１の動作点と最終的にオフセット検出されたときのＮＭＯＳトランジスタＱｎ１の動作点は極めて近いので、ＶｏｓＢ−ＶｏｓＣは極めて小さくなり、低オフセット化が実現される。
【００３８】
期間ＥＡ,ＥＢ,ＥＣ,ＥＤにおいては、出力負荷には“Ｈ”レベルのＣＳ電位がプリチャージされ、Ｐ型ソースフォロワＰＳＦがＮ型ソースフォロワＮＳＦと全く同様な動作を行って信号を出力する。この期間ＥＡ〜ＥＤにおける回路動作については重複するのでその説明を省略する。なお、図１１〜図１４が期間ＥＡ〜ＥＤの各動作説明図である。
【００３９】
以上のように、プリチャージ回路（スイッチＳ７）と出力電圧の極性に応じて電流制御・接続制御されるＮ型ソースフォロワＮＳＦおよびＰ型ソースフォロワＰＳＦを組み合わせて使用することにより、出力負荷を出力電圧の極性に対応した好ましい電位（“Ｈ”レベル／“Ｌ”レベル）にプリチャージすることが可能になる。
【００４０】
なお、Ｎ型ソースフォロワＮＳＦの電流源Ｉｎ１およびＰ型ソースフォロワＰＳＦの電流源Ｉｐ１としては、それぞれ単一のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタからなる１トランジスタ型のものを用いることができる。また、図１５および図１６に示すような３トランジスタ型のものを用いれば、電流ばらつきが小さくなり、よりオフセット電圧および出力電位誤差を低減できる。
【００４１】
図１５に示す回路は、Ｎ型ソースフォロワＮＳＦ用の電流源である。図１５において、電源ＶＤＤと電源ＶＳＳとの間にＰＭＯＳトランジスタＱｐ１１およびＮＭＯＳトランジスタＱｎ１１が直列に接続されている。ＰＭＯＳトランジスタＱｐ１１のゲートには“Ｌ”レベルの制御信号Ｎｃｏｎｔが与えられる。ＮＭＯＳトランジスタＱｎ１１はゲート-ドレイン間が短絡され、ゲート同士が接続されたＮＭＯＳトランジスタＱｎ１２と共にカレントミラー回路を形成している。ＮＭＯＳトランジスタＱｎ１２は、ソースフォロアのＮＭＯＳトランジスタＱｎ１に対して直列に接続され、そのソースが電源ＶＳＳに接続されている。
【００４２】
図１６に示す回路は、Ｐ型ソースフォロワＰＳＦ用の電流源である。図１６において、電源ＶＤＤと電源ＶＳＳとの間にＰＭＯＳトランジスタＱｐ１２およびＮＭＯＳトランジスタＱｎ１３が直列に接続されている。ＮＭＯＳトランジスタＱｎ１３のゲートには“Ｈ”レベルの制御信号Ｐｃｏｎｔが与えられる。ＰＭＯＳトランジスタＱｐ１２はゲート-ドレイン間が短絡され、ゲート同士が接続されたＰＭＯＳトランジスタＱｐ１３と共にカレントミラー回路を形成している。ＰＭＯＳトランジスタＱｐ１３は、ソースフォロアのＰＭＯＳトランジスタＱｐ１に対して直列に接続され、そのソースが電源ＶＤＤに接続されている。
【００４３】
以上説明した第１実施形態およびその応用例に係るアナログバッファ回路においては、ソースフォロアのオフセット検出を２回に亘って分割して行う場合を例に挙げて説明したが、オフセット検出の回数は２回に限られるものではなく、３回以上であっても良く、その回数が増える程、より高精度なオフセットキャンセルを達成することができる。以下に、オフセット検出を３回行う場合のアナログバッファ回路について、第２実施形態として説明する。
【００４４】
［第２実施形態］
図１７は、本発明の第２実施形態に係るＮ型バッファタイプのアナログバッファ回路の構成例を示す回路図である。このＮ型バッファタイプのアナログバッファ回路は、ＮＭＯＳトランジスタで構成され、出力信号電位が比較的高いとき、具体的には後述する特定の固定電位ＰＳＩＧよりも高いときに用いられる。
【００４５】
図１７において、電源ＶＤＤ電源ＶＳＳとの間には、ソースフォロアのＮＭＯＳトランジスタＱｎ２１と電流源Ｉｎ２１とが直列に接続されている。回路入力端子ＩＮｎ２１とＮＭＯＳトランジスタＱｎ２１のゲートとの間には、スイッチＳｎ２１が接続されている。回路入力端子ＩＮｎ２１とＮＭＯＳトランジスタＱｎ２１のソースとの間には、スイッチＳｎ２２およびスイッチＳｎ２３が直列に接続され、さらにスイッチＳｎ２４およびスイッチＳｎ２５が直列に接続され、さらにスイッチＳｎ２６およびスイッチＳｎ２７が直列に接続されている。
【００４６】
ＮＭＯＳトランジスタＱｎ２１のゲート（スイッチＳｎ２１の出力端）とスイッチＳｎ２６の出力端（スイッチＳｎ２７の入力端）との間にはキャパシタＣｎ２１が接続されている。ＮＭＯＳトランジスタＱｎ２１のゲートとスイッチＳｎ２４の出力端（スイッチＳｎ２５の入力端）との間にはキャパシタＣｎ２２が接続されている。ＮＭＯＳトランジスタＱｎ２１のゲートとスイッチＳｎ２２の出力端（スイッチＳｎ２３の入力端）との間にはキャパシタＣｎ２３が接続されている。
【００４７】
これら７つのスイッチＳｎ２１〜Ｓｎ２７および３つのキャパシタＣｎ２１〜Ｃｎ２３は、ソースフォロア（ＮＭＯＳトランジスタＱｎ２１）のオフセット検出を３回に亘って分割して行い、その検出したオフセットを順にキャンセルするオフセットキャンセル手段を構成している。
【００４８】
ＮＭＯＳトランジスタＱｎ２１のソースと回路出力端子ＯＵＴｎ２１との間にはスイッチＳｎ２８が接続されている。回路出力端子ＯＵＴｎ２１（スイッチＳｎ２８の出力端）にはスイッチＳｎ２９の一端が接続されている。スイッチＳｎ２９の他端には、“Ｌ”レベルの固定電位ＰＳＩＧが与えられる。
【００４９】
続いて、上記構成の第２実施形態に係るアナログバッファ回路の回路動作について、図１９のタイミングチャートを参照しつつ図１９〜図２３の動作説明図を用いて説明する。本アナログバッファ回路は、基本的に、次の５つの動作を順に行うことで１サイクルの動作を完了して１回の出力を行う。
【００５０】
先ず、期間Ａにおいては、図１９に示すように、スイッチＳｎ２９が導通状態となり、出力負荷に対して固定電位ＰＳＩＧがプリチャージされ始める。また、スイッチＳｎ２１，Ｓｎ２３，Ｓｎ２５およびＳｎ２７が導通状態となり、ＮＭＯＳトランジスタＱｎ２１のゲートに信号Ｖｉｎが入力され、ＮＭＯＳトランジスタＱｎ２１のゲート-ソース間に３つのキャパシタＣｎ２１，Ｃｎ２２，Ｃｎ２３が接続される。これにより、このときのＮＭＯＳトランジスタＱｎ２１のゲート-ソース電圧(ＶｏｓＡ)がキャパシタＣｎ２１，Ｃｎ２２，Ｃｎ２３に蓄えられる。
【００５１】
次に、期間Ｂにおいては、図２０に示すように、スイッチＳｎ２１，Ｓｎ２７は非導通となり、スイッチＳｎ２６が導通状態となる。このとき、一番左側のキャパシタＣｎ２１の他方の電極に入力信号Ｖｉｎが与えられるため、ＮＭＯＳトランジスタＱｎ２１のゲート電圧はキャパシタＣｎ２１に蓄えられた電圧に応じて変化する。また、他の２つのキャパシタＣｎ２２，Ｃｎ２３は依然としてＮＭＯＳトランジスタＱｎ２１のゲート-ソース間に接続されたままであり、この時点でのゲート-ソース電圧(ＶｏｓＢ)がこれらキャパシタＣｎ２２，Ｃｎ２３に蓄積される。このときのＮＭＯＳトランジスタＱｎ２１のソース電圧はおおよそＶｉｎ＋（ＶｏｓＡ−ＶｏｓＢ）となる。
【００５２】
次に、期間Ｃにおいては、図２１に示すように、スイッチＳｎ２５，Ｓｎ２６が非導通状態となり、スイッチＳｎ２４が導通状態となる。これにより、真ん中のキャパシタＣｎ２２の他方の電極に信号Ｖｉｎが入力され、このキャパシタＣｎ２２に蓄えられた電圧に応じてゲート電位が変化する。このときのゲート-ソース電圧をＶｏｓＣとすると、ソース電圧はおおよそＶｉｎ＋（ＶｏｓＢ−ＶｏｓＣ）となる。
【００５３】
次に、期間Ｄにおいては、図２２に示すように、スイッチＳｎ２３，Ｓｎ２４が非導通状態となり、スイッチＳｎ２２が導通状態となる。これにより、一番右側のキャパシタＣｎ２１の他方の電極に信号Ｖｉｎが入力され、このキャパシタＣｎ２１に蓄えられた電圧に応じてゲート電位が変化する。このときのゲート-ソース電圧をＶｏｓＤとすると、ソース電圧はおおよそＶｉｎ＋（ＶｏｓＣ−ＶｏｓＤ）となる。
【００５４】
最後に、期間Ｅにおいては、図２３に示すように、スイッチＳｎ２８が導通状態となり、スイッチＳｎ２９が非導通状態となる。これにより、出力負荷がＮＭＯＳトランジスタＱｎ２１のソースフォロワ出力(ソース)に接続され、ソース電圧Ｖｉｎ＋（ＶｏｓＣ−ＶｏｓＤ）が負荷に出力される。この期間Ｅにおける動作については期間Ｄの始めからオーバーラップさせて行わせることも可能である。
【００５５】
上述した動作において、重要なポイントは、最初に検出するオフセット電圧ＶｏｓＡよりも３回目に検出するオフセット電圧ＶｏｓＣの方がずっと最終出力時の動作点の近くで検出されている点である。これにより、オフセット電圧ＶｏｓＤはオフセット電圧ＶｏｓＣと非常に近くなり、最終オフセット電圧（ＶｏｓＣ−ＶｏｓＤ）が十分に小さくなる。すなわち、ソースフォロアのオフセット検出を２回に亘って分割して行う場合よりもさらに高精度なオフセットキャンセルが達成される。
【００５６】
このように、第２実施形態に係るＮ型バッファタイプのアナログバッファ回路によれば、ソースフォロアのオフセット検出を３回に亘って分割して行うことにより、最終オフセット電圧を２回検出の場合よりもさらに小さくでき、より高精度なオフセットキャンセルを行うことができるため、極めて低オフセットで出力電位ばらつきの少ないアナログバッファ回路を実現できる。
【００５７】
図２４は、本発明の第２実施形態に係るＰ型バッファタイプのアナログバッファ回路の構成例を示す回路図である。このＰ型バッファタイプのアナログバッファ回路は、ＰＭＯＳトランジスタで構成され、出力信号電位が比較的低いとき、具体的には特定の固定電位ＰＳＩＧよりも低いときに用いられる。
【００５８】
図２４において、正電源ＶＤＤ負電源ＶＳＳとの間には、電流源Ｉｐ２１とソースフォロアのＰＭＯＳトランジスタＱｐ２１とが直列に接続されている。回路入力端子ＩＮｐ２１とＰＭＯＳトランジスタＱｐ２１のゲートとの間には、スイッチＳｐ２１が接続されている。回路入力端子ＩＮｐ２１とＰＭＯＳトランジスタＱｐ２１のソースとの間には、スイッチＳｐ２２およびスイッチＳｐ２３が直列に接続され、さらにスイッチＳｐ２４およびスイッチＳｐ２５が直列に接続され、さらにスイッチＳｐ２６およびスイッチＳｐ２６が直列に接続されている。
【００５９】
ＰＭＯＳトランジスタＱｐ２１のゲート（スイッチＳｐ２１の出力端）とスイッチＳｐ２６の出力端（スイッチＳｐ２７の入力端）との間にはキャパシタＣｐ１が接続されている。ＰＭＯＳトランジスタＱｐ２１のゲートとスイッチＳｐ２４の出力端（スイッチＳｐ２５の入力端）との間にはキャパシタＣｐ２２が接続されている。ＰＭＯＳトランジスタＱｐ２１のゲートとスイッチＳｐ２２の出力端（スイッチＳｐ２３の入力端）との間にはキャパシタＣｐ２１が接続されている。
これら７つのスイッチＳｐ２１〜Ｓｐ２７および３つのキャパシタＣｐ２１〜Ｃｐ２３は、ソースフォロア（ＰＭＯＳトランジスタＱｐ２１）のオフセット検出を３回に亘って分割して行い、その検出したオフセットを順にキャンセルするオフセットキャンセル手段を構成している。
【００６０】
ＰＭＯＳトランジスタＱｐ２１のソースと回路出力端子ＯＵＴｐ２１との間にはスイッチＳｐ２８が接続されている。回路出力端子ＯＵＴｐ２１（スイッチＳｐ２８の出力端）にはスイッチＳｐ２９の一端が接続されている。スイッチＳｐ２９の他端には、“Ｈ”レベルの固定電位ＰＳＩＧが与えられる。
【００６１】
上記構成のＰ型バッファタイプのアナログバッファ回路において、スイッチＳｐ２１〜Ｓｐ２９およびキャパシタＣｐ２１，Ｃｐ２２，Ｃｐ２３は、先述したＮ型バッファタイプのアナログバッファ回路（図１７を参照）におけるスイッチＳｎ２１〜Ｓｎ２９およびキャパシタＣｎ２１，Ｃｎ２２，Ｃｎ２３にそれぞれ対応しており、回路動作についてはＮ型バッファタイプのアナログバッファ回路と全く同じである。ただし、図１８のタイミングチャートにおいて、入力信号Ｖｉｎが“Ｌ”レベルに、プリチャージ電位ＰＳＩＧが“Ｈ”レベルになる。このＰ型バッファタイプのアナログバッファ回路の場合にも、Ｎ型バッファタイプのアナログバッファ回路の場合と全く同様の作用効果を得ることができる。
【００６２】
（第２実施形態の応用例）
図２５は、第２実施形態の応用例に係るアナログバッファ回路の構成例を示す回路図であり、図中、図１７および図２４と同等部分には同一符号を付して示している。本応用例に係るアナログバッファ回路では、出力負荷のプリチャージを交流的に行うために、Ｎ型バッファタイプのアナログバッファ回路とＰ型バッファタイプのアナログバッファ回路とを併用した構成を採っている。
【００６３】
すなわち、図２５において、回路入力端子ＩＮ２１と回路出力端子ＯＵＴ２１との間には、図１７に示したＮ型バッファタイプのアナログバッファ回路（Ｎ型ソースフォロワＮＳＦ）と、図２４に示したＰ型バッファタイプのアナログバッファ回路（Ｐ型ソースフォロワＰＳＦ）とが並列に接続されている。また、回路出力端子ＯＵＴ２１（スイッチＳｎ２８，Ｓｐ２８の各出力端）には、スイッチＳ２９（スイッチＳｎ２９，Ｓｐ２９に相当）の一端が接続されている。スイッチＳ２９の他端には、出力負荷のプリチャージ電位として交流電位ＣＳが与えられる。
【００６４】
本応用例に係るアナログバッファ回路においては、図８のタイミングチャートを参照しつつ図１９〜図２３の動作説明図を用いて説明したＮ型バッファタイプのアナログバッファ回路の回路動作と、同様のＰ型バッファタイプのアナログバッファ回路の回路動作とが、プリチャージ電位ＣＳの極性反転に同期して交互に行われることになる。このように、プリチャージ回路（スイッチＳ２９）と出力電圧の極性に応じて電流制御・接続制御されるＮ型ソースフォロワＮＳＦおよびＰ型ソースフォロワＰＳＦを組み合わせて使用することで、出力負荷を好ましい電位（“Ｈ”レベル／“Ｌ”レベル）にプリチャージすることが可能になる。
【００６５】
以上説明した第１，第２実施形態に係るアナログバッファ回路は、その用途が特に限定されるものではないが、例えば駆動回路一体型表示装置において、表示部を駆動する周辺の駆動回路の一部として用いて好適なものである。ただし、本発明は、表示装置の駆動回路への適用に限られるものではなく、特に絶縁基板上にＴＦＴで形成されるアナログバッファ回路単体として用いことで有用なものとなる。
【００６６】
図２６は、本発明に係る駆動回路一体型表示装置、例えば液晶表示装置の構成例を示すブロック図である。図２６において、透明絶縁基板、例えばガラス基板１１上には、画素がマトリクス状に配置されてなる表示部（画素部）１２が形成されている。ガラス基板１１は、もう一枚のガラス基板と所定の間隙を持って対向配置され、両基板間に液晶材料を封止することで表示パネル（ＬＣＤパネル）を構成している。
【００６７】
表示部１２における画素の構成の一例を図２７に示す。マトリクス状に配置された画素２０の各々は、画素トランジスタであるＴＦＴ(Thin Film Transistor;薄膜トランジスタ)２１と、このＴＦＴ２１のドレイン電極に画素電極が接続された液晶セル２２と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量２３とを有する構成となっている。ここで、液晶セル２２は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量を意味する。
【００６８】
この画素構造において、ＴＦＴ２１はゲート電極がゲート線（走査線）２４に接続され、ソース電極がデータ線（信号線）２５に接続されている。液晶セル２２は対向電極がＶＣＯＭ線２６に対して各画素共通に接続されている。そして、液晶セル２２の対向電極には、ＶＣＯＭ線２６を介してコモン電圧ＶＣＯＭ（ＶＣＯＭ電位）が各画素共通に与えられる。保持容量２３は他方の電極（対向電極側の端子）がＣＳ線２７に対して各画素共通に接続されている。
【００６９】
ここで、ＩＨ（Ｈは水平期間）反転駆動または１Ｆ（Ｆはフィールド期間）反転駆動を行う場合は、各画素に書き込まれる表示信号は、ＶＣＯＭ電位を基準として極性反転を行うことになる。また、ＶＣＯＭ電位の極性を１Ｈ周期または１Ｆ周期で反転させるＶＣＯＭ反転駆動をＩＨ反転駆動または１Ｆ反転駆動と併用する場合は、ＣＳ線２７に与えられるＣＳ電位の極性もＶＣＯＭ電位に同期して交流反転する。
【００７０】
ここで、ＶＣＯＭ電位としては、ＣＳ電位とほぼ同じ振幅の交流電圧が用いられる。ただし、実際には、データ線２４からＴＦＴ２１を通して液晶セル２２の画素電極に信号を書き込む際に、寄生容量などに起因してＴＦＴ２１で電圧降下が生じることから、ＶＣＯＭ電位としては、その電圧降下分だけＤＣシフトした交流電圧が用いられる。
【００７１】
再び図２６において、表示部１２と同じガラス基板１１上には、例えば、表示部１２の左側にデータ処理回路１３が、表示部１２の上下側に水平（Ｈ）ドライバ（水平駆動回路）１４Ａ，１４Ｂが、表示部１２の右側に垂直（Ｖ）ドライバ（垂直駆動回路）１５がそれぞれ周辺の駆動回路として搭載されている。ここでは、周辺の駆動回路として一部を例示したに過ぎず、これらに限られるものではない。また、水平ドライバ１４Ａ，１４Ｂについては表示部１２の上下いずれか一方に配置されても良い。これら周辺の駆動回路は、表示部１２の画素トランジスタと共に、低温ポリシリコンあるいはＣＧ(Continuous Grain;連続粒界結晶)シリコンを用いて作製される。
【００７２】
上記構成の液晶表示装置において、ガラス基板１１に対して、低電圧振幅（例えば、０Ｖ−３．３Ｖ振幅）のＲ（赤）Ｇ（緑）Ｂ（青）パラレル入力の表示データＤａｔａが入力パッド（ＰＡＤ）部１６を介して基板外部から入力され、データ処理回路１３において高電圧振幅（例えば０Ｖ−６．５Ｖ）にレベルシフト（レベル変換）される。レベルシフトされた表示データＤａｔａは、水平ドライバ１４Ａ，１４Ｂに供給される。
【００７３】
水平ドライバ１４Ａは、例えば、水平シフトレジスタ１４１、データサンプリングラッチ部１４２、第２ラッチ部１４３、レベルシフタ１４４およびＤＡ（デジタル−アナログ）変換回路（ＤＡＣ）１４５を有するデジタルドライバ構成となっている。水平ドライバ１４Ｂについても、水平ドライバ１４Ａと全く同じ構成となっている。
【００７４】
水平シフトレジスタ１４１は、タイミング発生回路（図示せず）から供給される水平スタートパルスＨＳＴに応答してシフト動作を開始し、当該タイミング発生回路から供給される水平クロックパルスＨＣＫに同期して１水平期間に順次転送していくサンプリングパルスを生成する。データサンプリングラッチ部１４２は、水平シフトレジスタ１４１で生成されたサンプリングパルスに同期して、データ処理回路１３から供給される表示データＤａｔａを１水平期間で順次サンプリングしラッチする。
【００７５】
このラッチされた１ライン分のデジタルデータは、水平ブランキング期間に第２ラッチ部１４３に移される。第２ラッチ部１４３からは、１ライン分のデジタルデータが一斉に出力される。この出力された１ライン分のデジタルデータは、レベルシフタ１４４でレベルアップされてＤＡ変換回路１４５に与えられ、ここでアナログ表示信号に変換される。ＤＡ変換回路１４５から出力される１ライン分のアナログ表示信号は、表示部１２の水平方向画素数ｎに対応して配線されたデータ線２５−１〜２５−ｎに出力される。
【００７６】
垂直ドライバ１５は、垂直シフトレジスタおよびゲートバッファによって構成される。この垂直ドライバ１５において、垂直シフトレジスタは、タイミング発生回路（図示せず）から供給される垂直スタートパルスＶＳＴに応答してシフト動作を開始し、当該タイミング発生回路から供給される垂直クロックパルスＶＣＫに同期して１垂直期間に順次転送していく走査パルスを生成する。この生成された走査パルスは、表示部１２の垂直方向画素数ｍに対応して配線されたゲート線２４−１〜２４−ｍにゲートバッファを通して順次出力される。
【００７７】
この垂直ドライバ１５による垂直走査により、走査パルスがゲート線２４−１〜２４−ｍに順次出力されると、表示部１２の各画素が行（ライン）単位で順に選択される。そして、この選択された１ライン分の画素に対して、ＤＡ変換回路１４５から出力される１ライン分のアナログ表示信号がデータ線２５−１〜２５−ｎを経由して一斉に書き込まれる。このライン単位の書き込み動作が繰り返されることにより、１画面分の画表示が行われる。
【００７８】
上記構成の液晶表示装置では、表示部１２と同一のパネル（ガラス基板１１）上に、データ処理回路１３、水平ドライバ１４Ａ，１４Ｂおよび垂直ドライバ１５などの周辺の駆動回路を一体的に搭載したことにより、全駆動回路一体型の表示パネルを構成でき、外部に別の基板やＩＣ、トランジスタ回路を設ける必要がないため、システム全体の小型化および低コスト化が可能になる。
【００７９】
この駆動回路一体型液晶表示装置において、例えば、ＤＡ変換回路１４５を構成するのに、先述した第１，第２実施形態あるいはその応用例に係るアナログバッファ回路が用いられる。
【００８０】
［第１適用例］
図２８は、基準電圧選択型ＤＡ変換回路の構成例を示すブロック図である。ここでは、表示データＤａｔａとして、例えばＲ（赤）Ｇ（緑）Ｂ（青）各々６ビットのデジタルデータｂＲ０〜ｂＲ５，ｂＧ０〜ｂＧ５，ｂＢ０〜ｂＢ５が与えられるものとする。
【００８１】
図２８において、基準電圧発生回路３１からは、６ビットの表示データＤａｔａに対応して６４階調分の基準電圧Ｖ０〜Ｖ６３を発生する。これらの基準電圧Ｖ０〜Ｖ６３は、基準電圧セレクタ３２Ｒ，３２Ｇ，３２Ｂに与えられる。基準電圧セレクタ３２Ｒ，３２Ｇ，３２Ｂは、表示部１２のデータ線２５−１〜２５−ｎに対応して設けられており、６４階調分の基準電圧Ｖ０〜Ｖ６３の中からデジタルデータｂＲ０〜ｂＲ５，ｂＧ０〜ｂＧ５，ｂＢ０〜ｂＢ５に対応した基準電圧を選択してアナログ表示信号として出力する。図２９に、基準電圧セレクタ３２Ｒ，３２Ｇ，３２Ｂの構成の一例を示す。
【００８２】
基準電圧セレクタ３２Ｒ，３２Ｇ，３２Ｂの出力側、即ち表示部１２のデータ線２５−１〜２５−ｎとの間には、バッファ回路３３Ｒ，３３Ｇ，３３Ｂが設けられている。バッファ回路３３Ｒ，３３Ｇ，３３Ｂが設けられる理由は次の通りである。すなわち、液晶表示装置の画面サイズが大きくなったり、あるいは解像度が高くなったりすると、データ線２５−１〜２５−ｎに付く寄生容量などの容量負荷が重くなる。この容量負荷を決められた時間内に充放電するには、それ相応の駆動能力が要求される。したがって、バッファ回路３３Ｒ，３３Ｇ，３３Ｂが必要となるのである。
【００８３】
本適用例では、このバッファ回路３３Ｒ，３３Ｇ，３３Ｂとして、先述した第１，第２実施形態あるいはその応用例に係るアナログバッファ回路を用いる。当該アナログバッファ回路は、先述したように、極めて低オフセットで出力電位のばらつきが少ないため、ガラス基板１１などの絶縁基板上にＴＦＴで形成しても何ら問題がない。
【００８４】
したがって、第１，第２実施形態あるいはその応用例に係るアナログバッファ回路をバッファ回路３３Ｒ，３３Ｇ，３３Ｂとして並べて配置しても、各バッファ回路間のオフセットのばらつきを抑えることができるため、当該オフセットばらつきに起因する縦スジが発生することがなく、表示品位（ユニフォーミティ）を向上できる。しかも、バッファ回路３３Ｒ，３３Ｇ，３３Ｂを搭載できることで、データ線２５−１〜２５−ｎの容量負荷に対する駆動能力が上げることができるため、大型で高解像度の駆動回路一体型液晶表示装置の実現が可能になる。
【００８５】
また、ＶＣＯＭ反転駆動を行う水平ドライバ１４Ａ，１４Ｂにおいて、第１，第２実施形態の応用例に係るアナログバッファ回路を用いた場合に非常に好都合となる。何故なら、データ線２５−１〜２５−ｎは、ある特定の階調レベル（例えば、ノーマリーホワイト型液晶表示装置では白レベル、ノーマリーブラック型液晶表示装置では黒レベル）にプリチャージされることが消費電力の観点から好ましく、この白レベルまたは黒レベルはＶＣＯＭ反転に対応して交流的に変化するからである。
【００８６】
すなわち、図５あるいは図２５のプリチャージ電位ＣＳとして、図２７のＣＳ線２７に与えるＣＳ電位（先述したように、ＶＣＯＭ電位に同期して交流反転する電位である）を用いることにより、当該ＣＳ電位は液晶への電圧非印加時の階調レベル（ノーマリーホワイト型液晶表示装置では白レベル、ノーマリーブラック型液晶表示装置では黒レベル）であり、その階調信号レベルからデータ線２５−１〜２５−ｎの駆動を開始すれば良く、駆動電流が少なくて済むため、消費電力の低減が可能になる。
【００８７】
この適用例の場合、図５のスイッチＳ７および図２５のスイッチＳ２７がプリチャージスイッチとなる。そして、第１，第２実施形態の応用例に係るアナログバッファ回路において、各スイッチをＯＮ／ＯＦＦ駆動するスイッチ信号、電流源をＯＮ／ＯＦＦ駆動する制御信号Ｎｃｏｎｔ，ＰｃｏｎｔおよびプリチャージスイッチをＯＮ／ＯＦＦ駆動するプリチャージ信号については、タイミング発生回路３４（図２８を参照）で発生される。
【００８８】
［第２適用例］
基準電圧選択型ＤＡ変換回路では、特に表示部１２の水平方向画素数が多くなると、それに応じて基準電圧セレクタ３２Ｒ，３２Ｇ，３２Ｂの数が増加し、それに伴って基準電圧Ｖ０〜Ｖ６３を伝送する配線の長さが長くなることから、図３０に示すように、駆動能力を上げるために基準電圧発生回路３１の後段にバッファ回路３５が設けられる。ここでは、バッファ回路３５を一つのブロックで示しているが、実際には、基準電圧Ｖ０〜Ｖ６３の各々に対してバッファ回路３５が設けられることになる。
【００８９】
そして、本適用例では、このバッファ回路３５として、先述した第１，第２実施形態あるいはその応用例に係るアナログバッファ回路を用いる。第１適用例では、バッファ回路３３Ｒ，３３Ｇ，３３Ｂが基準電圧セレクタ３２Ｒ，３２Ｇ，３２Ｂで選択後の基準電圧Ｖ０〜Ｖ６３を扱っていたのに対し、本適用例では、バッファ回路３５が基準電圧セレクタ３２Ｒ，３２Ｇ，３２Ｂで選択前の基準電圧Ｖ０〜Ｖ６３を扱うことになる。
【００９０】
結局は、同じ基準電圧Ｖ０〜Ｖ６３を扱うことになるため、第１，第２実施形態あるいはその応用例に係るアナログバッファ回路の使い方としては第１適用例の場合と同じことになる。したがって、先述した理由と同じ理由により、特に第１，第２実施形態の応用例に係るアナログバッファ回路を用いた場合に非常に好都合となる。
【００９１】
このように、基準電圧発生回路３１用のバッファ回路３５として、第１，第２実施形態あるいはその応用例に係るアナログバッファ回路を用いることにより、当該アナログバッファ回路は極めて低オフセットで出力電位のばらつきが少ないため、基準電圧Ｖ０〜Ｖ６３相互間の相対的な電位のばらつきを抑えることができる。これにより、デジタルデータｂＲ０〜ｂＲ５，ｂＧ０〜ｂＧ５，ｂＢ０〜ｂＢ５に正確に対応したアナログ表示信号レベルで表示駆動が行えるため、より高画質の画像を表示できることになる。
【００９２】
［第３適用例］
図３１は、スイッチトキャパシタ型ＤＡ変換回路の構成例を示すブロック図である。ここでは、表示データＤａｔａとして、例えばＲ（赤）Ｇ（緑）Ｂ（青）各々６ビットのデジタルデータｂＲ０〜ｂＲ５，ｂＧ０〜ｂＧ５，ｂＢ０〜ｂＢ５が与えられるものとする。
【００９３】
図３１において、スイッチトキャパシタ型ＤＡ変換回路４１Ｒ，４１Ｇ，４１Ｂが表示部１２のデータ線２５−１〜２５−ｎに対応して設けられている。スイッチトキャパシタ型ＤＡ変換回路４１Ｒ，４１Ｇ，４１Ｂは、基準電圧選択型ＤＡ変換回路の場合と同様の理由により、バッファ回路を内蔵している。本適用例では、このバッファ回路として、先述した第１，第２実施形態に係るアナログバッファ回路を用いる。
【００９４】
図３２は、第３適用例に係るスイッチトキャパシタ型ＤＡ変換回路の内部構成の具体例を示す回路図である。本具体例では、理解を容易にするために、スイッチトキャパシタ型ＤＡ変換回路を２ビット構成とし、この２ビットのスイッチトキャパシタ型ＤＡ変換回路に対して図１の第１実施形態に係るＮ型バッファタイプのアナログバッファ回路を組み合わせた場合を例に挙げて示している。
【００９５】
図３２において、図１の回路と対応させて見ると、下位ビット（ＬＳＢ）の入力データＶｉｎ０側には、スイッチＳｎ２-０，Ｓｎ３-０，Ｓｎ４-０，Ｓｎ５-０およびキャパシタＣｎ１-０，Ｃｎ２-０からなる第１のスイッチ＆キャパシタ群が設けられ、上位ビット（ＭＳＢ）の入力データＶｉｎ１側には、スイッチＳｎ２-１，Ｓｎ３-１，Ｓｎ４-１，Ｓｎ５-１およびキャパシタＣｎ１-１，Ｃｎ２-１からなる第２のスイッチ＆キャパシタ群が設けられている。さらに、数合わせのために固定電位Ｖｉｎ１（ｉｎｉｔｉａｌ）に接続されたスイッチＳｎ１-ｉ，Ｓｎ２-ｉ，Ｓｎ３-ｉ，Ｓｎ４-ｉ，Ｓｎ５-ｉおよびキャパシタＣｎ１-ｉ，Ｃｎ２-ｉからなる第３のスイッチ＆キャパシタ群が設けられている。バッファ部分のＮＭＯＳトランジスタＱｎ１および電流源Ｉｎ１、その出力部のスイッチＳｎ６，Ｓｎ７については図１の場合と同じである。
【００９６】
上記構成のバッファ内蔵のスイッチトキャパシタ型ＤＡ変換回路において、第３のスイッチ＆キャパシタ群のキャパシタＣｎ１-ｉ，Ｃｎ２-ｉの容量値と第１のスイッチ＆キャパシタ群のキャパシタＣｎ１-０，Ｃｎ２-０の容量値とは等しく設定され、これらに対して第２のスイッチ＆キャパシタ群のキャパシタＣｎ１-１，Ｃｎ２-１の容量値は１／２に設定される。また、入力データＶｉｎ０，Ｖｉｎ１は、１（“Ｈ”レベル）／０（“Ｌ”レベル）の２値データであるため、その入力によってスイッチングが行われる。その結果、入力データＶｉｎ０，Ｖｉｎ１の各電位の差分に応じてアナログ電圧が出力される。なお、スイッチトキャパシタ型ＤＡ変換回路の動作については周知であるので、ここではその説明を省略する。
【００９７】
また、バッファ回路部分はオフセットキャンセル機能を持つものであり、その回路動作は第１実施形態に係るＮ型バッファタイプのアナログバッファ回路の場合と同じである。そのタイミングチャートを図３３に示す。なお、各スイッチをＯＮ／ＯＦＦ駆動するスイッチ信号、電流源をＯＮ／ＯＦＦ駆動する制御信号Ｎｃｏｎｔ，ＰｃｏｎｔおよびプリチャージスイッチをＯＮ／ＯＦＦ駆動するプリチャージ信号については、タイミング発生回路４２で発生される。
【００９８】
このオフセットキャンセル動作により、オフセットを低減し、出力電位のばらつきを少なくすることができる。したがって、スイッチトキャパシタ型ＤＡ変換回路に対して第１実施形態に係るＮ型バッファタイプのアナログバッファ回路を組み合わせることにより、第１適用例の場合と同様の作用効果を奏することになる。これに加えて、図３２の回路構成から明らかなように、図１のキャパシタＣｎ２に相当するキャパシタＣｎ２-０，Ｃｎ２-１を、スイッチトキャパシタとして兼用できるというメリットもある。
【００９９】
なお、本適用例では、スイッチトキャパシタ型ＤＡ変換回路に対して第１実施形態に係るＮ型バッファタイプのアナログバッファ回路を組み合わせた場合を例に挙げたが、第１実施形態に係るＰ型バッファタイプのアナログバッファ回路、第１実施形態の応用例に係るアナログバッファ回路、さらには第２実施形態あるいはその応用例に係るアナログバッファ回路についても同様に組み合わせて用いることができる。
【０１００】
（第３適用例の応用例）
図３４は、第３適用例の応用例に係る基準電圧選択型ＤＡ変換回路の構成例を示すブロック図である。本応用例に係る基準電圧選択型ＤＡ変換回路は、基準電圧セレクタとスイッチトキャパシタとの併用型ＤＡ変換回路である。ここでは、表示データＤａｔａとして、例えばＲＧＢ各々６ビットのデジタルデータｂＲ０〜ｂＲ５，ｂＧ０〜ｂＧ５，ｂＢ０〜ｂＢ５が与えられるものとする。
【０１０１】
基準電圧発生回路５１は、６ビットのデジタルデータｂＲ０〜ｂＲ５，ｂＧ０〜ｂＧ５，ｂＢ０〜ｂＢ５に対して６４階調分ではなく、それよりも粗い例えば９階調分の基準電圧Ｖ０〜Ｖ８を発生する。この基準電圧Ｖ０〜Ｖ８は、基準電圧セレクタ５２Ｒ，５２Ｇ，５２Ｂに供給される。基準電圧セレクタ５２Ｒ，５２Ｇ，５２Ｂは、６ビットのデジタルデータｂＲ０〜ｂＲ５，ｂＧ０〜ｂＧ５，ｂＢ０〜ｂＢ５のうち、例えば上位３ビット分のデータｂＲ３〜ｂＲ５，ｂＧ３〜ｂＧ５，ｂＢ３〜ｂＢ５に対して、基準電圧Ｖ０〜Ｖ８のうちの近接した２つの基準電圧を選択して出力する。
【０１０２】
この選択された２つの基準電圧は、６ビットのデジタルデータｂＲ０〜ｂＲ５，ｂＧ０〜ｂＧ５，ｂＢ０〜ｂＢ５のうち、下位３ビット分のデータｂＲ０〜ｂＲ２，ｂＧ０〜ｂＧ２，ｂＢ０〜ｂＢ２と共に、スイッチトキャパシタ型ＤＡ変換回路５３Ｒ，５３Ｇ，５３Ｂに入力される。スイッチトキャパシタ型ＤＡ変換回路５３Ｒ，５３Ｇ，５３Ｂはその入力段に、２つの基準電圧間において下位３ビット分のデータｂＲ０〜ｂＲ２，ｂＧ０〜ｂＧ２，ｂＢ０〜ｂＢ２に対応したレベルを持つ３ビットのデータＶｉｎ０，Ｖｉｎ１，Ｖｉｎ２を生成する回路部分を持っている。
【０１０３】
そして、この生成された３ビットのデータＶｉｎ０，Ｖｉｎ１，Ｖｉｎ２は、本来のスイッチトキャパシタ型ＤＡ変換部分に与えられる。このスイッチトキャパシタ型ＤＡ変換部分に対して、第１実施形態に係るＮ型バッファタイプのアナログバッファ回路を組み合わせた場合の基本回路を示したのが図３２の回路である。ただし、図３２の回路は、２ビットのデータＶｉｎ０，Ｖｉｎ１に対応したものであり、３ビット対応の場合には、キャパシタおよびスイッチの回路部分がもう一つ追加されることになる。
【０１０４】
このように、基準電圧セレクタとスイッチトキャパシタとの併用型ＤＡ変換回路においても、そのスイッチトキャパシタ型ＤＡ変換回路５３Ｒ，５３Ｇ，５３Ｂに対して、第１，第２実施形態あるいはその応用例に係るアナログバッファ回路を組み合わせることが可能である。
【０１０５】
なお、以上説明した各適用例では、表示素子として液晶セルを用いてなる液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られものではなく、表示素子としてＥＬ(electroluminescence；エレクトロルミネッセンス)素子を用いてなるＥＬ表示装置など、表示部と同一の基板上にアナログバッファ回路を搭載してなる表示装置全般に適用可能である。
【０１０６】
上述した適用例に係る液晶表示装置に代表される表示装置は、携帯電話機やＰＤＡ（Personal Digital Assistants；携帯情報端末）に代表される小型・軽量な携帯端末の画面表示部として用いて好適なものである。
【０１０７】
図３５は、本発明に係る携帯端末、例えばＰＤＡの構成の概略を示す外観図である。
【０１０８】
本例に係るＰＤＡは、例えば、装置本体６１に対して蓋体６２が開閉自在に設けられた折り畳み式の構成となっている。装置本体６１の上面には、キーボードなどの各種のキーが配置されてなる操作部６３が配置されている。一方、蓋体６２には、画面表示部６４が配置されている。この画面表示部６４として、先述した第１，第２，第３適用例に係るＤＡ変換回路を、表示部と同一基板上に搭載してなる液晶表示装置が用いられる。
【０１０９】
これら適用例に係るＤＡ変換回路を搭載した液晶表示装置では、先述したように、駆動回路一体型を容易に実現でき、しかも画面サイズの大型化、高解像度化および高画質化が図れるとともに、低消費電力化も可能である。したがって、当該液晶表示装置を画面表示部６４として搭載することで、ＰＤＡ全体の構成を簡略化、画面サイズの大型化、高解像度化および高画質化に寄与できるとともに、画面表示部６４の低消費電力化によってバッテリ電源による連続使用可能時間の長時間化が図れることになる。
【０１１０】
なお、ここでは、ＰＤＡに適用した場合を例に採って説明したが、この適用例に限られるものではなく、本発明に係る液晶表示装置は、特に携帯電話機など小型・軽量の携帯端末全般に用いて好適なものである。
【０１１１】
【発明の効果】
以上説明したように、本発明によれば、ソースフォロアのオフセット検出を複数回に亘って分割して行うことで、最終オフセット電圧を十分に小さくでき、高精度なオフセットキャンセルを行うことができるため、極めて低オフセットで出力電位ばらつきの少ないアナログバッファ回路を実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るＮ型バッファタイプのアナログバッファ回路の構成例を示す回路図である。
【図２】第１実施形態に係るＮ型バッファタイプのアナログバッファ回路の動作説明に供するタイミングチャートである。
【図３】本発明の第１実施形態に係るＰ型バッファタイプのアナログバッファ回路の構成例を示す回路図である。
【図４】第１実施形態に係るＰ型バッファタイプのアナログバッファ回路の動作説明に供するタイミングチャートである。
【図５】第１実施形態の応用例に係るアナログバッファ回路の構成例を示す回路図である。
【図６】第１実施形態の応用例に係るアナログバッファ回路の動作説明に供するタイミングチャートである。
【図７】第１実施形態の応用例に係るアナログバッファ回路におけるＮ型ソースフォロアの動作説明図（その１）である。
【図８】第１実施形態の応用例に係るアナログバッファ回路におけるＮ型ソースフォロアの動作説明図（その２）である。
【図９】第１実施形態の応用例に係るアナログバッファ回路におけるＮ型ソースフォロアの動作説明図（その３）である。
【図１０】第１実施形態の応用例に係るアナログバッファ回路におけるＮ型ソースフォロアの動作説明図（その４）である。
【図１１】第１実施形態の応用例に係るアナログバッファ回路におけるＰ型ソースフォロアの動作説明図（その１）である。
【図１２】第１実施形態の応用例に係るアナログバッファ回路におけるＰ型ソースフォロアの動作説明図（その２）である。
【図１３】第１実施形態の応用例に係るアナログバッファ回路におけるＰ型ソースフォロアの動作説明図（その３）である。
【図１４】第１実施形態の応用例に係るアナログバッファ回路におけるＰ型ソースフォロアの動作説明図（その４）である。
【図１５】Ｎ型ソースフォロア用の電流源の回路例を示す回路図である。
【図１６】Ｐ型ソースフォロア用の電流源の回路例を示す回路図である。
【図１７】本発明の第２実施形態に係るＮ型バッファタイプのアナログバッファ回路の構成例を示す回路図である。
【図１８】第２実施形態に係るＮ型バッファタイプのアナログバッファ回路の動作説明に供するタイミングチャートである。
【図１９】第２実施形態の応用例に係るアナログバッファ回路におけるＮ型ソースフォロアの動作説明図（その１）である。
【図２０】第２実施形態の応用例に係るアナログバッファ回路におけるＮ型ソースフォロアの動作説明図（その２）である。
【図２１】第２実施形態の応用例に係るアナログバッファ回路におけるＮ型ソースフォロアの動作説明図（その３）である。
【図２２】第２実施形態の応用例に係るアナログバッファ回路におけるＮ型ソースフォロアの動作説明図（その４）である。
【図２３】第２実施形態の応用例に係るアナログバッファ回路におけるＮ型ソースフォロアの動作説明図（その５）である。
【図２４】本発明の第２実施形態に係るＰ型バッファタイプのアナログバッファ回路の構成例を示す回路図である。
【図２５】第２実施形態の応用例に係るアナログバッファ回路の構成例を示す回路図である。
【図２６】本発明に係る駆動回路一体型液晶表示装置の構成例を示すブロック図である。
【図２７】表示部における画素の構成の一例を示す回路図である。
【図２８】本発明の第１適用例に係る基準電圧選択型ＤＡ変換回路の構成例を示すブロック図である。
【図２９】基準電圧セレクタの構成例を示す回路図である。
【図３０】本発明の第２適用例に係る基準電圧選択型ＤＡ変換回路の構成例を示すブロック図である。
【図３１】本発明の第３適用例に係るスイッチトキャパシタ型ＤＡ変換回路の構成例を示すブロック図である。
【図３２】第３適用例に係るスイッチトキャパシタ型ＤＡ変換回路の内部構成の具体例を示す回路図である。
【図３３】第３適用例に係るスイッチトキャパシタ型ＤＡ変換回路の動作説明に供するタイミングチャートである。
【図３４】本発明の第３適用例の応用例に係る基準電圧選択型ＤＡ変換回路の構成例を示すブロック図である。
【図３５】本発明に係るＰＤＡの構成の概略を示す外観図である。
【符号の説明】
１１…ガラス基板、１２…表示部、１３…データ処理回路、１４Ａ，１４Ｂ…水平ドライバ、１５…垂直ドライバ、２０…画素、２１…ＴＦＴ（画素トランジスタ）、２２…液晶セル、２３…保持容量、１４１…シフトレジスタ、１４５…ＤＡ変換回路

Claims (13)

1. ソースフォロアのＭＯＳトランジスタによって出力負荷を駆動するソースフォロア手段と、
   前記ソースフォロア手段のオフセット検出を複数回に亘って分割して行い、その検出したオフセットを順にキャンセルするオフセットキャンセル手段とを備え、
   前記オフセットキャンセル手段は、
   回路入力端子と前記ＭＯＳトランジスタのゲートとの間に接続されたスイッチと、
   前記回路入力端子と前記ＭＯＳトランジスタのソースとの間に直列に接続された２つのスイッチからなる第１スイッチ回路と、
   前記回路入力端子と前記ＭＯＳトランジスタのソースとの間に直列に接続された２つのスイッチからなる少なくとも１つの第２スイッチ回路と、
   前記ＭＯＳトランジスタのゲートと前記第１スイッチ回路の２つのスイッチ間との間に接続された第１キャパシタと、
   前記ＭＯＳトランジスタのゲートと前記少なくとも１つの第２スイッチ回路の２つのスイッチ間との間に接続された少なくとも１つの第２キャパシタとを有する
   ことを特徴とするアナログバッファ回路。
2. 絶縁基板上に薄膜トランジスタで形成されてなる
   ことを特徴とする請求項１記載のアナログバッファ回路。
3. 前記ソースフォロア手段は、ＮＭＯＳトランジスタからなる第１のソースフォロア手段とＰＭＯＳトランジスタからなる第２のソースフォロア手段とを有し、前記第１のソースフォロア手段と前記第２のソースフォロア手段とが前記出力負荷をプリチャージするプリチャージ電位の極性に応じてアクティブ状態となる
   ことを特徴とする請求項１記載のアナログバッファ回路。
4. 前記ソースフォロア手段は、制御信号の極性に応じて導通状態／非導通状態になる第１のＭＯＳトランジスタと、ソースフォロアのＭＯＳトランジスタに対して直列に接続された第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタに対して直列に接続され、前記第２のＭＯＳトランジスタと共にカレントミラー回路を形成する第３のＭＯＳトランジスタとからなる電流源を有する
   ことを特徴とする請求項１記載のアナログバッファ回路。
5. 透明絶縁基板上に画素がマトリクス状に配置されてなる表示部と、
   前記透明絶縁基板上に前記表示部と共に搭載され、デジタル表示信号をアナログ表示信号に変換して前記表示部のデータ線に与えるＤＡ変換回路とを具備し、
   前記ＤＡ変換回路は、
   ソースフォロアのＭＯＳトランジスタによって前記データ線を駆動するソースフォロア手段と、
   前記ソースフォロア手段のオフセット検出を複数回に亘って分割して行い、その検出したオフセットを順にキャンセルするオフセットキャンセル手段とを備えたアナログバッファ回路を有し、
   前記オフセットキャンセル手段は、
   回路入力端子と前記ＭＯＳトランジスタのゲートとの間に接続されたスイッチと、
   前記回路入力端子と前記ＭＯＳトランジスタのソースとの間に直列に接続された２つのスイッチからなる第１スイッチ回路と、
   前記回路入力端子と前記ＭＯＳトランジスタのソースとの間に直列に接続された２つのスイッチからなる少なくとも１つの第２スイッチ回路と、
   前記ＭＯＳトランジスタのゲートと前記第１スイッチ回路の２つのスイッチ間との間に接続された第１キャパシタと、
   前記ＭＯＳトランジスタのゲートと前記少なくとも１つの第２スイッチ回路の２つのスイッチ間との間に接続された少なくとも１つの第２キャパシタとを有する
   ことを特徴とする表示装置。
6. 前記アナログバッファ回路が薄膜トランジスタで形成されている
   ことを特徴とする請求項５記載の表示装置。
7. 前記画素が液晶セルを含んでなる液晶表示装置において、
   前記データ線に対して液晶への電圧非印加時の階調レベルのプリチャージ電位をプリチャージする手段を備え、
   前記ソースフォロア手段は、ＮＭＯＳトランジスタからなる第１のソースフォロア手段とＰＭＯＳトランジスタからなる第２のソースフォロア手段とを有し、前記第１のソースフォロア手段と前記第２のソースフォロア手段とが前記プリチャージ電位の極性に応じてアクティブ状態となる
   ことを特徴とする請求項５記載の表示装置。
8. 前記ＤＡ変換回路は、階調数に対応した複数の基準電圧を発生する基準電圧発生回路と、前記複数の基準電圧の中からデジタル表示信号に対応した基準電圧を選択して出力する基準電圧セレクタとを有する基準電圧選択型ＤＡ変換回路であり、前記基準電圧セレクタの出力側に前記アナログバッファ回路を配置してなる
   ことを特徴とする請求項５記載の表示装置。
9. 前記ＤＡ変換回路は、階調数に対応した複数の基準電圧を発生する基準電圧発生回路と、前記複数の基準電圧の中からデジタル表示信号に対応した基準電圧を選択して出力する基準電圧セレクタとを有する基準電圧選択型ＤＡ変換回路であり、前記基準電圧発生回路の出力側に前記アナログバッファ回路を配置してなる
   ことを特徴とする請求項５記載の表示装置。
10. 前記ＤＡ変換回路は、スイッチとキャパシタの組み合わせからなるスイッチトキャパシタ型ＤＡ変換回路であり、その出力段に前記アナログバッファ回路を配置してなる
    ことを特徴とする請求項５記載の表示装置。
11. 前記スイッチトキャパシタ型ＤＡ変換回路において、そのＤＡ変換部のキャパシタと前記アナログバッファ回路のキャパシタとを兼用した
    ことを特徴とする請求項１０記載の表示装置。
12. 前記ＤＡ変換回路は、階調数に対応した複数の基準電圧を発生する基準電圧発生回路と、前記複数の基準電圧の中からデジタル表示信号の上位側ビットに対応した２つの近接した基準電圧を選択して出力する基準電圧セレクタと、前記基準電圧セレクタで選択された前記２つの近接した基準電圧を用いて前記デジタル表示信号の下位側ビットに対応したアナログ表示信号を生成して出力するスイッチトキャパシタ回路とを有する基準電圧選択／スイッチトキャパシタ併用型ＤＡ変換回路であり、前記スイッチトキャパシタ回路の出力段に前記アナログバッファ回路を配置してなる
    ことを特徴とする請求項５記載の表示装置。
13. 透明絶縁基板上に画素がマトリクス状に配置されてなる表示部と、
    前記透明絶縁基板上に前記表示部と共に搭載され、デジタル表示信号をアナログ表示信号に変換して前記表示部のデータ線に与えるＤＡ変換回路とを具備し、
    前記ＤＡ変換回路は、
    ソースフォロアのＭＯＳトランジスタによって前記データ線を駆動するソースフォロア手段と、
    前記ソースフォロア手段のオフセット検出を複数回に亘って分割して行い、その検出したオフセットを順にキャンセルするオフセットキャンセル手段とを備えたアナログバッファ回路を有する
    表示装置を画面表示部として搭載し、
    前記オフセットキャンセル手段は、
    回路入力端子と前記ＭＯＳトランジスタのゲートとの間に接続されたスイッチと、
    前記回路入力端子と前記ＭＯＳトランジスタのソースとの間に直列に接続された２つのスイッチからなる第１スイッチ回路と、
    前記回路入力端子と前記ＭＯＳトランジスタのソースとの間に直列に接続された２つのスイッチからなる少なくとも１つの第２スイッチ回路と、
    前記ＭＯＳトランジスタのゲートと前記第１スイッチ回路の２つのスイッチ間との間に接続された第１キャパシタと、
    前記ＭＯＳトランジスタのゲートと前記少なくとも１つの第２スイッチ回路の２つのスイッチ間との間に接続された少なくとも１つの第２キャパシタとを有する
    ことを特徴とする携帯端末。

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