JP3820918B2 - 演算増幅回路、駆動回路、及び駆動方法 - Google Patents
演算増幅回路、駆動回路、及び駆動方法 Download PDFInfo
- Publication number
- JP3820918B2 JP3820918B2 JP2001168519A JP2001168519A JP3820918B2 JP 3820918 B2 JP3820918 B2 JP 3820918B2 JP 2001168519 A JP2001168519 A JP 2001168519A JP 2001168519 A JP2001168519 A JP 2001168519A JP 3820918 B2 JP3820918 B2 JP 3820918B2
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- voltage level
- data line
- power supply
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2011—Display of intermediate tones by amplitude modulation
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
- H03K5/086—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold generated by feedback
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3614—Control of polarity reversal in general
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
- G09G3/3655—Details of drivers for counter electrodes, e.g. common electrodes for pixel capacitors or supplementary storage capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Nonlinear Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、演算増幅回路、駆動回路、及び駆動方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
従来より、携帯電話機などの電子機器に用いられる液晶パネル（電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）などのスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【０００３】
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。このような単純マトリクス方式における低消費電力化技術に関しては、例えば特開平７−９８５７７号に開示される従来技術がある。
【０００４】
一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。
【０００５】
そして、近年、携帯電話機などの携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。
【０００６】
ところが、携帯型電子機器に用いられるアクティブマトリクス方式の液晶パネルでは、液晶の交流駆動や電源の低電圧化の要望から、画素電極に対向する対向電極（コモン電極）の電圧レベルを例えば走査期間毎に反転させている。このため、液晶パネルの充放電が大きいことやアナログ電圧を駆動する演算増幅回路の動作電流などが原因となって、今ひとつ低消費電力化を実現できないという課題があった。
【０００７】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、簡素な回路構成で電気光学装置の低消費電力化を実現できる演算増幅回路、これを用いた駆動回路、及び駆動方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、複数の走査線と複数のデータ線と走査線及びデータ線により特定される画素電極とを有する電気光学装置の各データ線を駆動するための演算増幅回路であって、画素電極と電気光学物質を挟んで対向する対向電極の電圧レベルが第１の電圧レベルになる第１の期間と、対向電極の電圧レベルが第２の電圧レベルになる第２の期間との切り替わりの際の所与の期間において、演算増幅回路の出力がハイインピーダンス状態に設定されることを特徴とする。
【０００９】
本発明によれば、対向電極が第１、第２の電圧レベルになる第１、第２の期間の切り替わりの際の所与の期間（切り替わりのタイミングを含む期間）において、演算増幅回路の出力がハイインピーダンス状態（非駆動状態）に設定される。このようにすれば、例えば、対向電極・データ線間の寄生容量を有効利用して、データ線の駆動前にデータ線を所望の電圧レベルに変化させたり、対向電極の電圧レベルの変化により演算増幅回路の出力側に流れ込んできた電荷を、電源側に戻すことなどが可能になり、低消費電力化等の実現が可能になる。
【００１０】
また本発明は、対向電極の電圧レベルが第１の電圧レベルになる第１の期間において、データ線を駆動する第１の演算増幅器と、対向電極の電圧レベルが第２の電圧レベルになる第２の期間において、データ線を駆動する第２の演算増幅器とを含むことを特徴とする。
【００１１】
このようにすれば、対向電極の電圧レベルの変化（極性反転）に応じた最適な演算増幅器でデータ線を駆動できるようになり、低消費電力化等の実現が可能になる。
【００１２】
また本発明は、前記第１の演算増幅器が、差動部と、前記差動部の出力に基づきゲート電極が制御される第１導電型の第１の駆動トランジスタを有する出力部とを含み、前記第２の演算増幅器が、差動部と、前記差動部の出力に基づきゲート電極が制御される第２導電型の第２の駆動トランジスタを有する出力部とを含むことを特徴とする。
【００１３】
このようにすれば、例えば、第１の期間においては第１導電型の第１の駆動トランジスタでデータ線を駆動し、第２の期間においては第２導電型の第２の駆動トランジスタでデータ線を駆動できるようになる。従って、適正な駆動トランジスタでデータ線を駆動できるようになり、演算増幅回路の低消費電力化等の実現が可能になる。
【００１４】
また本発明は、対向電極の電圧レベルが第１の電源側の第２の電圧レベルから第２の電源側の第１の電圧レベルに変化する際の所与の期間において、演算増幅回路の出力がハイインピーダンス状態に設定されることで、対向電極とデータ線との間の寄生容量による容量結合により、演算増幅回路の出力に接続されるデータ線の電圧レベルが第２の電源側に変化し、対向電極の電圧レベルが第２の電源側の第１の電圧レベルから第１の電源側の第２の電圧レベルに変化する際の所与の期間において、演算増幅回路の出力がハイインピーダンス状態に設定されることで、対向電極とデータ線との間の寄生容量による容量結合により、演算増幅回路の出力に接続されるデータ線の電圧レベルが第１の電源側に変化することを特徴とする。
【００１５】
このようにすれば、対向電極・データ線間の寄生容量を有効利用して、データ線の駆動前にデータ線の電圧レベルを、所与の方向（第２の電源側又は第１の電源側）に予め変化させておくことが可能になる。従って、データ線の駆動時における電圧レベルの変化方向を１つの方向に決めることができるようになり、演算増幅回路の低消費電力化等の実現が可能になる。
【００１６】
また本発明は、第２の電源側に変化したデータ線の電圧レベルを第１の電源側に変化させ、階調レベルに対応した電圧レベルに設定する第１の演算増幅器と、第１の電源側に変化したデータ線の電圧レベルを第２の電源側に変化させ、階調レベルに対応した電圧レベルに設定する第２の演算増幅器とを含むことを特徴とする。
【００１７】
このようにすれば、第１、第２の演算増幅器として、第１、第２の電源側のいずれか一方の方向においてだけ駆動能力が高い演算増幅器を使用できるようになり、消費電力の小さい演算増幅器が使用可能になる。これにより、演算増幅回路の低消費電力化を図れる。
【００１８】
また本発明は、演算増幅回路の出力を、演算増幅回路の第１、第２の電源間の電圧範囲と同一又は広い範囲の電圧範囲にクランプするクランプ回路を含むことを特徴とする。
【００１９】
このようにすれば、対向電極の電圧レベルの変化により演算増幅回路の出力側に流れ込んできた電荷を、電源側に戻すことが可能になり、余剰電荷の有効利用を図れる。
【００２０】
また本発明は、前記クランプ回路の電源が、演算増幅回路の第１、第２の電源よりも電圧範囲が狭い第３、第４の電源に設定されることを特徴とする。
【００２１】
このようにすれば、電源側に戻る電荷の量を増やすことが可能になり、更なる低消費電力化を実現できる。
【００２２】
また本発明は、複数の走査線と複数のデータ線と走査線及びデータ線により特定される画素電極とを有する電気光学装置を駆動するための駆動回路であって、各データ線毎に設けられた上記のいずれかの演算増幅回路と、各データ線毎に設けられ、前記演算増幅回路によりインピーダンス変換されるデータ電圧を生成するデータ電圧生成回路とを含むことを特徴とする。
【００２３】
また本発明は、複数の走査線と複数のデータ線と走査線及びデータ線により特定される画素電極とを有する電気光学装置を駆動するための駆動方法であって、画素電極と電気光学物質を挟んで対向する対向電極の電圧レベルが第１の電圧レベルになる第１の期間と、対向電極の電圧レベルが第２の電圧レベルになる第２の期間との切り替わりの際の所与の期間において、データ線をハイインピーダンス状態に設定することを特徴とする。
【００２４】
また本発明は、対向電極の電圧レベルが第１の電源側の第２の電圧レベルから第２の電源側の第１の電圧レベルに変化する際の所与の期間において、データ線をハイインピーダンス状態に設定することで、対向電極とデータ線との間の寄生容量による容量結合により、データ線の電圧レベルを第２の電源側に変化させ、対向電極の電圧レベルが第２の電源側の第１の電圧レベルから第１の電源側の第２の電圧レベルに変化する際の所与の期間において、データ線をハイインピーダンス状態に設定することで、対向電極とデータ線との間の寄生容量による容量結合により、データ線の電圧レベルを第１の電源側に変化させることを特徴とする。
【００２５】
また本発明は、第２の電源側に変化したデータ線の電圧レベルを第１の電源側に変化させ、階調レベルに対応した電圧レベルに設定し、第１の電源側に変化したデータ線の電圧レベルを第２の電源側に変化させ、階調レベルに対応した電圧レベルに設定することを特徴とする。
【００２６】
また本発明は、データ線の電圧レベルを、第１、第２の電源間の電圧範囲と同一又は広い範囲の電圧範囲にクランプすることを特徴とする。
【００２７】
【発明の実施の形態】
以下、本実施形態について図面を用いて詳細に説明する。
【００２８】
なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を何ら限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２９】
１．液晶装置
図１に本実施形態の演算増幅回路を適用した液晶装置のブロック図の例を示す。
【００３０】
この液晶装置１０（広義には表示装置）は、表示パネル１２（狭義にはＬＣＤ（Liquid Crystal Display）パネル）、データ線駆動回路２０（狭義にはソースドライバ）、走査線駆動回路３０（狭義にはゲートドライバ）、コントローラ４０、電源回路４２を含む。なお、液晶装置１０にこれらの全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【００３１】
ここで表示パネル１２（広義には電気光学装置）は、複数の走査線（狭義にはゲート線）と、複数のデータ線（狭義にはソース線と）と、走査線及びデータ線により特定される画素電極を含む。この場合、データ線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
【００３２】
より具体的には、表示パネル１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線Ｇ1〜ＧM（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線Ｓ1〜ＳN（Ｎは２以上の自然数）とが配置されている。また、走査線ＧK（１≦Ｋ≦Ｍ、Ｋは自然数）とデータ線ＳL（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴKL（広義にはスイッチング素子）が設けられている。
【００３３】
ＴＦＴKLのゲート電極は走査線ＧKに接続され、ＴＦＴKLのソース電極はデータ線ＳLに接続され、ＴＦＴKLのドレイン電極は画素電極ＰＥKLに接続されている。この画素電極ＰＥKLと、画素電極ＰＥKLと液晶素子（広義には電気光学物質）を挟んで対向する対向電極ＶＣＯＭ（コモン電極）との間には、液晶容量ＣＬKL（液晶素子）及び補助容量ＣＳKLが形成されている。そして、ＴＦＴKL、画素電極ＰＥKL等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥKLと対向電極ＶＣＯＭの間の印加電圧に応じて液晶素子の透過率が変化するようになっている。
【００３４】
なお、対向電極ＶＣＯＭに与えられる電圧レベル（第１、第２の電圧レベル）は、電源回路４２により生成される。また、対向電極ＶＣＯＭを対向基板上にベタに形成せずに、各走査線に対応するように帯状に形成してもよい。
【００３５】
データ線駆動回路２０は、画像データに基づいて表示パネル１２のデータ線Ｓ1〜ＳNを駆動する。一方、走査線駆動回路３０は、表示パネル１２の走査線Ｇ1〜ＧMを順次走査駆動する。
【００３６】
コントローラ４０は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す）等のホストにより設定された内容に従って、データ線駆動回路２０、走査線駆動回路３０及び電源回路４２を制御する。より具体的には、コントローラ４０は、データ線駆動回路２０及び走査線駆動回路３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路４２に対しては、対向電極ＶＣＯＭの電圧レベルの極性反転タイミングの制御を行う。
【００３７】
電源回路４２は、外部から供給される基準電圧に基づいて、表示パネル１２の駆動に必要な各種の電圧レベル（階調電圧）や、対向電極ＶＣＯＭの電圧レベルを生成する。
【００３８】
このような構成の液晶装置１０は、コントローラ４０の制御の下、外部から供給される画像データに基づいて、データ線駆動回路２０、走査線駆動回路３０及び電源回路４２が協調して表示パネル１２を駆動する。
【００３９】
なお、図１では、液晶装置１０がコントローラ４０を含む構成になっているが、コントローラ４０を液晶装置１０の外部に設けてもよい。或いは、コントローラ４０と共にホストを液晶装置１０に含めるようにしてもよい。また、データ線駆動回路２０、走査線駆動回路３０、コントローラ４０、電源回路４２の一部又は全部を表示パネル１２上に形成してもよい。
【００４０】
１．１ データ線駆動回路
図２に、図１のデータ線駆動回路２０の構成例を示す。
【００４１】
データ線駆動回路２０は、シフトレジスタ２２、ラインラッチ２４、２６、ＤＡＣ２８（ディジタル・アナログ変換回路。広義にはデータ電圧生成回路）、出力バッファ２９（演算増幅回路）を含む。
【００４２】
シフトレジスタ２２は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。
【００４３】
ラインラッチ２４には、コントローラ４０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で画像データ（ＤＩＯ）が入力される。ラインラッチ２４は、この画像データ（ＤＩＯ）を、シフトレジスタ２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。
【００４４】
ラインラッチ２６は、コントローラ４０から供給される水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の画像データをラッチする。
【００４５】
ＤＡＣ２８は、各データ線に供給すべきアナログのデータ電圧を生成する。具体的にはＤＡＣ２８は、ラインラッチ２６からのデジタルの画像データに基づいて、図１の電源回路４２からの階調電圧のいずれかを選択し、デジタルの画像データに対応するアナログのデータ電圧を出力する。
【００４６】
出力バッファ２９は、ＤＡＣ２８からのデータ電圧をバッファリングしてデータ線に出力し、データ線を駆動する。具体的には、出力バッファ２９は、各データ線毎に設けられたボルテージフォロワ接続の演算増幅回路ＯＰＣを含み、これらの各演算増幅回路ＯＰＣが、ＤＡＣ２８からのデータ電圧をインピーダンス変換して、各データ線に出力する。
【００４７】
なお、図２では、デジタルの画像データをデジタル・アナログ変換して、出力バッファ２９を介してデータ線に出力する構成にしているが、アナログの映像信号をサンプル・ホールドして、出力バッファ２９を介してデータ線に出力する構成にすることもできる。
【００４８】
１．２ 走査線駆動回路
図３に、図１の走査線駆動回路３０の構成例を示す。
【００４９】
走査線駆動回路３０は、シフトレジスタ３２、レベルシフタ３４、出力バッファ３６を含む。
【００５０】
シフトレジスタ３２は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、コントローラ４０から供給される垂直同期信号である。
【００５１】
レベルシフタ３４は、シフトレジスタ３２からの電圧レベルを、表示パネル１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧レベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要とされるため、他のロジック回路部とは異なる高耐圧プロセスが用いられる。
【００５２】
出力バッファ３６は、レベルシフト３４によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。
【００５３】
２．演算増幅回路
２．１ ライン反転駆動
さて、液晶素子には、直流電圧を長時間印加すると劣化するという性質がある。このため、液晶素子に印加する電圧の極性を所定期間毎に反転させる駆動方式が必要になる。このような駆動方式としては、図４に示すように、フレーム反転駆動、走査（ゲート）ライン反転駆動、データ（ソース）ライン反転駆動、ドット反転駆動などがある。
【００５４】
このうち、フレーム反転駆動は、消費電力は低いが、画質がそれほど良くないという不利点がある。また、データライン反転駆動、ドット反転駆動は、画質は良いが、表示パネルの駆動に高い電圧が必要になるという不利点がある。
【００５５】
そこで本実施形態では、図４の走査ライン反転駆動を採用している。この走査ライン反転駆動では、液晶素子に印加される電圧が走査期間毎（走査線毎）に極性反転される。例えば、第１の走査期間（走査線）では正極性の電圧が液晶素子に印加され、第２の走査期間では負極性の電圧が印加され、第３の走査期間では正極性の電圧が印加される。一方、次のフレームにおいては、今度は、第１の走査期間では負極性の電圧が液晶素子に印加され、第２の走査期間では正極性の電圧が印加され、第３の走査期間では負極性の電圧が印加されるようになる。
【００５６】
そして、この走査ライン反転駆動では、対向電極ＶＣＯＭの電圧レベルが走査期間毎に極性反転される。
【００５７】
より具体的には図５に示すように、正極の期間Ｔ１（第１の期間）では対向電極ＶＣＯＭの電圧レベルはＶＣ１（第１の電圧レベル）になり、負極の期間Ｔ２（第２の期間）ではＶＣ２（第２の電圧レベル）になる。
【００５８】
ここで、正極の期間Ｔ１は、データ線Ｓ（画素電極）の電圧レベルが対向電極ＶＣＯＭの電圧レベルよりも高くなる期間である。この期間Ｔ１では液晶素子に正極性の電圧が印加されることになる。一方、負極の期間Ｔ２は、データ線Ｓの電圧レベルが対向電極ＶＣＯＭの電圧レベルよりも低くなる期間である。この期間Ｔ２では液晶素子に負極性の電圧が印加されることになる。また、ＶＣ２は、所与の電圧レベルを基準としてＶＣ１を極性反転した電圧レベルである。
【００５９】
このようにＶＣＯＭを極性反転することで、表示パネルの駆動に必要な電圧を低くすることができる。これにより、駆動回路の耐圧を低くでき、駆動回路の製造プロセスの簡素化、低コスト化を図れる。
【００６０】
しかしながら、このようにＶＣＯＭを極性反転する手法では、回路の低消費電力化という観点から、以下に説明するような課題があることが判明した。
【００６１】
例えば図５のＡ１、Ａ２に示すように、期間Ｔ１から期間Ｔ２に切り替わった場合に、データ線Ｓの電圧レベルは低電位側に変化する場合（Ａ１）があると共に、高電位側に変化する場合（Ａ２）もある。同様に、図５のＡ３、Ａ４に示すように、期間Ｔ２から期間Ｔ１に切り替わった場合にも、データ線Ｓの電圧レベルは高電位側に変化する場合（Ａ３）もあると共に、低電位側に変化する場合（Ａ４）もある。
【００６２】
例えば、期間Ｔ１でのデータ線Ｓの階調が６３であり、期間Ｔ２での階調も６３である場合には、図５のＡ１に示すようにデータ線Ｓの電圧レベルは低電位側に変化する。一方、期間Ｔ１でのデータ線Ｓの階調が０であり、期間Ｔ２での階調も０である場合には、データ線Ｓの電圧レベルは高電位側に変化することになる。
【００６３】
このように、アクティブマトリクス型液晶装置においてＶＣＯＭを極性反転する場合には、データ線Ｓの電圧レベルの変化の方向が、階調レベルに依存してしまう。このため、特開平７−９８５７７号公報に開示されるような単純マトリクス型液晶装置の低消費電力化技術をそのまま採用できないという課題があった。
【００６４】
このため、従来のアクティブマトリクス型液晶装置では、データ線の駆動のための演算増幅回路（図２の出力バッファ２９が含むＯＰＣ）として、図６に示すようなＡＢ級（プッシュプル方式）の演算増幅回路が用いられていた。
【００６５】
このＡＢ級の演算増幅回路は、差動部３００と、Ｐ型（広義には第１導電型）の駆動トランジスタＰＴ５３及びＮ型（広義には第２導電型）の駆動トランジスタＮＴ５５を有する出力部３１０を含む。
【００６６】
ここで差動部３００は、ゲート電極が差動部３００の出力ＤＱに共通接続されたＰ型トランジスタＰＴ５１、ＰＴ５２と、ゲート電極が差動部３００の入力Ｉ、ＸＩに接続されたＮ型トランジスタＮＴ５１、ＮＴ５２と、電流源ＩＳ５１を含む。
【００６７】
出力部３１０は、ゲート電極が差動部３００の出力ＸＤＱ（反転出力）に接続されたＮ型トランジスタＮＴ５３及び電流源ＩＳ５２からなる反転回路を含む。また、ゲート電極が差動部３００の出力ＸＤＱに接続されたＰ型駆動トランジスタＰＴ５３と、ゲート電極が上記反転回路の出力ＢＱに接続されたＮ型駆動トランジスタＮＴ５５と、ゲート電極がＶＳＳに接続されたＮ型トランジスタＮＴ５４と、位相補償用の容量ＣＣを含む。
【００６８】
なお、図６の演算増幅回路では、出力部３１０の出力Ｑが差動部３００の入力ＸＩ（反転入力）に接続されており、ボルテージフォロワ接続になっている。
【００６９】
また、電流源ＩＳ５１、ＩＳ５２は、例えばゲート電極が基準電圧（定電圧）に接続されたＮ型トランジスタで構成できる。
【００７０】
図６に示すＡＢ級の演算増幅回路では、出力部３１０が、Ｐ型の駆動トランジスタＰＴ５３とＮ型の駆動トランジスタＮＴ５５の両方を有する。従って、図５のＡ１、Ａ４の場合には、Ｎ型駆動トランジスタＮＴ５５が働くことで、データ線Ｓの電圧レベルを低電位側に速やかに引き下げることが可能になる。一方、図５のＡ２、Ａ３の場合には、Ｐ型駆動トランジスタＰＴ５３が働くことで、データ線Ｓの電圧レベルを高電位側に速やかに引き上げることが可能になる。従って、対向電極ＶＣＯＭを極性反転させながら走査ライン反転駆動を行う液晶装置では、データ線駆動回路の出力バッファが含む演算増幅回路として、ほとんどの場合、図６のＡＢ級の演算増幅回路が用いられていた。
【００７１】
しかしながら、この図６のＡＢ級の演算増幅回路では、電流の流れる経路が電流Ｉ５１、Ｉ５２、Ｉ５３の経路というように３本あるため、無駄に消費される電流が多く、消費電力が大きいという欠点がある。特にこの種のＡＢ級の演算増幅回路では、駆動トランジスタＰＴ５３、ＮＴ５５のゲート電極を適正に制御するために、電流経路が４本以上になる構成の回路も多く、このような回路構成の場合には消費電力は更に大きくなる。また、消費電力を低減すべく、電流Ｉ５１、Ｉ５２、Ｉ５３を絞ると、今度は、応答速度の低下や周波数特性の悪化などの事態を招く。
【００７２】
そして、この図６の演算増幅回路は、図２に示すように各データ線に対応して多数設けられている。このため、各演算増幅回路の消費電力が増えると、液晶装置の消費電力は、演算増幅回路の個数の分だけ増えてしまい、低消費電力化の大きな妨げになるという課題があった。
【００７３】
そこで本実施形態では、このような課題を解決するために、以下に説明するような手法を採用している。
【００７４】
２．２ 演算増幅器の切り替え
まず本実施形態では、対向電極ＶＣＯＭの電圧レベルの切り替えに応じて、データ線を駆動する演算増幅器を切り替えている。
【００７５】
より具体的には、図７（Ａ）に示すように、対向電極ＶＣＯＭの電圧レベルがＶＣ１（第１の電圧レベル）になる期間Ｔ１（第１の期間、図５の正極期間）においては、演算増幅器ＯＰ１を用いてデータ線を駆動する。一方、ＶＣＯＭの電圧レベルがＶＣ２（ＶＣ１を極性反転した第２の電圧レベル）になる期間Ｔ２（第２の期間、図５の負極期間）では、ＯＰ１とは異なる演算増幅器ＯＰ２を用いてデータ線を駆動する。
【００７６】
このような駆動方法を実現できる演算増幅回路の構成例を図７（Ｂ）に示す。この演算増幅回路は、演算増幅器ＯＰ１（Ｐ型の第１の演算増幅器）と、演算増幅器ＯＰ２（Ｎ型の第２の演算増幅器）と、選択回路７０を含む。
【００７７】
ここで演算増幅器ＯＰ１（Ｐ型）は、例えば図７（Ｂ）に示すように、差動部５０と、Ｐ型の駆動トランジスタＰＴ１３及び電流源ＩＳ１２を有する出力部５２を含む。ここでＰ型駆動トランジスタＰＴ１３は、差動部５０の出力（反転出力）によりゲート電極が制御される。
【００７８】
また演算増幅器ＯＰ２（Ｎ型）は、例えば図７（Ｂ）に示すように、差動部６０と、Ｎ型の駆動トランジスタＮＴ２３及び電流源ＩＳ２２を有する出力部６２を含む。ここでＮ型駆動トランジスタＮＴ２３は、差動部６０の出力（反転出力）によりゲート電極が制御される。
【００７９】
なお電流源ＩＳ１２、ＩＳ２２は、定電流を流すためのものであり、ゲート電極に基準電圧が接続されたＮ型トランジスタや、デプレッション型トランジスタや、或いは抵抗素子などで構成できる。また、図７（Ｂ）において電流源ＩＳ１２やＩＳ２２を設けない構成にすることも可能である。
【００８０】
選択回路７０は、対向電極ＶＣＯＭがＶＣ１の場合（期間Ｔ１の場合）に、演算増幅器ＯＰ１の出力Ｑ１を選択してデータ線Ｓに接続する。一方、ＶＣＯＭがＶＣ２の場合（期間Ｔ２の場合）に、演算増幅器ＯＰ２の出力Ｑ２を選択してデータ線Ｓに接続する。このようにすることで、期間Ｔ１では演算増幅器ＯＰ１によりデータ線Ｓを駆動し、期間Ｔ２では演算増幅器ＯＰ２によりデータ線Ｓを駆動することが可能になる。
【００８１】
図８に演算増幅器ＯＰ１の構成例を示す。このＯＰ１は、出力部５２が、Ｐ型駆動トランジスタＰＴ１３を含む一方でＮ型駆動トランジスタを含まないＰ型の演算増幅器である。
【００８２】
演算増幅器ＯＰ１の差動部５０は、ゲート電極が差動部５０の出力ＤＱ１に共通接続されたＰ型トランジスタＰＴ１１、ＰＴ１２と、ゲート電極が差動部５０の入力Ｉ１、ＸＩ１に接続されたＮ型トランジスタＮＴ１１、ＮＴ１２と、ＶＳＳ（第２の電源）側に設けられた電流源ＩＳ１１を含む。
【００８３】
演算増幅器ＯＰ１の出力部５２は、ゲート電極が差動部５０の出力ＸＤＱ１（反転出力）に接続されたＰ型トランジスタＰＴ１３と、ＶＳＳ側に設けられた電流源ＩＳ１２と、位相補償用の容量ＣＣ１を含む。
【００８４】
なお、図８の演算増幅器ＯＰ１では、その出力Ｑ１が差動部５０の入力ＸＩ１（反転入力）に接続されており、ボルテージフォロワ接続になっている。
【００８５】
図９に演算増幅器ＯＰ２の構成例を示す。このＯＰ２は、出力部６２が、Ｎ型駆動トランジスタＮＴ２３を含む一方でＰ型駆動トランジスタを含まないＮ型の演算増幅器である。
【００８６】
演算増幅器ＯＰ２の差動部６０は、ＶＤＤ（第１の電源）側に設けられた電流源ＩＳ２１と、ゲート電極が差動部６０の入力Ｉ２、ＸＩ２に接続されたＰ型トランジスタＰＴ２１、ＰＴ２２と、ゲート電極が差動部６０の出力ＤＱ２に共通接続されたＮ型トランジスタＮＴ２１、ＮＴ２２を含む。
【００８７】
演算増幅器ＯＰ２の出力部６２は、ＶＤＤ側に設けられた電流源ＩＳ２２と、ゲート電極が差動部６０の出力ＸＤＱ２（反転出力）に接続されたＮ型トランジスタＮＴ２３と、位相補償用の容量ＣＣ２を含む。
【００８８】
なお、図９の演算増幅器ＯＰ２では、その出力Ｑ２が差動部６０の入力ＸＩ２（反転入力）に接続されており、ボルテージフォロワ接続になっている。
【００８９】
図８の演算増幅器ＯＰ１では、電流の流れる経路がＩ１１、Ｉ１２の経路というように２本だけとなる。同様に図９の演算増幅器ＯＰ２でも、電流の流れる経路がＩ２１、Ｉ２２の経路というように２本だけとなる。従って、これらのＯＰ１、ＯＰ２は、電流経路が３本以上になる図６のようなＡＢ級の演算増幅回路に比べて、無駄に流れる電流を少なくでき、低消費電力化を図れる。
【００９０】
また図６のＡＢ級の演算増幅回路では、駆動トランジスタＰＴ５３、ＮＴ５５の電流供給能力を小さくすると、データ線の駆動能力が低下してしまう。このため、これらのＰＴ５３、ＮＴ５５の経路に流れる電流Ｉ５３を、それほど小さくすることができない。
【００９１】
これに対して図８の演算増幅器ＯＰ１では、出力Ｑ１の電圧レベルを低電位側に引き下げる必要がそれほど無い状況（後述する図１７のＢ１５）においては、電流源ＩＳ１２に流れる電流Ｉ１２を非常に小さくできる。同様に、図９の演算増幅器ＯＰ２では、出力Ｑ２の電圧レベルを高電位側に引き上げる必要がそれほど無い状況（後述する図１７のＢ５）においては、電流源ＩＳ２２に流れる電流Ｉ２２を非常に小さくできる。従って、出力部３１０での電流Ｉ５３をそれほど小さくできない図６のＡＢ級の演算増幅回路に比べて、図８、図９の演算増幅器ＯＰ１、ＯＰ２は、出力部５２、６２に流れる電流をＩ１２、Ｉ２２を十分に小さくでき、消費電力を非常に小さくできる。
【００９２】
そして本実施形態では図７（Ａ）に示すように、期間Ｔ１では、上記のように消費電力が非常に少ない演算増幅器ＯＰ１だけが使用され、期間Ｔ２では、同じく消費電力が非常に少ない演算増幅器ＯＰ２だけが使用される。従って、低消費電力の多い図６のＡＢ級の演算増幅回路を全ての期間（Ｔ１及びＴ２）において使用する従来の手法に比べて、液晶装置の消費電力を格段に小さくできる。
【００９３】
しかも、図７（Ｂ）に示す本実施形態の演算増幅回路は、図２に示すように各データ線に対応して設けられており、データ線の本数分だけあるため、その数は非常に多い。従って、各演算増幅回路の消費電力を小さくできると、液晶装置の消費電力を演算増幅回路の個数分だけ減らすことができ、液晶装置の消費電力を格段に小さくできる。
【００９４】
２．３ 演算増幅回路の出力のハイインピーダンス設定
また本実施形態では、演算増幅回路の出力をハイインピーダンス状態に設定できるようになっている。
【００９５】
より具体的には図１０に示すように、対向電極ＶＣＯＭの電圧レベルがＶＣ１（第１の電圧レベル）になる期間Ｔ１（第１の期間）と、ＶＣＯＭがＶＣ２（第２の電圧レベル）になる期間Ｔ２（第２の期間）との切り替わりの際の所与の期間（切り替わりのタイミングを含む所与の期間）において、演算増幅回路の出力をハイインピーダンス状態（ＨＩＺ）に設定する駆動方法を採用している。
【００９６】
このような駆動方法を実現できる演算増幅回路の構成例を図１１（Ａ）に示す。この演算増幅回路は、演算増幅器ＯＰ１（Ｐ型）と、演算増幅器ＯＰ２（Ｎ型）と、選択回路７０を含む。そして、この選択回路７０の出力が、期間Ｔ１、Ｔ２の切り替わりの際の所与の期間においてハイインピーダンス状態に設定されるようになる。
【００９７】
より具体的には、選択回路７０は、Ｐ型トランジスタとＮ型トランジスタが並列接続されるトランスファー・ゲートＴＧ１、ＴＧ２（パストランジスタ、広義にはスイッチング素子）を含む。そしてＴＧ１は信号ＳＥＬ１によりオン・オフ制御され、ＴＧ２は信号ＳＥＬ２によりオン・オフ制御される。
【００９８】
図１１（Ｂ）に、ＳＥＬ１、ＳＥＬ２を用いたＴＧ１、ＴＧ２のオン・オフ制御のタイミング波形図を示す。
【００９９】
図１１（Ｂ）に示すように、ＶＣＯＭがＶＣ１になる期間Ｔ１においてＳＥＬ１がアクティブ（Ｈレベル）になると、ＴＧ１がオン（導通状態）になる。すると、演算増幅器ＯＰ１が選択され、ＯＰ１の出力Ｑ１がデータ線Ｓに接続される。これによりデータ線ＳはＰ型の演算増幅器ＯＰ１により駆動されることになる。
【０１００】
一方、ＶＣＯＭがＶＣ２になる期間Ｔ２においてＳＥＬ２がアクティブになると、ＴＧ２がオンになる。すると、演算増幅器ＯＰ２が選択され、ＯＰ２の出力Ｑ２がデータ線Ｓに接続される。これによりデータ線ＳはＮ型の演算増幅器ＯＰ２により駆動されることになる。
【０１０１】
そして、ＳＥＬ１、ＳＥＬ２が共に非アクティブ（Ｌレベル）になると、ＴＧ１及びＴＧ２が共にオフ（非導通状態）になる。すると、データ線Ｓが演算増幅器ＯＰ１、ＯＰ２のいずれによっても駆動されなくなり、データ線Ｓはハイインピーダンス状態（ＨＩＺ）になる。これにより、期間Ｔ１、Ｔ２の切り替え時にデータ線Ｓをハイピーダンス状態に設定できるようになる。
【０１０２】
このように本実施形態では、期間Ｔ１又はＴ２でアクティブになり、且つ、アクティブになる期間が互いにノンオーバラップとなる信号ＳＥＬ１、ＳＥＬ２を用いて、トランスファー・ゲートＴＧ１、ＴＧ２（スイッチング素子）のオン・オフ制御を行っている。このようにすることで、演算増幅器ＯＰ１、ＯＰ２によるデータ線Ｓの切り替え駆動と、データ線Ｓのハイインピーダンス設定とを、簡素な回路構成と簡素な回路制御で実現できるようになる。
【０１０３】
なお図１１（Ａ）、（Ｂ）では、演算増幅回路の出力のハイインピーダンス制御を、選択回路７０の出力をハイインピーダンス状態に設定する手法で実現しているが、演算増幅器ＯＰ１、ＯＰ２の出力Ｑ１、Ｑ２をハイインピーダンス状態に設定する手法等で実現してもよい。
【０１０４】
３．低消費電力化の原理
次に本実施形態の低消費電力化手法の原理について説明する。
【０１０５】
液晶装置では、非選択期間での画素電極の電圧レベルを保持して高画質化を図るために、液晶容量を補助するための補助容量が画素電極に接続される。このような補助容量の形成方式として、図１２（Ａ）に示す蓄積容量方式と、図１２（Ｂ）に示す付加容量方式がある。
【０１０６】
図１２（Ａ）の蓄積容量方式では、画素電極とＶＣＯＭとの間に補助容量ＣＳを形成する。これは、例えばアクティブマトリクス基板にＶＣＯＭの配線を別に設けることで実現できる。一方、図１２（Ｂ）の付加容量方式では、画素電極と前段の走査線（ゲート線）との間に補助容量ＣＳを形成する。これは、画素電極のパターンと前段の走査線のパターンとをオーバラップさせてレイアウトすることで実現できる。
【０１０７】
本実施形態の低消費電力化手法は、図１２（Ａ）の蓄積容量方式の場合にも、図１２（Ｂ）の付加容量方式の場合にも適用であるが、以下では、説明を簡単にするために、図１２（Ａ）の蓄積容量方式に適用した場合について例にとり説明する。
【０１０８】
なお、図１２（Ａ）の蓄積容量方式では、ＴＦＴのゲート・ドレイン間の寄生容量やゲート・ソース間の寄生容量が、データ線の電圧レベルの変化を抑制する方向に働く。これに対して、図１２（Ｂ）の付加容量方式では、ＶＣＯＭの電圧レベルの変化時に前段の走査線の電圧レベルも変化する。従って、この走査線の電圧レベルの変化が、データ線の電圧レベルの変化を助ける方向に働く。従って、ＶＣＯＭの電圧レベルの変化によりデータ線の電圧レベルを変化させ、このデータ線の電圧レベルの変化を利用して低消費電力化を図る本実施形態の手法では、図１２（Ｂ）の付加容量方式の方が、より効果的となる。
【０１０９】
図１３に、蓄積容量方式の場合での、データ線Ｓ、対向電極ＶＣＯＭ、走査線Ｇの信号波形の一例を概念的に示す。
【０１１０】
図１３に示すように、データ線Ｓ及びＶＣＯＭの電圧レベルは、走査期間毎に所与の電圧レベルを基準に極性反転される。そして、データ線Ｓの方がＶＣＯＭよりも高電位の場合には、液晶素子の印加電圧が正極性になり、ＶＣＯＭの方がデータ線Ｓよりも高電位の場合には、液晶素子の印加電圧が負極性になる。このように液晶素子の印加電圧の極性を走査期間毎に反転させることで、液晶素子に長時間直流電圧が印加されるのを防止でき、液晶素子の長寿命化を図れる。
【０１１１】
さて、図１３に示すようにＶＣＯＭが極性反転し、その電圧レベルがＶＣ１からＶＣ２或いはＶＣ２からＶＣ１というように変化すると、ＶＣＯＭとデータ線Ｓとの間の寄生容量による容量結合により、ＶＣＯＭの電圧レベルの変化がデータ線Ｓに伝達される。
【０１１２】
ここで、図１４に示すように、ＶＣＯＭとデータ線Ｓとの間の１画素当たりの寄生容量ＣＰＡPIXは、下式のようになる。
【０１１３】
ＣＰＡPIX＝｛１／ＣＤＳ＋１／（ＣＬ＋ＣＳ）｝-1 （１）
上式（１）において、ＣＤＳはＴＦＴのドレイン・ソース間の寄生容量であり、ＣＬは液晶容量であり、ＣＳは補助容量である。なお、上式（１）では、ＴＦＴのゲート・ドレイン間の寄生容量やゲート・ソース間の寄生容量については無視している。
【０１１４】
そして図１５に示すように、ＶＣＯＭとデータ線Ｓとの間の１データ線当たりの寄生容量ＣＰＡは、下式にようになる。
【０１１５】
ＣＰＡ＝ＣＰＡPIX×（Ｍ−１） （２）
上式（２）においてＭは走査線の本数である。上式（２）においてＣＰＡPIX×Ｍではなく、ＣＰＡPIX×（Ｍ−１）となっているのは、走査線により選択されている画素に関しては、寄生容量ＣＰＡPIXの影響がないからである。
【０１１６】
例えば上式（１）、（２）において、ＣＬ＋ＣＳ＝０．１ｐｆ（ピコ・ファラッド）、ＣＤＳ＝０．０５ｐｆ、走査線数Ｍ＝２２８とすると、１画素当たりの寄生容量ＣＰＡPIXは約０．３３ｐｆとなり、１データ線当たりの寄生容量ＣＰＡは約７．６ｐｆになる。
【０１１７】
このようにＶＣＯＭとデータ線の間には無視できないほどの寄生容量ＣＰＡがついている。従って図１６に示すように、データ線Ｓが非駆動状態の時にＶＣＯＭの電圧レベルが変化すると、寄生容量ＣＰＡによる容量結合により、データ線Ｓの電圧レベルも変化する。
【０１１８】
例えば図１６に示すように、ＶＣＯＭの電圧レベルがＶＣ１からＶＣ２或いはＶＣ２からＶＣ１に変化すると、データ線Ｓの電圧レベルもＶＳ１からＶＳ２或いはＶＳ２からＶＳ１に変化する。この場合、データ線Ｓに他の寄生容量がついていないような理想的な場合には、ＶＳ２−ＶＳ１＝ＶＣ２−ＶＣ１になる。しかしながら、実際には、データ線Ｓと基板との間やデータ線Ｓと大気との間などにも寄生容量が存在するため、ＶＳ２−ＶＳ１＜ＶＣ２−ＶＣ１になる。
【０１１９】
本実施形態では、このような寄生容量ＣＰＡによるデータ線Ｓの電圧レベルの変化を積極利用して、液晶装置の低消費電力化を実現している。
【０１２０】
例えば図１７のタイミング波形図のＢ１では、対向電極ＶＣＯＭの電圧レベルがＶＳＳ（第２の電源）側のＶＣ１からＶＤＤ（第１の電源）側のＶＣ２に変化している。この場合に本実施形態では、この電圧レベルの切り替わりのタイミングで、Ｂ２に示すようにデータ線Ｓ（演算増幅回路の出力）をハイインピーダンス状態に設定している（図１０〜図１１（Ｂ）参照）。
【０１２１】
このようにデータ線Ｓをハイインピーダンス状態に設定すると、データ線Ｓは非駆動状態になる。従って、ＶＣＯＭとデータ線Ｓとの間の寄生容量ＣＰＡ（図１４〜図１６参照）により、図１７のＢ３に示すようにデータ線Ｓの電圧レベルがＶＤＤ側（高電位側）に変化する。
【０１２２】
そして本実施形態では図１７のＢ４に示すように、ＶＣＯＭがＶＣ２になる期間Ｔ２においては、Ｎ型の演算増幅器ＯＰ２によりデータ線Ｓを駆動している（図７（Ａ）〜図９参照）。従って、図１７のＢ３に示すようにＶＤＤ側に変化したデータ線の電圧レベルが、Ｂ５に示すように演算増幅器ＯＰ２の駆動によりＶＳＳ側（低電位側）に変化して、階調レベル（図５参照）に対応したＢ６に示す電圧レベルに設定されることになる。
【０１２３】
この場合に、ＯＰ２は、図９に示すようにＮ型の駆動トランジスタＮＴ２３を有するＮ型の演算増幅器である。従って、このＶＳＳ側に設けられた駆動トランジスタＮＴ２３の駆動能力を利用して、図１７のＢ５に示すようにデータ線Ｓの電圧レベルをＶＳＳ側（低電位側）に容易に変化させることができる。逆に言えば、データ線Ｓの電圧レベルをＶＤＤ側（高電位側）に変化させる必要がないため、図９の電流源ＩＳ２２に流れる電流を少なくできる（或いは無くすことができる）。従って、演算増幅回路の低消費電力化を図れ、液晶装置の低消費電力化も図れるようになる。
【０１２４】
一方、図１７のＢ１１では、ＶＣＯＭの電圧レベルがＶＤＤ側のＶＣ２からＶＳＳ側のＶＣ１に変化している。この場合に本実施形態では、この電圧レベルの切り替わりのタイミングで、Ｂ１２に示すようにデータ線Ｓをハイインピーダンス状態に設定している。
【０１２５】
このようにデータ線Ｓをハイインピーダンス状態に設定すると、データ線Ｓは非駆動状態になる。従って、ＶＣＯＭとデータ線Ｓとの間の寄生容量ＣＰＡにより、図１７のＢ１３に示すように、データ線Ｓの電圧レベルがＶＳＳ側に変化する。
【０１２６】
そして本実施形態では図１７のＢ１４に示すように、ＶＣＯＭがＶＣ１になる期間Ｔ１においては、Ｐ型の演算増幅器ＯＰ１によりデータ線Ｓを駆動している。従って、図１７のＢ１３に示すようにＶＳＳ側に変化したデータ線の電圧レベルが、Ｂ１５に示すように演算増幅器ＯＰ１の駆動によりＶＤＤ側に変化して、階調レベルに対応したＢ１６に示す電圧レベルに設定されることになる。
【０１２７】
この場合に、ＯＰ１は、図８に示すようにＰ型の駆動トランジスタＰＴ１３を有するＰ型の演算増幅器である。従って、このＶＤＤ側に設けられた駆動トランジスタＰＴ１３の駆動能力を利用して、図１７のＢ１５に示すようにデータ線Ｓの電圧レベルをＶＤＤ側に容易に変化させることができる。逆に言えば、データ線Ｓの電圧レベルをＶＳＳ側に変化させる必要がないため、図８の電流源ＩＳ１２に流れる電流を少なくできる（或いは無くすことができる）。従って、演算増幅回路の低消費電力化を図れ、液晶装置の低消費電力化も図れるようになる。
【０１２８】
例えば、ＶＣＯＭの電圧レベルの切り替え時にデータ線Ｓをハイインピーダンス状態に設定しない手法では、演算増幅回路によりデータ線Ｓは常に駆動状態になる。従って、ＶＣＯＭの電圧レベルが変化しても、寄生容量ＣＰＡによる容量結合では、データ線Ｓの電圧レベルは図１７のＢ３やＢ１３に示すようには変化しない。従って、図５のＡ１〜Ａ４で説明したように、データ線Ｓの電圧レベルを変化させる方向が、階調レベルに依存してしまい、１つの方向に特定できない。このため、データ線Ｓの電圧レベルをＶＤＤ側にもＶＳＳ側にも同じ駆動力で変化させることができる図６のＡＢ級の演算増幅回路を使用せざるを得なかった。そして、このＡＢ級の演算増幅回路は消費電力が大きいため、液晶装置の低消費電力化を実現できなかった。
【０１２９】
これに対して本実施形態では、ＶＣＯＭとデータ線Ｓの間の寄生容量ＣＰＡを積極的に利用することで、図１７のＢ３やＢ１３に示すようにデータ線Ｓの電圧レベルをデータ線Ｓの駆動の前にＶＤＤ側やＶＳＳ側に変化させることに成功している。
【０１３０】
そして、図１７のＢ３に示すようにデータ線Ｓの電圧レベルがその駆動の前にＶＤＤ側に変化した場合には、その後にデータ線Ｓの電圧レベルを変化させる方向は、階調レベルに依存せずＶＳＳ側になる。従って、データ線Ｓを駆動する演算増幅器として、ＶＤＤ側の駆動力は弱いがＶＳＳ側の駆動力が強いＮ型の演算増幅器ＯＰ２を使用できるようになる。
【０１３１】
一方、図１７のＢ１３に示すようにデータ線Ｓの電圧レベルがその駆動の前にＶＳＳ側に変化した場合には、その後にデータ線Ｓの電圧レベルを変化させる方向は、階調レベルに依存せずＶＤＤ側になる。従って、データ線Ｓを駆動する演算増幅器として、ＶＳＳ側の駆動力は弱いがＶＤＤ側の駆動力が強いＰ型の演算増幅器ＯＰ１を使用できるようになる。
【０１３２】
そしてこれらのＰ型、Ｎ型の演算増幅器ＯＰ１、ＯＰ２は共に消費電力が小さい。従って本実施形態によれば、図６のＡＢ級の演算増幅回路を使用する手法に比べて格段に低消費電力化を図れる。
【０１３３】
なお、図１７のＢ３、Ｂ１３でのデータ線Ｓの電圧レベルの変化幅は、ＣＰＡ以外の他の寄生容量（例えば大気との間の寄生容量）が大きいと、小さくなってしまう。そして、データ線Ｓの電圧レベルの変化幅が小さいと、階調レベルによっては、図１７のＢ５においてデータ線Ｓの電圧レベルを逆のＶＤＤ側に変化させたり、Ｂ１５において逆のＶＳＳ側に変化させなければならない事態も生じる。
【０１３４】
しかしながら、このような事態が生じた場合でも、Ｂ３での電圧レベルの変化は、Ｎ型の演算増幅器ＯＰ２の駆動の助けになる。即ち、演算増幅器ＯＰ２の電流源ＩＳ２２（図９参照）がデータ線Ｓの電圧レベルをＶＤＤ側に変化させる時間を短縮できる。同様に、Ｂ１３での電圧レベルの変化も、Ｐ型の演算増幅器ＯＰ１の駆動の助けになる。即ち、演算増幅器ＯＰ１の電流源ＩＳ１２（図８参照）がデータ線Ｓの電圧レベルをＶＳＳ側に変化させる時間を短縮できる。
【０１３５】
なお、図１７では演算増幅回路の出力をハイインピーダンス状態に設定することで、Ｂ３、Ｂ１３に示すようにデータ線Ｓの電圧レベルを変化させているが、例えば電圧レベルを変化させるための付加的なトランジスタ（例えばプリチャージ用トランジスタ）を用いた他の手法により、ＶＣＯＭの切り替え時にデータ線Ｓの電圧レベルを変化させてもよい。
【０１３６】
但し、図１７のように演算増幅回路の出力をハイインピーダンス状態に設定する手法によれば、ＶＣＯＭによる表示パネルの充放電を有効利用して、データ線Ｓの電圧レベルをＢ３、Ｂ１３に示すように変化させることができる。従って、付加的なトランジスタを用いる上記手法に比べて、より低消費電力化を図れる。
【０１３７】
４．演算増幅回路の詳細例
図１８に、演算増幅回路の詳細な構成例を示す。
【０１３８】
図１８の演算増幅回路が図７（Ａ）〜図１１（Ｂ）で説明した演算増幅回路と異なるのは、演算増幅器ＯＰ１がＮ型トランジスタＮＴ１４、ＮＴ１６、Ｐ型トランジスタＰＴ１４を含み、演算増幅器ＯＰ２がＰ型トランジスタＰＴ２４、ＰＴ２６、Ｎ型トランジスタＮＴ２４を含む点である。
【０１３９】
なお図１８において、基準電圧（バイアス電圧）ＶＢ１がゲート電極に接続されたＮ型トランジスタＮＴ１３、ＮＴ１５、基準電圧ＶＢ２がゲート電極に接続されたＰ型トランジスタＰＴ２３、ＰＴ２５は、各々、図８、図９の電流源ＩＳ１１、ＩＳ１２、ＩＳ２１、ＩＳ２２に相当するものである。また、ＲＰは、演算増幅回路の出力の静電気保護のための抵抗である。
【０１４０】
４．１ 電流源のオン・オフ制御
本実施形態では、図１８のトランジスタＮＴ１４、ＮＴ１６、ＰＴ２４、ＰＴ２６を用いて、演算増幅器ＯＰ１、ＯＰ２の電流源ＩＳ１１（ＮＴ１３）、ＩＳ１２（ＮＴ１５）、ＩＳ２１（ＰＴ２３）、ＩＳ２２（ＰＴ２５）のオン・オフ制御を行い、演算増幅器の動作のオン・オフ制御を実現している。
【０１４１】
ここで、Ｎ型トランジスタＮＴ１４、ＮＴ１６のゲート電極には信号ＯＦＦ１Ｄ、ＯＦＦ１Ｑが接続され、Ｐ型トランジスタＰＴ２４、ＰＴ２６のゲート電極には信号ＸＯＦＦ２Ｄ、ＸＯＦＦ２Ｑが接続されている。そして、これらのＯＦＦ１Ｄ、ＯＦＦ１Ｑ、ＸＯＦＦ２Ｄ、ＸＯＦＦ２Ｑは、例えば図１９（Ａ）のタイミング波形図に示されるように信号制御される。なお、ＸＯＦＦ２Ｄ、ＸＯＦＦ２Ｑの’Ｘ’は、負論理という意味である。
【０１４２】
例えば、対向電極ＶＣＯＭがＶＣ１になる期間Ｔ１（第１の期間）では、ＯＦＦ１Ｄ、ＯＦＦ１ＱがＨレベル（アクティブ）になり、図１８のＮ型トランジスタＮＴ１４、ＮＴ１６がオンになる。これにより、演算増幅器ＯＰ１の電流源ＩＳ１１（ＮＴ１３）、ＩＳ１２（ＮＴ１５）に流れる電流がオンになり、演算増幅器ＯＰ１が動作状態になる。
【０１４３】
また、この期間Ｔ１においては、ＸＯＦＦ２Ｄ、ＸＯＦＦ２ＱがＨレベル（非アクティブ）になり、Ｐ型トランジスタＰＴ２４、ＰＴ２６がオフになる。これにより、演算増幅器ＯＰ２の電流源ＩＳ２１（ＰＴ２３）、ＩＳ２２（ＰＴ２５）に流れる電流がオフになり、演算増幅器ＯＰ２が非動作状態になる。
【０１４４】
このように、期間Ｔ１においては、演算増幅器ＯＰ１を動作状態に設定する一方で、演算増幅器ＯＰ２を非動作状態に設定することで、低消費電力化を図れる。即ち、ＯＰ１、ＯＰ２が共に動作状態になる場合に比べて、消費電力を半分に抑えることができる。そして、期間Ｔ１では、選択回路７０により演算増幅器ＯＰ１の出力だけが選択されており、データ線ＳはこのＯＰ１により駆動される。従って、この期間Ｔ１において演算増幅器ＯＰ２が非動作状態になっても、データ線Ｓの駆動に支障はない。
【０１４５】
対向電極ＶＣＯＭがＶＣ２になる期間Ｔ２（第２の期間）では、ＯＦＦ１Ｄ、ＯＦＦ１ＱがＬレベル（非アクティブ）になり、図１８のＮ型トランジスタＮＴ１４、ＮＴ１６がオフになる。これにより、演算増幅器ＯＰ１の電流源ＩＳ１１、ＩＳ１２に流れる電流がオフになり、演算増幅器ＯＰ１が非動作状態になる。
【０１４６】
また、この期間Ｔ２においては、ＸＯＦＦ２Ｄ、ＸＯＦＦ２ＱがＬレベル（アクティブ）になり、Ｐ型トランジスタＰＴ２４、ＰＴ２６がオンになる。これにより、演算増幅器ＯＰ２の電流源ＩＳ２１、ＩＳ２２に流れる電流がオンになり、演算増幅器ＯＰ２が動作状態になる。
【０１４７】
このように、期間Ｔ２においては、演算増幅器ＯＰ２を動作状態に設定する一方で、演算増幅器ＯＰ１を非動作状態に設定することで、低消費電力化を図れる。即ち、ＯＰ１、ＯＰ２が共に動作状態になる場合に比べて、消費電力を半分に抑えることができる。そして、期間Ｔ２では、選択回路７０により演算増幅器ＯＰ２の出力だけが選択されており、データ線ＳはこのＯＰ２により駆動される。従って、この期間Ｔ２において演算増幅器ＯＰ１が非動作状態になっても、データ線Ｓの駆動に支障はない。
【０１４８】
このように本実施形態では、信号ＯＦＦ１Ｄ、ＯＦＦ１Ｑ、ＸＯＦＦ２Ｄ、ＸＯＦＦ２Ｑにより制御されるトランジスタＮＴ１４、ＮＴ１６、ＰＴ２４、ＰＴ２６を設けることで、使用してない方の演算増幅器の電流源をオフにし、演算増幅回路の低消費電力化に成功している。
【０１４９】
なお、図１９（Ｂ）に示すタイミング波形図のように、ＯＦＦ１Ｄ、ＯＦＦ１Ｑ、ＸＯＦＦ２Ｄ、ＸＯＦＦ２Ｑを信号制御してもよい。
【０１５０】
即ち図１９（Ｂ）では、期間Ｔ１、Ｔ２の切り替えに応じてＯＦＦ１Ｄ、ＸＯＦＦ２Ｄは変化するが、ＯＦＦ１Ｑ、ＸＯＦＦ２Ｑは変化しない。そしてＯＦＦ１ＱはＨレベルに固定される一方で、ＸＯＦＦ２ＱはＬレベルに固定される。
【０１５１】
そして、ＯＦＦ１Ｄ、ＸＯＦＦ２Ｄを変化させることで、図１８の演算増幅器ＯＰ１、ＯＰ２の差動部が含む電流源ＩＳ１１、ＩＳ２１がオン・オフ制御されるようになる。
【０１５２】
一方、ＯＦＦ１Ｑ、ＸＯＦＦ２ＱをＨレベル、Ｌレベルに固定することで、演算増幅器ＯＰ１、ＯＰ２の出力部が含む電流源ＩＳ１２、ＩＳ２２は常にオン状態になる。
【０１５３】
例えば、演算増幅器の差動部の電流源ＩＳ１１、ＩＳ２１に流れる電流が大きいと、演算増幅器の応答速度や周波数特性を向上できるため、これらの電流は大きいのが一般的である。従って、電流源ＩＳ１１、ＩＳ２１に流れる電流をオン・オフ制御することで、より効果的な低消費電力化を実現できる。
【０１５４】
一方、図１７のＢ５、Ｂ１５で説明したように、本実施形態では、演算増幅器の出力部の電流源ＩＳ１２、ＩＳ２２については、それほど電流供給能力（駆動能力）が要求されない。従って、これらの電流源ＩＳ１２、ＩＳ２２に流れる電流については、オン・オフ制御せずに、常にオンにするようにしても、信号ＳＥＬ１、ＳＥＬ２によりＰＴ１４、ＮＴ２４を介してＰＴ１３、ＮＴ２３がオフするので、それほど消費電力は増えない。そして、電流源ＩＳ１２、ＩＳ２２に常に電流を流すようにすれば、演算増幅器ＯＰ１、ＯＰ２の出力Ｑ１、Ｑ２の電圧レベルを安定化でき、駆動トランジスタＰＴ１３、ＮＴ２３のオフ時に出力Ｑ１、Ｑ２の電圧レベルをＬレベル（ＶＳＳ）、Ｈレベル（ＶＤＤ）に設定できるようになる。これにより、後述するように、出力Ｑ１、Ｑ２の電圧レベルが不定になることで生じる不具合を効果的に防止できる。
【０１５５】
なお、図１９（Ａ）、（Ｂ）では、電流源ＩＳ１１、ＩＳ１２、ＩＳ２１、ＩＳ２２に流れる電流をオフにする制御を行っているが、これらの電流を完全にはオフにせずに、電流が少なくなるように制限するようにしてもよい。
【０１５６】
４．２ 駆動トランジスタのオン・オフ制御
本実施形態では、図１８のトランジスタＰＴ１４、ＮＴ２４を用いて、演算増幅器ＯＰ１、ＯＰ２の駆動トランジスタＰＴ１３、ＮＴ２３のオン・オフ制御を行い、ＯＰ１、ＯＰ２の出力Ｑ１、Ｑ２が不定状態になるのを防止している。
【０１５７】
ここで、Ｐ型トランジスタＰＴ１４のゲート電極には信号ＳＥＬ１が接続される。このＳＥＬ１は、トランスファー・ゲートＴＧ１のオン・オフ制御にも使用され、演算増幅器ＯＰ１の選択・非選択を指示する信号である（図１１（Ａ）、（Ｂ）参照）。
【０１５８】
また、Ｎ型トランジスタＮＴ２４のゲート電極には信号ＳＥＬ２の反転信号が接続される。このＳＥＬ２は、トランスファー・ゲートＴＧ２のオン・オフ制御にも使用され、演算増幅器ＯＰ２の選択・非選択を指示する信号である。
【０１５９】
これらのＳＥＬ１、ＳＥＬ２は、例えば図２０のタイミング波形図に示されるように信号制御される。
【０１６０】
例えば、対向電極ＶＣＯＭがＶＣ１になる期間Ｔ１では、ＳＥＬ１がＨレベル（アクティブ）になり、図１８のトランスファー・ゲートＴＧ１がオンになる。従って、演算増幅器ＯＰ１が選択されて、その出力Ｑ１がデータ線Ｓに接続されることになる。
【０１６１】
一方、この期間Ｔ１においては、ＳＥＬ２がＬレベル（非アクティブ）になり、このＳＥＬ２の反転信号が入力されるＮ型トランジスタＮＴ２４がオンになる。これにより、駆動トランジスタＮＴ２３のゲート電極に接続されるＸＤＱ２がＬレベルになり、ＮＴ２３がオフになる。従って、演算増幅器ＯＰ２の出力Ｑ２の電圧レベルは、電流源ＩＳ２２によりＶＤＤ側に引っ張られ、Ｈレベルに設定される。即ち、演算増幅器ＯＰ２が非動作状態になる期間Ｔ１において、ＯＰ２の出力Ｑ２の電圧レベルが不定になる事態を防止できる。
【０１６２】
また、対向電極ＶＣＯＭがＶＣ２になる期間Ｔ２では、ＳＥＬ２がＨレベル（アクティブ）になり、図１８のトランスファー・ゲートＴＧ２がオンになる。従って、演算増幅器ＯＰ２が選択されて、その出力Ｑ２がデータ線Ｓに接続されることになる。
【０１６３】
一方、この期間Ｔ２においては、ＳＥＬ１がＬレベル（非アクティブ）になり、このＳＥＬ１が入力されるＰ型トランジスタＰＴ１４がオンになる。これにより、駆動トランジスタＰＴ１３のゲート電極に接続されるＸＤＱ１がＨレベルになり、ＰＴ１３がオフになる。従って、演算増幅器ＯＰ１の出力Ｑ１の電圧レベルは、電流源ＩＳ１２によりＶＳＳ側に引っ張られ、Ｌレベルに設定される。即ち、演算増幅器ＯＰ１が非動作状態になる期間Ｔ２において、ＯＰ１の出力Ｑ１の電圧レベルが不定になる事態を防止できる。
【０１６４】
以上のように本実施形態では、演算増幅器ＯＰ２が選択されて、ＯＰ２がデータ線Ｓを駆動する前の期間においては、図２０のＥ１に示すように、ＯＰ２が含む駆動トランジスタＮＴ２３のゲート電極がＬレベルになり、ＮＴ２３がオフになる。この時に電流源ＩＳ２２は常時オンになっているため、演算増幅器ＯＰ２の出力Ｑ２の電圧レベルはＶＤＤ側に変化して、Ｈレベルになる。
【０１６５】
従って、その後に、図２０のＥ２に示すように演算増幅器ＯＰ２の選択のためにトランスファー・ゲートＴＧ２がオンになった場合にも、電荷再分配の悪影響を最小限に抑えることができる。
【０１６６】
即ち本実施形態では、演算増幅器ＯＰ２によるデータ線駆動の前に、図２０のＥ３に示すようにデータ線Ｓ（演算増幅回路の出力）がハイインピーダンス状態に設定される。そして、この状態でＶＣＯＭをＶＣ１からＶＣ２に変化させることで、図１７のＢ３で説明したようにデータ線Ｓの電圧レベルが上昇する。
【０１６７】
ところが、その後に図１８のトランスファー・ゲートＴＧ２がオンになった時に、演算増幅器ＯＰ２の出力Ｑ２がＬレベルになっていると、せっかく図１７のＢ３に示すように上昇したデータ線Ｓの電圧レベルが、電荷の再分配により低下してしまう。これにより、その後の演算増幅器ＯＰ２によるデータ線駆動が妨げられる事態が生じる。
【０１６８】
本実施形態によれば、演算増幅器ＯＰ２によるデータ線駆動の前の期間において、図２０のＥ１に示すようにＯＰ２の駆動トランジスタＮＴ２３がオフになり、ＯＰ２の出力Ｑ２がＨレベルになるため、電荷再分配による悪影響を最小限に抑えることができ、上記のような事態を防止できる。
【０１６９】
同様に本実施形態では、演算増幅器ＯＰ１が選択されて、ＯＰ１がデータ線Ｓを駆動する前の期間においては、図２０のＥ１１に示すように、ＯＰ１が含む駆動トランジスタＰＴ１３のゲート電極がＨレベルになり、ＰＴ１３がオフになる。この時に電流源ＩＳ１２は常時オンになっているため、演算増幅器ＯＰ１の出力Ｑ１の電圧レベルはＶＳＳ側に変化して、Ｌレベルになる。
【０１７０】
従って、その後に、図２０のＥ１２に示すように演算増幅器ＯＰ１の選択のためにトランスファー・ゲートＴＧ１がオンになった場合にも、電荷再分配の悪影響を最小限に抑えることができる。
【０１７１】
即ち本実施形態では、演算増幅器ＯＰ１によるデータ線Ｓの駆動の前に、図２０のＥ１３に示すようにデータ線Ｓがハイインピーダンス状態に設定される。そして、この状態でＶＣＯＭをＶＣ２からＶＣ１に変化させることで、図１７のＢ１３で説明したようにデータ線Ｓの電圧レベルが低下する。
【０１７２】
ところが、その後に図１８のトランスファー・ゲートＴＧ１がオンになった時に、演算増幅器ＯＰ１の出力Ｑ１がＨレベルになっていると、せっかく図１７のＢ１３に示すように低下したデータ線Ｓの電圧レベルが、電荷の再分配により上昇してしまう。これにより、その後の演算増幅器ＯＰ１によるデータ線駆動が妨げられる事態が生じる。
【０１７３】
本実施形態によれば、演算増幅器ＯＰ１によるデータ線駆動の前の期間において、図２０のＥ１１に示すようにＯＰ１の駆動トランジスタＰＴ１３がオフになり、ＯＰ１の出力Ｑ１がＬレベルになるため、電荷再分配による悪影響を最小限に抑えることができ、上記のような事態を防止できる。
【０１７４】
５．クランプ回路
さて、本実施形態では液晶装置の更なる低消費電力化を図るため、図２１（Ａ）に示すように、演算増幅回路の出力Ｑのハイインピーダンス制御を行うと共に、この出力Ｑにクランプ回路８０を設けている。このクランプ回路８０により、演算増幅回路の出力Ｑ（データ線Ｓ）は、演算増幅回路の電源ＶＤＤ、ＶＳＳ間の電圧範囲と同一又は広い範囲の電圧範囲にクランプされるようになる。これにより、余剰電荷を電源ＶＤＤ又はＶＳＳ側に戻すことができ、液晶装置の低消費電力化を図れる。
【０１７５】
図２１（Ａ）に示すように、このクランプ回路８０は、ＶＳＳ（第２の電源）とデータ線Ｓの間に設けられたダイオードＤＩ１（クランプ素子）と、データ線ＳとＶＤＤ（第１の電源）と間に設けられたダイオードＤＩ２を含む。ここで、ＤＩ１は、ＶＳＳからデータ線Ｓへと向かう方向を順方向とするダイオードであり、ＤＩ２は、データ線ＳからＶＤＤへと向かう方向を順方向とするダイオードである。
【０１７６】
図２１（Ｂ）にＶＳＳ側に設けられるダイオードＤＩ１の素子構造の例を示す。図２１（Ｂ）に示すように、このダイオードＤＩ１は、アクティブ領域ｐ+を介してＶＳＳに接続されるｐウェル領域ｐ-を正極側電極とし、アクティブ領域ｎ+を負極側電極としている。
【０１７７】
図２１（Ｃ）にＶＤＤ側に設けられるダイオードＤＩ２の素子構造の例を示す。図２１（Ｃ）に示すように、このダイオードＤＩ２は、アクティブ領域ｐ+を正極側電極とし、アクティブ領域ｎ+を介してＶＤＤに接続されるｎウェル領域ｎ-を負極側電極としている。
【０１７８】
これらのダイオードＤＩ１、ＤＩ２は、演算増幅回路の保護回路としても使用されるものである。より具体的には、これらのダイオードＤＩ１、ＤＩ２は、演算増幅回路（駆動回路）が形成される半導体デバイス（半導体チップ）のＩ／Ｏ回路（Ｉ／Ｏパッド）に含ませることができる。
【０１７９】
なお、ダイオードをＶＤＤ側、ＶＳＳ側の両方には設けず、一方側にのみ設けてもよい。また、演算増幅回路の出力トランジスタ（例えば図１８のＴＧ１、ＴＧ２）を、ダイオードＤＩ１、ＤＩ２（クランプ回路）として用いるようにしてもよい。
【０１８０】
次に、図２１（Ａ）のようなクランプ回路８０を設けることによる低消費電力化手法の原理について説明する。なお、以下では説明を簡素化するため、ＶＳＳ、ＶＤＤが０Ｖ、５Ｖであり、ＶＣＯＭのＶＣ１、ＶＣ２も０Ｖ、５Ｖであると仮定して説明を行う。
【０１８１】
例えば図２２（Ａ）のＦ１に示すようにＶＣＯＭが０Ｖの時のデータ線Ｓの書き込み電圧ＶＳ（階調電圧）が３Ｖであったとする。そして、この状態で、図２２（Ａ）のＦ１、Ｆ２に示すように、ＶＣＯＭが０Ｖ（ＶＣ１）から５Ｖ（ＶＣ２）に変化したとする。この時、本実施形態では、演算増幅回路の出力がハイインピーダンス状態に設定されているため（図１０〜図１１（Ｂ）参照）、ＶＣＯＭとデータ線Ｓの間の寄生容量ＣＰＡにより（図１６参照）、データ線Ｓは３Ｖ（ＶＳ）からＶＳ＋ＶＣ２＝８Ｖに変化しようとする。
【０１８２】
ところが本実施形態では、図２１（Ａ）に示すように演算増幅回路の出力にクランプ回路８０が設けられている。従って、データ線Ｓが８Ｖに変化しようとしても、この８Ｖの電圧はクランプ回路８０によりクランプされて、ＶＤＤ＋０．６Ｖ＝５．６Ｖになる。ここで０．６ＶはダイオードのＰＮ接合の順方向電圧である。
【０１８３】
そして、このように８Ｖの電圧がクランプされて５．６Ｖになると、ＥＱ１＝（８Ｖ−５．６Ｖ）×ＣＰＡの電荷が電源ＶＤＤ側に戻され、駆動回路が含む演算増幅回路などの動作に再利用される。即ち、表示パネルのＶＣＯＭを変化させるのに使用されたエネルギーが捨てられずに電源に戻され、再利用されるようになるため、低消費電力化を図れる。
【０１８４】
そして、データ線Ｓ（演算増幅回路の出力Ｑ）の電圧レベルが、８Ｖから５．６Ｖに低下したとしても、階調電圧（０〜５Ｖ）よりは十分に高い。従って、図１７のＢ３、Ｂ５、Ｂ１３、Ｂ１５で説明した本実施形態のデータ線駆動手法の妨げにもならない。
【０１８５】
次に、図２２（Ａ）のＦ３に示すようにＶＣＯＭが５Ｖの状態で、２Ｖの書き込み電圧ＶＳ（階調電圧）がデータ線Ｓの書き込まれたとする。そして、図２２（Ａ）のＦ３、Ｆ４に示すように、ＶＣＯＭが５Ｖ（ＶＣ２）から０Ｖ（ＶＣ１）に変化したとする。この時、本実施形態では、演算増幅回路の出力がハイインピーダンス状態に設定されているため、ＶＣＯＭとデータ線Ｓの間の寄生容量ＣＰＡにより、データ線Ｓは２Ｖから−３Ｖに変化しようとする。
【０１８６】
ところが本実施形態では、図２１（Ａ）に示すように演算増幅回路の出力にクランプ回路８０が設けられている。従って、データ線Ｓが−３Ｖに変化しようとしても、この−３Ｖの電圧はクランプ回路８０によりクランプされて、ＶＳＳ−０．６Ｖ＝−０．６Ｖになる。
【０１８７】
そして、このように−３Ｖの電圧がクランプされて−０．６Ｖになると、ＥＱ２＝｛−０．６−（−３Ｖ）｝×ＣＰＡの電荷が電源ＶＳＳ側に戻され、再利用されるため、低消費電力化を図れるようになる。
【０１８８】
以上のように本実施形態では、寄生容量ＣＰＡによりデータ線Ｓの電圧レベルが変化するように、ＶＣＯＭの切り替え時に演算増幅回路の出力をハイインピーダンス状態に設定している。そして図２２（Ｂ）に示すように、演算増幅回路の電源ＶＤＤ、ＶＳＳ間の電圧範囲（５Ｖ〜０Ｖ）と同一又は広い範囲の電圧範囲（５．６Ｖ〜−０．６Ｖ）に、演算増幅回路の出力をクランプしている。従って、このクランプにより余剰となった電荷ＥＱ１＝２．４Ｖ×ＣＰＡ、ＥＱ２＝２．４Ｖ×ＣＰＡが電源ＶＤＤ、ＶＳＳに戻され、液晶装置の低消費電力化を図れる。
【０１８９】
さて、クランプ時に電荷を戻りやすくするためには、演算増幅回路の電源とクランプ回路の電源を異ならせることが望ましい。
【０１９０】
より具体的には、図２２（Ｃ）のＦ５に示すように、演算増幅回路の電源をＶＤＤ、ＶＳＳ（第１、第２の電源）とし、クランプ回路の電源をＶＤＤ’、ＶＳＳ’（第３、第４の電源）とした場合に、ＶＤＤ−ＶＳＳ＞ＶＤＤ’−ＶＳＳ’になるようにする。即ち、クランプ回路の電源ＶＤＤ’、ＶＳＳ’の電圧範囲を、演算増幅回路の電源ＶＤＤ、ＶＳＳの電圧範囲よりも狭くする。例えばＶＤＤ、ＶＳＳの電圧範囲が５Ｖ〜０Ｖの場合には、ＶＤＤ’、ＶＳＳ’の電圧範囲を４．４Ｖ〜０．６Ｖにする。
【０１９１】
このようにすれば図２２（Ｃ）のＦ６に示すように、図２２（Ｂ）に比べて、より多くの電荷を電源側に戻せるようになる。例えば図２２（Ｂ）ではＥＱ１＝ＥＱ２＝２．４Ｖ×ＣＰＡの電荷が戻るのに対して、図２２（Ｃ）では、ＥＱ１＝ＥＱ２＝３．０Ｖ×ＣＰＡの電荷が電源側に戻る。従って、より多くの電荷が電源側に戻されるようになり、液晶装置の更なる低消費電力化を実現できる。
【０１９２】
なお、クランプ回路の電源ＶＤＤ’、ＶＳＳ’は、図１の電源回路４２の電圧生成機能（階調電圧の生成機能）を利用して生成できる。
【０１９３】
また、ダイオードの順方向電圧をＶＢＤとした場合に、ＶＤＤ’≧ＶＤＤ−ＶＢＤ、ＶＳＳ’≦ＶＳＳ＋ＶＢＤの関係が成り立つことが望ましい。例えば、ＶＤＤが５Ｖ、ＶＳＳが０Ｖの場合には、ＶＤＤ’＞４．４Ｖ、ＶＳＳ’＜０．６Ｖにする。
【０１９４】
このようにすれば、演算増幅回路によるデータ線駆動の際に、演算増幅回路の駆動電流がクランプ回路の電源ＶＤＤ’やＶＳＳ’に流れ込んでしまう事態を防止できる。これにより、演算増幅回路の適正なデータ線駆動を実現できる。
【０１９５】
なお、ＶＣＯＭの切り替え時に演算増幅回路の出力をハイインピーダンス状態に設定すると共に演算増幅回路の出力にクランプ回路を設ける低消費電力化手法は、図６に示すようなＡＢ級の演算増幅回路にも有効である。即ち、このようなＡＢ級の演算増幅回路においても、余剰電荷を電源側に戻すことで、その戻した電荷の分だけ消費電力を節約できる。
【０１９６】
６．仮想走査期間
さて、図４で説明した走査（ゲート）ライン反転駆動では、図２３に示すように、液晶素子の印加電圧の極性を、走査期間（走査線）毎に極性反転すると共に、フレーム毎に極性反転する。このようにすることで、液晶素子に直流電圧が長時間印加される事態が防止され、液晶素子の劣化を防止できる。
【０１９７】
そして、このような走査ライン反転駆動において、走査線の本数Ｍが偶数（例えば２２８本）である場合には、図２３のＪ１及びＪ２、Ｊ３及びＪ４に示すように、最終の第Ｍの走査期間での印加電圧極性と、次のフレームの最初の第１の走査期間での印加電圧極性とが等しくなってしまう。例えば図２３のＪ１、Ｊ２ではこれらの極性が共に負極性となり、Ｊ３、Ｊ４では共に正極性になる。
【０１９８】
従って、走査線の本数Ｍが偶数である表示パネルを、図１７に示すような本実施形態の駆動方法で駆動すると、次のような問題が生じることが判明した。
【０１９９】
例えば図２４の第Ｍ−１の走査期間（第Ｍ−１の走査線が選択される期間）は、ＶＣＯＭがＶＣ１になっており、ＶＣ１は階調電圧よりも低いため、液晶素子の印加電圧が正極性の期間Ｔ１になる。また、最終の第Ｍの走査期間（第Ｍの走査線が選択される期間）は、ＶＣＯＭがＶＣ２になっており、ＶＣ２は階調電圧よりも高いため、液晶素子の印加電圧が負極性の期間Ｔ２になる。また、次のフレームの最初の第１の走査期間（第１の走査線が選択される期間）は、ＶＣＯＭがＶＣ１になっているため、液晶素子の印加電圧が負極性の期間Ｔ２になる。
【０２００】
即ち図２４では、第Ｍの走査期間と次のフレームの第１の走査期間は、共に負極性の期間Ｔ２になっており、第Ｍの走査期間から次の第１の走査期間に切り替わっても、Ｋ１に示すようにＶＣＯＭはＶＣ２のままであり、極性反転されない。また、第Ｍの走査期間でも第１の走査期間でも、データ線はＮ型の演算増幅器ＯＰ２で駆動されることになる。
【０２０１】
このように図２４のＫ１では、ＶＣＯＭ自体が極性反転されないため、Ｋ２に示すように演算増幅回路の出力がハイインピーダンス状態なっても、データ線Ｓの電圧レベルは変化しないことになる。即ち図１７のＢ１１ではＶＣＯＭが極性反転されることで、Ｂ１３に示すようにデータ線の電圧レベルがＶＳＳ側に変化したが、図２４のＫ１の場合にはデータ線の電圧レベルは変化しない。
【０２０２】
従って、その後の第１の走査期間においては、データ線の電圧レベルを変化させる方向が階調レベルに依存してしまい（図５のＡ１〜Ａ４参照）、１つの方向に特定できない。このため、この第１の走査期間において、図２４のＫ３に示すようにＮ型の演算増幅器ＯＰ２でデータ線を駆動すると、階調レベルに応じた電圧レベルに設定するまでに長時間を要してしまう事態が生じる。即ち、データ線の電圧レベルを変化させる方向がＶＤＤ側であった場合には、電流供給能力が低い図９の電流源ＩＳ２２でデータ線を駆動しなければならないからである。
【０２０３】
そこで本実施形態では、第Ｍの走査期間と第１の走査期間の間に、仮想（ダミー）走査期間を挿入する手法を採用している。
【０２０４】
より具体的には、まず前提として、図２３に示すような走査ライン反転駆動（当該走査期間でのＶＣＯＭの電圧レベルを、前の走査期間とは異なる電圧レベルに設定する反転駆動）により表示パネル（電気光学装置）を駆動する。
【０２０５】
そして図２５のＬ１に示すように、第Ｍ（Ｍは偶数）の走査期間においては、ＶＣＯＭをＶＣ２（広義には、ＶＣ１、ＶＣ２のいずれか一方の電圧レベル）に設定して駆動を行う。
【０２０６】
次に図２５のＬ２に示すように、第Ｍの走査期間の次に仮想（ダミー）走査期間を設け、この仮想走査期間では、ＶＣＯＭをＶＣ１（広義には、前記一方とは異なる他方の電圧レベル）に設定して駆動を行う。即ちＶＣＯＭを極性反転する。
【０２０７】
次に図２５のＬ３に示すように、仮想走査期間の次の第１の走査期間においては、ＶＣＯＭをＶＣ２（広義には、前記一方の電圧レベル）に設定して駆動を行う。
【０２０８】
また、このようなＶＣＯＭの電圧レベルの切り替えに応じて、図２５のＬ４、Ｌ５、Ｌ６に示すように、演算増幅器もＯＰ１（Ｐ型）からＯＰ２（Ｎ型），ＯＰ２からＯＰ１、ＯＰ１からＯＰ２というように順次切り替える。即ち前の走査期間とは異なる演算増幅器を用いて、当該走査期間での駆動を行う。
【０２０９】
更に、ＶＣＯＭの電圧レベルの切り替えの際に、演算増幅回路の出力（データ線）をハイインピーダンス状態に設定する。
【０２１０】
このようにすれば、図２４では、Ｋ１でＶＣＯＭが極性反転しなかったのに対して、図２５では、Ｌ１、Ｌ２、Ｌ３に示すようにＶＣＯＭが常に極性反転するようになる。従って、図１７のＢ３、Ｂ１３に示すように、寄生容量ＣＰＡを積極利用してデータ線の電圧レベルを駆動前に変化させることが可能になる。この結果、図１７のＢ５、Ｂ１５に示すように、階調レベルに依存せずに、電圧レベルの変化方向が１つの方向に特定されるようになり、消費電力の少ないＡ級の演算増幅器ＯＰ１、ＯＰ２を使用できるようになる。この結果、液晶装置の低消費電力化を図れる。
【０２１１】
なお図２５の仮想走査期間においては、その期間の極性に応じた演算増幅器でデータ線を駆動することになる。例えば図２５のＬ２では、正極性の期間Ｔ１であるため、ＶＤＤ側に電圧レベルを変化させる能力が高いＰ型の演算増幅器ＯＰ１でデータ線を駆動する。逆に、仮想走査期間が負極性の期間Ｔ２である場合には、ＶＳＳ側に電圧レベルを変化させる能力が高いＮ型の演算増幅器ＯＰ２でデータ線を駆動することになる。
【０２１２】
また、仮想走査期間においては、図１の走査線駆動回路３０は、走査線Ｇ１〜ＧＭの駆動は行わず、仮想的な走査線を仮想駆動することになる。
【０２１３】
より具体的には、例えば走査線の本数Ｍが２２８本の場合には、図１のコントローラ３０が、図３のイネーブル入出力信号ＥＩＯを、２２８走査期間毎ではなく、２２９走査期間毎にシフトレジスタ３２に入力する。このようにすれれば、第Ｍの走査期間の次の仮想走査期間においては、シフトレジスタ３２内にはＥＩＯが存在しなくなり、実体的な走査線の駆動は行われないようになる。
【０２１４】
なお、図２５のように仮想走査期間を設ける手法は、１フレームが複数の駆動フィールドに分割されているような駆動方法にも適用可能である。
【０２１５】
また図２５の手法は、演算増幅回路の出力に付加的なトランジスタ（例えばプリチャージ用トランジスタ）を設けて、駆動前にデータ線の電圧レベルを変化させる駆動方法にも適用可能である。
【０２１６】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２１７】
例えば本実施形態では、ＴＦＴを用いたアクティブマトリクス型液晶装置に本発明を適用した場合について説明したが、本発明が適用される液晶装置はこれに限定されない。
【０２１８】
また、演算増幅回路の構成も本実施形態で説明した構成に限定されるものではない。
【０２１９】
また、本発明は、液晶装置（ＬＣＤパネル）に限らず、エレクトロルミネッセンス（ＥＬ）装置、有機ＥＬ装置、プラズマディスプレイ装置にも適用可能である。
【０２２０】
また、本発明は、走査ライン反転駆動に限らず、他の反転駆動方式にも適用可能である。
【０２２１】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【図１】液晶装置の構成例を示すブロック図である。
【図２】データ線駆動回路の構成例を示すブロック図である。
【図３】走査線駆動回路の構成例を示すブロック図である。
【図４】液晶装置における種々の反転駆動方式について説明するための図である。
【図５】対向電極、データ線の電圧レベルの変化について示すタイミング波形図である。
【図６】ＡＢ級の演算増幅回路の構成例を示す図である。
【図７】図７（Ａ）、（Ｂ）は、ＶＣＯＭの切り替えに応じて演算増幅器を切り替える手法について説明するための図である。
【図８】Ｐ型の演算増幅器の構成例を示す図である。
【図９】Ｎ型の演算増幅器の構成例を示す図である。
【図１０】ＶＣＯＭの切り替え時に演算増幅回路の出力をハイインピーダンス状態に設定する手法について説明するための図である。
【図１１】図１１（Ａ）、（Ｂ）も、ＶＣＯＭの切り替え時に演算増幅回路の出力をハイインピーダンス状態に設定する手法について説明するための図である。
【図１２】図１２（Ａ）、（Ｂ）は、蓄積容量方式、付加容量方式について説明するための図である。
【図１３】対向電極、データ線、走査線の電圧レベルの変化について示すタイミング波形図である。
【図１４】対向電極とデータ線の間の寄生容量について説明するための図である。
【図１５】対向電極とデータ線の間の寄生容量について説明するための図である。
【図１６】寄生容量によるデータ線の電圧レベルの変化について説明するための図である。
【図１７】本実施形態の駆動方法について説明するためのタイミング波形図である。
【図１８】演算増幅回路の詳細な構成例について示す図である。
【図１９】図１９（Ａ）、（Ｂ）は、演算増幅回路の電流源をオン・オフ制御する手法について説明するためのタイミング波形図である。
【図２０】駆動トランジスタをオン・オフ制御する手法について説明するためのタイミング波形図である。
【図２１】図２１（Ａ）、（Ｂ）、（Ｃ）は、演算増幅回路の出力にクランプ回路を設ける手法について説明するための図である。
【図２２】図２２（Ａ）、（Ｂ）、（Ｃ）は、クランプ回路を設けることによる低消費電力化手法について説明するための図である。
【図２３】走査ライン反転駆動について説明するための図である。
【図２４】仮想走査期間を設けない場合の問題点について説明するためのタイミング波形図である。
【図２５】仮想走査期間を設ける手法について説明するためのタイミング波形図である。
【符号の説明】
Ｇ 走査線（ゲート線）
Ｓ データ線（ソース線）
ＴＦＴ 薄膜トランジスタ（スイッチング素子）
ＰＥ 画素電極
ＣＬ 液晶容量
ＣＳ 補助容量
ＶＣＯＭ 対向電極
ＯＰＣ 演算増幅回路
ＯＰ１ 第１の演算増幅器
ＯＰ２ 第２の演算増幅器
Ｔ１ 第１の期間
Ｔ２ 第２の期間
ＣＰＡ 寄生容量（対向電極、データ線間）
ＶＣ１ 第１の電圧レベル
ＶＣ２ 第２の電圧レベル
ＨＩＺ ハイインピーダンス状態
ＶＤＤ 第１の電源
ＶＳＳ 第２の電源
ＰＴ１３、ＮＴ２３ 駆動トランジスタ
ＩＳ１１、ＩＳ１２、ＩＳ２１、ＩＳ２２ 電流源
１０ 液晶装置（表示装置）
１２ 表示パネル（電気光学装置）
２０ データ線駆動回路（ソースドライバ）
２２ シフトレジスタ
２４ ラインラッチ
２６ ラインラッチ
２８ ＤＡＣ（データ電圧生成回路）
２９ 出力バッファ（演算増幅回路）
３０ 走査線駆動回路（ゲートドライバ）
３２ シフトレジスタ
３４ レベルシフタ
３６ 出力バッファ
４０ コントローラ
４２ 電源回路
５０ 差動部
５２ 出力部
６０ 差動部
６２ 出力部
７０ 選択回路
８０ クランプ回路
【発明の属する技術分野】
本発明は、演算増幅回路、駆動回路、及び駆動方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
従来より、携帯電話機などの電子機器に用いられる液晶パネル（電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）などのスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【０００３】
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。このような単純マトリクス方式における低消費電力化技術に関しては、例えば特開平７−９８５７７号に開示される従来技術がある。
【０００４】
一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。
【０００５】
そして、近年、携帯電話機などの携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。
【０００６】
ところが、携帯型電子機器に用いられるアクティブマトリクス方式の液晶パネルでは、液晶の交流駆動や電源の低電圧化の要望から、画素電極に対向する対向電極（コモン電極）の電圧レベルを例えば走査期間毎に反転させている。このため、液晶パネルの充放電が大きいことやアナログ電圧を駆動する演算増幅回路の動作電流などが原因となって、今ひとつ低消費電力化を実現できないという課題があった。
【０００７】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、簡素な回路構成で電気光学装置の低消費電力化を実現できる演算増幅回路、これを用いた駆動回路、及び駆動方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、複数の走査線と複数のデータ線と走査線及びデータ線により特定される画素電極とを有する電気光学装置の各データ線を駆動するための演算増幅回路であって、画素電極と電気光学物質を挟んで対向する対向電極の電圧レベルが第１の電圧レベルになる第１の期間と、対向電極の電圧レベルが第２の電圧レベルになる第２の期間との切り替わりの際の所与の期間において、演算増幅回路の出力がハイインピーダンス状態に設定されることを特徴とする。
【０００９】
本発明によれば、対向電極が第１、第２の電圧レベルになる第１、第２の期間の切り替わりの際の所与の期間（切り替わりのタイミングを含む期間）において、演算増幅回路の出力がハイインピーダンス状態（非駆動状態）に設定される。このようにすれば、例えば、対向電極・データ線間の寄生容量を有効利用して、データ線の駆動前にデータ線を所望の電圧レベルに変化させたり、対向電極の電圧レベルの変化により演算増幅回路の出力側に流れ込んできた電荷を、電源側に戻すことなどが可能になり、低消費電力化等の実現が可能になる。
【００１０】
また本発明は、対向電極の電圧レベルが第１の電圧レベルになる第１の期間において、データ線を駆動する第１の演算増幅器と、対向電極の電圧レベルが第２の電圧レベルになる第２の期間において、データ線を駆動する第２の演算増幅器とを含むことを特徴とする。
【００１１】
このようにすれば、対向電極の電圧レベルの変化（極性反転）に応じた最適な演算増幅器でデータ線を駆動できるようになり、低消費電力化等の実現が可能になる。
【００１２】
また本発明は、前記第１の演算増幅器が、差動部と、前記差動部の出力に基づきゲート電極が制御される第１導電型の第１の駆動トランジスタを有する出力部とを含み、前記第２の演算増幅器が、差動部と、前記差動部の出力に基づきゲート電極が制御される第２導電型の第２の駆動トランジスタを有する出力部とを含むことを特徴とする。
【００１３】
このようにすれば、例えば、第１の期間においては第１導電型の第１の駆動トランジスタでデータ線を駆動し、第２の期間においては第２導電型の第２の駆動トランジスタでデータ線を駆動できるようになる。従って、適正な駆動トランジスタでデータ線を駆動できるようになり、演算増幅回路の低消費電力化等の実現が可能になる。
【００１４】
また本発明は、対向電極の電圧レベルが第１の電源側の第２の電圧レベルから第２の電源側の第１の電圧レベルに変化する際の所与の期間において、演算増幅回路の出力がハイインピーダンス状態に設定されることで、対向電極とデータ線との間の寄生容量による容量結合により、演算増幅回路の出力に接続されるデータ線の電圧レベルが第２の電源側に変化し、対向電極の電圧レベルが第２の電源側の第１の電圧レベルから第１の電源側の第２の電圧レベルに変化する際の所与の期間において、演算増幅回路の出力がハイインピーダンス状態に設定されることで、対向電極とデータ線との間の寄生容量による容量結合により、演算増幅回路の出力に接続されるデータ線の電圧レベルが第１の電源側に変化することを特徴とする。
【００１５】
このようにすれば、対向電極・データ線間の寄生容量を有効利用して、データ線の駆動前にデータ線の電圧レベルを、所与の方向（第２の電源側又は第１の電源側）に予め変化させておくことが可能になる。従って、データ線の駆動時における電圧レベルの変化方向を１つの方向に決めることができるようになり、演算増幅回路の低消費電力化等の実現が可能になる。
【００１６】
また本発明は、第２の電源側に変化したデータ線の電圧レベルを第１の電源側に変化させ、階調レベルに対応した電圧レベルに設定する第１の演算増幅器と、第１の電源側に変化したデータ線の電圧レベルを第２の電源側に変化させ、階調レベルに対応した電圧レベルに設定する第２の演算増幅器とを含むことを特徴とする。
【００１７】
このようにすれば、第１、第２の演算増幅器として、第１、第２の電源側のいずれか一方の方向においてだけ駆動能力が高い演算増幅器を使用できるようになり、消費電力の小さい演算増幅器が使用可能になる。これにより、演算増幅回路の低消費電力化を図れる。
【００１８】
また本発明は、演算増幅回路の出力を、演算増幅回路の第１、第２の電源間の電圧範囲と同一又は広い範囲の電圧範囲にクランプするクランプ回路を含むことを特徴とする。
【００１９】
このようにすれば、対向電極の電圧レベルの変化により演算増幅回路の出力側に流れ込んできた電荷を、電源側に戻すことが可能になり、余剰電荷の有効利用を図れる。
【００２０】
また本発明は、前記クランプ回路の電源が、演算増幅回路の第１、第２の電源よりも電圧範囲が狭い第３、第４の電源に設定されることを特徴とする。
【００２１】
このようにすれば、電源側に戻る電荷の量を増やすことが可能になり、更なる低消費電力化を実現できる。
【００２２】
また本発明は、複数の走査線と複数のデータ線と走査線及びデータ線により特定される画素電極とを有する電気光学装置を駆動するための駆動回路であって、各データ線毎に設けられた上記のいずれかの演算増幅回路と、各データ線毎に設けられ、前記演算増幅回路によりインピーダンス変換されるデータ電圧を生成するデータ電圧生成回路とを含むことを特徴とする。
【００２３】
また本発明は、複数の走査線と複数のデータ線と走査線及びデータ線により特定される画素電極とを有する電気光学装置を駆動するための駆動方法であって、画素電極と電気光学物質を挟んで対向する対向電極の電圧レベルが第１の電圧レベルになる第１の期間と、対向電極の電圧レベルが第２の電圧レベルになる第２の期間との切り替わりの際の所与の期間において、データ線をハイインピーダンス状態に設定することを特徴とする。
【００２４】
また本発明は、対向電極の電圧レベルが第１の電源側の第２の電圧レベルから第２の電源側の第１の電圧レベルに変化する際の所与の期間において、データ線をハイインピーダンス状態に設定することで、対向電極とデータ線との間の寄生容量による容量結合により、データ線の電圧レベルを第２の電源側に変化させ、対向電極の電圧レベルが第２の電源側の第１の電圧レベルから第１の電源側の第２の電圧レベルに変化する際の所与の期間において、データ線をハイインピーダンス状態に設定することで、対向電極とデータ線との間の寄生容量による容量結合により、データ線の電圧レベルを第１の電源側に変化させることを特徴とする。
【００２５】
また本発明は、第２の電源側に変化したデータ線の電圧レベルを第１の電源側に変化させ、階調レベルに対応した電圧レベルに設定し、第１の電源側に変化したデータ線の電圧レベルを第２の電源側に変化させ、階調レベルに対応した電圧レベルに設定することを特徴とする。
【００２６】
また本発明は、データ線の電圧レベルを、第１、第２の電源間の電圧範囲と同一又は広い範囲の電圧範囲にクランプすることを特徴とする。
【００２７】
【発明の実施の形態】
以下、本実施形態について図面を用いて詳細に説明する。
【００２８】
なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を何ら限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２９】
１．液晶装置
図１に本実施形態の演算増幅回路を適用した液晶装置のブロック図の例を示す。
【００３０】
この液晶装置１０（広義には表示装置）は、表示パネル１２（狭義にはＬＣＤ（Liquid Crystal Display）パネル）、データ線駆動回路２０（狭義にはソースドライバ）、走査線駆動回路３０（狭義にはゲートドライバ）、コントローラ４０、電源回路４２を含む。なお、液晶装置１０にこれらの全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【００３１】
ここで表示パネル１２（広義には電気光学装置）は、複数の走査線（狭義にはゲート線）と、複数のデータ線（狭義にはソース線と）と、走査線及びデータ線により特定される画素電極を含む。この場合、データ線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
【００３２】
より具体的には、表示パネル１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線Ｇ1〜ＧM（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線Ｓ1〜ＳN（Ｎは２以上の自然数）とが配置されている。また、走査線ＧK（１≦Ｋ≦Ｍ、Ｋは自然数）とデータ線ＳL（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴKL（広義にはスイッチング素子）が設けられている。
【００３３】
ＴＦＴKLのゲート電極は走査線ＧKに接続され、ＴＦＴKLのソース電極はデータ線ＳLに接続され、ＴＦＴKLのドレイン電極は画素電極ＰＥKLに接続されている。この画素電極ＰＥKLと、画素電極ＰＥKLと液晶素子（広義には電気光学物質）を挟んで対向する対向電極ＶＣＯＭ（コモン電極）との間には、液晶容量ＣＬKL（液晶素子）及び補助容量ＣＳKLが形成されている。そして、ＴＦＴKL、画素電極ＰＥKL等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥKLと対向電極ＶＣＯＭの間の印加電圧に応じて液晶素子の透過率が変化するようになっている。
【００３４】
なお、対向電極ＶＣＯＭに与えられる電圧レベル（第１、第２の電圧レベル）は、電源回路４２により生成される。また、対向電極ＶＣＯＭを対向基板上にベタに形成せずに、各走査線に対応するように帯状に形成してもよい。
【００３５】
データ線駆動回路２０は、画像データに基づいて表示パネル１２のデータ線Ｓ1〜ＳNを駆動する。一方、走査線駆動回路３０は、表示パネル１２の走査線Ｇ1〜ＧMを順次走査駆動する。
【００３６】
コントローラ４０は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す）等のホストにより設定された内容に従って、データ線駆動回路２０、走査線駆動回路３０及び電源回路４２を制御する。より具体的には、コントローラ４０は、データ線駆動回路２０及び走査線駆動回路３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路４２に対しては、対向電極ＶＣＯＭの電圧レベルの極性反転タイミングの制御を行う。
【００３７】
電源回路４２は、外部から供給される基準電圧に基づいて、表示パネル１２の駆動に必要な各種の電圧レベル（階調電圧）や、対向電極ＶＣＯＭの電圧レベルを生成する。
【００３８】
このような構成の液晶装置１０は、コントローラ４０の制御の下、外部から供給される画像データに基づいて、データ線駆動回路２０、走査線駆動回路３０及び電源回路４２が協調して表示パネル１２を駆動する。
【００３９】
なお、図１では、液晶装置１０がコントローラ４０を含む構成になっているが、コントローラ４０を液晶装置１０の外部に設けてもよい。或いは、コントローラ４０と共にホストを液晶装置１０に含めるようにしてもよい。また、データ線駆動回路２０、走査線駆動回路３０、コントローラ４０、電源回路４２の一部又は全部を表示パネル１２上に形成してもよい。
【００４０】
１．１ データ線駆動回路
図２に、図１のデータ線駆動回路２０の構成例を示す。
【００４１】
データ線駆動回路２０は、シフトレジスタ２２、ラインラッチ２４、２６、ＤＡＣ２８（ディジタル・アナログ変換回路。広義にはデータ電圧生成回路）、出力バッファ２９（演算増幅回路）を含む。
【００４２】
シフトレジスタ２２は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。
【００４３】
ラインラッチ２４には、コントローラ４０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で画像データ（ＤＩＯ）が入力される。ラインラッチ２４は、この画像データ（ＤＩＯ）を、シフトレジスタ２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。
【００４４】
ラインラッチ２６は、コントローラ４０から供給される水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の画像データをラッチする。
【００４５】
ＤＡＣ２８は、各データ線に供給すべきアナログのデータ電圧を生成する。具体的にはＤＡＣ２８は、ラインラッチ２６からのデジタルの画像データに基づいて、図１の電源回路４２からの階調電圧のいずれかを選択し、デジタルの画像データに対応するアナログのデータ電圧を出力する。
【００４６】
出力バッファ２９は、ＤＡＣ２８からのデータ電圧をバッファリングしてデータ線に出力し、データ線を駆動する。具体的には、出力バッファ２９は、各データ線毎に設けられたボルテージフォロワ接続の演算増幅回路ＯＰＣを含み、これらの各演算増幅回路ＯＰＣが、ＤＡＣ２８からのデータ電圧をインピーダンス変換して、各データ線に出力する。
【００４７】
なお、図２では、デジタルの画像データをデジタル・アナログ変換して、出力バッファ２９を介してデータ線に出力する構成にしているが、アナログの映像信号をサンプル・ホールドして、出力バッファ２９を介してデータ線に出力する構成にすることもできる。
【００４８】
１．２ 走査線駆動回路
図３に、図１の走査線駆動回路３０の構成例を示す。
【００４９】
走査線駆動回路３０は、シフトレジスタ３２、レベルシフタ３４、出力バッファ３６を含む。
【００５０】
シフトレジスタ３２は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、コントローラ４０から供給される垂直同期信号である。
【００５１】
レベルシフタ３４は、シフトレジスタ３２からの電圧レベルを、表示パネル１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧レベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要とされるため、他のロジック回路部とは異なる高耐圧プロセスが用いられる。
【００５２】
出力バッファ３６は、レベルシフト３４によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。
【００５３】
２．演算増幅回路
２．１ ライン反転駆動
さて、液晶素子には、直流電圧を長時間印加すると劣化するという性質がある。このため、液晶素子に印加する電圧の極性を所定期間毎に反転させる駆動方式が必要になる。このような駆動方式としては、図４に示すように、フレーム反転駆動、走査（ゲート）ライン反転駆動、データ（ソース）ライン反転駆動、ドット反転駆動などがある。
【００５４】
このうち、フレーム反転駆動は、消費電力は低いが、画質がそれほど良くないという不利点がある。また、データライン反転駆動、ドット反転駆動は、画質は良いが、表示パネルの駆動に高い電圧が必要になるという不利点がある。
【００５５】
そこで本実施形態では、図４の走査ライン反転駆動を採用している。この走査ライン反転駆動では、液晶素子に印加される電圧が走査期間毎（走査線毎）に極性反転される。例えば、第１の走査期間（走査線）では正極性の電圧が液晶素子に印加され、第２の走査期間では負極性の電圧が印加され、第３の走査期間では正極性の電圧が印加される。一方、次のフレームにおいては、今度は、第１の走査期間では負極性の電圧が液晶素子に印加され、第２の走査期間では正極性の電圧が印加され、第３の走査期間では負極性の電圧が印加されるようになる。
【００５６】
そして、この走査ライン反転駆動では、対向電極ＶＣＯＭの電圧レベルが走査期間毎に極性反転される。
【００５７】
より具体的には図５に示すように、正極の期間Ｔ１（第１の期間）では対向電極ＶＣＯＭの電圧レベルはＶＣ１（第１の電圧レベル）になり、負極の期間Ｔ２（第２の期間）ではＶＣ２（第２の電圧レベル）になる。
【００５８】
ここで、正極の期間Ｔ１は、データ線Ｓ（画素電極）の電圧レベルが対向電極ＶＣＯＭの電圧レベルよりも高くなる期間である。この期間Ｔ１では液晶素子に正極性の電圧が印加されることになる。一方、負極の期間Ｔ２は、データ線Ｓの電圧レベルが対向電極ＶＣＯＭの電圧レベルよりも低くなる期間である。この期間Ｔ２では液晶素子に負極性の電圧が印加されることになる。また、ＶＣ２は、所与の電圧レベルを基準としてＶＣ１を極性反転した電圧レベルである。
【００５９】
このようにＶＣＯＭを極性反転することで、表示パネルの駆動に必要な電圧を低くすることができる。これにより、駆動回路の耐圧を低くでき、駆動回路の製造プロセスの簡素化、低コスト化を図れる。
【００６０】
しかしながら、このようにＶＣＯＭを極性反転する手法では、回路の低消費電力化という観点から、以下に説明するような課題があることが判明した。
【００６１】
例えば図５のＡ１、Ａ２に示すように、期間Ｔ１から期間Ｔ２に切り替わった場合に、データ線Ｓの電圧レベルは低電位側に変化する場合（Ａ１）があると共に、高電位側に変化する場合（Ａ２）もある。同様に、図５のＡ３、Ａ４に示すように、期間Ｔ２から期間Ｔ１に切り替わった場合にも、データ線Ｓの電圧レベルは高電位側に変化する場合（Ａ３）もあると共に、低電位側に変化する場合（Ａ４）もある。
【００６２】
例えば、期間Ｔ１でのデータ線Ｓの階調が６３であり、期間Ｔ２での階調も６３である場合には、図５のＡ１に示すようにデータ線Ｓの電圧レベルは低電位側に変化する。一方、期間Ｔ１でのデータ線Ｓの階調が０であり、期間Ｔ２での階調も０である場合には、データ線Ｓの電圧レベルは高電位側に変化することになる。
【００６３】
このように、アクティブマトリクス型液晶装置においてＶＣＯＭを極性反転する場合には、データ線Ｓの電圧レベルの変化の方向が、階調レベルに依存してしまう。このため、特開平７−９８５７７号公報に開示されるような単純マトリクス型液晶装置の低消費電力化技術をそのまま採用できないという課題があった。
【００６４】
このため、従来のアクティブマトリクス型液晶装置では、データ線の駆動のための演算増幅回路（図２の出力バッファ２９が含むＯＰＣ）として、図６に示すようなＡＢ級（プッシュプル方式）の演算増幅回路が用いられていた。
【００６５】
このＡＢ級の演算増幅回路は、差動部３００と、Ｐ型（広義には第１導電型）の駆動トランジスタＰＴ５３及びＮ型（広義には第２導電型）の駆動トランジスタＮＴ５５を有する出力部３１０を含む。
【００６６】
ここで差動部３００は、ゲート電極が差動部３００の出力ＤＱに共通接続されたＰ型トランジスタＰＴ５１、ＰＴ５２と、ゲート電極が差動部３００の入力Ｉ、ＸＩに接続されたＮ型トランジスタＮＴ５１、ＮＴ５２と、電流源ＩＳ５１を含む。
【００６７】
出力部３１０は、ゲート電極が差動部３００の出力ＸＤＱ（反転出力）に接続されたＮ型トランジスタＮＴ５３及び電流源ＩＳ５２からなる反転回路を含む。また、ゲート電極が差動部３００の出力ＸＤＱに接続されたＰ型駆動トランジスタＰＴ５３と、ゲート電極が上記反転回路の出力ＢＱに接続されたＮ型駆動トランジスタＮＴ５５と、ゲート電極がＶＳＳに接続されたＮ型トランジスタＮＴ５４と、位相補償用の容量ＣＣを含む。
【００６８】
なお、図６の演算増幅回路では、出力部３１０の出力Ｑが差動部３００の入力ＸＩ（反転入力）に接続されており、ボルテージフォロワ接続になっている。
【００６９】
また、電流源ＩＳ５１、ＩＳ５２は、例えばゲート電極が基準電圧（定電圧）に接続されたＮ型トランジスタで構成できる。
【００７０】
図６に示すＡＢ級の演算増幅回路では、出力部３１０が、Ｐ型の駆動トランジスタＰＴ５３とＮ型の駆動トランジスタＮＴ５５の両方を有する。従って、図５のＡ１、Ａ４の場合には、Ｎ型駆動トランジスタＮＴ５５が働くことで、データ線Ｓの電圧レベルを低電位側に速やかに引き下げることが可能になる。一方、図５のＡ２、Ａ３の場合には、Ｐ型駆動トランジスタＰＴ５３が働くことで、データ線Ｓの電圧レベルを高電位側に速やかに引き上げることが可能になる。従って、対向電極ＶＣＯＭを極性反転させながら走査ライン反転駆動を行う液晶装置では、データ線駆動回路の出力バッファが含む演算増幅回路として、ほとんどの場合、図６のＡＢ級の演算増幅回路が用いられていた。
【００７１】
しかしながら、この図６のＡＢ級の演算増幅回路では、電流の流れる経路が電流Ｉ５１、Ｉ５２、Ｉ５３の経路というように３本あるため、無駄に消費される電流が多く、消費電力が大きいという欠点がある。特にこの種のＡＢ級の演算増幅回路では、駆動トランジスタＰＴ５３、ＮＴ５５のゲート電極を適正に制御するために、電流経路が４本以上になる構成の回路も多く、このような回路構成の場合には消費電力は更に大きくなる。また、消費電力を低減すべく、電流Ｉ５１、Ｉ５２、Ｉ５３を絞ると、今度は、応答速度の低下や周波数特性の悪化などの事態を招く。
【００７２】
そして、この図６の演算増幅回路は、図２に示すように各データ線に対応して多数設けられている。このため、各演算増幅回路の消費電力が増えると、液晶装置の消費電力は、演算増幅回路の個数の分だけ増えてしまい、低消費電力化の大きな妨げになるという課題があった。
【００７３】
そこで本実施形態では、このような課題を解決するために、以下に説明するような手法を採用している。
【００７４】
２．２ 演算増幅器の切り替え
まず本実施形態では、対向電極ＶＣＯＭの電圧レベルの切り替えに応じて、データ線を駆動する演算増幅器を切り替えている。
【００７５】
より具体的には、図７（Ａ）に示すように、対向電極ＶＣＯＭの電圧レベルがＶＣ１（第１の電圧レベル）になる期間Ｔ１（第１の期間、図５の正極期間）においては、演算増幅器ＯＰ１を用いてデータ線を駆動する。一方、ＶＣＯＭの電圧レベルがＶＣ２（ＶＣ１を極性反転した第２の電圧レベル）になる期間Ｔ２（第２の期間、図５の負極期間）では、ＯＰ１とは異なる演算増幅器ＯＰ２を用いてデータ線を駆動する。
【００７６】
このような駆動方法を実現できる演算増幅回路の構成例を図７（Ｂ）に示す。この演算増幅回路は、演算増幅器ＯＰ１（Ｐ型の第１の演算増幅器）と、演算増幅器ＯＰ２（Ｎ型の第２の演算増幅器）と、選択回路７０を含む。
【００７７】
ここで演算増幅器ＯＰ１（Ｐ型）は、例えば図７（Ｂ）に示すように、差動部５０と、Ｐ型の駆動トランジスタＰＴ１３及び電流源ＩＳ１２を有する出力部５２を含む。ここでＰ型駆動トランジスタＰＴ１３は、差動部５０の出力（反転出力）によりゲート電極が制御される。
【００７８】
また演算増幅器ＯＰ２（Ｎ型）は、例えば図７（Ｂ）に示すように、差動部６０と、Ｎ型の駆動トランジスタＮＴ２３及び電流源ＩＳ２２を有する出力部６２を含む。ここでＮ型駆動トランジスタＮＴ２３は、差動部６０の出力（反転出力）によりゲート電極が制御される。
【００７９】
なお電流源ＩＳ１２、ＩＳ２２は、定電流を流すためのものであり、ゲート電極に基準電圧が接続されたＮ型トランジスタや、デプレッション型トランジスタや、或いは抵抗素子などで構成できる。また、図７（Ｂ）において電流源ＩＳ１２やＩＳ２２を設けない構成にすることも可能である。
【００８０】
選択回路７０は、対向電極ＶＣＯＭがＶＣ１の場合（期間Ｔ１の場合）に、演算増幅器ＯＰ１の出力Ｑ１を選択してデータ線Ｓに接続する。一方、ＶＣＯＭがＶＣ２の場合（期間Ｔ２の場合）に、演算増幅器ＯＰ２の出力Ｑ２を選択してデータ線Ｓに接続する。このようにすることで、期間Ｔ１では演算増幅器ＯＰ１によりデータ線Ｓを駆動し、期間Ｔ２では演算増幅器ＯＰ２によりデータ線Ｓを駆動することが可能になる。
【００８１】
図８に演算増幅器ＯＰ１の構成例を示す。このＯＰ１は、出力部５２が、Ｐ型駆動トランジスタＰＴ１３を含む一方でＮ型駆動トランジスタを含まないＰ型の演算増幅器である。
【００８２】
演算増幅器ＯＰ１の差動部５０は、ゲート電極が差動部５０の出力ＤＱ１に共通接続されたＰ型トランジスタＰＴ１１、ＰＴ１２と、ゲート電極が差動部５０の入力Ｉ１、ＸＩ１に接続されたＮ型トランジスタＮＴ１１、ＮＴ１２と、ＶＳＳ（第２の電源）側に設けられた電流源ＩＳ１１を含む。
【００８３】
演算増幅器ＯＰ１の出力部５２は、ゲート電極が差動部５０の出力ＸＤＱ１（反転出力）に接続されたＰ型トランジスタＰＴ１３と、ＶＳＳ側に設けられた電流源ＩＳ１２と、位相補償用の容量ＣＣ１を含む。
【００８４】
なお、図８の演算増幅器ＯＰ１では、その出力Ｑ１が差動部５０の入力ＸＩ１（反転入力）に接続されており、ボルテージフォロワ接続になっている。
【００８５】
図９に演算増幅器ＯＰ２の構成例を示す。このＯＰ２は、出力部６２が、Ｎ型駆動トランジスタＮＴ２３を含む一方でＰ型駆動トランジスタを含まないＮ型の演算増幅器である。
【００８６】
演算増幅器ＯＰ２の差動部６０は、ＶＤＤ（第１の電源）側に設けられた電流源ＩＳ２１と、ゲート電極が差動部６０の入力Ｉ２、ＸＩ２に接続されたＰ型トランジスタＰＴ２１、ＰＴ２２と、ゲート電極が差動部６０の出力ＤＱ２に共通接続されたＮ型トランジスタＮＴ２１、ＮＴ２２を含む。
【００８７】
演算増幅器ＯＰ２の出力部６２は、ＶＤＤ側に設けられた電流源ＩＳ２２と、ゲート電極が差動部６０の出力ＸＤＱ２（反転出力）に接続されたＮ型トランジスタＮＴ２３と、位相補償用の容量ＣＣ２を含む。
【００８８】
なお、図９の演算増幅器ＯＰ２では、その出力Ｑ２が差動部６０の入力ＸＩ２（反転入力）に接続されており、ボルテージフォロワ接続になっている。
【００８９】
図８の演算増幅器ＯＰ１では、電流の流れる経路がＩ１１、Ｉ１２の経路というように２本だけとなる。同様に図９の演算増幅器ＯＰ２でも、電流の流れる経路がＩ２１、Ｉ２２の経路というように２本だけとなる。従って、これらのＯＰ１、ＯＰ２は、電流経路が３本以上になる図６のようなＡＢ級の演算増幅回路に比べて、無駄に流れる電流を少なくでき、低消費電力化を図れる。
【００９０】
また図６のＡＢ級の演算増幅回路では、駆動トランジスタＰＴ５３、ＮＴ５５の電流供給能力を小さくすると、データ線の駆動能力が低下してしまう。このため、これらのＰＴ５３、ＮＴ５５の経路に流れる電流Ｉ５３を、それほど小さくすることができない。
【００９１】
これに対して図８の演算増幅器ＯＰ１では、出力Ｑ１の電圧レベルを低電位側に引き下げる必要がそれほど無い状況（後述する図１７のＢ１５）においては、電流源ＩＳ１２に流れる電流Ｉ１２を非常に小さくできる。同様に、図９の演算増幅器ＯＰ２では、出力Ｑ２の電圧レベルを高電位側に引き上げる必要がそれほど無い状況（後述する図１７のＢ５）においては、電流源ＩＳ２２に流れる電流Ｉ２２を非常に小さくできる。従って、出力部３１０での電流Ｉ５３をそれほど小さくできない図６のＡＢ級の演算増幅回路に比べて、図８、図９の演算増幅器ＯＰ１、ＯＰ２は、出力部５２、６２に流れる電流をＩ１２、Ｉ２２を十分に小さくでき、消費電力を非常に小さくできる。
【００９２】
そして本実施形態では図７（Ａ）に示すように、期間Ｔ１では、上記のように消費電力が非常に少ない演算増幅器ＯＰ１だけが使用され、期間Ｔ２では、同じく消費電力が非常に少ない演算増幅器ＯＰ２だけが使用される。従って、低消費電力の多い図６のＡＢ級の演算増幅回路を全ての期間（Ｔ１及びＴ２）において使用する従来の手法に比べて、液晶装置の消費電力を格段に小さくできる。
【００９３】
しかも、図７（Ｂ）に示す本実施形態の演算増幅回路は、図２に示すように各データ線に対応して設けられており、データ線の本数分だけあるため、その数は非常に多い。従って、各演算増幅回路の消費電力を小さくできると、液晶装置の消費電力を演算増幅回路の個数分だけ減らすことができ、液晶装置の消費電力を格段に小さくできる。
【００９４】
２．３ 演算増幅回路の出力のハイインピーダンス設定
また本実施形態では、演算増幅回路の出力をハイインピーダンス状態に設定できるようになっている。
【００９５】
より具体的には図１０に示すように、対向電極ＶＣＯＭの電圧レベルがＶＣ１（第１の電圧レベル）になる期間Ｔ１（第１の期間）と、ＶＣＯＭがＶＣ２（第２の電圧レベル）になる期間Ｔ２（第２の期間）との切り替わりの際の所与の期間（切り替わりのタイミングを含む所与の期間）において、演算増幅回路の出力をハイインピーダンス状態（ＨＩＺ）に設定する駆動方法を採用している。
【００９６】
このような駆動方法を実現できる演算増幅回路の構成例を図１１（Ａ）に示す。この演算増幅回路は、演算増幅器ＯＰ１（Ｐ型）と、演算増幅器ＯＰ２（Ｎ型）と、選択回路７０を含む。そして、この選択回路７０の出力が、期間Ｔ１、Ｔ２の切り替わりの際の所与の期間においてハイインピーダンス状態に設定されるようになる。
【００９７】
より具体的には、選択回路７０は、Ｐ型トランジスタとＮ型トランジスタが並列接続されるトランスファー・ゲートＴＧ１、ＴＧ２（パストランジスタ、広義にはスイッチング素子）を含む。そしてＴＧ１は信号ＳＥＬ１によりオン・オフ制御され、ＴＧ２は信号ＳＥＬ２によりオン・オフ制御される。
【００９８】
図１１（Ｂ）に、ＳＥＬ１、ＳＥＬ２を用いたＴＧ１、ＴＧ２のオン・オフ制御のタイミング波形図を示す。
【００９９】
図１１（Ｂ）に示すように、ＶＣＯＭがＶＣ１になる期間Ｔ１においてＳＥＬ１がアクティブ（Ｈレベル）になると、ＴＧ１がオン（導通状態）になる。すると、演算増幅器ＯＰ１が選択され、ＯＰ１の出力Ｑ１がデータ線Ｓに接続される。これによりデータ線ＳはＰ型の演算増幅器ＯＰ１により駆動されることになる。
【０１００】
一方、ＶＣＯＭがＶＣ２になる期間Ｔ２においてＳＥＬ２がアクティブになると、ＴＧ２がオンになる。すると、演算増幅器ＯＰ２が選択され、ＯＰ２の出力Ｑ２がデータ線Ｓに接続される。これによりデータ線ＳはＮ型の演算増幅器ＯＰ２により駆動されることになる。
【０１０１】
そして、ＳＥＬ１、ＳＥＬ２が共に非アクティブ（Ｌレベル）になると、ＴＧ１及びＴＧ２が共にオフ（非導通状態）になる。すると、データ線Ｓが演算増幅器ＯＰ１、ＯＰ２のいずれによっても駆動されなくなり、データ線Ｓはハイインピーダンス状態（ＨＩＺ）になる。これにより、期間Ｔ１、Ｔ２の切り替え時にデータ線Ｓをハイピーダンス状態に設定できるようになる。
【０１０２】
このように本実施形態では、期間Ｔ１又はＴ２でアクティブになり、且つ、アクティブになる期間が互いにノンオーバラップとなる信号ＳＥＬ１、ＳＥＬ２を用いて、トランスファー・ゲートＴＧ１、ＴＧ２（スイッチング素子）のオン・オフ制御を行っている。このようにすることで、演算増幅器ＯＰ１、ＯＰ２によるデータ線Ｓの切り替え駆動と、データ線Ｓのハイインピーダンス設定とを、簡素な回路構成と簡素な回路制御で実現できるようになる。
【０１０３】
なお図１１（Ａ）、（Ｂ）では、演算増幅回路の出力のハイインピーダンス制御を、選択回路７０の出力をハイインピーダンス状態に設定する手法で実現しているが、演算増幅器ＯＰ１、ＯＰ２の出力Ｑ１、Ｑ２をハイインピーダンス状態に設定する手法等で実現してもよい。
【０１０４】
３．低消費電力化の原理
次に本実施形態の低消費電力化手法の原理について説明する。
【０１０５】
液晶装置では、非選択期間での画素電極の電圧レベルを保持して高画質化を図るために、液晶容量を補助するための補助容量が画素電極に接続される。このような補助容量の形成方式として、図１２（Ａ）に示す蓄積容量方式と、図１２（Ｂ）に示す付加容量方式がある。
【０１０６】
図１２（Ａ）の蓄積容量方式では、画素電極とＶＣＯＭとの間に補助容量ＣＳを形成する。これは、例えばアクティブマトリクス基板にＶＣＯＭの配線を別に設けることで実現できる。一方、図１２（Ｂ）の付加容量方式では、画素電極と前段の走査線（ゲート線）との間に補助容量ＣＳを形成する。これは、画素電極のパターンと前段の走査線のパターンとをオーバラップさせてレイアウトすることで実現できる。
【０１０７】
本実施形態の低消費電力化手法は、図１２（Ａ）の蓄積容量方式の場合にも、図１２（Ｂ）の付加容量方式の場合にも適用であるが、以下では、説明を簡単にするために、図１２（Ａ）の蓄積容量方式に適用した場合について例にとり説明する。
【０１０８】
なお、図１２（Ａ）の蓄積容量方式では、ＴＦＴのゲート・ドレイン間の寄生容量やゲート・ソース間の寄生容量が、データ線の電圧レベルの変化を抑制する方向に働く。これに対して、図１２（Ｂ）の付加容量方式では、ＶＣＯＭの電圧レベルの変化時に前段の走査線の電圧レベルも変化する。従って、この走査線の電圧レベルの変化が、データ線の電圧レベルの変化を助ける方向に働く。従って、ＶＣＯＭの電圧レベルの変化によりデータ線の電圧レベルを変化させ、このデータ線の電圧レベルの変化を利用して低消費電力化を図る本実施形態の手法では、図１２（Ｂ）の付加容量方式の方が、より効果的となる。
【０１０９】
図１３に、蓄積容量方式の場合での、データ線Ｓ、対向電極ＶＣＯＭ、走査線Ｇの信号波形の一例を概念的に示す。
【０１１０】
図１３に示すように、データ線Ｓ及びＶＣＯＭの電圧レベルは、走査期間毎に所与の電圧レベルを基準に極性反転される。そして、データ線Ｓの方がＶＣＯＭよりも高電位の場合には、液晶素子の印加電圧が正極性になり、ＶＣＯＭの方がデータ線Ｓよりも高電位の場合には、液晶素子の印加電圧が負極性になる。このように液晶素子の印加電圧の極性を走査期間毎に反転させることで、液晶素子に長時間直流電圧が印加されるのを防止でき、液晶素子の長寿命化を図れる。
【０１１１】
さて、図１３に示すようにＶＣＯＭが極性反転し、その電圧レベルがＶＣ１からＶＣ２或いはＶＣ２からＶＣ１というように変化すると、ＶＣＯＭとデータ線Ｓとの間の寄生容量による容量結合により、ＶＣＯＭの電圧レベルの変化がデータ線Ｓに伝達される。
【０１１２】
ここで、図１４に示すように、ＶＣＯＭとデータ線Ｓとの間の１画素当たりの寄生容量ＣＰＡPIXは、下式のようになる。
【０１１３】
ＣＰＡPIX＝｛１／ＣＤＳ＋１／（ＣＬ＋ＣＳ）｝-1 （１）
上式（１）において、ＣＤＳはＴＦＴのドレイン・ソース間の寄生容量であり、ＣＬは液晶容量であり、ＣＳは補助容量である。なお、上式（１）では、ＴＦＴのゲート・ドレイン間の寄生容量やゲート・ソース間の寄生容量については無視している。
【０１１４】
そして図１５に示すように、ＶＣＯＭとデータ線Ｓとの間の１データ線当たりの寄生容量ＣＰＡは、下式にようになる。
【０１１５】
ＣＰＡ＝ＣＰＡPIX×（Ｍ−１） （２）
上式（２）においてＭは走査線の本数である。上式（２）においてＣＰＡPIX×Ｍではなく、ＣＰＡPIX×（Ｍ−１）となっているのは、走査線により選択されている画素に関しては、寄生容量ＣＰＡPIXの影響がないからである。
【０１１６】
例えば上式（１）、（２）において、ＣＬ＋ＣＳ＝０．１ｐｆ（ピコ・ファラッド）、ＣＤＳ＝０．０５ｐｆ、走査線数Ｍ＝２２８とすると、１画素当たりの寄生容量ＣＰＡPIXは約０．３３ｐｆとなり、１データ線当たりの寄生容量ＣＰＡは約７．６ｐｆになる。
【０１１７】
このようにＶＣＯＭとデータ線の間には無視できないほどの寄生容量ＣＰＡがついている。従って図１６に示すように、データ線Ｓが非駆動状態の時にＶＣＯＭの電圧レベルが変化すると、寄生容量ＣＰＡによる容量結合により、データ線Ｓの電圧レベルも変化する。
【０１１８】
例えば図１６に示すように、ＶＣＯＭの電圧レベルがＶＣ１からＶＣ２或いはＶＣ２からＶＣ１に変化すると、データ線Ｓの電圧レベルもＶＳ１からＶＳ２或いはＶＳ２からＶＳ１に変化する。この場合、データ線Ｓに他の寄生容量がついていないような理想的な場合には、ＶＳ２−ＶＳ１＝ＶＣ２−ＶＣ１になる。しかしながら、実際には、データ線Ｓと基板との間やデータ線Ｓと大気との間などにも寄生容量が存在するため、ＶＳ２−ＶＳ１＜ＶＣ２−ＶＣ１になる。
【０１１９】
本実施形態では、このような寄生容量ＣＰＡによるデータ線Ｓの電圧レベルの変化を積極利用して、液晶装置の低消費電力化を実現している。
【０１２０】
例えば図１７のタイミング波形図のＢ１では、対向電極ＶＣＯＭの電圧レベルがＶＳＳ（第２の電源）側のＶＣ１からＶＤＤ（第１の電源）側のＶＣ２に変化している。この場合に本実施形態では、この電圧レベルの切り替わりのタイミングで、Ｂ２に示すようにデータ線Ｓ（演算増幅回路の出力）をハイインピーダンス状態に設定している（図１０〜図１１（Ｂ）参照）。
【０１２１】
このようにデータ線Ｓをハイインピーダンス状態に設定すると、データ線Ｓは非駆動状態になる。従って、ＶＣＯＭとデータ線Ｓとの間の寄生容量ＣＰＡ（図１４〜図１６参照）により、図１７のＢ３に示すようにデータ線Ｓの電圧レベルがＶＤＤ側（高電位側）に変化する。
【０１２２】
そして本実施形態では図１７のＢ４に示すように、ＶＣＯＭがＶＣ２になる期間Ｔ２においては、Ｎ型の演算増幅器ＯＰ２によりデータ線Ｓを駆動している（図７（Ａ）〜図９参照）。従って、図１７のＢ３に示すようにＶＤＤ側に変化したデータ線の電圧レベルが、Ｂ５に示すように演算増幅器ＯＰ２の駆動によりＶＳＳ側（低電位側）に変化して、階調レベル（図５参照）に対応したＢ６に示す電圧レベルに設定されることになる。
【０１２３】
この場合に、ＯＰ２は、図９に示すようにＮ型の駆動トランジスタＮＴ２３を有するＮ型の演算増幅器である。従って、このＶＳＳ側に設けられた駆動トランジスタＮＴ２３の駆動能力を利用して、図１７のＢ５に示すようにデータ線Ｓの電圧レベルをＶＳＳ側（低電位側）に容易に変化させることができる。逆に言えば、データ線Ｓの電圧レベルをＶＤＤ側（高電位側）に変化させる必要がないため、図９の電流源ＩＳ２２に流れる電流を少なくできる（或いは無くすことができる）。従って、演算増幅回路の低消費電力化を図れ、液晶装置の低消費電力化も図れるようになる。
【０１２４】
一方、図１７のＢ１１では、ＶＣＯＭの電圧レベルがＶＤＤ側のＶＣ２からＶＳＳ側のＶＣ１に変化している。この場合に本実施形態では、この電圧レベルの切り替わりのタイミングで、Ｂ１２に示すようにデータ線Ｓをハイインピーダンス状態に設定している。
【０１２５】
このようにデータ線Ｓをハイインピーダンス状態に設定すると、データ線Ｓは非駆動状態になる。従って、ＶＣＯＭとデータ線Ｓとの間の寄生容量ＣＰＡにより、図１７のＢ１３に示すように、データ線Ｓの電圧レベルがＶＳＳ側に変化する。
【０１２６】
そして本実施形態では図１７のＢ１４に示すように、ＶＣＯＭがＶＣ１になる期間Ｔ１においては、Ｐ型の演算増幅器ＯＰ１によりデータ線Ｓを駆動している。従って、図１７のＢ１３に示すようにＶＳＳ側に変化したデータ線の電圧レベルが、Ｂ１５に示すように演算増幅器ＯＰ１の駆動によりＶＤＤ側に変化して、階調レベルに対応したＢ１６に示す電圧レベルに設定されることになる。
【０１２７】
この場合に、ＯＰ１は、図８に示すようにＰ型の駆動トランジスタＰＴ１３を有するＰ型の演算増幅器である。従って、このＶＤＤ側に設けられた駆動トランジスタＰＴ１３の駆動能力を利用して、図１７のＢ１５に示すようにデータ線Ｓの電圧レベルをＶＤＤ側に容易に変化させることができる。逆に言えば、データ線Ｓの電圧レベルをＶＳＳ側に変化させる必要がないため、図８の電流源ＩＳ１２に流れる電流を少なくできる（或いは無くすことができる）。従って、演算増幅回路の低消費電力化を図れ、液晶装置の低消費電力化も図れるようになる。
【０１２８】
例えば、ＶＣＯＭの電圧レベルの切り替え時にデータ線Ｓをハイインピーダンス状態に設定しない手法では、演算増幅回路によりデータ線Ｓは常に駆動状態になる。従って、ＶＣＯＭの電圧レベルが変化しても、寄生容量ＣＰＡによる容量結合では、データ線Ｓの電圧レベルは図１７のＢ３やＢ１３に示すようには変化しない。従って、図５のＡ１〜Ａ４で説明したように、データ線Ｓの電圧レベルを変化させる方向が、階調レベルに依存してしまい、１つの方向に特定できない。このため、データ線Ｓの電圧レベルをＶＤＤ側にもＶＳＳ側にも同じ駆動力で変化させることができる図６のＡＢ級の演算増幅回路を使用せざるを得なかった。そして、このＡＢ級の演算増幅回路は消費電力が大きいため、液晶装置の低消費電力化を実現できなかった。
【０１２９】
これに対して本実施形態では、ＶＣＯＭとデータ線Ｓの間の寄生容量ＣＰＡを積極的に利用することで、図１７のＢ３やＢ１３に示すようにデータ線Ｓの電圧レベルをデータ線Ｓの駆動の前にＶＤＤ側やＶＳＳ側に変化させることに成功している。
【０１３０】
そして、図１７のＢ３に示すようにデータ線Ｓの電圧レベルがその駆動の前にＶＤＤ側に変化した場合には、その後にデータ線Ｓの電圧レベルを変化させる方向は、階調レベルに依存せずＶＳＳ側になる。従って、データ線Ｓを駆動する演算増幅器として、ＶＤＤ側の駆動力は弱いがＶＳＳ側の駆動力が強いＮ型の演算増幅器ＯＰ２を使用できるようになる。
【０１３１】
一方、図１７のＢ１３に示すようにデータ線Ｓの電圧レベルがその駆動の前にＶＳＳ側に変化した場合には、その後にデータ線Ｓの電圧レベルを変化させる方向は、階調レベルに依存せずＶＤＤ側になる。従って、データ線Ｓを駆動する演算増幅器として、ＶＳＳ側の駆動力は弱いがＶＤＤ側の駆動力が強いＰ型の演算増幅器ＯＰ１を使用できるようになる。
【０１３２】
そしてこれらのＰ型、Ｎ型の演算増幅器ＯＰ１、ＯＰ２は共に消費電力が小さい。従って本実施形態によれば、図６のＡＢ級の演算増幅回路を使用する手法に比べて格段に低消費電力化を図れる。
【０１３３】
なお、図１７のＢ３、Ｂ１３でのデータ線Ｓの電圧レベルの変化幅は、ＣＰＡ以外の他の寄生容量（例えば大気との間の寄生容量）が大きいと、小さくなってしまう。そして、データ線Ｓの電圧レベルの変化幅が小さいと、階調レベルによっては、図１７のＢ５においてデータ線Ｓの電圧レベルを逆のＶＤＤ側に変化させたり、Ｂ１５において逆のＶＳＳ側に変化させなければならない事態も生じる。
【０１３４】
しかしながら、このような事態が生じた場合でも、Ｂ３での電圧レベルの変化は、Ｎ型の演算増幅器ＯＰ２の駆動の助けになる。即ち、演算増幅器ＯＰ２の電流源ＩＳ２２（図９参照）がデータ線Ｓの電圧レベルをＶＤＤ側に変化させる時間を短縮できる。同様に、Ｂ１３での電圧レベルの変化も、Ｐ型の演算増幅器ＯＰ１の駆動の助けになる。即ち、演算増幅器ＯＰ１の電流源ＩＳ１２（図８参照）がデータ線Ｓの電圧レベルをＶＳＳ側に変化させる時間を短縮できる。
【０１３５】
なお、図１７では演算増幅回路の出力をハイインピーダンス状態に設定することで、Ｂ３、Ｂ１３に示すようにデータ線Ｓの電圧レベルを変化させているが、例えば電圧レベルを変化させるための付加的なトランジスタ（例えばプリチャージ用トランジスタ）を用いた他の手法により、ＶＣＯＭの切り替え時にデータ線Ｓの電圧レベルを変化させてもよい。
【０１３６】
但し、図１７のように演算増幅回路の出力をハイインピーダンス状態に設定する手法によれば、ＶＣＯＭによる表示パネルの充放電を有効利用して、データ線Ｓの電圧レベルをＢ３、Ｂ１３に示すように変化させることができる。従って、付加的なトランジスタを用いる上記手法に比べて、より低消費電力化を図れる。
【０１３７】
４．演算増幅回路の詳細例
図１８に、演算増幅回路の詳細な構成例を示す。
【０１３８】
図１８の演算増幅回路が図７（Ａ）〜図１１（Ｂ）で説明した演算増幅回路と異なるのは、演算増幅器ＯＰ１がＮ型トランジスタＮＴ１４、ＮＴ１６、Ｐ型トランジスタＰＴ１４を含み、演算増幅器ＯＰ２がＰ型トランジスタＰＴ２４、ＰＴ２６、Ｎ型トランジスタＮＴ２４を含む点である。
【０１３９】
なお図１８において、基準電圧（バイアス電圧）ＶＢ１がゲート電極に接続されたＮ型トランジスタＮＴ１３、ＮＴ１５、基準電圧ＶＢ２がゲート電極に接続されたＰ型トランジスタＰＴ２３、ＰＴ２５は、各々、図８、図９の電流源ＩＳ１１、ＩＳ１２、ＩＳ２１、ＩＳ２２に相当するものである。また、ＲＰは、演算増幅回路の出力の静電気保護のための抵抗である。
【０１４０】
４．１ 電流源のオン・オフ制御
本実施形態では、図１８のトランジスタＮＴ１４、ＮＴ１６、ＰＴ２４、ＰＴ２６を用いて、演算増幅器ＯＰ１、ＯＰ２の電流源ＩＳ１１（ＮＴ１３）、ＩＳ１２（ＮＴ１５）、ＩＳ２１（ＰＴ２３）、ＩＳ２２（ＰＴ２５）のオン・オフ制御を行い、演算増幅器の動作のオン・オフ制御を実現している。
【０１４１】
ここで、Ｎ型トランジスタＮＴ１４、ＮＴ１６のゲート電極には信号ＯＦＦ１Ｄ、ＯＦＦ１Ｑが接続され、Ｐ型トランジスタＰＴ２４、ＰＴ２６のゲート電極には信号ＸＯＦＦ２Ｄ、ＸＯＦＦ２Ｑが接続されている。そして、これらのＯＦＦ１Ｄ、ＯＦＦ１Ｑ、ＸＯＦＦ２Ｄ、ＸＯＦＦ２Ｑは、例えば図１９（Ａ）のタイミング波形図に示されるように信号制御される。なお、ＸＯＦＦ２Ｄ、ＸＯＦＦ２Ｑの’Ｘ’は、負論理という意味である。
【０１４２】
例えば、対向電極ＶＣＯＭがＶＣ１になる期間Ｔ１（第１の期間）では、ＯＦＦ１Ｄ、ＯＦＦ１ＱがＨレベル（アクティブ）になり、図１８のＮ型トランジスタＮＴ１４、ＮＴ１６がオンになる。これにより、演算増幅器ＯＰ１の電流源ＩＳ１１（ＮＴ１３）、ＩＳ１２（ＮＴ１５）に流れる電流がオンになり、演算増幅器ＯＰ１が動作状態になる。
【０１４３】
また、この期間Ｔ１においては、ＸＯＦＦ２Ｄ、ＸＯＦＦ２ＱがＨレベル（非アクティブ）になり、Ｐ型トランジスタＰＴ２４、ＰＴ２６がオフになる。これにより、演算増幅器ＯＰ２の電流源ＩＳ２１（ＰＴ２３）、ＩＳ２２（ＰＴ２５）に流れる電流がオフになり、演算増幅器ＯＰ２が非動作状態になる。
【０１４４】
このように、期間Ｔ１においては、演算増幅器ＯＰ１を動作状態に設定する一方で、演算増幅器ＯＰ２を非動作状態に設定することで、低消費電力化を図れる。即ち、ＯＰ１、ＯＰ２が共に動作状態になる場合に比べて、消費電力を半分に抑えることができる。そして、期間Ｔ１では、選択回路７０により演算増幅器ＯＰ１の出力だけが選択されており、データ線ＳはこのＯＰ１により駆動される。従って、この期間Ｔ１において演算増幅器ＯＰ２が非動作状態になっても、データ線Ｓの駆動に支障はない。
【０１４５】
対向電極ＶＣＯＭがＶＣ２になる期間Ｔ２（第２の期間）では、ＯＦＦ１Ｄ、ＯＦＦ１ＱがＬレベル（非アクティブ）になり、図１８のＮ型トランジスタＮＴ１４、ＮＴ１６がオフになる。これにより、演算増幅器ＯＰ１の電流源ＩＳ１１、ＩＳ１２に流れる電流がオフになり、演算増幅器ＯＰ１が非動作状態になる。
【０１４６】
また、この期間Ｔ２においては、ＸＯＦＦ２Ｄ、ＸＯＦＦ２ＱがＬレベル（アクティブ）になり、Ｐ型トランジスタＰＴ２４、ＰＴ２６がオンになる。これにより、演算増幅器ＯＰ２の電流源ＩＳ２１、ＩＳ２２に流れる電流がオンになり、演算増幅器ＯＰ２が動作状態になる。
【０１４７】
このように、期間Ｔ２においては、演算増幅器ＯＰ２を動作状態に設定する一方で、演算増幅器ＯＰ１を非動作状態に設定することで、低消費電力化を図れる。即ち、ＯＰ１、ＯＰ２が共に動作状態になる場合に比べて、消費電力を半分に抑えることができる。そして、期間Ｔ２では、選択回路７０により演算増幅器ＯＰ２の出力だけが選択されており、データ線ＳはこのＯＰ２により駆動される。従って、この期間Ｔ２において演算増幅器ＯＰ１が非動作状態になっても、データ線Ｓの駆動に支障はない。
【０１４８】
このように本実施形態では、信号ＯＦＦ１Ｄ、ＯＦＦ１Ｑ、ＸＯＦＦ２Ｄ、ＸＯＦＦ２Ｑにより制御されるトランジスタＮＴ１４、ＮＴ１６、ＰＴ２４、ＰＴ２６を設けることで、使用してない方の演算増幅器の電流源をオフにし、演算増幅回路の低消費電力化に成功している。
【０１４９】
なお、図１９（Ｂ）に示すタイミング波形図のように、ＯＦＦ１Ｄ、ＯＦＦ１Ｑ、ＸＯＦＦ２Ｄ、ＸＯＦＦ２Ｑを信号制御してもよい。
【０１５０】
即ち図１９（Ｂ）では、期間Ｔ１、Ｔ２の切り替えに応じてＯＦＦ１Ｄ、ＸＯＦＦ２Ｄは変化するが、ＯＦＦ１Ｑ、ＸＯＦＦ２Ｑは変化しない。そしてＯＦＦ１ＱはＨレベルに固定される一方で、ＸＯＦＦ２ＱはＬレベルに固定される。
【０１５１】
そして、ＯＦＦ１Ｄ、ＸＯＦＦ２Ｄを変化させることで、図１８の演算増幅器ＯＰ１、ＯＰ２の差動部が含む電流源ＩＳ１１、ＩＳ２１がオン・オフ制御されるようになる。
【０１５２】
一方、ＯＦＦ１Ｑ、ＸＯＦＦ２ＱをＨレベル、Ｌレベルに固定することで、演算増幅器ＯＰ１、ＯＰ２の出力部が含む電流源ＩＳ１２、ＩＳ２２は常にオン状態になる。
【０１５３】
例えば、演算増幅器の差動部の電流源ＩＳ１１、ＩＳ２１に流れる電流が大きいと、演算増幅器の応答速度や周波数特性を向上できるため、これらの電流は大きいのが一般的である。従って、電流源ＩＳ１１、ＩＳ２１に流れる電流をオン・オフ制御することで、より効果的な低消費電力化を実現できる。
【０１５４】
一方、図１７のＢ５、Ｂ１５で説明したように、本実施形態では、演算増幅器の出力部の電流源ＩＳ１２、ＩＳ２２については、それほど電流供給能力（駆動能力）が要求されない。従って、これらの電流源ＩＳ１２、ＩＳ２２に流れる電流については、オン・オフ制御せずに、常にオンにするようにしても、信号ＳＥＬ１、ＳＥＬ２によりＰＴ１４、ＮＴ２４を介してＰＴ１３、ＮＴ２３がオフするので、それほど消費電力は増えない。そして、電流源ＩＳ１２、ＩＳ２２に常に電流を流すようにすれば、演算増幅器ＯＰ１、ＯＰ２の出力Ｑ１、Ｑ２の電圧レベルを安定化でき、駆動トランジスタＰＴ１３、ＮＴ２３のオフ時に出力Ｑ１、Ｑ２の電圧レベルをＬレベル（ＶＳＳ）、Ｈレベル（ＶＤＤ）に設定できるようになる。これにより、後述するように、出力Ｑ１、Ｑ２の電圧レベルが不定になることで生じる不具合を効果的に防止できる。
【０１５５】
なお、図１９（Ａ）、（Ｂ）では、電流源ＩＳ１１、ＩＳ１２、ＩＳ２１、ＩＳ２２に流れる電流をオフにする制御を行っているが、これらの電流を完全にはオフにせずに、電流が少なくなるように制限するようにしてもよい。
【０１５６】
４．２ 駆動トランジスタのオン・オフ制御
本実施形態では、図１８のトランジスタＰＴ１４、ＮＴ２４を用いて、演算増幅器ＯＰ１、ＯＰ２の駆動トランジスタＰＴ１３、ＮＴ２３のオン・オフ制御を行い、ＯＰ１、ＯＰ２の出力Ｑ１、Ｑ２が不定状態になるのを防止している。
【０１５７】
ここで、Ｐ型トランジスタＰＴ１４のゲート電極には信号ＳＥＬ１が接続される。このＳＥＬ１は、トランスファー・ゲートＴＧ１のオン・オフ制御にも使用され、演算増幅器ＯＰ１の選択・非選択を指示する信号である（図１１（Ａ）、（Ｂ）参照）。
【０１５８】
また、Ｎ型トランジスタＮＴ２４のゲート電極には信号ＳＥＬ２の反転信号が接続される。このＳＥＬ２は、トランスファー・ゲートＴＧ２のオン・オフ制御にも使用され、演算増幅器ＯＰ２の選択・非選択を指示する信号である。
【０１５９】
これらのＳＥＬ１、ＳＥＬ２は、例えば図２０のタイミング波形図に示されるように信号制御される。
【０１６０】
例えば、対向電極ＶＣＯＭがＶＣ１になる期間Ｔ１では、ＳＥＬ１がＨレベル（アクティブ）になり、図１８のトランスファー・ゲートＴＧ１がオンになる。従って、演算増幅器ＯＰ１が選択されて、その出力Ｑ１がデータ線Ｓに接続されることになる。
【０１６１】
一方、この期間Ｔ１においては、ＳＥＬ２がＬレベル（非アクティブ）になり、このＳＥＬ２の反転信号が入力されるＮ型トランジスタＮＴ２４がオンになる。これにより、駆動トランジスタＮＴ２３のゲート電極に接続されるＸＤＱ２がＬレベルになり、ＮＴ２３がオフになる。従って、演算増幅器ＯＰ２の出力Ｑ２の電圧レベルは、電流源ＩＳ２２によりＶＤＤ側に引っ張られ、Ｈレベルに設定される。即ち、演算増幅器ＯＰ２が非動作状態になる期間Ｔ１において、ＯＰ２の出力Ｑ２の電圧レベルが不定になる事態を防止できる。
【０１６２】
また、対向電極ＶＣＯＭがＶＣ２になる期間Ｔ２では、ＳＥＬ２がＨレベル（アクティブ）になり、図１８のトランスファー・ゲートＴＧ２がオンになる。従って、演算増幅器ＯＰ２が選択されて、その出力Ｑ２がデータ線Ｓに接続されることになる。
【０１６３】
一方、この期間Ｔ２においては、ＳＥＬ１がＬレベル（非アクティブ）になり、このＳＥＬ１が入力されるＰ型トランジスタＰＴ１４がオンになる。これにより、駆動トランジスタＰＴ１３のゲート電極に接続されるＸＤＱ１がＨレベルになり、ＰＴ１３がオフになる。従って、演算増幅器ＯＰ１の出力Ｑ１の電圧レベルは、電流源ＩＳ１２によりＶＳＳ側に引っ張られ、Ｌレベルに設定される。即ち、演算増幅器ＯＰ１が非動作状態になる期間Ｔ２において、ＯＰ１の出力Ｑ１の電圧レベルが不定になる事態を防止できる。
【０１６４】
以上のように本実施形態では、演算増幅器ＯＰ２が選択されて、ＯＰ２がデータ線Ｓを駆動する前の期間においては、図２０のＥ１に示すように、ＯＰ２が含む駆動トランジスタＮＴ２３のゲート電極がＬレベルになり、ＮＴ２３がオフになる。この時に電流源ＩＳ２２は常時オンになっているため、演算増幅器ＯＰ２の出力Ｑ２の電圧レベルはＶＤＤ側に変化して、Ｈレベルになる。
【０１６５】
従って、その後に、図２０のＥ２に示すように演算増幅器ＯＰ２の選択のためにトランスファー・ゲートＴＧ２がオンになった場合にも、電荷再分配の悪影響を最小限に抑えることができる。
【０１６６】
即ち本実施形態では、演算増幅器ＯＰ２によるデータ線駆動の前に、図２０のＥ３に示すようにデータ線Ｓ（演算増幅回路の出力）がハイインピーダンス状態に設定される。そして、この状態でＶＣＯＭをＶＣ１からＶＣ２に変化させることで、図１７のＢ３で説明したようにデータ線Ｓの電圧レベルが上昇する。
【０１６７】
ところが、その後に図１８のトランスファー・ゲートＴＧ２がオンになった時に、演算増幅器ＯＰ２の出力Ｑ２がＬレベルになっていると、せっかく図１７のＢ３に示すように上昇したデータ線Ｓの電圧レベルが、電荷の再分配により低下してしまう。これにより、その後の演算増幅器ＯＰ２によるデータ線駆動が妨げられる事態が生じる。
【０１６８】
本実施形態によれば、演算増幅器ＯＰ２によるデータ線駆動の前の期間において、図２０のＥ１に示すようにＯＰ２の駆動トランジスタＮＴ２３がオフになり、ＯＰ２の出力Ｑ２がＨレベルになるため、電荷再分配による悪影響を最小限に抑えることができ、上記のような事態を防止できる。
【０１６９】
同様に本実施形態では、演算増幅器ＯＰ１が選択されて、ＯＰ１がデータ線Ｓを駆動する前の期間においては、図２０のＥ１１に示すように、ＯＰ１が含む駆動トランジスタＰＴ１３のゲート電極がＨレベルになり、ＰＴ１３がオフになる。この時に電流源ＩＳ１２は常時オンになっているため、演算増幅器ＯＰ１の出力Ｑ１の電圧レベルはＶＳＳ側に変化して、Ｌレベルになる。
【０１７０】
従って、その後に、図２０のＥ１２に示すように演算増幅器ＯＰ１の選択のためにトランスファー・ゲートＴＧ１がオンになった場合にも、電荷再分配の悪影響を最小限に抑えることができる。
【０１７１】
即ち本実施形態では、演算増幅器ＯＰ１によるデータ線Ｓの駆動の前に、図２０のＥ１３に示すようにデータ線Ｓがハイインピーダンス状態に設定される。そして、この状態でＶＣＯＭをＶＣ２からＶＣ１に変化させることで、図１７のＢ１３で説明したようにデータ線Ｓの電圧レベルが低下する。
【０１７２】
ところが、その後に図１８のトランスファー・ゲートＴＧ１がオンになった時に、演算増幅器ＯＰ１の出力Ｑ１がＨレベルになっていると、せっかく図１７のＢ１３に示すように低下したデータ線Ｓの電圧レベルが、電荷の再分配により上昇してしまう。これにより、その後の演算増幅器ＯＰ１によるデータ線駆動が妨げられる事態が生じる。
【０１７３】
本実施形態によれば、演算増幅器ＯＰ１によるデータ線駆動の前の期間において、図２０のＥ１１に示すようにＯＰ１の駆動トランジスタＰＴ１３がオフになり、ＯＰ１の出力Ｑ１がＬレベルになるため、電荷再分配による悪影響を最小限に抑えることができ、上記のような事態を防止できる。
【０１７４】
５．クランプ回路
さて、本実施形態では液晶装置の更なる低消費電力化を図るため、図２１（Ａ）に示すように、演算増幅回路の出力Ｑのハイインピーダンス制御を行うと共に、この出力Ｑにクランプ回路８０を設けている。このクランプ回路８０により、演算増幅回路の出力Ｑ（データ線Ｓ）は、演算増幅回路の電源ＶＤＤ、ＶＳＳ間の電圧範囲と同一又は広い範囲の電圧範囲にクランプされるようになる。これにより、余剰電荷を電源ＶＤＤ又はＶＳＳ側に戻すことができ、液晶装置の低消費電力化を図れる。
【０１７５】
図２１（Ａ）に示すように、このクランプ回路８０は、ＶＳＳ（第２の電源）とデータ線Ｓの間に設けられたダイオードＤＩ１（クランプ素子）と、データ線ＳとＶＤＤ（第１の電源）と間に設けられたダイオードＤＩ２を含む。ここで、ＤＩ１は、ＶＳＳからデータ線Ｓへと向かう方向を順方向とするダイオードであり、ＤＩ２は、データ線ＳからＶＤＤへと向かう方向を順方向とするダイオードである。
【０１７６】
図２１（Ｂ）にＶＳＳ側に設けられるダイオードＤＩ１の素子構造の例を示す。図２１（Ｂ）に示すように、このダイオードＤＩ１は、アクティブ領域ｐ+を介してＶＳＳに接続されるｐウェル領域ｐ-を正極側電極とし、アクティブ領域ｎ+を負極側電極としている。
【０１７７】
図２１（Ｃ）にＶＤＤ側に設けられるダイオードＤＩ２の素子構造の例を示す。図２１（Ｃ）に示すように、このダイオードＤＩ２は、アクティブ領域ｐ+を正極側電極とし、アクティブ領域ｎ+を介してＶＤＤに接続されるｎウェル領域ｎ-を負極側電極としている。
【０１７８】
これらのダイオードＤＩ１、ＤＩ２は、演算増幅回路の保護回路としても使用されるものである。より具体的には、これらのダイオードＤＩ１、ＤＩ２は、演算増幅回路（駆動回路）が形成される半導体デバイス（半導体チップ）のＩ／Ｏ回路（Ｉ／Ｏパッド）に含ませることができる。
【０１７９】
なお、ダイオードをＶＤＤ側、ＶＳＳ側の両方には設けず、一方側にのみ設けてもよい。また、演算増幅回路の出力トランジスタ（例えば図１８のＴＧ１、ＴＧ２）を、ダイオードＤＩ１、ＤＩ２（クランプ回路）として用いるようにしてもよい。
【０１８０】
次に、図２１（Ａ）のようなクランプ回路８０を設けることによる低消費電力化手法の原理について説明する。なお、以下では説明を簡素化するため、ＶＳＳ、ＶＤＤが０Ｖ、５Ｖであり、ＶＣＯＭのＶＣ１、ＶＣ２も０Ｖ、５Ｖであると仮定して説明を行う。
【０１８１】
例えば図２２（Ａ）のＦ１に示すようにＶＣＯＭが０Ｖの時のデータ線Ｓの書き込み電圧ＶＳ（階調電圧）が３Ｖであったとする。そして、この状態で、図２２（Ａ）のＦ１、Ｆ２に示すように、ＶＣＯＭが０Ｖ（ＶＣ１）から５Ｖ（ＶＣ２）に変化したとする。この時、本実施形態では、演算増幅回路の出力がハイインピーダンス状態に設定されているため（図１０〜図１１（Ｂ）参照）、ＶＣＯＭとデータ線Ｓの間の寄生容量ＣＰＡにより（図１６参照）、データ線Ｓは３Ｖ（ＶＳ）からＶＳ＋ＶＣ２＝８Ｖに変化しようとする。
【０１８２】
ところが本実施形態では、図２１（Ａ）に示すように演算増幅回路の出力にクランプ回路８０が設けられている。従って、データ線Ｓが８Ｖに変化しようとしても、この８Ｖの電圧はクランプ回路８０によりクランプされて、ＶＤＤ＋０．６Ｖ＝５．６Ｖになる。ここで０．６ＶはダイオードのＰＮ接合の順方向電圧である。
【０１８３】
そして、このように８Ｖの電圧がクランプされて５．６Ｖになると、ＥＱ１＝（８Ｖ−５．６Ｖ）×ＣＰＡの電荷が電源ＶＤＤ側に戻され、駆動回路が含む演算増幅回路などの動作に再利用される。即ち、表示パネルのＶＣＯＭを変化させるのに使用されたエネルギーが捨てられずに電源に戻され、再利用されるようになるため、低消費電力化を図れる。
【０１８４】
そして、データ線Ｓ（演算増幅回路の出力Ｑ）の電圧レベルが、８Ｖから５．６Ｖに低下したとしても、階調電圧（０〜５Ｖ）よりは十分に高い。従って、図１７のＢ３、Ｂ５、Ｂ１３、Ｂ１５で説明した本実施形態のデータ線駆動手法の妨げにもならない。
【０１８５】
次に、図２２（Ａ）のＦ３に示すようにＶＣＯＭが５Ｖの状態で、２Ｖの書き込み電圧ＶＳ（階調電圧）がデータ線Ｓの書き込まれたとする。そして、図２２（Ａ）のＦ３、Ｆ４に示すように、ＶＣＯＭが５Ｖ（ＶＣ２）から０Ｖ（ＶＣ１）に変化したとする。この時、本実施形態では、演算増幅回路の出力がハイインピーダンス状態に設定されているため、ＶＣＯＭとデータ線Ｓの間の寄生容量ＣＰＡにより、データ線Ｓは２Ｖから−３Ｖに変化しようとする。
【０１８６】
ところが本実施形態では、図２１（Ａ）に示すように演算増幅回路の出力にクランプ回路８０が設けられている。従って、データ線Ｓが−３Ｖに変化しようとしても、この−３Ｖの電圧はクランプ回路８０によりクランプされて、ＶＳＳ−０．６Ｖ＝−０．６Ｖになる。
【０１８７】
そして、このように−３Ｖの電圧がクランプされて−０．６Ｖになると、ＥＱ２＝｛−０．６−（−３Ｖ）｝×ＣＰＡの電荷が電源ＶＳＳ側に戻され、再利用されるため、低消費電力化を図れるようになる。
【０１８８】
以上のように本実施形態では、寄生容量ＣＰＡによりデータ線Ｓの電圧レベルが変化するように、ＶＣＯＭの切り替え時に演算増幅回路の出力をハイインピーダンス状態に設定している。そして図２２（Ｂ）に示すように、演算増幅回路の電源ＶＤＤ、ＶＳＳ間の電圧範囲（５Ｖ〜０Ｖ）と同一又は広い範囲の電圧範囲（５．６Ｖ〜−０．６Ｖ）に、演算増幅回路の出力をクランプしている。従って、このクランプにより余剰となった電荷ＥＱ１＝２．４Ｖ×ＣＰＡ、ＥＱ２＝２．４Ｖ×ＣＰＡが電源ＶＤＤ、ＶＳＳに戻され、液晶装置の低消費電力化を図れる。
【０１８９】
さて、クランプ時に電荷を戻りやすくするためには、演算増幅回路の電源とクランプ回路の電源を異ならせることが望ましい。
【０１９０】
より具体的には、図２２（Ｃ）のＦ５に示すように、演算増幅回路の電源をＶＤＤ、ＶＳＳ（第１、第２の電源）とし、クランプ回路の電源をＶＤＤ’、ＶＳＳ’（第３、第４の電源）とした場合に、ＶＤＤ−ＶＳＳ＞ＶＤＤ’−ＶＳＳ’になるようにする。即ち、クランプ回路の電源ＶＤＤ’、ＶＳＳ’の電圧範囲を、演算増幅回路の電源ＶＤＤ、ＶＳＳの電圧範囲よりも狭くする。例えばＶＤＤ、ＶＳＳの電圧範囲が５Ｖ〜０Ｖの場合には、ＶＤＤ’、ＶＳＳ’の電圧範囲を４．４Ｖ〜０．６Ｖにする。
【０１９１】
このようにすれば図２２（Ｃ）のＦ６に示すように、図２２（Ｂ）に比べて、より多くの電荷を電源側に戻せるようになる。例えば図２２（Ｂ）ではＥＱ１＝ＥＱ２＝２．４Ｖ×ＣＰＡの電荷が戻るのに対して、図２２（Ｃ）では、ＥＱ１＝ＥＱ２＝３．０Ｖ×ＣＰＡの電荷が電源側に戻る。従って、より多くの電荷が電源側に戻されるようになり、液晶装置の更なる低消費電力化を実現できる。
【０１９２】
なお、クランプ回路の電源ＶＤＤ’、ＶＳＳ’は、図１の電源回路４２の電圧生成機能（階調電圧の生成機能）を利用して生成できる。
【０１９３】
また、ダイオードの順方向電圧をＶＢＤとした場合に、ＶＤＤ’≧ＶＤＤ−ＶＢＤ、ＶＳＳ’≦ＶＳＳ＋ＶＢＤの関係が成り立つことが望ましい。例えば、ＶＤＤが５Ｖ、ＶＳＳが０Ｖの場合には、ＶＤＤ’＞４．４Ｖ、ＶＳＳ’＜０．６Ｖにする。
【０１９４】
このようにすれば、演算増幅回路によるデータ線駆動の際に、演算増幅回路の駆動電流がクランプ回路の電源ＶＤＤ’やＶＳＳ’に流れ込んでしまう事態を防止できる。これにより、演算増幅回路の適正なデータ線駆動を実現できる。
【０１９５】
なお、ＶＣＯＭの切り替え時に演算増幅回路の出力をハイインピーダンス状態に設定すると共に演算増幅回路の出力にクランプ回路を設ける低消費電力化手法は、図６に示すようなＡＢ級の演算増幅回路にも有効である。即ち、このようなＡＢ級の演算増幅回路においても、余剰電荷を電源側に戻すことで、その戻した電荷の分だけ消費電力を節約できる。
【０１９６】
６．仮想走査期間
さて、図４で説明した走査（ゲート）ライン反転駆動では、図２３に示すように、液晶素子の印加電圧の極性を、走査期間（走査線）毎に極性反転すると共に、フレーム毎に極性反転する。このようにすることで、液晶素子に直流電圧が長時間印加される事態が防止され、液晶素子の劣化を防止できる。
【０１９７】
そして、このような走査ライン反転駆動において、走査線の本数Ｍが偶数（例えば２２８本）である場合には、図２３のＪ１及びＪ２、Ｊ３及びＪ４に示すように、最終の第Ｍの走査期間での印加電圧極性と、次のフレームの最初の第１の走査期間での印加電圧極性とが等しくなってしまう。例えば図２３のＪ１、Ｊ２ではこれらの極性が共に負極性となり、Ｊ３、Ｊ４では共に正極性になる。
【０１９８】
従って、走査線の本数Ｍが偶数である表示パネルを、図１７に示すような本実施形態の駆動方法で駆動すると、次のような問題が生じることが判明した。
【０１９９】
例えば図２４の第Ｍ−１の走査期間（第Ｍ−１の走査線が選択される期間）は、ＶＣＯＭがＶＣ１になっており、ＶＣ１は階調電圧よりも低いため、液晶素子の印加電圧が正極性の期間Ｔ１になる。また、最終の第Ｍの走査期間（第Ｍの走査線が選択される期間）は、ＶＣＯＭがＶＣ２になっており、ＶＣ２は階調電圧よりも高いため、液晶素子の印加電圧が負極性の期間Ｔ２になる。また、次のフレームの最初の第１の走査期間（第１の走査線が選択される期間）は、ＶＣＯＭがＶＣ１になっているため、液晶素子の印加電圧が負極性の期間Ｔ２になる。
【０２００】
即ち図２４では、第Ｍの走査期間と次のフレームの第１の走査期間は、共に負極性の期間Ｔ２になっており、第Ｍの走査期間から次の第１の走査期間に切り替わっても、Ｋ１に示すようにＶＣＯＭはＶＣ２のままであり、極性反転されない。また、第Ｍの走査期間でも第１の走査期間でも、データ線はＮ型の演算増幅器ＯＰ２で駆動されることになる。
【０２０１】
このように図２４のＫ１では、ＶＣＯＭ自体が極性反転されないため、Ｋ２に示すように演算増幅回路の出力がハイインピーダンス状態なっても、データ線Ｓの電圧レベルは変化しないことになる。即ち図１７のＢ１１ではＶＣＯＭが極性反転されることで、Ｂ１３に示すようにデータ線の電圧レベルがＶＳＳ側に変化したが、図２４のＫ１の場合にはデータ線の電圧レベルは変化しない。
【０２０２】
従って、その後の第１の走査期間においては、データ線の電圧レベルを変化させる方向が階調レベルに依存してしまい（図５のＡ１〜Ａ４参照）、１つの方向に特定できない。このため、この第１の走査期間において、図２４のＫ３に示すようにＮ型の演算増幅器ＯＰ２でデータ線を駆動すると、階調レベルに応じた電圧レベルに設定するまでに長時間を要してしまう事態が生じる。即ち、データ線の電圧レベルを変化させる方向がＶＤＤ側であった場合には、電流供給能力が低い図９の電流源ＩＳ２２でデータ線を駆動しなければならないからである。
【０２０３】
そこで本実施形態では、第Ｍの走査期間と第１の走査期間の間に、仮想（ダミー）走査期間を挿入する手法を採用している。
【０２０４】
より具体的には、まず前提として、図２３に示すような走査ライン反転駆動（当該走査期間でのＶＣＯＭの電圧レベルを、前の走査期間とは異なる電圧レベルに設定する反転駆動）により表示パネル（電気光学装置）を駆動する。
【０２０５】
そして図２５のＬ１に示すように、第Ｍ（Ｍは偶数）の走査期間においては、ＶＣＯＭをＶＣ２（広義には、ＶＣ１、ＶＣ２のいずれか一方の電圧レベル）に設定して駆動を行う。
【０２０６】
次に図２５のＬ２に示すように、第Ｍの走査期間の次に仮想（ダミー）走査期間を設け、この仮想走査期間では、ＶＣＯＭをＶＣ１（広義には、前記一方とは異なる他方の電圧レベル）に設定して駆動を行う。即ちＶＣＯＭを極性反転する。
【０２０７】
次に図２５のＬ３に示すように、仮想走査期間の次の第１の走査期間においては、ＶＣＯＭをＶＣ２（広義には、前記一方の電圧レベル）に設定して駆動を行う。
【０２０８】
また、このようなＶＣＯＭの電圧レベルの切り替えに応じて、図２５のＬ４、Ｌ５、Ｌ６に示すように、演算増幅器もＯＰ１（Ｐ型）からＯＰ２（Ｎ型），ＯＰ２からＯＰ１、ＯＰ１からＯＰ２というように順次切り替える。即ち前の走査期間とは異なる演算増幅器を用いて、当該走査期間での駆動を行う。
【０２０９】
更に、ＶＣＯＭの電圧レベルの切り替えの際に、演算増幅回路の出力（データ線）をハイインピーダンス状態に設定する。
【０２１０】
このようにすれば、図２４では、Ｋ１でＶＣＯＭが極性反転しなかったのに対して、図２５では、Ｌ１、Ｌ２、Ｌ３に示すようにＶＣＯＭが常に極性反転するようになる。従って、図１７のＢ３、Ｂ１３に示すように、寄生容量ＣＰＡを積極利用してデータ線の電圧レベルを駆動前に変化させることが可能になる。この結果、図１７のＢ５、Ｂ１５に示すように、階調レベルに依存せずに、電圧レベルの変化方向が１つの方向に特定されるようになり、消費電力の少ないＡ級の演算増幅器ＯＰ１、ＯＰ２を使用できるようになる。この結果、液晶装置の低消費電力化を図れる。
【０２１１】
なお図２５の仮想走査期間においては、その期間の極性に応じた演算増幅器でデータ線を駆動することになる。例えば図２５のＬ２では、正極性の期間Ｔ１であるため、ＶＤＤ側に電圧レベルを変化させる能力が高いＰ型の演算増幅器ＯＰ１でデータ線を駆動する。逆に、仮想走査期間が負極性の期間Ｔ２である場合には、ＶＳＳ側に電圧レベルを変化させる能力が高いＮ型の演算増幅器ＯＰ２でデータ線を駆動することになる。
【０２１２】
また、仮想走査期間においては、図１の走査線駆動回路３０は、走査線Ｇ１〜ＧＭの駆動は行わず、仮想的な走査線を仮想駆動することになる。
【０２１３】
より具体的には、例えば走査線の本数Ｍが２２８本の場合には、図１のコントローラ３０が、図３のイネーブル入出力信号ＥＩＯを、２２８走査期間毎ではなく、２２９走査期間毎にシフトレジスタ３２に入力する。このようにすれれば、第Ｍの走査期間の次の仮想走査期間においては、シフトレジスタ３２内にはＥＩＯが存在しなくなり、実体的な走査線の駆動は行われないようになる。
【０２１４】
なお、図２５のように仮想走査期間を設ける手法は、１フレームが複数の駆動フィールドに分割されているような駆動方法にも適用可能である。
【０２１５】
また図２５の手法は、演算増幅回路の出力に付加的なトランジスタ（例えばプリチャージ用トランジスタ）を設けて、駆動前にデータ線の電圧レベルを変化させる駆動方法にも適用可能である。
【０２１６】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２１７】
例えば本実施形態では、ＴＦＴを用いたアクティブマトリクス型液晶装置に本発明を適用した場合について説明したが、本発明が適用される液晶装置はこれに限定されない。
【０２１８】
また、演算増幅回路の構成も本実施形態で説明した構成に限定されるものではない。
【０２１９】
また、本発明は、液晶装置（ＬＣＤパネル）に限らず、エレクトロルミネッセンス（ＥＬ）装置、有機ＥＬ装置、プラズマディスプレイ装置にも適用可能である。
【０２２０】
また、本発明は、走査ライン反転駆動に限らず、他の反転駆動方式にも適用可能である。
【０２２１】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【図１】液晶装置の構成例を示すブロック図である。
【図２】データ線駆動回路の構成例を示すブロック図である。
【図３】走査線駆動回路の構成例を示すブロック図である。
【図４】液晶装置における種々の反転駆動方式について説明するための図である。
【図５】対向電極、データ線の電圧レベルの変化について示すタイミング波形図である。
【図６】ＡＢ級の演算増幅回路の構成例を示す図である。
【図７】図７（Ａ）、（Ｂ）は、ＶＣＯＭの切り替えに応じて演算増幅器を切り替える手法について説明するための図である。
【図８】Ｐ型の演算増幅器の構成例を示す図である。
【図９】Ｎ型の演算増幅器の構成例を示す図である。
【図１０】ＶＣＯＭの切り替え時に演算増幅回路の出力をハイインピーダンス状態に設定する手法について説明するための図である。
【図１１】図１１（Ａ）、（Ｂ）も、ＶＣＯＭの切り替え時に演算増幅回路の出力をハイインピーダンス状態に設定する手法について説明するための図である。
【図１２】図１２（Ａ）、（Ｂ）は、蓄積容量方式、付加容量方式について説明するための図である。
【図１３】対向電極、データ線、走査線の電圧レベルの変化について示すタイミング波形図である。
【図１４】対向電極とデータ線の間の寄生容量について説明するための図である。
【図１５】対向電極とデータ線の間の寄生容量について説明するための図である。
【図１６】寄生容量によるデータ線の電圧レベルの変化について説明するための図である。
【図１７】本実施形態の駆動方法について説明するためのタイミング波形図である。
【図１８】演算増幅回路の詳細な構成例について示す図である。
【図１９】図１９（Ａ）、（Ｂ）は、演算増幅回路の電流源をオン・オフ制御する手法について説明するためのタイミング波形図である。
【図２０】駆動トランジスタをオン・オフ制御する手法について説明するためのタイミング波形図である。
【図２１】図２１（Ａ）、（Ｂ）、（Ｃ）は、演算増幅回路の出力にクランプ回路を設ける手法について説明するための図である。
【図２２】図２２（Ａ）、（Ｂ）、（Ｃ）は、クランプ回路を設けることによる低消費電力化手法について説明するための図である。
【図２３】走査ライン反転駆動について説明するための図である。
【図２４】仮想走査期間を設けない場合の問題点について説明するためのタイミング波形図である。
【図２５】仮想走査期間を設ける手法について説明するためのタイミング波形図である。
【符号の説明】
Ｇ 走査線（ゲート線）
Ｓ データ線（ソース線）
ＴＦＴ 薄膜トランジスタ（スイッチング素子）
ＰＥ 画素電極
ＣＬ 液晶容量
ＣＳ 補助容量
ＶＣＯＭ 対向電極
ＯＰＣ 演算増幅回路
ＯＰ１ 第１の演算増幅器
ＯＰ２ 第２の演算増幅器
Ｔ１ 第１の期間
Ｔ２ 第２の期間
ＣＰＡ 寄生容量（対向電極、データ線間）
ＶＣ１ 第１の電圧レベル
ＶＣ２ 第２の電圧レベル
ＨＩＺ ハイインピーダンス状態
ＶＤＤ 第１の電源
ＶＳＳ 第２の電源
ＰＴ１３、ＮＴ２３ 駆動トランジスタ
ＩＳ１１、ＩＳ１２、ＩＳ２１、ＩＳ２２ 電流源
１０ 液晶装置（表示装置）
１２ 表示パネル（電気光学装置）
２０ データ線駆動回路（ソースドライバ）
２２ シフトレジスタ
２４ ラインラッチ
２６ ラインラッチ
２８ ＤＡＣ（データ電圧生成回路）
２９ 出力バッファ（演算増幅回路）
３０ 走査線駆動回路（ゲートドライバ）
３２ シフトレジスタ
３４ レベルシフタ
３６ 出力バッファ
４０ コントローラ
４２ 電源回路
５０ 差動部
５２ 出力部
６０ 差動部
６２ 出力部
７０ 選択回路
８０ クランプ回路
Claims (14)
- 複数の走査線と複数のデータ線と走査線及びデータ線により特定される画素電極とを有する電気光学装置の各データ線を駆動するための演算増幅回路であって、
第１及び第２の電源間の電圧範囲で動作する前記演算増幅回路の出力から第３の電源へと向かう方向を順方向とする第１のダイオードと、第４の電源から前記演算増幅回路の出力へと向かう方向を順方向とする第２のダイオードとを有し、前記演算増幅回路の出力を、前記電圧範囲より広い範囲の電圧範囲にクランプするクランプ回路を含み、
画素電極と電気光学物質を挟んで対向する対向電極の電圧レベルが第１の電圧レベルになる第１の期間と、対向電極の電圧レベルが第２の電圧レベルになる第２の期間との切り替わりの際の所与の期間において、演算増幅回路の出力がハイインピーダンス状態に設定され、
前記第１の電源をＶＤＤ、前記第２の電源をＶＳＳ、前記第３の電源をＶＤＤ´、前記第４の電源をＶＳＳ´、前記第１及び第２のダイオードの順方向電圧をＶＢＤとした場合に、ＶＤＤ＞ＶＤＤ´＞ＶＤＤ−ＶＢＤ、且つＶＳＳ＜ＶＳＳ´＜ＶＳＳ＋ＶＢＤであり、
前記第３の電源に流れ込んだ電荷を前記第１の電源に戻すように、或いは前記第４の電源に流れ込んだ電荷を前記第２の電源に戻すように、前記第１〜第４の電源が生成されることを特徴とする演算増幅回路。 - 請求項１において、
対向電極の電圧レベルが第１の電圧レベルになる第１の期間において、データ線を駆動する第１の演算増幅器と、
対向電極の電圧レベルが第２の電圧レベルになる第２の期間において、データ線を駆動する第２の演算増幅器とを含むことを特徴とする演算増幅回路。 - 請求項２において、
前記第１の演算増幅器が、
差動部と、
前記差動部の出力に基づきゲート電極が制御される第１導電型の第１の駆動トランジスタを有する出力部とを含み、
前記第２の演算増幅器が、
差動部と、
前記差動部の出力に基づきゲート電極が制御される第２導電型の第２の駆動トランジスタを有する出力部とを含むことを特徴とする演算増幅回路。 - 請求項１乃至３のいずれかにおいて、
対向電極の電圧レベルが第１の電源側の第２の電圧レベルから第２の電源側の第１の電圧レベルに変化する際の所与の期間において、演算増幅回路の出力がハイインピーダンス状態に設定されることで、対向電極とデータ線との間の寄生容量による容量結合により、演算増幅回路の出力に接続されるデータ線の電圧レベルが第２の電源側に変化し、
対向電極の電圧レベルが第２の電源側の第１の電圧レベルから第１の電源側の第２の電圧レベルに変化する際の所与の期間において、演算増幅回路の出力がハイインピーダンス状態に設定されることで、対向電極とデータ線との間の寄生容量による容量結合により、演算増幅回路の出力に接続されるデータ線の電圧レベルが第１の電源側に変化することを特徴とする演算増幅回路。 - 請求項４において、
第２の電源側に変化したデータ線の電圧レベルを第１の電源側に変化させ、階調レベルに対応した電圧レベルに設定する第１の演算増幅器と、
第１の電源側に変化したデータ線の電圧レベルを第２の電源側に変化させ、階調レベルに対応した電圧レベルに設定する第２の演算増幅器とを含むことを特徴とする演算増幅回路。 - 請求項１において、
画素電極と電気光学物質を挟んで対向する対向電極の電圧レベルが第１の電圧レベルになる第１の期間において、データ線を駆動する第１の演算増幅器と、
対向電極の電圧レベルが第２の電圧レベルになる第２の期間において、データ線を駆動する第２の演算増幅器と、
前記第１の期間では前記第１の演算増幅器の出力を選択してデータ線に接続し、前記第２の期間では前記第２の演算増幅器の出力を選択してデータ線に接続する選択回路とを含み、
前記第１の演算増幅器の出力部が、
第１の電源側に設けられた第１導電型の第１の駆動トランジスタと、
第２の電源側に設けられた第１の電流源とを含み、
前記第２の演算増幅器の出力部が、
前記第２の電源側に設けられた第２導電型の第２の駆動トランジスタと、
前記第１の電源側に設けられた第２の電流源とを含み、
前記選択回路の出力が前記第１、第２の期間の切り替わりの際の所与の期間においてハイインピーダンス状態に設定された状態で、対向電極の電圧レベルが第１の電源側の第２の電圧レベルから第２の電源側の第１の電圧レベルに変化し、対向電極とデータ線との間の寄生容量による容量結合によりデータ線の電圧レベルが第２の電源側に変化した場合に、
前記選択回路が前記第１の演算増幅器の出力を前記データ線に接続し、前記第１の駆動トランジスタがオンにされた該第１の演算増幅器が階調レベルに対応した電圧レベルに基づいて該データ線を駆動し、
前記選択回路の出力が前記所与の期間においてハイインピーダンス状態に設定された状態で、対向電極の電圧レベルが第２の電源側の第１の電圧レベルから第１の電源側の第２の電圧レベルに変化し、対向電極とデータ線との間の寄生容量による容量結合によりデータ線の電圧レベルが第１の電源側に変化した場合に、
前記選択回路が前記第２の演算増幅器の出力を前記データ線に接続し、前記第２の駆動トランジスタがオンにされた該第２の演算増幅器が階調レベルに対応した電圧レベルに基づいて該データ線を駆動することを特徴とする演算増幅回路。 - 請求項６において、
前記選択回路の出力が前記第１、第２の期間の切り替わりの際の所与の期間においてハイインピーダンス状態に設定された状態で、対向電極の電圧レベルが第１の電源側の第２の電圧レベルから第２の電源側の第１の電圧レベルに変化し、対向電極とデータ線との間の寄生容量による容量結合によりデータ線の電圧レベルが第２の電源側に変化した場合に、
前記第１の駆動トランジスタがオフにされ前記第１の電流源により前記第１の演算増幅器の出力の電圧レベルを第２の電源側に変化させた後に、前記選択回路が前記第１の演算増幅器の出力を前記データ線に接続し、前記第１の駆動トランジスタがオンにされた該第１の演算増幅器が階調レベルに対応した電圧レベルに基づいて該データ線を駆動し、
前記選択回路の出力が前記所与の期間においてハイインピーダンス状態に設定された状態で、対向電極の電圧レベルが第２の電源側の第１の電圧レベルから第１の電源側の第２の電圧レベルに変化し、対向電極とデータ線との間の寄生容量による容量結合によりデータ線の電圧レベルが第１の電源側に変化した場合に、
前記第２の駆動トランジスタがオフにされ前記第２の電流源により前記第２の演算増幅器の出力の電圧レベルを第１の電源側に変化させた後に、前記選択回路が前記第２の演算増幅器の出力を前記データ線に接続し、前記第２の駆動トランジスタがオンにされた該第２の演算増幅器が階調レベルに対応した電圧レベルに基づいて該データ線を駆動することを特徴とする演算増幅回路。 - 請求項６又は７において、
前記第１の演算増幅器が、
差動部と、
前記差動部の出力に基づきゲート電極が制御される前記第１の駆動トランジスタを有する出力部とを含み、
前記第２の演算増幅器が、
差動部と、
前記差動部の出力に基づきゲート電極が制御される前記第２の駆動トランジスタを有する出力部とを含むことを特徴とする演算増幅回路。 - 請求項６乃至８のいずれかにおいて、
前記第１の期間では、
前記第２の演算増幅器の差動部が含む電流源に流れる電流が制限又はオフにされる一方で、前記第２の演算増幅器の出力部が含む電流源に流れる電流は制限又はオフにされず、
前記第２の期間では、
前記第１の演算増幅器の差動部が含む電流源に流れる電流が制限又はオフにされる一方で、前記第１の演算増幅器の出力部が含む電流源に流れる電流は制限又はオフにされないことを特徴とする演算増幅回路。 - 請求項６乃至９のいずれかにおいて、
前記第１の演算増幅器がデータ線を駆動する前の所与の期間において、該第１の演算増幅器の出力部が含む前記第１の駆動トランジスタのゲート電極の電圧レベルが、該第１の駆動トランジスタをオフにする電圧レベルに設定され、
前記第２の演算増幅器がデータ線を駆動する前の所与の期間において、該第２の演算増幅器の出力部が含む前記第２の駆動トランジスタのゲート電極の電圧レベルが、該第２の駆動トランジスタをオフにする電圧レベルに設定されることを特徴とする演算増幅回路。 - 複数の走査線と複数のデータ線と走査線及びデータ線により特定される画素電極とを有する電気光学装置を駆動するための駆動回路であって、
各データ線毎に設けられた請求項１乃至１０のいずれかの演算増幅回路と、
各データ線毎に設けられ、前記演算増幅回路によりインピーダンス変換されるデータ電圧を生成するデータ電圧生成回路とを含むことを特徴とする駆動回路。 - 複数の走査線と複数のデータ線と走査線及びデータ線により特定される画素電極とを有する電気光学装置を駆動するための駆動方法であって、
画素電極と電気光学物質を挟んで対向する対向電極の電圧レベルが第１の電圧レベルになる第１の期間と、対向電極の電圧レベルが第２の電圧レベルになる第２の期間との切り替わりの際の所与の期間において、データ線をハイインピーダンス状態に設定し、
第１及び第２の電源間の電圧範囲で動作する前記演算増幅回路の出力から第３の電源へと向かう方向を順方向とする第１のダイオードと第４の電源から前記演算増幅回路の出力へと向かう方向を順方向とする第２のダイオードとを有するクランプ回路により、前記演算増幅回路の出力を、前記電圧範囲より広い範囲の電圧範囲にクランプし、
前記第１の電源をＶＤＤ、前記第２の電源をＶＳＳ、前記第３の電源をＶＤＤ´、前記第４の電源をＶＳＳ´、前記第１及び第２のダイオードの順方向電圧をＶＢＤとした場合に、ＶＤＤ＞ＶＤＤ´＞ＶＤＤ−ＶＢＤ、且つＶＳＳ＜ＶＳＳ´＜ＶＳＳ＋ＶＢＤであり、
前記第３の電源に流れ込んだ電荷を前記第１の電源に戻すように、或いは前記第４の電源に流れ込んだ電荷を前記第２の電源に戻すように、前記第１〜第４の電源が生成されることを特徴とする駆動方法。 - 請求項１２において、
対向電極の電圧レベルが第１の電源側の第２の電圧レベルから第２の電源側の第１の電圧レベルに変化する際の所与の期間において、データ線をハイインピーダンス状態に設定することで、対向電極とデータ線との間の寄生容量による容量結合により、データ線の電圧レベルを第２の電源側に変化させ、
対向電極の電圧レベルが第２の電源側の第１の電圧レベルから第１の電源側の第２の電圧レベルに変化する際の所与の期間において、データ線をハイインピーダンス状態に設定することで、対向電極とデータ線との間の寄生容量による容量結合により、データ線の電圧レベルを第１の電源側に変化させることを特徴とする駆動方法。 - 請求項１３において、
第２の電源側に変化したデータ線の電圧レベルを第１の電源側に変化させ、階調レベルに対応した電圧レベルに設定し、
第１の電源側に変化したデータ線の電圧レベルを第２の電源側に変化させ、階調レベルに対応した電圧レベルに設定することを特徴とする駆動方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001168519A JP3820918B2 (ja) | 2001-06-04 | 2001-06-04 | 演算増幅回路、駆動回路、及び駆動方法 |
| US10/155,972 US7006070B2 (en) | 2001-06-04 | 2002-05-29 | Operational amplifier circuit, driving circuit, and driving method |
| TW091111762A TWI231468B (en) | 2001-06-04 | 2002-05-31 | Operational amplifier circuit, driving circuit and driving method |
| DE60218781T DE60218781T2 (de) | 2001-06-04 | 2002-06-03 | Operationelle Verstärkerschaltung, Treiberschaltung und -Verfahren |
| EP02012195A EP1265216B1 (en) | 2001-06-04 | 2002-06-03 | Operational amplifier circuit, driving circuit and driving method |
| CNB021222576A CN1183405C (zh) | 2001-06-04 | 2002-06-04 | 运算放大电路、驱动电路、及驱动方法 |
| KR10-2002-0031277A KR100523884B1 (ko) | 2001-06-04 | 2002-06-04 | 연산 증폭 회로, 구동 회로, 및 구동 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001168519A JP3820918B2 (ja) | 2001-06-04 | 2001-06-04 | 演算増幅回路、駆動回路、及び駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002366105A JP2002366105A (ja) | 2002-12-20 |
| JP3820918B2 true JP3820918B2 (ja) | 2006-09-13 |
Family
ID=19010737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001168519A Expired - Fee Related JP3820918B2 (ja) | 2001-06-04 | 2001-06-04 | 演算増幅回路、駆動回路、及び駆動方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7006070B2 (ja) |
| EP (1) | EP1265216B1 (ja) |
| JP (1) | JP3820918B2 (ja) |
| KR (1) | KR100523884B1 (ja) |
| CN (1) | CN1183405C (ja) |
| DE (1) | DE60218781T2 (ja) |
| TW (1) | TWI231468B (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3791354B2 (ja) * | 2001-06-04 | 2006-06-28 | セイコーエプソン株式会社 | 演算増幅回路、駆動回路、及び駆動方法 |
| JP3871659B2 (ja) * | 2003-06-25 | 2007-01-24 | ローム株式会社 | 電源回路 |
| KR100767583B1 (ko) * | 2003-12-29 | 2007-10-17 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 구동회로 |
| JP4049140B2 (ja) * | 2004-09-03 | 2008-02-20 | セイコーエプソン株式会社 | インピーダンス変換回路、駆動回路及び制御方法 |
| CN100389449C (zh) * | 2005-02-18 | 2008-05-21 | 奇景光电股份有限公司 | 源极驱动器及其驱动方法 |
| JP4419897B2 (ja) * | 2005-03-30 | 2010-02-24 | エプソンイメージングデバイス株式会社 | 液晶表示装置の駆動法、液晶表示装置及び電子機器 |
| JP4887657B2 (ja) * | 2005-04-27 | 2012-02-29 | 日本電気株式会社 | アクティブマトリクス型表示装置及びその駆動方法 |
| JP4840908B2 (ja) * | 2005-12-07 | 2011-12-21 | ルネサスエレクトロニクス株式会社 | 表示装置駆動回路 |
| KR100806122B1 (ko) | 2006-05-02 | 2008-02-22 | 삼성전자주식회사 | 소스 구동회로, 데이터 라인 구동 방법 및 액정 표시 장치 |
| KR101361083B1 (ko) * | 2006-10-23 | 2014-02-13 | 삼성디스플레이 주식회사 | 데이터 구동 장치와 이를 포함하는 액정 표시 장치 및 액정표시 장치의 구동 방법 |
| TWI345093B (en) * | 2006-11-10 | 2011-07-11 | Chimei Innolux Corp | Method of manufacturing liquid crystal display |
| JP4873760B2 (ja) * | 2007-03-16 | 2012-02-08 | シャープ株式会社 | 液晶表示装置およびその駆動方法 |
| US9196206B2 (en) * | 2007-04-26 | 2015-11-24 | Sharp Kabushiki Kaisha | Liquid crystal display |
| CN101329484B (zh) * | 2007-06-22 | 2010-10-13 | 群康科技(深圳)有限公司 | 液晶显示装置之驱动电路及其驱动方法 |
| CN101471048B (zh) * | 2007-12-27 | 2011-04-20 | 比亚迪股份有限公司 | 一种tft-lcd驱动电路及液晶显示装置 |
| JP5010030B2 (ja) * | 2008-07-04 | 2012-08-29 | パナソニック株式会社 | 表示装置及びその制御方法 |
| JP5266084B2 (ja) * | 2009-02-17 | 2013-08-21 | ルネサスエレクトロニクス株式会社 | 過電流保護回路 |
| JP4883113B2 (ja) * | 2009-03-06 | 2012-02-22 | セイコーエプソン株式会社 | 集積回路装置、電気光学装置及び電子機器 |
| JP5775357B2 (ja) * | 2010-05-21 | 2015-09-09 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP5679172B2 (ja) * | 2010-10-29 | 2015-03-04 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
| US8878608B2 (en) * | 2011-11-03 | 2014-11-04 | Mediatek Inc. | Comparator and amplifier |
| KR102052644B1 (ko) | 2013-05-27 | 2020-01-09 | 삼성디스플레이 주식회사 | 표시 장치 및 그 구동 방법 |
| TWI508049B (zh) * | 2013-07-29 | 2015-11-11 | Himax Tech Ltd | 源極驅動器 |
| CN107507588A (zh) * | 2017-08-28 | 2017-12-22 | 惠科股份有限公司 | 显示面板的驱动电路及驱动方法 |
| US10878738B1 (en) | 2019-07-30 | 2020-12-29 | Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Display product and drive chip for driving display panel |
| CN110491344B (zh) * | 2019-07-30 | 2020-11-06 | 武汉华星光电半导体显示技术有限公司 | 用于驱动显示面板的驱动芯片及显示产品 |
| US11196397B2 (en) * | 2019-12-31 | 2021-12-07 | Novatek Microelectronics Corp. | Current integrator for OLED panel |
| KR20220012546A (ko) * | 2020-07-23 | 2022-02-04 | 주식회사 엘엑스세미콘 | 디스플레이 구동 장치 |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5898762A (en) | 1985-07-10 | 1999-04-27 | Ronald A. Katz Technology Licensing, L.P. | Telephonic-interface statistical analysis system |
| JPS62218943A (ja) | 1986-03-19 | 1987-09-26 | Sharp Corp | 液晶表示装置 |
| US4866349A (en) | 1986-09-25 | 1989-09-12 | The Board Of Trustees Of The University Of Illinois | Power efficient sustain drivers and address drivers for plasma panel |
| US5059921A (en) | 1990-07-27 | 1991-10-22 | Motorola Inc. | Amplifier having two operating modes |
| JP2695981B2 (ja) * | 1990-10-05 | 1998-01-14 | 株式会社東芝 | 液晶表示器駆動電源回路 |
| JPH0523676A (ja) | 1991-07-25 | 1993-02-02 | Konica Corp | 廃液の処理方法および装置 |
| JP3088821B2 (ja) | 1992-03-18 | 2000-09-18 | 沖電気工業株式会社 | パワーオンリセット回路 |
| JP2872511B2 (ja) * | 1992-12-28 | 1999-03-17 | シャープ株式会社 | 表示装置の共通電極駆動回路 |
| US5361041A (en) * | 1993-06-17 | 1994-11-01 | Unitrode Corporation | Push-pull amplifier |
| JP3329077B2 (ja) | 1993-07-21 | 2002-09-30 | セイコーエプソン株式会社 | 電源供給装置、液晶表示装置及び電源供給方法 |
| JPH07281640A (ja) | 1994-04-11 | 1995-10-27 | Oki Electric Ind Co Ltd | アクティブマトリクス型液晶ディスプレイの階調駆動方法及びアクティブマトリクス型液晶ディスプレイ |
| JPH07281639A (ja) | 1994-04-11 | 1995-10-27 | Oki Electric Ind Co Ltd | アクティブマトリクス型液晶ディスプレイの階調駆動方法及びアクティブマトリクス型液晶ディスプレイ |
| US5528256A (en) * | 1994-08-16 | 1996-06-18 | Vivid Semiconductor, Inc. | Power-saving circuit and method for driving liquid crystal display |
| DE69413235T2 (de) | 1994-10-31 | 1999-01-28 | St Microelectronics Srl | In verschiedene Konfigurationen umschaltbarer Operationsverstärker |
| JP3322327B2 (ja) * | 1995-03-14 | 2002-09-09 | シャープ株式会社 | 駆動回路 |
| JPH08272339A (ja) * | 1995-04-04 | 1996-10-18 | Hitachi Ltd | 液晶表示装置 |
| JPH09230829A (ja) | 1996-02-26 | 1997-09-05 | Oki Electric Ind Co Ltd | ソースドライバの出力回路 |
| JP3435292B2 (ja) * | 1996-08-29 | 2003-08-11 | 富士通株式会社 | オペアンプ回路 |
| US5850139A (en) * | 1997-02-28 | 1998-12-15 | Stmicroelectronics, Inc. | Load pole stabilized voltage regulator circuit |
| KR100284024B1 (ko) | 1997-07-29 | 2001-03-02 | 윤종용 | 저전압 씨모오스 연산 증폭기 회로 및 그것을 구비한 샘플 앤드 홀드 회로 |
| JP3613940B2 (ja) * | 1997-08-29 | 2005-01-26 | ソニー株式会社 | ソースフォロワ回路、液晶表示装置および液晶表示装置の出力回路 |
| JP3228411B2 (ja) | 1998-03-16 | 2001-11-12 | 日本電気株式会社 | 液晶表示装置の駆動回路 |
| JP3622516B2 (ja) | 1998-07-10 | 2005-02-23 | カシオ計算機株式会社 | 液晶駆動装置 |
| JP3914639B2 (ja) * | 1998-07-13 | 2007-05-16 | 株式会社アドバンスト・ディスプレイ | 液晶表示装置 |
| JP3317263B2 (ja) * | 1999-02-16 | 2002-08-26 | 日本電気株式会社 | 表示装置の駆動回路 |
| JP3527168B2 (ja) * | 1999-06-02 | 2004-05-17 | シャープ株式会社 | 液晶表示装置 |
| JP2001004974A (ja) * | 1999-06-18 | 2001-01-12 | Sanyo Electric Co Ltd | 液晶駆動回路 |
| JP2001125543A (ja) * | 1999-10-27 | 2001-05-11 | Nec Corp | 液晶駆動回路 |
| JP3791355B2 (ja) | 2001-06-04 | 2006-06-28 | セイコーエプソン株式会社 | 駆動回路、及び駆動方法 |
| JP3791354B2 (ja) | 2001-06-04 | 2006-06-28 | セイコーエプソン株式会社 | 演算増幅回路、駆動回路、及び駆動方法 |
-
2001
- 2001-06-04 JP JP2001168519A patent/JP3820918B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-29 US US10/155,972 patent/US7006070B2/en not_active Expired - Fee Related
- 2002-05-31 TW TW091111762A patent/TWI231468B/zh not_active IP Right Cessation
- 2002-06-03 EP EP02012195A patent/EP1265216B1/en not_active Expired - Fee Related
- 2002-06-03 DE DE60218781T patent/DE60218781T2/de not_active Expired - Lifetime
- 2002-06-04 CN CNB021222576A patent/CN1183405C/zh not_active Expired - Fee Related
- 2002-06-04 KR KR10-2002-0031277A patent/KR100523884B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US20020180717A1 (en) | 2002-12-05 |
| CN1389842A (zh) | 2003-01-08 |
| JP2002366105A (ja) | 2002-12-20 |
| TWI231468B (en) | 2005-04-21 |
| EP1265216B1 (en) | 2007-03-14 |
| EP1265216A2 (en) | 2002-12-11 |
| US7006070B2 (en) | 2006-02-28 |
| CN1183405C (zh) | 2005-01-05 |
| KR100523884B1 (ko) | 2005-10-26 |
| KR20020092825A (ko) | 2002-12-12 |
| EP1265216A3 (en) | 2004-01-02 |
| DE60218781T2 (de) | 2007-12-06 |
| DE60218781D1 (de) | 2007-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3791355B2 (ja) | 駆動回路、及び駆動方法 | |
| JP3791354B2 (ja) | 演算増幅回路、駆動回路、及び駆動方法 | |
| JP3820918B2 (ja) | 演算増幅回路、駆動回路、及び駆動方法 | |
| JP3520418B2 (ja) | 演算増幅回路、駆動回路及び演算増幅回路の制御方法 | |
| JP5045318B2 (ja) | 駆動回路、電気光学装置及び電子機器 | |
| JP4826383B2 (ja) | 電源回路、表示ドライバ、電気光学装置及び電子機器 | |
| US20080084408A1 (en) | Gate driver, electro-optical device, electronic instrument, and drive method | |
| US8558852B2 (en) | Source driver, electro-optical device, and electronic instrument | |
| JP4543964B2 (ja) | コモン電圧生成回路、電源回路、表示ドライバ及び表示装置 | |
| JP3888350B2 (ja) | 演算増幅器及びこれを用いた駆動回路 | |
| JP4858250B2 (ja) | コモン電圧生成回路、電源回路、表示ドライバ及びコモン電圧生成方法 | |
| JP2008083286A (ja) | 負荷測定装置、駆動回路、電気光学装置及び電子機器 | |
| JP2007114682A (ja) | 対向電極電圧生成回路、電源回路、電気光学装置及び電子機器 | |
| JP2007114559A (ja) | 対向電極電圧生成回路、電源回路、電気光学装置及び電子機器 | |
| JP2010117576A (ja) | 集積回路装置、電気光学装置及び電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040115 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050621 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050809 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060314 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060508 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060508 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060530 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060612 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130630 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130630 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |