KR101548674B1 - 3차원 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 메모리 장치 및 그 제조 방법이 제공된다. 3차원 반도체 메모리 장치는 서로 이격된 제 1 콘택 영역 및 제 2 콘택 영역을 포함하는 기판 및 차례로 적층된 복수의 도전 패턴들을 포함하되, 도전 패턴들 각각은, 기판의 상부면에 평행한 배선부 및 기판의 상부면을 관통하는 방향을 따라, 배선부의 일단으로부터 연장되는 콘택 연장부를 포함하고, 도전 패턴들 중의 적어도 하나의 콘택 연장부는 제 1 콘택 영역에 배치되고, 상기 도전라인들 중 적어도 다른 하나의 콘택 연장부는 제 2 콘택 영역에 배치된다.
3차원 구조, 도전 패턴, 콘택 연장부

Description

3차원 반도체 메모리 장치 및 그 제조 방법{Three dimensional semiconductor memory device and method for fabricating the same}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 3차원 구조의 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것 보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 고집적화가 용이한 3차원 반도체 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 고집적화가 용이한 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치는 서로 이격된 제 1 콘택 영역 및 제 2 콘택 영역을 포함하는 기판 및 차례로 적층된 복수의 도전 패턴들을 포함하되, 도전 패턴들 각각은, 기판의 상부면에 평행한 배선부 및 기판의 상부면을 관통하는 방향을 따라, 배선부의 일단으로부터 연장되는 콘택 연장부를 포함하고, 도전 패턴들 중의 적어도 하나의 콘택 연장부는 제 1 콘택 영역에 배치되고, 상기 도전라인들 중 적어도 다른 하나의 콘택 연장부는 제 2 콘택 영역에 배치된다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법은 제 1 및 제 2 콘택 영역들 사이에 셀 어레이 영역을 포함하는 기판을 준비하고, 기판과 평행한 바닥면 및 제 1 및 제 2 콘택 영역들 각각에 형성된 측벽들을 갖는 개구부를 형성하고, 차례로 적층된 복수의 도전막들을 포함하되, 도전막들 각각은, 기판의 상면과 평행한 배선부와, 배선부의 양단에서 상기 개구부의 측벽들 상으로 연장된 콘택 연장부들을 포함하고, 도전막들 각각에서 콘택 연장부들 중 어느 하나의 콘택 연장부를 리세스시켜 더미 연장부를 형성하되, 더미 연장부는 서로 다른 층에 배치된 상기 도전막들의 콘택 연장부들 사이에 형성되는 것을 포함한다.
본 발명의 3차원 반도체 메모리 장치에 따르면, 복수 개의 층들에 걸쳐 도전 패턴들이 적층된 구조에서, 홀수층 도전 패턴들의 콘택 연장부들과, 짝수층 도전 패턴들의 콘택 연장부들을 서로 다른 콘택 영역들에 배치함으로써, 콘택 연장부들과 직접 연결되는 콘택 플러그들 또는 배선들의 형성 마진을 확보할 수 있다. 이에 따라, 3차원 반도체 메모리 장치의 집적도를 향상시킬 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역과 콘택 영역을 포함한다. 메모리 셀 어레이 영역에는 3차원 구조의 메모리 셀들이 형성되며, 콘택 영역에는 메모리 셀들과 주변 회로를 연결하는 콘택 플러그들이 형성된다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 1을 참조하면, 기판(10)은 셀 어레이 영역(CAR)과, 셀 어레이 영역(CAR)의 둘레에 배치된 콘택 영역(CR1, CR2)을 포함한다. 콘택 영역은 셀 어레이 영역(CAR)의 일측에 위치하는 제 1 콘택 영역(CR1) 과, 셀 어레이 영역(CAR)의 타측에 위치하는 제 2 콘택 영역 (CR2)을 포함할 수 있다.
기판(10)의 콘택 영역 상에는 돌출 절연 패턴(11)이 배치된다. 돌출 절연 패턴(11)은 기판(10) 표면 일부를 노출시키는 개구부를 정의할 수 있다. 돌출 절연 패턴(11)은 기판(10)에 대해 수직한 측벽을 갖거나 경사진 측벽을 가질 수 있다. 돌출 절연 패턴(11)의 측벽들은 제 1 콘택 영역(CR1) 및 제 2 콘택 영역(CR2) 상에 각각 배치될 수 있다.
돌출 절연 패턴(11)에 의해 노출된 기판(10) 상에는 복수 개의 도전 패턴들(GL1~GL6) 이 서로 이격되어 적층된 게이트 구조체가 배치된다. 도전 패턴들(GL1~GL6) 사이에는 층간 절연막들이 형성된다.
도전 패턴들(GL1~GL6) 각각은, 셀 어레이 영역(CAR)에 배치되며 기판(10)과 평행한 배선부(IC)와, 콘택 영역(CR1, CR2)에 배치되며 기판(10)에 대해 경사진 콘택 연장부(CT)를 포함할 수 있다. 각각의 도전 패턴들(GL1~GL6)은 배선부(IC)의 제 1 단부로부터 연장된 콘택 연장부(CT)와, 배선부(IC)의 제 2 단부로부터 연장된 더미 연장부(DCT)를 포함할 수 있다.
콘택 연장부(CT)와 더미 연장부(DCT)는 서로 다른 길이를 갖는다. 일 실시예에 따르면, 더미 연장부(DCT)의 길이가 콘택 연장부(CT)의 길이보다 짧을 수 있다. 그리고, 콘택 연장부(CT)의 상면이 더미 연장부(DCT)의 상면보다 높을 수 있다. 콘택 연장부(CT)의 상면은 돌출 절연 패턴(11)의 상면과 동일한 높이에 배치될 수 있으며, 도전 패턴들(GL1~GL6)의 콘택 연장부들(CT)은 각각 콘택 플러그들(CP)과 연결된다. 더미 연장부(DCT)는 절연막(64) 및 층간 절연막(71)에 의해 상기 콘택 플러그(CP)로부터 전기적으로 분리된다.
도전 패턴들(GL1~GL6)의 배선부들(IC)은 기판(10)의 상부면으로부터 거리가 멀어질수록, 배선부들(IC)의 길이가 짧아질 수 있다. 도전 패턴들(GL1~GL6)의 배선부(IC)들의 간격은 층간 절연막의 두께에 의해 결정된다. 또한, 도전 패턴들(GL1~GL6)의 배선부들(IC)은 기판(10)의 상부면으로부터 거리가 멀어질수록, 콘택 연장부(CT)들은 돌출 절연 패턴(11)으로부터 이격될 수 있다. 그리고, 콘택 연장부(CT)들은 돌출 절연 패턴(11)의 측벽으로부터 멀어질수록, 콘택 연장부(CT)의 길이가 짧아질 수 있다.
도전 패턴들(GL1~GL6)의 콘택 연장부(CT)들의 상면들은 돌출 절연 패턴(11)의 상면과 실질적으로 동일한 높이에 위치하며, 도전 패턴들(GL1~GL6)의 더미 연장부(DCT)들의 상면들은 돌출 절연 패턴(11)의 상면보다 낮은 높이에 위치한다. 즉, 기판(10)의 상부면과 콘택 연장부(CT)들의 상부면들의 거리들은 실질적으로 동일할 수 있다. 또한, 기판(10)의 상부면과 더미 연장부(DCT)들의 상부면들의 거리들은 실질적으로 동일할 수 있다.
한편, 다른 실시예에 따르면, 도전 패턴들(GL1~GL6)의 더미 연장부(DCT)들의 상면들은 최상층 게이트 전극(GL6)의 상면 또는 바닥면과 동일한 높이에 위치할 수 있다. 다시 말해 배선부(IC)의 일 단부에 더미 연장부(DCT)가 연결되지 않을 수 있다. 이러한 경우, 최상층의 게이트 전극은 배선부(IC)와 콘택 연장부(CT)로 이루어질 수도 있다.
복수 개의 도전 패턴들(GL1~GL6)은, 제 1 및 제 2 콘택 영역들(CR1, CR2) 각각에서 콘택 연장부(CT)와 더미 연장부(DCT)가 교대로 배치되도록 적층된다. 상세하게, 홀수층에 배치된 도전 패턴들(GL1, GL3, GL5)의 콘택 연장부(CT)들은 제 1 콘택 영역(CR1)에 배치되며, 짝수층에 배치된 도전 패턴들(GL2, GL4, GL6)의 더미 연장부(DCT)들이 제 1 콘택 영역(CR1)에 배치될 수 있다. 마찬가지로, 홀수층에 배치된 도전 패턴들(GL1, GL3, GL5)의 더미 연장부(DCT)들은 제 2 콘택 영역(CR2)에 배치되며, 짝수층에 배치된 도전 패턴들(GL2, GL4, GL6)의 콘택 연장부(CT)들이 제 2 콘택 영역(CR2) 배치될 수 있다. 다시 말해, 제 1 콘택 영역(CR1)에서 홀수층의 도전 패턴들(GL1, GL3, GL5)의 콘택 연장부(CT)들 사이에 짝수층의 도전 패턴들(GL2, GL4, GL6)의 더미 연장부(DCT)들이 배치된다.
홀수층에 배치된 도전 패턴들(GL1, GL3, GL5)은 제 1 콘택 영역(CR1) 상에서 콘택 연장부(CT)들에 의해 콘택 플러그(CP)와 연결되며, 짝수층에 배치된 도전 패턴들(GL2, GL4, GL6)은 제 2 콘택 영역(CR2) 상에서 콘택 연장부(CT)들에 의해 콘택 플러그(CP)와 연결될 수 있다.
홀수층의 도전 패턴들(GL1, GL3, GL5)과 연결되는 콘택 플러그들(CP)과, 짝수층의 도전 패턴들(GL2, GL4, GL6)과 연결되는 콘택 플러그들(CP)은 서로 다른 콘택 영역 상에 배치된다.
각각의 콘택 연장부들(CT) 상에 형성된 콘택 플러그들(CP)은 배선 라인들(ICL)과 도전 패턴(GL1~GL6)을 전기적으로 연결한다. 배선 라인들(ICL)은 도전 패턴들(GL1~GL6)의 배선부들(IC)을 가로질러 배치될 수 있다. 다른 실시예에 따르면, 콘택 연장부(CT)들 상에 직접 배선 라인(ICL)이 형성될 수도 있다.
콘택 플러그들(CP)과 연결되지 않는 더미 연장부(DCT)들은 절연막(64)에 의해 커버된다. 그러므로, 절연막(64)의 두께가 a이고, 게이트 전극(GL1~GL6)의 두께가 b일 때, 도전 패턴들(GL1~GL6)의 배선부(IC)들의 간격은 a이지만, 콘택 플러그(CP)와 연결되는 도전 패턴들(GL1~GL6)의 콘택 연장부(CT)들 간의 간격은 2a+b가 될 수 있다. 따라서, 콘택 플러그들(CP)의 오정렬 마진(misalign margin)이 증가될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서, 셀 어레이 영역(CAR)에는 다양한 형태의 반도체 메모리 소자들이 형성될 수 있다. 이에 대해서는 뒤에서 자세히 설명하기로 한다.
도 2는 도 1에 도시된 3차원 반도체 메모리 장치의 변형 실시예를 나타낸다.
도 2를 참조하면, 기판(10)의 제 1 및 제 2 콘택 영역들(CR1, CR2) 상에 형 성된 돌출 절연 패턴(13)이 기판(10)에 대해 경사를 가질 수 있다. 즉, 돌출 절연 패턴(13)은 경사진 측벽을 가질 수 있다. 돌출 절연 패턴(13)의 측벽은 기판(10)에 대해 약 90도 내지 130도의 각도를 가질 수 있다.
돌출 절연 패턴(13)에 의해 기판(10) 상에 형성되는 도전 패턴들(GL1~GL6)의 콘택 연장부들(CT) 및 더미 연장부들(CT, DCT)은 배선부(IC)에 대해 경사지게 형성된다. 즉, 게이트 전극(GL1~GL6)은 배선부(IC)와 콘택 연장부(CT) 또는 더미 연장부(DCT) 사이에 약 90도 내지 130도의 각도(θ)를 가질 수 있다. 콘택 연장부들(CT) 및 더미 연장부들(DCT)이 경사지게 형성되므로, 콘택 플러그(CP)와 연결되는 콘택 연장부(CT)의 상부면의 면적은, 기판(10)에 대해 수직하게 형성된 콘택 연장부(CT)의 상부면의 면적보다 증가될 수 있다.
도 3 내지 도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명한다.
도 3을 참조하면, 셀 어레이 영역(CAR) 및 콘택 영역(CR1, CR2)을 포함하는 기판(10)을 준비하고, 도전 패턴이 형성될 영역을 한정하는 개구부(25)를 형성한다. 콘택 영역은 셀 어레이 영역(CAR) 일측의 제 1 콘택 영역(CR1)과, 셀 어레이 영역(CAR) 타측의 제 2 콘택 영역(CR2)을 포함할 수 있다.
일 실시예에 따르면, 개구부(25)는 기판(10) 상에 소정 두께의 절연막을 증착하는 단계와, 절연막을 패터닝하여 개구부(25)의 바닥면 및 측면들을 정의하는 돌출 절연 패턴(11)을 형성하는 단계를 포함할 수 있다. 다른 실시예에 따르면, 개구부(25)는 기판(10)을 소정 깊이 리세스시키는 패터닝 단계를 통해 형성될 수도 있다. 개구부(25)의 측벽들은 바닥면에 대해 약 90도 내지 130도의 기울기를 가질 수 있다.
도 4를 참조하면, 기판(10) 상에 제 1 박막들(31~36) 및 제 2 박막들(41~46)을 번갈아 적층하여 박막 구조체를 형성한다. 제 1 박막들은 제 2 박막들에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 이 때, 제 1 박막들(30) 및 제 2 박막들(40)은 기판(10)의 상면 및 돌출 절연 패턴(11)들의 표면을 따라 실질적으로 컨포말하게 형성될 수 있다. 다시 말해, 절연막(30) 및 도전막(40)은 기판(10)의 상면 및 돌출 절연 패턴(11)의 표면을 따라 실질적으로 균일한 두께로 증착될 수 있다. 이에 따라, 기판(10) 및 돌출 절연 패턴(11)의 프로파일과 실질적으로 동일한 프로파일을 갖는 제 1 박막들(30) 및 제 2 박막들(40)이 형성될 수 있다.
번갈아 적층된 제 1 박막들(30) 및 제 2 박막들(40)로 이루어진 박막 구조체는 셀 어레이 영역(CAR)에서 박막 구조체의 두께가 돌출 절연 패턴(11)의 높이보다 작도록 형성될 수 있다.
제 1 박막들(30) 및 제 2 박막들(40) 각각의 두께는 셀 어레이 영역(CAR)에 형성되는 메모리 셀들에 따라 달라질 수 있다. 또한, 박막 구조체의 두께를 줄이기 위해, 절연막(40)이 제 2 박막(40)보다 얇게 증착될 수 있다. 제 1 박막들(30)은 절연 물질로 형성될 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다. 제 2 박막들(40)은 도전 물질로 형성될 수 있으며, 예를 들어, 도핑된 다결정 실리콘막, 실리사이드막 및 금속막 중 적어도 어 느 하나로 형성될 수 있다. 다른 실시예에 따르면, 제 2 박막들(40)은 제 1 박막들(30)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수도 있다.
도 5를 참조하면, 박막 구조체의 상부를 평탄화하여, 돌출 절연 패턴(11)의 상면을 노출시킨다. 박막 구조체를 평탄화함에 따라, 돌출 절연 패턴(11) 상에 적층된 제 1 박막들(30) 및 제 2 박막들(40)이 제거될 수 있으며, 제 1 박막들(30) 및 제 2 박막들(40)이 개구부(25) 내에 한정되어 형성될 수 있다.
개구부(25) 내에 한정되어 형성된 제 2 박막들(40)은 기판(10)에 대해 평행한 배선부(IC)와, 돌출 절연 패턴(11)의 측벽들 상에 형성된 콘택 연장부(CT)들로 이루어질 수 있다. 다시 말해, 각각의 도전 패턴에서, 배선부(IC)의 양 단부로부터 연장되며, 동일한 길이를 갖는 콘택 연장부(CT)들이 형성될 수 있다. 그리고, 제 2 박막들(40)의 콘택 연장부(CT)들의 상면들은 평탄화 단계에 의해 실질적으로 동일한 높이에서 노출될 수 있다. 또한, 제 2 박막들(40)이 반복적으로 적층되어 있으므로, 제 2 박막(40)의 배선부(IC)가 기판(10)의 상면으로부터 멀어질수록 기판(10)과 평행한 배선부(IC)의 면적이 감소될 수 있다.
박막 구조체의 상부를 평탄화하는 것은, 박막 구조체 상에 박막 구조체의 단차를 매립하는 매립막(52)을 형성하는 단계와, 돌출 절연 패턴(11)의 상면이 노출될 때까지 박막 구조체를 평탄화하는 단계를 포함한다. 매립막(52)을 형성하는 단계에서, 매립막(52)은 갭필(gap fill) 특성이 우수한 절연물질로 형성될 수 있다. 예를 들어, 매립막(52)은 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), TEOS(Tetra ethly ortho silicate), USG(Undoped Silicate Glass), HDP(High Density Plasma) 또는 SOG(Spin On Glass)가 사용될 수 있다. 박막 구조체를 평탄화하는 단계는, 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 또는 에치 백(etch back) 공정이 이용될 수 있다.
한편, 다른 실시예에 따르면, 박막 구조체의 상부를 평탄화하기 전 또는 후에, 박막 구조체를 패터닝하여, 기판(10)을 노출시키는 라인 형태의 트렌치를 형성할 수 있다. 이 경우, 개구부(25) 내에 라인 형태의 박막 구조체가 형성될 수 있다.
도 6을 참조하면, 제 2 박막들(40)의 콘택 연장부(CT)들의 상면들을 선택적으로 노출시키는 마스크 패턴(54)을 형성한다. 상세하게, 마스크 패턴(54)은 제 1 콘택 영역(CR1)에서 짝수층에 형성된 제 2 박막들(40)의 콘택 연장부(CT)들의 상면들을 노출시키고, 제 2 콘택 영역(CR2)에서 홀수층에 형성된 제 2 박막들(40)의 콘택 연장부(CT)들의 상면들을 노출시킨다.
마스크 패턴(54)을 형성하는 단계는 콘택 연장부(CT)들의 표면이 노출된 박막 구조체 상에 마스크막을 형성하는 단계 및 마스크막을 패터닝하는 단계를 포함할 수 있다. 마스크막을 형성하는 단계에서, 마스크막은 포토레지스트막 또는 실리콘 질화막으로 형성될 수 있다. 마스크막을 패터닝하는 단계에서 미스얼라인에 의해 마스크 패턴(54)은 콘택 연장부(CT) 양측의 층간 절연막(30) 일부를 노출시킬 수도 있다.
도 7을 참조하면, 마스크 패턴(54)을 식각 마스크로 이용하여, 제 2 박막(40)의 콘택 연장부(CT)들을 선택적으로 식각함으로써, 일부 콘택 연장부(CT)들 에 리세스 영역(62)을 형성한다.
구체적으로, 제 1 콘택 영역(CR1)에서 짝수층에 배치된 제 2 박막들(40)의 콘택 연장부(CT)들이 리세스될 수 있으며, 제 2 콘택 영역(CR2)에서 홀수층에 배치된 제 2 박막들(40)의 콘택 연장부(CT)들이 리세스될 수 있다.
제 2 박막들(40)의 콘택 연장부(CT)들을 식각하는 단계는 절연막에 대해 식각 선택성을 갖는 식각 레서피가 이용될 수 있다. 콘택 연장부(CT)들의 상면을 리세스시키는 것은 최상층 배선부(IC)의 상면이 노출될 때까지 진행될 수 있다. 다른 실시예에 따르면, 제 2 박막(40)의 콘택 연장부(CT)들이 리세스될 때, 식각 레서피에 따라 콘택 연장부(CT) 양측의 제 1 박막들도 일부가 식각될 수 있다. 또 다른 실시예에서는, 제 2 박막(40)의 콘택 연장부(CT)들이 리세스될 때 인접한 제 1 박막들도 함께 리세스되어 양측 콘택 연장부(CT)들의 측벽이 노출될 수도 있다. 리세스 영역(62)을 형성 후 식각 마스크는 제거된다.
이와 같이, 리세스 영역(62)을 형성함에 따라, 도 7에 도시된 바와 같이, 제 1 또는 제 2 콘택 영역(CR1, CR2)에서 제 2 박막들(40a, 40b)의 콘택 연장부(CT)들이 번갈아 리세스될 수 있다. 즉, 배선부(IC)와, 길이가 서로 다르게 형성된 콘택 연장부(CT) 및 더미 연장부(DCT)들로 이루어진 제 2 박막 패턴(40a, 40b)이 복수 개 적층된 제 2 박막 패턴 구조체가 형성될 수 있다. 즉, 각각의 제 2 박막 패턴(40a, 40b)은 리세스되지 않은 콘택 연장부(CT)들과, 리세스된 더미 연장부(DCT)들로 이루어질 수 있다. 그리고, 짝수층에 배치된 제 2 박막들(40b)의 더미 연장부(DCT)가 제 1 콘택 영역(CR1)에 형성되며, 홀수층에 배치된 제 2 박막 들(40a)의 더미 연장부(CT)가 제 2 콘택 영역(CR2)에 형성된다.
도 8을 참조하면, 리세스된 더미 연장부(DCT)들 상에 절연막(64)을 매립하고, 콘택 연장부(CT)들의 상면이 노출될 때까지 절연막(64)을 평탄화시킨다. 절연막(64)을 리세스 영역 내에 매립함에 따라, 더미 연장부(DCT)들의 상면은 절연막(64)으로 커버될 수 있다. 또한, 리세스 영역(62) 형성시 노출된 콘택 연장부(CT)들의 측벽들도 절연막(64)으로 커버될 수 있다.
이후, 제 1 및 제 2 콘택 영역(CR1, CR2) 상에 도전 패턴들과 각각 연결되는 콘택 플러그들(CP)을 형성한다.
콘택 플러그들(CP)을 형성하는 단계는, 게이트 구조체(40a, 40b) 상에 층간 절연막을 형성하는 단계와, 콘택 홀들을 형성하는 단계 및 콘택 홀 내에 도전 물질을 채우는 단계를 포함할 수 있다. 층간 절연막(71)을 형성하는 단계는, 실리콘 산화막과 같은 절연 물질을 증착하는 단계를 포함할 수 있다. 콘택 홀들을 형성하는 단계는, 층간 절연막(71)을 노출시키는 마스크 패턴을 형성한 후, 이를 식각 마스크로 사용하여 층간 절연막(71)을 이방성 식각하는 단계를 포함할 수 있다. 콘택 홀들은 도전 패턴들의 콘택 연장부(CT)들의 상면을 노출시킨다. 그러므로, 제 1 콘택 영역(CR1)의 콘택 홀들은 홀수층 도전 패턴들의 콘택 연장부(CT)들을 노출시키며, 제 2 콘택 영역(CR2)의 콘택 홀들은 짝수층 게이트 전극의 콘택 연장부(CT)들을 노출시킬 수 있다. 콘택 홀 내에 도전 물질을 채우는 단계는, 콘택 홀들이 형성된 층간 절연막(71) 상에 콘택 물질을 증착한 뒤, 콘택 물질을 평탄화하는 단계를 포함할 수 있다.
도전 패턴들의 콘택 연장부(CT)들처럼, 콘택 플러그들(CP)도 제 1 및 제 2 콘택 영역(CR1, CR2)으로 나누어 형성된다. 그러므로, 제 1 또는 제 2 콘택 영역(CR1, CR2)에 형성되는 콘택 플러그들(CP)의 수가 반으로 감소될 수 있다.
한편, 일 실시예에서는 동일한 길이의 콘택 플러그들(CP)이 형성되는 것으로 설명하였으나, 도전 패턴과 연결되는 배선들의 배치 구조에 따라, 길이가 서로 다른 콘택 플러그들(CP)이 형성될 수도 있다.
콘택 플러그들(CP)을 형성한 후에는, 도 1에 도시된 바와 같이, 각각의 콘택 플러그들(CP) 상에 배선 라인들(ICL)을 형성한다. 콘택 플러그(CP)와 배선 라인(ICL) 사이에는 다른 콘택 플러그 및 배선 라인들이 형성될 수도 있다. 배선 라인들(ICL)은 도전 패턴들의 배선부(IC)들을 가로지르도록 형성될 수 있다.
다른 실시예에 따르면, 콘택 연장부들(CT) 상에 콘택 플러그들(CP)을 형성하는 단계가 생략될 수 있으며, 이 경우 콘택 연장부들(CT) 상에 직접 배선 라인(ICL)이 형성될 수 있다.
이하, 본 발명의 실시예들에서는 셀 어레이 영역(CAR)에 3차원 구조의 낸드형 플래시 메모리가 형성되는 것을 예로 들어 설명한다. 그러나, 본 발명은 이에 한정되지 않으며, 3차원 구조의 PRAM, RRAM 또는 MRAM 등 다양한 형태의 메모리 소자들이 형성될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 사시도이다.
도 9를 참조하면, 기판(10) 상에 중간 배선 구조체(200)가 배치된다. 중간 배선 구조체(200)는 차례로 그리고 반복적으로 적층된 절연막 패턴들(131, 132, 133, 134, 135) 및 중간 배선들(141, 142, 143, 144)을 포함할 수 있다. 중간 배선 구조체(200)의 측벽에는 적어도 하나의 반도체 패턴(65)이 배치되고, 반도체 패턴(65)과 중간 배선 구조체(200) 사이에는 정보 저장 패턴(55)이 배치될 수 있다. 반도체 패턴(65)과 기판(10) 사이에는 반도체 패턴(65)의 하부 영역들을 연결하는 하부 배선(20)이 배치되고, 중간 배선 구조체(200)의 상부에는 반도체 패턴(65)에 접속하는 상부 배선(75)이 배치될 수 있다.
기판(10)은 반도체, 도전성 물질 및 절연성 물질 중의 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 기판(10)은 단결정 구조의 실리콘막일 수 있으며, 하부 배선(20)은 기판(10) 내에 형성되는 불순물 확산 영역일 수 있다. 이 경우, 기판(10)과 하부 배선(20)으로 사용되는 불순물 확산 영역은 서로 다른 도전형을 가질 수 있다.
반도체 패턴(65)은 단결정 반도체 또는 다결정 반도체일 수 있다. 이때, 하부 배선(20)이 불순물 확산 영역인 경우, 반도체 패턴(65)은 하부 배선(20)과 다이오드를 구성하도록 하부 배선(20)과 다른 도전형을 가질 수 있다. 일 실시예에 따르면, 반도체 패턴(65)은 도핑되지 않은 상태의 반도체(intrinsic semiconductor)일 수도 있다.
한편, 하부 배선(20)은 도전성 물질로 형성될 수 있으며, 이 경우 다이오드와 같은 정류 소자를 구현하기 위해, 반도체 패턴(65)은 서로 다른 도전형을 갖는 적어도 두 부분들을 포함할 수 있다. 예를 들면, 중간 배선들(141~146) 주변에 배치되는 반도체 패턴(65)의 일부 영역(이하, 몸체부)(B)은 하부 배선(20)에 접촉하 는 반도체 패턴(65)의 다른 영역(소오스 영역)과, 도전형에서, 다를 수 있다. 이에 더하여, 반도체 패턴(65)의 상부 영역의 일부(이하, 드레인 영역)(D)는 몸체부(B)와 다른 도전형을 갖도록 형성될 수 있다.
반도체 패턴(65)은, 중간 배선 구조체(200)의 일 측면으로부터 연장되어 중간 배선 구조체(200)의 타 측면에 배치된 다른 반도체 패턴(65)에 연결될 수 있다. 이 경우, 반도체 패턴(65)은 중간 배선 구조체(200)의 상부면 상에도 배치되며, 상부 배선(75)은 소정의 플러그(70)를 통해, 중간 배선 구조체(200)의 상부면 상에 형성되는 반도체 패턴(65)에 접속될 수 있다.
중간 배선들(141~146)은 도전성 물질들 중의 적어도 하나일 수 있다. 예를 들면, 중간 배선들(141~146)은 도핑된 반도체, 금속들, 금속 질화물들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 이때, 중간 배선(141~146)은 상부 배선(75)과 교차하는 방향으로 형성될 수 있다.
본 발명의 일 측면에 따르면, 중간 배선들(141~146)은 반도체 패턴(65)의 전위를 제어함으로써, 상부 배선(75)과 하부 배선(20) 사이의 전기적 연결을 제어할 수 있다. 보다 구체적으로, 반도체 패턴(65)은 중간 배선(141~146)과 용량적으로 결합(capacitively coupled)함으로써, 모오스 커패시터를 구성할 수 있다. 이 경우, 중간 배선(141~146)에 인가되는 전압은 이에 인접하는 반도체 패턴(65)의 전위를 가변적으로 제어할 수 있으며, 반도체 패턴(65)의 에너지 밴드는 중간 배선(141~146)에 인가되는 전압에 따라 반전(inversion)될 수 있다. 따라서, 상부 배선(75)과 하부 배선(20) 사이의 전기적 연결은 중간 배선 구조체(200)를 구성하는 중간 배선들(141~146)에 인가되는 전압에 의해 제어될 수 있다.
한편, 이러한 전기적 연결은 중간 배선들(141~146) 각각의 측면에서 반전되는 영역들이 서로 중첩될 때 가능하다. 이러한 반전 영역들의 중첩이 가능하도록, 중간 배선들(141~146) 사이의 절연막 패턴(132~134)은 반전되는 영역의 최대폭의 두배보다 작은 두께로 형성될 수 있다. 절연막 패턴(131~135)은 절연성 물질들 중의 적어도 하나일 수 있으며, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지를 포함할 수 있다. 하지만, 최상부의 절연막 패턴(135)은 후속 패터닝 공정에서 식각 마스크로 사용될 수 있기 때문에, 다른 절연막 패턴들(131~134)보다 두꺼운 두께로 형성될 수 있다. 이에 더하여, 플래시 메모리 장치를 위한 본 발명의 실시예에 따르면, 기판(10) 또는 하부 배선(20) 사이의 절연 파괴(breakdown) 현상을 유발할 수 있는 고전압이 최하부 중간배선(141)에 인가될 수 있다. 따라서, 최하부의 절연막 패턴(131)은 중간 배선들(141~146) 사이에 개재되는 절연막 패턴들(131~134)보다 두꺼운 두께로 형성될 수 있다.
본 발명의 다른 측면에 따르면, 중간 배선(141~146)은, 반도체 패턴(65)과 더불어, 정보 저장 패턴(55)에 저장된 정보를 변경하는데 사용될 수 있다. 상술한 본 발명의 일 측면에 따르면, 중간 배선들(141~146) 각각에 인가되는 전압을 독립적으로 조절할 경우, 소정의 중간 배선 측면의 반도체 패턴(65)은 상부 배선(75) 또는 하부 배선(20) 중의 하나에 선택적으로 연결될 수 있다. 즉, 소정의 중간 배선(예를 들면, 142)에 대향하는 반도체 패턴(65)의 일부 영역은, 다른 중간 배선들(141, 143, 144)에 인가되는 전압들에 따라, 상부 배선(75) 또는 하부 배선(20) 과 등전위에 놓일 수 있다. 따라서, 선택된 중간 배선(142)에 상부 배선(75) 또는 하부 배선(20)과 다른 전압이 인가될 경우, 해당 정보 저장 패턴(55)의 양단에는 정보를 변경하는데 이용될 수 있는 전위차가 생성될 수 있다.
본 발명의 일 측면에 따르면, 정보 저장 패턴(55)은, 반도체 패턴(65) 및 중간 배선(141~146)과 더불어, 모오스 커패시터를 구성하는 커패시터 유전막으로 사용될 수 있다. 이를 위해, 정보 저장 패턴(55)은 절연성 물질들 중의 적어도 하나를 포함한다.
본 발명의 다른 측면에 따르면, 정보 저장 패턴(55)은, 반도체 패턴(65) 및 중간 배선(141~146)과 더불어, 모오스 트랜지스터를 구성할 수 있다. 이 경우, 반도체 패턴(65)은 채널 영역으로 사용되고, 중간 배선(141~146)은 게이트 전극으로 사용되고, 정보 저장 패턴(55)은 게이트 절연막으로 사용된다. 이때, 정보 저장 패턴(55) 측면의 반도체 패턴(65)의 일부 영역은 중간 배선(141~146)에 인가되는 전압에 의한 반전됨으로써, 모오스 트랜지스터의 소오스/드레인 전극들로 사용될 수 있다. 또한, 반도체 패턴(65)이 중간 배선들(141~146)의 측벽에 배치되기 때문에, 이를 채널 영역으로 사용하는 모오스 트랜지스터의 전류 방향은 기판(10)의 상부면에 수직하다.
정보 저장 패턴(55)은 절연성 물질을 포함하며, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있다. 이때, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산 화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막을 포함할 수 있다.
도 9를 참조하여 설명된 반도체 메모리 장치에서, 중간배선들(141~146)은, 도 1 및 도 2를 참조하여 설명된 복수개의 도전 패턴들(GL1~GL6)의 배선부(IC)들일 수 있다. 이에 따라 중간 배선들(141~146)에 도 1 및 도 2를 참조하여 설명된 복수개의 도전 패턴들(GL1~GL6)의 콘택 연장부(CT) 및 더미 연장부(DCT)가 연결될 수 있다.
도 10은 본 발명의 일 실시예에 따른 정보 저장 패턴을 설명하기 위한 공정 단면도이다.
도 10을 참조하면, 정보 저장 패턴(55)은 반도체 패턴(65)에 인접하는 터널 절연막(55a), 중간배선 구조체(200)에 인접하는 블록킹 절연막(55c) 및 터널 절연막(55a) 및 블록킹 절연막(55c) 사이에 개재되는 전하 저장막(55b)을 포함할 수 있다.
이때, 블록킹 절연막(55c)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 일 실시예에 따르면, 고유전막을 포함하는 다층 박막일 수 있다. 터널 절연막(55a)은 블록킹 절연막(55c)보다 낮은 유전 상수를 갖는 물질로 형성될 수 있으며, 전하 저장막(55b)은 전하 트랩 사이트들이 풍부한 절연성 박막(예를 들면, 실리콘 질화막)이거나, 도전성 입자들을 포함하는 절연성 박막일 수 있다. 일 실시예에 따르면, 터널 절연막(55a)은 실리콘 산화막이고, 전하 저장막(55b)은 실리콘 질화막이고, 블록킹 절 연막(55c)은 알루미늄 산화막을 포함하는 절연막일 수 있다. 이 경우, 중간 배선(141~146)은 탄탈륨 질화막을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이 구조를 설명하기 위한 회로도이다.
도 11을 참조하면, 이 실시예에 따른 반도체 메모리 장치는 복수의 비트라인들(BL), 공통 소오스 전극(CSL), 비트라인들(BL) 각각과 공통 소오스 전극(CSL) 사이를 연결하는 반도체 패턴들(65), 반도체 패턴들(65)에 대향되면서 비트라인들(BL)을 가로지르는 복수의 중간배선들(140)을 포함한다. 반도체 패턴들(65)과 비트라인(BL) 또는 공통 소오스 전극(CSL) 사이에는 정류 소자가 배치될 수 있다. 중간배선(140)과 반도체 패턴(65) 사이에는 정보 저장체가 배치될 수 있다. 일 실시예에 따르면, 정보 저장체는 도 10을 참조하여 설명된 것처럼 전하 저장을 위한 박막을 포함할 수 있다.
이 실시예에 따른 반도체 메모리 장치의 단위 메모리 셀(UC)은 반도체 패턴(65), 이에 대향하는 하나의 중간배선(140) 및 이들 사이에 개재되는 정보 저장체를 포함한다. 이때, 비트라인(BL)과 공통 소오스 전극(CSL) 사이에는, 하나의 반도체 패턴(65)에 대향하는, 복수개의 중간배선들(140)이 차례로 배치된다. 이에 따라, 하나의 반도체 패턴(65)을 공유하는 단위 메모리 셀들(UC)은 비트라인(BL)과 공통 소오스 전극(CSL)을 직렬로 연결한다. 이 실시예에 따른 반도체 메모리 장치의 셀 스트링(STR)은 비트라인(BL), 공통 소오스 전극(CSL) 및 이들 사이에서 직렬로 연결되는 단위 메모리 셀들(UC)로 구성된다.
일 실시예에 따르면, 비트 라인(BL)에 가장 인접하는 중간 배선은 셀 스트링(STR)과 해당 비트라인(BL) 사이의 전기적 연결을 제어하는 스트링 선택 라인(SSL)으로 사용될 수 있다. 이에 더하여, 공통 소오스 전극(CSL)에 가장 인접하는 중간 배선은 셀 스트링(STR)과 공통 소오스 전극(CSL) 사이의 전기적 연결을 제어하는 접지 선택 라인(GSL)으로 사용될 수 있다. 스트링 및 접지 선택 라인들(SSL, GSL) 사이의 중간 배선들(140)은 단위 메모리 셀(UC)의 정보를 변경하는데 사용되는 워드라인들(WL)로 사용될 수 있다. 설명의 간결함을 위해, 도면에는 4개의 워드라인들이 도시되었지만, 셀 스트링(STR)은 더 많은 수의 워드라인들을 포함할 수 있다.
워드라인들(WL)은 전역 워드라인들(GWL)에 접속할 수 있다. 이때, 하나의 셀 스트링(STR)을 구성하는 워드라인들(WL) 각각은 서로 다른 전역 워드라인들(GWL)에 접속된다. 일 실시예에 따르면, 전역 워드라인들(GWL)은 비트라인(BL)에 평행한 방향으로 배치되어 워드라인들(WL)을 전기적으로 연결한다. 한편, 이처럼 전역 워드라인들(GWL)과 비트라인(BL)들이 평행한 경우, 단위 메모리 셀(UC)을 선택할 수 있도록, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 비트라인(BL)을 가로지르는 방향으로 형성될 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이 일부를 도시하는 사시도이다. 이 실시예에 따른 반도체 메모리 장치는 앞서 도 9 및 도 10을 참조한 실시예에서 설명된 본 발명의 기술적 특징들을 갖는다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 12를 참조하면, 이 실시예에 따른 반도체 메모리 장치는 기판(10) 상에 배치되는 복수개의 중간배선 구조체(200)들을 구비한다. 중간배선 구조체들(200)은 서로 평행하게 배치될 수 있으며, 그 각각은 차례로 그리고 반복적으로 적층된 절연막 패턴들(131~135) 및 중간배선들(141~146)을 포함할 수 있다.
중간배선 구조체들(200)의 양 측면에는 중간배선 구조체들(200)을 가로지르는 복수개의 반도체 패턴들(65)이 배치될 수 있다. 일 실시예에 따르면, 반도체 패턴들(65)은 중간배선 구조체들(200)의 상부면 및 이들 사이의 바닥면에서 서로 연결될 수 있다. 이 경우, 반도체 패턴들(65)은 중간 배선 구조체들(200)을 가로지르면서 중간배선 구조체들(200)의 측면을 덮는 라인 모양으로 형성될 수 있다.
반도체 패턴(65)과 중간배선 구조체(200) 사이에는 정보 저장 패턴(55)이 배치될 수 있다. 이 실시예에 따르면, 정보 저장 패턴(55)은, 도 10을 참조하여 설명된 것처럼, 전하 저장막을 포함할 수 있으며, 정보 저장 패턴(55)에 저장되는 정보는 반도체 패턴(65)과 중간 배선(141~146) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
중간배선 구조체들(200) 아래의 기판(10) 내에는 하부 배선(20)(또는 하부 불순물 영역)이 형성될 수 있다. 하부 불순물 영역(20)은 중간배선 구조체들(200)의 아래뿐만이 아니라 이들 사이의 기판(10) 내에도 형성되어, 복수개의 반도체 패턴들(65)을 전기적으로 연결할 수 있다. 중간배선 구조체(200)의 상부에는 반도체 패턴(65)에 접속하면서 중간배선들(141~146)을 가로지르는 복수개의 상부 배선들(75)이 배치될 수 있다. 이 실시예에 따르면, 하부 불순물 영역(20)은 공통 소오 스 전극(도 3의 CSL)으로 사용되고, 상부 배선들(75)은 정보저장 패턴(55)에 저장된 정보를 변경하기 위한 쓰기 전압 또는 저장된 정보를 독출하기 위한 읽기 전압을 인가하는 비트라인들(도 3의 BL)로 사용될 수 있다.
한편, 본 발명의 일 실시예에 따르면, 후술할 상부 배선과의 연결을 위한 콘택 구간을 제외하면, 소정 층에 배열되는 중간 배선들(예를 들면, 141)의 배치 구조는 다른 층에 배열되는 중간 배선들(예를 들면, 142~146)의 배치 구조와 실질적으로 동일할 수 있다.
도 11 및 도 12를 참조하여 설명된 반도체 메모리 장치에서, 중간배선들(141~146)은, 도 1 및 도 2를 참조하여 설명된 복수개의 도전 패턴들(GL1~GL6)의 배선부(IC)들일 수 있다. 이에 따라 중간 배선들(141~146)에 도 1 및 도 2를 참조하여 설명된 복수개의 도전 패턴들(GL1~GL6)의 콘택 연장부(CT) 및 더미 연장부(DCT)가 연결될 수 있다.
도 13 내지 도 18은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 13을 참조하면, 도 3을 참조하여 설명한 것과 유사하게, 셀 어레이 영역(Cell Array Region), 콘택 영역(Contact Region) 및 코어 영역(Core Region)을 갖는 기판(10)을 준비한다. 셀 어레이 영역의 상부면은 코어 영역의 상부면 보다 낮게 형성된다. 일 실시예에 따르면, 이러한 구조는 셀 어레이 영역에서 기판(10)을 리세스시키는 패터닝 단계를 통해 형성될 수 있다. 다른 실시예에 따르면, 이러한 구조는 기판(10) 상에 두 영역들 사이에 단차에 상응하는 두께를 갖는 소정의 박막을 형성한 후, 셀 어레이 영역에서 박막을 식각하는 단계를 통해 형성될 수 있다.
이후, 기판(10) 상에 절연막들(31, 32, 33, 34, 35, 36, 37) 및 도전막들(41, 42, 43, 44, 45, 46)을 차례로 그리고 반복적으로 증착한다. 이때, 절연막들(31~37) 및 도전막들(41~46)은 기판(10) 상에 콘포말하게 형성될 수 있다. 절연막들(31~37) 및 도전막들(41~46)의 총 두께는 셀 어레이 영역과 코어 영역 사이의 단차(H)보다 작을 수 있다.
절연막들(31~37)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막일 수 있다. 한편, 도전막들(41~46) 사이에 개재되는 절연막들(32~34)의 두께들은 도 9에서 설명된 반전영역들의 중첩(overlap of inversion regions)을 위한 기술적 특징을 충족시키는 범위에서 선택될 수 있다. 하지만, 최상부의 절연막(35)은 후속 패터닝 공정에서 식각 마스크로 사용될 수 있기 때문에, 다른 절연막들(31~34)보다 두꺼운 두께로 형성될 수 있다. 이에 더하여, 최하부의 절연막(31)은 최하부 중간배선(도 11의 141)과 기판(10) 또는 하부 불순물 영역(20) 사이의 절연 파괴(breakdown)를 예방할 수 있도록 도전막들(41~46) 사이에 개재되는 절연막들(32~34)보다 두꺼운 두께로 형성될 수 있다.
도전막들(41~46)은 도핑된 반도체, 금속들, 금속 질화물들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 도 9에 도시된 것처럼, 본 발명의 실시예들에 따른 메모리 셀 트랜지스터는 수직한 채널을 갖고, 도전막들(41~46)의 두께는 메모리 셀 트랜지스터의 채널 길이를 정의한다. 이런 측면에서, 도전막 들(41~46)의 두께는 메모리 셀 트랜지스터의 채널 길이와 관련된 기술적 요구(예를 들면, 단채널 효과의 예방)를 충족시키는 범위에서 선택될 수 있다.
일 실시예에 따르면, 절연막들(31~37) 및 도전막들(41~46)을 형성하기 전에, 기판(10)의 셀 어레이 영역에 하부 불순물 영역(20)을 형성할 수 있다. 하부 불순물 영역(20)은 기판(10)과 다른 도전형을 갖도록 형성될 수 있으며, 이 경우 도 11을 참조하여 설명된 공통 소오스 전극(CSL)으로 사용될 수 있다.
도 14를 참조하면, 절연막들(31~37) 및 도전막들(41~46)을 패터닝하여, 기판(10)의 상부면을 노출시키는 트렌치들(T)을 정의하는 중간배선 구조체들(200)을 형성한다. 중간배선 구조체(200)는, 절연막들(31~37) 및 도전막들(41~46)이 패터닝됨으로써 형성되는, 절연막 패턴들(131, 132, 133, 134, 137, 136, 137) 및 중간배선들(141, 142, 143, 146, 145, 146)로 구성될 수 있다. 중간배선들(141~146) 및 절연막 패턴들(131~137)의 측면들은 노출되어 트렌치(T)를 정의한다.
중간 배선 구조체들(200)은 사진 및 식각 공정을 통해 최상부 절연막(137)을 패터닝한 후, 패터닝된 최상부 절연막(137)을 하드 마스크로 사용하는 패터닝 공정을 통해 형성될 수 있다. 변형된 실시예들에 따르면, 중간 배선 구조체들(200)을 형성하기 전에, 셀 어레이 영역과 코어 영역 사이의 단차에 따른 패터닝에서의 어려움을 줄이기 위해, 식각 마스크를 위한 별도의 마스크막을 기판 전면에 형성한 후, 그 결과물을 평탄화 식각하는 단계를 더 포함할 수 있다.
또 다른 변형된 실시예들에 따르면, 중간 배선 구조체들(200)은 복수번의 패터닝 단계들을 통해 형성될 수 있다. 예를 들면, 절연막들(31~37) 및 도전막 들(41~46)은 코어 영역 및 셀 어레이 영역에서 독립적으로 패터닝될 수 있다. 구체적으로, 이러한 패터닝 단계는 코어 영역에서 박막들을 먼저 패터닝하고, 패터닝된 코어 영역을 덮는 마스크막을 형성한 후, 셀 어레이 영역을 패터닝하는 단계를 포함할 수 있다.
도 15를 참조하면, 중간배선 구조체들(200)의 측면을 덮는 정보저장막 패턴(55)을 형성한 후, 그 결과물 상에 반도체막(60)을 형성한다.
정보저장막 패턴(55)은 중간배선 구조체(200)의 측면으로부터 연장되어 중간배선 구조체(200)의 상부면을 덮을 수 있다. 이 실시예에 따르면, 정보저장막 패턴(55)은 트렌치(T)의 바닥에서 기판(10)의 상부면을 노출시키도록 형성될 수 있다. 이를 위해, 트렌치(T)의 바닥에서 정보저장막 패턴(55)을 제거하기 위한 식각 공정이 더 실시될 수 있다.
변형된 실시예에 따르면, 정보저장막 패턴(55)이 손상되는 것을 방지하기 위해, 식각 공정은 소정의 보호막으로 정보저장막 패턴(55)을 덮은 상태에서 실시될 수 있다. 예를 들면, 반도체막(60)은 두번 이상의 증착 공정을 통해 형성될 수 있으며, 최초 증착되는 반도체막이 보호막으로 사용될 수 있다.
일 실시예에 따르면, 정보저장막 패턴(55)은 전하저장막을 포함할 수 있다. 예를 들면, 정보저장막 패턴(55)은 도 10에 도시된 것처럼 차례로 적층되는 블록킹 절연막(55c), 전하저장막(55b) 및 터널 절연막(55a)을 포함할 수 있다. 블록킹 절연막(55c)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 이때, 고유전 막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막을 포함할 수 있다. 터널 절연막(55a)은 블록킹 절연막(55c)보다 낮은 유전 상수를 갖는 물질로 형성될 수 있으며, 전하 저장막(55b)은 전하 트랩 사이트들이 풍부한 절연성 박막(예를 들면, 실리콘 질화막)이거나, 도전성 입자들을 포함하는 절연성 박막일 수 있다. 일 실시예에 따르면, 터널 절연막(55a)은 실리콘 산화막이고, 전하 저장막(55b)은 실리콘 질화막이고, 블록킹 절연막(55c)은 알루미늄 산화막을 포함하는 절연막일 수 있다.
반도체막(60)은 단결정 반도체 또는 다결정 반도체일 수 있으며, 기상 증착 기술 또는 에피택시얼 기술을 사용하여 형성될 수 있다. 반도체막(60)은 콘포말한 두께로 형성되거나 정보저장막 패턴(55)이 형성된 트렌치(T)의 나머지 공간을 실질적으로 채우도록 형성될 수 있다. 일 실시예에 따르면, 반도체막(60)은 하부 불순물 영역(20)과 다이오드를 구성하도록, 하부 불순물 영역(20)과 다른 도전형을 가질 수 있다.
도 16을 참조하면, 반도체막(60)이 형성된 결과물을 평탄화 식각하여 기판(10)의 상부면을 노출시킨다. 한편, 상술한 것처럼, 절연막들(31~37) 및 도전막들(41~46)의 총 두께(t)는 셀 어레이 영역과 코어 영역 사이의 단차(H)보다 작을 수 있다. 이러한 실시예의 경우, 중간배선들(141~146) 및 절연막 패턴들(131~137)은 평탄화 식각에 의해 셀 어레이 영역 내부에 한정적으로 배치된다.
한편, 셀 어레이 영역 내부로 한정된 중간배선들(141~146) 각각은 기판(10)의 상부면에 평행한 배선 구간 및 배선 구간의 일단 또는 양단으로부터 연장된 콘택 구간을 가질 수 있다. 이때, 중간배선들(141~146)의 콘택 구간들은 셀 어레이 영역과 코어 영역의 경계 부근에서 배치되며, 평탄화 식각의 결과로서, 이들의 상부면은 기판(10)의 노출된 상부면과 동일한 높이에 형성될 수 있다.
일 실시예에 따르면, 도 5를 참조하여 설명한 것처럼, 평탄화 식각 전에, 반도체막(60)이 형성된 결과물을 덮으면서 트렌치(T)를 채우는 매립절연막(88)이 더 형성될 수 있다. 이 경우, 중간배선들(141~146)의 콘택 구간들의 상부면들은 기판(10)과 매립절연막 사이에서 노출된다.
도 17를 참조하면, 반도체막(60)을 패터닝하여 중간배선 구조체(200)를 가로지르는 복수개의 반도체 패턴들(65)을 형성한다. 반도체 패턴들(65)을 형성하는 단계는 매립절연막(88)을 패터닝하여 반도체막(60)을 노출시키는 개구부들(99a)을 정의하는 매립 절연막 패턴(99)을 형성한 후, 노출된 반도체막(60)을 식각하는 단계를 포함할 수 있다. 이때, 개구부들(99a)은 중간배선 구조체들(200)을 가로지르는 방향으로 형성될 수 있으며, 따라서, 반도체 패턴들(65)은 중간배선 구조체들(200)을 가로지르는 방향으로 형성된다.
매립절연막을 식각하는 단계는 반도체막(60)에 대해 식각 선택성을 갖는 이방성 식각의 방법으로 실시될 수 있으며, 반도체막(60)을 식각하는 단계는 매립절연막에 대해 식각 선택성을 갖는 식각 방법을 통해 실시될 수 있다. 반도체막(60)을 식각하는 단계는 중간배선 구조체(200)의 측면에서 반도체막(60)을 분리할 수 있도록 등방성 식각의 방법으로 실시될 수 있다. 하지만, 반도체막(60)의 식각 단계는 이방성 식각 방법 및 등방성 식각 방법 각각 또는 이들의 조합된 방법을 통해 실시될 수 있다.
일 실시예에 따르면, 반도체 패턴들(65)을 형성한 후, 중간배선 구조체(200)가 노출되도록, 정보저장막 패턴(55)을 더 식각할 수 있다.
또한, 반도체 패턴들(65)을 형성하기 전에, 도 6 내지 도 8을 참조하여 설명한 것처럼, 중간 배선들(141~146)의 콘택 구간을 선택적으로 리세스시키는 것이 수행될 수 있다. 즉, 홀수층에 배치된 중간 배선들(141, 143, 145)의 콘택 구간들과, 짝수층에 배치된 중간 배선들(142, 144, 146)의 콘택 구간들이 서로 다른 영역에서 리세스될 수 있다.
도 18을 참조하면, 반도체 패턴들(65)이 형성된 결과물 상에 개구부들(99a)을 채우는 절연막(도시하지 않음)을 형성한 후, 반도체 패턴들(65) 및 중간배선들(141~146)에 접속하는 상부 배선들(75)을 형성한다. 반도체 패턴들(65) 및 중간배선들(141~146)에 각각 접속하는 상부 배선들(75)은 도 3를 참조하여 설명된 비트라인들(BL) 및 전역 중간배선들(GWL)로 사용된다.
이에 더하여, 상부 배선들(75)을 형성한 후, 최상부 중간 배선(146) 및 최하부 중간 배선(141)에 각각 접속하는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 형성될 수 있다. 상부 및 접지 선택 라인들(SSL 및 GSL)은 비트라인(BL)을 가로지르는 방향으로 형성될 수 있다.
도 13 내지 도 18을 참조하여 설명된 반도체 메모리 장치의 제조 방법에서, 중간배선들(141~146)은, 도 3 내지 도 8을 참조하여 설명된 복수개의 도전 패턴들(GL1~GL6)의 형성 방법을 이용하여 형성될 수 있다. 이에 따라 중간 배선들(141~146)에 3 내지 도 8을 참조하여 설명된 복수개의 도전 패턴들(GL1~GL6)의 콘택 연장부(CT) 및 더미 연장부(DCT)가 연결될 수 있다.
도 19는 본 발명의 일 실시예에 따른 중간 배선들의 전기적 연결 구조를 설명하기 위한 회로도이다.
이 실시예에 따른 반도체 메모리 장치는, 도 11을 참조하여 설명된 것처럼, 복수의 비트라인들(BL), 공통 소오스 전극(CSL), 비트라인들(BL) 각각과, 공통 소오스 전극(CSL) 사이를 연결하는 반도체 패턴들(65), 반도체 패턴들(65)에 대향되면서 비트라인들(BL)을 가로지르는 복수의 중간배선들(140)을 포함한다.
이 실시예에서, 전역 워드라인들(GWL)은 복수 개의 비트 라인들(BL)을 사이에 두고 양측에 배치된다. 전역 워드 라인들(GWL)을 가로지르는 워드 라인들(WL)은 교대로 일측 또는 타측의 전역 워드라인들(GWL)과 연결된다.
또한, 복수 개의 비트 라인들(BL)을 사이에 두고, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)이 배치된다. 이 때, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 비트라인들(BL)을 가로지르는 방향으로 형성될 수 있다. 또한, 다른 실시예에 따르면, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 전역 워드라인들(GWL)과 평행하게 배치될 수 있다.
도 19를 참조하여 설명된 반도체 메모리 장치에서, 워드 라인들(WL)은, 도 1 및 도 2를 참조하여 설명된 복수개의 도전 패턴들(GL1~GL6)의 배선부(IC)들일 수 있다.
도 20 및 도 21는 본 발명의 일 실시예에 따른 중간 배선들의 전기적 연결 구조를 설명하기 위한 사시도들이다.
도 13을 참조하여 설명된 것처럼, 도전막들(41~46)이 콘포말하게 형성될 수 있다. 이 경우, 중간배선들(141~146)의 콘택 구간들과 기판(10)의 상부면 사이의 각도는 셀 어레이 영역과 코어 영역의 경계면이 기판(10)의 상부면과 이루는 각도와 실질적으로 동일할 수 있다. 예를 들면, 도 20에 도시된 것처럼, 셀 어레이 영역과 코어 영역의 경계면이 기판(10)의 상부면에 수직할 경우, 중간배선들(141~146)의 콘택 구간들 역시 기판(10)의 상부면에 수직하게 형성된다.
또한, 짝수층 또는 홀수층에 배치된 중간 배선들의 콘택 구간들이 평탄화된 상면으로부터 리세스된다. 즉, 리세스되지 않은 짝수층 또는 홀수층에 배치된 중간 배선들의 콘택 구간들의 상면이 노출된다. 상면이 노출된 콘택 구간들 상에 콘택 플러가 연결된다. 다시 말해, 도 1을 참조하여 설명한 것처럼, 셀 어레이 영역의 일측에서 짝수층 중간 배선들이 콘택 플러그와 연결되며, 셀 어레이 영역의 타측에서 홀수층 중간 배선들이 콘택 플러그와 연결된다.
한편, 본 발명의 다른 실시예에 따르면, 도 21에 도시된 것처럼, 셀 어레이 영역과 코어 영역의 경계면은 기판(10)의 상부면에 대해 90도보다 작은 각도(θ)를 이룰 수 있다. 이 경우, 상술한 평탄화 식각에 의해 노출되는 중간배선들(141~146)의 상부면의 면적은 앞선 실시예에 비해 증가된다. 구체적으로, 중간 배선의 두께 및 폭이 각각 a 및 b라면, 이러한 중간 배선의 노출 면적은 앞선 실시예들의 경우 ab이고, 이 실시예의 경우 ab/sinθ이다. 따라서, 각도가 감소할수록 중간 배선들(141~146)의 노출 면적은 증가된다. 일 실시예에 따르면, 각도는 30도 내지 90도 사이일 수 있다.
도 20 내지 도 21을 참조하여 설명된 반도체 메모리 장치에서, 중간배선들(141~146)은, 도 1 및 도 2를 참조하여 설명된 복수개의 도전 패턴들(GL1~GL6)의 배선부(IC)들일 수 있다. 또한, 도 20 내지 도 21을 참조하여 설명된 반도체 메모리 장치에서, 중간배선들(141~146)의 콘택 구간들은 도 1 및 도 2를 참조하여 설명된 복수개의 도전 패턴들(GL1~GL6)의 콘택 연장부(CT)들 및 더미 연장부(DCT)들일 수 있다.
도 22는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 셀 어레이 구조를 설명하기 위한 사시도이다.
도 22를 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2, BL3) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL3) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 반도체 기판(100) 상에 배치되는 도전성 박막 또는 기판(100) 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL3)은 반도체 기판(100)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL3)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(100) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL0-BL3)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL3) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 도전 패턴들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST) 모두는 기판(100)으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 도전 패턴들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 접지 선택 라인(GSL)은 공통 소오스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치되는, 평판(plate) 모양 또는 빗(comb) 모양의 도전 패턴일 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 도전 패턴들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 워드라인들(WL0-WL3) 각각은 기판(100)의 상부면에 평행한 평판 모양 또는 빗 모양의 도전 패턴일 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복 수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL3) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL0-BL3)에 접속하는 반도체 기둥(PL; pillar)을 포함할 수 있다. 반도체 기둥들(PL)은 접지 선택 라인(GSL) 및 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다. 이에 더하여, 반도체 기둥(PL)은 몸체부(B) 및 몸체부(B)의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역(D)이, 반도체 기둥(PL)의 상단(즉, 몸체부(B)와 비트라인(BL0-BL3) 사이)에 형성될 수 있다.
한편, 워드라인들(WL0-WL3)과 반도체 기둥(PL) 사이에는 정보저장막이 배치될 수 있다. 일 실시예에 따르면, 정보저장막은 전하저장막일 수 있다. 예를 들면, 정보저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
접지 선택 라인(GSL)과 반도체 기둥(PL) 사이 또는 스트링 선택 라인들(SSL)과 반도체 기둥(PL) 사이에는, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 접지 및 스트링 선택 트랜지스터들(GST, SST) 중의 적어도 하나의 게이트 절연막은 메모리 셀 트랜지스터(MCT)의 정보저장막과 동일한 물질로 형성될 수 있지만, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터 들(MCT)은 반도체 기둥(PL)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 반도체 기둥(PL)은, 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)은 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)으로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 22를 참조하여 설명된 반도체 메모리 장치에서, 워드 라인들(WL0-WL3), 접지 및 스트링 선택 라인들(SSL, GSL))은, 도 1 및 도 2를 참조하여 설명된 복수개의 도전 패턴들(GL1~GL6)의 배선부(IC)들일 수 있다.
도 23 및 도 24은 본 발명의 다른 실시예에 따른 활성 기둥 및 게이트 절연막을 보다 구체적으로 설명하기 위한 사시도들이다.
활성 기둥들(PL)과 워드라인 평면들(WL_PT) 사이에는 게이트 절연막(GI)이 배치된다. 일 실시예에 따르면, 게이트 절연막(GI)은 정보 저장을 위한 박막으로 사용될 수 있다. 예를 들면, 게이트 절연막(GI)은 전하 저장막을 포함할 수 있으며, 더 구체적으로는 도 23 및 도 24에 도시된 것처럼 블록킹 절연막(231), 전하 저장막(232) 및 터널 절연막(233)을 포함할 수 있다. 이 경우, 본 발명에 따른 3차원 반도체 메모리 장치는 전하 트랩형 비휘발성 메모리 장치로 사용될 수 있다. 블록킹 절연막(231), 전하 저장막(232) 및 터널 절연막(233)은 공지된 문헌들에 개시 되는 기술적 특징들을 가질 수 있다.
이에 더하여, 본 발명의 일 실시예에 따르면, 게이트 절연막들(GI)은 활성 기둥들(PL)과 워드라인 평면들(WL_PT) 사이로부터, 하부선택 평면(LS_PT) 또는 스트링 선택 라인(SSL)과 활성 기둥(PL) 사이로 연장될 수 있다. 즉, 게이트 절연막(GI)은 활성 기둥들(PL)과 게이트 도전막들(즉, WL_PT, LS_PT 및 SSL) 사이에 형성될 수 있다.
도 23 내지 도 24를 참조하여 설명된 반도체 메모리 장치에서, 워드 라인 평면들(WL_PT)은, 도 1 및 도 2를 참조하여 설명된 복수개의 도전 패턴들(GL1~GL6)의 배선부(IC)들일 수 있다. 이에 따라, 워드 라인 평면들(WL_PT)의 일측에 콘택 연장부가 연결될 수 있다.
도 25 내지 도 30은 본 발명의 다른 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 25를 참조하면, 도 3을 참조하여 설명한 것과 유사하게, 반도체기판(100) 상에 하부 게이트 절연막(110) 및 하부 게이트막(120)을 차례로 형성한다. 반도체기판(100)은 메모리 셀들이 형성되는 셀 어레이 영역(또는, 셀 어레이 영역) 및 메모리 셀들을 동작시키기 위한 주변 회로들이 형성되는 주변회로 영역을 포함할 수 있다.
반도체기판(100)은 제 1 도전형을 갖는 단결정 구조의 반도체(예를 들면, p형 실리콘 웨이퍼)일 수 있다. 반도체기판(100)은 다른 도전형의 불순물 영역들에 의해 전기적으로 분리된 영역(즉, 웰 영역)을 구비할 수 있다. 하나의 반도체기 판(100)에는 복수개의 웰 영역들이 형성될 수 있으며, 웰 영역들은 포켓 웰 구조(pocket well structure) 또는 삼중 웰 구조(triple well structure)로 형성될 수도 있다. 이에 더하여, 반도체기판(100)에는 소자분리막(105)이 형성되어, 전기 소자들을 한정할 수 있다.
하부 게이트 절연막(110)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있으며, 그 두께는 대략 40 옹스트롬 내지 300 옹스트롬일 수 있다. 한편, 알려진 것처럼, 플래시 메모리 소자는 다양한 두께 및 다양한 물질의 게이트 절연막들을 구비할 수 있으며, 이를 형성하는 방법들은 잘 확립되어 있다. 하부 게이트 절연막(110)은 이러한 플래시 메모리 소자의 공지된 게이트 절연막 형성 기술들 중의 적어도 한가지를 이용하여 형성될 수 있다.
하부 게이트막(120)은 게이트 전극으로 사용될 수 있도록 도전성 물질들 중의 적어도 한가지로 형성된다. 예를 들면, 하부 게이트막(120)은 도핑된 다결정 실리콘과 같은 도전성 물질로 형성될 수 있다.
하부 게이트 패턴(125)은 및 하부 게이트 절연막(110)은 각각 접지 선택 라인(GSL) 및 커패시터 유전막(CD)으로 사용될 수 있다. 이를 위해, 셀 어레이 영역에 형성된 하부 게이트막(120) 및 보조하부 게이트막(130)은 패터닝 단계에서 식각되지 않는다.
하부 게이트 패턴(125) 상에, 상부 게이트막들(201, 202, 203, 204, 205) 및 게이트 층간절연막들(211, 212, 213, 214, 215, 216)을 교대로 형성한다. 이때, 게이트 층간절연막들(211~216)에 의해 서로 이격되면서 적층되는 상부 게이트막 들(201~205)은 상부 게이트 구조체(200)를 구성하고, 이들 사이에 개재되는 게이트 층간절연막들(211~216)은 게이트 층간절연 구조체(210)를 구성한다.
본 발명에 따르면, 상부 게이트막들(201~205)은 워드라인 평면들(WL_PT) 또는 스트링 선택 라인들(SSL)로 사용된다. 따라서, 앞에서 설명한 것처럼, 상부 게이트막들(201~205) 사이의 간격(즉, 게이트 층간절연막들(211~216)의 두께)은 활성 기둥(PL)에 생성되는 반전 영역의 최대 폭보다 작은 범위를 갖도록 형성될 수 있다. 또한, 게이트 전극으로 사용될 수 있도록, 상부 게이트막들(201~205)은 도전성 물질들 중의 적어도 한가지로 형성된다. (예를 들면, 도핑된 다결정 실리콘.)
상부 게이트막들(201~205)은 본 발명에 따른 메모리 셀 트랜지스터의 게이트로 사용되기 때문에, 이들의 두께는 메모리 셀 트랜지스터의 채널 길이를 결정한다. 상부 게이트막들(201~205)은 증착 공정을 통해 형성되므로, 채널 길이는 패터닝 기술을 사용하여 형성되는 경우에 비해 더욱 정밀하게 제어될 수 있다. 또한, 메모리 셀 트랜지스터들의 채널의 길이 방향이 반도체기판(100)에 수직하기 때문에, 본 발명에 따른 반도체 메모리 장치의 집적도는 상부 게이트막들(201~205)의 두께에 독립적이다. 따라서, 상부 게이트막들(201~205)은 단채널 효과에 따른 기술적 문제를 예방할 수 있는 범위에서 선택될 수 있다.
게이트 층간절연막들(211~216)은 실리콘 산화막으로 형성될 수 있다. 상부 게이트막들에 인가되는 전위에 의한 반전 영역의 생성은 게이트 도전막들에 인가되는 전압에 의한 기생 전계(fringe field; FF)에 의해 제어될 수 있다. 이러한 반전 영역의 생성을 용이하게 만들기 위해, 게이트 층간절연막들(211~216)은 고유전막들 을 더 포함할 수 있다. 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전막들 중의 한가지(예를 들면, 실리콘 질화막, 실리콘 산화질화막)일 수 있다. 이때, 상부 게이트막들(201~205) 및 하부 게이트 패턴(125)은 게이트 도전막들을 구성한다.
한편, 상부 게이트 구조체(200) 및 게이트 층간절연 구조체(210)를 구성하는 박막들의 수, 그 각각의 두께, 그 각각의 물질 등은, 메모리 셀 트랜지스터의 전기적 특성 및 이들을 패터닝하는 공정에서의 기술적 어려움들을 고려하여, 다양하게 변형될 수 있다.
도 26을 참조하면, 상부 게이트 구조체(200), 게이트 층간절연 구조체(210) 및 하부 게이트 패턴(125)을 패터닝하여, 셀 어레이 영역에서 반도체기판(100)의 상부면을 노출시키는 개구부들(220)을 형성한다.
한편, 개구부들(220)의 측벽이 경사지게 형성될 경우, 메모리 셀 트랜지스터들의 채널 폭이 달라지기 때문에 메모리 셀들의 전기적 특성에서의 불균일함이 나타날 수 있다. 이를 최소화하기 위해, 즉, 개구부들(220)이 수직한 측벽을 가질 수 있도록, 개구부 형성을 위한 패터닝 공정은 이방성 식각 기술을 사용하여 실시될 수 있다. 변형된 실시예에 따르면, 셀간 전기적 특성의 균일성을 향상시키기 위해, 상부 게이트막들(201~205)이 서로 다른 두께를 갖도록 형성할 수도 있다.
도 27을 참조하면, 개구부들(220)이 형성된 결과물 상에 게이트 절연막(230)을 콘포말하게 형성한다. 게이트 절연막(230)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중의 적어도 한가지일 수 있으며, 게이트 절연막으로 사 용되는 공지된 다른 절연성 물질들 중의 한가지로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 게이트 절연막(230)은 정보 저장을 위한 박막을 포함할 수 있다. 예를 들면, 도 23 및 도 24에 도시된 것처럼, 게이트 절연막(230 또는 GI)은 차례로 적층된 블록킹 절연막(231), 전하 저장막(232) 및 터널 절연막(233)을 포함할 수 있다. 전하 저장막(232)은 전하 트랩 사이트들을 갖는 실리콘 질화막 또는 실리콘 산화질화막일 수 있으며, 정보 저장을 위한 박막으로 사용된다. 터널 절연막(233)은 열산화막 또는 화학기상증착 실리콘 산화막일 수 있으며, 블록킹 절연막(231)은 터널 절연막(233)보다 높은 유전상수를 갖는 물질들 중의 적어도 한가지를 포함할 수 있다. 블록킹 절연막(231), 전하저장막(232) 및 터널 절연막(233)은 공지된 문헌들에 개시된 기술들을 사용하여 또는 변형하여 형성될 수 있다.
한편, 상술한 것처럼, 반도체기판(100)은 개구부들(220)을 채우는 활성 기둥들(300, PL)과 전기적으로 연결되다. 이를 위해서는, 반도체 기판(100)의 상부면을 노출시키는 것이 요구되므로, 개구부(220) 내에 식각 마스크로서 스페이서들(240)을 형성한다. 스페이서들(240)은, 개구부(220) 내에서 게이트 절연막(230)의 내측벽을 덮도록 형성되어, 게이트 절연막(230)을 식각하는 후속 패터닝 공정에서 게이트 절연막(230)에 대한 식각 손상을 감소시킨다.
일 실시예에 따르면, 스페이서들(240)은 게이트 절연막(230, GI)에 대한 식각 손상을 최소화하면서 제거될 수 있는 물질들 중의 한가지일 수 있다. 예를 들어, 스페이서들(240)에 접촉하는 게이트 절연막(GI)이 실리콘 산화막일 경우, 스페 이서들(240)은 실리콘 질화막을 형성될 수 있다. 변형된 실시예에 따르면, 스페이서들(240)은 활성 기둥(PL)과 같은 물질로 형성될 수 있다. 예를 들면, 스페이서들(240)은 비정질 또는 다결정 실리콘으로 형성될 수 있다. 이 경우, 스페이서(240)는 별도의 제거 공정 없이 활성 기둥(PL)으로 사용될 수 있다.
도 28을 참조하면, 스페이서들(240)을 식각 마스크로 사용하여 노출된 게이트 절연막(230)을 식각한다. 이에 따라, 개구부들(220)의 바닥에서 반도체기판(100)의 상부면이 노출된다. 이때, 식각 저지막(160)은 게이트 절연막(230)을 식각하는 동안 또는 그 전에 제거될 수 있다.
이어서, 개구부(220)를 채우는 활성 기둥들(300)을 형성한다. 본 발명에 다르면, 활성 기둥들(300)은 반도체기판(100)과 같은 물질로 형성된다. 일 실시예에 따르면, 활성 기둥(300) 및 반도체기판(100)은 결정 결함없이 연속적으로 이어지는 단결정 구조의 실리콘일 수 있다. 이를 위해, 활성 기둥들(300)은 에피택시얼 기술들 중의 한가지를 사용하여 노출된 반도체기판(100)으로부터 성장될 수 있다. 이때, 스페이서들(240)이 실리콘으로 형성되는 경우, 에피택시얼 공정 동안 단결정화되어, 활성 기둥(300)의 일부를 구성할 수 있다.
다른 실시예에 따르면, 활성 기둥들(300)을 형성하기 전에, 게이트 절연막(230, GI)에 대한 식각 손상을 최소화하면서, 스페이서들(240)을 제거한다. 이어서, 게이트 절연막들(230)을 덮으면서 개구부(220)의 바닥에서 반도체기판(100)과 접촉하는 반도체막을 형성한다. 반도체막은 화학기상증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 활성 기둥(300)으로 사용된다. 이 경우, 반도체막은 다 결정 또는 비정질 실리콘으로 형성될 수 있으며, 반도체기판(100)과 반도체막(즉, 300) 사이에는 결정 구조에서의 불연속적 경계면이 형성될 수 있다.
이때, 반도체막은 도 29에 도시된 것처럼 게이트 절연막(230)이 형성된 개구부(220)를 채우도록 형성될 수 있다. 하지만, 변형된 실시예에 따르면, 도 24에 도시된 것처럼 게이트 절연막(230)이 형성된 개구부(220)를 콘포말하게 덮도록 형성될 수 있다. 후자의 경우, 반도체막(즉, 활성 기둥(300))은 원통 또는 쉘 모양으로 형성될 수 있으며, 그 내부 공간은 절연성 물질로 채워질 수 있다. 한편, 반도체막의 두께(즉, 쉘의 두께)는 거기에 생성될 공핍 영역의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들의 평균 길이보다 작을 수 있다.
본 발명에 따르면, 활성 기둥들(300)은 그것들이 접촉하는 반도체기판(100)과 동일한 도전형을 갖도록 형성된다. 그 결과, 활성 기둥들(300)은 반도체기판(100)과 다이오드를 구성하지 않기 때문에, 활성 기둥들(300)은 반도체기판(100)과 등전위를 가질 수 있다.
도 30을 참조하면, 활성 기둥들(300, PL)의 상부 영역에는 셀 스트링들의 드레인 전극들로 사용되는 드레인 영역(D)이 형성된다.
이어서, 최상부 상부 게이트막(205)을 패터닝하여 스트링 선택 라인들(SSL)을 형성한다. 스트링 선택 라인들(SSL) 각각은 활성 기둥들(PL)을 일차원적으로 연결하도록 형성된다.
일 실시예에 따르면, 스트링 선택 라인들(SSL)을 형성하는 단계는 콘택 플러그들(260) 상에 제 1 도전막(270)을 형성한 후, 제 1 도전막(270), 최상부 게이 트 층간절연막(216) 및 최상부 상부 게이트막(205)을 패터닝하는 단계를 포함할 수 있다. 제 1 도전막(270)은 후속 공정에서 활성 기둥(PL)이 식각 손상을 입는 것을 예방하며, 활성 기둥들(PL)의 상부 영역(즉, 드레인 영역(D))과 직접 접촉할 수 있다. 이러한 직접적인 접촉을 고려하여, 제 1 도전막(270)은 활성 기둥과 오믹 접촉할 수 있는 물질들 중의 한가지로 형성되는 것이 바람직하다.
도 25 내지 도 30을 참조하여 설명된 반도체 메모리 장치의 제조 방법에서, 게이트막들(201~205) 및 스트링 선택 라인(SSL)은, 도 3 내지 도 8을 참조하여 설명된 복수 개의 도전 패턴들(GL1~GL6)의 형성 방법을 이용하여 형성될 수 있다.
도 31 내지 도 34은 본 발명의 변형된 다른 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 31을 참조하면, 도 3을 참조하여 설명한 것과 유사하게, 반도체기판(100) 상에 희생막들(SC1, SC2, SC3, SC4, SC5, SC6) 및 게이트 층간절연막들(211, 212, 213, 214, 215, 216)을 교대로 형성한다. 즉, 희생막 구조체(SC)를 구성하는 희생막들(SC1~SC6)은 게이트 층간절연막들(211~216)에 의해 서로 이격되면서 적층된다. 희생막들(SC1~SC6) 사이에 개재되는 게이트 층간절연막들(211~216)은 게이트 층간절연 구조체(210)를 구성한다. 반도체기판(100)과 희생막들(SC1~SC6) 또는 게이트 층간절연막들(211~216) 사이에는 버퍼막 (110)이 형성될 수 있다.
게이트 층간절연막(211~216)은 공지된 절연성 물질들 중의 적어도 한가지가 사용될 수 있다. 예를 들면, 게이트 층간절연막(211~216)은 실리콘 산화막 및 실리 콘 질화막 중의 적어도 하나를 포함할 수 있다. 희생막들(SC1~SC6)은 게이트 층간절연막들(211~216)의 식각을 최소화하면서 선택적으로 제거될 수 있는 물질들로 형성된다.
게이트 층간절연 구조체(210) 및 희생막 구조체(SC)를 패터닝하여 반도체기판(100)의 상부면을 노출시키는 개구부들(50)을 형성한다. 이 실시예에 따르면, 개구부들(50) 각각은 홀 형태가 아니라 라인 또는 스트라이프 형태로 형성될 수 있다. 또한, 개구부들(50)은 반도체기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다.
개구부(50)의 내측벽을 덮는 반도체막(300)을 형성한다. 이 실시예에 따르면, 반도체막(300)은 화학적 기상 증착 기술을 사용하여 개구부(50)의 내측벽을 콘포말하게 덮도록 형성될 수 있으며, 개구부 내부의 나머지 공간은 절연성 물질(310)(예를 들면, 실리콘 산화막, 실리콘 질화막 또는 공기)로 채워질 수 있다. 한편, 변형된 실시예에 따르면, 반도체막(300)은 에피택시얼 기술을 사용하여 형성됨으로써 개구부들(50)을 채울 수 있다. 개구부(50)은 반도체막(300)으로 채워질 수 있다.
도 32을 참조하면, 게이트 층간절연 구조체(210) 및 희생막 구조체(SC)를 다시 패터닝하여, 개구부들(50) 사이에서 반도체기판(100) 또는 버퍼막(110)의 상부면을 노출시키는 예비 게이트 분리 영역(225)을 형성한다. 즉, 예비 게이트 분리 영역(225)은 인접하는 반도체막들(300) 사이에 형성되며, 바람직하게는 이들의 중앙에 형성된다. 그 결과, 게이트 층간절연막(211~216) 및 희생막들(SC1~SC6)의 측 벽들이 예비 게이트 분리 영역(225)에 의해 노출된다.
예비 게이트 분리 영역(225)에 의해 노출된 희생막들(SC1~SC6)을 제거한다. 그 결과, 게이트 층간절연막들(211~216) 사이에는 반도체막(300)의 측벽을 부분적으로 노출시키는 게이트 영역들(226)이 형성된다. 희생막들(SC1~SC6)을 제거하는 동안 버퍼막(110)이 제거됨으로써, 반도체기판(100)의 상부면이 예비 게이트 분리 영역(225) 및 게이트 영역(226)에서 노출될 수 있다.
희생막들(SC1~SC6)을 제거하는 단계는 게이트 층간절연막들(211~216), 반도체기판(100), 반도체막(300) 및 절연성 물질(310)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시될 수 있다. 또한, 희생막들(SC1~SC6)을 제거하는 단계는 건식 또는 습식의 방법으로 실시될 수 있지만, 등방성 식각의 방법을 사용하는 것이 바람직하다.
게이트 영역들(226)이 형성된 결과물 상에 게이트 절연막(230)을 형성한다. 게이트 절연막(230)은 블록킹 절연막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 이 실시예에 따르면, 터널 절연막은 적어도 게이트 영역을 통해 노출되는 반도체막(300)의 측벽을 덮도록 형성되고, 전하저장막 및 블록킹 절연막은 터널 절연막이 형성된 결과물을 콘포말하게 덮도록 형성될 수 있다.
도 33를 참조하면, 게이트 절연막(230)이 형성된 결과물 상에, 예비 게이트 분리 영역(225) 및 게이트 영역(226)을 채우는 도전성 갭필막을 형성한다. 도전성 갭필막은 우수한 단차 도포성을 제공하는 박막 형성 기술들 중의 적어도 한가지를 사용하여 형성될 수 있으며, 다결정 실리콘막, 실리사이드막들 및 금속막들 중의 적어도 한가지일 수 있다.
이어서, 최상부 게이트 층간절연막(216) 또는 게이트 절연막(230)을 식각 마스크로 사용하여 도전성 갭필막을 이방성 식각한다. 이에 따라, 예비 게이트 분리 영역(225)에는, 수직적으로 분리된 도전성 갭필막들의 측벽을 노출시키는 게이트 분리 영역(225')이 형성된다. 수직적으로 분리된 도전성 갭픽막들은 게이트 영역들(226) 내에 형성되며, 전기적으로 분리된 게이트막들(201, 202, 203, 204, 205, 206)을 형성한다. 전기적으로 분리된 게이트막들(201~206)은 게이트 구조체(200)을 구성할 수 있으며 상술한 수평 패턴들(HP)으로 사용될 수 있다.
이후, 게이트 분리 영역(225')을 채우는 갭필 절연막(gapfill insulating layer, 180)을 형성한다. 갭필 절연막(180)은 실리콘 산화막인 것이 바람직하지만, 이에 한정되는 것은 아니며, 다른 다양한 절연성 물질들 중의 적어도 한가지로 형성될 수도 있다.
도 34를 참조하면, 반도체막들(300)을 패터닝하여 수직 패턴들(VP)을 형성한다. 이 실시예에 따르면, 수직 패턴들(VP)은 메모리 셀 스트링을 구성하는 활성 영역으로 사용되기 때문에, 수직 패턴들(VP)은 수평적으로 분리되는 것이 필요하다. 이를 위해, 수직 패턴들(VP)을 형성하는 단계는 개구부들(50) 또는 게이트 분리 영역(225')을 가로지르는 마스크 패턴(도시하지 않음)을 형성하는 단계 및 마스크 패턴을 식각 마스크로 사용하여 반도체막(300)을 식각하는 단계를 포함할 수 있다.
이에 더하여, 이러한 식각 단계에서, 최상부 게이트 층간절연막(216)은 식 각 마스크로 사용될 수 있다. 이에 따라, 게이트 분리 영역(225') 내의 마스크 패턴들 사이인 영역들에는, 게이트 구조체(200)의 측벽을 노출시키는, 홀들이 형성될 수 있다. 홀들을 절연성 물질(305)로 채운 후, 분리된 수직 패턴들(VP)을 전기적으로 연결하는 상부 배선들(270)을 형성한다. 상부 배선들(270)은 비트 라인들로 사용될 수 있다. 한편, 상부 배선들(270)을 형성하기 전에, 반도체기판(100)과는 다른 도전형을 갖는 불순물들을 수직 패턴(VP)의 상부 영역에 주입하여 드레인 영역들(D)을 형성할 수 있다.
도 31 내지 도 34를 참조하여 설명된 반도체 메모리 장치의 제조 방법에서, 게이트막들(201~206)은, 도 3 내지 도 8을 참조하여 설명된 복수 개의 도전 패턴들(GL1~GL6)의 형성 방법을 이용하여 형성될 수 있다.
도 35 내지 도 38은 본 발명의 변형된 다른 실시예에 따른 반도체 메모리 장치의 다른 제조 방법을 설명하기 위한 단면도들이다.
도 35 내지 도 38을 참조하면, 이 실시예 따른 개구부(50)는 홀 형태로 형성되며, 이런 점에서, 도 31 내지 34을 참조하여 상술한 실시예와 구별된다.
한편, 이 실시예에 따르면, 수직 패턴들(VP)은 서로 분리된 개구부들(50)을 채우도록 형성된다. 결과적으로, 앞선 실시예에서의 수직 패턴의 최종 모양은 반도체막들(300)을 패터닝하는 단계에서 결정되지만, 이 실시예에서의 수직 패턴의 최종 모양은 홀 형태의 개구부(50)에 의해 정의된다.
이 실시예에서, 전기적으로 분리된 게이트막들(201~206)은 희생막들(SC1~SC6)에 의해 그 두께가 정의된다.
희생막들(SC1~SC6)의 두께와 분리된 게이트막들(201~206)의 두께 사이에는 게이트 절연막(230)의 두께의 두 배에 상응하는 차이가 있을 수 있으며, 희생막들(SC1~SC6)의 두께는 이러한 두께의 차이를 고려하여 형성될 수 있다.
도 35 내지 도 38를 참조하여 설명된 반도체 메모리 장치의 제조 방법에서, 게이트막들(201~206)은, 도 3 내지 도 8을 참조하여 설명된 복수 개의 도전 패턴들(GL1~GL6)의 형성 방법을 이용하여 형성될 수 있다.
도 39는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 39를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스 템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 40은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 40을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인 터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 41은 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 41을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 2는 도 1에 도시된 3차원 반도체 메모리 장치의 변형 실시예를 나타낸다.
도 3 내지 도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명한다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 사시도이다.
도 10은 본 발명의 일 실시예에 따른 정보 저장 패턴을 설명하기 위한 공정 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이 구조를 설명하기 위한 회로도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이 일부를 도시하는 사시도이다.
도 13 내지 도 18은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 19는 본 발명의 일 실시예에 따른 중간 배선들의 전기적 연결 구조를 설명하기 위한 회로도이다.
도 20 및 도 21는 본 발명의 일 실시예에 따른 중간 배선들의 전기적 연결 구조를 설명하기 위한 사시도들이다.
도 22는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 셀 어레이 구조를 설명하기 위한 사시도이다.
도 23 및 도 24은 본 발명의 다른 실시예에 따른 활성 기둥 및 게이트 절연막을 보다 구체적으로 설명하기 위한 사시도들이다.
도 25 내지 도 30은 본 발명의 다른 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 31 내지 도 34은 본 발명의 변형된 다른 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 35 내지 도 38은 본 발명의 변형된 다른 실시예에 따른 반도체 메모리 장치의 다른 제조 방법을 설명하기 위한 단면도들이다.
도 39는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 40은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 41은 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.

Claims (10)

  1. 서로 이격된 제 1 콘택 영역 및 제 2 콘택 영역을 포함하는 기판; 및
    차례로 적층된 복수의 도전 패턴들을 포함하되,
    상기 도전 패턴들 각각은,
    상기 기판의 상부면에 평행한 배선부; 및
    상기 배선부에 대해 경사진 방향을 따라 상기 배선부의 양 끝단들로부터 연장되어 상기 제 1 및 제 2 콘택 영역들에 배치되는 콘택 연장부들을 포함하고,
    상기 제 1 및 제 2 콘택 영역들 각각에서, 홀수층에 배치된 상기 도전 패턴들의 상기 콘택 연장부들의 상부면들과 짝수층에 배치된 상기 도전 패턴들의 상기 콘택 연장부들의 상부면들은 서로 다른 높이에 위치하는 반도체 메모리 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 기판의 상부면과 상기 콘택 연장부들의 상부면들 사이의 거리들은 실질적으로 동일한 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 도전 패턴들의 상기 배선부들은 상기 기판의 상부면으로부터 거리가 멀어질수록, 상기 배선부들의 길이들이 점차 감소하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 복수의 도전 패턴들 상에서 상기 배선부를 가로지르며, 상기 도전 패턴들의 상기 콘택 연장부들 각각에 접속된 배선 라인들을 더 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    홀수층에 배치된 상기 도전 패턴들의 콘택 연장부들은 상기 제 1 콘택 영역 상에서, 상기 배선 라인에 연결되며,
    짝수층에 배치된 상기 도전 패턴들의 콘택 연장부들은 상기 제 2 콘택 영역 상에서 상기 배선 라인에 연결되는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 배선부와 상기 콘택 연장부 사이의 각도는 90도 내지 130도인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 기판은 상기 제 1 콘택 영역과 상기 제 2 콘택 영역 사이에 셀 어레이 영역을 더 포함하며,
    상기 반도체 메모리 장치는 상기 도전 패턴들의 상기 배선부들을 관통하는 반도체 패턴들; 및
    상기 반도체 패턴과 상기 도전 패턴 사이에 개재되는 정보 저장막 패턴을 더 포함하는 반도체 메모리 장치.
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