CN215220721U - 半导体器件 - Google Patents

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Abstract

本实用新型提供了半导体器件。一种半导体器件包括：基板，具有第一区域和第二区域；栅电极，在第一区域中在垂直于基板的上表面的第一方向上堆叠且彼此间隔开，并在第二区域中沿着垂直于第一方向的第二方向以不同的长度延伸；第一分隔区域，在第一区域和第二区域中穿透栅电极，在第二方向上延伸，并在垂直于第一方向和第二方向的第三方向上彼此间隔开；第二分隔区域，在第二区域中穿透栅电极，在第一分隔区域之间在第二方向上延伸并在第二方向上彼此间隔开；以及第一垂直结构，在第二区域中穿透栅电极并最靠近第一区域，其中第二分隔区域在第三方向上的宽度大于第一垂直结构的宽度，第二分隔区域的与第一区域相邻的第一端点在第二方向上与第一垂直结构的中心轴线间隔开，并与第一垂直结构的中心轴线相比更远离第一区域。

Description

半导体器件
技术领域
本实用新型涉及半导体器件。
背景技术
半导体器件以较小的体积执行高容量的数据处理。因此，有利的是增加这样的半导体器件的集成。为了提高半导体器件的集成，已经提出具有代替现有的平面晶体管结构的垂直晶体管结构的半导体器件。
实用新型内容
本公开的一方面可以提供一种具有提高的集成和/或电特性的半导体器件。
根据本公开的一方面，一种半导体器件可以包括：基板，具有第一区域和第二区域；多个栅电极，在第一区域中在垂直于基板的上表面的第一方向上堆叠且彼此间隔开，并在第二区域中包括通过所述多个栅电极中的一些在垂直于第一方向的第二方向上以不同的长度延伸而提供的多个焊盘区域；多个第一分隔区域，在第一区域和第二区域中穿透所述多个栅电极，在第二方向上延伸，并在垂直于第一方向和第二方向的第三方向上彼此间隔开；多个第二分隔区域，在所述多个第一分隔区域之间穿透所述多个栅电极，并包括在第二方向上从第一区域延伸的第二主分隔区域和在第二方向上从第二区域延伸的第二辅助分隔区域；多个沟道结构，穿透所述多个栅电极，在基板上垂直地延伸，并布置在第一区域中；以及多个虚设沟道结构，穿透所述多个栅电极，在基板上垂直地延伸，并布置在第二区域中，其中所述多个焊盘区域包括由所述多个栅电极当中的最上面的第一栅电极提供的第一焊盘区域和由在第一栅电极下面的第二栅电极提供的第二焊盘区域，所述多个虚设沟道结构包括穿透第一焊盘区域并邻近于第一区域布置的一对第一虚设沟道结构以及邻近于第一栅电极的第一端布置的一对第二虚设沟道结构，所述多个第二辅助分隔区域布置在彼此相邻的第一焊盘区域之间并具有与第一虚设沟道结构相邻的第一边缘部分和在第一边缘部分上最靠近第一区域的第一端，第一虚设沟道结构的中心轴线在第二方向上与第二虚设沟道结构的中心轴线间隔开第一距离，第二辅助分隔区域的第一边缘部分在第二方向上与第一虚设沟道结构的中心轴线间隔开小于第一距离的第二距离。
根据本公开的一方面，一种半导体器件可以包括：基板，具有第一区域和第二区域；多个栅电极，在第一区域中在垂直于基板的上表面的第一方向上堆叠且彼此间隔开，并在第二区域中包括通过所述多个栅电极中的一些在垂直于第一方向的第二方向上延伸不同的长度而提供的焊盘区域；第一分隔区域，在第一区域和第二区域中穿透栅电极，在第二方向上延伸，并在垂直于第一方向和第二方向的第三方向上彼此间隔开；第二分隔区域，在第二区域中穿透栅电极并在第二方向上延伸；以及沟道结构和虚设沟道结构，穿透栅电极，在基板上垂直地延伸，并分别布置在第一区域和第二区域中，其中焊盘区域包括从第一区域在第二方向上依次布置的第一焊盘区域和第二焊盘区域，与第二分隔区域的第一区域相邻的第一边缘部分在第二方向上与穿透第一焊盘区域并与第一边缘部分相邻的虚设沟道结构的中心轴线间隔开第一距离，并且第一距离大于虚设沟道结构的最大宽度。
根据本公开的另一方面，一种半导体器件可以包括：基板，具有第一区域和第二区域；栅电极，在第一区域中在垂直于基板的上表面的第一方向上堆叠且彼此间隔开，并在第二区域中在垂直于第一方向的第二方向上延伸且具有不同的长度；第一分隔区域，在第一区域和第二区域中穿透栅电极，在第二方向上延伸，并在垂直于第一方向和第二方向的第三方向上彼此间隔开；第二分隔区域，在第二区域中穿透栅电极，在第一分隔区域之间在第二方向上延伸并在第二方向上彼此间隔开；以及第一垂直结构，在第二区域中穿透栅电极并最靠近第一区域，其中第二分隔区域在第三方向上的宽度大于第一垂直结构的宽度，第二分隔区域的与第一区域相邻的第一端点在第二方向上与第一垂直结构的中心轴线间隔开，并与第一垂直结构的中心轴线相比更远离第一区域。
附图说明
从以下结合附图进行的详细描述，本公开的以上和其它的方面、特征和其它优点将被更清楚地理解，附图中：
图1是根据本公开中的示例实施方式的半导体器件的示意性框图。
图2是根据本公开中的示例实施方式的半导体器件的存储单元阵列的等效电路图。
图3A是根据本公开中的示例实施方式的半导体器件的示意性平面图。
图3B是放大图3A中的部分“A”的局部放大平面图。
图4A至图4F是示出根据本公开中的示例实施方式的半导体器件的示例的剖视图。
图4G是放大图4D中的部分“B”的局部放大剖视图。
图5是根据本公开中的示例实施方式的半导体器件的示意性剖视图。
图6A至图6C是示出根据本公开中的示例实施方式的半导体器件的变型的局部放大平面图。
图7A至图7D是示出根据本公开中的示例实施方式的半导体器件的另一变型的剖视图。
图8A至图8D是示出根据本公开中的示例实施方式的形成半导体器件的方法的示例的剖视图。
具体实施方式
在下文，将参照附图详细描述本公开中的示例实施方式。
图1是根据示例实施方式的半导体器件的示意性框图。
参照图1，半导体器件10可以包括存储单元阵列20和/或***电路30。***电路30可以包括行解码器32、页缓冲器34、输入/输出(I/O)缓冲器35、控制逻辑36和/或电压发生器37。
存储单元阵列20包括多个存储块，每个存储块可以包括多个存储单元。多个存储单元可以通过串选择线(SSL)、字线(WL)和/或接地选择线(GSL)连接到行解码器32并通过位线(BL)连接到页缓冲器34。在示例实施方式中，布置在同一行中的多个存储单元可以连接到相同的字线WL，布置在同一列中的多个存储单元可以连接到相同的位线BL。
行解码器32对输入地址ADDR进行解码以生成并发送字线WL的驱动信号。行解码器32可以响应于控制逻辑36的控制而将由电压发生器37产生的字线电压提供给被选择的字线WL和未被选择的字线WL中的每条。
页缓冲器34可以通过位线BL连接到存储单元阵列20以读取存储在存储单元中的数据。页缓冲器34可以根据操作模式而临时存储将被存储在存储单元中的数据或检测已存储在存储单元中的数据。页缓冲器34可以包括列解码器和/或检测放大器。列解码器可以选择性地激活存储单元阵列20的位线BL，检测放大器可以检测由列解码器选择的位线BL的电压以在读取操作期间读取存储在被选择的存储单元中的数据。
I/O缓冲器35可以在编程操作期间接收数据DATA并将数据DATA传送到页缓冲器34，并在读取操作期间将从页缓冲器34接收的数据DATA输出到外部。I/O缓冲器35可以将输入地址或命令传送到控制逻辑36。
控制逻辑36可以控制行解码器32和/或页缓冲器34的操作。控制逻辑36可以接收从外部传输的控制信号和外部电压并根据接收到的控制信号来操作。控制逻辑36可以响应于控制信号而控制读取、写入和/或擦除操作。
电压发生器37可以使用外部电压生成内部操作所需的电压，例如编程电压、读取电压、擦除电压等。由电压发生器37生成的电压可以通过行解码器32传送到存储单元阵列20。
以上公开的任何元件可以包括或被实现为：处理电路，诸如包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上***(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
图2是根据示例实施方式的半导体器件的存储单元阵列的等效电路图。
参照图2，存储单元阵列20可以包括多个存储单元串S，每个存储单元串S包括彼此串联连接的存储单元M以及串联连接到存储单元M的相反两端的接地选择晶体管GST和串选择晶体管SST1和SST2。多个存储单元串S可以并联连接到位线BL0至BL2中的每条。多个存储单元串S可以共同地连接到公共源极线CSL。也就是，多个存储单元串S可以布置在多条位线BL0至BL2与一条公共源极线CSL之间。在一些示例实施方式中，多条公共源极线CSL可以被二维地排布。
彼此串联连接的存储单元M可以由用于选择存储单元M的字线WL0至WLn控制。每个存储单元M可以包括数据存储元件。布置在距公共源极线CSL相同或基本上相同的距离处的存储单元M的栅电极可以共同地连接到字线WL0至WLn中的一条从而处于等电位状态。可选地，即使存储单元M的栅电极布置在距公共源极线CSL相同或基本上相同的距离处，布置在不同行或列中的栅电极也可以被独立地控制。
接地选择晶体管GST可以由接地选择线GSL控制并可以连接到公共源极线CSL。串选择晶体管SST1和SST2可以由串选择线SSL1_1、SSL1_2、SSL1_3、SSL2_1、SSL2_2和SSL2_3控制并可以连接到位线BL0至BL2。图2示出其中一个接地选择晶体管GST和两个串选择晶体管SST1和SST2连接到彼此串联连接的多个存储单元M的结构，但是串选择晶体管SST1和SST2中的每个可以被连接或者多个接地选择晶体管GST可以被连接。一条或更多条虚设线DWL或缓冲线可以进一步布置在字线WL0至WLn当中的最上面的字线WLn与串选择线SSL1_1、SSL1_2、SSL1_3、SSL2_1、SSL2_2和SSL2_3之间。在一些示例实施方式中，一条或更多条虚设线DWL可以布置在最下面的字线WL0与接地选择线GSL之间。
当信号通过串选择线SSL1_1、SSL1_2、SSL1_3、SSL2_1、SSL2_2和SSL2_3被施加到串选择晶体管SST1和SST2时，所施加的信号通过位线BL0至BL2传输到串联连接的存储单元M，从而执行数据读取和写入操作。此外，用于擦除写入在存储单元M中的数据的擦除操作可以通过经由基板施加预定的或可选地期望的擦除电压来执行。在一些示例实施方式中，存储单元阵列20可以包括与位线BL0至BL2电分离的至少一个虚设存储单元串。
图3A是根据本公开中的示例实施方式的半导体器件的示意性平面图，图3B是放大图3A中的部分“A”的局部放大平面图。图4A至图4F是分别沿着图3A的线I-I'、II-II'、III-III'、IV-IV'、V-V'和VI-VI'截取的剖视图，图4G是放大图4D中的部分“B”的局部放大平面图。图3A中的部分“A”可以是包括与由图3A中的线I-I'、II-II'、III-III'、IV-IV'和V-V'指示的部分相同的图案的部分。
参照图3A至图4G，根据示例实施方式的半导体器件100可以包括具有第一区域R1和/或第二区域R2的基板101、设置在基板101中且在第二区域R2处的基板绝缘层110、堆叠在基板101上的栅电极130、设置为穿透栅电极130的沟道结构CH和虚设沟道结构DCH、延伸穿过栅电极130的第一分隔区域MS1和第二分隔区域MS2a和MS2b、穿透最上面的栅电极130的一部分的上分隔区域SS以及穿透最下面的栅电极130的一部分的下分隔区域GS。沟道结构CH可以包括沟道层140、栅极电介质层145、沟道绝缘层150和/或沟道焊盘155。半导体器件100还可以包括层间绝缘层120、单元区域绝缘层170和/或接触插塞MC，层间绝缘层120与栅电极130交替地堆叠在基板101上。
基板101的第一区域R1可以是其中栅电极130垂直地堆叠并且沟道结构CH被设置的区域，并可以是与图1的存储单元阵列20相对应的区域。第一区域R1可以被称为存储单元阵列区域。基板101的第二区域R2可以是其中栅电极130延伸以具有不同的长度并且虚设沟道结构DCH被设置的区域，其可以对应于电连接图1的存储单元阵列20和***电路30的区域。第二区域R2可以被称为连接区域。第二区域R2可以在至少一个方向(例如X方向)上设置在第一区域R1的至少一端中。
基板101可以具有在X方向和Y方向上延伸的上表面。基板101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。例如，IV族半导体可以包括硅、锗或硅锗。基板101可以被提供为体晶片或外延层。
基板绝缘层110可以在基板101的第二区域R2中设置在基板101中。如图4A、图4B和图5所示，基板绝缘层110可以设置在第一分隔区域MS1和第二分隔区域MS2a和MS2b之间从而在第二区域R2中在Z方向上不与第一分隔区域MS1和第二分隔区域MS2a和MS2b重叠。基板绝缘层110可以延伸到其中第二分隔区域MS2a和MS2b在X方向上彼此间隔开的区域。根据示例实施方式，基板绝缘层110可以不延伸到其中第二分隔区域MS2a和MS2b在X方向上彼此间隔开的区域。
基板绝缘层110可以通过例如浅沟槽隔离(STI)形成。基板绝缘层110可以从基板101的上表面延伸到基板101中达预定的或可选地期望的深度。基板绝缘层110可以由绝缘材料形成，并可以包括例如氧化物、氮化物或其组合。基板绝缘层110还可以被描述为配置基板101的绝缘区域。在一些示例实施方式中，基板101可以包括与基板绝缘层110相对应的绝缘区域和基于半导体区域的导电区域。
栅电极130在第一区域R1上彼此垂直地间隔开，并可以以不同的长度从第一区域R1延伸到第二区域R2。
栅电极130可以包括构成接地选择晶体管GST的栅极的接地选择栅电极130G、构成多个存储单元M的存储单元栅电极130M以及构成图2的串选择晶体管SST1和SST2的栅极的串选择栅电极130Sd和130Su。构成存储单元M的存储单元栅电极130M的数量可以根据半导体器件100的容量来确定。根据一些示例实施方式，串选择栅电极130Sd和130Su以及接地选择栅电极130G可以分别是一个或两个或更多个，并可以具有与存储单元M的栅电极130相同或不同的结构。一些栅电极130(例如与接地选择栅电极130G和串选择栅电极130Sd和130Su相邻的存储单元栅电极130M)可以是虚设栅电极。
如图3A和图3B所示，栅电极130可以设置为通过在X方向上延伸的第一分隔区域MS1而在Y方向上以预定或可选地期望的单位分隔开。在一对第一分隔区域MS1之间的栅电极130可以形成一个存储块，但是存储块的范围不限于此。
存储单元栅电极130M可以在一个存储块中形成一个层(layer)。每个存储单元栅电极130M可以包括在该对第一分隔区域MS1之间在X方向上延伸的八个子栅电极，并可以通过栅极连接部分(见图4D中的130Mc)连接从而在其中第二分隔区域MS2a和MS2b在X方向上彼此间隔开的区域中设置为单层。栅极连接部分指的是其中栅电极130在相同的水平处被水平地连接的区域。
串选择栅电极130Sd和130Su可以通过第一分隔区域MS1和第二分隔区域MS2a和MS2b以及在该对第一分隔区域MS1之间的上分隔区域SS而被完全地分隔为八个子栅电极。
接地选择栅电极130G可以通过在第二分隔区域MS2a和MS2b中的一些之间的栅极连接部分连接，但是可以通过第二主分隔区域MS2a以及在第二主分隔区域MS2a之间的下分隔区域GS而被分隔为四个子栅电极。
如图3A和图4F所示，在基板101的第二区域R2中的栅电极130在X方向上以不同的长度延伸从而形成台阶，并提供其中下部的栅电极130被向上暴露的焊盘区域PAD。在本公开中，焊盘区域PAD可以用作指代其中栅电极130在第二区域R2中形成台阶的整个区域的术语。预定的或可选地期望数量的栅电极130(例如一个、两个、四个或五个栅电极130)可以形成栅极组，并且台阶结构可以在X方向上形成在栅极组之间。例如，如图4F所示，一个栅极组可以包括五个栅电极130，并且台阶结构可以在X方向上形成在栅极组之间。构成一个栅极组的栅电极130也可以设置为在Y方向上彼此具有台阶结构。
在一些示例实施方式中，焊盘区域PAD可以包括在X方向上从第一区域R1的一端朝向第二区域R2依次设置的第一上焊盘区域UP1、第二上焊盘区域UP2和/或第三上焊盘区域UP3。第一上焊盘区域UP1、第二上焊盘区域UP2和/或第三上焊盘区域UP3可以由从栅电极130的顶部依次堆叠的三个栅电极130提供。例如，第一上焊盘区域UP1可以在第二区域R2中由最上面的栅电极130Su提供，第二上焊盘区域UP2可以在第二区域R2中由设置在最上面的栅电极130Su下面的栅电极130Sd提供。
在一些示例实施方式中，多个第一上焊盘区域UP1可以被设置并在Y方向上彼此间隔开。第一上焊盘区域UP1可以被上分隔区域SS和第二辅助分隔区域MS2b分隔开并可以被第一分隔区域MS1和第二主分隔区域MS2a分隔开。
在一些示例实施方式中，第一上焊盘区域UP1、第二上焊盘区域UP2和/或第三上焊盘区域UP3可以分别具有在X方向上的不同的第一长度L1、第二长度L2和/或第三长度L3，但是不限于此。
每个栅电极130可以从焊盘区域PAD向上暴露并且连接到接触插塞MC，从而栅电极130可以连接到上布线结构。在焊盘区域PAD中，栅电极130可以具有较厚的区域以稳定地连接到接触插塞MC，但是不限于此。
栅电极130可以包括金属诸如钨(W)。根据一些示例实施方式，栅电极130可以包括多晶硅或金属硅化物材料。
在一些示例实施方式中，栅电极130可以包括内部栅极导电层和/或围绕栅极导电层的扩散阻挡物133。扩散阻挡物133可以包括例如钨氮化物(WN)、钽氮化物(TaN)、钛氮化物(TiN)或其组合。
在一些示例实施方式中，半导体器件100还可以包括形成擦除晶体管的擦除栅电极，该擦除栅电极设置在串选择栅电极130Su和130Sd之上或在接地选择栅电极130G之下并在利用栅极诱导漏极泄露(GIDL)现象的擦除操作中使用。
层间绝缘层120可以设置在栅电极130之间。层间绝缘层120可以设置为在垂直于基板101的上表面的方向上彼此间隔开并在X方向上延伸，像栅电极130一样。层间绝缘层120可以包括绝缘材料，诸如硅氧化物或硅氮化物。
沟道结构CH可以在第一区域R1上形成行和列的同时彼此间隔开地设置。沟道结构CH可以布置为形成格子图案，或者可以在一个方向上以Z字形布置。沟道结构CH可以在基板101上垂直地延伸。沟道结构CH可以具有柱形状和/或可以具有根据高宽比而朝向基板101变窄的倾斜侧表面。在布置于第一区域R1中的沟道结构CH当中，与第二区域R2相邻的沟道结构CH中的一些可以是虚设沟道。此外，与上分隔区域SS重叠的沟道结构CH可以是虚设沟道。在一些示例实施方式中，虚设沟道可以具有与沟道结构CH相同或相似的结构，但是可以在半导体器件100中不执行实质功能。
参照图4D和图4G，沟道层140可以设置在沟道结构CH中。沟道结构CH中的沟道层140可以形成为围绕内部沟道绝缘层150的环形形状，但是根据一些示例实施方式，沟道层140可以具有诸如圆柱形或棱柱形的柱形状而没有沟道绝缘层150。沟道层140可以在底部连接到外延层105，并且绝缘层可以进一步设置在沟道层140和外延层105之间。沟道层140可以包括半导体材料诸如多晶硅或单晶硅。半导体材料可以是未掺杂的材料或包含p型或n型杂质的材料。在Y方向上设置在一直线上的沟道结构CH可以根据连接到沟道焊盘155的上布线结构的布置而连接到不同的位线BL0至BL2(见图2)。
沟道焊盘155可以在沟道结构CH中设置在沟道层140上。沟道焊盘155可以设置为覆盖沟道绝缘层150的上表面并电连接到沟道层140。沟道焊盘155可以包括例如掺杂的多晶硅。
栅极电介质层145可以设置在栅电极130和沟道层140之间。栅极电介质层145可以包括从沟道层140依次堆叠的隧穿层141、数据存储层142和/或阻挡层143。隧穿层141可以使电荷隧穿到数据存储层142，并可以包括例如硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或其组合。数据存储层142可以是电荷陷阱层或浮置栅极导电层。阻挡层143可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、高k电介质材料或其组合。在一些示例实施方式中，栅极电介质层145的至少一部分可以沿着栅电极130在水平方向上延伸。
外延层105可以设置在基板101上且在沟道结构CH的下端，并可以设置在至少一个栅电极130的侧表面上。外延层105可以设置在基板101的凹陷区域中。绝缘层105S可以设置在外延层105和最下面的接地选择栅电极130G之间。外延层105的上表面的高度可以高于最下面的栅电极130的上表面并低于次最下面的栅电极130的下表面，但是不限于所示出的。在一些示例实施方式中，可以省略外延层105，在这种情况下，沟道层140可以直接连接到基板101。
沟道接触插塞157可以设置在沟道结构CH上。沟道接触插塞157可以连接到沟道焊盘155。沟道接触插塞157可以将沟道结构CH连接到上布线结构，并可以连接到位线BL0至BL2(见图2)中的每条。沟道接触插塞157可以不设置在虚设沟道结构DCH上。可选地，沟道接触插塞157可以设置在虚设沟道结构DCH上并可以不连接到上布线结构。沟道接触插塞157可以不设置在虚设沟道结构DCH上或与上分隔区域SS重叠的沟道结构CH上。
虚设沟道结构DCH可以设置在第二区域R2中，可以具有与沟道结构CH相同或相似的结构，但是可以在半导体器件100中不执行实质功能。例如，虚设沟道结构DCH可以穿过基板绝缘层110连接到基板101。虚设沟道结构DCH可以在栅电极130的焊盘区域PAD中规则地排布成行和列。虚设沟道结构DCH可以具有为第二宽度W2的最大直径，该第二宽度W2大于为沟道结构CH的最大直径的第一宽度W1。
当在焊盘区域PAD中由第一分隔区域MS1和第二分隔区域MS2a和MS2b围绕的最小单元是单位焊盘区域时，虚设沟道结构DCH可以布置在一个单位焊盘区域的四个拐角处。然而，每个单位焊盘区域的长度可以对于每个栅电极130是不同的，并且布置在每个单位焊盘区域中的虚设沟道结构DCH的数量和/或间隔也可以是不同的。
虚设沟道结构DCH可以包括在Y方向上设置在下分隔区域GS外部的支撑沟道结构DCHS。支撑沟道结构DCHS可以设置在下分隔区域GS的在Y方向上的两侧。支撑沟道结构DCHS可以具有比沟道结构CH和虚设沟道结构DCH的最大直径大的最大直径。例如，支撑沟道结构DCHS可以具有为第三宽度W3的最大直径，该第三宽度W3大于为沟道结构CH的最大直径的第一宽度W1。
与具有圆形或近似圆形形状的沟道结构CH和虚设沟道结构DCH相比，支撑沟道结构DCHS可以具有其中在Y方向上的宽度大于在X方向上的宽度的形状。支撑沟道结构DCHS可以具有在Y方向上延伸的伸长的、长方形或椭圆形的形状。
虚设沟道结构DCH可以规则地布置。由于虚设沟道结构DCH被布置为穿透基板绝缘层110，所以其下端可以定位到比沟道结构CH的下端低的高度。因此，虚设沟道结构DCH可以具有比沟道结构CH大的长度。此外，虚设沟道结构DCH中的外延层105可以布置为使得侧表面的至少一部分被基板绝缘层110围绕。
如图3B所示，虚设沟道结构DCH可以与由最上面的栅电极130Su提供的第一上焊盘区域UP1的四个拐角相邻地设置。虚设沟道结构DCH可以包括穿透第一上焊盘区域UP1并与第一区域R1相邻地布置的一对第一虚设沟道结构DCH1以及与最上面的栅电极130Su的第一端S1相邻的一对第二虚设沟道结构DCH2。第一端S1也可以被称为第一上焊盘区域UP1的一端。第一虚设沟道结构DCH1的中心轴线可以在X方向上与第二虚设沟道结构DCH2的中心轴线间隔开第一距离d1。在该对第一虚设沟道结构DCH1之间的在Y方向上的距离可以小于第一距离d1。
在本公开中，虚设沟道结构DCH可以被称为垂直结构。例如，垂直结构可以包括在第二区域R2中最靠近第一区域R1设置并且连接到第一上焊盘区域UP1的第一垂直结构。第一垂直结构可以指第一虚设沟道结构DCH1。
在由设置在最上面的栅电极130Su下面的栅电极130Sd提供的第二上焊盘区域UP2中，形成一对第一虚设沟道结构DCH1和一对第二虚设沟道结构DCH2的两组虚设沟道结构DCH可以布置为在X方向上彼此平行。
第一分隔区域MS1和第二分隔区域MS2a和MS2b可以布置为在第一区域R1和第二区域R2中在X方向上延伸。第一分隔区域MS1和第二分隔区域MS2a和MS2b可以布置为彼此平行。第一分隔区域MS1和第二分隔区域MS2a和MS2b可以布置为在Y方向上形成恒定的图案，并且第二分隔区域MS2a和MS2b在X方向上彼此对准并彼此间隔开。第一分隔区域MS1和第二分隔区域MS2a和MS2b可以是穿过堆叠在基板101上的全部栅电极130而连接到基板101的贯穿分隔区域。第一分隔区域MS1和第二分隔区域MS2a和MS2b可以通过使基板101的上部部分地凹陷而布置，或者可以布置在基板101上与基板101的上表面接触。随着栅电极130的堆叠数量增加，第二分隔区域MS2a和MS2b可以减小施加到栅电极130的应力。
第二分隔区域MS2a和MS2b可以包括第二主分隔区域MS2a和第二辅助分隔区域MS2b，该第二主分隔区域MS2a在该对第一分隔区域MS1之间在Y方向上以预定的或可选地期望的间隔彼此间隔开，该第二辅助分隔区域MS2b在第一分隔区域MS1和第二主分隔区域MS2a之间在Y方向上以预定的或可选地期望的间隔彼此间隔开。
第二主分隔区域MS2a可以遍及第一区域R1和第二区域R2布置。第二主分隔区域MS2a可以被布置为作为一个主体从第一区域R1延伸到第二区域R2的一部分并在X方向上与其间隔开，并再次作为一个主体在第二区域R2中延伸。多个第二主分隔区域MS2a可以以预定的或可选地期望的间隔被分隔和布置在一直线上。第二辅助分隔区域MS2b可以仅设置在第二区域R2中。多个第二辅助分隔区域MS2b可以以预定的或可选地期望的间隔被分隔和布置在一直线上。
在平面图上，第二辅助分隔区域MS2b可以具有在X方向上延伸的侧边。第二辅助分隔区域MS2b的在X方向上延伸的侧边可以在X方向上基本上平坦地延伸而没有突起。其中第二辅助分隔区域MS2b的侧边延伸为直线的部分可以具有等于或大于第一距离d1的长度。虚设沟道结构DCH可以不布置在其中布置第二辅助分隔区域MS2b的区域中。第二辅助分隔区域MS2b可以不与虚设沟道结构DCH重叠。第二辅助分隔区域MS2b在Y方向上的宽度可以大于虚设沟道结构DCH的最大宽度。第二辅助分隔区域MS2b可以与上分隔区域SS的一部分接触。
如图3A至图4E所示，第一分隔区域MS1和第二分隔区域MS2a和MS2b可以包括导电层109和/或覆盖导电层109的侧面的分隔绝缘层107。导电层109可以由导电材料形成，分隔绝缘层107可以由绝缘材料形成。导电层109可以通过分隔绝缘层107而与栅电极130分隔开。第一分隔区域MS1可以包括以上参照图2描述的公共源极线CSL，第二分隔区域MS2a和MS2b可以包括虚设公共源极线。在一些示例实施方式中，虚设公共源极线可以处于浮置状态，其中虚设公共源极线不连接到驱动半导体器件100的器件或者不向虚设公共源极线施加电信号。第一分隔区域MS1在Y方向上的截面的结构可以与第二分隔区域MS2a和MS2b在Y方向上的截面的结构相同或基本上相同。然而，根据一些示例实施方式，第一分隔区域MS1在Y方向上的宽度可以大于第二分隔区域MS2在Y方向上的宽度。
第二辅助分隔区域MS2b可以具有与第一虚设沟道结构DCH1相邻的第一边缘部分eg1。第二辅助分隔区域MS2b的第一边缘部分eg1可以在X方向上与第一虚设沟道结构DCH1的中心轴线间隔开第二距离d2。穿过第二辅助分隔区域MS2b的第一边缘部分eg1和第一虚设沟道结构DCH1的中心轴线的第一延伸线可以与在X方向上的第二延伸线形成第一角度θ1(0°<θ1<90°)。第二辅助分隔区域MS2b的第一边缘部分eg1可以与第一虚设沟道结构DCH1的中心轴线间隔开第三距离d3，第三距离d3是直线距离。
在一些示例实施方式中，第二距离d2可以小于第一距离d1。第二距离d2可以大于第一距离d1的三分之一。第二距离d2可以大于虚设沟道结构DCH的最大直径。第二距离d2可以小于第一上焊盘区域UP1的第一长度L1和第二上焊盘区域UP2的第二长度L2。第二距离d2可以大于第二上焊盘区域UP2的第二长度L2的二十分之一。
在一些示例实施方式中，第一距离d1可以在从约400nm至约600nm的范围内。第二距离d2可以在从约150nm至约400nm的范围内。第三距离d3可以在从约200nm至约500nm的范围内。
在一些示例实施方式中，第一角度θ1可以小于约40°。第一角度θ1可以随着第二距离d2或第三距离d3的增大而减小。
第二辅助分隔区域MS2b可以具有第一端点e1，该第一端点e1是在X方向上从第二区域R2延伸的起点。第一端点e1可以是第二辅助分隔区域MS2b在该处最靠近第一区域R1的一个端点。第一端点e1可以位于第一边缘部分eg1上并可以是第二辅助分隔区域MS2b与上分隔区域SS接触的端点，但是不限于此。第二辅助分隔区域MS2b的第一端点e1可以在X方向上与最靠近第二辅助分隔区域MS2b的沟道结构CH间隔开第四距离d4。第二辅助分隔区域MS2b的第一端点e1可以在X方向上与最上面的栅电极130Su的第一端S1间隔开第五距离d5。
在一些示例实施方式中，第四距离d4可以大于第一虚设沟道结构DCH1在X方向上与最靠近第一虚设沟道结构DCH1的沟道结构CH间隔开的距离。第五距离d5可以小于第一虚设沟道结构DCH1在X方向上与第一端S1间隔开的距离。
在一些示例实施方式中，第四距离d4可以在从约300nm至约500nm的范围内。第五距离d5可以在从约200nm至约400nm的范围内。
根据本公开中的一些示例实施方式，第一辅助分隔区域MS2b可以设置为与第一虚设沟道结构DCH1间隔开预定的或可选地期望的距离，从而第二辅助分隔区域MS2b朝向第一虚设沟道结构DCH1弯曲或者第二辅助分隔区域MS2b的边缘部分eg1朝向第一虚设沟道结构DCH1突出的图案缺陷可以被减小或最小化。如果发生图案缺陷，则在穿过开口OP用导电材料形成栅电极之后从开口OP去除导电材料的工艺(见图8C和图8D)中，导电材料可能由于该图案缺陷而残留在第二辅助分隔区域MS2b和下栅电极层130之间。在一些示例实施方式中，由于通过减小或最小化该图案缺陷来减少或防止导电材料的残留物的沉积，所以可以提供具有改善的电特性的半导体器件。此外，当第二辅助分隔区域MS2b的相反侧的边缘部分或第二主分隔区域MS2a设置为和与其相邻的虚设沟道结构DCH间隔开预定的或可选地期望的距离时，可以获得减少或防止该图案缺陷的相同效果。
然而，当第二辅助分隔区域MS2b形成为偏离以上描述的第一至第五距离d1、d2、d3、d4和d5以及第一角度θ1的描述时，可能在第二辅助分隔区域MS2b的图案中出现缺陷。例如，如果第二距离d2小于约150nm，则第二辅助分隔区域MS2b的边缘部分可能没有与第一虚设沟道结构DCH1足够地间隔开，并且在一些示例实施方式中，第二辅助分隔区域MS2b可能朝向第一虚设沟道结构DCH1弯曲或突出。此外，如果第二距离d2大于约400nm，则第二辅助分隔区域MS2b的边缘部分靠近第二虚设沟道结构DCH2设置，并且在一些示例实施方式中，第二辅助分隔区域MS2b可能朝向第二虚设沟道结构DCH2弯曲或突出。
参照图4A和图4B，图4A是沿着在Y方向上的线I-I'截取的第一虚设沟道结构DCH1的剖视图，图4B是沿着线II-II'截取的剖视图，该线II-II'在Y方向上穿过第二虚设沟道结构DCH2。
由于第二辅助分隔区域MS2b的第一边缘部分eg1和第一端点e1与第一虚设沟道结构DCH1的中心轴线间隔开，所以第二辅助分隔区域MS2b的截面可以在虚设沟道结构DCH之间是不可见的，并且上分隔区域SS的截面可以在图4A的剖视图中示出。如图4B所示，第二辅助分隔区域MS2b可以在Y方向上与第二虚设沟道结构DCH2重叠，因此第二辅助分隔区域的截面可以在虚设沟道结构DCH之间示出。
上分隔区域SS可以在第一区域R1中在第一分隔区域MS1和第二主分隔区域MS2a之间在X方向上延伸。上分隔区域SS可以布置为与第二辅助分隔区域MS2b平行，并可以与第二辅助分隔区域MS2b的端点接触。上分隔区域SS可以设置为穿透栅电极130的一部分，所述一部分包括栅电极130当中的串选择栅电极130Su和130Sd。由上分隔区域SS分隔开的串选择栅电极130Su和130Sd可以形成不同的串选择线SSL1_1、SSL1_2、SSL1_3、SSL2_1、SSL2_2和SSL2_3(见图2)。
上分隔区域SS可以包括上绝缘层103。如图4A、图4C和图4D所示，上绝缘层103可以穿透串选择栅电极130Su和130Sd以及最上面的存储单元栅电极130M以将这三个栅电极130在Y方向上彼此分隔开。然而，在示例实施方式中，由上绝缘层103分隔开的栅电极130的数量可以被各种各样地修改。
下分隔区域GS可以设置在与最下面的接地选择栅电极130G相同的水平处。下分隔区域GS可以与其中第二主分隔区域MS2a彼此间隔开的区域相邻地设置。接地选择栅电极130G可以通过下分隔区域GS而在该对第一分隔区域MS1之间在Y方向上被分隔或划分成四层。例如，下分隔区域GS可以布置为连接第二主分隔区域MS2a，包括其中第二主分隔区域MS2a彼此间隔开的区域。
如图4E所示，下分隔区域GS可以包括下绝缘层160。下绝缘层160可以由例如硅氧化物形成，并可以是与层间绝缘层120相同的材料。
参照图4F，将详细描述焊盘区域PAD。在图4F中，出于描述的目的，省略形成栅电极130的一部分的扩散阻挡物133，并仅示出栅电极130。
焊盘区域PAD可以包括：上焊盘区域UP1、UP2、UP3、UP4、UP5和/或UP6，具有从第一区域R1朝向第二区域R2在X方向上依次降低的台阶结构；虚设焊盘区域DP1、DP2、DP3和/或DP4，具有在X方向和Y方向中的每个上降低的台阶结构；以及一个或多个中间焊盘区域MP和/或下焊盘区域LP1、LP2、LP3、LP4和/或LP5。穿透单元区域绝缘层170的接触插塞MC可以设置在焊盘区域PAD上。
栅电极130可以包括下栅极组130_1、中间栅极组130_2和/或上栅极组130_3。中间栅极组130_2可以设置在下栅极组130_1上。上栅极组130_3可以设置在中间栅极组130_2上。
下栅极组130_1可以包括从基板101依次堆叠的第一下栅电极130_1a、第二下栅电极130_1b、第三下栅电极130_1c、第四下栅电极130_1d和/或第五下栅电极130_1e。下栅极组130_1可以在第二区域R2中在X方向上延伸不同的长度，以提供下焊盘区域LP1、LP2、LP3、LP4和/或LP5。例如，第五下栅电极130_1e可以提供第一下焊盘区域LP1。如图4F所示，下栅极组130_1可以在X方向上具有台阶结构，并且参照图3A，下栅极组130_1可以在Y方向上具有台阶结构。第一下栅电极130_1a可以是接地选择栅电极130G。
可以提供一个或多个中间栅极组130_2。所述一个或多个中间栅极组130_2中的每个可以包括依次堆叠在下栅极组130_1上的第一中间栅电极130_2a、第二中间栅电极130_2b、第三中间栅电极130_2c、第四中间栅电极130_2d和/或第五中间栅电极130_2e。中间栅极组130_2可以在第二区域R2中在X方向上以不同的长度延伸以提供中间焊盘区域MP。如图4F所示，中间栅极组130_2可以在X方向上在中间栅极组130_2之间具有台阶结构，并且如图3A所示，形成一个中间栅极组130_2的中间栅电极130_2a、130_2b、130_2c、130_2d和/130_2e中的每个也可以在Y方向上具有台阶结构。因此，形成一个中间栅极组130_2的中间栅电极130_2a、130_2b、130_2c、130_2d和/或130_2e中的每个的上表面的一部分可以向上暴露以提供中间焊盘区域MP。中间栅电极130_2a、130_2b、130_2c、130_2d和/或130_2e可以是存储单元栅电极130M。
上栅极组130_3可以包括依次堆叠在最上面的中间栅极组130_2上的第一上栅电极130_3a、第二上栅电极130_3b、第三上栅电极130_3c、第四上栅电极130_3d、第五上栅电极130_3e和/或第六上栅电极130_3f。上栅极组130_3可以在第二区域R2中在X方向上延伸不同的长度，以提供上焊盘区域UP1、UP2、UP3、UP4、UP5和/或UP6。例如，第六上栅电极130_3f可以提供第一上焊盘区域UP1。如图4F所示，上栅极组130_3可以在X方向上具有台阶结构，但是参照图3A，上栅极组130_3可以不在Y方向上具有台阶结构。第六上栅电极130_3f可以是串选择栅电极130Su。
虚设焊盘区域DP1、DP2、DP3和/或DP4可以设置在第一上栅电极130_3a上。虚设焊盘区域DP1、DP2、DP3和/或DP4可以具有在X方向和Y方向中的每个上降低的台阶结构。例如，虚设焊盘区域DP1、DP2、DP3和/或DP4可以在X方向和Y方向中的每个上具有至少五个台阶的台阶结构。
接触插塞MC可以从第二区域R2中的上部穿透单元区域绝缘层170的一部分，并可以连接到形成焊盘区域PAD的栅电极130当中的每个最上面的栅电极130。接触插塞MC使栅电极130部分地凹陷并可以连接到栅电极130。接触插塞MC可以在该上部处连接到布线。接触插塞MC可以将栅电极130电连接到在***电路区域中的电路元件。接触插塞MC的位置、数量和/或形状可以被各种各样地改变。例如，接触插塞MC可以分别连接到栅电极130。接触插塞MC可以包括导电材料，例如钨(W)、铜(Cu)、铝(Al)等。接触插塞MC还可以包括阻挡金属层。
参照图3B和图4F，接触插塞MC可以包括第一上接触插塞MCu1，该第一上接触插塞MCu1在第一上焊盘区域UP1中设置在该对第一虚设沟道结构DCH1和该对第二虚设沟道结构DCH2之间。第一上接触插塞MCu1可以设置在第一上焊盘区域UP1的中央区域。
除了第一上接触插塞MCu1之外，接触插塞MC还可以包括连接到第二上焊盘区域UP2的第二上接触插塞MCu2、连接到第三上焊盘区域UP3的第三上接触插塞MCu3、连接到第四上焊盘区域UP4的第四上接触插塞MCu4、连接到第五上焊盘区域UP5的第五上接触插塞MCu5和/或连接到第六上焊盘区域UP6的第六上接触插塞MCu6。接触插塞MC可以包括分别连接到第一至第四虚设焊盘区域DP1、DP2、DP3和/或DP4的第一至第四虚设接触插塞MCd1、MCd2、MCd3和/或MCd4。接触插塞MC可以包括分别连接到一个或多个中间焊盘区域MP的一个或多个中间接触插塞MCm。接触插塞MC可以包括分别连接到下焊盘区域LP1、LP2、LP3、LP4和/或LP5的第一至第四下接触插塞MCI1、MCI2、MCI3、MCI4和/或MCI5。
单元区域绝缘层170可以设置为覆盖基板101和/或栅电极130的堆叠结构。在一些示例实施方式中，单元区域绝缘层170可以包括多个绝缘层。单元区域绝缘层170可以包括绝缘材料，诸如硅氧化物和硅氮化物。
图5是根据本公开中的示例实施方式的半导体器件的示意性剖视图。图5是沿着图4B中的线VII-VII'截取的剖视图。线VII-VII'是在基板绝缘层的上端与第一分隔区域的下端之间的水平处水平地切割半导体器件的切割线(见图4A至图4E)。
参照图5，与图3B的情况不同，没有示出上分隔区域SS、栅电极130和接触插塞MC。此外，由于它是在基板绝缘层110的上端与第一分隔区域MS1的下端之间的水平的剖视图，所以示出设置在第二区域R2的基板101中的基板绝缘层110。
一起参照图4D，由于第一分隔区域MS1和第二分隔区域MS2a和MS2b在X方向和Y方向上的宽度分别朝向基板101减小，所以与图3B的平面图相比，第一分隔区域MS1和第二分隔区域MS2a和MS2b可以具有相对小的尺寸。
第二辅助分隔区域MS2b可以具有第一下边缘部分leg1，与第一边缘部分eg1相比该第一下边缘部分leg1具有距第一虚设沟道结构DCH1的中心轴线更大的距离。第二辅助分隔区域MS2b的第一下边缘部分leg1可以设置为在X方向上与第一虚设沟道结构DCH1的中心轴线间隔开第二距离ld2。第二距离ld2可以相对大于图3B中的第二距离d2。穿过第二辅助分隔区域MS2b的第一下边缘部分leg1和第一虚设沟道结构CH的中心轴线的第一延伸线可以与在X方向上的第二延伸线形成第二角度θ2(0°<θ2<90°)。第二角度θ2可以小于图3B的第一角度θ1。第二辅助分隔区域MS2b的第一下边缘部分leg1可以与第一虚设沟道结构DCH1的中心轴线间隔开第三距离ld3(其是直线距离)。第三距离ld3可以大于图3B的第三距离d3。
第二辅助分隔区域MS2b可以具有第一下端点le1，与第一端点e1相比该第一下端点le1具有距第一区域R1的更大的距离。第二辅助分隔区域MS2b的第一下端点le1可以与最靠近第二辅助分隔区域MS2b的沟道结构CH在X方向上间隔开第四距离ld4。第四距离ld4可以大于图3B的第四距离d4。
其中出现缺陷图案(在该缺陷图案中第二辅助分隔区域MS2b朝向第一虚设沟道结构DCH1弯曲或突出)的情况可以是其中用于形成第二辅助分隔区域MS2b的开口OP(见图8C)朝向虚设沟道结构(DCH)弯曲或突出的情况。在一些示例实施方式中，开口OP可以使基板绝缘层110部分地凹陷。在形成开口OP之后用导电材料形成栅电极的工艺中，导电材料的残留物可能由于该缺陷图案而沉积在第二辅助分隔区域MS2b、下栅电极130和/或基板绝缘层110之间以导致缺陷。根据本公开中的一些示例实施方式，由于第二辅助分隔区域MS2b设置为与第一虚设沟道结构DCH1间隔开预定的或可选地期望的距离，所以可以减少缺陷图案的出现。
图6A至图6C是示出根据本公开中的一些示例实施方式的半导体器件的变型的局部放大平面图。
参照图6A，在半导体器件100a中，第二辅助分隔区域MS2b的第一端点e1a和第一边缘部分eg1a可以比第一上接触插塞MCu1更靠近第一端S1。
相对于图3B的示例实施方式，第一边缘部分eg1a与第一虚设沟道结构DCH1的中心轴线之间在X方向上的距离可以增大。例如，第一边缘部分eg1a可以在X方向上与第一虚设沟道结构DCH1的中心轴线间隔开第二距离d2a。穿过第一边缘部分eg1a和第一虚设沟道结构DCH1的中心轴线的第一延伸线可以与在X方向上的第二延伸线形成第一角度θ1d，并且第一边缘部分eg1a和第一虚设沟道结构DCH1的中心轴线可以彼此间隔开第三距离d3a。
第一端点e1a可以在X方向上与最靠近第二辅助分隔区域MS2b的沟道结构CH间隔开第四距离d4a。第一端点e1a可以在X方向上与最上面的栅电极130Su的第一端S1间隔开第五距离d5a。
与图3B的示例实施方式相比，第二至第五距离d2a、d3a、d4a和/或d5a可以相对增大。与图3B的示例实施方式相比，第一角度θ1d可以相对减小。然而，第二至第五距离d2a、d3a、d4a和/或d5a和第一角度θ1d的可改变范围可以不偏离以上参照图3B描述的距离和角度的描述。
参照图6B，在半导体器件100b中，第二辅助分隔区域MS2b可以具有第一端点e1和在X方向上位于相反侧的第二端点e2。第二端点e2可以设置为在X方向上与设置在第三上焊盘区域UP3中的虚设沟道结构DCH的中心轴线间隔开，远离第一区域R1。第二端点e2可以在X方向上与设置在第三上焊盘区域UP3中的虚设沟道结构DCH的中心轴线间隔开第六距离d6。虚设沟道结构DCH可以是与第三上接触插塞MCu3相邻地设置的虚设沟道结构DCH。
本示例实施方式可以被理解为半导体器件100b的示例实施方式，该半导体器件100b包括在X方向上彼此分隔开的距离减小的第二辅助分隔区域MS2b。此外，尽管没有示出，但是与第二辅助分隔区域MS2b一样，第二主分隔区域MS2a的端点或边缘部分可以布置为在X方向上与相邻的虚设沟道结构DCH的中心轴线间隔开预定的或可选地期望的距离。
在本示例实施方式中，除了起点(在该处第二辅助分隔区域MS2b开始在第二区域R2中延伸)之外，边缘部分或终点(在该处第二辅助分隔区域MS2b在X方向上彼此间隔开)设置为与虚设沟道结构DCH间隔开预定的或可选地期望的距离，从而减小或最小化第二辅助分隔区域MS2b朝向虚设沟道结构DCH弯曲或突出的图案缺陷。
参照图6C，在半导体器件100c中，焊盘区域PAD可以包括在X方向上延伸相同的长度的第一上焊盘区域UP1、第二上焊盘区域UP2、第三上焊盘区域UP3、第四上焊盘区域UP4和/或第五上焊盘区域UP5。
在一些示例实施方式中，与四个拐角相邻的虚设沟道结构DCH可以分别设置在一个单位焊盘区域中。每个单位焊盘区域可以连接到接触插塞MC，并且接触插塞MC可以包括分别连接到第一至第五上焊盘区域UP1、UP2、UP3、UP4和/或UP5的第一至第五接触插塞MCu1、MCu2、MCu3、MCu4和/或MCu5。
在一些示例实施方式中，第二辅助分隔区域MS2b的第一边缘部分eg1和第一端点e1仅需要与第一虚设沟道结构DCH1间隔开预定的或可选地期望的距离，并且虚设沟道结构DCH、接触插塞MC、下分隔区域GS以及栅极端部S1、S2、S3、S4和/或S5的位置或者一个单位焊盘区域的长度可以被理解为可各种各样修改的半导体器件100c的一示例。
图7A至图7D是示出根据本公开中的一些示例实施方式的半导体器件的另一变型的剖视图。
参照图7A，半导体器件100d可以包括存储单元区域CELL和/或***电路区域PERI。存储单元区域CELL可以设置在***电路区域PERI的上端处。在一些示例实施方式中，存储单元区域CELL可以设置在***电路区域PERI的下端处。
如以上参照图3A至图4C所描述的，存储单元区域CELL可以包括基板101、基板绝缘层110、栅电极130、沟道结构CH和/或虚设沟道结构DCH、第一分隔区域MS1和第二分隔区域MS2a和MS2b和/或上分隔区域SS。存储单元区域CELL可以具有根据如以上参照图3B至图6C描述的各种示例实施方式的结构。
***电路区域PERI可以包括基底基板201、布置在基底基板201上的电路元件220、电路接触插塞270和/或布线280。
基底基板201可以具有在X方向和Y方向上延伸的上表面。基底基板201可以形成有单独的器件隔离层以限定有源区。包括杂质的源极/漏极区205可以布置在有源区的一部分中。基底基板201可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。
电路元件220可以包括平面晶体管。每个电路元件220可以包括电路栅绝缘层222、间隔物层224和/或电路栅电极225。源极/漏极区205可以布置在基底基板201中且在电路栅电极225的两侧。
***区域绝缘层290可以设置在基底基板201和电路元件220上。电路接触插塞270可以穿过***区域绝缘层290连接到源极/漏极区205。电信号可以通过电路接触插塞270被施加到电路元件220。在未示出的区域中，电路接触插塞270还可以连接到电路栅电极225。布线280可以连接到电路接触插塞270并可以布置为多个层。在未示出的区域中，存储单元区域CELL的栅电极130可以通过穿透***电路区域PERI的单独的贯穿区域和在该贯穿区域中的贯穿通路而连接到***电路区域PERI的电路元件220。
在半导体器件100d中，在首先制造***电路区域PERI之后，可以在其上形成存储单元区域CELL的基板101以制造存储单元区域CELL。基板101可以具有与基底基板201相同的尺寸，或者可以形成得小于基底基板201。
参照图7B，半导体器件100e还可以包括设置在基板101的上表面上且在基板101与最下面的层间绝缘层120之间的第一水平导电层104和/或第二水平导电层106。此外，在半导体器件100e中，沟道结构CHe的结构可以与图3A至图4G的示例实施方式不同，第一分隔区域MS1c和第二分隔区域MS2ac可以由分隔绝缘层107形成，并且可以不提供基板绝缘层110。
第一水平导电层104和/或第二水平导电层106中的至少一些可以用作半导体器件100e的公共源极线的一部分，并且还可以与基板101一起用作公共源极线。如图7B的放大图所示，第一水平导电层104可以在沟道层140的周边处直接连接到沟道层140。第一水平导电层104和/或第二水平导电层106可以包括半导体材料，例如多晶硅。在一些示例实施方式中，至少第一水平导电层104可以是被掺杂的层，第二水平导电层106可以是被掺杂的层或者是包含从第一水平导电层104扩散的杂质的层。第一水平导电层104可以被称为源极导电层。
沟道结构CHe可以不包括外延层105(见图4C)，并具有其中沟道层140延伸到下端并且连接到第一水平导电层104的结构。
参照图7C，在半导体器件100f中，栅电极130的堆叠结构由垂直堆叠的下堆叠结构130A和上堆叠结构130B形成，并且沟道结构CHf可以包括垂直堆叠的第一沟道结构CH1和第二沟道结构CH2。当相对堆叠的栅电极130的数量大时，可以引入沟道结构CHf的结构以稳定地形成沟道结构CHf。此外，在半导体器件100f中，第一分隔区域MS1d和第二分隔区域MS2ad可以由分隔绝缘层107形成。绝缘层125可以设置在下堆叠结构130A和上堆叠结构130B之间。
沟道结构CHf可以具有其中下第一沟道结构CH1和上第二沟道结构CH2连接的形式，并且由于连接区域中的宽度差异而可以具有弯曲部分。沟道层140、栅极电介质层145和沟道绝缘层150可以在第一沟道结构CH1和第二沟道结构CH2之间彼此连接。沟道焊盘1550可以仅设置在上第二沟道结构CH2的上端处。然而，在一些示例实施方式中，第一沟道结构CH1和第二沟道结构CH2的每个包括沟道焊盘155。在一些示例实施方式中，第一沟道结构CH1的沟道焊盘155可以连接到第二沟道结构CH2的沟道层140。
参照图7D，半导体器件100g还可以包括：在沟道结构CH上的串选择沟道结构SCH；串选择栅结构180u和180d，布置为围绕串选择沟道结构SCH的侧部的一部分；在串选择沟道结构SCH上的焊盘部分199；以及上单元区域绝缘层170u。串选择沟道结构SCH可以包括串选择沟道层190、在串选择沟道层190内部的串选择沟道绝缘层196和/或覆盖串选择沟道绝缘层196的上表面并且连接到串选择沟道层190的串选择沟道焊盘198。
串选择栅结构180u和180d可以设置在沟道结构CH上。构成串选择线的串选择栅结构180u和180d可以在X方向上延伸并可以通过串栅极分隔区域SSS而在Y方向上以规则的间隔彼此分隔开。串选择栅结构180u和180d也可以通过第一分隔区域MS1和第二分隔区域MS2a和MS2b而在Y方向上彼此分隔开。串选择栅结构180u和180d是串选择晶体管的栅电极并可以对应于图2的串选择线SSL0至SSL2。串栅极分隔区域SSS可以为在X方向上延伸的线或矩形的形式，但是也可以在一个方向上以Z字形形式布置。串选择栅结构180u和180d可以包括诸如多晶硅或单晶硅的半导体材料，并且该半导体材料可以是未掺杂的材料或包含p型或n型杂质的材料。形成串选择栅结构180u和180d的串栅电极层的数量可以是1或2或更多，并可以具有与存储单元M的栅电极130不同的结构。
在一些示例实施方式中，串选择栅结构180u和180d可以包括串选择栅电极180d和擦除栅电极180u，该擦除栅电极180u形成在利用栅极诱导泄漏电流(GIDL)现象的擦除操作中使用的擦除晶体管，但是不限于此。
串选择沟道结构SCH可以布置为彼此间隔开、同时在栅电极130的堆叠结构上形成行和列，并可以布置为与沟道结构CH重叠。串选择沟道结构SCH可以布置为形成格子图案，或者可以在一个方向上以Z字形形式布置。串选择沟道结构SCH可以具有圆柱形状，并且可以具有根据高宽比而朝向基板101变窄的倾斜侧表面。串选择沟道结构SCH可以穿透串选择栅结构180u和180d。串选择沟道层190可以通过单元区域绝缘层170而与串选择栅结构180u和180d电绝缘。串选择沟道结构SCH可以具有比沟道结构CH的最大直径小的最大直径，但是不限于此。
图8A至图8D是示出根据本公开中的一些示例实施方式的用于形成半导体器件的方法的示例的剖视图。
参照图8A，在第二区域R2中，可以在基板101中形成基板绝缘层110。
基板101的一部分可以被各向异性地蚀刻以形成沟槽区域。沟槽区域可以由于高宽比而具有向下减小的宽度。接下来，可以用绝缘材料填充沟槽区域，并且可以执行平坦化基板101的上表面的工艺。
基板绝缘层110可以形成在基板101的第二区域R2中，除了第一分隔区域MS1和第二分隔区域MS2a和MS2b位于其中的区域之外。基板绝缘层110可以形成在基板101的第二区域R2中，使得基板绝缘层110在Z方向上与各个第二分隔区域MS2a和MS2b的在X方向上彼此间隔开的区域重叠。
可以在基板101上交替地堆叠牺牲层129和层间绝缘层120。可以去除牺牲层129的部分和层间绝缘层120的部分，使得牺牲层129在X方向上延伸不同的长度。
牺牲层129可以是通过后续工艺用栅电极130代替的层。牺牲层129可以由可利用相对于层间绝缘层120的蚀刻选择性被蚀刻的材料形成。例如，层间绝缘层120可以由硅氧化物和硅氮化物中的至少一种形成，牺牲层129可以由从硅、硅氧化物、硅碳化物和硅氮化物当中选择的与层间绝缘层120不同的材料形成。在一些示例实施方式中，层间绝缘层120的厚度可以不相同。例如，最下面的层间绝缘层120可以形成得相对薄，最上面的层间绝缘层120可以形成得相对厚。层间绝缘层120和牺牲层129的厚度和数量可以从所示出的那些进行各种改变。
在第二区域R2中，可以对牺牲层129重复地执行光刻工艺和蚀刻工艺，使得上部的牺牲层129延伸得比下部的牺牲层129短。因此，牺牲层129可以具有台阶形状。根据一些示例实施方式，形成牺牲层129的材料可以被进一步沉积在其中牺牲层129伸长得比上部的牺牲层129长并被暴露的区域中，使得牺牲层129可以形成为在端部具有相对厚的厚度。
在形成牺牲层129和层间绝缘层120的工艺中，在形成最下面的牺牲层129之后，可以执行图案化工艺和绝缘材料的沉积工艺以形成包括下绝缘层160的下分隔区域GS(见图4E)。下绝缘层160可以由相对于牺牲层129具有蚀刻选择性的材料形成。
参照图8B，可以形成上分隔区域SS，形成覆盖牺牲层129和层间绝缘层120的堆叠结构的单元区域绝缘层170，并且可以形成穿透牺牲层129和层间绝缘层120的堆叠结构的沟道结构CH和虚设沟道结构DCH。
在交替地堆叠牺牲层129和层间绝缘层120之后，可以使用单独的掩模层暴露在其中将形成上分隔区域SS的区域，并且可以从最上部去除预定的或可选地期望数量的牺牲层129和层间绝缘层120。上分隔区域SS可以相对于其中形成串选择栅电极130Su和130Sd的区域在下面延伸，如图4C所示。可以在从其去除了牺牲层129和层间绝缘层120的区域中沉积绝缘材料，以形成上绝缘层103。上绝缘层103可以由相对于牺牲层129具有蚀刻选择性的材料形成，并可以例如由与层间绝缘层120相同的材料形成。
单元区域绝缘层170可以形成为覆盖基板101的上表面的一部分、第一区域R1中的最上面的牺牲层129的上表面以及第二区域R2中形成台阶形状的牺牲层129的上表面。
用于形成沟道结构CH和/或虚设沟道结构DCH的孔可以通过各向异性地蚀刻牺牲层129和层间绝缘层120而形成。由于堆叠结构的高度，用于形成沟道结构CH和虚设沟道结构DCH的孔的侧壁可以不垂直于基板101的上表面。沟道结构CH可以形成在基板101的第一区域R1中，虚设沟道结构DCH可以形成在第二区域R2中。虚设沟道结构DCH可以形成为穿过基板绝缘层110的至少一部分。在一些示例实施方式中，沟道结构CH和虚设沟道结构DCH可以形成为接近基板101的一部分。然而，根据一些示例实施方式，虚设沟道结构DCH可以不完全穿过基板绝缘层110，而是仅延伸到基板绝缘层110中从而不与基板101接触。
在沟道结构CH和虚设沟道结构DCH中，可以形成外延层105、栅极电介质层145的至少一部分、沟道层140、沟道绝缘层150和/或沟道焊盘155。除了虚设沟道结构DCH之外，当虚设沟道结构与沟道结构CH一起进一步布置在第一区域R1中时，虚设沟道结构也可以在此工艺中与沟道结构CH一起形成。
外延层105可以使用选择性外延生长(SEG)形成。外延层105可以由单个层或多个层形成。外延层105可以包括掺有杂质或不掺杂质的多晶硅、单晶硅、多晶锗或单晶锗。在虚设沟道结构DCH中，外延层105可以形成为使得其上端位于基板绝缘层110中并且侧表面的至少一部分被基板绝缘层110围绕。因此，在虚设沟道结构DCH中，外延层105被定位为与牺牲层129间隔开。
栅极电介质层145可以使用原子层沉积(ALD)或化学气相沉积(CVD)形成为具有均匀的厚度。在此工艺中，可以形成栅极电介质层145的全部或一些，并且在此工艺中可以形成沿着沟道结构CH和虚设沟道结构DCH垂直地延伸到基板101的部分。沟道层140可以在沟道结构CH和虚设沟道结构DCH中形成在栅极电介质层145上。沟道绝缘层150形成为填充沟道结构CH和虚设沟道结构DCH并可以是绝缘材料。然而，根据一些示例实施方式，沟道层140之间的部分可以用导电材料填充，而不是沟道绝缘层150。沟道焊盘155可以由导电材料例如多晶硅形成。
参照图8C，形成穿透牺牲层129和层间绝缘层120的堆叠结构的开口OP，并且可以通过开口OP去除牺牲层129。
开口OP可以通过使用光刻工艺形成掩模层以及各向异性地蚀刻堆叠结构来形成。在形成开口OP之前，可以在沟道结构CH和虚设沟道结构DCH上另外地形成单元区域绝缘层170以保护下部结构。开口OP可以以沟槽形状形成在与第一分隔区域MS1和第二分隔区域MS2a和MS2b相对应的位置。因此，开口OP可以形成为在X方向上延伸，开口OP中的一些可以沿着整个第一区域R1和第二区域R2延伸，开口OP中的其它开口可以仅在第二区域R2中延伸。在此工艺中，基板101可以在开口OP的下部处暴露。
可以使用例如湿蚀刻相对于层间绝缘层120选择性地去除牺牲层129。因此，可以在层间绝缘层120之间形成多个侧部开口，并且沟道结构CH的栅极电介质层145的一些侧壁和层间绝缘层120的侧表面可以通过侧部开口暴露。在此操作中，在去除牺牲层129之后，层间绝缘层120的堆叠结构可能具有较低的稳定性，但是该堆叠结构可以通过在该处开口OP彼此间隔开的区域以及虚设沟道结构DCH而被更稳定地支撑。
参照图8D，可以通过用导电材料填充从其去除了牺牲层129的区域来形成栅电极130。在形成栅电极130之前，可以在从其去除了牺牲层129的区域中形成扩散阻挡物133。
栅电极130可以包括金属、多晶硅或金属硅化物材料。开口OP可以提供用于形成栅电极130的材料的传输路径。栅电极130可以彼此连接，而不是彼此分隔开，以在X方向上彼此间隔开且对准的开口OP之间形成栅极连接部分。在形成栅电极130之后，可以通过附加工艺去除沉积在开口OP中的形成栅电极130的材料。
接下来，一起参照图3B和图4A，可以在开口OP中形成分隔绝缘层107和导电层109。
分隔绝缘层107可以包括绝缘材料，并且导电层109还可以包括导电材料。因此，可以形成第一分隔区域MS1和第二分隔区域MS2a和MS2b，并且第一分隔区域MS1和第二分隔区域MS2a和MS2b可以在相同的工艺操作中形成以具有彼此相同的结构。
此后，可以在沟道结构CH上进一步形成诸如沟道接触插塞157和位线的上布线结构。
如上所述，根据本公开中的一些示例实施方式，通过将分隔区域布置为与虚设沟道结构间隔开预定的或可选地期望的距离，可以减少或最小化图案的缺陷(其中分隔区域朝向虚设沟道结构弯曲或突出)。因此，可以减少或防止由于导电残余物在与分隔区域的下部相邻的栅电极附近的沉积引起的缺陷。
尽管以上已经示出和描述了示例实施方式，但是对于本领域技术人员将是明显的，在没有脱离如由所附权利要求限定的本公开的范围的情况下，可以进行修改和变化。
本申请要求于2020年3月31在韩国知识产权局提交的韩国专利申请第10-2020-0039034号的优先权的权益，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，其特征在于，包括：
基板，具有第一区域和第二区域；
多个栅电极，在所述第一区域中在垂直于所述基板的上表面的第一方向上堆叠且彼此间隔开，并在所述第二区域中包括通过所述多个栅电极中的一些沿着垂直于所述第一方向的第二方向以不同的长度延伸而提供的多个焊盘区域；
多个第一分隔区域，在所述第一区域和所述第二区域中穿透所述多个栅电极，在所述第二方向上延伸，并在垂直于所述第一方向和所述第二方向的第三方向上彼此间隔开；
多个第二分隔区域，在所述多个第一分隔区域之间穿透所述多个栅电极，并包括在所述第二方向上从所述第一区域延伸的第二主分隔区域和在所述第二方向上从所述第二区域延伸的第二辅助分隔区域；
多个沟道结构，穿透所述多个栅电极，在所述基板上垂直地延伸，并布置在所述第一区域中；以及
多个虚设沟道结构，穿透所述多个栅电极，在所述基板上垂直地延伸，并布置在所述第二区域中，
其中所述多个焊盘区域包括由所述多个栅电极当中的最上面的第一栅电极提供的第一焊盘区域和由在所述第一栅电极下面的第二栅电极提供的第二焊盘区域，
所述多个虚设沟道结构包括穿透所述第一焊盘区域并与所述第一区域相邻地布置的一对第一虚设沟道结构以及与所述第一栅电极的第一端相邻地布置的一对第二虚设沟道结构，
所述第二辅助分隔区域布置在彼此相邻的所述第一焊盘区域之间，并具有与所述第一虚设沟道结构相邻的第一边缘部分和在所述第一边缘部分上最靠近所述第一区域的第一端点，
所述第一虚设沟道结构的中心轴线在所述第二方向上与所述第二虚设沟道结构的中心轴线间隔开第一距离，以及
所述第二辅助分隔区域的所述第一边缘部分在所述第二方向上与所述第一虚设沟道结构的中心轴线间隔开小于所述第一距离的第二距离。
2.根据权利要求1所述的半导体器件，其特征在于，
所述第二距离大于所述第一距离的三分之一。
3.根据权利要求2所述的半导体器件，其特征在于，
所述第二焊盘区域在所述第二方向上具有第一长度，并且所述第二距离小于所述第一长度。
4.根据权利要求1所述的半导体器件，其特征在于，
在所述第二辅助分隔区域的所述第一端点与所述第一端之间的距离小于在所述第一虚设沟道结构的所述中心轴线与所述第一端之间的距离。
5.根据权利要求1所述的半导体器件，其特征在于，
所述第二距离为150nm至400nm。
6.根据权利要求1所述的半导体器件，其特征在于，
在所述第二辅助分隔区域的所述第一边缘部分与所述第一虚设沟道结构的所述中心轴线之间的最小距离为200nm至500nm。
7.根据权利要求1所述的半导体器件，其特征在于，还包括：
上分隔区域，在所述多个第一分隔区域之间穿透包括所述第一栅电极的至少一个栅电极，并与所述第二辅助分隔区域的所述第一端点接触。
8.根据权利要求1所述的半导体器件，其特征在于，还包括：
在所述基板中的基板绝缘层，在所述第二区域中在所述第一分隔区域和所述第二分隔区域之间，
其中所述基板绝缘层在所述多个第一分隔区域和所述多个第二分隔区域之间从而在所述第一方向上不与所述多个第一分隔区域和所述多个第二分隔区域重叠。
9.根据权利要求8所述的半导体器件，其特征在于，
在所述基板绝缘层的下端和上端之间的水平的平面上，所述第二辅助分隔区域具有与所述第一端点相比更远离所述第一区域的第一下端点，以及
所述第二辅助分隔区域的所述第一下端点在所述第二方向上与所述第一虚设沟道结构的所述中心轴线间隔开大于所述第二距离的第三距离。
10.根据权利要求1所述的半导体器件，其特征在于，
所述多个第一分隔区域中的每个和所述多个第二分隔区域中的每个包括包含导电材料的导电层以及覆盖所述导电层的侧表面的分隔绝缘层，以及
所述多个第一分隔区域在所述第三方向上的截面的结构与所述第二辅助分隔区域在所述第三方向上的截面的结构相同。
11.根据权利要求1所述的半导体器件，其特征在于，
从平面图，所述第二辅助分隔区域具有其中侧表面在所述第二方向上的部分，并且所述第二辅助分隔区域的所述部分延伸所述第一距离或更大。
12.根据权利要求1所述的半导体器件，其特征在于，
所述多个焊盘区域包括下焊盘区域、在所述下焊盘区域上的一个中间焊盘区域或多个中间焊盘区域、以及在所述一个中间焊盘区域或所述多个中间焊盘区域上的虚设焊盘区域和上焊盘区域，
所述一个中间焊盘区域或所述多个中间焊盘区域具有在所述第二方向上降低并在所述第三方向上降低的台阶结构，以及
所述虚设焊盘区域在所述第二方向和所述第三方向中的每个上具有至少五个台阶的台阶结构。
13.根据权利要求1所述的半导体器件，其特征在于，还包括：
第一接触插塞，在所述第二区域中连接到所述第一焊盘区域并在所述一对第一虚设沟道结构与所述一对第二虚设沟道结构之间，以及
所述第二辅助分隔区域的所述第一端点比所述第一接触插塞更靠近所述第一端。
14.根据权利要求1所述的半导体器件，其特征在于，
所述焊盘区域还包括第三焊盘区域，所述第三焊盘区域由在包括所述第二焊盘区域的所述第二栅电极下面的第三栅电极提供，
所述多个虚设沟道结构还包括在所述第三焊盘区域上的第三虚设沟道结构，
所述第二辅助分隔区域具有在所述第二方向上与所述第一端点相反地定位的第二端点，以及
所述第二辅助分隔区域的所述第二端点在所述第二方向上与所述第三虚设沟道结构的中心轴线间隔开。
15.一种半导体器件，其特征在于，包括：
基板，具有第一区域和第二区域；
多个栅电极，在所述第一区域中在垂直于所述基板的上表面的第一方向上堆叠并彼此间隔开，并在所述第二区域中包括通过所述多个栅电极中的一些在垂直于所述第一方向的第二方向上延伸不同的长度而提供的焊盘区域；
第一分隔区域，在所述第一区域和所述第二区域中穿透所述栅电极，在所述第二方向上延伸，并在垂直于所述第一方向和所述第二方向的第三方向上彼此间隔开；
第二分隔区域，在所述第二区域中穿透所述栅电极并在所述第二方向上延伸；以及
沟道结构和虚设沟道结构，穿透所述栅电极，在所述基板上垂直地延伸，并分别布置在所述第一区域和所述第二区域中，
其中所述焊盘区域包括从所述第一区域在所述第二方向上依次布置的第一焊盘区域和第二焊盘区域，
所述第二分隔区域的与所述第一区域相邻的第一边缘部分在所述第二方向上与穿透所述第一焊盘区域并与所述第一边缘部分相邻的所述虚设沟道结构的中心轴线间隔开第一距离，以及
所述第一距离大于所述虚设沟道结构的最大宽度。
16.根据权利要求15所述的半导体器件，其特征在于，
穿透所述第一焊盘区域的所述虚设沟道结构在所述第二方向上彼此间隔开第二距离，以及
所述第一距离大于所述第二距离的三分之一。
17.根据权利要求15所述的半导体器件，其特征在于，
所述虚设沟道结构包括与所述第一区域相邻的第一虚设沟道结构和与所述第一焊盘区域的一端相邻的第二虚设沟道结构，
在所述第二方向上穿过所述第一边缘部分的第一延伸线和穿过所述第一虚设沟道结构的中心轴线和所述第一边缘部分的第二延伸线形成第一角度，以及
所述第一角度小于40°。
18.根据权利要求15所述的半导体器件，其特征在于，
所述第二分隔区域具有在所述第二方向和所述第三方向上的朝向所述基板的上表面减小的宽度，以及
在所述第二分隔区域的所述第一边缘部分与所述虚设沟道结构的所述中心轴线之间的距离朝向所述基板增大。
19.根据权利要求15所述的半导体器件，其特征在于，
所述第一分隔区域在所述第三方向上的截面的结构与所述第二分隔区域在所述第三方向上的截面的结构相同。
20.一种半导体器件，其特征在于，包括：
基板，具有第一区域和第二区域；
栅电极，在所述第一区域中在垂直于所述基板的上表面的第一方向上堆叠且彼此间隔开，并在所述第二区域中在垂直于所述第一方向的第二方向上延伸且具有不同的长度；
第一分隔区域，在所述第一区域和所述第二区域中穿透所述栅电极，在所述第二方向上延伸，并在垂直于所述第一方向和所述第二方向的第三方向上彼此间隔开；
第二分隔区域，在所述第二区域中穿透所述栅电极，在所述第一分隔区域之间在所述第二方向上延伸并在所述第二方向上彼此间隔开；以及
第一垂直结构，在所述第二区域中穿透所述栅电极并最靠近所述第一区域，
其中所述第二分隔区域在所述第三方向上的宽度大于所述第一垂直结构的宽度，以及
所述第二分隔区域的与所述第一区域相邻的第一端点在所述第二方向上与所述第一垂直结构的中心轴线间隔开，并与所述第一垂直结构的所述中心轴线相比更远离所述第一区域。
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