KR20170101345A - 반도체 장치 - Google Patents

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KR20170101345A
KR20170101345A KR1020160023243A KR20160023243A KR20170101345A KR 20170101345 A KR20170101345 A KR 20170101345A KR 1020160023243 A KR1020160023243 A KR 1020160023243A KR 20160023243 A KR20160023243 A KR 20160023243A KR 20170101345 A KR20170101345 A KR 20170101345A
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양우성
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삼성전자주식회사
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Abstract

본 발명은 반도체 장치에 관한 것으로, 셀 어레이 영역 및 연결 영역을 포함하는 기판, 상기 기판 상에 수직적으로 번갈아 적층된 제1 및 제2 전극들을 포함하는 제1 및 제2 전극 구조체들, 상기 제1 및 제2 전극 구조체들 상에 각각 배치되는 스트링 선택 전극들, 상기 스트링 선택 전극들의 각각은 분리 절연막에 의하여 상기 제2 방향으로 분리된 제1 및 제2 스트링 선택 전극들을 포함하고, 서로 동일한 층에 위치하는 상기 제1 및 제2 전극 구조체들의 상기 제1 전극들과 공통으로 연결되는 제1 연결 배선들 및 서로 동일한 층에 위치하는 상기 제1 및 제2 전극 구조체들의 상기 제2 전극들과 공통으로 연결되는 제2 연결 배선들을 포함하는 반도체 장치가 제공된다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한 대안으로, 3차원적으로 배열된 메모리 셀들을 구비하는 반도체 장치들(이하, 3차원 메모리 소자)이 제안되어 왔다. 3차원 메모리 소자의 경우, 메모리 셀들뿐만 아니라 이들에 접근하기 위한 배선들(예를 들면, 워드라인들 또는 비트라인들) 역시 3차원적으로 배열된다.
본원 발명이 해결하고자 하는 과제는 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 수직적으로 번갈아 적층된 제1 및 제2 전극들을 포함하는 제1 및 제2 전극 구조체들, 상기 제1 및 제2 전극 구조체들은 제1 방향으로 연장되어 상기 연결 영역에서 계단 구조를 갖고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되고; 상기 제1 및 제2 전극 구조체들 상에 각각 배치되는 스트링 선택 전극들, 상기 스트링 선택 전극들의 각각은 분리 절연막에 의하여 상기 제2 방향으로 분리된 제1 및 제2 스트링 선택 전극들을 포함하고; 서로 동일한 층에 위치하는 상기 제1 및 제2 전극 구조체들의 상기 제1 전극들과 공통으로 연결되는 제1 연결 배선들; 및 서로 동일한 층에 위치하는 상기 제1 및 제2 전극 구조체들의 상기 제2 전극들과 공통으로 연결되는 제2 연결 배선들을 포함하되, 상기 제1 연결 배선들의 각각은 상기 제2 방향으로 연장하는 라인 형상을 갖고, 상기 제2 연결 배선들의 각각은 요부가 형성된 평면 형상을 갖는다.
일 실시예에 따르면, 상기 제1 및 제2 연결 배선들은 서로 동일한 높이에 위치하고, 상기 제1 방향을 따라 교대로 반복 배치될 수 있다.
일 실시예에 따르면, 상기 제1 전극들의 각각은 그것의 상부에 위치하는 상기 제2 전극에 의해 노출되는 제1 패드 영역을 갖고, 상기 제2 전극들의 각각은 그것의 상부에 위치하는 상기 제1 전극 또는 상기 스트링 선택 전극에 의해 노출되는 제2 패드 영역을 갖되, 평면적 관점에서, 상기 제1 패드 영역들은 상기 제1 방향을 따라 배열되고, 평면적 관점에서, 상기 제2 패드 영역들은 상기 제1 방향을 따라 배열되고, 상기 제2 방향으로 상기 제1 패드 영역들과 인접할 수 있다.
일 실시예에 따르면, 상기 제2 전극들의 각각은 제1 폭을 갖는 전극부 및 상기 전극부로부터 상기 제1 방향으로 돌출되고 상기 제1 폭보다 작은 제2 폭을 갖는 돌출부를 포함하되, 상기 연결 영역에서, 상기 제1 전극들의 단부들의 각각은 그것의 상부에 위치하는 상기 돌출부에 노출되고, 상기 제1 패드 영역들은 상기 노출된 상기 제1 전극들의 상기 단부들에 제공되고, 상기 제2 패드 영역들은 상기 돌출부들에 제공될 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 전극 구조체들은, 상기 제1 전극 구조체의 상기 제1 패드 영역들과 상기 제2 전극 구조체의 상기 제1 패드 영역들이 서로 인접하도록 배치될 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 전극 구조체들은, 상기 제1 전극 구조체의 상기 제2 패드 영역들과 상기 제2 전극 구조체의 상기 제2 패드 영역들이 서로 인접하도록 배치될 수 있다.
일 실시예에 따르면, 상기 제1 패드 영역들에 각각 접속되는 제1 콘택들; 및 상기 제2 패드 영역들에 각각 접속되는 제2 콘택들을 더 포함하되, 상기 제1 연결 배선들의 각각은 상기 제1 콘택들 중 상기 제2 방향으로 서로 인접한 것들을 연결하고, 제2 연결 배선들의 각각은 상기 제2 콘택들 중 상기 제2 방향으로 서로 인접한 것들을 연결할 수 있다.
일 실시예에 따르면, 상기 제2 연결 배선들의 각각은 상기 제2 방향으로 연장하는 제1 연결부, 및 상기 제1 연결부의 양단으로부터 상기 제1 방향으로 돌출되는 제2 연결부들을 포함하되, 상기 제2 콘택들은 상기 제2 연결부들과 접속될 수 있다.
일 실시예에 따르면, 상기 제2 연결 배선들의 각각은 상기 제2 방향으로 연장하는 제1 연결부, 및 상기 제1 연결부의 양단으로부터 상기 제1 방향의 반대 방향으로 돌출되는 제2 연결부들을 포함하되, 상기 제2 콘택들은 상기 제2 연결부들과 접속될 수 있다.
일 실시예에 따르면, 상기 제1 연결 배선들 중 일부 및 상기 제2 연결 배선들 중 일부에 각각 전기적으로 연결되는 제1 금속 배선들; 상기 제1 연결 배선들 중 다른 일부 및 상기 제2 연결 배선들 중 다른 일부에 각각 전기적으로 연결되는 제2 금속 배선들을 더 포함하되, 상기 제1 금속 배선들은 상기 제1 및 제2 연결 배선들보다 높은 레벨에 위치하고, 상기 제2 금속 배선들은 상기 제1 금속 배선들보다 높은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 제1 금속 배선들과 상기 제2 금속 배선들은 서로 다른 금속 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 금속 배선들은 텅스텐을 포함하고, 상기 제2 금속 배선들은 구리를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 금속 배선들 및 상기 제2 금속 배선들의 각각은 'L'자 형상을 가질 수 있다.
일 실시예에 따르면, 상기 제1 연결 배선들과 전기적으로 연결되는 제1 금속 배선들은 상기 제1 및 제2 적층 구조체들 중 하나와 중첩되고, 상기 제2 연결 배선들과 전기적으로 연결되는 제1 금속 배선들은 상기 제1 및 제2 적층 구조체들 중 다른 하나와 중첩될 수 있다.
일 실시예에 따르면, 상기 제1 연결 배선들과 전기적으로 연결되는 제2 금속 배선들은 상기 제1 및 제2 적층 구조체들 중 하나와 중첩되고, 상기 제2 연결 배선들과 전기적으로 연결되는 제2 금속 배선들은 상기 제1 및 제2 적층 구조체들 중 다른 하나와 중첩될 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 연결 배선들의 상기 일부들과 상기 제1 금속 배선들을 연결하는 제1 연결 콘택들; 및 상기 제1 및 제2 연결 배선들의 상기 다른 일부들과 상기 제2 금속 배선들을 연결하는 제2 연결 콘택들을 더 포함할 수 있다.
일 실시예에 따르면, 평면적으로, 상기 제1 및 제2 연결 콘택들은 상기 제1 및 제2 전극 구조체들 사이에 위치하고, 상기 제2 연결 콘택들은 상기 제1 연결 콘택들보다 상기 셀 어레이 영역에 인접할 수 있다.
일 실시예에 따르면, 상기 셀 어레이 영역에서, 상기 제1 및 제2 전극 구조체들과 상기 제1 및 제2 전극 구조체들 상의 제1 스트링 선택 전극들을 관통하는 제1 수직 기둥들; 상기 셀 어레이 영역에서, 상기 제1 및 제2 전극 구조체들과 상기 제1 및 제2 전극 구조체들 상의 제2 스트링 선택 전극들을 관통하는 제2 수직 기둥들; 및 상기 셀 어레이 영역에서, 상기 제1 및 제2 스트링 선택 전극들 사이에 배치되어 상기 제1 및 제2 전극 구조체들을 관통하는 더미 수직 기둥들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 수직 기둥들은 상기 제2 방향을 따라 지그재그 형태로 배치되는 제1 내지 제4 서브 수직 기둥들을 포함하고, 상기 제2 수직 기둥들은 상기 제2 방향을 따라 지그재그 형태로 배치되는 제5 내지 제8 서브 수직 기둥들을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 전극들과 상기 제1 및 제2 수직 기둥들 사이에 배치되는 데이터 저장막을 더 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 수직적으로 번갈아 적층된 제1 및 제2 전극들을 포함하는 제1 및 제2 전극 구조체들, 상기 제1 및 제2 전극 구조체들은 제1 방향으로 연장되어 상기 연결 영역에서 계단 구조를 갖고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되고, 상기 제1 및 제2 전극 구조체들의 각각에서, 상기 제1 전극들의 각각은 그것의 단부에 제공되는 제1 패드 영역을 갖고, 상기 제2 전극들의 각각은 그것의 단부에 제공되는 제2 패드 영역을 갖되, 평면적 관점에서, 상기 제1 패드 영역들은 상기 제1 방향을 따라 배열되고, 상기 제2 패드 영역들의 각각은 상기 제1 패드 영역들 중 상응하는 것과 상기 제2 방향으로 인접하고; 상기 제1 패드 영역들에 각각 접속되는 제1 콘택 플러그들; 상기 제2 패드 영역들에 각각 접속되는 제2 콘택 플러그들; 상기 제1 콘택 플러그들 중 상기 제2 방향으로 서로 인접한 것들을 각각 연결하는 제1 연결 배선들; 상기 제2 콘택 플러그들 중 상기 제2 방향으로 서로 인접한 것들을 각각 연결하는 제2 연결 배선들; 상기 제1 연결 배선들 중 제1 그룹의 제1 연결 배선들 및 상기 제2 연결 배선들 중 제1 그룹의 제2 연결 배선들에 각각 연결되는 제1 금속 배선들; 상기 제1 금속 배선들보다 높은 레벨에 위치하고, 상기 제1 연결 배선들 중 제2 그룹의 제1 연결 배선들 및 상기 제2 연결 배선들 중 제2 그룹의 제2 연결 배선들에 각각 연결되는 제2 금속 배선들을 포함한다.
일 실시예에 따르면, 상기 제1 및 제2 전극 구조체들은, 상기 제1 전극 구조체의 상기 제1 패드 영역들과 상기 제2 전극 구조체의 상기 제1 패드 영역들이 서로 인접하도록 배치될 수 있다.
일 실시예에 따르면, 상기 제1 연결 배선들의 각각은 상기 제2 방향으로 연장하는 라인 형상을 갖고, 상기 제2 연결 배선들의 각각은 요부가 형성된 평면 형상을 가질 수 있다.
일 실시예에 따르면, 상기 제2 연결 배선들의 각각은 상기 제2 방향으로 연장하는 제1 연결부, 및 상기 제1 연결부의 양단으로부터 상기 제1 방향으로 돌출되는 제2 연결부들을 포함하되, 상기 제2 콘택들은 상기 제2 연결부들과 접속될 수 있다.
일 실시예에 따르면, 상기 제2 연결 배선들의 각각은 상기 제2 방향으로 연장하는 제1 연결부, 및 상기 제1 연결부의 양단으로부터 상기 제1 방향으로 돌출되는 제2 연결부들을 포함하되, 상기 제2 콘택들은 상기 제2 연결부들과 접속될 수 있다.
일 실시예에 따르면, 상기 제1 금속 배선들과 상기 제1 그룹의 제1 및 제2 연결 배선들을 연결하는 제1 연결 콘택들; 및 상기 제2 금속 배선들과 상기 제2 그룹의 제1 및 제2 연결 배선들을 연결하는 제2 연결 콘택들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 연결 콘택들은 상기 제1 방향을 따라 서로 이격되어 배치되고, 상기 제2 연결 콘택들은 상기 제1 방향을 따라 서로 이격되어 배치되되, 상기 제2 연결 콘택들은 상기 제1 연결 콘택들보다 상기 셀 어레이 영역에 인접할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 전극 구조체들 사이의 상기 기판 내에 배치되는 공통 소오스 영역을 더 포함하되, 상기 제1 및 제2 연결 콘택들은 평면적으로 상기 공통 소오스 영역과 중첩될 수 있다.
일 실시예에 따르면, 상기 공통 소오스 영역 상에 배치되고, 상기 제1 및 제2 전극 구조체들 사이에서 상기 제1 방향을 따라 연장되는 공통 소오스 플러그; 상기 공통 소오스 플러그와 상기 제1 및 제2 전극 구조체들 사이의 측벽 절연 스페이서들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 금속 배선들의 각각은 상기 제1 방향으로 연장되는 라인 형태의 제1 부분, 및 상기 제1 부분의 일단으로부터 상기 제2 방향 또는 상기 제2 방향의 반대 방향으로 연장되는 제2 부분을 포함하되, 상기 제1 연결 콘택들은 상기 제2 부분과 접속할 수 있다.
일 실시예에 따르면, 상기 제1 부분들은 상기 제2 방향을 따라 배치되고, 상기 제2 방향에 따른 상기 제2 부분들의 길이들은 상기 셀 어레이 영역에 인접할수록 점점 길어질 수 있다.
일 실시예에 따르면, 상기 제2 금속 배선들의 각각은 상기 제1 방향으로 연장되는 라인 형태의 제3 부분, 및 상기 제3 부분의 일단으로부터 상기 제2 방향 또는 상기 제2 방향의 반대 방향으로 연장되는 제4 부분을 포함하되, 상기 제2 연결 콘택들은 상기 제4 부분과 접속할 수 있다.
일 실시예에 따르면, 상기 제3 부분들은 상기 제2 방향을 따라 배치되고, 상기 제2 방향에 따른 상기 제4 부분들의 길이들은 상기 셀 어레이 영역에 인접할수록 점점 길어질 수 있다.
일 실시예에 따르면, 상기 제2 그룹의 제1 연결 배선들과 연결되는 상기 제2 금속 배선들은 상기 제1 및 제2 적층 구조체들 중 하나와 중첩되고, 상기 제2 그룹의 제2 연결 배선들과 연결되는 상기 제2 금속 배선들은 상기 제1 및 제2 적층 구조체들 중 다른 하나와 중첩될 수 있다.
일 실시예에 따르면, 상기 제1 그룹의 제1 연결 배선들과 연결되는 상기 제1 금속 배선들은 상기 제1 및 제2 적층 구조체들 중 하나와 중첩되고, 상기 제1 그룹의 제2 연결 배선들과 연결되는 상기 제1 금속 배선들은 상기 제1 및 제2 적층 구조체들 중 다른 하나와 중첩될 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 전극 구조체들 상에 각각 배치되는 스트링 선택 전극들을 더 포함하되, 상기 스트링 선택 전극들의 각각은 분리 절연막에 의하여 상기 제2 방향으로 분리된 제1 및 제2 스트링 선택 전극들을 포함할 수 있다.
일 실시예에 따르면, 상기 셀 어레이 영역에서, 상기 제1 및 제2 전극 구조체들과 상기 제1 및 제2 전극 구조체들 상의 제1 스트링 선택 전극들을 관통하는 제1 수직 기둥들; 상기 셀 어레이 영역에서, 상기 제1 및 제2 전극 구조체들과 상기 제1 및 제2 전극 구조체들 상의 제2 스트링 선택 전극들을 관통하는 제2 수직 기둥들; 및 상기 셀 어레이 영역에서, 상기 제1 및 제2 스트링 선택 전극들 사이에 배치되어 상기 제1 및 제2 전극 구조체들을 관통하는 더미 수직 기둥들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 전극들과 상기 제1 및 제2 수직 기둥들 사이에 배치되는 데이터 저장막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 전극 구조체들은, 상기 제1 전극 구조체의 상기 제2 패드 영역들과 상기 제2 전극 구조체의 상기 제2 패드 영역들이 서로 인접하도록 배치될 수 있다.
일 실시예에 따르면, 상기 제2 전극들의 각각은 제1 폭을 갖는 전극부 및 상기 전극부로부터 상기 제1 방향으로 돌출되고 상기 제1 폭보다 작은 제2 폭을 갖는 돌출부를 포함하되, 상기 제2 패드 영역들은 상기 돌출부들에 제공되고, 상기 제1 전극들의 상기 단부들의 각각은 그것의 상부에 위치하는 상기 돌출부에 노출되고, 상기 제1 패드 영역들은 상기 노출된 상기 제1 전극들의 상기 단부들에 제공되고, 최상층의 것을 제외한 상기 제2 전극들의 제2 패드 영역들의 각각은 그것의 상부에 위치하는 상기 제1 전극에 의해 노출될 수 있다.
본 발명의 실시예들에 따르면, 서로 인접한 제1 및 제2 전극 구조체들에서 동일층에 배치되는 전극들이 상응하는 콘택들을 통해 제1 연결 배선 또는 제2 연결 배선에 연결될 수 있다. 평면적으로, 제1 및 제2 연결 배선들은 서로 다른 형상을 가지며 번갈아 반복 배치될 수 있으며, 이에 따라, 콘택들 및 연결 배선들의 형성 공정이 단순화될 수 있다.
더하여, 제1 및 제2 연결 배선들은 나뉘어져, 서로 다른 높이에 위치하는 제1 및 제2 금속 배선들에 각각 연결될 수 있다. 이에 따라, 반도체 장치의 집적도가 증가함으로 인하여 전극 구조체의 전극들과 연결되어야 하는 배선들의 개수가 증가하더라도, 배선들의 공간적인 제약을 해결할 수 있다. 결과적으로, 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 메모리 셀 어레이를 나타내는 개략적인 블록도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 간략 회로도이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 장치의 평면도들이다..
도 6은 도 5에 도시된 적층 구조체들의 계단 구조를 설명하기 위한 평면도이다.
도 7은 도 5에 도시된 적층 구조체들의 계단 구조를 설명하기 위한 사시도이다.
도 8 및 도 9는 본 발명의 실시예들에 따른 반도체 장치의 단면도들로서, 각각 도 4의 I-I' 선 및 II-II' 선을 따라 자른 단면들이다.
도 10a 및 도 10b는 도 8의 A 부분을 확대한 도면들이다.
도 11은 본 발명의 실시예들에 따른 반도체 장치의 단면도들로서, 도 5의 III-III' 선을 따라 자른 단면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 장치에서, 전극 구조체를 구성하는 제2 전극을 나타내는 평면도이다.
도 13 및 도 15는 본 발명의 실시예들에 따른 연결 배선들을 설명하기 위한 평면도들이다.
도 14는 본 발명의 실시예들에 따른 연결 배선들을 설명하기 위한 사시도이다.
도 16 및 도 18은 본 발명의 실시예들에 따른 금속 배선들을 설명하기 위한 평면도들이다.
도 17 및 도 19는 본 발명의 실시예들에 따른 금속 배선들을 설명하기 위한 사시도들이다.
도 20은 본 발명의 실시예들에 따른 적층 구조체들의 계단 구조를 설명하기 위한 평면도이다.
도 21은 본 발명의 실시예들에 따른 적층 구조체들의 계단 구조를 설명하기 위한 사시도이다.
도 23 내지 도 27은 본 발명의 실시예들에 따른 반도체 장치의 적층 구조체를 형성하는 방법을 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 일부 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 실시예들에서, 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이의 비트라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 메모리 셀 어레이를 나타내는 개략적인 블록도이다.
도 2를 참조하면, 메모리 셀 어레이는 복수 개의 메모리 블록들(BLK1, BLK2, … , BLKn)을 포함할 수 있다. 메모리 블록들(BLK1, BLK2, … , BLKn) 각각은 제1 및 제2 방향들(D1, D2)을 따라 신장된 평면 상에, 제3 방향(D3)을 따라 적층된 전극들을 포함하는 전극 구조체를 포함할 수 있다. 전극 구조체는 복수 개의 수직 기둥들(반도체 기둥들)과 결합하여 3차원적으로 배열된 메모리 셀들을 구성할 수 있다. 또한, 메모리 블록들(BLK1, BLK2, … , BLKn) 각각은 메모리 셀들과 전기적으로 연결되는 비트 라인들을 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 간략 회로도이다.
도 3을 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열되며, 비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
일부 실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 스트링 선택 트랜지스터(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 도면에는 도시하지 않았으나, 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀(MCT) 사이에 연결된 더미 셀(미도시)을 더 포함할 수 있다.
제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인(SSL1)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성되기 때문에, 공통 소오스 라인들(CSL)과 상기 비트 라인들(BL0-BL2) 사이에는 다층의 워드 라인들(WL0-WLn)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 상기 메모리 셀들(MCT)의 게이트 전극들이 상기 공통 소오스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 장치의 평면도들로서, 도 4는 본 발명의 실시예들에 따른 반도체 장치의 셀 어레이 영역을 나타내며, 도 5는 셀 어레이 영역 및 연결 영역을 도시한다.
도 6은 도 5에 도시된 적층 구조체들의 계단 구조를 설명하기 위한 평면도이다. 도 7은 도 5에 도시된 적층 구조체들의 계단 구조를 설명하기 위한 사시도이다.
도 8 및 도 9는 본 발명의 실시예들에 따른 반도체 장치의 단면도들로서, 각각 도 4의 I-I' 선 및 II-II' 선을 따라 자른 단면들이다. 도 10a 및 도 10b는 도 8의 A 부분을 확대한 도면들이다.
도 11은 본 발명의 실시예들에 따른 반도체 장치의 단면도들로서, 도 5의 III-III' 선을 따라 자른 단면도이다. 도 12는 본 발명의 실시예들에 따른 반도체 장치에서, 전극 구조체를 구성하는 제2 전극을 나타내는 평면도이다.
도 4, 도 5, 도 6, 도 7, 도 8, 도 9 및 도 11을 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함하는 기판(100)이 제공된다. 기판(100)은 제1 도전형, 예를 들면 p형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
기판(100) 상에 제1 및 제2 적층 구조체들(ST1, ST2)이 배치될 수 있다. 제1 및 제2 적층 구조체들(ST1, ST2)은, 도 4 내지 도 7에 도시된 바와 같이, 제1 방향(D1)으로 연장되고, 제1 방향(D1)과 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 서로 이격될 수 있다. 즉, 제1 및 제2 적층 구조체들(ST1, ST2)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장될 수 있으며, 제1 방향(D1)으로 연장하는 제1 분리 영역(130)에 의하여 제2 방향(D2)으로 서로 이격될 수 있다. 제1 분리 영역(130) 내에는 공통 소오스 플러그(132) 및 측벽 절연 스페이서들(134)이 제공될 수 있다. 공통 소오스 플러그(132) 및 측벽 절연 스페이서들(134)에 대해서는 뒤에서 다시 설명한다.
제1 및 제2 적층 구조체들(ST1, ST2)은 실질적으로 서로 동일한 구조를 가질 수 있다. 예컨대, 제1 및 제2 적층 구조체들(ST1, ST2)의 각각은 기판(100)의 상면에 수직한 제3 방향(D3)을 따라 번갈아 적층된 절연막들(120) 및 전극들을 포함할 수 있다. 전극들은 기판(100)에 인접합 접지 선택 전극(GSE), 접지 선택 전극(GSE) 상의 스트링 선택 전극들(SSE1, SSEL2), 및 접지 선택 전극(GSE)과 스트링 선택 전극들(SSE1, SSEL2) 사이에서 번갈아 적층된 제1 및 제2 전극들(EL1, EL2)을 포함할 수 있다. 번갈아 적층된 제1 및 제2 전극들(EL1, EL2)은 전극 구조체(ES)로 지칭될 수 있다. 이하 편의 상, 제1 적층 구조체(ST1)의 제1 및 제2 전극들(EL1, EL2)은 제1 전극 구조체(ES1)로 지칭되고, 제2 적층 구조체(ST2)의 제1 및 제2 전극들(EL1, EL2)은 제2 전극 구조체(ES2)로 지칭될 수 있다.
상기의 전극들은 도전 물질을 포함할 수 있다. 예를 들어, 전극들은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(120)은, 일 예로 실리콘 산화막일 수 있다. 한편, 기판(100)과 적층 구조체들(ST1, ST2) 사이에 버퍼 절연막(105)이 제공될 수 있다. 버퍼 절연막(105)은 실리콘 산화막일 수 있다. 버퍼 절연막(105)은 절연막들(120)에 비하여 얇을 수 있다.
스트링 선택 전극들(SSE1, SSE2)은, 제2 분리 영역(140)에 의하여 제2 방향(D2)으로 서로 분리될 수 있다. 즉, 스트링 선택 전극들(SSE1, SSE2)은 전극 구조체(ES) 상에서 제2 방향(D2)으로 서로 이격된 제1 스트링 선택 전극(SSE1) 및 제2 스트링 선택 전극(SSE2)을 포함할 수 있다. 제2 분리 영역(140) 내에는 분리 절연막(142)이 제공될 수 있다.
일부 실시예들에 있어서, 제1 스트링 선택 전극(SSE1)은 전극 구조체(ES) 상에 적층된 제1 하부 및 상부 선택 전극들(SSE1a, SSE1b)을 포함할 수 있으며, 제2 스트링 선택 전극(SSE2)은 전극 구조체(ES) 상에 적층된 제2 하부 및 상부 선택 전극들(SSE2a, SSE2b)을 포함할 수 있다. 제2 분리 영역(140)은 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)을 분리하며, 그 아래의 제1 및 제2 전극들(EL1, EL2)을 분리하지 않을 수 있다. 즉, 분리 절연막(142)의 하면은 최상층의 제2 전극(EL2)의 상면보다 높고, 제1 및 제2 하부 스트링 선택 전극들(SSE1a, SSE2a)의 하면들과 실질적으로 동일한 높이에 위치하거나 그보다 낮을 수 있다.
제1 및 제2 전극들(EL1, EL2)은 도 3을 참조하여 설명한 메모리 셀들(도 3의 MCT)과 연결되는 워드 라인들(WL0-WLn)일 수 있다. 또한, 제1 및 제2 하부 스트링 선택 전극들(SSE1a, SSE2a)은 도 3을 참조하여 설명한 제1 스트링 선택 트랜지스터들(SST1)과 연결되는 제1 스트링 선택 라인들(SSL1)일 수 있고, 제1 및 제2 상부 스트링 선택 전극들(SSE1b, SSE2b)은 도 3을 참조하여 설명한 제2 스트링 선택 트랜지스터들(SST2)과 연결되는 제2 스트링 선택 라인들(SSL2)일 수 있다. 접지 선택 전극(GSE)은 도 3을 참조하여 설명한 접지 선택 트랜지스터들(GST)과 연결되는 접지 선택 라인(GSL)일 수 있다.
적층 구조체들(ST1, ST2)의 각각은 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 즉, 연결 영역(CNR)에서, 적층 구조체들(ST1, ST2)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록(즉, 제1 방향(D1)을 따라) 계단식으로 감소될 수 있다. 실시예들에 따르면, 연결 영역(CNR)에서 하나의 계단층을 구성하는 전극의 수는 상이할 수 있다. 예컨대, 연결 영역(CNR)에서, 제1 하부 및 상부 스트링 선택 전극들(SSE1a, SSEL1b), 제2 하부 및 상부 스트링 선택 전극들(SSE2a, SSEL2b) 및 접지 선택 전극(GSE)의 각각은 하나의 계단층을 구성할 수 있다. 반면, 전극 구조체(ES)의 경우, 적층된 제1 전극(EL1)과 제2 전극(EL2)이 한 쌍을 이루어 하나의 계단층을 구성할 수 있다. 즉, 전극 구조체(ES)의 경우, 연결 영역(CNR)에서, 두 개의 전극들이 하나의 계단층을 구성할 수 있다. 더하여, 하나의 계단층을 구성하는 제1 및 제2 전극들(EL1, EL2)은 제2 방향(D2) 또는 제2 방향(D2)의 반대 방향을 따라 단층의 계단 형태를 이룰 수 있다.
보다 상세하게, 도 6, 도 7 및 도 12를 참조하면, 제1 전극들(EL1)의 각각은 연결 영역(CNR)에서 그것의 상부에 위치하는 제2 전극(EL2)에 의해 노출되는 제1 패드 영역(P1)을 가질 수 있으며, 제2 전극들(EL2)의 각각은 그것의 상부에 위치하는 제1 전극(EL1)에 의해 노출되는 제2 패드 영역(P2)을 가질 수 있다. 평면적 관점에서, 제1 전극들(EL1)의 제1 패드 영역들(P1)은 제1 방향(D1)을 따라 배열될 수 있으며, 제2 전극들(EL2)의 제2 패드 영역들(P2) 또한 제1 방향(D1)을 따라 배열될 수 있다. 즉, 제1 전극들(EL1)의 제1 패드 영역들(P1)은 수평적으로 및 수직적으로 서로 다른 위치들에 배치될 수 있다. 마찬가지로, 제2 전극들(EL2)의 제2 패드 영역들(P2) 또한 수평적으로 및 수직적으로 서로 다른 위치들에 배치될 수 있다. 그리고, 제1 전극들(EL1)의 제1 패드 영역들(P1)은 제2 전극들(EL2)의 제2 패드 영역들(P2)과 제2 방향(D2)에서 인접할 수 있다.
다른 관점에서, 제1 전극들(EL1)의 각각은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 균일한 폭을 가지며 연장되는 라인 형태를 가질 수 있다. 예컨대, 제1 전극들(EL1)은 제1 폭(W1)을 가질 수 있다. 제1 전극들(EL1)은 기판(100)으로부터의 수직적 거리가 증가할수록, 제1 방향(D1)에서의 길이가 감소될 수 있다. 제2 전극들(EL2)의 각각은, 도 12에 도시된 바와 같이, 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 균일한 폭을 가지며 연장되는 전극부(EP), 및 전극부(EP)로부터 연장되며 전극부(EP)의 폭보다 작은 폭을 갖는 돌출부(PP)를 포함할 수 있다. 예컨대, 제2 전극(EL2)의 전극부(EP)는 제1 전극(EL1)의 제1 폭(W1)과 실질적으로 동일한 폭을 가질 수 있으며, 돌출부(PP)는 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 제2 전극들(EL2)은 기판(100)으로부터의 수직적 거리가 증가할수록, 제1 방향(D1)에서의 길이가 감소될 수 있다. 이 때, 제2 전극들(EL2) 각각의 돌출부(PP)는 그것의 바로 아래에 위치하는 제1 전극(EL1)의 일측벽과 정렬된 측벽을 가질 수 있다. 결과적으로, 제1 전극들(EL1) 각각의 단부는 그것의 바로 위에 위치하는 제2 전극(EL2)의 돌출부(PP)에 의해 부분적으로 노출될 수 있다. 또한, 제2 전극들(EL2)의 각각은 그것의 바로 위에 위치하는 제1 전극(EL1)에 의해 돌출부(PP)가 노출될 수 있다. 요컨대, 제1 패드 영역들(P1)은 제2 전극들(EL2)에 의해 노출된 제1 전극들(EL1)의 단부들에 제공될 수 있으며, 수직적으로 및 수평적으로 서로 이격될 수 있다. 또한, 제2 패드 영역들(P2)은 제2 전극들(EL2)의 돌출부들(PP)에 제공되며, 수직적으로 및 수평적으로 서로 이격될 수 있다.
제1 및 제2 전극들(EL1, EL2)이 상술한 바와 같은 구조를 가짐에 따라, 전극 구조체(ES)는 제1 전극들(EL1)의 제1 패드 영역들(P1)에 의해 형성되는 제1 계단 구조(first stair step structure)와, 제2 전극들(EL2)의 제2 패드 영역들(P2)에 의해 형성되는 제2 계단 구조(second stair step structure)를 가질 수 있다. 제1 계단 구조는 연결 영역(CNR)에서 제1 방향(D1)을 따라 내려가는 복수의 계단층들을 가질 수 있다. 마찬가지로, 제2 계단 구조는 연결 영역(CNR)에서 제1 방향(D1)을 따라 내려가는 복수의 계단층들을 가질 수 있다. 그리고, 제2 계단 구조는 제2 방향(D2)으로 제1 계단 구조와 인접할 수 있다. 이 때, 셀 어레이 영역(CAR)으로부터 제1 방향(D1)으로 실질적으로 동일한 거리에 위치하고, 제2 방향(D2)으로 서로 인접한 제2 패드 영역(P2)과 제1 패드 영역(P1)은 제2 방향(D2)으로 단층의 계단 형태를 이룰 수 있다.
일부 실시예들에서, 제1 전극 구조체(ES1)의 제1 계단 구조는 제2 전극 구조체(ES2)의 제1 계단 구조와 제2 방향(D2)에서 인접하도록 기판(100) 상에 배치될 수 있다. 다시 말해, 제1 전극 구조체(ES1)의 제1 패드 영역들(P1)과 제2 전극 구조체(ES2)의 제1 패드 영역들(P1)이 제2 방향(D2)으로 서로 인접할 수 있다. 즉, 제2 방향(D2)으로 서로 인접하는 제1 및 제2 전극 구조체들(ES1, ES2)은 제1 방향(D1)에 평행한 가상선을 기준으로 연결 영역(CNR)에서 미러(mirror) 대칭적으로 배치될 수 있다. 미러 대칭적으로 배치된 제1 및 제2 전극 구조체들(ES1, ES2)은 도 2에서 설명한 하나의 메모리 블록을 구성할 수 있다. 메모리 블록은, 도 2에서 설명한 바와 같이, 복수 개로 제공될 수 있으며, 복수 개의 메모리 블록들은 제2 방향(D2)을 따라 배열될 수 있다.
한편, 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 각각은 균일한 폭을 가지며 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장될 수 있다. 연결 영역(CNR)에서, 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 각각은 전극 구조체(ES)의 제1 및 제2 패드 영역들(P1, P2)을 노출시킬 수 있다. 그리고, 제1 및 제2 상부 스트링 선택 전극들(SSE1b, SSE2b)은 연결 영역(CNR)에서 제1 및 제2 하부 스트링 선택 전극들(SSE1a, SSE2a)의 단부들을 노출시킬 수 있다. 제1 및 제2 상부 스트링 선택 전극들(SSE1b, SSE2b)에 의해 노출된 제1 및 제2 하부 스트링 선택 전극들(SSE1a, SSE2a)의 단부들은 각각 제1 및 제2 하부 스트링 선택 패드부들(SSP1a, SSP2a)로 정의될 수 있다. 또한, 연결 영역(CNR)에서 제1 및 제2 상부 스트링 선택 전극들(SSE1b, SSE2b)의 단부들은 각각 제1 및 제2 상부 스트링 선택 패드부들(SSP1b, SSP2b)로 정의될 수 있다. 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 각각은 제1 전극들(EL1)의 제1 폭(W1)의 1/2보다 작은 제3 폭(W3)을 가질 수 있다. 일부 실시예들에 있어서, 제3 폭(W3)은 제2 전극들(EL2)의 돌출부들(PP)의 폭인 제2 폭(W2)보다 작을 수 있다.
접지 선택 전극(GSE)은 연결 영역(CNR)에서 전극 구조체(ES)(즉, 최하층의 제1 전극(EL1))에 의해 노출되는 단부를 가질 수 있다. 전극 구조체(ES)에 의해 노출되는 접지 선택 전극(GSE)의 단부는 접지 선택 패드부(GSP)로 정의될 수 있다.
다시, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9 및 도 11을 참조하면, 셀 어레이 영역(CAR)에서, 각각의 적층 구조체들(ST1, ST2)을 관통하여 기판(100)과 연결되는 복수 개의 수직 기둥들(VP)이 제공될 수 있다. 즉, 수직 기둥들(VP)은 기판(100)으로부터 위로 연장되는(즉, 제 3 방향(D3)으로 연장되는) 장축을 가질 수 있다. 수직 기둥들(VP)의 하단은 기판(100)에 연결되고, 이들의 타단들은 비트 라인들(BL1, BL2)에 연결될 수 있다. 그리고, 수직 기둥들(VP)은 전극들과 결합될 수 있다. 한편, 수직 기둥들(VP)의 상단에는 하부 콘택 플러그(LCP)와 접속되는 도전 패드(D)가 위치할 수 있다.
수직 기둥들(VP)은 제1 방향 및 제2 방향(D2)을 따라 지그재그로 배열될 수 있다. 예컨대, 수직 기둥들(VP)은 제2 방향(D2)을 따라 지그재그 형태로 배열되는 제1 내지 제8 수직 기둥들(VP1, VP2, VP3, VP4, VP5, VP6, VP7, VP8)을 포함할 수 있다. 이 때, 제1 내지 제4 수직 기둥들(VP1-VP4)은 제1 스트링 선택 전극(SSE1)과 결합될 수 있고, 제5 내지 제8 수직 기둥들(VP5-VP8)은 제2 스트링 선택 전극(SSE2)과 결합될 수 있다. 제1 내지 제8 수직 기둥들(VP1-VP8)의 각각은 복수 개로 제공되어 제1 방향(D1)을 따라 열을 구성할 수 있다.
보다 상세하게, 도 4를 참조하면, 제1 수직 기둥들(VP1)이 제1 방향(D1)을 따라 배열되어 제1 열을 구성할 수 있으며, 제2 수직 기둥들(VP2)이 제1 방향(D1)을 따라 배열되어 제2 열을 구성할 수 있다. 제3 수직 기둥들(VP3)이 제1 방향(D1)을 따라 배열되어 제3 열을 구성할 수 있으며, 제4 수직 기둥들(VP4)이 제1 방향(D1)을 따라 배열되어 제4 열을 구성할 수 있다. 제1 내지 제4 열들은 제2 방향(D2)을 따라 배열될 수 있다. 그리고, 제1 및 제3 수직 기둥들(VP1, VP3)은 제2 및 제4 수직 기둥들(VP2, VP4)에 대해 사선 방향에 배치될 수 있다. 마찬가지로, 제5 내지 제8 수직 기둥들(VP5-VP8)은 제1 방향(D1)을 따라 배열되어 각각 제5 내지 제8 열을 구성할 수 있다. 그리고, 제5 및 제7 수직 기둥들(VP5, VP7)은 제6 및 제8 수직 기둥들(VP6, VP8)에 대해 사선 방향에 배치될 수 있다. 평면적 관점에서, 제1 스트링 선택 전극(SSE1)을 관통하는 제1 내지 제4 수직 기둥들(VP1-VP4)과 제2 스트링 선택 전극(SSE2)을 관통하는 제5 내지 제8 수직 기둥들(VP5-VP8)은 분리 절연막(142)을 사이에 두고 미러 대칭적(mirror symmetry)으로 배열될 수 있다. 예컨대, 제1 수직 기둥(VP1)과 제5 수직 기둥(VP5)은 분리 절연막(142)을 사이에 두고 제2 방향(D2)으로 서로 인접할 수 있다.
나아가, 셀 어레이 영역(CAR)에서, 더미 수직 기둥들(DVP)이 적층 구조체들(ST1, ST2)을 관통할 수 있다. 적층 구조체들(ST1, ST2)의 각각에서 더미 수직 기둥들(DVP)이 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있으며, 제1 및 제2 스트링 선택 전극들(SSE1, SSE2) 사이에 배치될 수 있다. 또한, 더미 수직 기둥들(DVP)은 셀 어레이 영역(CAR)에서 분리 절연막(142)을 관통할 수 있다. 더미 수직 기둥들(DVP)의 각각은 제2 방향(D2)으로 서로 인접하는 제2 수직 기둥(VP2)과 제6 수직 기둥(V6) 사이에 배치될 수 있으며, 제1 및 제5 수직 기둥들(VP1, VP5)과 사선 방향에 배치될 수 있다. 도시하지는 않았지만, 더미 수직 기둥들(DVP)은 연결 영역(CNR)에도 제공되어 적층 구조체들(ST1, ST2)을 관통할 수 있다.
수직 기둥들(VP)은 반도체 물질 또는 도전성 물질을 포함할 수 있다. 일부 실시예들에 따르면, 수직 기둥들(VP) 각각은, 도 10a에 도시된 바와 같이, 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다. 일 예로, 하부 및 상부 반도체 패턴들은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 서로 다른 결정 구조를 가질 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 언도프트 상태이거나, 기판(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다.
하부 반도체 패턴(LSP)은 접지 선택 전극(GSE)을 관통하여, 기판(100)과 직접 접촉할 수 있다. 또한, 하부 반도체 패턴(LSP)의 하단은 기판(100) 내로 삽입될 수 있다. 상부 반도체 패턴(USP)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있다. 제1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 제1 반도체 패턴(SP1)의 내부는 매립 절연막(125)으로 채워질 수 있다. 또한, 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)의 내벽과 하부 반도체 패턴(LSP)의 상면과 접촉될 수 있다. 즉, 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 제2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 그리고, 제2 반도체 패턴(SP2)은 하부 반도체 패턴(LSP)과 접촉하지 않고 이격될 수 있다. 한편, 예컨대, 하부 반도체 패턴(LSP)과 접지 선택 전극(GSE) 사이에는 게이트 절연막(GD)이 개재될 수 있다. 게이트 절연막(GD)은 일 예로, 실리콘 산화막일 수 있다.
다른 실시예들에 따르면, 수직 기둥들(VP)의 하부 반도체 패턴(LSP)은 생략될 수 있다. 즉, 수직 기둥들(VP)은, 도 10b에 도시된 바와 같이, 제1 및 제2 반도체 패턴들(SP1, SP2)을 포함할 수 있다. 제1 반도체 패턴들(SP1)은 접지 선택 전극(GSE)을 관통하여, 기판(100)과 직접 접촉할 수 있다. 그리고, 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)의 내벽 및 기판(100)과 상면과 접촉될 수 있다. 즉, 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)과 기판(100)을 전기적으로 연결할 수 있다. 제1 반도체 패턴(SP1)의 바닥면은 기판(100)의 상면보다 낮은 레벨에 위치할 수 있다.
더미 수직 기둥들(DVP)은 수직 기둥들(VP)과 실질적으로 동일한 물질들 및 구조를 가질 수 있다. 예를 들어, 수직 기둥들(VP) 및 더미 수직 기둥들(DVP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)를 가질 수 있다. 이와 달리, 수직 기둥들(VP) 및 더미 수직 기둥들(DVP)은 원 기둥 형태를 가질 수도 있다.
데이터 저장막(DS)이 적층 구조체들(ST1, ST2)과 수직 기둥들(VP) 사이에 배치될 수 있다. 데이터 저장막(DS)은 도 10a에 도시된 바와 같이, 적층 구조체들(ST1, ST2)을 관통하는 수직 절연층(VL)과, 전극들과 수직 절연층(VL) 사이에서 전극들의 상면들 및 하면들로 연장되는 수평 절연층(HL)을 포함할 수 있다. 일부 실시예들에 따르면, 반도체 장치는 낸드 플래시 메모리 장치일 수 있다. 예를 들어, 데이터 저장막(DS)은 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다. 이러한 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 수직 기둥들(VP)과 전극들 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
공통 소오스 영역(CSR)이 제1 및 제2 적층 구조체들(ST1, ST2) 사이의 기판(100) 내에 제공될 수 있다. 공통 소오스 영역(CSR)은 제1 및 제2 적층 구조체들(ST1, ST2)과 나란하게 제1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역들(CSR)은 기판(100) 내에 제2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, n형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
공통 소오스 플러그(132)가 공통 소오스 영역(CSR)에 접속될 수 있으며, 공통 소오스 플러그(132)와 제1 및 제2 적층 구조체들(ST1, ST2) 사이에 측벽 절연 스페이서(134)가 개재될 수 있다. 일 예로, 공통 소오스 플러그(132)는 실질적으로 균일한 상부 폭을 가지며, 제1 방향(D1)으로 연장될 수 있다. 측벽 절연 스페이서들(134)은 서로 인접하는 제1 및 제2 적층 구조체들(ST1, ST2) 사이에서 서로 대향하여 배치될 수 있다. 다른 예로, 측벽 절연 스페이서(134)는 제1 분리 영역(130)을 채울 수 있으며, 공통 소오스 플러그(132)가 측벽 절연 스페이서(134)를 관통하여 공통 소오스 영역(CSR)과 국소적으로 접속될 수도 있다. 즉, 공통 소오스 플러그(132)는, 도시된 바와 달리, 기둥 형태를 가질 수 있다.
제1 및 제2 층간 절연막들(150, 160)이 적층 구조체들(ST1, ST2)을 덮을 수 있고, 제2 층간 절연막(160) 상에 제1, 제2, 제3, 및 제4 보조 배선들(SBL1, SBL2, SBL3, SBL4)이 배치될 수 있다. 일부 실시예들에 있어서, 제1 보조 배선들(SBL1)의 각각은 하부 콘택 플러그들(LCP)을 통해 제2 방향(D2)으로 서로 인접하는 제1 수직 기둥(VP1) 및 제5 수직 기둥(VP5)을 연결할 수 있다. 제2 보조 배선들(SBL2)의 각각은 하부 콘택 플러그들(LCP)을 통해 제2 방향(D2)으로 서로 인접하는 제2 수직 기둥(VP2) 및 제6 수직 기둥(VP6)을 연결할 수 있다. 일 예에서, 제1 보조 배선들(SBL1)의 길이는 제2 보조 배선들(SBL2)의 길이보다 짧을 수 있다.
제3 보조 배선들(SBL3)의 각각은 하부 콘택 플러그들(LCP)을 통해 제2 방향(D2)으로 서로 인접하는 제3 수직 기둥(VP3) 및 제7 수직 기둥(VP7)을 연결할 수 있다. 제4 보조 배선들(SBL4)의 각각은 하부 콘택 플러그들(LCP)을 통해 제2 방향(D2)으로 서로 인접하는 제4 수직 기둥(VP4) 및 제8 수직 기둥(VP8)을 연결할 수 있다. 일 예에서, 제3 보조 배선들(SBL3)의 길이는 제4 보조 배선들(SBL4)의 길이보다 짧을 수 있다. 그리고, 제1 및 제2 보조 배선들(SBL1, SBL2)은 분리 절연막(142)을 가로지를 수 있으며, 제3 및 제4 보조 배선들(SBL3, SBL4)은 공통 소오스 영역(CSR)을 가로지를 수 있다.
제2 층간 절연막(160) 상에 제1 내지 제4 보조 배선들(SBL1-SBL4)을 덮는 제3 층간 절연막(170)이 배치되며, 제3 층간 절연막(170) 상에 제1 및 제2 비트 라인들(BL1, BL2)이 배치될 수 있다. 제1 및 제2 비트 라인들(BL1, BL2)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 번갈아 배치될 수 있다.
제1 비트 라인들(BL1)의 각각은 상부 콘택 플러그(UCP)를 통해 제1 보조 배선들(SBL1)과 연결되거나, 제2 보조 배선들(SBL2)과 연결될 수 있다. 제2 비트 라인들(BL2)의 각각은 상부 콘택 플러그(UCP)를 통해 제3 보조 배선들(SBL3)과 연결되거나, 제4 보조 배선들(SBL4)과 연결될 수 있다. 제1 내지 제4 보조 배선들(SBL1-SBL4), 하부 및 상부 콘택 플러그들(LCP, UCP), 및 제1 및 제2 비트 라인들(BL1, BL2)의 각각은 금속 물질, 예컨대, 텅스텐 또는 구리를 포함할 수 있다. 제1 내지 제3 층간 절연막들(150, 160, 170)의 각각은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 실리콘 산화막보다 낮은 유전율을 갖는 low-k 절연막 중 적어도 하나를 포함할 수 있다.
계속해서 도 5, 도 6 및 도 11을 참조하면, 연결 영역(CNR)에서, 콘택들(GMC, SMC, MC1, MC2)이 전극들의 단부들에 접속될 수 있다. 예컨대, 접지 선택 콘택들(GMC)이 연결 영역(CNR)에서 제1 층간 절연막(150)을 관통하여 접지 선택 패드부들(GSP)에 각각 접속될 수 있다. 그리고, 스트링 선택 콘택들(SMC)이 연결 영역(CNR)에서 제1 내지 제3 층간 절연막들(150, 160, 170)을 관통하여 하부 및 상부 스트링 선택 패드부들(SSP1a, SSP2a, SSP1b, SSP2b)에 각각 접속될 수 있다.
나아가, 제1 콘택들(MC1)이 연결 영역(CNR)에서 제1 층간 절연막(150)을 관통하여 제1 전극들(EL1)의 제1 패드 영역들(P1)에 각각 접속될 수 있다. 또한, 제2 콘택들(MC2)이 연결 영역(CNR)에서 제1 층간 절연막(150)을 관통하여 제2 전극들(EL2)의 제2 패드 영역들(P2)에 각각 접속될 수 있다. 즉, 제1 콘택들(MC1)은 제1 및 제2 전극 구조체들(ES1, ES2)의 제1 계단 구조 상에 배치되며 제2 콘택들(MC2)은 제1 및 제2 전극 구조체들(ES1, ES2)의 제2 계단 구조 상에 배치될 수 있다. 이에 따라, 제1 콘택들(MC1)은 제1 방향(D1)을 따라 서로 이격되어 배열되며, 제1 콘택들(MC1)의 하면들은 기판(100)으로부터 서로 다른 높이에 위치할 수 있다. 마찬가지로, 제2 콘택들(MC2)은 제1 방향(D1)을 따라 서로 이격되어 배열되며, 제2 콘택들(MC2)의 하면들은 기판(100)으로부터 서로 다른 높이에 위치할 수 있다. 또한, 제1 전극 구조체(ES1)에 접속되는 제1 콘택들(MC1)은 제2 전극 구조체(ES2)에 접속되는 제1 콘택들(MC1)과 제2 방향(D2)으로 인접할 수 있다. 예컨대, 콘택들(GMC, SMC, MC1, MC2)은 텅스텐 또는 구리를 포함할 수 있다.
연결 영역(CNR)의 제2 층간 절연막(160) 상에 접지 선택 배선들(GCL)이 배치될 수 있다. 접지 선택 배선들(GCL)은 접지 선택 콘택들(GMC)을 통해 접지 선택 전극들(GSE)과 전기적으로 연결될 수 있다. 접지 선택 배선들(GCL)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 접지 선택 배선들(GCL)은 예컨대, 텅스텐 또는 구리를 포함할 수 있다.
제1 하부 스트링 선택 배선들(SCL1a)이 스트링 선택 콘택들(SMC)을 통해 제1 하부 스트링 선택 전극들(SSE1a)과 전기적으로 연결될 수 있으며, 제2 하부 스트링 선택 배선들(SCL2a)이 스트링 선택 콘택들(SMC)을 통해 제2 하부 스트링 선택 전극들(SSE2a)과 전기적으로 연결될 수 있다. 그리고, 제1 상부 스트링 선택 배선들(SCL1b)이 스트링 선택 콘택들(SMC)을 통해 제1 상부 스트링 선택 전극들(SSE1b)과 전기적으로 연결될 수 있으며, 제2 상부 스트링 선택 배선들(SCL2b)이 스트링 선택 콘택들(SMC)을 통해 제2 상부 스트링 선택 전극들(SSE2b)과 전기적으로 연결될 수 있다. 일 실시예들에 따르면, 제1 및 제2 하부 스트링 선택 배선들(SCL1a, SCL2a)과 제1 및 제2 상부 스트링 선택 배선들(SCL2a, SCL2b)은 제3 층간 절연막(170) 상에 배치될 수 있다. 즉, 하부 및 상부 스트링 선택 배선들(SCL1a, SCL2a SCL1b, SCL2b)은 비트 라인들(BL1, BL2)과 실질적으로 동일한 레벨에 위치할 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 도시된 바와 달리, 하부 및 상부 스트링 선택 배선들(SCL1a, SCL2a SCL1b, SCL2b)은 비트 라인들(BL1, BL2)보다 낮은 레벨에 위치할 수 있다. 예컨대, 하부 및 상부 스트링 선택 배선들(SCL1a, SCL2a SCL1b, SCL2b)은 제2 층간 절연막(160) 상에 배치될 수 있다.
하부 및 상부 스트링 선택 배선들(SCL1a, SCL2a SCL1b, SCL2b)은 제1 방향(D1)으로 연장될 수 있다. 하부 및 상부 스트링 선택 배선들(SCL1a, SCL2a SCL1b, SCL2b) 중 일부는 'L'자 형상을 가질 수 있고, 다른 일부는 직선(straight line) 형상을 가질 수 있다. 하부 및 상부 스트링 선택 배선들(SCL1a, SCL2a SCL1b, SCL2b)은 예컨대, 텅스텐 또는 구리를 포함할 수 있다.
실시예들에 따르면, 제1 콘택들(MC1)은 제1 연결 배선들(CL1)을 통해 서로 연결될 수 있고, 제2 콘택들(MC2)은 제2 연결 배선들(CL2)을 통해 서로 연결될 수 있다. 더하여, 제1 및 제2 연결 배선들(CL1, CL2) 중 일부는 제1 금속 배선들(ML1)과 연결될 수 있고, 다른 일부는 제2 금속 배선들(ML2)과 연결될 수 있다. 이에 대해, 이하에서 보다 상세히 설명한다.
도 13 및 도 15는 본 발명의 실시예들에 따른 연결 배선들을 설명하기 위한 평면도들이다. 도 14는 본 발명의 실시예들에 따른 연결 배선들을 설명하기 위한 사시도이다. 도 13, 도 14 및 도 15에서, 본 발명의 기술적 사상에 대한 보다 나은 이해를 위해 일부 구성 요소들에 대한 도시는 생략한다.
도 5, 도 11, 도 13 및 도 14를 참조하면, 연결 영역(CNR)에서, 적층 구조체들(ST1, ST2) 상에 제1 및 제2 연결 배선들(CL1, CL2)이 배치될 수 있다. 제1 및 제2 연결 배선들(CL1, CL2)은 기판(100)으로부터 실질적으로 서로 동일한 높이에 위치할 수 있다. 예컨대, 제1 및 제2 연결 배선들(CL1, CL2)은 연결 영역(CNR)의 제2 층간 절연막(160) 상에 배치될 수 있다.
제1 연결 배선들(CL1)의 각각은 제2 방향(D2)으로 인접하는 제1 콘택들(MC1)과 공통으로 접속될 수 있으며, 제2 연결 배선들(CL2)의 각각은 제2 방향(D2)으로 인접하는 제2 콘택들(MC2)과 공통으로 접속될 수 있다. 즉, 제1 연결 배선들(CL1)의 각각은 상응하는 제1 콘택들(MC1)을 통해 기판(100)으로부터 동일한 수직적 거리에 배치된 제1 및 제2 전극 구조체들(ES1, ES2)의 제1 전극들(EL1)을 전기적으로 연결할 수 있다. 이에 따라, 제1 및 제2 전극 구조체들(ES1, ES2)에서 동일층에 배치되는 제1 전극들(EL1)은 등전위 상태를 가질 수 있다. 또한, 제2 연결 배선들(CL2)의 각각은 상응하는 제2 콘택들(MC2)을 통해 기판(100)으로부터 동일한 수직적 거리에 배치된 제1 및 제2 전극 구조체들(ES1, ES2)의 제2 전극들(EL2)을 전기적으로 연결할 수 있다. 즉, 제1 및 제2 적층 구조체들(ST1, ST2)에서 동일층에 배치되는 제2 전극들(EL2)은 등전위 상태를 가질 수 있다.
실시예들에 따르면, 제1 및 제2 연결 배선들(CL1, CL2) 평면적으로 서로 다른 형상을 가질 수 있다. 예컨대, 제1 연결 배선들(CL1)은 제2 방향(D2)으로 연장되는 라인 또는 바 형상을 가질 수 있다. 반면, 제2 연결 배선들(CL2)의 각각은 제2 방향(D2)으로 연장되는 라인 또는 바 형상의 제1 연결부(CL2a), 및 제1 연결부(CL2a)의 양단으로부터 제1 연결부(CL2a)의 길이 방향과 교차하는 방향(예컨대, 제1 방향(D1))으로 돌출되는 제2 연결부들(CL2b)을 포함할 수 있다. 즉, 제2 연결 배선들(CL2)은 요부가 형성된(concave-shaped) 평면 형상을 가질 수 있다. 제2 콘택들(MC2)은 제2 연결부들(CL2b)에 접속될 수 있다.
제1 연결 배선들(CL1)과 제2 연결 배선들(CL2)의 제1 연결부들(CL2a)은 제1 방향(D1)을 따라 번갈아 배치될 수 있다. 제2 방향(D2)에서, 제1 연결 배선들(CL1)의 길이는 제1 연결부들(CL2a)의 길이보다 짧을 수 있다. 한편, 제1 방향(D1)에서, 제2 연결부들(CL2b)의 길이는 서로 인접한 제1 연결 배선(CL1)과 제1 연결부(CL2a) 사이의 간격보다 크고, 서로 인접한 제1 연결부들(CL2a) 사이의 간격보다 작을 수 있다. 제1 및 제2 연결 배선들(CL1, CL2)은 예컨대, 텅스텐 또는 구리를 포함할 수 있다.
다른 실시예들에 따르면, 도 15에 도시된 바와 같이, 제2 연결부들(CL2b)은 제1 연결부(CL2a)의 양단으로부터 제1 방향(D1)의 반대 방향으로(즉, 셀 어레이 영역(CAR)을 향하여) 돌출될 수 있다.
본 발명의 실시예들에 따르면, 제1 및 제2 전극 구조체들(ES1, ES2)에서 동일층에 배치되는 전극들(EL1, EL2)이 상응하는 콘택들(MC1 또는 MC2)을 통해 제1 연결 배선(CL1) 또는 제2 연결 배선(CL2)에 연결될 수 있다. 평면적으로, 제1 및 제2 연결 배선들(CL1, CL2)은 서로 다른 형상을 가지며 번갈아 반복 배치될 수 있으며, 이에 따라, 콘택들(MC1, MC2) 및 연결 배선들(CL1, CL2)의 형성 공정이 단순화될 수 있다.
도 16 및 도 18은 본 발명의 실시예들에 따른 금속 배선들을 설명하기 위한 평면도들로서, 도 16은 제1 금속 배선들을 도시하고, 도 18은 제2 금속 배선들을 도시한다. 도 17 및 도 19는 본 발명의 실시예들에 따른 금속 배선들을 설명하기 위한 사시도들로서, 도 17은 제1 금속 배선들을 도시하고, 도 19는 제1 및 제2 금속 배선들을 모두 도시한다. 도 16 내지 도 19에서, 본 발명의 기술적 사상에 대한 보다 나은 이해를 위해 일부 구성 요소들에 대한 도시는 생략한다.
도 5, 도 11, 및 도 16 내지 도 19를 참조하면, 연결 영역(CNR)에서, 연결 배선들(CL1, CL2) 상에 제1 및 제2 금속 배선들(ML1, ML2)이 배치될 수 있다. 제1 금속 배선들(ML1)과 제2 금속 배선들(ML2)은 기판(100)으로부터 서로 다른 높이에 위치할 수 있다. 예컨대, 제1 금속 배선들(ML1)이 제2 층간 절연막(160) 상에 배치될 수 있고, 제2 금속 배선들(ML2)이 제3 층간 절연막(170) 상에 배치될 수 있다. 즉, 제1 금속 배선들(ML1)은 제2 금속 배선들(ML2)보다 낮은 레벨에 위치할 수 있다.
제1 금속 배선들(ML1)은 제1 연결 콘택들(172)을 통해 제1 및 제2 연결 배선들(CL1, CL2) 중의 일부와 연결될 수 있고, 제2 금속 배선들(ML2)은 제2 연결 콘택들(174)을 통해 제1 및 제2 연결 배선들(CL1, CL2) 중의 다른 일부와 연결될 수 있다. 결과적으로, 제1 및 제2 전극 구조체들(ES1, ES2)에서 동일층에 배치되는 전극들(EL1, EL2)은 상응하는 콘택들(MC1 또는 MC2), 상응하는 연결 배선(CL1 또는 CL2), 및 상응하는 연결 콘택(172 또는 174)을 통해 제1 금속 배선(ML1) 또는 제2 금속 배선(ML2)에 공통으로 연결될 수 있다.
실시예들에 따르면, 제1 금속 배선들(ML1)의 각각은 'L'자 형상을 가질 수 있다. 보다 상세하게, 도 16 및 도 17을 참조하면, 제1 금속 배선들(ML1)의 각각은 제1 방향(D1)으로 연장되는 제1 부분(ML1a)과, 제1 부분(ML1a)의 일단으로부터 제2 방향(D2) 또는 제2 방향(D2)의 반대 방향으로 연장되는 제2 부분(ML1b)을 포함할 수 있다. 제1 금속 배선들(ML1)의 제1 부분들(ML1a)은 제2 방향(D2)으로 일정 간격 이격되어 배치될 수 있으며, 제1 금속 배선들(ML1)의 제2 부분들(ML1b)은 제1 연결 콘택들(172)과 각각 접촉할 수 있다. 제2 부분들(ML1b)의 제2 방향(D2)에 따른 길이들은, 셀 어레이 영역(CAR)에 인접할수록 길 수 있다. 일 예로, 평면적 관점에서, 제1 연결 배선들(CL1)과 연결되는 제1 금속 배선들(ML1)은 제1 적층 구조체(ST1)와 중첩될 수 있고, 제2 연결 배선들(CL2)과 연결되는 제1 금속 배선들(ML1)은 제2 적층 구조체(ST2)와 중첩될 수 있다. 다른 예로, 도시된 바와 달리, 제1 연결 배선들(CL1)과 연결되는 제1 금속 배선들(ML1)은 제2 적층 구조체(ST2)와 중첩될 수 있고, 제2 연결 배선들(CL2)과 연결되는 제1 금속 배선들(ML1)은 제1 적층 구조체(ST1)와 중첩될 수 있다.
마찬가지로, 제2 금속 배선들(ML2)의 각각은 'L'자 형상을 가질 수 있다. 보다 상세하게, 도 18 및 도 19를 참조하면, 제2 금속 배선들(ML2)의 각각은 제1 방향(D1)으로 연장되는 제3 부분(ML2a)과, 제3 부분(ML2a)의 일단으로부터 제2 방향(D2) 또는 제2 방향(D2)의 반대 방향으로 연장되는 제4 부분(ML2b)을 포함할 수 있다. 제2 금속 배선들(ML2)의 제3 부분들(ML2a)은 제2 방향(D2)으로 일정 간격 이격되어 배치될 수 있으며, 제2 금속 배선들(ML2)의 제4 부분들(ML2b)은 제2 연결 콘택들(174)과 각각 접촉할 수 있다. 제2 부분들(ML1b)의 제2 방향(D2)에 따른 길이들은, 셀 어레이 영역(CAR)에 인접할수록 길 수 있다. 일 예로, 평면적 관점에서, 제1 연결 배선들(CL1)과 연결되는 제2 금속 배선들(ML2)은 제1 적층 구조체(ST1)와 중첩될 수 있고, 제2 연결 배선들(CL2)과 연결되는 제2 금속 배선들(ML1)은 제2 적층 구조체(ST2)와 중첩될 수 있다. 다른 예로, 도시된 바와 달리, 제1 연결 배선들(CL1)과 연결되는 제2 금속 배선들(ML2)은 제2 적층 구조체(ST2)와 중첩될 수 있고, 제2 연결 배선들(CL2)과 연결되는 제2 금속 배선들(ML2)은 제1 적층 구조체(ST1)와 중첩될 수 있다.
일부 실시예들에서, 제1 금속 배선들(ML1)과 연결되는 제1 및 제2 전극들(EL1, EL2)의 수직적 높이는 제2 금속 배선들(ML2)과 연결되는 제1 및 제2 전극들(EL1, EL2)의 수직적 높이보다 낮을 수 있다. 달리 얘기하면, 제1 금속 배선들(ML1)과 연결되는 제1 및 제2 전극들(EL1, EL2)의 제1 방향(D1)으로의 길이는 제2 금속 배선들(ML2)과 연결되는 제1 및 제2 전극들(EL1, EL2)의 제1 방향(D1)으로의 길이보다 길 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 제1 및 제2 금속 배선들(ML1, ML2)의 형태 및 배치 구조는 이에 한정되지 않으며, 다양하게 변형될 수 있다. 다른 실시예들에서, 제1 금속 배선들(ML1)과 연결되는 제1 및 제2 전극들(EL1, EL2)의 수직적 높이는 제2 금속 배선들(ML2)과 연결되는 제1 및 제2 전극들(EL1, EL2)의 수직적 높이보다 높을 수 있다.
한편, 제1 및 제2 연결 콘택들(172, 174)은 제1 방향(D1)을 따라 서로 이격되어 배치될 수 있다. 일 예에서, 제1 및 제2 연결 콘택들(172, 174)은, 평면적으로 공통 소오스 영역(CSR)과 중첩될 수 있다. 제2 연결 콘택들(174)은 제1 연결 콘택들(172)보다 셀 어레이 영역(CNR)에 인접할 수 있으며, 제2 연결 콘택들(174)의 수직적 길이는 제1 연결 콘택들(172)의 수직적 길이보다 클 수 있다. 제1 및 제2 금속 배선들(ML1, ML2)과 제1 및 제2 연결 콘택들(172, 174)은 예컨대, 텅스텐 또는 구리를 포함할 수 있다. 일부 실시예들에서, 제1 금속 배선들(ML1)과 제2 금속 배선들(ML2)은 서로 다른 금속을 포함할 수 있다. 예컨대, 제1 금속 배선들(ML1)은 텅스텐을 포함하고, 제2 금속 배선들(ML2)은 구리를 포함할 수 있다. 이 경우, 비트 라인들(BL1, BL2)은 제2 금속 배선들(ML2)과 동일한 금속, 즉, 구리를 포함할 수 있다.
본 발명의 실시예들에 따르면, 제1 및 제2 연결 배선들(CL1, CL2)은 나뉘어져, 서로 다른 높이에 위치하는 제1 및 제2 금속 배선들(ML1, ML2)에 각각 연결될 수 있다. 이에 따라, 반도체 장치의 집적도가 증가함으로 인하여 전극 구조체의 전극들과 연결되어야 하는 배선들의 개수가 증가하더라도, 배선들의 공간적인 제약을 해결할 수 있다. 결과적으로, 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공할 수 있다.
도 20은 본 발명의 실시예들에 따른 적층 구조체들의 계단 구조를 설명하기 위한 평면도이다. 도 21은 본 발명의 실시예들에 따른 적층 구조체들의 계단 구조를 설명하기 위한 사시도이다. 도 20 및 도 21에 도시된 적층 구조체들의 계단 구조는, 전극 구조체들의 제2 계단 구조들이 서로 인접하도록 배치되는 것을 제외하면, 도 6 및 도 7을 참조하여 설명한 적층 구조체들의 계단 구조와 실질적으로 동일할 수 있다. 이하 설명의 간소화를 위해 다른 점을 위주로 설명한다.
도 20 및 도 21을 참조하면, 제1 및 제2 전극 구조체들(ES1, ES2)의 각각은 제1 전극들(EL1)의 제1 패드 영역들(P1)에 의해 형성되는 제1 계단 구조(first stair step structure)와, 제2 전극들(EL2)의 제2 패드 영역들(P2)에 의해 형성되는 제2 계단 구조(second stair step structure)를 가질 수 있다. 본 실시예에서, 제1 전극 구조체(ES1)의 제2 계단 구조는 제2 전극 구조체(ES2)의 제2 계단 구조와 제2 방향(D2)에서 인접하도록 기판(100) 상에 배치될 수 있다. 다시 말해, 제1 전극 구조체(ES1)의 제2 패드 영역들(P2)과 제2 전극 구조체(ES2)의 제2 패드 영역들(P2)이 제2 방향(D2)으로 서로 인접할 수 있다. 즉, 제2 방향(D2)으로 서로 인접하는 제1 및 제2 전극 구조체들(ES1, ES2)은 제1 방향(D1)에 평행한 가상선을 기준으로 연결 영역(CNR)에서 미러(mirror) 대칭적으로 배치될 수 있다.
나아가, 제1 콘택들(MC1)은 제1 전극들(EL1)의 mp2에 각각 접속될 수 있다. 또한, 제2 콘택들(MC2)이 연결 영역(CNR)에서 제1 층간 절연막(150)을 관통하여 제2 전극들(EL2)의 제2 패드 영역들(P2)에 각각 접속될 수 있다. 즉, 제1 콘택들(MC1)은 제1 및 제2 전극 구조체들(ES1, ES2)의 제1 계단 구조 상에 배치되며 제2 콘택들(MC2)은 제1 및 제2 전극 구조체들(ES1, ES2)의 제2 계단 구조 상에 배치될 수 있다. 이에 따라, 제1 콘택들(MC1)은 제1 방향(D1)을 따라 서로 이격되어 배열되며, 제1 콘택들(MC1)의 하면들은 기판(100)으로부터 서로 다른 높이에 위치할 수 있다. 마찬가지로, 제2 콘택들(MC2)은 제1 방향(D1)을 따라 서로 이격되어 배열되며, 제2 콘택들(MC2)의 하면들은 기판(100)으로부터 서로 다른 높이에 위치할 수 있다. 또한, 제1 전극 구조체(ES1)에 접속되는 제1 콘택들(MC1)은 제2 전극 구조체(ES2)에 접속되는 제1 콘택들(MC1)과 제2 방향(D2)으로 인접할 수 있다. 그 외의 구성들은 도 6 및 도 7을 참조하여 설명한 바와 실질적으로 동일할 수 있다.
도 13 내지 도 15를 참조하여 설명한 제1 연결 배선들(CL1)은 제2 방향(D2)으로 인접한 제1 콘택들(MC1)과 공통으로 연결될 수 있고, 제2 연결 배선들(CL2)은 제2 방향으로 인접한 제2 콘택들(MC2)과 공통으로 연결될 수 있다. 그리고, 도 16 내지 도 19를 참조하여 설명한 제1 금속 배선들(ML1)이 제1 및 제2 연결 배선들(CL1, CL2)의 일부와 연결될 수 있고, 제2 금속 배선들(ML1, ML2)이 제1 및 제2 연결 배선들(CL1, CL2)의 다른 일부와 연결될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 장치의 단면도로서, 도 5의 III-III' 선을 따라 자른 단면이다. 설명의 간략함을 위해, 도 4 내지 도 9, 도 10a 및 도 10b, 및 도 11 내지 도 19를 참조하여 앞서 설명된 반도체 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 22에 도시된 실시예에 따르면, 기둥 구조체들(PS)이 제1 및 제2 적층 구조체들(ST1, ST2 참조)을 관통할 수 있다. 기둥 구조체들(PS)의 각각은 적층 구조체들(ST1, ST2)을 관통하는 수직 기둥들(VP)(예컨대, 제1 및 제5 수직 기둥들(VS1, VP5)) 및 적층 구조체들(ST1, ST2) 아래에서 수직 기둥들(VP1, VP5)을 연결하는 수평 연결부(HP)를 포함할 수 있다. 수직 기둥들(VP1, VP5)은 적층 구조체들(ST1, ST2)을 관통하는 수직 홀들 내에 제공될 수 있다. 수평 연결부(HP)는 기판(100) 상부에 형성된 리세스 내에 제공될 수 있다. 수평 연결부(HP)는 기판(100)과 적층 구조체들(ST1, ST2) 사이에 제공되어 수직 기둥들(VP1, VP5)을 연결할 수 있다.
일 예에서, 수평 연결부(HP)는 수직 기둥들(VP1, VP5)과 연속적으로 연결되는 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 즉, 실시예들에서, 수직 기둥들(VP1, VP5)과 수평 연결부(HP)는 일체형 파이프 형태를 가질 수 있다. 다시 말해, 수직 기둥들(VP1, VP5)과 수평 연결부(HP)는 경계면 없이 연속적으로 연장되는 하나의 반도체막으로 이루어질 수 있다. 여기서, 반도체막은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 갖는 반도체 물질로 이루어질 수 있다.
도 23 내지 도 27은 본 발명의 실시예들에 따른 반도체 장치의 적층 구조체를 형성하는 방법을 설명하기 위한 도면들이다.
도 23을 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함하는 기판(100) 상에 박막 구조체(110)가 형성될 수 있다. 박막 구조체(110)는 기판(100) 상에 수직적으로 번갈아 적층된 수평막들(HLa) 및 절연막들(120)을 포함할 수 있다. 일 예에 따르면, 전술한 전극들(GSE, EL1, EL2, SSE1, SSE2)은 이하 설명되는 패터닝 방법을 이용하여 형성된 결과물일 수 있다. 즉, 수평막들(HLa)은 본 발명의 실시예들에 따른 전극들(GSE, EL1, EL2, SSE1, SSE2)로서 사용될 수 있다.
수평막들(HLa)은 절연막들(120)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들면, 절연막들(120)은 실리콘 산화막이고, 수평막들(HLa)은 실리콘 질화막, 실리콘 산화질화막, 다결정 실리콘막, 또는 금속막들 중의 적어도 하나를 포함할 수 있다. 일부 실시예들에 있어서, 수평막들(HLa)은 동일한 물질로 형성될 수 있다.
박막 구조체(110) 상에 제1 마스크 패턴(MP1)이 형성될 수 있으며, 제1 마스크 패턴(MP1)은 연결 영역(CNR)에서 박막 구조체(110)의 일부를 노출시킬 수 있다.
이어서, 제1 마스크 패턴(MP1)을 식각 마스크로 이용하여 박막 구조체(110)의 일부를 식각하는 공정 및 제1 마스크 패턴(MP1)을 축소시키는 트리밍 공정이 번갈아 반복될 수 있다. 여기서, 박막 구조체(110)의 일부를 식각하는 공정은 제1 마스크 패턴(MP1)에 의해 노출된 복수 개의 수평막들(HLa)을 식각할 수 있다. 예컨대, 최하층의 수평막(HLa)을 식각하는 경우를 제외하고, 식각 공정시 식각 깊이는, 수평막들(HLa)의 수직적 피치의 2배 이상일 수 있다. 여기서, 수평막들(HLa)의 수직적 피치는 수직적으로 인접하는 수평막들(HLa) 상부면들 사이의 수직적 거리를 의미한다. 또한, 트리밍 공정은 제1 마스크 패턴(MP1)의 일 측벽을 셀 어레이 영역(CAR)을 향해 소정 거리만큼 수평적으로 이동시킴으로써 제1 마스크 패턴(MP1)의 면적을 축소시킬 수 있다. 여기서, 제1 마스크 패턴(MP1)의 측벽의 수평적 이동거리는 앞서 설명된 제1 및 제2 전극들(EL1, EL2)의 제1 및 제2 패드 영역들(P1, P2)의 제1 방향(D1)에서의 폭에 대응할 수 있다.
실시예들에 따르면, 제1 마스크 패턴(MP1)에 대한 트리밍 공정 및 박막 구조체(110)에 대한 식각 공정이 번갈아 반복될 수 있으며, 이에 따라 도 24에 도시된 바와 같이, 홀수층에 위치하는 수평막들(HLa)의 단부들이 노출되는 제1 예비 적층 구조체(110a)가 형성될 수 있다. 제1 예비 적층 구조체(110a)는 연결 영역(CNR)에서 홀수층에 위치하는 수평막들(HLa)의 단부들에 의해 형성되는 계단 구조를 가질 수 있다.
이어서, 도 25를 참조하면, 최상층의 수평막(HLa)의 일부를 패터닝하여 제2 예비 적층 구조체(110b)를 형성할 수 있다. 제2 예비 적층 구조체(110b)에서 최상층의 수평막(HLa)은 최상층 수평막(HLa) 아래에 위치하는 수평막(HLa)의 단부를 노출시킬 수 있다. 제2 예비 적층 구조체(110b)에서, 최하층 수평막(HLa), 최상층 수평막(HLa) 및 최상층 바로 아래의 수평막(HLa)은 각각 하나의 계단층을 형성할 수 있고, 나머지 수평막들(HLa)은 수직적으로 인접한 두 개의 수평막들(HLa)이 짝을 이루어 계단층들을 형성할 수 있다.
도 26을 참조하면, 제2 예비 적층 구조체(110b) 상에 제2 마스크 패턴(MP2)이 형성될 수 있다. 제2 마스크 패턴(MP2)은 제2 예비 적층 구조체(110b)의 계단 구조의 일부분을 노출시키는 오프닝들(OP)을 가질 수 있다. 제2 마스크 패턴(MP2)의 오프닝들(OP)은 최하층과 최상층의 수평막들(HLa)을 제외한 홀수층의 수평막들(HLa)의 단부를 노출할 수 있다. 오프닝들(OP)은 제1 방향(D1)의 장축을 갖는 직사각형의 형상을 가질 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다.
이와 같은 제2 마스크 패턴(MP2)을 식각 마스크로 이용하여 제2 예비 적층 구조체(110b)의 계단 구조의 일부분을 식각함으로써, 도 27의 제3 예비 적층 구조체(110c)가 형성될 수 있다. 이 때, 식각 깊이는 제1 마스크 패턴(도 23의 MP1 참조)을 식각 마스크로 이용하는 식각 공정에서의 식각 깊이보다 작을 수 있다. 예를 들어, 식각 깊이는 수평막들(HLa)의 수직적 피치와 실질적으로 동일할 수 있다. 이에 따라, 제2 마스크 패턴(MP2)에 의해 노출되는 홀수층의 수평막들(HLa)의 일부분들이 식각되어, 제2 예비 적층 구조체(110b)의 짝수층에 위치하는 수평막들(HLa)의 단부들이 노출되는 제3 예비 적층 구조체(110c)가 형성될 수 있다.
제3 예비 적층 구조체(110c)를 형성한 후에, 제2 마스크 패턴(MP2)은 제거될 수 있으며, 이어서, 제3 예비 적층 구조체(110c) 상에 제1 방향(D1)으로 연장되는 라인 형태의 제4 마스크 패턴들(미도시)이 형성될 수 있다. 이후, 제4 마스크 패턴들을 이용하여 제3 예비 적층 구조체(110c)를 식각함으로써, 제2 방향(D2)에서 서로 이격되는 적층 구조체들(ST1, ST2, 도 7 참조)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 수직적으로 번갈아 적층된 제1 및 제2 전극들을 포함하는 제1 및 제2 전극 구조체들, 상기 제1 및 제2 전극 구조체들은 제1 방향으로 연장되어 상기 연결 영역에서 계단 구조를 갖고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되고;
    상기 제1 및 제2 전극 구조체들 상에 각각 배치되는 스트링 선택 전극들, 상기 스트링 선택 전극들의 각각은 분리 절연막에 의하여 상기 제2 방향으로 분리된 제1 및 제2 스트링 선택 전극들을 포함하고;
    서로 동일한 층에 위치하는 상기 제1 및 제2 전극 구조체들의 상기 제1 전극들과 공통으로 연결되는 제1 연결 배선들; 및
    서로 동일한 층에 위치하는 상기 제1 및 제2 전극 구조체들의 상기 제2 전극들과 공통으로 연결되는 제2 연결 배선들을 포함하되,
    상기 제1 연결 배선들의 각각은 상기 제2 방향으로 연장하는 라인 형상을 갖고,
    상기 제2 연결 배선들의 각각은 요부가 형성된 평면 형상을 갖는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 연결 배선들은 서로 동일한 높이에 위치하고, 상기 제1 방향을 따라 교대로 반복 배치되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 전극들의 각각은 그것의 상부에 위치하는 상기 제2 전극에 의해 노출되는 제1 패드 영역을 갖고,
    상기 제2 전극들의 각각은 그것의 상부에 위치하는 상기 제1 전극 또는 상기 스트링 선택 전극에 의해 노출되는 제2 패드 영역을 갖되,
    평면적 관점에서, 상기 제1 패드 영역들은 상기 제1 방향을 따라 배열되고,
    평면적 관점에서, 상기 제2 패드 영역들은 상기 제1 방향을 따라 배열되고,상기 제2 방향으로 상기 제1 패드 영역들과 인접한 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제2 전극들의 각각은 제1 폭을 갖는 전극부 및 상기 전극부로부터 상기 제1 방향으로 돌출되고 상기 제1 폭보다 작은 제2 폭을 갖는 돌출부를 포함하되,
    상기 연결 영역에서, 상기 제1 전극들의 단부들의 각각은 그것의 상부에 위치하는 상기 돌출부에 노출되고,
    상기 제1 패드 영역들은 상기 노출된 상기 제1 전극들의 상기 단부들에 제공되고, 상기 제2 패드 영역들은 상기 돌출부들에 제공되는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 제1 및 제2 전극 구조체들은, 상기 제1 전극 구조체의 상기 제1 패드 영역들과 상기 제2 전극 구조체의 상기 제1 패드 영역들이 서로 인접하도록 배치되는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제1 패드 영역들에 각각 접속되는 제1 콘택들; 및
    상기 제2 패드 영역들에 각각 접속되는 제2 콘택들을 더 포함하되,
    상기 제1 연결 배선들의 각각은 상기 제1 콘택들 중 상기 제2 방향으로 서로 인접한 것들을 연결하고,
    제2 연결 배선들의 각각은 상기 제2 콘택들 중 상기 제2 방향으로 서로 인접한 것들을 연결하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제2 연결 배선들의 각각은 상기 제2 방향으로 연장하는 제1 연결부, 및 상기 제1 연결부의 양단으로부터 상기 제1 방향 또는 상기 제1 방향의 반대 방향으로 돌출되는 제2 연결부들을 포함하되,
    상기 제2 콘택들은 상기 제2 연결부들과 접속되는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제1 연결 배선들 중 일부 및 상기 제2 연결 배선들 중 일부에 각각 전기적으로 연결되는 제1 금속 배선들;
    상기 제1 연결 배선들 중 다른 일부 및 상기 제2 연결 배선들 중 다른 일부에 각각 전기적으로 연결되는 제2 금속 배선들을 더 포함하되,
    상기 제1 금속 배선들은 상기 제1 및 제2 연결 배선들보다 높은 레벨에 위치하고,
    상기 제2 금속 배선들은 상기 제1 금속 배선들보다 높은 레벨에 위치하고, 는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제1 금속 배선들 및 상기 제2 금속 배선들의 각각은 'L'자 형상을 갖는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 셀 어레이 영역에서, 상기 제1 및 제2 전극 구조체들과 상기 제1 및 제2 전극 구조체들 상의 제1 스트링 선택 전극들을 관통하는 제1 수직 기둥들;
    상기 셀 어레이 영역에서, 상기 제1 및 제2 전극 구조체들과 상기 제1 및 제2 전극 구조체들 상의 제2 스트링 선택 전극들을 관통하는 제2 수직 기둥들; 및
    상기 셀 어레이 영역에서, 상기 제1 및 제2 스트링 선택 전극들 사이에 배치되어 상기 제1 및 제2 전극 구조체들을 관통하는 더미 수직 기둥들을 더 포함하는 반도체 장치.
  11. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 수직적으로 번갈아 적층된 제1 및 제2 전극들을 포함하는 제1 및 제2 전극 구조체들, 상기 제1 및 제2 전극 구조체들은 제1 방향으로 연장되어 상기 연결 영역에서 계단 구조를 갖고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되고,
    상기 제1 및 제2 전극 구조체들의 각각에서, 상기 제1 전극들의 각각은 그것의 단부에 제공되는 제1 패드 영역을 갖고, 상기 제2 전극들의 각각은 그것의 단부에 제공되는 제2 패드 영역을 갖되,
    평면적 관점에서, 상기 제1 패드 영역들은 상기 제1 방향을 따라 배열되고, 상기 제2 패드 영역들의 각각은 상기 제1 패드 영역들 중 상응하는 것과 상기 제2 방향으로 인접하고;
    상기 제1 패드 영역들에 각각 접속되는 제1 콘택 플러그들;
    상기 제2 패드 영역들에 각각 접속되는 제2 콘택 플러그들;
    상기 제1 콘택 플러그들 중 상기 제2 방향으로 서로 인접한 것들을 각각 연결하는 제1 연결 배선들;
    상기 제2 콘택 플러그들 중 상기 제2 방향으로 서로 인접한 것들을 각각 연결하는 제2 연결 배선들;
    상기 제1 연결 배선들 중 제1 그룹의 제1 연결 배선들 및 상기 제2 연결 배선들 중 제1 그룹의 제2 연결 배선들에 각각 연결되는 제1 금속 배선들; 및
    상기 제1 금속 배선들보다 높은 레벨에 위치하고, 상기 제1 연결 배선들 중 제2 그룹의 제1 연결 배선들 및 상기 제2 연결 배선들 중 제2 그룹의 제2 연결 배선들에 각각 연결되는 제2 금속 배선들을 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제1 및 제2 전극 구조체들은, 상기 제1 전극 구조체의 상기 제1 패드 영역들과 상기 제2 전극 구조체의 상기 제1 패드 영역들이 서로 인접하도록 배치되는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제1 연결 배선들의 각각은 상기 제2 방향으로 연장하는 라인 형상을 갖고,
    상기 제2 연결 배선들의 각각은 요부가 형성된 평면 형상을 갖는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제1 금속 배선들과 상기 제1 그룹의 제1 및 제2 연결 배선들을 연결하는 제1 연결 콘택들; 및
    상기 제2 금속 배선들과 상기 제2 그룹의 제1 및 제2 연결 배선들을 연결하는 제2 연결 콘택들을 더 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제1 및 제2 전극 구조체들 사이의 상기 기판 내에 배치되는 공통 소오스 영역을 더 포함하되,
    상기 제1 및 제2 연결 콘택들은 평면적으로 상기 공통 소오스 영역과 중첩되는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 제1 금속 배선들의 각각은 상기 제1 방향으로 연장되는 라인 형태의 제1 부분, 및 상기 제1 부분의 일단으로부터 상기 제2 방향 또는 상기 제2 방향의 반대 방향으로 연장되는 제2 부분을 포함하되,
    상기 제1 연결 콘택들은 상기 제2 부분과 접속하고,
    상기 제2 방향에 따른 상기 제2 부분들의 길이들은 상기 셀 어레이 영역에 인접할수록 점점 길어지는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제2 금속 배선들의 각각은 상기 제1 방향으로 연장되는 라인 형태의 제3 부분, 및 상기 제3 부분의 일단으로부터 상기 제2 방향 또는 상기 제2 방향의 반대 방향으로 연장되는 제4 부분을 포함하되,
    상기 제2 연결 콘택들은 상기 제4 부분과 접속하고,
    상기 제2 방향에 따른 상기 제4 부분들의 길이들은 상기 셀 어레이 영역에 인접할수록 점점 길어지는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 제1 그룹의 제1 연결 배선들과 연결되는 상기 제1 금속 배선들은 상기 제1 및 제2 적층 구조체들 중 하나와 중첩되고,
    상기 제1 그룹의 제2 연결 배선들과 연결되는 상기 제1 금속 배선들은 상기 제1 및 제2 적층 구조체들 중 다른 하나와 중첩되고,
    상기 제2 그룹의 제1 연결 배선들과 연결되는 상기 제2 금속 배선들은 상기 제1 및 제2 적층 구조체들 중 하나와 중첩되고,
    상기 제2 그룹의 제2 연결 배선들과 연결되는 상기 제2 금속 배선들은 상기 제1 및 제2 적층 구조체들 중 다른 하나와 중첩되는 반도체 장치.
  19. 제 11 항에 있어서,
    상기 제1 및 제2 전극 구조체들 상에 각각 배치되는 스트링 선택 전극들을 더 포함하되,
    상기 스트링 선택 전극들의 각각은 분리 절연막에 의하여 상기 제2 방향으로 분리된 제1 및 제2 스트링 선택 전극들을 포함하는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 셀 어레이 영역에서, 상기 제1 및 제2 전극 구조체들과 상기 제1 및 제2 전극 구조체들 상의 제1 스트링 선택 전극들을 관통하는 제1 수직 기둥들;
    상기 셀 어레이 영역에서, 상기 제1 및 제2 전극 구조체들과 상기 제1 및 제2 전극 구조체들 상의 제2 스트링 선택 전극들을 관통하는 제2 수직 기둥들; 및
    상기 셀 어레이 영역에서, 상기 제1 및 제2 스트링 선택 전극들 사이에 배치되어 상기 제1 및 제2 전극 구조체들을 관통하는 더미 수직 기둥들을 더 포함하는 반도체 장치.
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