KR20170130009A - 3차원 반도체 장치 - Google Patents

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Abstract

3차원 반도체 장치가 제공된다. 3차원 반도체 장치는 기판 상에 수직적으로 적층된 복수 개의 하부 전극들을 포함하는 하부 전극 구조체; 및 상기 하부 전극 구조체 상에 적층된 복수 개의 상부 전극들을 포함하는 상부 전극 구조체를 포함한다. 여기서, 상기 하부 및 상부 전극들 각각은 상기 기판의 상부면에 평행한 전극부 및 상기 기판의 상부면에 대해 경사진 수직 패드부를 포함하되, 서로 인접하는 상기 하부 전극들의 상기 수직 패드부들은 제 1 수평 거리로 이격되고, 서로 인접하는 상기 하부 및 상부 전극들의 상기 수직 패드부들은 상기 제 1 수평 거리보다 큰 제 2 수평 거리로 이격될 수 있다.

Description

3차원 반도체 장치{Three-Dimensional Semiconductor Device}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도가 보다 향상된 3차원 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치는 기판 상에 수직적으로 적층된 복수 개의 하부 전극들을 포함하는 하부 전극 구조체; 및 상기 하부 전극 구조체 상에 적층된 복수 개의 상부 전극들을 포함하는 상부 전극 구조체를 포함한다. 여기서, 상기 하부 및 상부 전극들 각각은 상기 기판의 상부면에 평행한 전극부 및 상기 기판의 상부면에 대해 경사진 수직 패드부를 포함하되, 서로 인접하는 상기 하부 전극들의 상기 수직 패드부들은 제 1 수평 거리로 이격되고, 서로 인접하는 상기 하부 및 상부 전극들의 상기 수직 패드부들은 상기 제 1 수평 거리보다 큰 제 2 수평 거리로 이격될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치는 기판 상에 적층된 복수 개의 하부 전극들을 포함하는 하부 전극 구조체; 및 상기 하부 전극 구조체 상에 적층된 복수 개의 상부 전극들을 포함하는 상부 전극 구조체를 포함한다. 여기서, 상기 하부 전극들 각각은 상기 기판의 상부면에 평행한 전극부 및 상기 기판의 상부면에 경사진 수직 패드부를 포함하고, 상기 상부 전극들 각각은 그것의 상부에 위치하는 상부 전극에 의해 노출되는 패드부를 포함하되, 상기 상부 전극들의 패드부들은 상기 하부 전극들의 상기 전극부들 상에 배치될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법은 기판 상에 제 1 리세스 영역을 갖는 제 1 몰드 패턴을 형성하는 것; 상기 제 1 리세스 영역 내에 상에 하부 절연막들 및 하부 희생막들이 번갈아 적층된 하부 박막 구조체를 형성하되, 상기 하부 박막 구조체는 상기 기판의 상부면에 평행한 수평부 및 상기 기판의 상부면에 대해 경사진 측벽부를 포함하는 것; 상기 하부 박막 구조체 상에 상기 하부 박막 구조체의 상기 수평부의 일부분을 노출시키는 제 2 리세스 영역을 갖는 제 2 몰드 패턴을 형성하는 것; 및 상기 제 2 리세스 영역 내에 상부 절연막들 및 상부 희생막들이 번갈아 적층된 상부 박막 구조체를 형성하되, 상기 상부 박막 구조체는 상기 기판의 상부면에 평행한 수평부 및 상기 기판의 상부면에 대해 경사진 측벽부를 포함한다. 여기서, 상기 하부 박막 구조체의 측벽부와 상기 상부 박막 구조체의 측벽부는 실질적으로 공면을 이룰 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법은 기판 상에 리세스 영역을 정의하는 몰드 패턴을 형성하는 것; 상기 리세스 영역 내에 상에 하부 절연막들 및 하부 희생막들이 번갈아 적층된 하부 적층 구조체를 형성하되, 상기 하부 적층 구조체는 상기 기판의 상부면에 평행한 수평부 및 상기 기판의 상부면에 대해 경사진 측벽부를 포함하는 것; 상기 하부 적층 구조체 상에 상부 절연막들 및 상부 희생막들이 번갈아 적층된 상부 박막 구조체를 형성하는 것; 및 상기 상부 박막 구조체에 대한 패드 식각 공정을 수행하여, 상기 하부 박막 구조체의 상기 수평부 상에서 계단식 구조를 갖는 상부 적층 구조체를 형성하는 것을 포함한다.
본 발명의 실시예들에 따르면, 서로 인접하는 하부 및 상부 전극들의 수직 패드부들 간의 거리가 서로 인접하는 하부 전극들의 수직 패드부들 간의 거리보다 클 수 있다. 이에 따라, 하부 및 상부 전극들의 수직 패드부들에 각각 접속되는 콘택 플러그들을 형성하기 위한 공정 마진이 향상될 수 있다.
또한, 본 발명의 실시예들에 따르면, 하부 전극들은 기판의 상부면에 대해 경사진 수직 패드부들을 가지며, 기판의 상부면에 평행한 하부 전극들의 전극부들 상에 상부 전극들이 계단식 구조로 적층될 수 있다. 이에 따라, 하부 전극들의 수직 패드부들 및 상부 전극들의 단부들에 접속되는 배선 구조체(콘택 플러그들 및 도전 라인들)의 공정 마진이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2a 내지 도 2i는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 3은 도 2a 내지 도 2i를 참조하여 설명된 제조 방법에 의해 형성된 전극 구조체를 나타내는 사시도이다.
도 4a는 본 발명의 실시예들에 따른 3차원 반도체 장치의 사시도이며, 도 4b은 도 4a의 I-I'선을 따라 자른 단면도이다.
도 5a는 본 발명의 실시예들에 따른 3차원 반도체 장치의 사시도이며, 도 5b은 도 5a의 I-I'선을 따라 자른 단면도이다.
도 6a는 본 발명의 실시예들에 따른 3차원 반도체 장치의 사시도이며, 도 6b은 도 6a의 I-I'선을 따라 자른 단면도이다.
도 7a 내지 도 7f는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 8a 내지 도 8d, 도 9a 및 도 9b는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법에서 패드 식각 공정을 설명하기 위한 단면도들이다.
도 10a는 도 7a 내지 도 7f를 참조하여 설명된 제조 방법에 의해 형성된 전극 구조체를 나타내는 사시도이다.
도 10b는 도 10a에 도시된 전극 구조체의 변형례를 설명하기 위한 도면이다.
도 11a, 도 11b, 도 12a, 및 도 12b는 본 발명의 다양한 실시예들에 따른 3차원 반도체 장치의 전극 구조체를 나타내는 사시도들이다.
도 13a 내지 도 13f는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 14는 본 발명의 실시예들에 따른 전극 구조체를 포함하는 3차원 메모리 반도체 장치를 예시적으로 도시하는 회로도이다.
도 15a 내지 도 15d는 본 발명의 실시예들에 따른 3차원 메모리 반도체 장치의 일 부분을 나타내는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 장치에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 실시예들에서, 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드라인들을 선택하는 로우 디코더가 배치되며, 연결 영역에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 콘택 플러그들 및 배선들을 포함하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이의 비트 라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2a 내지 도 2i는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 도 3은 도 2a 내지 도 2i를 참조하여 설명된 제조 방법에 의해 형성된 전극 구조체를 나타내는 사시도이다.
도 2a를 참조하면, 기판(10)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 예를 들어, 기판(10)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 다른 예로, 기판(10)은 절연 물질로 이루어질 수 있으며, 기판(10)은 단일막 또는 복수 개의 박막들을 포함할 수 있다. 예를 들어, 기판(10)은 실리콘 산화막, 실리콘 질화막 또는 저유전막 등일 수 있다.
기판(10) 상에 제 1 리세스 영역(R1)을 정의하는 제 1 몰드 패턴(20)이 형성될 수 있다. 제 1 몰드 패턴(20)은 연결 영역(CNR) 상에 또는 연결 영역(CNR) 및 주변 회로 영역 상에 국소적으로 형성될 수 있다. 일 예로, 제 1 몰드 패턴(20)은 기판(10)의 전면을 덮는 몰드 절연막을 형성하고, 몰드 절연막의 일부분을 식각하여 형성될 수 있다. 식각 공정에 의해, 제 1 몰드 패턴(20)은 기판(10)의 상부면에 대해 경사진 측벽을 가질 수 있다. 제 1 몰드 패턴(20)의 측벽은 기판(10)의 상부면에 대해 약 90도 내지 130도의 기울기를 가질 수 있다. 다른 예로, 제 1 몰드 패턴(20)을 기판(10)의 일부분을 패터닝하여 형성될 수도 있다. 이러한 경우, 제 1 몰드 패턴(20)은 기판(10)과 동일한 물질로 이루어질 수도 있다. 또 예로, 제 1 몰드 패턴(20)은 복수의 박막들로 구성되는 다층 구조일 수 있다.
계속해서, 제 1 몰드 패턴(20)이 형성된 결과물 상에 하부 박막 구조체(100)가 형성될 수 있다. 하부 박막 구조체(100)는 몰드 패턴이 형성된 기판(10) 상에 하부 절연막들(ILD1) 및 하부 희생막들(SL1)을 번갈아 반복적으로 적층하여 형성될 수 있다.
실시예들에서, 하부 박막 구조체(100)의 두께는 제 1 몰드 패턴(20)의 두께보다 작을 수 있다. 이러한 경우, 셀 어레이 영역(CAR)에서 하부 박막 구조체(100)의 상부면은 제 1 몰드 패턴(20)의 상부면보다 아래에 위치할 수 있다. 즉, 하부 박막 구조체(100)는 셀 어레이 영역에서 오목부를 가질 수 있다.
보다 상세하게, 하부 희생막들(SL1) 및 하부 절연막들(ILD1)은 제 1 몰드 패턴(20)이 형성된 결과물을 컨포말하게 덮도록 형성될 수 있다. 예를 들면, 하부 희생막들(SL1) 및 하부 절연막들(ILD1)은 우수한 단차 도포성(step coverage)을 제공할 수 있는 증착 기술들 중의 하나를 사용하여 형성될 수 있다. 예를 들어, 하부 희생막들(SL1) 및 하부 절연막들(ILD1)은 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다. 증착 방법을 이용하여 하부 희생막들(SL1) 및 하부 절연막들(ILD1)은 형성하는 경우, 하부 희생막들(SL1) 및 하부 절연막들(ILD1)은 실질적으로 균일한 두께를 가지면서 기판(10)의 상부면, 제 1 몰드 패턴(20)의 측벽 및 제 1 몰드 패턴(20)의 상부면을 덮을 수 있다.
실시예들에서, 하부 희생막들(SL1)은 동일한 두께를 가질 수 있다. 이와 달리, 하부 희생막들(SL1) 중 최하층 및 최상층의 하부 희생막들(SL1)은 그것들 사이에 위치한 하부 희생막들(SL1)에 비해 두껍게 형성될 수 있다. 또한, 하부 절연막들(ILD1)은 동일한 두께를 가지거나, 하부 절연막들(ILD1) 중 일부는 두께가 다를 수도 있다. 이에 더하여, 하부 박막 구조체(100)의 하부 절연막들(ILD1) 중 최하층에 형성된 하부 절연막은 그 위에 형성되는 하부 희생막들(SL1) 및 하부 절연막들(ILD1)보다 얇은 두께를 가질 수 있다. 최하층의 하부 절연막은 열산화 공정을 통해 형성되는 실리콘 산화막일 수도 있다.
일 예로, 하부 희생막들(SL1) 및 하부 절연막들(ILD1)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 하부 희생막들(SL1)은 예를 들어, 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 저마늄, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 하부 절연막들(ILD1)은 예를 들어, 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 하부 희생막들(SL1)과 다른 물질일 수 있다. 예를 들어, 하부 희생막들(SL1)은 실리콘 질화막으로 형성될 수 있으며, 하부 절연막들(ILD1)은 저유전막으로 형성될 수 있다. 이와 달리, 하부 희생막들(SL1)은 도전 물질로 형성되고, 하부 절연막들(ILD1)은 절연 물질로 이루어질 수도 있다.
도 2b를 참조하면, 하부 박막 구조체에 대한 제 1 평탄화 공정을 수행하여, 하부 적층 구조체(110)가 제 1 리세스 영역(R1) 내에 형성될 수 있다.
일 예로, 제 1 평탄화 공정은, 하부 박막 구조체 상에 제 1 평탄 절연막(33)을 형성하는 것; 및 제 1 몰드 패턴(20)의 상부면이 노출되도록 제 1 평탄 절연막(33) 및 하부 박박 구조체에 대한 식각 공정을 수행하는 것을 포함할 수 있다. 제 1 평탄 절연막(33)은 제 1 평탄화 공정에서의 평탄도를 향상시킬 수 있다. 제 1 평탄 절연막(33)은 예를 들어, 하부 희생막들(SL1)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
일 예에 따르면, 제 1 평탄 절연막(33)을 형성하기 전에, 하부 박막 구조체 표면을 컨포말하게 덮는 버퍼막(31)이 형성될 수 있다. 버퍼막(31)은 하부 절연막들(ILD1) 및 하부 희생막들(SL1)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 버퍼막(31)은, 예를 들어, 폴리실리콘막, 실리콘 카바이드막, 실리콘 저마늄막 등일 수 있다.
이와 같은 제 1 평탄화 공정에 의해 제 1 몰드 패턴(20) 상에 적층된 하부 희생막들(SL1) 및 하부 절연막들(ILD1)이 제거되어, 제 1 몰드 패턴(20)의 상부면이 노출될 수 있다. 또한, 제 1 평탄 절연막(33)이 제 1 몰드 패턴(20)에 의해 정의된 제 1 리세스 영역(R1) 내에서 하부 적층 구조체(110) 상에 형성될 수 있다.
이와 같이 형성된 하부 적층 구조체(110)는 기판(10)의 상부면에 평행한 수평부 및 제 1 몰드 패턴(20)의 측벽에 평행한 측벽부를 가질 수 있다. 하부 적층 구조체(110)의 측벽부는 제 1 몰드 패턴(20)의 상부면과 실질적으로 공면을 이루는 상부면을 가질 수 있다. 즉, 하부 적층 구조체(110)에서, 하부 희생막들(SL1)의 상부면들 및 하부 절연막들(ILD1)의 상부면들은 제 1 몰드 패턴(20)의 상부면과 실질적으로 공면을 이룰 수 있다.
도 2c를 참조하면, 하부 적층 구조체(110) 상에 제 2 리세스 영역(R2)을 정의하는 제 2 몰드 패턴(35)이 형성될 수 있다. 일 예에서, 제 2 몰드 패턴(35)은 제 1 평탄 절연막(33)의 일부분일 수 있다.
제 2 몰드 패턴(35)을 형성하는 것은, 셀 어레이 영역(CAR)에서 제 1 평탄 절연막(33)의 일부분을 노출시키는 마스크 패턴(미도시)을 형성하는 것, 마스크 패턴을 식각 마스크로 이용하여 제 1 평탄 절연막(33)을 이방성 식각함으로써, 하부 적층 구조체(110)의 수평부의 일부를 노출시키는 것을 포함할 수 있다. 여기서, 제 1 평탄 절연막(33)을 이방성 식각할 때, 버퍼막(31)이 식각 정지막으로 사용될 수 있다. 이에 따라, 버퍼막(31)의 일부가 식각되어 하부 적층 구조체(110)와 제 2 몰드 패턴(35) 사이에 버퍼 패턴(32)이 형성될 수 있다.
실시예들에서, 제 2 몰드 패턴(35)의 제 2 리세스 영역(R2)은 하부 적층 구조체(110)의 하부 절연막(ILD1)을 노출시키거나, 하부 희생막(SL1)을 노출시킬 수 있다. 제 2 몰드 패턴(35)의 상부면은 제 1 몰드 패턴(20)의 상부면, 하부 적층 구조체(110)의 측벽부의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 다시 말해, 제 2 몰드 패턴(35)의 상부면은 하부 희생막들(SL1)의 상부면과 실질적으로 공면을 이룰 수 있다. 또한, 제 2 몰드 패턴(35)은 식각 공정에 의해, 기판(10)의 상부면에 대해 경사진 측벽을 가질 수 있다. 제 2 몰드 패턴(35)의 측벽은 기판(10)의 상부면에 대해 약 90도 내지 130도의 기울기를 가질 수 있다.
도 2d를 참조하면, 제 2 몰드 패턴(35)의 제 2 리세스 영역(R2) 내에 상부 박막 구조체(200)가 형성될 수 있다. 상부 박막 구조체(200)는 제 2 몰드 패턴(35)이 형성된 기판(10) 상에 상부 절연막들(ILD2) 및 상부 희생막들(SL2)을 번갈아 반복적으로 적층하여 형성될 수 있다. 상부 절연막들(ILD2) 및 상부 희생막들(SL2)은 우수한 단차 도포성(step coverage)을 갖는 증착 방법을 이용하여 형성될 수 있다. 상부 희생막들(SL2) 및 상부 절연막들(ILD2)은 실질적으로 균일한 두께를 가지면서 하부 적층 구조체(110)의 상부면, 제 2 몰드 패턴(35)의 측벽 및 제 2 몰드 패턴(35)의 상부면을 덮을 수 있다. 실시예들에서, 상부 희생막들(SL2)의 두께는 하부 희생막들(SL1)과 동일한 두께를 가질 수 있다.
일 예로, 제 2 리세스 영역(R2)이 하부 적층 구조체(110)의 하부 절연막(ILD1)을 노출시키는 경우, 제 2 리세스 영역(R2)에 노출된 하부 절연막(ILD1) 상에 상부 희생막(SL2)이 형성될 수 있다. 이와 달리, 제 2 리세스 영역(R2)이 하부 적층 구조체(110)의 하부 희생막(SL1)을 노출시키는 경우, 제 2 리세스 영역(R2)에 노출된 하부 희생막(SL1) 상에 상부 절연막(ILD2)이 형성될 수 있다.
상부 박막 구조체(200)의 두께는 제 2 몰드 패턴(35)의 두께보다 작을 수 있으며, 셀 어레이 영역에서 상부 박막 구조체(200)의 상부면은 제 2 몰드 패턴(35)의 아래에 위치할 수 있다. 즉, 상부 박막 구조체(200)는 오목부를 가질 수 있다.
도 2e를 참조하면, 상부 박막 구조체(200)에 대한 제 2 평탄화 공정을 수행하여, 제 2 리세스 영역(R2) 내에 상부 적층 구조체(210)가 형성될 수 있다.
일 예로, 제 2 평탄화 공정은, 상부 박막 구조체(200) 상에 제 2 평탄 절연막(40)을 형성하는 것, 제 2 몰드 패턴(35)의 상부면이 노출되도록 제 2 평탄 절연막(40) 및 상부 박막 구조체(200)에 대한 식각 공정을 수 행하는 것을 포함할 수 있다. 제 2 평탄 절연막(40)은 상부 박막 구조체(200)에 형성된 오목부를 완전히 채울 수 있다. 제 2 평탄 절연막(40)은 상부 희생막들(SL2)에 대해 식각 선택성을 갖는 절연물질로 형성될 수 있다.
이와 같이 형성된 상부 적층 구조체(210)는 기판(10)의 상부면에 평행한 수평부 및 제 2 몰드 패턴(35)의 측벽에 평행한 측벽부를 가질 수 있다. 상부 적층 구조체(210)에서 측벽부의 상부면은 제 2 평탄화 공정에 의해 제 2 몰드 패턴(35)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 다시 말해, 상부 적층 구조체(210)에서 측벽부의 상부면은 제 2 몰드 패턴(35)의 상부면과 실질적으로 공면을 이룰 수 있다.
또한, 상부 적층 구조체(210)의 측벽부의 상부면은 하부 적층 구조체(110)의 측벽부의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 상부 희생막들(SL2)의 상부면들은 하부 희생막들(SL1)의 상부면들과 실질적으로 동일한 높이에 위치할 수 있다. 그리고, 상부 적층 구조체(210)의 측벽부는 제 2 몰드 패턴(35)에 의해 하부 적층 구조체(110)의 측벽부와 수평적으로 이격될 수 있다.
이어서, 셀 어레이 영역(CAR)에서 하부 및 상부 적층 구조체들(110, 210)을 관통하는 수직 구조체들(VS)이 형성될 수 있다. 수직 구조체들(VS)은 반도체 물질 또는 도전성 물질을 포함할 수 있다.
일 예로, 수직 구조체들(VS)을 형성하는 것은, 하부 및 상부 적층 구조체들(110, 210)을 관통하는 개구부들을 형성하는 것, 및 개구부들 내에 반도체 패턴을 형성하는 것을 포함할 수 있다. 수직 구조체들(VS)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 이에 더하여, 개구부들 내에 반도체 패턴들을 형성하기 전에, 개구부들 내에 수직 절연막(미도시)이 형성될 수 있다. 수직 절연막은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연막은 전하 트랩형 플래시 메모리 트랜지스터의 데이터 저장막의 일부일 수 있다. 데이터 저장막에 대해서 도 15a 내지 도 15d를 참조하여 보다 상세히 후술하기로 한다.
도 2f를 참조하면, 하부 및 상부 적층 구조체들(110, 210)을 패터닝하여, 제 1 방향(D1)으로 연장되는 트렌치들(T)이 형성될 수 있다.
보다 상세하게, 수직 구조체들(VS)을 형성한 후, 하부 및 상부 적층 구조체들(110, 210) 상에 캡핑막(50)이 형성될 수 있다. 캡핑막(50)은 트렌치들(T)을 형성하기 위한 식각 공정에서 하드 마스크로 사용될 수 있다.
트렌치들(T)은 수직 구조체들(VS)과 이격될 수 있으며, 하부 및 상부 적층 구조체들(110, 210)의 수평부들 및 측벽부들의 측벽들을 노출시킬 수 있다. 즉, 트렌치들(T)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 하부 및 상부 희생막들(SL1, SL2)의 측벽들을 노출시킬 수 있다.
도 2g를 참조하면, 트렌치들(T)에 노출된 하부 및 상부 희생막들(SL1, SL2)을 제거함으로써, 하부 절연막들(ILD1) 사이의 하부 게이트 영역들(GR1)과 상부 절연막들(ILD2) 사이에 상부 게이트 영역들(GR2)이 형성될 수 있다.
하부 및 상부 게이트 영역들(GR1, GR2)은 하부 및 상부 절연막들(ILD1, ILD2), 수직 구조체들(VS) 및 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 하부 및 상부 희생막들(SL1, SL2)을 등방적으로 식각하여 형성될 수 있다. 일 예에서, 하부 및 상부 희생막들(SL1, SL2)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 희생막들(SL)이 실리콘 질화막이고, 절연막들이 실리콘 산화막인 경우, 등방성 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다. 이에 더하여, 등방성 식각 공정시 수직 구조체들(VS)을 감싸는 수직 절연막(미도시)은 하부 및 상부 게이트 영역들(GR1, GR2)을 형성하기 위한 식각 정지막으로 이용될 수 있다.
이와 같이 형성된 하부 및 상부 게이트 영역들(GR1, GR2)은, 셀 어레이 영역(CAR)에서, 트렌치들(T)로부터 하부 및 상부 절연막들(ILD1, ILD2) 사이로 수평적으로 연장될 수 있으며, 수직 절연막(미도시)의 측벽 일부분들 또는 수직 구조체(VS)의 측벽 일부분들을 노출시킬 수 있다.
나아가, 하부 및 상부 게이트 영역들(GR1, GR2)은 하부 및 상부 희생막들(SL1, SL2)을 제거하고 남은 빈 공간이므로, 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장될 수 있다. 일 예에서, 하부 및 상부 게이트 영역들(GR1, GR2)은 기판(10)의 상부면에 평행한 수평 영역들 및 제 1 및 제 2 몰드 패턴들(20, 35)의 측벽에 평행한 측벽 영역들을 가질 수 있다.
도 2h를 참조하면, 하부 게이트 영역들 내에 하부 전극들(EL1)이 형성되고, 상부 게이트 영역들 내에 상부 전극들(EL2)이 형성될 수 있다. 하부 및 상부 전극들(EL1, EL2)은 동시에 형성될 수 있으며, 동일한 물질로 이루어질 수 있다.
실시예들에 따르면, 하부 및 상부 전극들(EL1, EL2)을 형성하는 것은, 하부 및 상부 게이트 영역들을 채우는 게이트 도전막을 증착하는 것, 트렌치들(T) 내에 형성된 게이트 도전막의 일부를 제거하여, 하부 및 상부 게이트 영역들에 하부 및 상부 전극들을 국소적으로 형성하는 것을 포함할 수 있다. 여기서, 게이트 도전막은 트렌치들(T)을 부분적으로 채우거나, 트렌치들(T)을 완전히 채울 수 있다. 일 예로, 게이트 도전막을 형성하는 것은, 배리어 금속막 및 금속막을 차례로 증착하는 것을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다. 트렌치들(T) 내에서 게이트 도전막의 일부는 이방성 식각 공정 또는 등방성 식각 공정에 의해 제거될 수 있다.
한편, 하부 및 상부 전극들(EL1, EL2)을 형성하기 전에, 하부 및 상부 게이트 영역들 내벽을 컨포말하게 덮는 수평 절연막(미도시)이 형성될 수 있다. 본 발명의 실시예들에서, 수평 절연막은 전하 트랩형 플래시 메모리 트랜지스터의 데이터 저장막의 일부일 수 있다. 또한, 수평 절연막은 게이트 도전막을 식각하는 공정에서 식각 정지막으로 사용될 수 있다.
이와 같이 하부 및 상부 전극들(EL1, EL2)을 형성함에 따라, 셀 어레이 영역(CAR)에서 기판(10)의 상부면에 평행한 제 1 방향(D1)으로 연장되며, 연결 영역(CNR)에서 기판(10)의 상부면에 경사진 전극 구조체(ST)가 형성될 수 있다. 실시예들에서, 하부 및 상부 전극들(EL1, EL2)은 하부 및 상부 게이트 영역들에 의해 정의되는 형태를 가지므로, 하부 및 상부 전극들(EL1, EL2) 각각은 셀 어레이 영역(CAR)에서 기판(10)의 상부면에 평행하며, 제 1 방향(D1)으로 연장되는 전극부들 및 몰드 패턴의 측벽에 평행한 수직 패드부(PAD)를 가질 수 있다.
보다 상세하게, 도 3을 참조하면, 전극 구조체(ST)는 기판(10) 상에 차례로 적층되는 복수 개의 하부 전극들(EL1)을 포함하는 하부 전극 구조체(ST1) 및 하부 전극 구조체(ST1) 상에 차례로 적층되는 복수 개의 상부 전극들(EL2)을 포함하는 상부 전극 구조체(ST2) 포함할 수 있다. 일 예에서, 하부 전극들(EL1)의 개수와 상부 전극들(EL2)의 개수가 동일한 것으로 도시하였으나, 본 발명은 이에 제한되지 않으며 하부 및 상부 전극들(EL1, EL2)의 개수는 달라질 수 있다.
하부 전극들(EL1) 및 상부 전극들(EL2) 각각은 기판(10)의 상부면에 평행한 전극부(EP) 및 상기 기판(10)의 상부면에 경사진 수직 패드부(PAD)를 포함할 수 있다.
하부 및 상부 전극들(EL1, EL2)의 전극부들(EP)은 기판(10)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있다. 실시예들에서, 하부 및 상부 전극들(EL1, EL2)의 전극부들(EP)은 도 2e를 참조하여 설명된 수직 구조체들(VS)이 관통하는 홀들을 가질 수 있다.
하부 및 상부 전극들(EL1, EL2)의 수직 패드부들(PAD)은 기판(10)으로부터 동일한 높이에 위치하는 상부면들을 가질 수 있다. 수직 패드부들(PAD)의 상부면들은 최상층에 위치하는 상부 전극(EL2)의 전극부(EP)보다 위에 위치할 수 있다. 그리고, 하부 및 상부 전극들(EL1, EL2)에서, 수직 패드부들(PAD)의 제 3 방향(D3)의 길이는 기판(10)의 상부면으로부터 하부 및 상부 전극들(EL1, EL2)의 전극부들(EP)이 멀어질수록 감소할 수 있다.
하부 및 상부 전극들(EL1, EL2)의 수직 패드부들(PAD)은 제 2 방향(D2)으로 동일한 폭을 가질 수 있으며, 수직 패드부들(PAD)의 제 2 방향(D2)의 폭은 전극부들(EP)의 제 2 방향(D2)의 폭과 실질적으로 동일할 수 있다.
셀 어레이 영역(CAR)에서, 하부 및 상부 전극들(EL1, EL2)의 전극부들(EP)은 제 1 수직 거리(S1)에 의해 수직적으로 이격되어 적층될 수 있다. 연결 영역(CNR)에서, 하부 전극들(EL1)의 수직 패드부들(PAD)은 제 1 수평 거리(S2)에 의해 수평적으로 이격되어 배치될 수 있다. 상부 전극들(EL2)의 수직 패드부들(PAD), 또한, 제 1 수평 거리(S2)에 의해 수평적으로 서로 이격되어 배치될 수 있다. 일 예에서, 제 1 수평 거리(S2)는 제 1 수직 거리(S1)와 실질적으로 동일할 수 있으며, 다른 예로, 제 1 수직 거리(S1)가 제 1 수평 거리(S2)보다 작을 수도 있다.
실시예들에 따르면, 서로 인접하는 하부 전극(EL1)과 상부 전극(EL2)의 수직 패드부들(PAD)은 제 1 수평 거리(S2)보다 큰 제 2 수평 거리(S3)에 의해 수평적으로 이격될 수 있다. 또한, 서로 인접하는 하부 전극(EL1)과 상부 전극(EL2)에서, 전극부들(EP)은 제 1 수직 거리(S1)에 의해 이격되고, 수직 패드부들(PAD)은 제 2 수평 거리(S3)에 의해 이격될 수 있다. 여기서, 제 2 수평 거리(S3)는 제 1 수직 거리(S1)보다 클 수 있다.
계속해서, 도 2i를 참조하면, 전극 구조체(ST)를 형성한 후, 트렌치들을 채우는 분리 절연막(60)이 형성될 수 있다. 이어서, 연결 영역(CNR)에서 전극 구조체(ST)와 연결되는 배선 구조체가 형성될 수 있다.
일 예에 따르면, 하부 전극들(EL1)의 수직 패드부들에 제 1 콘택 플러그들(PLG1)이 각각 접속될 수 있다. 제 1 콘택 플러그들(PLG1)은 동일한 길이를 가질 수 있으며, 평면적 관점에서, 제 1 방향(D1)에 대해 사선 방향으로 서로 이격되어 배치될 수 있다. 제 1 방향(D1)으로 연장되는 제 1 도전 라인들(CL1)이 제 1 콘택 플러그들(PLG1)에 각각 접속될 수 있다.
상부 전극들(EL2)의 수직 패드부들에 제 2 콘택 플러그들(PLG2)이 각각 접속될 수 있다. 제 2 콘택 플러그들(PLG2)은 동일한 길이를 가질 수 있으며, 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)에 대해 사선 방향으로 서로 이격되어 배치될 수 있다.
제 1 방향(D1)으로 연장되는 제 2 도전 라인들(CL2)이 상부 전극들(EL2)에 각각 접속될 수 있다. 제 2 도전 라인들(CL2)은 제 1 도전 라인들(CL1)과 다른 레벨에 위치할 수 있으며, 도전 패턴들(CP)을 통해 제 2 콘택 플러그들(PLG2)과 각각 접속될 수 있다.
실시예들에서, 전극 구조체(ST)와 연결되는 배선 구조체의 연결 구조는 다양하게 변형될 수 있다.
나아가, 셀 어레이 영역(CAR)에 비트 라인 콘택 플러그들(BPLG)을 통해, 수직 구조체들(VS)과 전기적으로 연결되는 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 셀 어레이 영역(CAR)에서 하부 및 상부 전극들(EL1, EL2)을 가로질러 제 2 방향(D2)으로 연장되며, 비트 라인들(BL) 각각은 제 2 방향(D2)을 따라 배열된 수직 구조체들(VS)에 전기적으로 연결될 수 있다.
도 4a는 본 발명의 실시예들에 따른 3차원 반도체 장치를 간략히 나타내는 사시도이며, 도 4b은 도 4a의 I-I'선을 따라 자른 단면도이다. 설명의 간결함을 위해, 도 3을 참조하여 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 4a 및 도 4b를 참조하면, 하부 전극 구조체(ST1) 및 상부 전극 구조체(ST2)를 포함하는 전극 구조체(ST)가 기판(10) 상에 배치될 수 있다. 하부 전극 구조체(ST1)는 기판(10) 상에 차례로 적층되는 복수 개의 하부 전극들(EL1)을 포함하며, 상부 전극 구조체(ST2)는 하부 전극 구조체(ST1) 상에 차례로 적층되는 복수 개의 상부 전극들(EL2)을 포함할 수 있다.
실시예들에 따르면, 하부 및 상부 전극 구조체들(ST1, ST2) 각각은 기판(10)의 상부면에 대해 경사진 측벽부를 포함하며, 연결 영역(CNR)에서 하부 전극 구조체(ST1)의 측벽부와 상부 전극 구조체(ST2)의 측벽부는 수평적으로 이격될 수 있다. 즉, 서로 인접하는 하부 및 상부 전극들(EL1, EL2)에서, 수직 패드부들(PAD) 간의 수평적 거리는 전극부들(EP) 간의 수직적 거리보다 클 수 있다. 또한, 서로 인접하는 하부 및 상부 전극들(EL1, EL2)의 수직 패드부들(PAD) 간의 수평적 거리는 서로 인접하는 하부 전극들(EL1) 또는 서로 인접하는 상부 전극들(EL2)의 수직 패드부들(PAD) 간의 수평적 거리보다 클 수 있다.
일 예에 따르면, 하부 및 상부 전극들(EL1, EL2)의 전극부들(EP) 각각은 제 1 방향(D1)으로 연장되되, 제 2 방향(D2)으로 수평적으로 이격되는 복수 개의 서브-전극부들(SEP) 및 서브-전극부들(SEP)을 수평적으로 연결하는 전극 연결부(ECP)를 포함할 수 있다. 하부 및 상부 전극들(EL1, EL2)의 수직 패드부들(PAD)은 전극 연결부들(ECP)로부터 수직적으로 연장될 수 있다. 여기서, 하부 및 상부 전극들(EL1, EL2)의 수직 패드부들(PAD)은 제 2 방향(D2)으로 동일한 폭을 가질 수 있으며, 수직 패드부들(PAD)의 제 2 방향(D2)의 폭은 전극부들(EP)의 제 2 방향(D2)의 폭과 실질적으로 동일할 수 있다. 일 예에서, 수직 패드부들(PAD)의 제 2 방향(D2)의 폭은 전극 연결부들(ECP)의 제 2 방향(D2)의 폭과 실질적으로 동일할 수 있다. 일 예에서, 수직 패드부들(PAD)의 상부면들은 제 1 및 제 2 몰드 패턴들(20, 35)의 상부면보다 아래에 위치할 수 있다.
나아가, 하부 및 상부 전극들(EL1, EL2) 각각은 수직 패드부(PAD)의 일부분으로부터 수직적으로 돌출되는 돌출부(PP)를 포함할 수 있다. 하부 및 상부 전극들(EL1, EL2)의 돌출부들(PP)은 기판(10)의 상부면으로부터 동일한 높이에 위치할 수 있다. 그리고, 하부 및 상부 전극들(EL1, EL2)의 돌출부들(PP)은 제 3 방향(D3)으로 실질적으로 동일한 높이를 가질 수 있다.
일 예에서, 돌출부들(PP)의 상부면들은 제 1 및 제 2 몰드 패턴들(20, 35)의 상부면과 실질적으로 공면을 이룰 수 있다. 이에 더하여, 하부 및 상부 전극들(EL1, EL2)의 돌출부들(PP)은, 평면적 관점에서, 제 1 및 제 2 방향들(D1, D2)에 대해 사선 방향을 따라 배열될 수 있다.
하부 및 상부 전극들(EL1, EL2)의 수직 패드부들(PAD) 상에 매립 절연 패턴들(45)이 배치될 수 있으며, 매립 절연 패턴들(45)의 상부면들은 돌출부들(PP)의 상부면들과 실질적으로 공면을 이룰 수 있다. 일 예에서, 매립 절연 패턴들(45)은 하부 절연막들(ILD1) 사이 및 상부 절연막들(ILD2) 사이에 채워질 수 있으며, 돌출부들(PP)의 측벽들과 접촉할 수 있다.
일 예에 따르면, 제 1 방향(D1)으로 연장되는 제 1 도전 라인들(CL1)이 콘택 플러그들(PLG)을 통해, 하부 전극들(EL1)의 돌출부들(PP)에 각각 접속될 수 있다. 그리고, 제 2 도전 라인들(CL2)이 콘택 플러그들(PLG)을 통해 상부 전극들(EL2)의 돌출부들(PP)에 각각 접속될 수 있다. 한편, 다른 예에 따르면, 하부 및 상부 전극들(EL1, EL2)의 돌출부들(PP)이 제 1 방향(D1)에 대해 사선 방향으로 이격되어 배열되므로, 콘택 플러그들 없이, 제 1 및 제 2 도전 라인들(CL1, CL2)이 하부 및 상부 전극들(EL1, EL2)의 돌출부들(PP)에 직접 접촉될 수 있다.
도 5a는 본 발명의 실시예들에 따른 3차원 반도체 장치의 사시도이며, 도 5b은 도 5a의 I-I'선을 따라 자른 단면도이다. 설명의 간결함을 위해, 도 3을 참조하여 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 5a 및 도 5b를 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함하는 기판(10) 상에 전극 구조체(ST)가 배치될 수 있다. 실시예들에 따르면, 전극 구조체(ST)는 기판(10) 상에 차례로 적층되는 복수 개의 하부 전극들(EL1)을 포함하는 하부 전극 구조체(ST1) 및 하부 전극 구조체(ST1) 상에 차례로 적층되는 복수 개의 상부 전극들(EL2)을 포함하는 상부 전극 구조체(ST2) 포함할 수 있다.
일 예에 따르면, 하부 및 상부 전극들(EL) 각각은 셀 어레이 영역(CAR)에서 기판(10)의 상부면에 평행한 제 1 방향(D1)으로 연장되는 전극부(EP), 연결 영역(CNR)에서 기판(10)의 상부면에 대해 경사진 제 3 방향(D3)으로 연장되는 수직 패드부(PADa), 수직 패드부(PADa)의 일부분으로부터 기판(10)의 상부면에 평행하며, 제 1 방향(D1)과 수직하는 제 2 방향(D2)으로 연장되는 수평 패드부(PADb), 및 수평 패드부(PADb)의 일부분으로부터 제 3 방향(D3)으로 돌출되는 돌출부(PP)를 가질 수 있다.
실시예들에 따르면, 제 2 몰드 패턴(35)이 하부 전극 구조체(ST1)의 측벽부와 상부 전극 구조체(ST2)의 측벽부 사이에 배치될 수 있다. 이에 따라, 서로 인접하는 하부 및 상부 전극들(EL1, EL2)에서, 수직 패드부들(PADa) 간의 수평적 거리는 전극부들(EP) 간의 수직적 거리보다 클 수 있다. 또한, 서로 인접하는 하부 및 상부 전극들(EL1, EL2)의 수직 패드부들(PADa) 간의 수평적 거리는 서로 인접하는 하부 전극들(EL1) 또는 서로 인접하는 상부 전극들(EL2)의 수직 패드부들(PADa) 간의 수평적 거리보다 클 수 있다. 그리고, 서로 인접하는 하부 및 상부 전극들(EL1, EL2)에서 수직 패드부들(PADa) 간의 수평적 거리는 수평 패드부들(PADb) 간의 수평적 거리와 실질적으로 동일할 수 있다.
하부 및 상부 전극들(EL1, EL2)의 전극부들(EP) 각각은, 제 1 방향(D1)으로 연장되며, 제 2 방향(D2)으로 서로 이격되는 서브-전극부들(SEP), 연결 영역(CNR)에서 서브-전극부들(SEP)을 연결하는 전극 연결부(ECP), 전극 연결부(ECP)의 일 부분으로부터 제 1 방향(D1)으로 연장되는 연장부(EXP)를 가질 수 있다. 일 예에서, 제 2 방향(D2)으로, 연장부(EXP)의 폭은 서브-전극부(SEP)의 폭보다 작을 수 있다. 하부 및 상부 전극들(EL1, EL2)의 서브-전극부들(SEP) 및 전극 연결부들(ECP)은, 평면적 관점에서, 중첩될 수 있으며, 하부 및 상부 전극들(EL1, EL2)의 연장부들(EXP)은 기판(10)으로부터 멀어질수록 제 1 방향(D1)의 길이가 감소될 수 있다.
일 예에 따르면, 제 2 방향(D2)에서, 수직 패드부들(PADa)의 폭은 전극부(EP)의 연장부(EXP)의 폭과 실질적으로 동일할 수 있다. 일 예에서, 하부 및 상부 전극들(EL1, EL2)의 수직 패드부들(PADa)은 제 2 방향(D2)으로 실질적으로 동일한 폭을 가질 수 있다. 하부 및 상부 전극들(EL1, EL2)의 수평 패드부들(PADb)은 수직 패드부들(PADa)로부터 제 2 방향(D2)으로 서로 다른 폭을 가질 수 있다. 예를 들어, 하부 및 상부 전극들(EL1, EL2)의 전극부들(EP)이 기판(10)으로부터 멀어질수록 수평 패드부들(PADb)의 제 2 방향(D2)의 폭이 감소하거나 증가할 수 있다. 하부 및 상부 전극들(EL1, EL2)의 전극들(EL)의 돌출부들(PP)은 수평 패드부들(PADb)의 끝단들에 각각 배치될 수 있다. 이에 따라, 전극들(EL)의 돌출부들(PP)은, 평면적 관점에서, 서로 수직하는 제 1 및 제 2 방향들(D1, D2)에 대해 사선 방향을 따라 배치될 수 있다.
하부 및 상부 전극들(EL1, EL2)의 수직 패드부들(PAD) 상에 매립 절연 패턴들(45)이 배치될 수 있으며, 매립 절연 패턴들(45)의 상부면들은 돌출부들(PP)의 상부면들과 실질적으로 공면을 이룰 수 있다. 일 예에서, 매립 절연 패턴들(45)은 하부 절연막들(ILD1) 사이 및 상부 절연막들(ILD2) 사이에 채워질 수 있으며, 돌출부들(PP)의 측벽들과 접촉할 수 있다.
나아가, 전극 구조체(ST)는 하부 및 상부 전극들(EL1, EL2)과 동일층에 위치하는 희생 패턴들(SLP)을 포함할 수 있다. 희생 패턴들(SLP)은 도 2a 내지 도 2i를 참조하여 설명된 실시예에서 하부 및 상부 희생막들(SL1, SL2)의 일부분들일 수 있다. 희생 패턴들(SLP)은 연결 영역(CNR)에서 실질적으로 L자 형태의 단면을 가질 수 있다. 일 예에서, 희생 패턴들(SLP)은 하부 및 상부 전극들(EL1, EL2)의 수평 패드부들(PADb)의 하부면들과 접촉할 수 있다.
도 6a는 본 발명의 실시예들에 따른 3차원 반도체 장치의 사시도이며, 도 6b은 도 6a의 I-I'선을 따라 자른 단면도이다. 설명의 간결함을 위해, 도 5를 참조하여 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 6a 및 도 6b를 참조하면, 하부 및 상부 전극들(EL1, EL2) 각각은, 연결 영역(CNR)에서 수직 패드부(PADa), 수평 패드부(PADb) 및 돌출부(PP)를 가질 수 있다.
하부 및 상부 전극들(EL1, EL2)의 돌출부들(PP1, PP2)의 상부면들은 실질적으로 공면을 이룰 수 있으며, 평면적 관점에서, 제 1 방향(D1)에 대해 사선 방향으로 배치될 수 있다. 일 예에 따르면, 하부 전극들(EL1)의 돌출부들(PP)은 상부 전극들(EL2)의 돌출부들과 나란하게 사선 방향으로 배치될 수 있다. 하부 전극들(EL1)의 돌출부들(PP)은 상부 전극들(EL2)의 돌출부들(PP)과 제 1 방향(D1)으로 이격될 수 있다. 그리고 제 1 방향(D1)으로 인접하는 돌출부들(PP) 간의 거리는 실질적으로 동일할 수 있다.
일 예에 따르면, 전극 구조체(ST)와 연결되는 배선 구조체는 하부 전극들(EL1)과 전기적으로 연결되는 하부 콘택 플러그들(PLG1) 및 제 1 도전 라인들(CL1)과, 상부 전극들(EL2)과 전기적으로 연결되는 상부 콘택 플러그들(PLG2) 및 제 2 도전 라인들(CL2)을 포함할 수 있다.
제 1 하부 콘택 플러그들(PLG1)은 하부 전극들(EL1)의 돌출부들(PP)에 각각 접속될 수 있으며, 제 1 방향(D1)으로 연장되는 제 1 도전 라인들(CL1)이 제 1 하부 콘택 플러그들(PLG1)에 각각 연결될 수 있다. 나아가, 상부 전극들(EL2)의 돌출부들에 제 2 하부 콘택 플러그들(PLG2)이 각각 접속될 수 있으며, 하부 도전 패턴들(CP)이 제 2 하부 콘택 플러그들(PLG2)에 각각 연결될 수 있다. 여기서, 하부 도전 패턴들(CP)은 제 1 도전 라인들(CL1)과 기판(10)으로부터 동일한 레벨에 위치할 수 있다. 제 2 도전 라인들(CL2)이 상부 콘택 플러그들을 통해 하부 도전 패턴들(CP)에 각각 전기적으로 연결될 수 있다. 제 2 도전 라인들(CL2)은 제 1 방향(D1)으로 연장되며, 평면적 관점에서 제 1 도전 라인들(CL1)과 일부 오버랩될 수도 있다.
한편, 다른 예에서, 제 1 도전 라인들(CL1) 및 도전 패턴들(CP)은 제 1 및 제 2 하부 콘택 플러그들(PLG1, PLG2) 없이, 하부 및 상부 전극들(EL1, EL2)의 돌출부들(PP)과 직접 접촉할 수도 있다.
도 7a 내지 도 7f는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 도 10a는 도 7a 내지 도 7f를 참조하여 설명된 제조 방법에 의해 형성된 전극 구조체를 나타내는 사시도이며, 도 10b는 도 10a에 도시된 전극 구조체의 변형례를 설명하기 위한 도면이다.
설명의 간결함을 위해, 도 2a 내지 도 2i를 참조하여 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 7a를 참조하면, 기판(10)은 제 1 및 제 2 연결 영역들(CNR1, CNR2) 및 이들 사이의 셀 어레이 영역(CAR)을 포함할 수 있다. 리세스 영역을 정의하는 몰드 패턴(20)이 기판(10) 상에 형성될 수 있다. 몰드 패턴(20)은 기판(10)의 상부면에 대해 경사진 측벽을 가질 수 있다. 일 예로, 몰드 패턴(20)은 제 1 및 제 2 연결 영역들(CNR1, CNR2)에 국소적으로 형성될 수 있으며, 셀 어레이 영역(CAR)의 기판(10)을 노출시킬 수 있다. 몰드 패턴(20)은 절연 물질로 형성되거나, 기판(10)과 동일한 물질로 형성될 수 있다.
몰드 패턴(20)의 리세스 영역 내에 적층 구조체(100)가 형성될 수 있다. 적층 구조체(100)는 몰드 패턴(20)이 형성된 기판(10) 상에 절연막들(ILD) 및 희생막들(SL1, SL2)을 번갈아 반복적으로 적층한 후, 평탄화 공정을 수행하여 형성될 수 있다. 절연막들(ILD) 및 희생막들(SL1, SL2)은 기판(10)의 상부면 및 몰드 패턴(20)의 측벽 상에서 균일한 두께를 가질 수 있다. 일 예에서, 적층 구조체(100)의 희생막들은 하부 희생막들(SL1) 및 상부 희생막들(SL2)을 포함할 수 있으며, 상부 희생막들(SL2)의 개수는 하부 희생막들(SL1)의 개수와 동일하거나 작을 수 있다.
적층 구조체(100)는, 앞서 설명한 바와 같이, 기판(10)의 상부면에 평행한 수평부 및 제 1 및 제 2 연결 영역들(CNR1, CNR2) 각각에서 몰드 패턴(20)의 측벽에 평행한 측벽부를 각각 가질 수 있다. 다시 말해, 하부 및 상부 희생막들(SL1, SL2) 각각은 수평부 및 측벽부를 가질 수 있다.
나아가, 적층 구조체(100)의 수평부 상에 평탄 절연막(30)이 형성될 수 있으며, 평탄 절연막(30)의 상부면은 몰드 패턴(20)의 상부면과 실질적으로 공면을 이룰 수 있다. 다시 말해, 평탄 절연막(30)의 상부면은 적층 구조체(100)의 측벽부의 상부면과 실질적으로 공면을 이룰 수 있다. 평탄 절연막(30)은 하부 및 상부 희생막들(SL1, SL2)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
도 7b를 참조하면, 적층 구조체(100)를 형성한 후, 셀 어레이 영역(CAR)에서 제 3 방향(D3)으로 연장되는 수직 구조체들(VS)이 형성될 수 있다. 수직 구조체들(VS)은 적층 구조체(100)를 관통할 수 있으며, 일 방향을 따라 지그재그 형태로 배열될 수 있다. 수직 구조체들(VS)은 앞서 설명한 바와 같이, 반도체 물질 또는 도전 물질을 포함할 수 있다.
적층 구조체(100)의 상부 희생막들(SL2)에 대한 패드 식각 공정을 수행하여 하부 적층 구조체(110) 상에 상부 적층 구조체(210)가 형성될 수 있다. 일 예에서, 패드 식각 공정은 마스크 패턴을 이용하여 적층 구조체(100)의 일부분을 식각하는 식각 공정 및 마스크 패턴의 면적을 축소시키는 트리밍 공정을 번갈아 반복하는 것을 포함할 수 있다.
일 예에 따르면, 상부 적층 구조체(210)는 하부 희생막들(SL1)의 수평부들 상에 수직적으로 적층된 상부 희생 패턴들(SL2a) 및 상부 희생 패턴들(SL2a)과 수평적으로 이격된 더미 희생 패턴(SLb)을 포함할 수 있다. 실시예들에 따르면, 적층 구조체를 구성하는 희생막들의 수에 따라, 패드 식각 공정에 의해 형성되는 상부 희생 패턴들(SL2a)의 수는 달라질 수 있다.
일 예로, 상부 적층 구조체(210)는 상부 희생 패턴들(SL2a)의 단부들에 의해 형성된 계단 구조를 가질 수 있으며, 더미 희생 패턴(SLb)은 상부 희생 패턴들(SL2a)의 측벽들과 수평적으로 이격되며, 수직적으로 서로 정렬된 측벽들을 가질 수 있다.
다른 예로, 상부 적층 구조체(210)는, 도 8c에 도시된 바와 같이, 상부 희생 패턴들(SL2a)에 의해 형성된 제 1 계단 구조와 더미 희생 패턴(SLb)에 의해 형성된 제 2 계단 구조를 가질 수 있다. 여기서, 제 1 계단 구조와 제 2 계단 구조는 서로 대칭적일 수 있다.
이러한 상부 적층 구조체(210)를 형성하는 방법에 대해 도 8a 내지 도 8d, 도 9a 및 도 9b를 참조하여 보다 상세히 설명한다.
계속해서, 도 7c를 참조하면, 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 계단 구조를 갖는 상부 적층 구조체(210)를 형성한 후, 상부 희생 패턴들(SL2a)과 더미 희생 패턴들(SL2b) 사이를 채우는 캡핑막(50)이 형성될 수 있다. 캡핑막(50)은 수직 구조체들(VS)의 상부면 및 하부 희생막들(SL1)의 상부면들, 및 더미 희생 패턴들(SL2b)의 상부면들을 덮을 수 있다.
캡핑막(50)을 형성한 후, 하부 및 상부 적층 구조체들(110, 210)를 패터닝하여, 기판(10)을 노출시키는 트렌치들(T)이 형성될 수 있다. 트렌치들(T)을 형성함에 따라, 하부 및 상부 적층 구조체들(110, 210)은 제 1 방향(D1)으로 연장되는 복수 개의 몰드 구조체들로 분리될 수 있다. 트렌치들(T)은 셀 어레이 영역(CAR) 및 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 하부 희생막들(SL1), 상부 희생 패턴들(SL2a), 및 더미 희생 패턴들(SL2b)의 측벽들을 노출시킬 수 있다.
도 7d를 참조하면, 트렌치들(T)에 노출된 하부 희생막들(SL1), 상부 희생 패턴들(SL2a), 및 더미 희생 패턴들(SL2b)의 제거함으로써, 절연막들(ILD) 사이에 게이트 영역들(GR1, GR2, DGR)이 형성될 수 있다. 게이트 영역들은 하부 희생막들(SL1), 상부 희생 패턴들(SL2a), 및 더미 희생 패턴들(SL2b)이 제거된 빈 공간으로써, 하부 게이트 영역들(GR1), 상부 게이트 영역들(GR2), 및 더미 게이트 영역들(DGR)을 포함할 수 있다. 일 예에서, 하부 게이트 영역들(GR1) 및 더미 게이트 영역들(DGR)은 기판(10)의 상부면에 평행한 수평 영역과 몰드 패턴(20)의 측벽에 평행한 측벽 영역을 가질 수 있다. 상부 게이트 영역들(GR2)은 기판(10)의 상부면에 평행할 수 있다.
도 7e를 참조하면, 게이트 영역들 내에 도전 물질을 채움으로써, 복수 개의 전극들(EL1, EL2, DEL)을 포함하는 전극 구조체들(ST)이 형성될 수 있다. 앞서 설명한 바와 같이, 전극들(EL1, EL2, DEL)은 단차 도포성이 우수한 증착 공정을 이용하여 형성될 수 있다. 일 예에서, 전극들은 기판(10) 상에 수직적으로 적층된 하부 전극들(EL1), 하부 전극들(EL1) 상의 상부 전극들(EL2), 및 더미 전극들(DEL)을 포함할 수 있다.
보다 상세하게, 도 10a를 참조하여 설명하면, 전극 구조체들(ST)은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다. 일 예에 따르면, 전극 구조체들(ST) 각각은 복수 개의 하부 전극들(EL1) 및 이들 사이의 절연막들(ILD)을 포함하는 하부 전극 구조체와 복수 개의 상부 전극들(EL2) 및 이들 사이의 절연막들(ILD)을 포함하는 상부 전극 구조체를 포함할 수 있다. 하부 전극 구조체는 기판(10)의 상부면에 평행한 수평부 및 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 기판(10)의 상부면에 대해 경사진 측벽부를 포함할 수 있다. 상부 전극 구조체는 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 계단 구조를 가질 수 있다.
전극 구조체들(ST)에서, 하부 전극들(EL1) 각각은 기판(10)의 상부면에 평행한 전극부(EP) 및 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 기판(10)의 상부면에 대해 경사진 수직 패드부들(PAD)을 포함할 수 있다. 하부 전극들(EL1)의 수직 패드부들(PAD)은 기판(10)의 상부면으로부터 동일한 높이에 상부면들을 가질 수 있다. 이에 더하여, 하부 전극들(EL1)의 수직 패드부들(PAD)은 도 10a에 도시된 바와 같이, 실질적으로 균일한 간격으로 수평적으로 서로 이격될 수 있다. 이와 달리, 도 10b에 도시된 실시예에서, 하부 전극들(EL1)의 수직 패드부들(PAD) 중 인접하는 일부들은 제 1 수평 거리로 서로 이격되고, 하부 전극들(EL1)의 수직 패드부들(PAD) 중 인접하는 다른 일부들은 제 1 수평 거리보다 큰 제 2 수평 거리로 서로 이격될 수 있다. 또 다른 예로, 도 10c에 도시된 바와 같이, 하부 전극들(EL1)의 수직 패드부들(PAD)은 제 1 수평 거리만큼 서로 이격될 수 있으며, 더미 전극(DEL)과 이에 인접한 하부 전극(EL1)의 수직 패드부(PAD)는 제 2 수평 거리만큼 이격될 수 있다. 여기서, 제 2 수평 거리는 제 1 수평 거리보다 클 수 있다.
상부 전극들(EL2)은 하부 전극들(EL1)의 전극부들(EP) 상에 배치되며, 상부 전극들(EL2) 각각은 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 그것의 상부에 위치하는 상부 전극(EL2)에 의해 노출되는 패드부(P)를 포함할 수 있다.
나아가, 더미 전극들(DEL)이 상부 전극들(EL2)과 수평적으로 이격되어 하부 전극들(EL1) 상에 배치될 수 있다. 더미 전극들(DEL)은 하부 전극들(EL1)과 유사하게, 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 L자 형태의 단면을 가질 수 있다. 일 예에서, 더미 전극들(DEL)의 상부면들은 하부 전극들(EL1)의 수직 패드부들(PAD)의 상부면들과 실질적으로 동일한 높이에 위치할 수 있다.
이어서, 전극 구조체들(ST)을 형성한 후, 트렌치들을 채우는 분리 절연막(60)이 형성될 수 있다. 계속해서, 도 7f를 참조하면, 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 전극 구조체들(ST)과 연결되는 배선 구조체가 형성될 수 있다. 일 에에 따르면, 제 1 연결 영역(CNR1)에서 하부 콘택 플러그들(PLG1)이 홀수층의 하부 전극들(EL1)에 각각 접속될 수 있으며, 제 2 연결 영역(CNR2)에서 하부 콘택 플러그들(PLG1)이 짝수층의 하부 전극들(EL2)에 각각 접속될 수 있다.
나아가, 제 1 연결 영역(CNR1)에서 하부 콘택 플러그들(PLG1) 상에 제 1 연결 배선들이(ICL1) 형성될 수 있으며, 제 2 연결 영역(CNR2)에서 하부 콘택 플러그들(PLG1) 상에 제 2 연결 배선들(ICL2)이 형성될 수 있다. 일 예에서, 제 1 및 제 2 연결 배선들(ICL1, ICL2)은 제 2 방향(D2))으로 연장될 수 있으며, 제 1 및 제 2 연결 배선들(ICL1, ICL2) 각각은 전극 구조체들(ST)에서 기판(10)으로부터 동일한 수직적 거리에 위치하는 하부 전극들(EL1)을 전기적으로 연결할 수 있다. 즉, 전극 구조체들(ST)에서 동일층에 위치하는 하부 전극들(EL1)은 등전위 상태를 가질 수 있다.
제 1 연결 영역(CNR1)에서, 제 1 연결 배선들(ICL1) 상에 제 1 방향(D1)으로 연장되는 제 1 도전 라인들(CL1)이 배치될 수 있으며, 제 1 도전 라인들(CL1)은 제 1 연결 배선들(ICL1)과 전기적으로 각각 연결될 수 있다. 또한, 제 2 연결 영역(CNR2)에서, 제 2 연결 배선들(ICL2) 상에 제 1 방향으로 연장되는 제 2 도전 라인들(CL2)이 배치될 수 있으며, 제 2 도전 라인들(CL2)은 제 2 연결 배선들(ICL2)과 전기적으로 각각 연결될 수 있다.
나아가, 계단 구조를 갖는 상부 전극 구조체에 상부 콘택 플러그들(PLG2)이 접속될 수 있다. 상부 콘택 플러그들(PLG2)은 상부 전극들(EL2)의 패드부들(도 10a의 P 참조)에 각각 접속될 수 있다.
한편, 본 발명의 실시예들에서 전극 구조체와 연결되는 배선 구조체는 다양하게 변형될 수 있다. 또한, 도면에는 도시하지 않았으나, 셀 어레이 영역(CAR)에서 전극 구조체들(ST) 상에 제 2 방향(D2)으로 연장되는 비트 라인들이 형성될 수 있다. 비트 라인들은 비트 라인 콘택 플러그들을 통해 수직 구조체들과 전기적으로 연결될 수 있다.
도 8a 내지 도 8d, 도 9a 및 도 9b는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법에서 패드 식각 공정을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 연결 영역(CNR)에서 평탄 절연막(30)의 일부분을 노출시키는 마스크 패턴(MP)이 형성될 수 있다. 마스크 패턴(MP)은 연결 영역(CNR)에서 적층 구조체(100)의 측벽부를 덮을 수 있으며, 셀 어레이 영역(CAR)에서 적층 구조체(100)의 수평부를 덮을 수 있다.
마스크 패턴(MP)을 이용하여, 평탄 절연막(30), 최상층 절연막(ILD) 및 최상층의 상부 희생막(SL2)을 이방성 식각함으로써 적층 구조체(100)의 최상층에서 수평적으로 이격되는 상부 희생 패턴(SLa) 및 더미 희생 패턴(SLb)이 형성될 수 있다.
이어서, 도 8b를 참조하면, 마스크 패턴(MP)의 면적을 축소시키는 트리밍 공정이 수행될 수 있다. 다시 말해, 트리밍 공정은 마스크 패턴(MP)에 의해 노출되는 평탄 절연막(30)의 면적을 증가시킬 수 있다. 트리밍 공정은, 예를 들어, 등방적 건식 식각 방법 또는 습식 식각의 방법이 이용될 수 있다. 트리밍 공정시 마스크 패턴(MP)은 전면 식각되므로, 마스크 패턴(MP)의 상부면이 리세스될 수 있다. 즉, 트리밍 공정에 의해 마스크 패턴(MP)의 면적 및 두께가 감소될 수 있다.
계속해서, 트리밍된 마스크 패턴(MPa)을 이용하여 적층 구조체(100)를 이방성 식각할 수 있다. 이때, 식각 깊이는 상부 희생막들(SL2)의 수직적 피치(즉, 인접하는 상부 희생막들(SL2)의 상부면들 간의 거리)로 상부 희생 패턴(SLa)의 일부분과 상부 희생 패턴(SLa) 아래의 상부 희생막(SL2)이 식각될 수 있다. 이에 따라, 적층된 상부 희생 패턴들(SL2a)의 단부들은 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 또한, 적층된 더미 희생 패턴들(SL2b)의 단부들이 계단식 구조를 가질 수 있다.
도 8c를 참조하면, 트리밍된 마스크 패턴(MPa)에 대한 트리밍 공정 및 상부 희생막들(SL2)에 대한 이방성 식각 공정이 번갈아 반복될 수 있다. 트리밍 공정 및 식각 공정이 반복됨에 따라 연결 영역(CNR)에서 계단 구조를 이루는 상부 희생 패턴들(SL2a) 및 더미 희생 패턴들(SL2b)의 수가 증가될 수 있다. 상부 희생 패턴들(SL2a)의 형성된 제 1 계단 구조는 더미 희생 패턴들(SL2b)의 제 2 계단 구조와 대칭적일 수 있다.
계속해서, 제 1 및 제 2 계단 구조들을 갖는 상부 적층 구조체를 형성한 후, 도 8d를 참조하면, 캡핑막(50)이 상부 적층 구조체를 덮을 수 있다. 이후, 도 7d 및 도 7e를 참조하여 설명한 것처럼, 상부 희생 패턴들은 상부 전극들(EL2)로 대체될 수 있으며, 하부 희생막들은 하부 전극들(EL1)로 대체될 수 있다. 또한, 더미 희생 패턴들(SL2b)은 더미 전극들(DEL)로 대체될 수 있다. 이에 따라, 상부 전극들(EL2)의 단부들 및 더미 전극들(DEL)의 단부들은 연결 영역(CNR)에서 계단 구조를 가질 수 있다.
일 예에서, 하부 콘택 플러그들(PLG1)이 연결 영역(CNR)에서 하부 전극들(EL1)에 각각 접속될 수 있으며, 상부 콘택 플러그들(PLG2)은 상부 전극들(EL2)의 단부들에 각각 접속될 수 있다. 일 예로, 상부 콘택 플러그들(PLG2)의 상부면들은 하부 콘택 플러그들(PLG1)의 상부면들과 실질적으로 공면을 이룰 수 있다. 또한, 하부 콘택 플러그들(PLG1)은 동일한 길이를 가질 수 있으며, 상부 콘택 플러그들(PLG2)은 서로 다른 길이를 가질 수 있다.
상부 적층 구조체를 형성하는 다른 방법에 대해 도 9a 및 도 9b를 참조하여 보다 상세히 설명한다.
도 9a를 참조하면, 연결 영역(CNR)에서 평탄 절연막(30)의 일부분을 노출시키는 제 1 마스크 패턴(MP1)이 형성될 수 있다. 제 1 마스크 패턴(MP1)은 연결 영역(CNR)에서 적층 구조체(100)의 측벽부를 덮을 수 있으며, 셀 어레이 영역(CAR)에서 적층 구조체(100)의 수평부를 덮을 수 있다.
제 1 마스크 패턴(MP1)을 이용하여 적어도 두 개 이상의 상부 희생막들을 이방성 식각하여 상부 희생 패턴들(SL2a) 및 더미 희생 패턴들(SL2b)을 형성할 수 있다.
이어서, 도 9b를 참조하면, 상부 희생 패턴들(SL2a)과 더미 희생 패턴들(SL2b) 사이를 채우며, 최상층의 상부 희생 패턴(SL2a) 일부를 노출시키는 제 2 마스크 패턴(MP2)이 형성될 수 있다. 제 2 마스크 패턴(MP2)을 식각 마스크로 이용하여 최상층의 상부 희생 패턴(SL2a)을 이방성 식각 함으로써, 최상층의 상부 희생 패턴(SL2a)이 그것 아래의 상부 희생 패턴(SL2b)의 단부를 노출시킬 수 있다.
도 11a, 도 11b, 도 12a, 및 도 12b는 본 발명의 다양한 실시예들에 따른 3차원 반도체 장치를 나타내는 사시도들이다. 설명의 간결함을 위해, 도 7a 내지 도 7f 및 도 10을 참조하여 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 11a 및 도 11b에 도시된 실시예에 따르면, 전극 구조체(ST)는 기판(10) 상에 적층된 복수 개의 하부 전극들(EL1) 및 하부 전극들(EL1) 상의 상부 전극들(EL2)을 포함할 수 있다.
일 예에서, 하부 전극들(EL1) 각각은 기판(10)의 상부면에 평행한 전극부(EP), 기판(10)의 상부면에 경사진 수직 패드부(PAD), 및 수직 패드부(PAD)의 일부분으로부터 수직적으로 돌출되는 돌출부(PP)를 포함할 수 있다. 또한, 하부 전극들(EL1)의 전극부들(EP) 각각은, 도 4a 및 도 4b를 참조하여 설명한 것처럼, 제 1 방향(D1)으로 연장되되, 제 2 방향(D2)으로 수평적으로 이격되는 복수 개의 서브-전극부들(SEP) 및 서브-전극부들(SEP)을 수평적으로 연결하는 전극 연결부(ECP)를 포함할 수 있다.
일 예에서, 하부 전극들(EL1)의 수직 패드부들(PAD)은 기판(10)의 상부면으로부터 동일한 높이에 상부면들을 가질 수 있다. 또한, 하부 전극들(EL1)의 수직 패드부들(PAD)의 상부면들은 하부 전극들(EL1)의 돌출부들(PP)의 상부면들 아래에 위치할 수 있다.
이에 더하여, 하부 전극들(EL1)의 수직 패드부들(PAD)은 도 11a에 도시된 바와 같이, 실질적으로 균일한 간격으로 수평적으로 서로 이격될 수 있다. 다른 에로, 도 11b를 참조하면, 복수 개의 하부 전극들(EL1) 중 서로 인접하는 두 개의 하부 전극들(EL1)에서 수직 패드부들(PAD)이 제 1 수평 거리에 의해 이격될 수 있다. 그리고, 복수 개의 하부 전극들(EL1) 중 서로 인접하는 또 다른 두 개의 하부 전극들(EL1)에서 수직 패드부들(PAD)이 제 2 수평 거리에 의해 이격될 수 있다. 여기서, 제 2 수평 거리는 제 1 수평 거리보다 클 수 있다. 또 다른 예로, 하부 전극들(EL1)의 수직 패드부들(PAD)은 제 1 수평 거리만큼 서로 이격될 수 있으며, 더미 전극(DEL)과 이에 인접한 하부 전극(EL1)의 수직 패드부(PAD)는 제 2 수평 거리만큼 이격될 수 있다. 여기서, 제 2 수평 거리는 제 1 수평 거리보다 클 수 있다.
일 예에서, 상부 전극들(EL2)은 기판(10)의 상부면에 평행할 수 있으며, 기판(10)으로부터 멀어질수록 제 1 방향(D1)의 길이가 감소할 수 있다. 즉, 상부 전극들(EL2)은 하부 전극들(EL1)의 전극부들(EP) 상에서 계단식 구조로 적층될 수 있다. 상부 전극들(EL2)은 연결 영역(CNR)에서 그것의 상부에 위치하는 상부 전극(EL2)에 의해 노출되는 패드부들(P)을 가질 수 있다. 이에 더하여, 기판(10)의 상부면으로부터 동일한 높이에 위치하는 상부 전극들(EL2)은 제 2 방향(D2)으로 서로 이격될 수 있다.
나아가, 더미 전극들(DEL)이 하부 전극들(EL1) 상에 상부 전극들(EL2)과 제 1 방향(D1)으로 이격되어 배치될 수 있다. 일 예에서, 더미 전극들(DEL)은 하부 전극들(EL1)처럼, 기판(10)의 상부면에 경사진 수직 패드부 및 수직 패드부의 일부분으로부터 돌출되는 돌출부를 포함할 수 있다. 또한, 더미 전극들(DEL)에서 상부 전극들(EL2)에 인접한 측벽들이 수직적으로 정렬되거나, 도 8d를 참조하여 설명한 것처럼 수평적으로 이격될 수도 있다.
도 12a 및 도 12b에 도시된 실시예에 따르면, 하부 전극들(EL1) 각각은, 도 5a 및 도 5b를 참조하여 설명한 것처럼, 어레이 영역(CAR)에서 기판(10)의 상부면에 평행한 제 1 방향(D1)으로 연장되는 전극부(EP), 연결 영역(CNR)에서 기판(10)의 상부면에 대해 경사진 제 3 방향(D3)으로 연장되는 수직 패드부(PADa), 수직 패드부(PADa)의 일부분으로부터 기판(10)의 상부면에 평행하며, 제 1 방향(D1)과 수직하는 제 2 방향(D2)으로 연장되는 수평 패드부(PADb), 및 수평 패드부(PADb)의 일부분으로부터 제 3 방향(D3)으로 돌출되는 돌출부(PP)를 가질 수 있다. 여기서, 제 2 방향(D2)으로 수직 패드부(PADa)의 폭은 전극부(EP)의 폭보다 작을 수 있다.
이에 더하여, 하부 전극들(EL1)의 수직 패드부들(PADa) 및 수평 패드부들(PADb)은 도 12a에 도시된 바와 같이, 실질적으로 균일한 간격으로 수평적으로 서로 이격될 수 있다. 다른 예로, 도 12b를 참조하면, 복수 개의 하부 전극들(EL1) 중 서로 인접하는 두 개의 하부 전극들(EL1)에서 수직 패드부들(PADa)이 제 1 수평 거리에 의해 이격될 수 있다. 그리고, 복수 개의 하부 전극들(EL1) 중 서로 인접하는 또 다른 두 개의 하부 전극들(EL1)에서 수직 패드부들(PADa)이 제 2 수평 거리에 의해 이격될 수 있다. 여기서, 제 2 수평 거리는 제 1 수평 거리보다 클 수 있다. 또 다른 예로, 하부 전극들(EL1)의 수직 패드부들(PADa)은 제 1 수평 거리만큼 서로 이격될 수 있으며, 더미 전극(DEL)과 이에 인접한 하부 전극(EL1)의 수직 패드부(PADa)는 제 2 수평 거리만큼 이격될 수 있다. 여기서, 제 2 수평 거리는 제 1 수평 거리보다 클 수 있다.
하부 전극들(EL1)의 전극부들(EP) 각각은 도 5a 및 도 5b를 참조하여 설명한 것처럼, 제 1 방향(D1)으로 연장되며, 제 2 방향(D2)으로 서로 이격되는 서브-전극부들(SEP), 연결 영역(CNR)에서 서브-전극부들(SEP)을 연결하는 전극 연결부(ECP), 전극 연결부(ECP)의 일 부분으로부터 제 1 방향(D1)으로 연장되는 연장부(EXP)를 가질 수 있다.
일 예에 따르면, 상부 전극들(EL2)은 하부 전극들(EL1)의 전극부들(EP) 상에 계단식 구조로 적층될 수 있다. 즉, 연결 영역(CNR)에서 상부 전극들(EL2)의 측벽들이 수평적으로 이격될 수 있다. 나아가, 기판(10)으로부터 동일한 높이에 위치하는 상부 전극들(EL2)은 제 2 방향(D2)으로 서로 이격될 수 있다. 또한, 상부 전극들(EL2) 중 최하층의 상부 전극(EL2)은 하부 전극들(EL1)처럼, 제 2 방향(D2)으로 이격되는 전극부들 및 전극부들을 연결하는 전극 연결부를 포함할 수도 있다.
일 예에서, 더미 전극들(DEL)은 하부 전극들(EL1)과 유사하게, 기판(10)의 상부면에 대해 경사진 수직 패드부(PADa), 수직 패드부(PADa)의 일부분으로부터 제 2 방향(D2)으로 연장되는 수평 패드부(PADb), 및 수평 패드부(PADb)의 일부분으로부터 돌출되는 돌출부(PP)를 포함할 수 있다. 또한, 더미 전극들(DEL)은 상부 전극들(EL2)의 측벽들과 마주하는 측벽들을 가지며, 측벽들은 수직적으로 정렬될 수 있다.
나아가, 희생 패턴들(SLP)은 연결 영역(CNR)에서 하부 전극들(EL1) 및 더미 전극들(DEL)의수평 패드부들(PADb) 아래에 배치될 수 있다. 희생 패턴들(SLP은 실질적으로 L자 형태의 단면을 가질 수 있으며, 하부 및 상부 전극들(EL1, EL2)의 수평 패드부들(PADb)의 하부면들과 접촉할 수 있다.
도 13a 내지 도 13f는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 설명의 간결함을 위해, 도 2a 내지 도 2i를 참조하여 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 13a를 참조하면, 기판(10)은 제 1 및 제 2 연결 영역들(CNR1, CNR2) 및 이들 사이의 셀 어레이 영역(CAR)을 포함할 수 있다. 리세스 영역을 정의하는 몰드 패턴(20)이 기판(10) 상에 형성될 수 있다. 몰드 패턴(20)은 기판(10)의 상부면에 대해 경사진 측벽을 가질 수 있다. 일 예로, 몰드 패턴(20)은 제 1 및 제 2 연결 영역들(CNR1, CNR2)에 국소적으로 형성될 수 있으며, 셀 어레이 영역(CAR)의 기판(10)을 노출시킬 수 있다. 몰드 패턴(20)은 절연 물질로 형성되거나, 기판(10)과 동일한 물질로 형성될 수 있다.
몰드 패턴(20)의 리세스 영역 내에 하부 적층 구조체(110)가 형성될 수 있다. 하부 적층 구조체(110)는 몰드 패턴(20)이 형성된 기판(10) 상에 번갈아 적층된 하부 절연막들(ILD1) 및 하부 희생막들(SL1)을 포함할 수 있다 하부 적층 구조체(110)는 기판(10)의 상부면에 평행한 수평부 및 몰드 패턴(20)의 측벽에 경사진 측벽부들을 포함할 수 있다. 하부 적층 구조체(110)의 측벽부들의 상부면들은 몰드 패턴(20)의 상부면과 실질적으로 공면을 이룰 수 있다. 즉, 하부 희생막들(SL2)의 상부면들은 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 기판(10)으로부터 동일한 높이에 위치할 수 있다.
나아가, 하부 적층 구조체(110)의 수평부 상에 평탄 절연막(30)이 형성될 수 있으며, 평탄 절연막(30)의 상부면은 몰드 패턴(20)의 상부면과 실질적으로 공면을 이룰 수 있다. 다시 말해, 평탄 절연막(30)의 상부면은 하부 적층 구조체(110)의 측벽부의 상부면과 실질적으로 공면을 이룰 수 있다. 평탄 절연막(30)은 하부 희생막들(SL1)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
도 13b를 참조하면, 몰드 패턴(20) 및 하부 적층 구조체(110) 상에 상부 박막 구조체(200)가 형성될 수 있다. 상부 박막 구조체(200)는 번갈아 수직적으로 적층된 상부 절연막들(ILD2) 및 상부 희생막들(SL2)을 포함할 수 있다. 일 예에서, 상부 박막 구조체(200)는 2개의 상부 희생막들(SL2)을 포함하는 것을 도시하였으나, 상부 희생막들(SL2)의 개수는 달라질 수 있다.
일 예에서, 최하층의 상부 절연막(ILD2)은 하부 희생막들(SL1)의 상부면들과 접촉할 수 있다. 상부 희생막들(SL2)은 하부 희생막들(SL1)과 동일한 물질로 형성될 수 있으며, 하부 희생막들(SL1)과 실질적으로 동일한 두께를 가질 수 있다.
도 13c를 참조하면, 상부 박막 구조체(200)에 대한 패드 식각 공정을 수행하여, 하부 적층 구조체(110)의 수평부 상에 상부 적층 구조체(210)가 형성될 수 있다.
일 예에서, 패드 식각 공정은, 도 8a 내지 도 8d를 참조하여 설명한 것처럼, 마스크 패턴을 이용하여 상부 박막 구조체(200) 일부분을 식각하는 식각 공정 및 마스크 패턴의 면적을 축소시키는 트리밍 공정을 번갈아 반복하는 것을 포함할 수 있다. 일 예로, 식각 공정시 식각 깊이는 상부 희생막들(SL2)의 수직적 피치와 실질적으로 동일할 수 있다. 이와 같은 패드 식각 공정에 의해 상부 적층 구조체(210)는 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 계단식 구조를 가질 수 있다. 일 예로, 상부 적층 구조체(210)는 수직적으로 번갈아 적층된 상부 절연막들(ILD2) 및 상부 희생 패턴들(SL2a)을 포함할 수 있다. 여기서, 상부 희생 패턴들(SL2a) 각각은 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 그것의 상부에 위치하는 상부 희생 패턴(SL2a) 에 의해 노출되는 패드부들을 가질 수 있다.
일 예에 따르면, 상부 적층 구조체(210)는 하부 적층 구조체(110)의 측벽부들을 노출시킬 수 있다. 즉, 상부 적층 구조체(210)는 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 하부 희생막들(SL1)의 상부면들을 노출시킬 수 있다.
도 13d를 참조하면, 상부 적층 구조체(210)를 형성한 후, 하부 적층 구조체(110)의 측벽부 및 상부 적층 구조체(210)를 덮는 캡핑막(50)이 형성될 수 있다. 캡핑막(50)을 형성한 후, 도 2e를 참조하여 설명한 것처럼, 셀 어레이 영역(CAR)에서 하부 및 상부 적층 구조체들(110, 210)을 관통하는 수직 구조체들(VS)이 형성될 수 있다.
수직 구조체들(VS)을 형성한 후, 하부 및 상부 적층 구조체들(110, 210)를 패터닝하여 기판(10)을 노출시키는 트렌치들(T)이 형성될 수 있다. 트렌치들(T)을 형성함에 따라, 하부 및 상부 적층 구조체들(110, 210)은 제 1 방향(D1)으로 연장되는 복수 개의 몰드 구조체들로 분리될 수 있다. 셀 어레이 영역(CAR) 및 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 하부 희생막들(SL1), 상부 희생 패턴들(SL2a)의 측벽들이 트렌치들에 노출될 수 있다.
계속해서, 도 7d 및 도 7e를 참조하여 설명한 바와 같이, 하부 희생막들(SL1) 및 상부 희생 패턴들(SL2a)을 전극들(EL1, EL2)로 대체하는 공정이 수행될 수 있다. 이에 따라, 도 13e에 도시된 바와 같이, 기판(10) 상에 수직적으로 적층된 전극들(EL1, EL2)을 포함하는 전극 구조체(ST)가 형성될 수 있다.
전극 구조체(ST)에서, 하부 전극들(EL1) 각각은, 도 10a를 참조하여 설명한 것처럼, 기판(10)의 상부면에 평행한 전극부(EP) 및 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 기판(10)의 상부면에 대해 경사진 수직 패드부들(PAD)을 포함할 수 있다. 하부 전극들(EL1)의 수직 패드부들(PAD)은 기판(10)의 상부면으로부터 동일한 높이에 상부면들을 가질 수 있다.
일 예에서, 하부 전극들(EL1)의 수직 패드부들(PAD)은 균일한 간격으로 수평적으로 이격될 수 있다. 수직 패드부들(PAD) 간의 수평 간격은 전극부들(EP) 간의 수직적 간격과 실질적으로 동일하거나 클 수 있다.
다른 예로, 도 3을 참조하여 설명한 것처럼, 복수 개의 하부 전극들(EL1) 중 서로 인접하는 두 개의 하부 전극들(EL1)에서 수직 패드부들(PAD)이 제 1 수평 거리에 의해 이격될 수 있다. 그리고, 복수 개의 하부 전극들(EL1) 중 서로 인접하는 또 다른 두 개의 하부 전극들(EL1)에서 수직 패드부들(PAD)이 제 2 수평 거리에 의해 이격될 수 있다. 여기서, 제 2 수평 거리는 제 1 수평 거리보다 클 수 있다.
상부 전극들(EL2)은 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 계단식 구조를 갖도록 하부 전극들(EL1)의 전극부들 상에 적층될 수 있다. 일 예에서, 최하층의 상부 전극(EL2)의 하부면은 하부 전극들(EL1)의 수직 패드부들(PAD)의 상부면들보다 위에 위치할 수 있다.
도 13f를 참조하면, 전극 구조체(ST)와 연결되는 배선 구조체가 형성될 수 있다. 일 에에 따르면, 도 7f를 참조하여 설명한 것처럼, 제 1 연결 영역(CNR1)에서 하부 콘택 플러그들(PLG1)이 홀수층의 하부 전극들(EL1)에 각각 접속될 수 있으며, 제 2 연결 영역(CNR2)에서 하부 콘택 플러그들(PLG1)이 짝수층의 하부 전극들(EL2)에 각각 접속될 수 있다. 또한, 상부 콘택 플러그들(PLG2)이 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 상부 전극들(EL2)의 패드부들에 각각 접속될 수 있다.
일 예에서, 하부 콘택 플러그들(PLG1)의 상부면들은 상부 콘택 플러그들(PLG1)의 상부면들과 실질적으로 공면을 이룰 수 있다. 하부 콘택 플러그들(PLG1)은 실질적으로 동일한 길이를 가질 수 있으며, 하부 콘택 플러그들(PLG1)의 길이는 상부 콘택 플러그들(PLG2)의 길이와 다를 수 있다.
나아가, 하부 및 상부 콘택 플러그들(PLG1, PLG2)에 도 7f를 참조하여 설명한 것처럼, 연결 배선들 및 도전 라인들이 연결될 수 있다.
도 14는 본 발명의 실시예들에 따른 전극 구조체를 포함하는 3차원 메모리 반도체 장치를 예시적으로 도시하는 회로도이다. 도 15a 내지 도 15d는 본 발명의 실시예들에 따른 3차원 메모리 반도체 장치의 일 부분을 나타내는 도면들이다.
도 14를 참조하면, 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL), 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 기판(10) 상에 배치되는 도전성 박막 또는 기판(10) 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL)은, 기판(10)으로부터 이격되어 그 상부에 배치되는, 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL)은 서로 평행하게 서로 이격되어 배치되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(10) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3), 및 복수개의 스트링 선택 라인들(SSL)은 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST) 모두는 기판(10)으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다. 다층의 워드라인들(WL0-WL3)은 도 2a 내지 도 13을 참조하여 설명된 3차원 반도체 장치의 전극 구조체들의 기술적 특징들을 갖도록 구성될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL)에 접속하는 반도체 패턴을 포함할 수 있다. 워드라인들(WL0-WL3)과 반도체 패턴 사이에는 정보저장막 또는 메모리 요소가 개재될 수 있다. 일 실시예에 따르면, 정보저장막 또는 메모리 요소는 전하저장을 가능하게 하는 물질 또는 막 구조를 포함할 수 있다. 예를 들면, 정보저장막은 실리콘 질화막과 같은 트랩 사이트가 풍부한 절연막, 부유 게이트 전극, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
보다 구체적으로, 도 15a 내지 도 15d을 참조하여, 본 발명의 다양한 실시예들에 따른 데이터 저장막에 대해 상세히 설명한다.
실시예들에 따르면, 3차원 반도체 메모리 장치는 낸드 플래시 메모리 장치일 수 있다. 예를 들어, 전극 구조체(ST)와 수직 구조체(VS) 사이에 개재되는 데이터 저장막은 터널 절연막(TIL), 전하 저장막(CIL) 및 블록킹 절연막(BK)을 포함할 수 있다. 이러한 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 데이터 저장막 수직 구조체(VS)와 전극들(EL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
도 15a에 도시된 실시예에 따르면, 터널 절연막(TIL), 전하 저장막(CIL) 및 블록킹 절연막(BLK)은 전극들(EL)과 수직 구조체(VS) 사이에서 절연막(ILD)과 수직 구조체(VS) 사이로 연장될 수 있다.
도 15b에 도시된 실시예에 따르면, 터널 절연막(TIL) 및 전하 저장막(CIL)은 전극들(EL)과 수직 구조체(VS) 사이에서 절연막(ILD)과 수직 구조체(VS) 사이로 연장될 수 있다. 그리고, 블록킹 절연막(BLK)은 전극들(EL)과 수직 구조체(VS) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장될 수 있다.
도 15c에 도시된 실시예에 따르면, 터널 절연막(TIL)이 전극들(EL)과 수직 구조체(VS) 사이에서 절연막(ILD)과 수직 구조체(VS) 사이로 연장될 수 있으며, 전하 저장막(CIL) 및 블록킹 절연막(BLK)은 전극들(EL)과 수직 구조체(VS) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장될 수 있다.
도 15d에 도시된 실시예에 따르면, 터널 절연막(TIL), 전하 저장막(CIL) 및 블록킹 절연막(BLK)은 전극들(EL)과 수직 구조체(VS) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장될 수 있다.
이러한 데이터 저장막에서, 전하저장막(CIL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 전하저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 더 구체적인 예로, 전하저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
터널 절연막(TIL)은 전하저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 터널 절연막(TIL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이와 달리, 터널 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다.
블록킹 절연막(BLK)은 서로 다른 물질로 형성되는 제 1 및 제 2 블록킹 절연막들을 포함할 수 있다. 제 1 및 제 2 블록킹 절연막들 중의 하나는 터널 절연막(TIL)보다 작고 전하저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 또한, 제 1 및 제 2 블록킹 절연막들은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 습식 산화 공정을 통해 형성될 수 있다. 일 예로, 제 1 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 제 2 블록킹 절연막은 제 1 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 예로, 제 2 블록킹 절연막은 고유전막들 중의 하나이고, 제 1 블록킹 절연막은 제 2 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 수직적으로 적층된 복수 개의 하부 전극들을 포함하는 하부 전극 구조체; 및
    상기 하부 전극 구조체 상에 적층된 복수 개의 상부 전극들을 포함하는 상부 전극 구조체를 포함하되,
    상기 하부 및 상부 전극들 각각은 상기 기판의 상부면에 평행한 전극부 및 상기 기판의 상부면에 대해 경사진 수직 패드부를 포함하되,
    서로 인접하는 상기 하부 전극들의 상기 수직 패드부들은 제 1 수평 거리로 이격되고,
    서로 인접하는 상기 하부 및 상부 전극들의 상기 수직 패드부들은 상기 제 1 수평 거리보다 큰 제 2 수평 거리로 이격되는 3차원 반도체 장치.
  2. 제 1 항에 있어서,
    상기 하부 및 상부 전극들의 상기 수직 패드부들은 상기 기판으로부터 실질적으로 동일한 높이에 위치하는 상부면들을 갖는 3차원 반도체 장치.
  3. 제 1 항에 있어서,
    서로 인접하는 상기 하부 및 상부 전극들에서, 상기 전극부들 간의 수직적 거리는 상기 수직 패드부들 간의 상기 제 2 수평 거리보다 작은 3차원 반도체 장치.
  4. 제 1 항에 있어서,
    서로 인접하는 상기 하부 전극들의 상기 전극부들은 제 1 수직 거리로 이격되되, 상기 제1 수직 거리는 상기 제 1 수평 거리와 실질적으로 동일한 3차원 반도체 장치.
  5. 제 1 항에 있어서,
    서로 인접하는 상기 상부 전극들의 상기 수직 패드부들은 상기 제 1 수평 거리로 이격되고,
    서로 인접하는 상기 상부 전극들의 상기 전극부들은 제 1 수직 거리로 이격되되, 상기 제1 수직 거리는 상기 제 1 수평 거리와 실질적으로 동일한 3차원 반도체 장치.
  6. 제 1 항에 있어서,
    서로 인접하는 상기 하부 전극과 상기 상부 전극의 상기 수직 패드부들 사이에 개재되는 몰드 패턴을 더 포함하는 3차원 반도체 장치.
  7. 제 6 항에 있어서,
    상기 몰드 패턴의 상부면은 상기 하부 및 상부 전극들의 상기 수직 패드부들의 상기 상부면들과 상기 기판의 상부면으로부터 실질적으로 동일한 높이에 위치하는 3차원 반도체 장치.
  8. 제 1 항에 있어서,
    상기 하부 전극 구조체는 상기 하부 전극들 사이에 각각 배치되는 하부 절연막들을 더 포함하고,
    상기 상부 전극 구조체는 상기 상부 전극들 사이에 각각 배치되는 상부 절연막들을 더 포함하되,
    상기 3차원 반도체 장치는,
    서로 인접하는 상기 하부 전극과 상기 상부 전극의 상기 수직 패드부들 사이에 버퍼 패턴을 더 포함하되, 상기 하부 및 상부 절연막들과 다른 절연 물질로 이루어진 3차원 반도체 장치.
  9. 제 1 항에 있어서,
    상기 하부 전극들의 상기 수직 패드부들에 각각 접속되는 제 1 콘택 플러그들; 및
    상기 상부 전극들의 상기 수직 패드부들에 각각 접속되는 제 2 콘택 플러그들을 더 포함하되,
    상기 제 1 콘택 플러그들의 길이는 상기 제 2 콘택 플러그들의 길이와 실질적으로 동일한 3차원 반도체 장치.
  10. 제 1 항에 있어서,
    상기 하부 및 상부 전극 구조체들은 상기 기판의 상부면에 평행한 제 1 방향으로 연장되고,
    상기 하부 및 상부 전극들의 상기 전극부들은 상기 기판으로부터 멀어질수록 상기 제 1 방향으로의 길이가 감소하는 3차원 반도체 장치.
  11. 기판 상에 적층된 복수 개의 하부 전극들을 포함하는 하부 전극 구조체; 및
    상기 하부 전극 구조체 상에 적층된 복수 개의 상부 전극들을 포함하는 상부 전극 구조체를 포함하되,
    상기 하부 전극들 각각은 상기 기판의 상부면에 평행한 전극부 및 상기 기판의 상부면에 경사진 수직 패드부를 포함하고,
    상기 상부 전극들 각각은 그것의 상부에 위치하는 상부 전극에 의해 노출되는 패드부를 포함하되, 상기 상부 전극들의 패드부들은 상기 하부 전극들의 상기 전극부들 상에 배치되는 3차원 반도체 장치.
  12. 제 11 항에 있어서,
    상기 하부 전극들의 수직 패드부들은 상기 기판으로부터 실질적으로 동일한 높이에 위치하는 상부면들을 갖는 3차원 반도체 장치.
  13. 제 11 항에 있어서,
    상기 상부 전극 구조체는 상기 상부 전극들과 수평적으로 이격되어 상기 하부 전극들 상에 배치되는 더미 전극들을 더 포함하되,
    상기 더미 전극들은 상기 기판의 상부면에 대해 경사진 측벽부를 포함하되, 상기 측벽부들의 상부면들은 상기 하부 전극들의 수직 패드부들의 상부면들과 상기 기판으로부터 실질적으로 동일한 높이에 위치하는 3차원 반도체 장치.
  14. 제 12 항에 있어서,
    상기 더미 전극들의 상기 측벽부들은 간의 수평적 거리는 상기 하부 전극들의 상기 수직 패드부들 간의 수평적 거리와 실질적으로 동일한 3차원 반도체 장치.
  15. 제 11 항에 있어서,
    상기 하부 전극들의 수직 패드부들은 상기 기판으로부터 실질적으로 동일한 높이에 위치하는 상부면들을 갖되,
    상기 하부 전극들의 상기 수직 패드부들의 상기 상부면들은 상기 상부 전극 구조체 아래에 위치하는 3차원 반도체 장치.
  16. 제 11 항에 있어서,
    상기 하부 및 상부 전극 구조체들은 상기 기판의 상부면에 평행한 제 1 방향으로 연장되고,
    상기 하부 전극들의 상기 전극부들은 상기 기판으로부터 멀어질수록 상기 제 1 방향으로의 길이가 감소하는 3차원 반도체 장치.
  17. 제 11 항에 있어서,
    상기 하부 전극들의 상기 전극부들 간의 수직적 거리는 상기 상부 전극들 간의 수직적 거리와 실질적으로 동일한 3차원 반도체 장치.
  18. 제 11 항에 있어서,
    상기 기판 상에 리세스 영역을 정의하는 몰드 패턴을 더 포함하되,
    상기 하부 전극 구조체는 상기 리세스 영역 내에 배치되고, 상기 상기 하부 전극들의 수직 패드부들은 상기 몰드 패턴의 상부면과 실질적으로 공면을 이루는 3차원 반도체 장치.
  19. 제 11 항에 있어서,
    상기 하부 전극들의 상기 수직 패드부들에 각각 접속되는 제 1 콘택 플러그들; 및
    상기 상부 전극들의 상기 패드부들에 각각 접속되는 제 2 콘택 플러그들을 더 포함하되,
    상기 제 1 콘택 플러그들은 실질적으로 동일한 길이를 가지며, 상기 제 2 콘택 플러그들은 서로 다른 길이를 갖는 3차원 반도체 장치.
  20. 제 19 항에 있어서,
    상기 제 1 콘택 플러그들의 상기 길이는 상기 제 2 콘택 플러그들 중 어느 하나의 길이보다 작은 3차원 반도체 장치.

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102472376B1 (ko) * 2017-10-16 2022-12-01 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
US11211328B2 (en) * 2017-10-16 2021-12-28 SK Hynix Inc. Semiconductor memory device of three-dimensional structure
US11004726B2 (en) * 2017-10-30 2021-05-11 Macronix International Co., Ltd. Stairstep structures in multilevel circuitry, and method for forming the same
KR102578576B1 (ko) * 2017-12-01 2023-09-15 실리콘 제너시스 코포레이션 3차원 집적 회로
CN109314118B (zh) * 2018-08-21 2019-11-08 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法
KR20200132136A (ko) * 2019-05-15 2020-11-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210017143A (ko) 2019-08-07 2021-02-17 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR20210054373A (ko) * 2019-11-05 2021-05-13 에스케이하이닉스 주식회사 반도체 메모리 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5100080B2 (ja) 2006-10-17 2012-12-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4445514B2 (ja) * 2007-04-11 2010-04-07 株式会社東芝 半導体記憶装置
JP5388537B2 (ja) 2008-10-20 2014-01-15 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US8284601B2 (en) 2009-04-01 2012-10-09 Samsung Electronics Co., Ltd. Semiconductor memory device comprising three-dimensional memory cell array
KR101548674B1 (ko) 2009-08-26 2015-09-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101660488B1 (ko) * 2010-01-22 2016-09-28 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20110104317A (ko) 2010-03-16 2011-09-22 삼성전자주식회사 수직 채널 구조의 비휘발성 메모리 소자
US8187932B2 (en) 2010-10-15 2012-05-29 Sandisk 3D Llc Three dimensional horizontal diode non-volatile memory array and method of making thereof
US8981567B2 (en) 2013-03-13 2015-03-17 Macronix International Co., Ltd. 3-D IC device with enhanced contact area
KR102066925B1 (ko) * 2013-08-30 2020-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2015056642A (ja) 2013-09-13 2015-03-23 株式会社東芝 半導体記憶装置
KR102234266B1 (ko) * 2014-07-23 2021-04-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9437543B2 (en) * 2015-01-22 2016-09-06 Sandisk Technologies Llc Composite contact via structure containing an upper portion which fills a cavity within a lower portion
KR20170053030A (ko) * 2015-11-05 2017-05-15 에스케이하이닉스 주식회사 3차원 반도체 장치 및 이의 제조방법
KR102520042B1 (ko) * 2015-11-25 2023-04-12 삼성전자주식회사 3차원 반도체 장치

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