CN110556384B - 三维半导体存储器装置 - Google Patents

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Abstract

提供了一种三维半导体存储器装置，该三维半导体存储器装置包括：基底；第一堆叠结构和第二堆叠结构，在基底上彼此相邻；第一共源极塞，位于第一堆叠结构与第二堆叠结构之间；第二共源极塞，位于第一堆叠结构与第二堆叠结构之间；以及竖直介电结构，位于第一共源极塞与第二共源极塞之间。第一堆叠结构和第二堆叠结构中的每个可以包括交替地堆叠在基底上的多个绝缘层和多个电极。第一共源极塞可以连接到基底。第二共源极塞可以与基底分隔开。

Description

三维半导体存储器装置
本申请要求于2018年5月31日在韩国知识产权局提交的第10-2018-0062931号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
发明构思涉及一种三维半导体存储器装置，更具体地，涉及一种具有提高的可靠性和集成度的三维半导体存储器装置。
背景技术
半导体装置已经高度集成以满足客户所需要的高性能和低制造成本。因为半导体装置的集成度是决定产品价格的重要因素，所以越来越需要高集成度。典型的二维或平面半导体存储器装置的集成度主要由单位存储器单元所占据的面积决定，使得它受形成精细图案的技术水平的极大影响。然而，增加图案精细度所需的极其昂贵的处理设备会对二维或平面半导体存储器装置的集成度的增加设定实际的限制。因此，已经提出了具有三维布置的存储器单元的三维半导体存储器装置。
发明内容
发明构思的一些示例实施例提供了一种具有提高的可靠性和集成度的三维半导体存储器装置。
发明构思的特征不限于上面提及的特征，通过下面的描述，本领域技术人员将清楚地理解上面未提及的其他特征。
根据发明构思的一些示例实施例，一种三维半导体存储器装置可以包括：基底；第一堆叠结构和第二堆叠结构，在基底上彼此相邻；第一共源极塞，位于第一堆叠结构与第二堆叠结构之间；第二共源极塞，位于第一堆叠结构与第二堆叠结构之间；以及竖直介电结构，位于第一共源极塞与第二共源极塞之间。第一堆叠结构和第二堆叠结构中的每个可以包括交替地堆叠在基底上的多个绝缘层和多个电极。第一共源极塞可以连接到基底。第二共源极塞可以与基底分隔开。
根据发明构思的一些示例实施例，一种三维半导体存储器装置可以包括：基底；介电图案，位于基底中；堆叠结构，位于基底上；多个竖直沟道结构，穿透堆叠结构；第一共源极塞，位于所述多个竖直沟道结构之间；多个接触塞，连接到多个电极；以及第二共源极塞。堆叠结构可以包括交替地堆叠在基底上的多个绝缘层和所述多个电极。第二共源极塞可以与第一共源极塞绝缘并且位于所述多个接触塞之间。第一共源极塞可以连接到基底。第二共源极塞可隔着介电图案与基底分隔开。
根据发明构思的一些示例实施例，一种三维半导体存储器装置可以包括：基底，包括单元阵列区域和连接区域，基底具有位于连接区域上的沟槽；介电图案，填充沟槽；堆叠结构，位于单元阵列区域和连接区域上，堆叠结构包括交替地堆叠的多个绝缘层和多个电极；竖直沟道结构，位于基底的单元阵列区域上，穿透单元阵列区域上的堆叠结构并连接到基底；接触塞，接触塞连接到基底的连接区域；第一共源极塞，位于基底的单元阵列区域上，第一共源极塞位于堆叠结构的侧面上；以及第二共源极塞，位于基底的连接区域上，第二共源极塞位于堆叠结构的侧面上。第一共源极塞可以连接到基底。第二共源极塞可以隔着介电图案与基底分隔开。
其他示例实施例的细节包括在说明书和附图中。
附图说明
图1示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的单元阵列的简化电路图。
图2示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的平面图。
图3A、图3B和图3C示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的分别沿图2的线A-A'、线B-B'和线C-C'截取的剖视图。
图3D示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的沿图2的线D-D'和线E-E'截取的剖视图。
图4A、图4B和图4C示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的图3C的部分P1的放大图。
图5A、图5B和图5C示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的图3D的部分P2的放大图。
图6示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的平面图。
图7A示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的沿图6的线A-A'截取的剖视图。图7B示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的沿图6的线B-B'截取的剖视图。
图8示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的平面图。
图9A示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的沿图8的线A-A'截取的剖视图。图9B示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的沿图8的线B-B'截取的剖视图。
图10示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的平面图。
图11示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的沿图10的线A-A'和线B-B'截取的剖视图。
图12A、图13A、图14A、图15A和图16A示出了示出根据发明构思的一些示例实施例的制造三维半导体存储器装置的方法的平面图。
图12B、图13B、图14B、图15B和图16B分别示出了沿图12A、图13A、图14A、图15A和图16A的线A-A'截取的剖视图。
图12C、图13C、图14C、图15C和图16C分别示出了沿图12A、图13A、图14A、图15A和图16A的线B-B'截取的剖视图。
图12D、图13D、图14D、图15D和图16D分别示出了沿图12A、图13A、图14A、图15A和图16A的线C-C'和线D-D'截取的剖视图。
图17A、图17B和图17C示出了示出根据发明构思的一些示例实施例的制造三维半导体存储器装置的方法各自分别示出图16B和图16C的部分P3和P4的剖视图。
具体实施方式
下面将结合附图详细地描述发明构思的一些示例实施例。
图1示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的单元阵列的简化电路图。
参照图1，根据发明构思的一些示例实施例的三维半导体存储器装置的单元阵列可以包括共源极线CSL、多条位线BL0至BL2和位于共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。
单元串CSTR可以在沿第一方向D1和第二方向D2延伸的平面上沿第三方向D3延伸。位线BL0至BL2可以在第一方向D1上彼此分隔开，同时在第二方向D2上延伸。
多个单元串CSTR可以并联连接到位线BL0至BL2中的每条。多个单元串CSTR可以共同连接到共源极线CSL。例如，多个单元串CSTR可以设置在多条位线BL0至BL2与一条共源极线CSL之间。共源极线CSL可以以复数设置，多条共源极线CSL可以二维地布置。共源极线CSL可以被供应有相同的电压或者可以彼此独立地被电控制。
在一些示例实施例中，单元串CSTR中的每个可以包括串联连接的串选择晶体管SST1和SST2、串联连接的存储器单元晶体管MCT以及地选择晶体管GST。存储器单元晶体管MCT中的每个可以包括数据存储元件。
例如，单元串CSTR中的每个可以包括串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2，第二串选择晶体管SST2可以结合到位线BL0至BL2中的一条，地选择晶体管GST可以结合到共源极线CSL。存储器单元晶体管MCT可以串联连接在第一串选择晶体管SST1与地选择晶体管GST之间。
单元串CSTR中的每个还可以包括虚设单元晶体管DMC，虚设单元晶体管DMC连接在第一串选择晶体管SST1与存储器单元晶体管MCT之间。虽然附图中未示出，但是虚设单元晶体管DMC也可以连接在地选择晶体管GST与存储器单元晶体管MCT之间。又例如，在单元串CSTR中的每个中，地选择晶体管GST可以包括与第一串选择晶体管SST1和第二串选择晶体管SST2相似的串联连接的多个MOS晶体管。又例如，单元串CSTR中的每个可以包括单个串选择晶体管。
在一些示例实施例中，第一串选择晶体管SST1可以由第一串选择线SSL1控制，第二串选择晶体管SST2可以由第二串选择线SSL2控制。存储器单元晶体管MCT可以由多个字线WL0至WLn来控制，虚设单元晶体管DMC可以由虚设字线DWL来控制。地选择晶体管GST可以由地选择线GSL0至GLS2中的一条来控制。共源极线CSL可以共同连接到地选择晶体管GST的源极。
存储器单元晶体管MCT可以包括位于距共源极线CSL基本相同的距离处的栅电极，栅电极共同连接到字线WL0至WLn中的一条，这会使得栅电极可以具有等电位状态。可选择地，虽然存储器单元晶体管MCT的栅电极位于距共源极线CSL基本相同的距离处，但是可以彼此独立地控制设置在不同行或列处的栅电极。
地选择线GSL0至GSL2以及串选择线SSL1和SSL2可以沿第一方向D1延伸并且可以在第二方向D2上彼此分隔开。地选择线GSL0至GSL2可以位于距共源极线CSL基本相同的水平处并且可以彼此电分离，串选择线SSL1和SSL2同样可以如此。
图2示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的平面图。图3A、图3B和图3C示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的分别沿图2的线A-A'、线B-B'和线C-C'截取的剖视图。图3D示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的沿图2的线D-D'和线E-E'截取的剖视图。图4A、图4B和图4C示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的图3C的部分P1的放大图。图5A、图5B和图5C示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的图3D的部分P2的放大图。
参照图2和图3A，基底100可以包括单元阵列区域CAR和连接区域CNR。基底100可以是或包括硅基底、硅-锗基底、锗基底或生长在单晶硅基底上的单晶外延层。基底100可以被掺杂有第一导电性。第一导电性可以是例如P型。
介电图案105可以设置在基底100的连接区域CNR上。介电图案105可以设置在基底100的位于连接区域CNR上的上部上。例如，如图3A中所示，基底100可以包括形成在连接区域CNR上的沟槽T，介电图案105可以填充沟槽T。介电图案105可以具有与基底100的顶表面共面的顶表面。介电图案105可以具有位于基底100的顶表面与底表面之间的底表面。介电图案105可以包括诸如氧化硅的绝缘材料。
堆叠结构ST可以被设置在基底100的顶表面和介电图案105的顶表面上。在一些示例实施例中，缓冲介电层111可以设置在基底100的顶表面和介电图案105的顶表面上。堆叠结构ST可以设置在缓冲介电层111上。堆叠结构ST可以在与基底100的顶表面平行的第一方向D1上延伸。堆叠结构ST可以包括彼此相邻的第一堆叠结构ST1和第二堆叠结构ST2。第一堆叠结构ST1和第二堆叠结构ST2可以在第一方向D1上平行地延伸。第一堆叠结构ST1和第二堆叠结构ST2可以隔着共源极结构CSS在第二方向D2上彼此分隔开。堆叠结构ST中的每个可以包括竖直地堆叠在基底100上的电极EL和置于电极EL之间的绝缘层ILD。
例如，堆叠结构ST中的每个可以在连接区域CNR上具有阶梯结构。电极EL可以在第一方向D1上具有随着距基底100的距离增大而减小的长度。堆叠结构ST中的每个可以具有随着从单元阵列区域CAR接近连接区域CNR而减小的高度。电极EL可以具有在平面图中沿第一方向D1彼此等距分隔开的侧壁。电极EL中的每个可以在连接区域CNR上具有垫部分，电极EL的垫部分可以水平地且竖直地设置在不同的位置处。电极EL可以堆叠为使垫部分形成阶梯结构。当在平面中观看时，堆叠结构ST的阶梯结构可以与介电图案105叠置。例如，介电图案105可以设置在堆叠结构ST的阶梯结构下方。
堆叠结构ST的电极EL可以用作图1的存储器单元晶体管MCT的控制栅电极。例如，电极EL可以用作参照图1讨论的地选择线GSL0至GLS2、字线WL0至WLn和DWL以及串选择线SSL1和SSL2。
共源极结构CSS可以设置在堆叠结构ST之间。在一些示例实施例中，共源极结构CSS中的每个可以在第一方向D1上延伸并且可以在第二方向D2上具有基本均匀的顶宽度。例如，共源极结构CSS中的每个可以具有板形形状。共源极结构CSS可以在第二方向D2上彼此分隔开。当三维半导体存储器装置在读取模式或写入模式下操作时，共源极结构CSS中的每个可以向稍后将讨论的共源极区CSR施加电压。
例如，第一共源极结构CSS1和第二共源极结构CSS2可以设置在彼此相邻的第一堆叠结构ST1和第二堆叠结构ST2之间。第一共源极结构CSS1和第二共源极结构CSS2中的每个可以在第一方向D1上延伸。第一共源极结构CSS1和第二共源极结构CSS2可以隔着竖直介电结构IP在第一方向D1上彼此分隔开。下面将参照图3B、图3C和图3D进一步详细地讨论第一共源极结构CSS1、第二共源极结构CSS2和竖直介电结构IP。
多个第一竖直沟道结构VS1可以在单元阵列区域CAR上穿透堆叠结构ST并且可以连接到基底100。当在平面中观看时，第一竖直沟道结构VS1可以沿第一方向D1以之字形方式布置。第一竖直沟道结构VS1可以包括诸如硅(Si)、锗(Ge)或其混合物的半导体材料。第一竖直沟道结构VS1可以用作参照图1讨论的选择晶体管SST和GST以及存储器单元晶体管MCT的沟道。
第一竖直沟道结构VS1中的每个可以包括第一下半导体图案LSP1和第一上半导体图案USP1。第一下半导体图案LSP1可以与基底100直接接触并且可以包括从基底100生长的柱状外延层。第一下半导体图案LSP1可以包括硅(Si)、锗(Ge)、硅-锗(Ge)、III-V族半导体化合物或II-VI族半导体化合物。第一下半导体图案LSP1可以包括本征半导体或掺杂有第一导电性的杂质的半导体。
第一下半导体图案LSP1可以在第三方向D3上具有第一高度，第一高度可以大于最下面的电极EL的厚度。第一下半导体图案LSP1可以具有位于比最下面的电极EL的顶表面的水平高的水平处的顶表面。第一下半导体图案LSP1的顶表面可以位于比最下面的电极EL上的最下面的绝缘层ILD的顶表面的水平低的水平处。第一下半导体图案LSP1可以具有位于比最下面的电极EL的底表面的水平低而且比介电图案105的底表面的水平高的水平处的底表面。栅极介电层15可以设置在第一下半导体图案LSP1的侧壁的一部分上。栅极介电层15可以设置在最下面的电极EL与第一下半导体图案LSP1之间。栅极介电层15可以包括氧化硅层(例如，热氧化物层)。栅极介电层15可以具有倒圆的侧壁。
第一上半导体图案USP1可以与第一下半导体图案LSP1直接接触并且可以具有其底端闭合的U形形状或管形状。第一上半导体图案USP1可以具有填充有包括绝缘材料的第一掩埋介电图案VI1的内部。第一上半导体图案USP1可以包括本征半导体或掺杂有第一导电性的杂质的半导体。第一上半导体图案USP1可以具有与第一下半导体图案LSP1的晶体结构不同的晶体结构。第一竖直沟道结构VS1中的每个可以具有与第一上半导体图案USP1的顶端对应并且其上设置有结合到位线接触塞BPLG的位线导电垫PAD1的顶端。
第一竖直介电图案VP1可以设置在堆叠结构ST与第一上半导体图案USP1之间。第一竖直介电图案VP1可以在第三方向D3上延伸并且围绕第一上半导体图案USP1的侧壁。例如，第一竖直介电图案VP1可以具有其顶端和底端敞开的通心形状或管形状。在一些示例实施例中，第一竖直介电图案VP1可以包括构成NAND闪存装置的数据存储层的隧道绝缘层、电荷存储层和阻挡绝缘层。
在连接区域CNR上，多个第二竖直沟道结构VS2可以穿透平坦化介电层150、堆叠结构ST和介电图案105。与示出的不同，当在平面中观看时，第二竖直沟道结构VS2可以具有各种形状。例如，当在平面中观看时，第二竖直沟道结构VS2可以具有椭圆形形状和L形形状等。第二竖直沟道结构VS2可以具有位于比第一竖直沟道结构VS1的底表面的水平低的水平处的底表面。在一些示例实施例中，第二竖直沟道结构VS2可以连接到基底100。如图3A中所示，第二竖直沟道结构VS2的底表面可以与基底100的沟槽T的底表面接触。
与示出的不同，在其他示例实施例中，第二竖直沟道结构VS2可以穿透基底100以在基底100下方向下延伸。在其他示例实施例中，第二竖直沟道结构VS2的底表面可以位于比基底100的沟槽T的底表面的水平高的水平处。
第二竖直沟道结构VS2可以包括与第一竖直沟道结构VS1的半导体材料相同的半导体材料。第二竖直沟道结构VS2中的每个可以包括第二下半导体图案LSP2和第二上半导体图案USP2。第二下半导体图案LSP2可以在第三方向D3上具有比第一下半导体图案LSP1在第三方向D3上的高度小的高度。
第二上半导体图案USP2可以与第二下半导体图案LSP2直接接触并且可以具有其底端闭合的U形形状或管形状。第二上半导体图案USP2可以具有填充有包括绝缘材料的第二掩埋介电图案VI2的内部。第二上半导体图案USP2可以包括与第一上半导体图案USP1的半导体材料相同的半导体材料。
第二竖直介电图案VP2可以设置在堆叠结构ST与第二上半导体图案USP2之间。第二竖直介电图案VP2可以在介电图案105与第二上半导体图案USP2之间沿第三方向D3延伸。例如，第二竖直介电图案VP2可以具有其一部分与介电图案105直接接触的侧壁。与第一竖直介电图案VP1一样，第二竖直介电图案VP2可以具有其顶端或底端敞开的通心形状或管形状。
此外，水平介电图案HP可以设置在第一竖直介电图案VP1与电极EL的每个侧壁之间和第二竖直介电图案VP2与电极EL的每个侧壁之间。水平介电图案HP可以从电极EL的侧壁延伸到电极EL的顶表面和底表面上。水平介电图案HP可以具有从最底部的电极EL与位于第一下半导体图案LSP1的侧面上的栅极介电层15之间延伸到最底部的电极EL的顶表面和底表面的部分。水平介电图案HP可以包括与NAND闪存装置的数据存储层的一部分对应的电荷存储层和隧道绝缘层。
平坦化介电层150可以覆盖堆叠结构ST。平坦化的介电层150可以覆盖在连接区域CNR上的堆叠结构ST的阶梯结构并且可以具有基本平坦的顶表面。平坦化介电层150可以包括单个介电层或多个堆叠的介电层。平坦化介电层150可以包括例如氧化硅层或低k介电层。
第一层间介电层160、第二层间介电层170和第三层间介电层180可以顺序地堆叠在平坦化介电层150上。第一层间介电层160可以覆盖第一竖直沟道结构VS1和第二竖直沟道结构VS2的顶表面。第二层间介电层170可以设置在第一层间介电层160上。如图3D中所示，第二层间介电层170可以覆盖竖直介电结构IP的顶表面。第三层间介电层180可以设置在第二层间介电层170上。如图3B和图3C中所示，第三层间介电层180可以覆盖共源极结构CSS的顶表面。
位线BL可以设置在单元阵列区域CAR的第三层间介电层180上。位线BL可以在第二方向D2上延伸并可以将第一竖直沟道结构VS1彼此连接。位线BL可以通过位线接触塞BPLG电连接到第一竖直沟道结构VS1。
在连接区域CNR上，单元接触塞CPLG可以穿透第一层间介电层160和第二层间介电层170以及平坦化介电层150，并且因此可以连接到电极EL的相应的垫部分。单元接触塞CPLG可以具有随着从连接区域CNR接近单元阵列区域CAR而减小的竖直长度。单元接触塞CPLG可以具有基本彼此共面的顶表面。连接区域CNR的第三层间介电层180上可以设置有连接到单元接触塞CPLG的连接线CL。
参照图2和图3B至图3D，第一共源极结构CSS1和第二共源极结构CSS2可以设置在第一堆叠结构ST1与第二堆叠结构ST2之间。第一共源极结构CSS1和第二共源极结构CSS2可以在第一堆叠结构ST1和第二堆叠结构ST2的面对的侧表面之间在第一方向D1上延伸。
例如，第一共源极结构CSS1可以设置在基底100的单元阵列区域CAR上。第一共源极结构CSS1可以连接到基底100。第一共源极结构CSS1可以包括覆盖堆叠结构ST的侧壁的第一介电间隔件SP1以及穿透第一介电间隔件SP1并且与基底100连接的第一共源极塞CSP1。
第一共源极塞CSP1可以具有沿共源极区CSR延伸的板形形状。第一共源极塞CSP1可以与基底100直接接触。在一些示例实施例中，第一共源极塞CSP1可以具有其竖直位置比基底100的顶表面低的底表面。第一共源极塞CSP1可以包括掺杂的半导体、诸如导电金属氮化物的导电材料以及诸如钨、铜、钛或铝的金属中的一种或更多种。第一介电间隔件SP1可以将第一共源极塞CSP1与堆叠结构ST的电极EL电分离。第一介电间隔件SP1可以在彼此相邻的堆叠结构ST之间彼此面对。第一介电间隔件SP1可以由氧化硅、氮化硅、氮氧化硅或具有低介电常数的低k介电材料形成。
共源极区CSR可以在彼此相邻的堆叠结构ST之间设置在基底100中。当在平面中观看时，共源极区CSR可以与堆叠结构ST平行地在第一方向D1上延伸。共源极区CSR可以通过用第二导电性的杂质掺杂基底100形成。共源极区CSR可以包括例如N型杂质(例如，砷(As)或磷(P))。在一些示例实施例中，共源极区CSR可以选择性地形成在基底100的单元阵列区域CAR上。例如，共源极区CSR可以设置在第一共源极塞CSP1下方，而不设置在稍后将讨论的第二共源极塞CSP2下方。
第二共源极结构CSS2可以设置在基底100的连接区域CNR上。第二共源极结构CSS2可以隔着介电图案105与基底100分隔开。第二共源极结构CSS2可以包括覆盖堆叠结构ST的侧壁的第二介电间隔件SP2以及穿透第二介电间隔件SP2并且与介电图案105连接的第二共源极塞CSP2。第二共源极结构CSS2可以包括与第一共源极结构CSS1的材料相同的材料。第一共源极塞CSP1和第二共源极塞CSP2中的每个可以具有穿过堆叠结构ST走向的板形形状。
第二介电间隔件SP2可以将第二共源极塞CSP2与堆叠结构ST的电极EL电分离。此外，介电图案105可以将第二共源极塞CSP2与基底100电分离。例如，第二共源极塞CSP2可以被电浮置。因为第二共源极塞CSP2被电浮置，所以在擦除模式或者编程模式期间可以不向第二共源极塞CSP2施加电压。因此，可以能够限制和/或防止由第二共源极塞CSP2与电极EL之间的电压差引起的故障的发生。
第二共源极塞CSP2可以具有位于比介电图案105的顶表面的水平低的水平处的底表面。例如，如图4A中所示，第二共源极塞CSP2的底表面可以位于介电图案105的顶表面和底表面之间。
在一些示例实施例中，如图4B中所示，第二介电间隔件SP2可以保留在第二共源极塞CSP2的底表面下方。第二共源极塞CSP2可以不穿透第二介电间隔件SP2的下部分。例如，第二共源极塞CSP2的底表面可以隔着第二介电间隔件SP2与介电图案105分隔开。在一些示例实施例中，如图4C中所示，第二介电间隔件SP2可以穿透介电图案105并且接触基底100。
在一些示例实施例中，如图5B和图5C中所示，第二共源极塞CSP2的底表面可以位于比第一共源极塞CSP1的底表面水平低的水平处。
参照图2和图3D，竖直介电结构IP可以设置在第一共源极结构CSS1与第二共源极结构CSS2之间。此外，竖直介电结构IP可以设置在相邻的堆叠结构ST之间或者第一堆叠结构ST1与第二堆叠结构ST2之间。在一些示例实施例中，竖直介电结构IP可以具有从第二层间介电层170的底表面朝向沟槽T的底表面延伸的柱形状。例如，竖直介电结构IP可以设置在沟槽T的边缘处，并且因此可以具有与沟槽T的内表面接触的侧表面。竖直介电结构IP可以具有随着距第二层间介电层170的距离增大而减小的宽度。竖直介电结构IP可以具有位于与介电图案105的底表面的水平基本相同的水平处的底表面。竖直介电结构IP的顶表面可以位于比共源极结构CSS的顶表面的水平低且比第一竖直沟道结构VS1和第二竖直沟道结构VS2的顶表面的水平高的水平处。竖直介电结构IP的底表面可以位于比第一共源极塞CSP1的底表面和第二共源极塞CSP2的底表面的水平低的水平处。
在一些示例实施例中，竖直介电结构IP可以具有矩形柱形状。竖直介电结构IP的侧表面中的相对的侧表面可以与第一介电间隔件SP1和第二介电间隔件SP2接触。竖直介电结构IP的其他相对的侧表面可以与堆叠结构ST的彼此面对的侧表面接触。竖直介电结构IP可以与绝缘层ILD和水平介电图案HP直接接触。在一些示例实施例中，竖直介电结构IP可以隔着水平介电图案HP与电极EL分隔开。
图6示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的平面图。图7A和图7B示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的分别沿图6的线A-A'和线B-B'截取的剖视图。
为了描述的简洁，下面的讨论可以省略与上面讨论的三维半导体存储器装置的技术特征相同的技术特征。
参照图6、图7A以及图7B，多个介电图案105可以被设置在基底100上。介电图案105可以具有在第一方向D1上延伸的线性形状并且可以在第二方向D2上彼此分隔开。如图7B中所示，介电图案105可以局部地设置在第二共源极结构CSS2与基底100之间。因此，第二竖直沟道结构VS2可以穿透堆叠结构ST并且可以与基底100的顶表面连接。例如，可以不在第二竖直沟道结构VS2与基底100之间设置介电图案105。
图8示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的平面图。图9A和图9B示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的分别沿图8的线A-A'和线B-B'截取的剖视图。
为了描述的简洁，下面的讨论可以省略与上面讨论的三维半导体存储器装置的技术特征相同的技术特征。
参照图8、图9A和图9B，第二共源极结构CSS2可以在第二方向D2上具有比第一共源极结构CSS1在第二方向D2上的宽度小的宽度。在单元阵列区域CAR上彼此相邻的堆叠结构ST之间(例如，第一堆叠结构ST1与第二堆叠结构ST2之间)的距离d1可以比在连接区域CNR上彼此相邻的堆叠结构ST之间(例如，第一堆叠结构ST1与第二堆叠结构ST2之间)的距离d2大。第二共源极塞CSP2可以在第二方向D2上具有比第一共源极塞CSP1在第二方向D2上的宽度w1小的宽度w2。在一些示例实施例中，第二介电间隔件SP2可以保留在第二共源极塞CSP2下方。在这样的情况下，第二共源极塞CSP2可以有效地与基底100绝缘。这将参照图17A至图17C进一步详细讨论。
图10示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的平面图。图11示出了示出根据发明构思的一些示例实施例的三维半导体存储器装置的沿图10的线A-A'和线B-B'截取的剖视图。
为了描述的简洁，下面的讨论可以省略与上面讨论的三维半导体存储器装置的技术特征相同的技术特征。
参照图10和图11，电极连接件ECP可以设置在堆叠结构ST之间。例如，电极连接件ECP可以设置在第一堆叠结构ST1与第二堆叠结构ST2之间。电极连接件ECP可以将第一堆叠结构ST1和第二堆叠结构ST2彼此连接。电极连接件ECP可以例如设置在连接区域CNR上。
例如，电极连接件ECP可以水平地连接位于距基底100同一水平处的电极EL。电极连接件ECP也可以水平地连接位于距基底100同一水平处的绝缘层ILD。电极连接件ECP可以向第一堆叠结构ST1和第二堆叠结构ST2中位于同一水平处的电极EL提供同一电位。在一些示例实施例中，第二共源极结构CSS2中的至少一个可以被电极连接件ECP分离。例如，第二共源极结构CSS2中的至少一个可以包括隔着电极连接件ECP在第一方向D1上彼此分隔开的多个第二共源极塞CSP2。此外，第二源极结构CSS2中的至少一个可以包括围绕相应的第二共源极塞CSP2的多个第二介电间隔件SP2。
图12A、图13A、图14A、图15A和图16A示出了示出根据发明构思的一些示例实施例的制造三维半导体存储器装置的方法的平面图。图12B、图13B、图14B、图15B和图16B分别示出了沿图12A、图13A、图14A、图15A和图16A的线A-A'截取的剖视图。图12C、图13C、图14C、图15C和图16C分别示出了沿着图12A、图13A、图14A、图15A和图16A的线B-B'截取的剖视图。图12D、图13D、图14D、图15D和图16D分别示出了沿着图12A、图13A、图14A、图15A和图16A的线C-C'以及线D-D'截取的剖视图。图17A、图17B和图17C示出了分别示出根据发明构思的一些示例实施例的制造三维半导体存储器装置的方法的各自示出图16B和图16C的部分P3和P4的剖视图。
参照图12A至图12D，可以在基底100上形成成型结构110，可以形成第一竖直沟道结构VS1和第二竖直沟道结构VS2以穿透成型结构110。
可以在基底100上形成介电图案105。介电图案105的形成可以包括在基底100的连接区域CNR上形成沟槽T，以及用绝缘材料填充沟槽T。基底100可以具有单晶结构或多晶结构并且可以包括硅。基底100可以掺杂有第一导电性的杂质。第一导电性可以是例如P型。
在一些示例实施例中，可以在基底100的连接区域CNR上完全形成介电图案105。可选择地，可以在基底100的连接区域CNR上部分地形成介电图案105。当在基底100的连接区域CNR上部分地形成介电图案105时，介电图案105可以具有如上面参照图6、图7A和图7B讨论的线性形状。
可以在基底100的连接区域CNR上并且也可以在基底100的单元阵列区域CAR上形成成型结构110。成型结构110的形成可以包括在基底100的整个表面上形成牺牲层SL和绝缘层ILD竖直地且交替地堆叠的薄层结构，然后对薄层结构执行修整工艺。修整工艺可以使成型结构110在连接区域CNR上具有阶梯结构。在形成成型结构110之后，可以在基底100的整个表面上形成平坦化介电层150。平坦化介电层150可以具有基本平坦的顶表面并且可以由相对于牺牲层SL具有蚀刻选择性的绝缘材料形成。在形成成型结构110之前，可以在基底100的整个表面上形成缓冲介电层111。
可以形成第一竖直沟道结构VS1和第二竖直沟道结构VS2。可以在穿透成型结构110和平坦化介电层150并且暴露基底100的第一竖直孔VH1中形成第一竖直沟道结构VS1和第二竖直沟道结构VS2。
例如，可以通过对成型结构110和平坦化的介电层150执行各向异性蚀刻工艺来形成第一竖直孔VH1。当形成第一竖直孔VH1时，可以对基底100的在单元阵列区域CAR上的顶表面进行过度蚀刻。因此，可以使基底100的暴露于第一竖直孔VH1的顶表面凹入到特定的深度。当执行各向异性蚀刻工艺时，基底100和介电图案105可以在蚀刻速率方面彼此不同。因此，第一竖直孔VH1在连接区域CNR上的底表面可以位于比第一竖直孔VH1在单元阵列区域CAR上的底表面的水平低的水平处。
可以通过执行其中将暴露于第一竖直孔VH1的基底100用作种子层的选择性外延生长(SEG)工艺来形成第一下半导体图案LSP1和第二下半导体图案LSP2以填充第一竖直孔VH1的一部分。可以在第一竖直孔VH1的剩余部分中形成第一竖直介电图案VP1和第二竖直介电图案VP2、第一上半导体图案USP1和第二上半导体图案USP2以及第一掩埋介电图案VI1和第二掩埋介电图案VI2。可以将第一下半导体图案LSP1和第二下半导体图案LSP2形成为具有填充第一竖直孔VH1的下部分的柱形状。可选择地，可以不形成第一下半导体图案LSP1和第二下半导体图案LSP2。可以在每个第一上半导体图案USP1的顶端上形成位线导电垫PAD1，可以在每个第二上半导体图案USP2的顶端上形成虚设导电垫PAD2。
参照图13A至图13D，可以在平坦化介电层150上形成第一层间介电层160，第一层间绝缘层160覆盖第一竖直沟道结构VS1和第二竖直沟道结构VS2的顶表面。可以形成一个或更多个竖直介电结构IP以穿透第一层间介电层160、平坦化介电层150和成型结构110。
例如，可以形成第二竖直孔VH2以穿透第一层间介电层160、平坦化介电层150和成型结构110。可以执行各向异性蚀刻工艺以形成第二竖直孔VH2。第二竖直孔VH2可以暴露基底100的沟槽T的底表面和内表面。可以在第二竖直孔VH2中形成竖直介电结构IP。竖直介电结构IP可以由相对于牺牲层SL具有蚀刻选择性的绝缘材料形成。
参照图14A至图14D，可以形成分离沟槽WT，并且可以去除牺牲层SL。在形成分离沟槽WT之前，第二层间介电层170可以形成在第一层间介电层160上并且可以覆盖竖直介电结构IP的顶表面。
例如，可以形成分离沟槽WT以穿透第一层间介电层160、第二层间介电层170、平坦化介电层150和成型结构110，同时暴露基底100。分离沟槽WT的形成可以包括在第二层间介电层170上形成限定分离沟槽WT的平面位置的掩模图案(未示出)，以及然后使用掩模图案作为蚀刻掩模来各向异性地蚀刻成型结构110。分离沟槽WT可以在第一方向D1上延伸并且可以在与第一方向D1交叉的第二方向D2上彼此分隔开。
分离沟槽WT中的每个可以包括位于单元阵列区域CAR上的第一分离沟槽WT1和位于连接区域CNR上的第二分离沟槽WT2。第一分离沟槽WT1和第二分离沟槽WT2可以隔着竖直介电结构IP在第一方向D1上彼此分隔开。可以使基底100的暴露于第一分离沟槽WT1的顶表面凹入到特定深度。当过度蚀刻基底100的顶表面时，可以蚀刻暴露于第二分离沟槽WT2的介电图案105。因为基底100和介电图案105的蚀刻速率不同，所以第二分离沟槽WT2可以具有位于比第一分离沟槽WT1的底表面的水平低的水平处的底表面。
可以通过去除其侧壁暴露于分离沟槽WT的牺牲层SL来在绝缘层ILD之间形成栅极区域GR。例如，栅极区域GR可以是从其去除牺牲层SL的区域。栅极区域GR可以部分地暴露第一竖直沟道结构VS1和第二竖直沟道结构VS2的侧壁。
参照图15A至图15D，可以在第一下半导体图案LSP1的暴露于栅极区域GR中的最下面的栅极区域GR的侧壁上形成栅极介电层15。可以通过在包括氧原子的气氛下执行热处理工艺来形成栅极介电层15。因此，可以使第一下半导体图案LSP1的暴露于栅极区域GR的侧壁被热氧化以形成栅极介电层15。
可以通过在形成有栅极区域GR的成型结构110上顺序地沉积水平介电层、阻挡金属层和金属层，然后各向异性地蚀刻沉积在分离沟槽WT的内壁上的阻挡金属层和金属层来在栅极区域GR中形成电极EL。水平介电层可以包括与数据存储层的一部分对应的氧化硅层和/或高k介电层。阻挡金属层可以包括诸如TiN、TaN或WN的金属氮化物层。金属层可以包括诸如W、Al、Ti、Ta、Co或Cu的金属。水平介电层可以形成为设置在栅极区域GR中的每个中的水平介电图案HP中。
因为成型结构110的牺牲层SL被电极EL代替，所以可以将堆叠结构ST形成为包括如参照图2和图3A所讨论的竖直地且交替地堆叠的电极EL和绝缘层ILD。
可以在堆叠结构ST之间的基底100中形成共源极区CSR。介电图案105可以在连接区域CNR上覆盖基底100，因此可以选择性地在基底100的单元阵列区域CAR上形成共源极区CSR。共源极区CSR可以在第一方向D1上平行地延伸并且可以在第二方向D2上彼此分隔开。可以通过用其导电性与基底100的导电性不同的杂质掺杂基底100来形成共源极区CSR。
参照图16A至图16D，可以形成第一介电间隔件SP1和第二介电间隔件SP2以覆盖分离沟槽WT的内壁。可以在第一分离沟槽WT1中形成第一介电间隔件SP1。可以在第二分离沟槽WT2中形成第二介电间隔件SP2。第一介电间隔件SP1和第二介电间隔件SP2的形成可以包括在形成有堆叠结构ST的基底100上沉积间隔件层以具有均匀的厚度，以及对间隔件层执行回蚀工艺以暴露共源极区CSR。间隔件层可以由绝缘材料形成。间隔件层可以包括例如氧化硅、氮化硅、氮氧化硅或具有低介电常数的低k介电材料。
可以在形成有第一介电间隔件SP1和第二介电间隔件SP2的分离沟槽WT中形成第一共源极塞CSP1和第二共源极塞CSP2。可以在形成有第一介电间隔件SP1的第一分离沟槽WT1中形成第一共源极塞CSP1。第一共源极塞CSP1可以穿透第一介电间隔件SP1并且与基底100的共源极区CSR接触。可以在形成有第二介电间隔件SP2的第二分离沟槽WT2中形成第二共源极塞CSP2。第二共源极塞CSP2可以穿透第二介电间隔件SP2并且与基底100的沟槽T中的介电图案105接触。
在一些示例实施例中，如图17A至图17C中所示，共源极结构CSS可以形成为使第二介电间隔件SP2位于第二共源极塞CSP2下方。
例如，如图17A中所示，可以在第一分离沟槽WT1中形成第一间隔件层PSP1。可以在第二分离沟槽WT2中形成第二间隔件层PSP2。第一间隔件层PSP1和第二间隔件层PSP2中的每个可以是间隔件层的共形地形成在分离沟槽WT的内壁上的部分。第二分离沟槽WT2的底表面可以具有比第一分离沟槽WT1的底表面的宽度小的宽度。因此，第二间隔件层PSP2可以具有其厚度t2比第一间隔件层PSP1的下部段的厚度t1大的下部段。
如图17B中所示，第一间隔件层PSP1和第二间隔件层PSP2可以经受回蚀工艺以形成第一介电间隔件SP1和第二介电间隔件SP2。当执行回蚀刻工艺时，由于第一间隔件层PSP1的下部段与第二间隔件层PSP2的下部段之间的厚度差，可以不穿透第二间隔件层PSP2的下部段，或者可以不完全去除第二间隔件层PSP2的下部段。例如，位于连接区域CNR上的介电图案105可以不被第二间隔件层PSP2暴露。
如图17C中所示，可以分别在第一分离沟槽WT1和第二分离沟槽WT2中形成第一共源极塞CSP1和第二共源极塞CSP2。第二共源极塞CSP2可以不穿透第二介电间隔件SP2并且可以具有与介电图案105分隔开的底表面。在一些示例实施例中，如参照图8、图9A和图9B所讨论的，第二分离沟槽WT2可以在第二方向D2上具有比第一分离沟槽WT1在第二方向D2上的宽度小的宽度，因此，第二介电间隔件SP2可以容易得保留在第二共源极塞CSP2下方。
根据发明构思，三维半导体存储器装置可以设置为具有提高的可靠性和集成度。此外，当操作擦除模式或编程模式时，可以能够限制和/或防止由共源极塞与字线之间的电压差引起的故障的发生。
虽然已经结合附图中示出的一些示例实施例描述了发明构思，但是本领域技术人员将理解的是，在不脱离发明构思的技术精神和必要特征的情况下可以做出各种改变和修改。对本领域技术人员将明显的是，在不脱离发明构思的范围和精神的情况下，可以对其做出各种代替、修改和变化。

Claims (20)

1.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
基底，包括单元阵列区域和连接区域；
第一堆叠结构和第二堆叠结构，在基底上彼此相邻，第一堆叠结构和第二堆叠结构中的每个包括交替地堆叠在基底上的多个绝缘层和多个电极；
第一共源极塞，在单元阵列区域上位于第一堆叠结构与第二堆叠结构之间，第一共源极塞电连接到基底；
第二共源极塞，在连接区域上位于第一堆叠结构与第二堆叠结构之间，第二共源极塞与基底分隔开，并且在擦除模式和编程模式期间电浮置；以及
竖直介电结构，位于第一共源极塞与第二共源极塞之间。
2.根据权利要求1所述的三维半导体存储器装置，其中，
第一堆叠结构和第二堆叠结构在与基底的顶表面平行的第一方向上延伸，
第一堆叠结构和第二堆叠结构在与第一方向交叉的第二方向上彼此分隔开，
第一共源极塞和第二共源极塞在第一方向上延伸，并且
第一共源极塞和第二共源极塞中的每个面对第一堆叠结构的侧表面和第二堆叠结构的侧表面。
3.根据权利要求2所述的三维半导体存储器装置，其中，第一共源极塞和第二共源极塞在第一方向上隔着竖直介电结构彼此分隔开。
4.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
多个竖直沟道结构，穿透第一堆叠结构和第二堆叠结构；以及
位线，将所述多个竖直沟道结构彼此连接，其中，
第一共源极塞位于位线下方。
5.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
介电图案，填充基底中的沟槽，其中，
介电图案的至少一部分位于第二共源极塞与基底之间。
6.根据权利要求5所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
介电间隔件，围绕第二共源极塞，其中，
介电间隔件的一部分位于第二共源极塞的底表面下方。
7.根据权利要求1所述的三维半导体存储器装置，其中，竖直介电结构的底表面位于比第一共源极塞的底表面和第二共源极塞的底表面的水平低的水平处。
8.根据权利要求1所述的三维半导体存储器装置，其中，竖直介电结构的顶表面位于比第一共源极塞的顶表面和第二共源极塞的顶表面的水平低的水平处。
9.根据权利要求1所述的三维半导体存储器装置，其中，第二共源极塞的底表面位于比第一共源极塞的底表面的水平低的水平处。
10.根据权利要求1所述的三维半导体存储器装置，其中，
第一堆叠结构和第二堆叠结构在与基底的顶表面平行的第一方向上延伸，
第一堆叠结构和第二堆叠结构在与第一方向交叉的第二方向上彼此分隔开，
第二共源极塞的顶表面的在第二方向上的宽度比第一共源极塞的顶表面的在第二方向上的宽度小。
11.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
电极连接件，位于第一堆叠结构与第二堆叠结构之间，其中，
电极连接件将第一堆叠结构的电极连接到第二堆叠结构的电极，并且
电极连接件穿过第二共源极塞走向。
12.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
基底；
介电图案，位于基底中；
堆叠结构，位于基底上，堆叠结构包括交替地堆叠在基底上的多个绝缘层和多个电极；
多个竖直沟道结构，穿透堆叠结构；
第一共源极塞，位于所述多个竖直沟道结构之间，第一共源极塞电连接到基底；
多个接触塞，连接到所述多个电极；以及
第二共源极塞，第二共源极塞与第一共源极塞绝缘，并且位于所述多个接触塞之间，
第二共源极塞隔着介电图案与基底分隔开，并且在擦除模式和编程模式期间电浮置。
13.根据权利要求12所述的三维半导体存储器装置，其中，第一共源极塞和第二共源极塞中的每个具有穿过堆叠结构走向的板形形状。
14.根据权利要求12所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
位线，将所述多个竖直沟道结构彼此连接，其中，
第一共源极塞位于位线下方。
15.根据权利要求12所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
竖直介电结构，位于第一共源极塞与第二共源极塞之间，其中，
竖直介电结构的顶表面位于比第一共源极塞的顶表面和第二共源极塞的顶表面的水平低的水平处，并且
竖直介电结构的底表面位于比第一共源极塞的底表面和第二共源极塞的底表面的水平低的水平处。
16.根据权利要求12所述的三维半导体存储器装置，其中，第二共源极塞的底表面位于比第一共源极塞的底表面的水平低的水平处。
17.根据权利要求12所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
介电间隔件，至少位于第二共源极塞的侧表面上。
18.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
基底，包括单元阵列区域和连接区域，基底具有位于连接区域上的沟槽；
介电图案，填充沟槽；
堆叠结构，位于单元阵列区域和连接区域上，堆叠结构包括交替地堆叠的多个绝缘层和多个电极；
竖直沟道结构，位于基底的单元阵列区域上，竖直沟道结构穿透单元阵列区域上的堆叠结构并且连接到基底；
接触塞，位于连接区域上，接触塞连接到基底的连接区域；
第一共源极塞，位于基底的单元阵列区域上，第一共源极塞位于堆叠结构的侧面上；以及
第二共源极塞，位于连接区域上，第二共源极塞位于堆叠结构的侧面上，其中，
第一共源极塞电连接到基底，并且
第二共源极塞隔着介电图案与基底分隔开，并且在擦除模式和编程模式期间电浮置。
19.根据权利要求18所述的三维半导体存储器装置，其中，在堆叠结构的侧表面上，第一共源极塞和第二共源极塞在平行于基底的顶表面的方向上延伸。
20.根据权利要求18所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
竖直介电结构，位于第一共源极塞与第二共源极塞之间，
其中，在堆叠结构的侧表面上，竖直介电结构在与基底的顶表面垂直的方向上延伸。
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