KR20220093687A - 수직형 메모리 장치 - Google Patents

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Abstract

수직형 메모리 장치는, 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되면서 적층되고 상기 기판의 상부면과 평행한 제1 방향으로 연장되고 상기 제1 방향의 가장자리가 계단 형상을 가지는 게이트 패턴들과, 상기 게이트 패턴들 사이에 구비되는 절연막을 포함하는 셀 적층 구조물이 구비된다. 각각의 게이트 패턴들의 계단부를 통과하면서 상기 셀 적층 구조물을 관통하고, 컵 형상의 제1 스페이서막과, 상기 제1 스페이서막의 외측벽을 둘러싸는 링 형상을 갖는 제1 금속 패턴들과, 상기 제1 스페이서막 상에 상기 제1 스페이서막의 내부 공간을 채우는 제2 금속 패턴들을 포함하는 지지 구조물이 구비된다. 그리고, 상기 게이트 패턴들의 계단부의 상부면 상에 각각 셀 콘택 플러그가 구비된다. 각각의 제1 금속 패턴들은 각각의 게이트 패턴들과 동일한 수직 레벨에 배치되고, 각각의 제1 금속 패턴들의 측벽은 각각의 상기 게이트 패턴들의 측벽과 서로 인접하게 배치될 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다. 보다 상세하게는, 안정된 구조를 가지는 수직형 메모리 장치에 관한 것이다.
최근, 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에 포함되는 상기 메모리 셀들의 적층 수가 증가되면서, 상기 메모리 셀들이 안정적인 구조를 갖도록 형성하는 것이 용이하지 않다.
본 발명의 일 과제는 안정된 구조를 갖는 수직형 메모리 장치를 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는, 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되면서 적층되고 상기 기판의 상부면과 평행한 제1 방향으로 연장되고 상기 제1 방향의 가장자리가 계단 형상을 가지는 게이트 패턴들과, 상기 게이트 패턴들 사이에 구비되는 절연막을 포함하는 셀 적층 구조물이 구비된다. 각각의 게이트 패턴들의 계단부를 통과하면서 상기 셀 적층 구조물을 관통하고, 컵 형상의 제1 스페이서막과, 상기 제1 스페이서막의 외측벽을 둘러싸는 링 형상을 갖는 제1 금속 패턴들과, 상기 제1 스페이서막 상에 상기 제1 스페이서막의 내부 공간을 채우는 제2 금속 패턴들을 포함하는 지지 구조물이 구비된다. 그리고, 상기 게이트 패턴들의 계단부의 상부면 상에 각각 셀 콘택 플러그가 구비된다. 각각의 제1 금속 패턴들은 각각의 게이트 패턴들과 동일한 수직 레벨에 배치되고, 각각의 제1 금속 패턴들의 측벽은 각각의 상기 게이트 패턴들의 측벽과 서로 인접하게 배치될 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는, 제1 영역, 제2 영역 및 제3 영역을 포함하는 기판 상에 회로 패턴이 구비된다. 상기 제1 및 제2 영역 상에 위치하는 회로 패턴 상에, 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격되면서 적층되고 상기 기판의 상부면과 평행한 제1 방향으로 연장되고 상기 제1 방향의 가장자리가 계단 형상을 가지는 게이트 패턴들과, 상기 게이트 패턴들 사이에 구비되는 절연막을 포함하는 셀 적층 구조물이 구비된다. 상기 제1 영역 상의 상기 셀 적층 구조물을 관통하는 채널 구조물들이 구비된다. 상기 제2 영역 상의 상기 셀 적층 구조물을 관통하고, 각각의 게이트 패턴들의 계단부를 통과하고, 컵 형상의 제1 스페이서막과, 상기 제1 스페이서막의 외측벽을 둘러싸는 링 형상을 갖는 제1 금속 패턴들과, 상기 제1 스페이서막 상에 상기 제1 스페이서막의 내부 공간을 채우는 제2 금속 패턴들을 포함하는 지지 구조물이 구비된다. 상기 셀 적층 구조물과 이격되도록 배치되고, 상기 수직 방향으로 연장되어 상기 회로 패턴과 전기적으로 연결되는 관통 비아 콘택이 구비된다. 각각의 상기 게이트 패턴들의 계단부의 상부면 상에 셀 콘택 플러그이 구비된다. 그리고, 상기 게이트 패턴들의 표면을 둘러싸는 블록킹막이 구비된다. 각각의 제1 금속 패턴들은 각각의 게이트 패턴들과 동일한 수직 레벨에 배치되고, 서로 인접하는 상기 제1 금속 패턴의 측벽과 상기 게이트 패턴의 측벽 사이에는 상기 블록킹막이 개재된다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는, 제1 영역, 제2 영역 및 제3 영역을 포함하는 기판 상에 회로 패턴이 구비된다. 상기 제1 및 제2 영역 상에 위치하는 회로 패턴 상에, 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격되면서 적층되고 상기 기판의 상부면과 평행한 제1 방향으로 연장되고 상기 제1 방향의 가장자리가 계단 형상을 가지는 게이트 패턴들과, 상기 게이트 패턴들 사이에 구비되는 제1 절연막을 포함하는 하부 셀 적층 구조물이 구비된다. 상기 하부 셀 적층 구조물 상에 구비되고, 상기 수직 방향을 따라 서로 이격되면서 적층되고 상기 기판의 상부면과 평행한 제1 방향으로 연장되고 상기 제1 방향의 가장자리가 계단 형상을 가지는 게이트 패턴들과, 상기 게이트 패턴들 사이에 구비되는 제2 절연막을 포함하는 상부 셀 적층 구조물이 구비된다. 상기 제1 영역 상의 상기 하부 셀 적층 구조물 및 상부 셀 적층 구조물을 관통하고, 상기 하부 셀 적층 구조물 및 상부 셀 적층 구조물의 경계에서 절곡된 부위를 포함하는 채널 구조물들이 구비된다. 상기 제2 영역 상의 상기 셀 적층 구조물을 관통하고, 각각의 게이트 패턴들의 계단부를 통과하고, 컵 형상의 제1 스페이서막과, 상기 제1 스페이서막의 외측벽을 둘러싸는 링 형상을 갖는 제1 금속 패턴들과, 상기 제1 스페이서막 상에 상기 제1 스페이서막의 내부 공간을 채우는 제2 금속 패턴들을 포함하는 지지 구조물이 구비된다. 상기 셀 적층 구조물과 측방으로 이격되도록 배치되고, 상기 수직 방향으로 연장되어 상기 회로 패턴과 전기적으로 연결되고, 상기 제2 금속 패턴과 동일한 물질을 포함하는 관통 비아 콘택이 구비된다. 각각의 상기 게이트 패턴들의 계단부의 상부면 상에 구비되는 셀 콘택 플러그를 포함한다. 각각의 제1 금속 패턴들은 각각의 게이트 패턴들과 동일한 수직 레벨에 배치된다.
예시적인 실시예들에 따르면, 상기 지지 구조물을 포함함으로써, 안정된 구조를 갖는 수직형 메모리 장치를 제공할 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 2a 및 도 3a는 각각 예시적인 실시예에 따른 수직형 메모리 장치의 계단부 및 관통 비아홀 부위를 확대 도시한 단면도이다.
도 2b 및 도 3b는 각각 예시적인 실시예에 따른 수직형 메모리 장치의 계단부를 수평 방향으로 절단하였을 때의 평면도이다.
도 4a는 예시적인 실시예들에 따른 수직형 메모리 장치의 계단부를 확대 도시한 단면도이다.
도 4b는 예시적인 실시예에 따른 수직형 메모리 장치의 계단부를 수평 방향으로 절단하였을 때의 평면도이다.
도 5는 예시적인 실시예들에 따른 수직형 메모리 장치의 계단부를 수평 방향으로 절단하였을 때의 평면도이다.
도 6 내지 도 25는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 26은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 27는 예시적인 실시예에 따른 수직형 메모리 장치의 계단부 및 관통 비아홀 부위를 확대 도시한 단면도이다.
도 28은 본 발명의 예시적인 실시예에 따른 반도체 소자를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 29는 본 발명의 예시적인 실시예에 따른 반도체 소자를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 30 및 도 31은 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 도 2a 및 도 3a는 각각 예시적인 실시예에 따른 수직형 메모리 장치의 계단부 및 관통 비아홀 부위를 확대 도시한 단면도이다. 도 2b 및 도 3b는 각각 예시적인 실시예에 따른 수직형 메모리 장치의 계단부를 수평 방향으로 절단하였을 때의 평면도이다.
이하에서는, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다. 상기 기판 상면에 실질적으로 수직한 방향을 수직 방향으로 정의한다.
도 1, 도 2a 및 도 3a를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 회로 패턴, 상기 회로 패턴 상에 형성된 메모리 셀들 및 상기 회로 패턴과 상기 메모리 셀들을 전기적으로 연결하는 배선들을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
상기 기판(100)은 제1 내지 제3 영역(A, B, C)을 포함할 수 있다. 상기 제1 및 제2 영역(A, B)은 메모리 셀 영역일 수 있다. 즉, 상기 제1 영역(A)은 메모리 셀 어레이가 형성되는 영역이고, 상기 제2 영역(B)은 상기 메모리 셀 어레이로부터 연장되는 연장 영역일 수 있다. 상기 제2 영역(B)은 게이트 패턴들의 셀 패드들이 형성되는 영역일 수 있다. 상기 제3 영역(C)은 하부의 주변 회로들과 연결되는 관통 비아 콘택들이 형성되는 영역일 수 있다. 상기 각 제1 내지 제3 영역(A, B, C)은 상기 기판(100) 상부면 및 상기 기판(100) 상부면으로부터 수직 방향으로 연장되는 부위의 영역을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 씨오피(Cell Over Peri: COP) 구조를 가질 수 있다. 즉, 메모리 셀을 구동시키는 주변 회로들이 메모리 셀 하부의 기판(100) 상에 형성될 수 있다.
상기 회로 패턴은 하부 트랜지스터들(104), 하부 콘택 플러그들(106), 하부 배선들(108) 등을 포함할 수 있다. 예시적인 실시예에서, 상기 하부 콘택 플러그(106) 및 하부 배선(108)은 다층으로 형성될 수 있다.
상기 기판(100) 상에는 상기 회로 패턴들을 덮는 하부 층간 절연막(110)이 구비될 수 있다. 상기 하부 콘택 플러그들(106)은 상기 하부 트랜지스터(104)의 불순물 영역들 및/또는 게이트와 접촉할 수 있다.
상기 하부 배선들(108) 중의 일부는 이 후에 설명하는 관통 비아 콘택(288)과 연결되기 위한 하부 패드 패턴(108a)으로 제공될 수 있다. 예시적인 실시예에서, 상기 하부 패드 패턴(108a)은 상기 하부 배선들(108) 중에서 최상부에 위치할 수 있다.
예시적인 실시예에서, 상기 하부 패드 패턴들(108a)은 상기 제3 영역(C)에 구비될 수 있다. 일부 예시적인 실시예에서, 도시하지는 않았지만, 상기 관통 비아 콘택(288)은 제1 및 제2 영역(A, B)에도 형성될 수 있으며, 이 경우 상기 하부 패드 패턴들(108a)은 상기 제1 및 제2 영역(A, B)에도 구비될 수 있다.
상기 하부 층간 절연막(110) 상에는 베이스 패턴(116)이 구비될 수 있다. 예시적인 실시예들에 있어서, 상기 베이스 패턴(116)은 제1 영역(A) 및 제2 영역(B)에 위치할 수 있다. 상기 베이스 패턴(116)은 예를 들어, 폴리실리콘층 또는 단결정 실리콘층을 포함할 수 있다.
상기 제3 영역(C)의 하부 층간 절연막(110) 상에는 베이스 절연막(118)이 구비될 수 있다. 상기 베이스 절연막(118)은 예를들어, 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 베이스 패턴(116) 및 베이스 절연막(118)의 상부면은 실질적으로 동일한 평면에 위치할 수 있다.
상기 베이스 패턴(116) 상에는 복수의 메모리 셀들이 형성될 수 있다. 이하에서, 상기 복수의 메모리 셀들을 포함하는 구조물을 셀 적층 구조물이라 하면서 설명한다. 상기 셀 적층 구조물은 상기 제1 방향으로 연장될 수 있다. 복수의 셀 적층 구조물은 상기 제2 방향으로 배치될 수 있다. 상기 셀 적층 구조물들 사이에는 제1 방향으로 연장되는 제1 개구(도시안됨)가 형성될 수 있다. 상기 제 1 개구는 워드 라인 컷 영역일 수 있다.
이하에서는, 하나의 셀 적층 구조물에 대해 설명한다. 상기 셀 적층 구조물은 채널 연결 패턴(211), 지지막(212) 및 셀 구조물을 포함할 수 있다.
상기 베이스 패턴(116) 상에는 상기 채널 연결 패턴(211) 및 상기 지지막(212)이 구비될 수 있다. 상기 채널 연결 패턴(211) 및 지지막(212)은 예를들어, 폴리실리콘을 포함할 수 있다.
상기 지지막(212) 상에는 상기 셀 구조물이 구비될 수 있다. 상기 셀 구조물은 하부 구조물 및 상부 구조물을 포함하고, 상기 하부 구조물 상에 상기 상부 구조물이 적층될 수 있다. 상기 하부 구조물은 제1 절연막(220) 및 게이트 패턴(297)이 번갈아 반복 적층되고, 상기 상부 구조물은 제2 절연막(240) 및 게이트 패턴(297)이 번갈아 반복 적층될 수 있다.
상기 제1 절연막(220) 및 제2 절연막(240)은 예를들어, 실리콘 산화물을 포함할 수 있다. 도 2a 및 도 3a에 도시된 것과 같이, 상기 게이트 패턴(297)은 제3 베리어 금속 패턴(295) 및 게이트 도전 패턴(296)을 포함할 수 있다. 상기 제3 베리어 금속 패턴(295)은 상기 게이트 도전 패턴(296)의 표면 상에 구비될 수 있다.
예시적인 실시예에서, 상기 게이트 도전 패턴(296)은 텅스텐과 같은 금속 물질을 포함할 수 있다. 또한, 상기 제3 베리어 금속 패턴(295)은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다.
상기 게이트 패턴(297)의 표면 상에는 제2 블록킹막 패턴(292)이 구비될 수 있다. 상기 제2 블록킹막 패턴(292)은 금속 산화물을 포함할 수 있고, 예를들어 알루미늄 산화물을 포함할 수 있다.
상기 제2 영역(B)에 위치하는 상기 셀 구조물의 제1 방향의 가장자리는 계단 형상을 가질 수 있다.
이하에서, 계단 형상을 가지는 구조물에서, 계단부는 상부층 계단에 의해 커버되지 않아 외부로 노출되는 부위를 지칭한다. 상기 계단 형상을 가지는 구조물에서, 연장부는 상부층 계단에 의해 커버되어 외부로 노출되지 않는 부위를 지칭한다.
상기 제2 영역(B)의 셀 구조물에서, 상기 제1 방향의 가장자리에 위치하는 게이트 패턴(297)의 계단부의 상부면은 이와 연결된 상기 게이트 패턴(297)의 연장부의 상부면보다 높게 위치할 수 있다. 상기 제2 영역의 셀 구조물에서, 상기 게이트 패턴(297)의 계단부의 하부면과 이와 연결된 상기 게이트 패턴(297)의 연장부의 하부면은 실질적으로 동일한 평면에 위치할 수 있다. 따라서, 상기 제2 영역의 셀 구조물에서, 상기 게이트 패턴(297)의 계단부의 수직 두께는 이와 연결된 상기 게이트 패턴(297)의 연장부의 수직 두께보다 더 클 수 있다.
상기 셀 구조물을 덮는 제1 층간 절연막(230) 및 제2 층간 절연막(250)이 구비될 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 층간 절연막(230, 250)은 상기 셀 구조물의 계단부를 덮을 수 있다. 상기 제1 층간 절연막(230)은 하부 구조물의 계단부를 덮고, 상기 제2 층간 절연막(250)은 상기 상부 구조물의 계단부를 덮을 수 있다. 상기 제1 및 제2 층간 절연막(230, 250)은 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 제1 영역의 셀 구조물, 지지막(212) 및 채널 연결 패턴(211)을 관통하여 상기 베이스 패턴(116)의 상부를 노출하는 채널홀들(254)이 구비될 수 있다. 상기 채널홀(254)은 상기 하부 구조물, 지지막(212) 및 채널 연결 패턴(211)을 관통하는 하부 채널홀과, 상기 상부 구조물을 관통하고 상기 하부 채널홀과 연통하는 상부 채널홀을 포함할 수 있다. 상기 하부 채널홀 및 상부 채널홀은 각각 상부 직경보다 하부 직경이 작고, 상부로부터 하부로 갈수록 직경이 점차 감소되도록 측벽 경사를 가질 수 있다. 예시적인 실시예에서, 상기 하부 채널홀의 상부 직경은 상기 상부 채널홀의 하부 직경보다 더 클 수 있다. 따라서, 상기 하부 채널홀 및 상부 채널홀은 경계 부위에서 절곡되는 형상을 가질 수 있다.
상기 채널홀(254)의 내부에는 채널 구조물(268a)이 구비될 수 있다. 상기 채널 구조물은 상기 제1 영역에 형성되므로, 상기 셀 적층 구조물을 관통하면서 상기 게이트 패턴의 계단부는 통과하지 않을 수 있다. 상기 채널 구조물(268a)은 상기 상, 하부 구조물 사이의 경계 부위에서 절곡된 형상을 가질 수 있다.
상기 채널 구조물(268a)은 전하 저장 구조물(260a), 채널(262), 매립 절연 패턴(264) 및 캡핑 패턴(266)을 포함할 수 있다.
일 예로, 상기 채널(262)은 상기 베이스 패턴(116) 상부까지 연장되고, 컵 형상을 가질 수 있다. 상기 전하 저장 구조물(260a)은 상기 채널(262)의 외측벽을 둘러싸는 형상을 가질 수 있다. 상기 전하 저장 구조물(260a)은 상기 채널(262)의 외측벽으로부터 순차적으로 적층된 터널 절연 패턴, 전하 저장 패턴 및 제1 블록킹막 패턴을 포함할 수 있다. 상기 제1 블록킹막 패턴은 상기 제2 블록킹막 패턴(292)과 접촉할 수 있다.
상기 채널 연결 패턴(211)은 상기 채널(262)의 하부와 직접 접촉할 수 있다. 그러므로, 상기 채널 연결 패턴(211)에 의해 상기 채널홀들(254) 내의 채널(262)들이 서로 전기적으로 연결될 수 있다. 상기 전하 저장 구조물(260a)은 상기 채널 연결 패턴(211)의 상부 및 하부에 형성될 수 있고, 상기 채널 연결 패턴(211) 부위에서 상, 하부가 절단되는 형상을 가질 수 있다.
상기 채널(262)은 예를들어, 폴리실리콘을 포함할 수 있다. 상기 터널 절연 패턴은 예를들어, 실리콘 산화물을 포함할 수 있다. 상기 전하 저장 패턴은 예를들어, 실리콘 질화물을 포함할 수 있다. 상기 제1 블록킹막 패턴은 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 매립 절연 패턴(164)은 상기 채널(262)에 의해 형성되는 내부 공간을 채우도록 필러(pillar) 형상을 가질 수 있다. 상기 캡핑 패턴(266)은 상기 매립 절연 패턴(264) 및 채널(262) 상에 형성되고, 폴리실리콘을 포함할 수 있다. 상기 캡핑 패턴(266)의 저면은 최상부의 게이트 패턴(297)의 상부면보다 높게 위치할 수 있다. 예시적인 실시예에서, 상기 캡핑 패턴(266)의 상부면은 상기 제2 층간 절연막(250) 상부면과 동일한 평면에 위치할 수 있다.
상기 셀 구조물, 채널 구조물(268a) 및 제2 층간 절연막(250) 상에 제3 층간 절연막(270)이 구비될 수 있다. 상기 제3 층간 절연막(270)은 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 제2 영역의 셀 구조물, 지지막(212), 채널 연결 패턴(211), 제1 내지 제3 층간 절연막(230, 250, 270)을 관통하여 상기 베이스 패턴(116)의 상부를 노출하는 더미 채널홀들(272, 도 12 참고)이 구비될 수 있다.
상기 더미 채널홀(272)은 상부로부터 하부로 점진적으로 직경이 감소되도록 경사진 측벽을 가질 수 있다. 상기 더미 채널홀(272)의 최상부는 제1 상부 직경을 가지고, 상기 더미 채널홀(272)의 저면은 상기 제1 상부 직경보다 작은 제1 하부 직경을 가질 수 있다. 상기 더미 채널홀(272)은 상기 하부 구조물 및 상부 구조물 사이에서 절곡된 부위를 포함하지 않을 수 있다.
상기 더미 채널홀(272)의 측벽에는 상기 더미 채널홀(272)과 연통하는 제1 갭(276a 도 14 참고) 및 제2 갭들(276, 도 14 참고)이 구비될 수 있다. 상기 제1 갭(276a) 및 제2 갭들(276)은 각 층의 게이트 패턴들(297)과 인접하게 배치될 수 있다. 상기 제1 갭(276a)은 상기 계단부에 위치하는 게이트 패턴들(297)과 인접하게 배치되고, 상기 제2 갭들(276)은 상기 계단부 아래에 위치하는 의 더미 채널홀(272)의 측벽과 연통되는 갭일 수 있다. 즉, 상기 제1 갭(276a)은 각 더미 채널홀(272)에서 최상부에 위치하는 갭 일 수 있다.
예시적인 실시예에서, 상기 제1 갭(276a)의 적어도 일부분은 그 하부에 위치하는 제2 갭(276)에 비해 측방으로 더 넓은 폭 및 더 큰 높이를 가질 수 있다. 예시적인 실시예에서, 상기 제1 갭(276a)은 위치에 따라 높이 및 폭이 다를 수 있다.
상기 더미 채널홀(272)과 상기 제1 및 제2 갭(276a, 276)의 내부에는 지지 구조물이 구비될 수 있다. 상기 지지 구조물은 제1 금속 패턴(280, 280a), 제1 스페이서막(282) 및 제2 금속 패턴(286)이 포함될 수 있다.
상기 제1 금속 패턴(280, 280a)은 상기 제1 및 제2 갭(276a, 276)의 내부에 구비될 수 있다.
예시적인 실시예에서, 도 2a 및 도 3a에 도시된 것과 같이, 상기 제1 금속 패턴(280, 280a)은 상기 제1 및 제2 갭(276a, 276)의 입구(즉, 상기 더미 채널홀의 측벽)보다 상기 제1 및 제2 갭(276a, 276)의 내측에 형성될 수 있다. 즉, 상기 제1 금속 패턴(280, 280a)은 상기 더미 채널홀(272)의 측벽보다 돌출되지 않을 수 있다.
일부 예시적인 실시예에서, 상기 제1 금속 패턴(280, 280a)은 상기 더미 채널홀(272)의 측벽보다 돌출되지 않으면서 상기 제1 및 제2 갭(276a, 276)의 내부를 채우도록 형성될 수 있다.
예시적인 실시예에서, 상기 제1 금속 패턴(280, 280a)은 텅스텐과 같은 금속 물질을 포함할 수 있다. 또한, 상기 제1 금속 패턴(280, 280a)의 표면을 따라 제1 베리어 금속 패턴(279)이 더 포함될 수 있다. 상기 제1 베리어 금속 패턴(279)은 상기 제1 및 제2 갭(276a, 276)의 표면을 따라 컨포멀하게 형성될 수 있다. 상기 제1 베리어 금속 패턴(279)은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다.
상기 더미 채널홀(272)의 측벽 및 저면에 제1 스페이서막(282)이 구비될 수 있다. 상기 제1 스페이서막(282)은 컵 형상을 가질 수 있다. 상기 제1 금속 패턴(280, 280a)은 상기 제1 스페이서막(282)의 외측벽을 둘러싸는 링 형상을 가질 수 있다. 상기 제1 스페이서막(282)은 예를들어, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 제1 스페이서막(282)은 상기 더미 채널홀(272)의 상부를 채우지 않으면서 상기 더미 채널홀(272)의 상부 측벽 상에 형성될 수 있다. 상기 제1 스페이서막(282)은 상기 더미 채널홀(272)의 하부를 채울 수 있다. 따라서, 상기 더미 채널홀(272)의 저면으로부터 상기 제1 스페이서막(282)의 수직 두께는 상기 더미 채널홀(272)의 측벽으로부터 상기 제1 스페이서막(282)의 수직 두께보다 더 두꺼울 수 있다. 또한, 상기 제1 스페이서막(282)에 의해 상기 더미 채널홀(272)의 저면이 노출되지 않을 수 있다.
상기 제1 스페이서막(282) 상에 상기 더미 채널홀(272)을 채우는 상기 제2 금속 패턴(286)이 구비될 수 있다. 상기 제2 금속 패턴(286)의 측벽 및 저면을 따라 제2 베리어 금속막(285)이 더 포함될 수 있다. 상기 제2 금속 패턴(286)은 상기 더미 채널홀(272)의 저면과 접촉하지 않고, 상기 더미 채널홀(272)의 저면으로부터 플로팅되어 있다. 때문에, 상기 제2 금속 패턴(286)은 상기 더미 채널홀(272)을 채우는 역할만을 하며, 전기적으로 연결되는 부위가 없다.
상기 제2 금속 패턴(286)은 텅스텐과 같은 금속 물질을 포함할 수 있다. 상기 제2 베리어 금속막(285)은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다.
상기 지지 구조물의 상부면은 상기 채널 구조물(268a)의 상부면과 다른 평면에 위치할 수 있다. 예시적인 실시예에서, 상기 지지 구조물의 상부면은 상기 채널 구조물(268a)의 상부면보다 높게 위치할 수 있다.
상기 지지 구조물은 수직형 메모리 장치의 제조 공정 중에 상기 셀 적층 구조물이 무너지지 않고 지지되도록 하기 위하여 제공될 수 있다. 예를들어, 상기 지지 구조물은 수직형 메모리 장치의 제조 공정 중에 상기 셀 적층 구조물에 포함되는 제1 및 제2 절연막들이 휘거나 또는 무너지는 것을 방지하기 위하여 제공될 수 있다.
상기 지지 구조물은 상부 직경이 확장되지 않고 유지되면서, 상기 제1 금속 패턴(280, 280a)에 의해 측벽의 일부분이 측방으로 확장되는 구조를 가질 수 있다. 이와 같이, 상기 지지 구조물에 상기 제1 금속 패턴(280, 280a)이 포함됨으로써, 상기 더미 채널홀(272)의 직경을 증가시키지 않으면서도, 상기 제1 금속 패턴(280, 280a)에 의해 상기 셀 적층 구조물을 더욱 안정적으로 지지할 수 있다.
한편, 상기 더미 채널홀(272)의 직경이 증가되는 경우, 이와 함께 형성되는 관통 비아홀(274)의 직경도 함께 증가되고 이에 따라 상기 관통 비아홀(274)이 하부 패드 패턴(108a) 상에 정확하게 형성하는 것이 용이하지 않다.
상기 제1 금속 패턴(280, 280a)은 금속을 포함하므로, 상기 제1 금속 패턴(280, 280a)의 상부면은 이 후에 설명하는 셀 콘택 플러그가 형성되기 위한 셀 패드 영역의 일부로 제공될 수 있다.
상기 제3 영역(C)에 위치하는 제3 층간 절연막(270), 제2 층간 절연막(250), 제1 층간 절연막(230), 베이스 절연막(118) 및 하부 층간 절연막(110)을 관통하여 상기 하부 패드 패턴(108a)까지 연장되는 관통 비아홀(274)이 구비될 수 있다. 상기 관통 비아홀(274)은 상기 셀 적층 구조물과 이격될 수 있다.
상기 관통 비아홀(274)은 상부로부터 하부로 점진적으로 직경이 감소되도록 경사진 측벽을 가질 수 있다. 상기 관통 비아홀(274)은 상기 제1 상부 직경보다 넓은 제2 상부 직경 및 상기 제1 하부 직경보다 넓은 제2 하부 직경을 가질 수 있다. 즉, 상기 관통 비아홀(274)은 상기 더미 채널홀(272)보다 직경이 넓을 수 있다.
상기 관통 비아홀(274) 측벽 상에 제2 스페이서(284)가 구비될 수 있다. 상기 제2 스페이서(284)는 상기 관통 비아홀(274)의 측벽에만 형성되고, 상기 관통 비아홀(274) 저면 상에는 구비되지 않을 수 있다.
상기 제2 스페이서(284)가 형성된 관통 비아홀(274) 내부에는 관통 비아 콘택(288)이 구비될 수 있다. 상기 관통 비아 콘택(274)은 상기 회로 패턴과 전기적으로 연결될 수 있다.
상기 제2 스페이서(284)는 상기 제1 스페이서막(282)과 실질적으로 동일한 물질을 포함할 수 있다. 상기 관통 비아 콘택(288)은 상기 제2 금속 패턴(286)과 실질적으로 동일한 물질을 포함할 수 있다. 또한, 상기 관통 비아 콘택(288)의 측벽 및 저면을 따라 상기 제2 베리어 금속막(285)이 더 포함될 수 있다.
예시적인 실시예에서, 상기 지지 구조물의 상부면 및 관통 비아 콘택(288)의 상부면은 실질적으로 동일한 평면에 위치할 수 있다. 예시적인 실시예에서, 상기 지지 구조물의 상부면 및 관통 비아 콘택(288)의 상부면은 상기 채널 구조물(268a)의 상부면보다 높게 위치할 수 있다.
예시적인 실시예에서, 상기 지지 구조물의 하부면 및 관통 비아 콘택(288)의 하부면은 서로 다른 평면에 위치할 수 있다. 예시적인 실시예에서, 상기 지지 구조물의 하부면은 관통 비아 콘택(288)의 하부면보다 높게 위치할 수 있다.
상기 관통 비아 콘택(288) 및 상기 제2 스페이서(284)를 포함하는 구조물의 상부 직경은 상기 지지막 구조물의 상부 직경보다 더 클 수 있다.
상기 제3 층간 절연막(270), 채널 구조물(268a), 지지 구조물, 제2 스페이서(284) 및 관통 비아 콘택(288) 상에 제4 층간 절연막(298)이 구비될 수 있다.
상기 제2 영역(B)의 상기 제4 층간 절연막(298), 제3 층간 절연막(270), 제2 층간 절연막(250) 및 제1 층간 절연막(230)을 관통하여 상기 계단부의 게이트 패턴(297)의 상부면 상에 구비되는 셀 콘택 플러그(300)가 구비될 수 있다. 또한, 상기 제3 영역(C)의 상기 제4 층간 절연막(298)을 관통하여 상기 관통 비아 콘택(288)의 상부면과 각각 접촉하는 제1 콘택 플러그(300a)가 구비될 수 있다. 상기 셀 콘택 플러그(300)는 적어도 상기 계단부의 게이트 패턴의 상부면과 접촉할 수 있다.
상기 제4 층간 절연막(298), 셀 콘택 플러그(300) 및 제1 콘택 플러그(300a) 상에 제5 층간 절연막(310)이 구비될 수 있다.
상기 제1 영역(A)의 제5 층간 절연막(310), 제4 층간 절연막(298) 및 제3 층간 절연막(270)을 관통하여 상기 채널 구조물(268a)의 캡핑 패턴(266)과 접촉하는 제2 콘택 플러그(312)이 구비될 수 있다. 상기 제2 및 제3 영역(B, C)의 제5 층간 절연막(310)을 관통하여 상기 셀 콘택 플러그들(300)과 접촉하는 제3 콘택 플러그(314) 및 제1 콘택 플러그(300a)와 접촉하는 제4 콘택 플러그(316)이 구비될 수 있다.
또한, 도시하지는 않았지만, 상기 제5 층간 절연막(310) 상에 상부 층간 절연막이 더 구비되고, 상기 상부 층간 절연막을 관통하여 제2 내지 제4 콘택 플러그와 각각 전기적으로 연결되는 상부 배선들이 더 구비될 수 있다.
이하에서는 도 2a, 2b, 3a 및 3b를 참조하여 상기 지지 구조물에 포함되는 제1 금속 패턴과 게이트 패턴 부위에 대해 보다 상세히 설명한다.
도 2a 와 도 3a는 셀 콘택 플러그 저면의 접촉 부위를 제외하고는 서로 동일하다. 도 2b 와 도 3b는 셀 콘택 플러그 저면의 접촉 부위를 제외하고는 서로 동일하다.
도 2a 및 도 2b를 참조하면, 상기 지지 구조물에 포함되는 제1 금속 패턴(280, 280a)은 상기 제1 스페이서막(282)의 외측벽을 둘러쌀 수 있다. 즉, 상기 제1 금속 패턴(280, 280a)은 링 형상을 가질 수 있다.
상기 제1 금속 패턴들(280, 280a)은 상기 제1 스페이서막(282)의 외측벽에서 수직 방향으로 서로 이격되어 배치될 수 있다. 단면에서 볼 때, 복수의 제1 금속 패턴(280, 280a)은 상기 제1 스페이서막(282)의 측벽으로부터 측방으로 돌출되어 빗(comb) 형상을 가질 수 있다.
각각의 제1 금속 패턴들은 각각의 게이트 패턴들과 동일한 수직 레벨에 배치될 수 있다. 상기 제1 금속 패턴들(280, 280a)의 측벽은 상기 제2 블록킹막 패턴(292)을 사이에 두고 상기 게이트 패턴들(297)의 측벽과 인접하게 배치될 수 있다. 즉, 상기 제2 영역에서, 상기 지지 구조물에 포함되는 제1 금속 패턴(280, 280a)의 측방으로, 제2 블록킹막 패턴(292) 및 게이트 패턴(297)이 배치될 수 있다. 예시적인 실시예에서, 상기 제2 블록킹막 패턴(292)은 상기 게이트 패턴(297)의 제3 베리어 금속 패턴(295) 및 상기 제1 금속 패턴(280, 280a)을 둘러싸는 제1 베리어 금속 패턴(279)과 직접 접촉할 수 있다.
상기 제1 금속 패턴(280, 280a) 및 게이트 패턴(297)의 경계 부위에 제2 블록킹막 패턴(292)이 구비됨으로써, 상기 제1 금속 패턴(280) 및 게이트 패턴(297)이 명확하게 구분될 수 있다.
도 2a에 도시된 것과 같이, 상기 제1 방향의 가장자리에 위치하는 게이트 패턴(297)의 계단부의 수직 두께는 이와 연결된 상기 게이트 패턴(297)의 연장부의 수직 두께보다 더 클 수 있다. 따라서, 상기 계단부의 게이트 패턴(297)과 인접한 제1 금속 패턴(즉, 최상부의 제1 금속 패턴, 280a)의 수직 두께는 상기 계단부의 아래의 연장부 부위에 형성되는 제1 금속 패턴(280)의 수직 두께보다 더 클 수 있다. 또한, 상기 최상부의 제1 금속 패턴(280a)의 폭은 그 아래의 연장부 부위에 형성되는 제1 금속 패턴(280)의 폭보다 더 클 수 있다. 그러나, 도 1에서는 도면의 복잡성을 피하기 위하여, 상기 최상부의 제1 금속 패턴(280a)의 폭과 그 아래의 연장부 부위에 형성되는 제1 금속 패턴(280)의 폭이 거의 동일하게 도시되어 있다.
예시적인 실시예에서, 상기 최상부의 제1 금속 패턴(280a)은 계단부 및 이와 연결된 연장부까지 연장되어 배치될 수 있다. 이 때, 상기 연장부 부위에 위치하는 최상부의 제1 금속 패턴은 수직 두께 및 폭이 상대적으로 작을 수 있다. 따라서, 상기 최상부의 제1 금속 패턴(280a)은 위치에 따라 수직 두께 및 폭이 다를 수 있다.
상기 게이트 패턴(297)은 상기 제1 방향으로 연장될 수 있다. 상기 제2 영역에서, 상기 계단부의 상부면 부위는 셀 콘택 플러그(300)가 형성되기 위한 셀 패드 영역으로 제공될 수 있다. 예시적인 실시예에서, 상기 셀 패드 영역에는 상기 제1 금속 패턴(280a), 제2 블록킹막 패턴(292) 및 게이트 패턴(297)이 배치될 수 있다.
예시적인 실시예에서, 도 2a 및 도 2b에 도시된 것과 같이, 상기 셀 콘택 플러그(300)는 상기 셀 패드 영역에서 상기 게이트 패턴(297)과 접촉할 수 있다.
일부 실시예에서, 도 3a 및 도 3b에 도시된 것과 같이, 상기 셀 콘택 플러그(300)는 상기 셀 패드 영역에서 상기 게이트 패턴(297), 제2 블록킹막 패턴(292) 및 최상부의 제1 금속 패턴(280a)과 접촉할 수 있다.
이와 같이, 상기 셀 콘택 플러그(300)의 저면이 적어도 상기 게이트 패턴(297)과 접촉할 수 있다. 또한, 상기 셀 콘택 플러그(300)의 저면은 최상부의 제1 금속 패턴(280a)과도 접촉될 수 있다. 그러므로, 상기 셀 콘택 플러그(300)가 접촉되는 부위를 충분히 확보할 수 있다.
상기 수직형 메모리 장치는 제2 영역에 형성되는 셀 적층 구조물의 계단부에 상기 지지 구조물이 포함됨으로써, 상기 셀 적층 구조물을 안정적으로 지지할 수 있다. 특히, 상기 지지 구조물에는 상기 제1 스페이서(282)막의 외측벽을 둘러싸는 링 형상의 제1 금속 패턴들(280, 280a)이 구비됨으로써, 상기 더미 채널홀(272)의 직졍을 증가시키지 않으면서도 상기 셀 적층 구조물을 더욱 안정적으로 지지할 수 있다.
도 4a는 예시적인 실시예들에 따른 수직형 메모리 장치의 계단부를 확대 도시한 단면도이다. 도 4b는 예시적인 실시예에 따른 수직형 메모리 장치의 계단부를 수평 방향으로 절단하였을 때의 평면도이다.
상기 수직형 메모리 장치는 도 1, 2a, 2b, 도 3a 및 도 3b를 참조로 설명한 수직형 메모리 장치와 지지 구조물의 형상을 제외하고는 실질적으로 동일하거나 유사하다.
도 4a 및 도 4b를 참조하면, 상기 계단부가 충분하게 넓을 수 있다. 따라서, 상기 더미 채널홀(272)의 측벽에 형성되는 제1 갭(276a)은 상기 계단부의 실리콘 질화물이 식각되어 형성될 수 있다. 즉, 상기 제1 갭(276a)은 계단부에만 형성될 수 있고, 이와 인접하는 연장부 부위까지 연장되지 않을 수 있다.
상기 제1 갭(276a) 내에 구비되는 제1 금속 패턴(즉, 최상부의 금속 패턴, 280a)는 이와 연결된 상기 게이트 패턴(297)의 연장부의 수직 두께보다 더 클 수 있다. 또한, 상기 최상부의 제1 금속 패턴(280a)의 폭은 그 아래의 연장부 부위에 형성되는 제1 금속 패턴(280)의 폭보다 더 클 수 있다.
상기 제1 금속 패턴(280, 280a)은 상기 제1 스페이서막을 둘러싸는 링 형상을 가질 수 있다. 최상부에 위치하는 제1 금속 패턴들(280a)은 위치에 따라 높이 및 폭이 동일할 수 있다.
도 5는 예시적인 실시예들에 따른 수직형 메모리 장치의 계단부를 수평 방향으로 절단하였을 때의 평면도이다.
상기 수직형 메모리 장치는 도 1, 2a, 2b, 도 3a 및 도 3b를 참조로 설명한 수직형 메모리 장치와 지지 구조물들의 수를 제외하고는 실질적으로 동일하거나 유사하다.
도 5를 참조하면, 상기 각 계단부에 상기 지지 구조물이 복수개가 구비될 수 있다. 예시적인 실시예에서, 상기 각 계단부에는 상기 셀 콘택 플러그와 이격되면서 복수의 지지 구조물이 배치될 수 있다.
상기 지지 구조물은 상기 도 1, 2a 및 2b를 참조로 설명한 것과 동일한 구조를 가질 수 있다.
도 6 내지 도 25는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 13, 14, 15, 17, 19, 21 및 도 23a은 예시적인 실시예에 따른 수직형 메모리 장치의 계단부 및 관통 비아홀 부위를 확대 도시한 단면도이다.
도 6을 참조하면, 기판(100) 상에 페리 회로를 구성하는 회로 패턴을 형성하고, 상기 회로 패턴들을 덮는 하부 층간 절연막(110)을 형성한다.
구체적으로, 상기 기판(100)에 트렌치 소자 분리 공정을 수행하여, 상부에 소자 분리 패턴(102)이 형성된 필드 영역과, 소자 분리 패턴(102)이 형성되지 않은 액티브 영역을 형성할 수 있다. 상기 기판 상에 하부 트랜지스터들(104), 하부 콘택 플러그들(106), 하부 배선들(108) 등을 형성할 수 있다.
상기 하부 배선들(108) 중에 일부는 이 후에 설명하는 관통 비아 콘택과 연결되기 위한 하부 패드 패턴(108a)으로 제공될 수 있다. 도시하지는 않았지만, 상기 하부 콘택 플러그들(106), 하부 배선들(108)은 다층으로 형성될 수도 있다.
제1 및 제2 영역(A, B)의 하부 층간 절연막(110) 상에 베이스 패턴(116)을 형성한다. 상기 제3 영역(C)의 하부 층간 절연막(110) 상에는 베이스 절연막(118)을 형성한다.
도 7을 참조하면 상기 베이스 패턴(116) 및 베이스 절연막(118) 상에 하부 희생막 구조물(210) 및 지지막(212)을 형성한다. 상기 하부 희생막 구조물(210)은 순차적으로 적층된 제1 내지 제3 하부 희생막들(204, 206, 208)을 포함할 수 있다. 이때, 제1 및 제3 하부 희생막들(204, 208)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 하부 희생막(206)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 상기 지지막(212)은 제1 내지 제3 하부 희생막들(204, 206, 208)에 대해 식각 선택비를 갖는 물질, 예를 들어, 불순물이 도핑되지 않은 폴리실리콘 혹은 n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 도시하지는 않았으나, 지지막(212)의 일부는 하부 희생막 구조물(210)을 관통하여 상기 베이스 패턴(116)의 상면에 접촉할 수 있다.
상기 지지막(212) 상에 제1 절연막(220) 및 제1 희생막(222)을 교대로 반복적으로 적층할 수 있다. 상기 제1 절연막(220)은 실리콘 산화물을 포함할 수 있다. 상기 제1 희생막(222)은 상기 제1 절연막(120)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이 후, 상기 제1 절연막(220) 및 제1 희생막(222)이 반복 적층된 구조물과 그 하부의 지지막(212) 및 하부 희생막 구조물(210)을 패터닝함으로써, 상기 제2 영역(B)에서 계단 형상을 갖는 제1 예비 몰드 구조물(226)을 형성할 수 있다.
예시적인 실시예에서, 상기 제1 예비 몰드 구조물(226)의 각 계단부는 상기 제1 절연막(220) 및 제1 희생막(222)이 적층되는 구조를 가질 수 있다. 예시적인 실시예에서, 상기 제1 예비 몰드 구조물(226)의 각 계단부 에는 상기 제1 희생막(222)이 노출될 수 있다.
도 8을 참조하면, 상기 제1 예비 몰드 구조물(226)의 각 계단부 상에 제1 희생 패턴(224)을 형성하여 제1 몰드 구조물(226a)을 형성한다. 상기 제1 희생막(222) 및 제1 희생 패턴(224)은 실질적으로 동일한 물질로 형성될 수 있다. 상기 제1 몰드 구조물(226a)의 각 계단부에서, 상기 제1 희생막(222) 및 제1 희생 패턴(224)은 제1 희생 구조물(228)로 제공될 수 있다.
상기 제1 몰드 구조물(226a)에서, 상기 연장부는 상기 제1 절연막(220) 및 제1 희생막(222)이 적층되는 구조를 가지고, 상기 계단부는 제1 절연막(220), 제1 희생막(222) 및 제1 희생 패턴(224)이 적층되는 구조를 가질 수 있다. 따라서, 상기 계단부는 다른 부위(즉, 연장부)에 비해 두께가 더 두껍고, 다른 부위에 비해 상부면이 더 높을 수 있다.
도 9를 참조하면, 상기 제1 몰드 구조물(226a)을 덮는 절연막을 형성하고 평탄화함으로써 제1 층간 절연막(230)을 형성한다.
상기 제1 영역의 제1 몰드 구조물(226a)을 관통하여 상기 베이스 패턴(116)까지 연장되는 하부 채널홀들(232)을 형성하고, 상기 하부 채널홀들(232) 내부에 매립 희생막(234)을 형성한다.
도 10을 참조하면, 상기 제1 몰드 구조물(226a), 매립 희생막(234) 및 제1 층간 절연막(230) 상에 제2 절연막(240) 및 제2 희생막(242)을 교대로 반복적으로 적층할 수 있다.
상기 제2 절연막(240) 및 제2 희생막(242)이 반복 적층된 구조물을 패터닝함으로써, 상기 제2 영역(B)에서 상기 제1 몰드 구조물(226a)로부터 연결되는 계단 형상을 갖는 제2 예비 몰드 구조물을 형성할 수 있다.
상기 제2 예비 몰드 구조물의 각 계단부 상에 제2 희생 패턴(244)을 형성하여 제2 몰드 구조물(246a)을 형성한다. 상기 제2 희생막 및 제2 희생 패턴은 실질적으로 동일한 물질로 형성될 수 있다. 상기 제2 몰드 구조물(246a)의 각 계단부에서, 상기 제2 희생막(242) 및 제2 희생 패턴(244)은 제2 희생 구조물(248)로 제공될 수 있다.
상기 제2 몰드 구조물(246a)을 덮는 절연막을 형성하고 평탄화함으로써 제2 층간 절연막(250)을 형성한다.
이 후, 상기 제1 영역(A)의 제2 몰드 구조물(246a)을 관통하여 상부 채널홀(252)을 형성한다. 상기 상부 채널홀(252)은 상기 하부 채널홀(232)과 연통하도록 형성될 수 있다.
도 11을 참조하면, 상기 하부 채널홀(232) 내부의 매립 희생막(234)을 제거한다. 따라서, 상기 하부 및 상부 채널홀(232, 252)이 서로 연통된 채널홀(254)이 형성될 수 있다.
이 후, 상기 채널홀(254) 내부에 예비 채널 구조물(268)을 형성한다. 예시적인 실시예에서, 상기 예비 채널 구조물(268)은 예비 전하 저장 구조물(260), 채널(262), 매립 절연 패턴(264) 및 캡핑 패턴(266)을 포함할 수 있다. 상기 예비 전하 저장 구조물(260)은 상기 채널홀(254)의 측벽으로부터 예비 제1 블록킹막, 예비 전하 저장막 및 예비 터널 절연막이 순차적으로 적층될 수 있다.
이 후의 공정은, 계단부 및 관통 비아홀 부위를 확대 도시한 단면도들을 함께 참조하면서 설명한다.
도 12 및 13을 참조하면, 상기 제2 층간 절연막(250) 및 예비 채널 구조물(268) 상에 제3 층간 절연막(270)을 형성한다.
상기 제2 영역(B)에 위치하는 제3 층간 절연막(270), 제2 층간 절연막(250), 제1 층간 절연막(230), 제1 및 제2 몰드 구조물(226a, 246a), 지지막(212), 하부 희생막 구조물(210)을 관통하는 더미 채널홀들(272)을 형성한다. 상기 더미 채널홀들(272)은 하나의 계단부를 관통하여 상기 베이스 패턴(116) 상부까지 연장될 수 있다. 또한, 상기 더미 채널홀들(272)을 형성하기 위한 식각 공정에서, 상기 제3 영역(C)에 위치하는 제3 층간 절연막(270), 제2 층간 절연막(250), 제1 층간 절연막(230), 베이스 절연막(118) 및 하부 층간 절연막(110)을 관통하여 상기 하부 패드 패턴(108a)의 상부면까지 연장되는 관통 비아홀(274)을 함께 형성한다.
상기 더미 채널홀(272)은 상부로부터 하부로 점진적으로 직경이 감소되도록 경사진 측벽을 가질 수 있다. 또한, 상기 관통 비아홀(274)은 상부로부터 하부로 점진적으로 직경이 감소되도록 경사진 측벽을 가질 수 있다.
상기 더미 채널홀(272)은 제1 상부 직경 및 제1 하부 직경을 가지고, 상기 관통 비아홀(274)은 상기 제1 상부 직경보다 넓은 제2 상부 직경 및 상기 제1 하부 직경보다 넓은 제2 하부 직경을 가질 수 있다. 상기 관통 비아홀(274)은 상기 더미 채널홀(272)보다 직경이 넓으므로 상기 관통 비아홀(274) 부위의 식각율이 상기 더미 채널홀(272) 부위의 식각율보다 더 클 수 있다. 따라서, 동일한 식각 공정을 통해, 저면의 위치가 다른 상기 더미 채널홀(272) 및 관통 비아홀(274)을 동시에 형성할 수 있다.
상기 더미 채널홀(272)은 후속 공정에서 형성되는 셀 콘택 플러그와 이격되도록 배치될 수 있다.
예시적인 실시예에서, 상기 셀 콘택 플러그는 상기 계단부의 제1방향의 가장자리와 인접하게 배치되고, 상기 더미 채널홀(272)은 상기 셀 콘택 플러그가 형성되는 계단부의 내측으로 배치될 수 있다. 즉, 상기 더미 채널홀(272)은 상기 셀 콘택 플러그보다 상기 계단부의 제1 방향의 가장자리로부터 더 멀게 배치될 수 있다.
상기 더미 채널홀(272)의 측벽에는 상기 제3 층간 절연막(270), 제2 층간 절연막(250), 제1 층간 절연막(230), 제1 절연막(220), 제1 희생막(222), 제2 절연막(240), 제2 희생막(242), 제1 희생 패턴(224), 제2 희생 패턴(244), 지지막(212), 하부 희생막 구조물(210) 및 베이스 패턴(116)이 각각 노출될 수 있다. 상기 관통 비아홀(274)의 측벽에는 상기 제3 층간 절연막(270), 제2 층간 절연막(250), 제1 층간 절연막(230), 베이스 절연막(118) 및 하부 층간 절연막(110)이 각각 노출될 수 있다. 즉, 상기 관통 비아홀(274)의 측벽에는 실리콘 질화물이 노출되지 않을 수 있다.
도 14를 참조하면, 상기 더미 채널홀(272)의 측벽에 노출되는 질화물을 일부 제거하여 제1 갭들(276a) 및 제2 갭들(276)을 형성한다. 상기 제1 갭들(276a)은 상기 계단부의 더미 채널홀(272)의 측벽과 연통하여 형성되는 최상부의 갭이고, 상기 제2 갭들(276)은 상기 계단부 아래의 더미 채널홀(272)의 측벽과 연통하여 형성되는 갭 일 수 있다.
상기 제거 공정에서, 상기 더미 채널홀(272) 측벽에 노출되는 제1 희생막(222), 제2 희생막(242), 제1 희생 패턴(224) 및 제2 희생 패턴(244)을 일부 두께만큼 식각할 수 있다. 상기 식각 공정은 등방성 식각 공정을 포함할 수 있다. 상기 등방성 식각 공정은 예를 들어, 불산(HF) 및/또는 인산(H3PO4)을 사용한 습식 식각 공정을 포함할 수 있다.
상기 계단부는 상기 연장부에 비해 상기 실리콘 질화물의 두께가 더 두꺼우므로, 상기 계단부는 상기 식각 공정시에 상대적으로 높은 식각율을 가질 수 있다. 따라서, 상기 계단부에 형성되는 상기 제1 갭(276a)의 적어도 일부분은 그 하부에 위치하는 제2 갭(276)에 비해 측방으로 더 넓은 폭 및 더 큰 높이를 가질 수 있다.
예시적인 실시예에서, 상기 계단부가 넓지 않은 경우, 상기 계단부의 더미 채널홀(272)의 일부 측벽은 연장부와 매우 인접하게 배치될 수 있다. 따라서, 상기 제1 갭(276a)의 일부분은 계단부의 실리콘 질화물이 식각되어 형성되고, 상기 제1 갭(276a)의 일부분은 연장부 부위의 실리콘 질화물이 식각되어 형성될 수 있다. 따라서, 상기 제1 갭(276a)은 위치에 따라 높이 및 폭이 다를 수 있다.
일부 예시적인 실시예에서, 상기 계단부가 충분하게 넓은 경우, 상기 계단부의 더미 채널홀(272)의 측벽은 계단부와 인접하게 배치될 수 있다. 따라서, 상기 제1 갭(276a)은 계단부의 실리콘 질화물이 식각되어 형성될 수 있고, 상기 연장부 부위의 실리콘 질화물은 식각되지 않을 수 있다. 이 경우, 상기 제1 갭(276a)은 위치에 따라 높이 및 폭이 동일할 수도 있다. 이와 같이, 상기 계단부가 넓은 경우에는 후속 공정들을 통해 도 4a 및 도 4b를 참조로 설명한 수직형 메모리 장치가 제조될 수 있다.
이와 같이, 상기 제1 및 제2 갭(276, 276a)의 폭에 따라 후속 공정에서 형성되는 제1 금속 패턴의 형상이 다소 달라질 수 있다.
도 15 및 16을 참조하면, 상기 제1 및 제2 갭(276a, 276)을 채우는 제1 금속막을 형성한다. 이 후, 상기 제1 및 제2 갭(276a, 276) 내부에만 상기 제1 금속막이 남아있도록 상기 제1 금속막의 일부를 식각하여 제1 금속 패턴(280, 280a)을 형성한다. 상기 식각 공정을 수행하면, 상기 더미 채널홀(262)의 내부에 상기 제1 및 제2 절연막(220, 240)의 측벽, 지지막(212), 희생막 구조물(210) 및 베이스 패턴(116)이 노출될 수 있다.
상기 식각 공정은 등방성 식각 공정, 예를들어 습식 식각을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 금속 패턴(280, 280a)은 텅스텐과 같은 금속 물질을 포함할 수 있다. 또한, 상기 제1 금속 패턴(280a)의 표면을 따라 제1 베리어 금속 패턴(279)이 더 포함될 수 있다.
한편, 상기 제1 금속막을 형성하는 공정에서, 상기 관통 비아홀(274)의 측벽에도 상기 제1 금속막이 형성될 수 있다. 그러나, 상기 제1 금속막의 일부를 식각하는 공정에서 상기 관통 비아홀(274)의 측벽에 형성된 제1 금속막은 모두 제거될 수 있다.
도 17을 참조하면, 상기 더미 채널홀(272) 및 관통 비아홀(274)의 내부 표면 및 상기 제3 층간 절연막(270) 상에 컨포멀하게 스페이서 절연막을 형성한다. 상기 스페이서 절연막의 예를들어, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 더미 채널홀(272)의 상부 직경은 하부 직경보다 넓기 때문에, 상기 스페이서 절연막은 상기 더미 채널홀(272)의 상부를 채우지 않을 수 있다. 그러나, 상기 더미 채널홀(272)의 하부 직경은 좁기 때문에, 상기 더미 채널홀(272)의 하부에서 상기 스페이서 절연막이 폴딩되어 상기 더미 채널홀(272)의 하부가 완전히 채워질 수 있다. 따라서, 상기 더미 채널홀(272)의 저면으로부터 상기 스페이서 절연막의 수직 두께는 상기 스페이서 절연막의 증착 두께에 비해 매우 두꺼워 질 수 있다.
반면에, 상기 관통 비아홀(274)은 상기 더미 채널홀(272)보다 넓은 직경을 가지므로, 상기 스페이서 절연막은 상기 관통 비아홀(274)의 측벽 및 저면을 따라 컨포멀하게 형성될 수 있다. 즉, 상기 스페이서 절연막은 상기 관통 비아홀(274)의 하부를 채우지 않을 수 있다. 따라서, 상기 제관통 비아홀(274)의 저면으로부터 상기 스페이서 절연막의 수직 두께는 상기 스페이서 절연막의 증착 두께와 실질적으로 동일할 수 있다.
이 후, 상기 스페이서 절연막을 이방성으로 식각하여, 상기 더미 채널홀(272)의 측벽 및 저면에 제1 스페이서막(282)을 형성하고, 상기 관통 비아홀(274)의 측벽에 제2 스페이서(284)를 형성한다. 상기 스페이서 절연막을 이방성으로 식각하면, 상기 더미 채널홀(272)의 하부면 상의 스페이서 절연막이 완전하게 식각되지 않는다. 때문에, 상기 제1 스페이서막(282)에 의해 상기 더미 채널홀(272)의 저면이 노출되지 않을 수 있다. 또한, 상기 스페이서 절연막을 이방성으로 식각하면, 상기 관통 비아홀(274)의 저면의 스페이서 절연막이 완전하게 식각될 수 있다. 때문에, 상기 제2 스페이서(284)에 의해 상기 관통 비아홀(274)의 저면이 노출될 수 있다. 상기 관통 비아홀(274)의 저면에는 상기 하부 패드 패턴이 노출될 수 있다.
도 18 및 19를 참조하면, 상기 제1 스페이서막(282), 제2 스페이서(284) 및 제3 층간 절연막(270) 상에, 상기 더미 채널홀(272) 및 관통 비아홀(274)의 내부를 채우도록 금속막을 형성한다. 이 후, 상기 제3 층간 절연막(270)의 상부면이 노출되도록 평탄화 공정을 수행한다. 따라서, 상기 더미 채널홀(272) 내에는 제2 금속 패턴(286)이 형성될 수 있다. 또한, 상기 관통 비아홀(274) 내에는 관통 비아 콘택(288)이 형성될 수 있다.
상기 제2 금속 패턴(286) 및 상기 관통 비아 콘택(288)의 측벽 및 저면을 따라 제2 베리어 금속막(285)이 더 포함될 수 있다.
상기 제2 금속 패턴(286)은 상기 더미 채널홀(272)의 저면과 접촉하지 않고, 상기 더미 채널홀(272)의 저면으로부터 플로팅되어 있다. 때문에, 상기 제2 금속 패턴(286)은 상기 더미 채널홀(272)을 채우는 역할만을 하며, 전기적으로 연결되는 부위가 없다. 따라서, 상기 제2 금속 패턴(286)을 별도로 제거하는 공정이 요구되지 않을 수 있다.
한편, 상기 관통 비아 콘택(288)은 상기 하부 패드 패턴(108a)과 전기적으로 연결될 수 있다. 따라서, 상기 관통 비아 콘택(288)은 상기 회로 패턴들과 전기적으로 연결될 수 있다.
이와 같이, 상기 더미 채널홀(272) 내에는 상기 제1 스페이서막(282) 및 제2 금속 패턴(286)이 형성될 수 있다. 또한, 상기 더미 채널홀(272)과 연통하는 제1 및 제2 갭들(276a, 276) 내부에는 상기 제1 스페이서막(282)의 외측벽과 접하는 제1 금속 패턴들(280, 280a)이 구비될 수 있다. 상기 더미 채널홀(272) 및 이와 연통하는 제1 및 제2 갭들(276a, 276) 내부에 형성되는 제1 금속 패턴들(280, 280a), 제1 스페이서막(282) 및 제2 금속 패턴(286)은 후속 공정에서 상기 제2 영역에 형성된 구조물을 지지하기 위한 지지 구조물로 제공될 수 있다.
상기 제1 금속 패턴(280, 280a)은 상기 제1 스페이서막(282)의 외측벽을 둘러쌀 수 있다. 단면에서 볼 때, 복수의 제1 금속 패턴(280, 280a)은 상기 제1 스페이서막(282)의 측벽으로부터 측방으로 돌출되어 빗(comb) 형상을 가질 수 있다. 상기 지지 구조물에 상기 제1 금속 패턴들(280, 280a)이 포함됨에 따라, 후속 공정에서 상기 제2 영역에 형성된 구조물이 더욱 안정적으로 지지될 수 있다. 또한, 상기 최상부에 위치하는 제1 금속 패턴(280a)은 각 층의 게이트 패턴(297)에서 셀 콘택 플러그가 형성되기 위한 셀 패드 영역의 일부로 제공될 수 있다. 따라서, 상기 셀 콘택 플러그의 접촉 부위의 마진(margin)이 충분하게 확보되어, 후속 공정에서 상기 셀 콘택 플러그를 용이하게 형성할 수 있다.
도 20 및 도 21을 참조하면, 상기 제3 층간 절연막(270) 상에 식각 마스크를 형성하고, 이를 사용하여 하부의 제3 층간 절연막(270), 제2 층간 절연막(250), 제1 층간 절연막(230) 및 제1 및 제2 몰드 구조물(226a, 246a), 지지막(212) 및 하부 희생막 구조물을 식각하여 상기 제1 방향으로 연장되는 제1 개구(도시안됨)를 형성한다. 상기 공정을 수행함으로써, 제1 및 제2 몰드 구조물(226a, 246a)의 적층 구조가 절단되어 상기 제1 방향으로 연장되는 라인 형상의 몰드 구조물로 변환될 수 있다.
상기 제1 개구는 상기 제1 영역(B) 및 제2 영역(B)을 따라 제1 방향으로 연장될 수 있다. 상기 제1 개구는 워드 라인 컷팅 영역으로 제공될 수 있다.
한편, 예시적인 실시예에서, 최상부에 위치하는 복수개의 제2 절연 막(240) 및 제2 희생막(242)을 식각함으로써 제1 방향으로 연장되는 트렌치(도시안됨)를 형성할 수 있다. 상기 트렌치는 최상부에 위치하는 SSL을 형성하기 위한 SSL 컷팅 영역일 수 있다.
상기 지지막(212)보다 높게 위치하는 상기 제1 개구의 측벽 상에 스페이서(도시안됨)를 형성하고, 상기 하부 희생막 구조물(210)을 선택적으로 제거하여, 제3 갭(도시안됨)을 형성할 수 있다. 다음에, 상기 제3 갭에 의해 노출되는 예비 전하 저장 구조물(260)을 식각함으로써 전하 저장 구조물(260a)을 형성한다. 상기 식각에 의해 채널(262)의 하부의 일부분이 노출될 수 있다. 따라서, 상기 채널홀(254) 내에는 채널 구조물(268a)이 형성될 수 있다.
상기 제3 갭 내부를 채우는 채널 연결 패턴(211)을 형성한다. 상기 채널 연결 패턴(211)에 의해 상기 각 채널홀(254)에 형성되는 채널들(262)은 서로 전기적으로 연결될 수 있다. 상기 채널 연결 패턴(211)은 폴리실리콘을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 금속 패턴(280)은 상기 채널 연결 패턴(211) 내에도 형성될 수 있다.
상기 스페이서를 제거한다. 따라서, 상기 제1 개구에 의해 상기 몰드 구조물의 측벽이 노출될 수 있다. 이 후, 상기 몰드 구조물에 포함되는 상기 제1 및 제2 희생막들(222, 242) 및 제1 및 제2 희생 패턴(224, 244)을 제거하여, 상기 제1 절연막들(220) 사이 및 상기 제2 절연막들(240) 사이에 제4 갭들(290)을 형성한다. 상기 제2 영역에 위치하는 상기 제4 갭들(290)에 의해 상기 제1 금속 패턴(280, 280a)의 외측벽이 노출될 수 있다.
상기 제거 공정은 습식 식각 공정을 포함할 수 있다.
상기 제1 영역(A)에는 상기 채널 구조물들(268a)이 배치됨으로써 상기 제1 및 제2 희생막들(222, 242) 및 제1 및 제2 희생 패턴(224, 244)이 제거되더라도 구조물이 무너지지 않고 지지될 수 있다. 또한, 상기 제2 영역(B)에는 상기 지지 구조물이 배치됨으로써 상기 제1 및 제2 희생막들(222, 242) 및 제1 및 제2 희생 패턴(224, 244) 이 제거되더라도 계단 형상의 구조물이 무너지지 않고 지지될 수 있다. 특히, 상기 지지 구조물에 상기 제1 금속 패턴들(280, 280a)이 포함됨으로써, 상기 계단 형상의 구조물이 더욱 안정적으로 지지될 수 있다.
도 22 및 23을 참조하면, 상기 제4 갭들(290)의 표면을 따라 제2 블록킹막을 형성한다. 상기 제2 블록킹막은 후속에 형성되는 각 층의 메모리 셀에서 백 터널링을 방지하기 위하여 형성되는 막일 수 있다. 상기 제2 블로킹막은 금속 산화물을 포함할 수 있고, 예를들어, 알루미늄 산화물을 포함할 수 있다.
상기 제2 영역(B)에 형성되는 상기 제2 블록킹막은 상기 제1 금속 패턴(280, 280a)의 외측벽과 접촉할 수 있다.
상기 제2 블록킹막 표면을 따라 제3 베리어 금속막을 형성한다. 상기상기 제3 베리어 금속막 상에 상기 제4 갭들(290)을 채우도록 게이트 도전막을 형성한다. 상기 게이트 도전막은 텅스텐, 구리, 알루미늄 등과 같은 금속 물질을 포함할 수 있다.
이 후, 상기 제4 갭들(290) 내부에만 상기 제2 블록킹막, 제3 베리어 금속막 및 게이트 도전막이 남아있도록 상기 제2 블록킹막, 제3 베리어 금속막 및 게이트 도전막의 일부를 제거한다. 즉, 상기 제1 개구 내부에 형성되는 상기 제2 블록킹막, 제3 베리어 금속막 및 게이트 도전막을 제거할 수 있다.
따라서, 상기 제4 갭들(290) 내에는 제2 블록킹막 패턴(292) 및 게이트 패턴(297)이 형성될 수 있다. 상기 게이트 패턴(297)은 제3 베리어 금속 패턴(295) 및 게이트 도전 패턴(296)을 포함할 수 있다. 상기 제2 블록킹막 패턴(292)은 상기 게이트 패턴(297)의 표면을 둘러싸는 형상을 가질 수 있다.
상기 제2 영역(B)에서, 상기 지지 구조물에 포함되는 제1 금속 패턴(280, 280a)의 측벽과 이와 인접하는 상기 게이트 패턴(297)의 측벽 사이에는 제2 블록킹막 패턴(292)이 개재될 수 있다. 예시적인 실시예에서, 상기 제2 블록킹막 패턴(292)은 상기 게이트 패턴(297)의 제3 베리어 금속 패턴(295)과 상기 제1 금속 패턴(280, 280a)을 둘러싸는 제2 베리어 금속 패턴(279)과 직접 접촉할 수 있다.
상기 제2 영역에서, 상기 지지 구조물에 포함되는 제1 금속 패턴(280, 280a)의 측방으로, 제2 블록킹막 패턴(292) 및 게이트 패턴(297)이 배치될 수 있다. 상기 제1 금속 패턴(280, 280a) 및 게이트 패턴(297)의 경계 부위에 제2 블록킹막 패턴(292)이 구비됨으로써, 상기 제1 금속 패턴(280) 및 게이트 패턴(297)이 명확하게 구분될 수 있다.
상기 게이트 패턴(297)은 상기 제1 방향으로 연장될 수 있다. 상기 제2 영역에서, 상기 계단부의 상부면 부위는 셀 콘택 플러그가 형성되기 위한 셀 패드 영역으로 제공될 수 있다. 예시적인 실시예에서, 상기 셀 패드 영역에는 상기 제1 금속 패턴(280a), 제2 블록킹막 패턴(292) 및 게이트 패턴(297)이 배치될 수 있다.
도 24를 참조하면, 상기 제3 층간 절연막(270), 채널 구조물(268a), 지지 구조물, 제2 스페이서 및 관통 비아 콘택(288) 상에 제4 층간 절연막(298)을 형성한다.
상기 제2 영역(B)의 제4 층간 절연막(298), 제3 층간 절연막(270), 제2 층간 절연막(250) 및 제1 층간 절연막(230)을 식각함으로써, 저면에 적어도 상기 셀 패드 영역의 게이트 패턴(297)을 노출하는 셀 콘택홀들을 각각 형성한다.
예시적인 실시예에서, 상기 셀 콘택홀들의 저면에는 상기 셀 패드 영역의 게이트 패턴(297)이 노출될 수 있다.
일부 실시예에서, 상기 셀 콘택홀들의 저면에는 상기 셀 패드 영역의 게이트 패턴(297)과 상기 제2 블록킹막 패턴(292) 및 제1 금속 패턴(280a)의 일부분이 함께 노출될 수 있다.
또한, 상기 제3 영역(C)의 제4 층간 절연막(298)을 식각하여, 상기 관통 비아 콘택(288)의 상부면을 노출하는 제1 콘택홀을 형성할 수 있다.
상기 셀 콘택홀들 및 제1 콘택홀 내에 도전막을 형성하고, 상기 제4 층간 절연막(298)이 노출되도록 평탄화함으로써, 상기 셀 콘택홀들 내에 셀 콘택 플러그(300)를 형성하고, 상기 제1 콘택홀 내에 제1 콘택 플러그(300a)를 형성한다. 도시하지는 않았으나, 도전막을 형성하기 이전에, 베리어 금속막을 더 형성할 수 있다.
상기 셀 콘택 플러그는 적어도 상기 게이트 패턴(297)과 접촉할 수 있다. 일부 실시예에서, 도 3a 및 도 3b에 도시된 것과 같이, 상기 셀 콘택 플러그는 상기 게이트 패턴(297) 및 제1 금속 패턴(280a)과 접촉할 수 있다.
이와 같이, 상기 셀 콘택 플러그의 일부분이 상기 제1 금속 패턴(280a)과 접촉될 수 있어서, 상기 셀 콘택 플러그를 용이하게 형성할 수 있다.
도 25를 참조하면, 상기 제4 층간 절연막(298), 셀 콘택 플러그(300) 및 제1 콘택 플러그(300a) 상에 제5 층간 절연막(310)을 형성한다.
상기 제1 영역(A)의 제5 층간 절연막(310), 제4 층간 절연막(298) 및 제3 층간 절연막(270)을 관통하여 상기 채널 구조물(268a)의 캡핑 패턴(266)과 접촉하는 제2 콘택 플러그(312)를 형성한다. 상기 제2 및 제3 영역(B, C)의 제5 층간 절연막(310)을 관통하여 상기 셀 콘택 플러그들(300)과 접촉하는 제3 콘택 플러그(314) 및 제1 콘택 플러그(300a)와 접촉하는 제4 콘택 플러그(316)를 형성한다.
이후, 도시하지는 않았지만, 상기 제5 층간 절연막(310) 상에 상부 층간 절연막을 형성하고, 상기 상부 층간 절연막을 관통하여 제2 내지 제4 콘택 플러그와 각각 전기적으로 연결되는 상부 배선들을 더 형성할 수 있다. 따라서, 상기 수직형 메모리 장치의 제조할 수 있다.
도 26은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 도 27는 예시적인 실시예에 따른 수직형 메모리 장치의 계단부 및 관통 비아홀 부위를 확대 도시한 단면도이다.
상기 수직형 메모리 장치는 셀 패드 영역 부위의 지지 구조물 및 게이트 패턴의 형상을 제외하고, 도 1, 2a, 2b, 도 3a 및 도 3b를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다.
도 26 및 도 27을 참조하면, 상기 제1 방향의 가장자리에 위치하는 게이트 패턴(297)의 계단부의 수직 두께는 이와 연결된 상기 게이트 패턴(297)의 연장부의 수직 두께와 실질적으로 동일하다. 즉, 상기 게이트 패턴은 상, 하부가 평탄한 형상을 가지면서 상기 제1 방향으로 연장될 수 있다.
또한, 계단부에 형성되는 제1 금속 패턴(즉, 최상부의 제1 금속 패턴)의 수직 두께는 상기 계단부의 아래의 연장부 부위에 형성되는 제1 금속 패턴의 수직 두께와 실질적으로 동일할 수 있다. 또한, 상기 계단부에 형성되는 제1 금속 패턴의 폭과 상기 계단부의 아래의 연장부 부위에 형성되는 제1 금속 패턴의 폭은 실질적으로 동일할 수 있다.
상기 수직 메모리 장치는 도 6 내지 도 25를 참조로 설명한 것과 실질적으로 동일하거나 유사한 공정을 통해 제조될 수 있다. 다만, 도 8을 참조로 설명한 공정을 수행할 때, 상기 제1 예비 몰드 구조물(226)의 각 계단부 상에 제1 희생 패턴(224)을 형성하지 않을 수 있다. 또한, 도 10을 참조로 설명한 공정을 수행할 때, 상기 제2 예비 몰드 구조물의 각 계단부 상에 제2 희생 패턴(244)을 형성하지 않을 수 있다.
도 28은 본 발명의 예시적인 실시예에 따른 반도체 소자를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 28을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 소자(1100) 및 반도체 소자(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 소자(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 소자(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 소자(1100)는 비휘발성 메모리 소자일 수 있으며, 상기 각 도면들(예를들어, 도 1, 도 4a, 4b, 5 또는 도 26)을 참조하여 설명한 COP 구조의 수직 메모리 장치일 수 있다.
반도체 소자(1100)는 제1 구조물(110F) 및 제1 구조물(110F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(110F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(110F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 그라운드 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(110F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 소자(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 소자들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 소자들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 소자(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 소자(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 소자(1100)를 제어하기 위한 제어 명령, 반도체 소자(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 소자(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 소자(1100)를 제어할 수 있다.
도 29는 본 발명의 예시적인 실시예에 따른 반도체 소자를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 29를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 28의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 셀 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은, 상기 각 도면들(예를들어, 도 1, 도 4a, 4b, 5 또는 도 26)을 참조하여 설명한 COP 구조의 수직 메모리 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 30 및 도 31은 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다. 도 30 및 도 31는 각각 도 29의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 29의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 30을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(도 29, 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 29와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 셀 적층 구조물(3210), 셀 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 구조물들(도시안됨), 채널 구조물들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 셀 적층 구조물(3210)의 상, 하부 트랜지스터의 게이트들 및 워드 라인들(도 28의 WL)과 전기적으로 연결되는 연결 배선들(3235)을 포함할 수 있다.
또한, 상기 연결 배선들 사이 부위의 셀 적층 구조물을 관통하는 지지 구조물(3500)이 구비될 수 있다. 상기 지지 구조물(3500)은 상기 연결 배선이 형성되는 부위의 셀 적층 구조물을 지지한다. 상기 지지 구조물(3500)은 예를들어, 도 1, 도 4a, 4b, 5 또는 도 26을 참조로 설명한 지지 구조물과 동일할 수 있다.
예시적인 실시예에서, 상기 반도체 칩들(2200) 각각은, 예를 들어, 도 1, 도 4a, 4b, 5 또는 도 26 를 참조로 설명한 수직형 메모리 장치를 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다.
관통 배선(3245)은 셀 적층 구조물(3210)의 외측에 배치될 수 있으며, 셀 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(도 29의 2210)를 더 포함할 수 있다.
도 31을 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다.
제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 셀 적층 구조물(4210), 셀 적층 구조물(4210)을 관통하는 채널 구조물들(4220)과 분리 구조물(도시안됨), 및 채널 구조물들(4220) 및 셀 적층 구조물(4210)의 워드 라인들(도 28의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 셀 적층 구조물(4210)의 상, 하부 트랜지스터의 게이트들 및 워드 라인들(도 28의 WL)과 전기적으로 연결되는 연결 배선들 (4235)을 통하여, 각각 채널 구조물들(4220) 및 워드 라인들(도 28의 WL)과 게이트가 전기적으로 연결될 수 있다.
또한, 상기 연결 배선들(4235) 사이 부위의 셀 적층 구조물을 관통하는 지지 구조물(4500)이 구비될 수 있다. 상기 지지 구조물(4500)은 상기 연결 배선(4235)이 형성되는 부위의 셀 적층 구조물을 지지한다. 상기 지지 구조물은 예를들어, 도 1, 도 4a, 4b, 5 또는 도 26을 참조로 설명한 지지 구조물과 동일할 수 있다.
반도체 칩들(2200a) 각각은, 상기 각 도면들(예를들어, 도 1 또는 도 25)을 참조하여 설명한 COP 구조의 수직 메모리 장치를 포함할 수 있다.
제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 배선들(4110)과 전기적으로 연결되는 입출력 패드(도 29의 2210)를 더 포함할 수 있다.
도 30의 반도체 칩들(2200) 및 도 31의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 30의 반도체 칩들(2200) 및 도 31의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 108 : 하부 배선들
116 : 베이스 패턴 118 : 베이스 절연막
220 : 제1 절연막 240 : 제2 절연막
297 : 게이트 패턴 292 : 제2 블록킹막 패턴
230 : 제1 층간 절연막 250 : 제2 층간 절연막
268a : 채널 구조물 270 : 제3 층간 절연막
272 : 더미 채널홀 276a, 276 : 제1 및 제2 갭
280, 280a : 제1 금속 패턴 282 : 제1 스페이서막
286 : 제2 금속 패턴 274 : 관통 비아홀
284 : 제2 스페이서 298 : 제4 층간 절연막
300 : 셀 콘택 플러그

Claims (10)

  1. 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되면서 적층되고 상기 기판의 상부면과 평행한 제1 방향으로 연장되고 상기 제1 방향의 가장자리가 계단 형상을 가지는 게이트 패턴들과, 상기 게이트 패턴들 사이에 구비되는 절연막을 포함하는 셀 적층 구조물;
    각각의 게이트 패턴들의 계단부를 통과하면서 상기 셀 적층 구조물을 관통하고, 컵 형상의 제1 스페이서막과, 상기 제1 스페이서막의 외측벽을 둘러싸는 링 형상을 갖는 제1 금속 패턴들과, 상기 제1 스페이서막 상에 상기 제1 스페이서막의 내부 공간을 채우는 제2 금속 패턴들을 포함하는 지지 구조물; 및
    상기 게이트 패턴들의 계단부의 상부면 상에 각각 구비되는 셀 콘택 플러그를 포함하고,
    각각의 제1 금속 패턴들은 각각의 게이트 패턴들과 동일한 수직 레벨에 배치되고, 각각의 제1 금속 패턴들의 측벽은 각각의 상기 게이트 패턴들의 측벽과 서로 인접하게 배치되는 수직형 메모리 장치.
  2. 제1 항에 있어서, 상기 지지 구조물은 상기 셀 적층 구조물을 관통하는 더미 채널홀과 상기 더미 채널홀의 측벽과 연통하고 상기 수직 방향으로 이격되면서 배치되는 갭들을 채우고, 상기 제1 금속 패턴은 상기 갭들 내에 구비되고, 상기 제1 스페이서막은 상기 더미 채널홀의 측벽 및 저면과 상기 제1 금속 패턴의 측벽 상에 구비되는 수직형 메모리 장치.
  3. 제1 항에 있어서, 상기 게이트 패턴의 계단부의 수직 두께는 상기 게이트 패턴에서 상부층 계단에 의해 커버되는 연장부의 수직 두께보다 더 두꺼운 수직형 메모리 장치.
  4. 제3 항에 있어서, 상기 게이트 패턴의 계단부와 인접하게 배치되는 제1 금속 패턴의 수직 두께는 그 하부에 배치되는 제1 금속 패턴의 수직 두께보다 더 두꺼운 수직형 메모리 소자.
  5. 제1 항에 있어서, 상기 게이트 패턴의 표면을 둘러싸고, 금속 산화물을 포함하는 블록킹막을 포함하고, 서로 인접하는 상기 제1 금속 패턴의 측벽과 상기 게이트 패턴의 측벽 사이에는 상기 블록킹막이 개재되는 수직형 메모리 장치.
  6. 제1 항에 있어서, 상기 셀 콘택 플러그의 저면은 상기 게이트 패턴의 계단부의 상부면과 접하거나, 또는 상기 게이트 패턴의 계단부의 상부면 및 이와 인접한 제1 금속 패턴의 상부면과 접하는 수직형 메모리 장치.
  7. 제1 항에 있어서, 상기 셀 적층 구조물을 관통하면서 상기 게이트 패턴들의 계단부를 통과하지 않는 채널 구조물들이 더 포함되고,
    상기 채널 구조물의 상부면은 상기 지지 구조물의 상부면과 다른 평면에 위치하는 수직형 메모리 장치.
  8. 제1 항에 있어서, 상기 셀 적층 구조물과 이격되도록 배치되고, 상기 수직 방향으로 연장되는 관통 비아 콘택이 더 포함되고,
    상기 관통 비아 콘택의 상부면은 상기 지지 구조물의 상부면과 동일평면에 위치하고, 상기 관통 비아 콘택의 하부면은 상기 지지 구조물의 하부면과 다른 평면에 위치하는 수직형 메모리 장치.
  9. 제1 영역, 제2 영역 및 제3 영역을 포함하는 기판 상에 형성되는 회로 패턴;
    상기 제1 및 제2 영역 상에 위치하는 회로 패턴 상에 구비되고, 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격되면서 적층되고 상기 기판의 상부면과 평행한 제1 방향으로 연장되고 상기 제1 방향의 가장자리가 계단 형상을 가지는 게이트 패턴들과, 상기 게이트 패턴들 사이에 구비되는 절연막을 포함하는 셀 적층 구조물;
    상기 제1 영역 상의 상기 셀 적층 구조물을 관통하는 채널 구조물들;
    상기 제2 영역 상의 상기 셀 적층 구조물을 관통하고, 각각의 게이트 패턴들의 계단부를 통과하고, 컵 형상의 제1 스페이서막과, 상기 제1 스페이서막의 외측벽을 둘러싸는 링 형상을 갖는 제1 금속 패턴들과, 상기 제1 스페이서막 상에 상기 제1 스페이서막의 내부 공간을 채우는 제2 금속 패턴들을 포함하는 지지 구조물;
    상기 셀 적층 구조물과 이격되도록 배치되고, 상기 수직 방향으로 연장되어 상기 회로 패턴과 전기적으로 연결되는 관통 비아 콘택;
    각각의 상기 게이트 패턴들의 계단부의 상부면 상에 구비되고, 상기 제2 금속 패턴과 동일한 물질을 포함하는 셀 콘택 플러그; 및
    상기 게이트 패턴들의 표면을 둘러싸는 블록킹막을 포함하고,
    각각의 제1 금속 패턴들은 각각의 게이트 패턴들과 동일한 수직 레벨에 배치되고, 서로 인접하는 상기 제1 금속 패턴의 측벽과 상기 게이트 패턴의 측벽 사이에는 상기 블록킹막이 개재되는 수직형 메모리 장치.
  10. 제9 항에 있어서, 상기 관통 비아 콘택의 측벽을 둘러싸는 제2 스페이서가 더 포함되고, 상기 제2 스페이서는 상기 제1 스페이서막과 동일한 물질을 포함하는 수직형 메모리 장치.
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