KR102603300B1 - 박막 트랜지스터, 그의 제조방법, 및 그를 포함하는 유기발광 표시장치 - Google Patents

박막 트랜지스터, 그의 제조방법, 및 그를 포함하는 유기발광 표시장치 Download PDF

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Abstract

본 발명은 구동 트랜지스터의 하부 게이트 전극에 소스 전극을 접속하지 않고도 구동 트랜지스터의 구동 안정성을 높일 수 있는 박막 트랜지스터, 그의 제조방법, 및 그를 포함하는 유기발광 표시장치에 관한 것이다. 본 발명의 일 실시예에 따른 박막 트랜지스터는 제1 N형 반도체층, 제1 N형 반도체층 상에 배치되는 P형 반도체층, P형 반도체층 상에 배치되는 제1 게이트 전극, 제1 게이트 전극과 P형 반도체층 사이에 배치된 게이트 절연막, P형 반도체층의 제1 측에 접속된 제1 소스 전극, 및 P형 반도체층의 제2 측에 접속된 제1 드레인 전극을 포함한다.

Description

박막 트랜지스터, 그의 제조방법, 및 그를 포함하는 유기발광 표시장치{THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING THE SAME, AND ORGANIC LIGHT EMITTING DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 박막 트랜지스터, 그의 제조방법, 및 그를 포함하는 유기발광 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광 표시장치(OLED: Organic Light Emitting Display)와 같은 여러가지 평판표시장치가 활용되고 있다.
액정표시장치와 유기발광 표시장치와 같은 평판표시장치는 표시패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 구비한다. 표시패널은 데이터라인들, 게이트라인들, 데이터라인들과 게이트라인들의 교차부에 형성되어 게이트라인들에 게이트신호들이 공급될때 데이터라인들의 데이터전압들을 공급받는 다수의 화소들을 포함한다. 화소들은 데이터전압들에 따라 소정의 밝기로 발광한다.
또한, 평판표시장치는 스위칭 소자로서 박막 트랜지스터를 이용하여 화소들과 게이트 구동회로를 구동한다. 박막 트랜지스터는 전계에 의하여 전류의 흐름을 조절하는 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; MOSFET, 이하 "산화물 반도체 트랜지스터"로 칭함)일 수 있다.
평판표시장치가 유기발광 표시장치로 구현되는 경우, 화소들 각각은 유기발광다이오드(organic light emitting diode), 게이트 전극의 전압에 따라 유기발광 다이오드에 공급되는 전류의 양을 조절하는 구동 트랜지스터(transistor), 스캔 라인의 스캔 신호에 응답하여 데이터 라인의 데이터 전압을 구동 트랜지스터의 게이트 전극에 공급하는 스위칭 트랜지스터를 포함할 수 있다.
구동 트랜지스터는 N형 반도체 특성이 있는 N형 박막 트랜지스터로 형성될 수 있다. 이 경우, 구동 트랜지스터는 상부 게이트 방식의 코플라나(coplanar) 구조로 형성될 수 있다.
상부 게이트 방식에서 구동 트랜지스터의 액티브층은 외부의 노이즈(noise) 등에 의해 영향을 받을 수 있으며, 이로 인해 구동 트랜지스터의 드레인-소스간 전류(ID)는 도 1a와 같이 드레인-소스 간 전압(VDS)의 상승에 따라 지속적 상승할 수 있다. 즉, 구동 트랜지스터의 구동 안정성이 저하될 수 있다.
이를 개선하기 위해, 구동 트랜지스터의 액티브층에 중첩되도록 하부 게이트 전극을 형성하고, 하부 게이트 전극을 소스 전극에 접속한다. 그 결과, 구동 트랜지스터의 드레인-소스간 전류(ID)는 도 1b와 같이 소정의 드레인-소스 간 전압(VDS) 이상에서 일정하게 유지될 수 있다. 즉, 구동 트랜지스터의 구동 안정성은 높아질 수 있다.
도 1a 및 도 1b에서 x 축은 구동 트랜지스터의 드레인-소스 간 전압(VDS)을 나타내고, y 축은 구동 트랜지스터의 드레인-소스 간 전류(ID)를 나타낸다.
하지만, 구동 트랜지스터의 액티브층에 중첩되도록 하부 게이트 전극을 형성하고 하부 게이트 전극을 소스 전극에 접속하는 경우, 구동 트랜지스터의 면적이 증가하며, 하부 게이트 전극과 소스 전극의 접속을 위한 콘택홀 공정이 필요하다.
본 발명은 구동 트랜지스터의 하부 게이트 전극에 소스 전극을 접속하지 않고도 구동 트랜지스터의 구동 안정성을 높일 수 있는 박막 트랜지스터, 그의 제조방법, 및 그를 포함하는 유기발광 표시장치를 제공한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 제1 N형 반도체층, 제1 N형 반도체층 상에 배치되는 P형 반도체층, P형 반도체층 상에 배치되는 제1 게이트 전극, 제1 게이트 전극과 P형 반도체층 사이에 배치된 게이트 절연막, P형 반도체층의 제1 측에 접속된 제1 소스 전극, 및 P형 반도체층의 제2 측에 접속된 제1 드레인 전극을 포함한다.
본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법은 제1 게이트 절연막 상에 구동 트랜지스터의 제1 N형 반도체층과 P형 반도체층, 및 스위칭 트랜지스터의 제2 N형 반도체층을 형성하는 단계, P형 반도체층 상에 제2 게이트 절연막과 제1 게이트 전극을 형성하고, 제2 N형 반도체층 상에 제2 게이트 절연막과 제2 게이트 전극을 형성하는 단계, 제1 N형 반도체층, P형 반도체층, 2 N형 반도체층, 제1 및 제2 게이트 전극들을 덮는 층간 절연막을 형성하는 단계, 층간 절연막을 관통하여 P형 반도체층을 노출하는 제1 및 제2 콘택홀들, 제2 N형 반도체층을 노출하는 제3 및 제4 콘택홀들을 형성하는 단계, 및 층간 절연막 상에 제1 콘택홀을 통해 P형 반도체층에 접속되는 제1 소스 전극, 제2 콘택홀을 통해 P형 반도체층에 접속되는 제1 드레인 전극, 제3 콘택홀을 통해 제2 N형 반도체층에 접속되는 제2 소스 전극, 및 제4 콘택홀을 통해 제2 N형 반도체층에 접속되는 제2 드레인 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 유기발광 표시장치는 스캔 신호가 인가되는 스캔 라인, 데이터 전압이 인가되는 데이터 라인, 전원 전압이 인가되는 전원 라인, 및 스캔 라인, 데이터 라인, 및 전원 라인에 접속된 화소를 구비한다. 화소는 유기발광 다이오드, 전원 라인과 유기발광 다이오드 사이에 접속되는 구동 트랜지스터, 및 스캔 라인의 스캔 신호에 따라 데이터 라인의 데이터 전압의 공급을 스위칭하는 스위칭 트랜지스터를 포함한다. 구동 트랜지스터는 제1 N형 반도체층과 제1 N형 반도체층 상에 배치되는 P형 반도체층을 포함한다. 스위칭 트랜지스터는 제2 N형 반도체층을 포함한다.
본 발명의 실시예는 제1 소스 전극과 제1 드레인 전극 사이에서 하부 게이트 전극과 제1 N형 반도체층이 중첩되는 영역을 제1 채널 영역으로 형성하고, 제2 소스 전극과 제2 드레인 전극 사이에서 제1 게이트 전극과 P형 반도체층이 중첩되는 영역을 제2 채널 영역으로 형성할 수 있다. 그 결과, 본 발명의 실시예는 제1 채널 영역이 N형 반도체 특성을 가지며, 제2 채널 영역을 P형 반도체 특성을 가지도록 구현할 수 있다. 즉, 본 발명의 실시예는 제1 N형 반도체층과 P형 반도체층을 모두 포함하므로, 제1 N형 반도체층에 의해 구현되며 N형 반도체 특성이 있는 제1 채널 영역과 P형 반도체층에 의해 구현되며 P형 반도체 특성이 있는 제2 채널 영역을 모두 사용할 수 있다.
또한, 본 발명의 실시예는 제1 N형 반도체층의 문턱전압을 제1 드레인 전극에 인가되는 드레인 전압의 절반보다 크게 설정함으로써, 하부 게이트 전극에 바이어스 전압을 인가하지 않고도 제1 N형 반도체층을 비활성화시킬 수 있다. 따라서, 본 발명의 실시예는 구동 트랜지스터의 하부 게이트 전극에 제1 소스 전극을 접속하지 않고도 구동 트랜지스터의 구동 안정성을 높일 수 있다. 또한, 본 발명의 실시예는 구동 트랜지스터를 P형 반도체 트랜지스터로만 이용할 경우, 하부 게이트 전극이 필요 없으므로, 하부 게이트 전극을 삭제할 수 있다.
도 1a 및 도 1b는 하부 게이트 전극을 적용하지 않은 경우와 적용한 경우 구동 트랜지스터의 드레인-소스 간 전압에 따른 드레인-소스 간 전류를 보여주는 그래프들이다.
도 2는 본 발명의 일 실시 예에 따른 유기발광 표시장치를 보여주는 사시도이다.
도 3은 도 2의 제1 기판, 게이트 구동부, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 4는 도 3의 표시영역의 화소의 일 예를 보여주는 회로도이다.
도 5는 도 3의 표시영역의 화소의 또 다른 예를 보여주는 회로도이다.
도 6은 도 4 및 도 5의 구동 트랜지스터와 제1 스위칭 트랜지스터의 일 예를 보여주는 단면도이다.
도 7은 구동 트랜지스터의 N형 반도체 특성과 P형 반도체 특성을 보여주는 그래프이다.
도 8은 구동 트랜지스터의 P형 반도체층의 두께에 따른 P형 반도체 특성을 보여주는 그래프이다.
도 9는 본 발명의 일 실시예에 따른 구동 트랜지스터와 제1 스위칭 트랜지스터의 제조방법을 보여주는 흐름도이다.
도 10a 내지 도 10f는 본 발명의 일 실시예에 따른 구동 트랜지스터와 제1 스위칭 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 11은 N형 반도체층과 P형 반도체층을 형성시 진공 브레이크가 존재하는 경우, 박막 트랜지스터의 N형 반도체 특성과 P형 반도체 특성을 보여주는 그래프이다.
도 12a 내지 도 12c는 도 6의 구동 트랜지스터의 소스 콘택부를 상세히 보여주는 단면도들이다.
도 13은 본 발명의 또 다른 실시예에 따른 구동 트랜지스터와 제1 스위칭 트랜지스터의 제조방법을 보여주는 흐름도이다.
도 14a 내지 도 14b는 본 발명의 일 실시예에 따른 구동 트랜지스터와 제1 스위칭 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다. 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 유기발광 표시장치를 보여주는 사시도이다. 도 3은 도 2의 제1 기판, 게이트 구동부, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 유기발광 표시장치(1000)는 표시패널(1100), 게이트 구동부(1200), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(1300), 연성필름(1400), 회로보드(1500), 및 타이밍 제어부(1600)를 포함한다. 본 발명의 일 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display), 유기발광 표시장치(Organic Light Emitting Display), 전계 방출 표시장치(Field Emission Display), 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다.
표시패널(1100)은 제1 기판(1110)과 제2 기판(1120)을 포함한다. 제2 기판(1120)은 봉지 기판일 수 있다. 제1 기판(1110)과 제2 기판(1120)은 플라스틱 필름(plastic film) 또는 유리(glass)일 수 있다.
제2 기판(1120)과 마주보는 제1 기판(1110)의 일면 상에는 게이트 라인들, 데이터 라인들, 및 화소(P)들이 형성된다. 화소(P)들은 게이트 라인들과 데이터 라인들의 교차 구조에 의해 정의되는 영역에 마련된다.
표시패널(1100)은 도 3과 같이 화소들이 형성되어 화상을 표시하는 표시영역(DA)과 화상을 표시하지 않는 비표시영역(NDA)으로 구분될 수 있다. 표시영역(DA)에는 게이트 라인들, 데이터 라인들, 및 화소(P)들이 형성될 수 있다. 비표시영역(NDA)에는 게이트 구동부(1200), 패드들, 데이터 라인들과 패드들을 연결하는 링크 라인들이 형성될 수 있다.
게이트 구동부(1200)는 타이밍 제어부(1600)로부터 입력되는 게이트 제어신호에 따라 게이트 라인들에 게이트 신호들을 공급한다. 게이트 구동부(1200)는 표시패널(1100)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시영역(DA)에 GIP(gate driver in panel) 방식으로 형성될 수 있다.
소스 드라이브 IC(1300)는 타이밍 제어부(1600)로부터 디지털 비디오 데이터와 소스 제어신호를 입력받는다. 소스 드라이브 IC(1300)는 소스 제어신호에 따라 디지털 비디오 데이터를 아날로그 데이터전압들로 변환하여 데이터 라인들에 공급한다. 소스 드라이브 IC(1300)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성필름(1400)에 실장될 수 있다.
표시패널(1100)의 비표시영역(NDA)에는 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(1400)에는 패드들과 소스 드라이브 IC(1300)를 연결하는 배선들, 패드들과 회로보드(1500)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(1400)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(1400)의 배선들이 연결될 수 있다.
회로보드(1500)는 연성필름(1400)들에 부착될 수 있다. 회로보드(1500)는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 예를 들어, 회로보드(1500)에는 타이밍 제어부(1600)가 실장될 수 있다. 회로보드(1500)는 인쇄회로보드(printed circuit board) 또는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.
타이밍 제어부(1600)는 회로보드(1500)의 케이블을 통해 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 신호를 입력받는다. 타이밍 제어부(1600)는 타이밍 신호에 기초하여 게이트 구동부(1200)의 동작 타이밍을 제어하기 위한 게이트 제어신호와 소스 드라이브 IC(1300)들을 제어하기 위한 소스 제어신호를 발생한다. 타이밍 제어부(1600)는 게이트 제어신호를 게이트 구동부(1200)에 공급하고, 소스 제어신호를 소스 드라이브 IC(1300)들에 공급한다.
도 4는 도 3의 표시영역의 화소의 일 예를 보여주는 회로도이다.
도 4에서는 설명의 편의를 위해 제j(j는 2 이상의 정수) 데이터라인(Dj), 제q(q는 q는 2 이상의 정수) 기준전압 라인(Rq), 제k(k는 2 이상의 정수) 게이트라인(Gk), 제k 초기화라인(SEk)에 접속된 화소(P)만을 도시하였다.
도 4를 참조하면, 화소(P)는 유기발광 다이오드(OLED), 구동 트랜지스터(DT), 복수의 스위칭 트랜지스터들(ST1, ST2), 및 커패시터(Cst)를 포함할 수 있다. 스위칭 트랜지스터들은 제1 및 제2 스위칭 트랜지스터들(ST1, ST2)을 포함할 수 있다.
유기발광 다이오드(OLED)는 구동 트랜지스터(DT)를 통해 공급되는 전류에 따라 발광한다. 유기발광 다이오드(OLED)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 제1 전원전압이 공급되는 제1 전원전압라인(VSSL)에 접속될 수 있다. 제1 전원전압라인(VSSL)은 저전위 전원전압이 공급되는 저전위 전압라인일 수 있다.
유기발광 다이오드(OLED)는 애노드 전극(anode electrode), 정공 수송층(hole transporting layer), 유기발광층(organic light emitting layer), 전자 수송층(electron transporting layer), 및 캐소드 전극(cathode electrode)을 포함할 수 있다. 유기발광 다이오드(OLED)는 애노드 전극과 캐소드 전극에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기발광층으로 이동되며, 유기발광층에서 서로 결합하여 발광하게 된다.
구동 트랜지스터(DT)는 P형 반도체 특성이 있는 P형 반도체 트랜지스터로 형성될 수 있다. 예를 들어, P형 반도체 트랜지스터는 P형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)일 수 있다. 구동 트랜지스터(DT)는 제2 전원전압이 공급되는 제2 전원전압라인(VDDL)과 유기발광소자(OLED) 사이에 배치된다. 구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 제2 전원전압라인(VDDL)으로부터 유기발광 다이오드(OLED)로 흐르는 전류를 조정한다. 구동 트랜지스터(DT)의 게이트 전극은 제1 스위칭 트랜지스터(ST1)의 제1 전극에 접속되고, 소스 전극은 제2 전원전압라인(VDDL)에 접속되며, 드레인 전극은 유기발광 다이오드(OLED)의 애노드 전극에 접속될 수 있다. 제2 전원전압라인(VDDL)은 고전위 전원전압이 공급되는 고전위 전압라인일 수 있다.
제1 스위칭 트랜지스터(ST1)는 N형 반도체 특성이 있는 N형 반도체 트랜지스터로 형성될 수 있다. 예를 들어, N형 반도체 트랜지스터는 N형 MOSFET일 수 있다. 제1 스위칭 트랜지스터(ST1)는 제k 게이트라인(Gk)의 제k 게이트신호에 의해 턴-온되어 제j 데이터라인(Dj)의 전압을 구동 트랜지스터(DT)의 게이트 전극에 공급한다. 제1 스위칭 트랜지스터(ST1)의 게이트 전극은 제k 게이트라인(Gk)에 접속되고, 소스 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 드레인 전극은 제j 데이터라인(Dj)에 접속될 수 있다.
제2 스위칭 트랜지스터(ST2)는 N형 반도체 트랜지스터로 형성될 수 있다. 제2 스위칭 트랜지스터(ST2)는 제k 초기화라인(SEk)의 제k 초기화신호에 의해 턴-온되어 제q 기준전압 라인(Rq)을 구동 트랜지스터(DT)의 드레인 전극에 접속시킨다. 제2 스위칭 트랜지스터(ST2)의 게이트 전극은 제k 초기화라인(SEk)에 접속되고, 제1 전극은 제q 기준전압 라인(Rq)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 드레인 전극에 접속될 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트전압과 소스전압 간의 차전압을 저장한다.
커패시터(Cst)의 일 측 전극은 구동 트랜지스터(DT)의 게이트 전극, 및 제1 스위칭 트랜지스터(ST1)의 소스 전극에 접속되고, 타 측 전극은 구동 트랜지스터(DT)의 소스 전극, 제2 스위칭 트랜지스터(ST2)의 드레인 전극, 및 유기발광소자(OLED)의 애노드 전극에 접속될 수 있다.
본 발명의 실시예에서 구동 트랜지스터(DT)를 P형 반도체 트랜지스터로 형성한다. 구동 트랜지스터(DT)가 N형 반도체 트랜지스터로 형성되는 경우 소스 전극이 유기발광 다이오드(OLED)의 애노드 전극에 접속되나, P형 반도체 트랜지스터로 형성되는 경우 소스 전극이 제2 전원전압라인(VDDL)에 접속된다. 따라서, 구동 트랜지스터(DT)가 N형 반도체 트랜지스터로 형성되는 경우보다 P형 반도체 트랜지스터로 형성되는 경우에 전류 제어가 용이할 수 있다.
도 5는 도 3의 화소의 또 다른 예를 보여주는 회로도이다. 도 5에서는 설명의 편의를 위해 제j(j는 2 이상의 정수) 데이터라인(Dj), 제k(k는 2 이상의 정수) 게이트라인(Gk), 제k 초기화라인(SEk), 및 제k 발광라인(EMk)에 접속된 화소(P)만을 도시하였다.
도 5를 참조하면, 화소(P)는 유기발광소자(OLED), 구동 트랜지스터(DT), 복수의 스위칭 트랜지스터들(ST1, ST2, ST3, ST4, ST5), 및 커패시터(Cst)를 포함할 수 있다. 스위칭 트랜지스터들은 제1 내지 제5 스위칭 트랜지스터들(ST1, ST2, ST3, ST4, ST5)을 포함할 수 있다.
유기발광소자(OLED)는 구동 트랜지스터(DT)를 통해 공급되는 전류에 따라 발광한다. 유기발광소자(OLED)의 애노드 전극은 구동 트랜지스터(DT)의 드레인 전극에 접속되고, 캐소드 전극은 제1 전원전압이 공급되는 제1 전원전압라인(VSSL)에 접속될 수 있다. 제1 전원전압라인(VSSL)은 저전위 전원전압이 공급되는 저전위 전압라인일 수 있다.
유기발광소자(OLED)는 애노드 전극(anode electrode), 정공 수송층(hole transporting layer), 유기발광층(organic light emitting layer), 전자 수송층(electron transporting layer), 및 캐소드 전극(cathode electrode)을 포함할 수 있다. 유기발광소자(OLED)는 애노드 전극과 캐소드 전극에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기발광층으로 이동되며, 유기발광층에서 서로 결합하여 발광하게 된다.
구동 트랜지스터(DT)는 P형 반도체 트랜지스터로 형성될 수 있다. 구동 트랜지스터(DT)는 제2 전원전압이 공급되는 제2 전원전압라인(VDDL)과 유기발광소자(OLED) 사이에 배치된다. 구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 제2 전원전압라인(VDDL)으로부터 유기발광다이오드(OLED)로 흐르는 전류를 조정한다. 구동 트랜지스터(DT)의 게이트 전극은 커패시터(Cst)의 일 측 전극과 제2 스위칭 트랜지스터(ST2)의 제2 전극에 접속되고, 소스 전극은 제2 전원전압라인(VDDL)에 접속되며, 드레인 전극은 유기발광다이오드(OLED)의 애노드 전극에 접속될 수 있다. 제2 전원전압라인(VDDL)은 고전위 전원전압이 공급되는 고전위 전압라인일 수 있다.
제1 스위칭 트랜지스터(ST1)는 N형 반도체 트랜지스터로 형성될 수 있다. 제1 스위칭 트랜지스터(ST1)는 제k 게이트라인(Gk)의 제k 게이트신호에 의해 턴-온되어 제j 데이터라인(Dj)의 전압을 커패시터(Cst)의 타 측 전극에 공급한다. 제1 스위칭 트랜지스터(ST1)의 게이트 전극은 제k 게이트라인(Gk)에 접속되고, 소스 전극은 커패시터(Cst)의 타 측 전극에 접속되며, 드레인 전극은 제j 데이터라인(Dj)에 접속될 수 있다.
제2 스위칭 트랜지스터(ST2)는 N형 반도체 트랜지스터로 형성될 수 있다. 제2 스위칭 트랜지스터(ST2)는 제k 초기화라인(SEk)의 제k 초기화신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극과 드레인 전극을 연결시킨다. 제2 스위칭 트랜지스터(ST2)의 게이트 전극은 제k 초기화라인(SEk)에 접속되고, 소스 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 드레인 전극은 구동 트랜지스터(DT)의 드레인 전극에 접속될 수 있다.
제3 스위칭 트랜지스터(ST3)는 N형 반도체 트랜지스터로 형성될 수 있다. 제3 스위칭 트랜지스터(ST3)는 제k 발광라인(EMk)의 제k 발광신호에 의해 턴-온되어 커패시터(Cst)의 타 측 전극을 기준전압으로 초기화한다. 제3 스위칭 트랜지스터(ST3)의 게이트 전극은 제k 발광라인(EMk)에 접속되고, 소스 전극은 기준전압이 공급되는 기준전압 라인(RL)에 접속되며, 드레인 전극은 커패시터(Cst)의 타 측 전극에 접속될 수 있다.
제4 스위칭 트랜지스터(ST4)는 N형 반도체 트랜지스터로 형성될 수 있다. 제4 스위칭 트랜지스터(ST4)는 제k 발광라인(EMk)의 제k 발광신호에 의해 턴-온되어 구동 트랜지스터(DT)의 드레인 전극과 유기발광소자(OLED)의 애노드 전극을 연결시킨다. 제4 스위칭 트랜지스터(ST4)의 게이트 전극은 제k 발광라인(EMk)에 접속되고, 소스 전극은 유기발광소자(OLED)의 애노드 전극에 접속되며, 드레인 전극은 구동 트랜지스터(DT)의 드레인 전극에 접속될 수 있다.
제5 스위칭 트랜지스터(ST5)는 N형 반도체 트랜지스터로 형성될 수 있다. 제5 스위칭 트랜지스터(ST5)는 제k 초기화라인(SEk)의 제k 초기화신호에 의해 턴-온되어 유기발광소자(OLED)의 애노드 전극을 기준전압으로 초기화한다. 제5 스위칭 트랜지스터(ST5)의 게이트 전극은 제k 초기화라인(SEk)에 접속되고, 소스 전극은 기준전압 라인(RL)에 접속되며, 드레인 전극은 유기발광소자(OLED)의 애노드 전극에 접속될 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 제1 스위칭 트랜지스터(ST1)의 소스 전극 사이에 형성된다. 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극의 전압과 제1 스위칭 트랜지스터(ST1)의 소스 전극의 전압 간의 차전압을 저장한다.
커패시터(Cst)의 일 측 전극은 구동 트랜지스터(DT)의 게이트 전극, 및 제2 스위칭 트랜지스터(ST2)의 소스 전극에 접속되고, 타 측 전극은 제1 스위칭 트랜지스터(ST1)의 소스 전극, 및 제3 스위칭 트랜지스터(ST3)의 드레인 전극에 접속될 수 있다.
본 발명의 실시예에서는 구동 트랜지스터(DT)는 P형 반도체 트랜지스터로 형성된다. 구동 트랜지스터(DT)가 N형 반도체 트랜지스터로 형성되는 경우 소스 전극이 유기발광 다이오드(OLED)의 애노드 전극에 접속되나, P형 반도체 트랜지스터로 형성되는 경우 소스 전극이 제2 전원전압라인(VDDL)에 접속된다. 따라서, 구동 트랜지스터(DT)가 N형 반도체 트랜지스터로 형성되는 경우보다 P형 반도체 트랜지스터로 형성되는 경우에 전류 제어가 용이할 수 있다.
도 6은 도 4 및 도 5의 구동 트랜지스터와 제1 스위칭 트랜지스터의 일 예를 보여주는 단면도이다.
도 6에서는 구동 트랜지스터(DT)와 제1 스위칭 트랜지스터(ST1)가 코플라나(coplanar) 구조의 박막 트랜지스터로 형성된 것을 예시하였다. 코플라나(coplanar) 구조의 박막 트랜지스터는 게이트 전극이 액티브층의 상부에 형성된 상부 게이트(top gate) 구조를 갖는다.
또한, 도 6에서는 설명의 편의를 위해 도 4 및 도 5의 제1 스위칭 트랜지스터(ST1)만을 예시하였다. 하지만, 도 4의 제2 스위칭 트랜지스터(ST2)와 도 5의 제2 내지 제5 스위칭 트랜지스터들(ST2~ST5)은 도 6의 제1 스위칭 트랜지스터(ST1)와 실질적으로 동일하게 형성될 수 있다.
도 6을 참조하면, 구동 트랜지스터(DT)는 하부 게이트 전극(110), 제1 N형 반도체층(130), P형 반도체층(140), 제1 게이트 전극(160), 제1 소스 전극(170), 및 제1 드레인 전극(180)을 포함한다. 제1 스위칭 트랜지스터(ST1)는 제2 N형 반도체층(230), 제2 게이트 전극(260), 제2 소스 전극(270), 및 제2 드레인 전극(280)을 포함한다.
구동 트랜지스터(10)와 제1 스위칭 트랜지스터(ST1)는 제1 기판(1110) 상에 형성된다. 제1 기판(1110)은 플라스틱(plastic) 또는 유리(glass)로 형성될 수 있다.
제1 기판(1110) 상에는 버퍼막이 형성되고, 구동 트랜지스터(10)와 제1 스위칭 트랜지스터(ST1)는 제1 기판(1110) 상에 형성될 수 있다. 버퍼막은 제1 기판(1110)을 통해 침투하는 수분으로부터 구동 트랜지스터(DT)와 제1 스위칭 트랜지스터(ST1)를 보호하기 위한 막이다. 버퍼막은 교번하여 적층된 복수의 무기막들을 포함할 수 있다. 예를 들어, 버퍼막은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제1 기판(1110) 또는 버퍼막 상에는 하부 게이트 전극(110)이 형성된다. 하부 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
하부 게이트 전극(110) 상에는 제1 게이트 절연막(120)이 형성된다. 제1 게이트 절연막(120)은 하부 게이트 전극(110)을 덮도록 형성될 수 있다. 제1 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제1 게이트 절연막(120) 상에는 제1 N형 반도체층(130)과 제2 N형 반도체층(230)이 형성된다. 제1 N형 반도체층(130) 상에는 P형 반도체층(140)이 형성된다.
제1 N형 반도체층(130)과 제2 N형 반도체층(230)은 N형 산화물 반도체층으로 형성될 수 있다. 이 경우, 제1 N형 반도체층(130)과 제2 N형 반도체층(230)은 IGZO, IZO, IGO, ITZO, GTO, ZTO, IAZO, AZO, ITO, ATO, 또는 GZO로 형성될 수 있다.
P형 반도체층(140)은 P형 산화물 반도체층으로 형성될 수 있다. 이 경우, P형 반도체층(140)은 Cu2O, SnO, NiO, CuMO2(Delafossite, M=Al, Ga, In, Sr, Y, Sc, Cr), ZnM2O4(Spinel, M=Co, Rh, Ir), Ln/Cu/O/Ch (옥시칼코게나이드, Ln=란탄족(La~Lu), Ch=Se, S, Te), 또는 Cu-Nanowire로 형성될 수 있다.
제1 N형 반도체층(130)이 N형 산화물 반도체층으로 형성되고 P형 반도체층(14O)이 P형 산화물 반도체층으로 형성되는 경우, P형 반도체층(140)의 두께는 제1 N형 반도체층(130)의 두께보다 얇게 형성될 수 있다. 예를 들어, 제1 N형 반도체층(130)의 두께는 30㎚ 이하로 형성되고, P형 반도체층(140)의 두께는 10㎚ 이하로 형성될 수 있다. P형 반도체층(140)의 두께에 대하여는 도 4를 결부하여 후술한다.
제2 N형 반도체층(230)과 P형 반도체층(140) 상에는 제2 게이트 절연막(150)이 형성된다. 제2 게이트 절연막(150)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제2 게이트 절연막(150) 상에는 제1 게이트 전극(160)과 제2 게이트 전극(260)이 형성된다. 제1 게이트 전극(160)과 제2 게이트 전극(260)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트 절연막(150)에 의해 덮이지 않은 제2 N형 반도체층(230)과 P형 반도체층(140)은 도체화된다. 이로 인해, 제2 게이트 절연막(150)에 의해 덮여진 제2 N형 반도체층(230)은 제2 N형 채널 영역으로 정의되고, 제2 게이트 절연막(150)에 의해 덮이지 않은 제2 N형 반도체층(230)은 도체화 영역으로 정의될 수 있다. 또한, 제2 게이트 절연막(150)에 의해 덮여진 P형 반도체층(140)은 P형 채널 영역으로 정의되고, 제2 게이트 절연막(150)에 의해 덮이지 않은 P형 반도체층(140)은 도체화 영역으로 정의될 수 있다.
한편, 제1 N형 반도체층(130)은 P형 반도체층(140)에 의해 덮여 있으므로, 도체화되지 않는다. 따라서, 제1 콘택홀(CT1)의 제1 소스 전극(170)과 제2 콘택홀(CT2)의 제1 드레인 전극(180) 사이에 배치된 제1 N형 반도체층(130)은 제1 N 채널 영역으로 정의될 수 있다. 이로 인해, 하부 게이트 전극(110)은 제1 N 채널 영역을 활성화시키기 위해 제1 콘택홀(CT1)의 제1 소스 전극(170), 제2 콘택홀(CT2)의 제1 드레인 전극(180), 및 그들 사이의 제1 N형 반도체층(130)과 중첩되게 배치될 수 있다.
제2 N형 반도체층(230), P형 반도체층(140), 제1 게이트 전극(160), 및 제2 게이트 전극(260) 상에는 층간 절연막(190)이 형성된다. 층간 절연막(190)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막(190)에는 층간 절연막(190)을 관통하여 P형 반도체층(140)의 도체화 영역을 노출시키는 제1 콘택홀(CT1)과 제2 콘택홀(CT2)이 형성된다. 또한, 층간 절연막(190)에는 층간 절연막(190)을 관통하여 제2 N형 반도체층(230)의 도체화 영역을 노출시키는 제3 콘택홀(CT3)과 제4 콘택홀(CT4)이 형성된다.
층간 절연막(190) 상에는 제1 소스 전극(170), 제1 드레인 전극(180), 제2 소스 전극(270), 및 제2 드레인 전극(280)이 형성된다. 제1 소스 전극(170)은 제1 콘택홀(CT1)을 통해 P형 반도체층(140)의 제1 측에서 P형 반도체층(140)의 도체화 영역에 접속된다. 제1 드레인 전극(180)은 제2 콘택홀(CT2)을 통해 P형 반도체층(140)의 제2 측에서 P형 반도체층(140)의 도체화 영역에 접속된다. 제2 소스 전극(270)은 제3 콘택홀(CT3)을 통해 제2 N형 반도체층(230)의 제1 측에서 제2 N형 반도체층(230)의 도체화 영역에 접속된다. 제2 드레인 전극(280)은 제4 콘택홀(CT4)을 통해 제2 N형 반도체층(230)의 제2 측에서 제2 N형 반도체층(230)의 도체화 영역에 접속된다.
제1 소스 전극(170), 제1 드레인 전극(180), 제2 소스 전극(270), 및 제2 드레인 전극(280)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 제1 N형 반도체층(130)과 제1 N형 반도체층(130) 상에 형성된 P형 반도체층(140)을 갖는 구동 트랜지스터(DT)를 포함한다. 제1 N형 반도체층(130)과 제1 N형 반도체층(130)의 하부에 배치된 하부 게이트 전극(110)이 중첩되는 영역은 N형 반도체 특성이 있는 제1 채널 영역으로 정의되고, P형 반도체층(140)과 P형 반도체층(140)의 상부에 배치된 제1 게이트 전극(160)이 중첩되는 영역은 P형 반도체 특성이 있는 제2 채널 영역으로 정의될 수 있다. 이 경우, 하부 게이트 전극(110)에 게이트 신호가 인가되는 경우, 제1 채널 영역을 통해 전류가 흐르게 된다. 또한, 제1 게이트 전극(160)에 게이트 신호가 인가되는 경우, 제2 채널 영역을 통해 전류가 흐르게 된다. 따라서, 본 발명의 실시예는 제2 채널 영역을 이용하여 P형 반도체 특성을 구현하는 경우, 도 4 및 도 5와 같이 구동 트랜지스터(DT)를 P형 반도체 트랜지스터로 형성할 수 있다. 한편, 구동 트랜지스터(DT)의 제1 채널 영역을 이용하여 구현되는 N형 반도체 특성과 제2 채널 영역을 이용하여 구현되는 P형 반도체 특성에 대하여는 도 7을 결부하여 상세히 설명한다.
또한, 본 발명의 실시예는 코플라나(coplanar) 구조로 형성되며, 제2 N형 반도체층(230)을 갖는 스위칭 트랜지스터들을 포함한다. 이로 인해, 본 발명의 실시예는 스위칭 트랜지스터들을 상부 게이트 방식으로 형성할 수 있으므로, 하부 게이트 구조에서 하부 게이트 전극과 소스 전극 또는 드레인 전극 간에 형성되는 기생 용량에 의해 구동 안정성이 저하되는 문제를 방지할 수 있다.
도 7은 구동 트랜지스터의 N형 반도체 특성과 P형 반도체 특성을 보여주는 그래프이다.
도 7에는 구동 트랜지스터의 제1 N형 반도체층(130)이 IGZO로 형성되고, P형 반도체층이 CuO2로 형성된 경우, 게이트-소스 간 전압(Vgs)에 따른 제1 채널 영역의 전류 값(Ids1)과 제2 채널 영역의 전류 값(Ids2)이 나타나 있다. 또한, 도 7에서는 구동 트랜지스터의 제1 채널 영역의 채널 폭(W1)을 980㎛, 채널 길이(L1)를 150㎛, 제2 채널 영역의 채널 폭(W2)을 1960㎛, 채널 길이(L2)를 960㎛으로 설정하고 실험하였다. 도 7에서 X축은 게이트-소스 간 전압(Vgs)을 나타내며, Y축은 채널 영역의 전류 값(Ids)을 나타낸다.
도 7을 참조하면, 제1 채널 영역은 N 채널 영역에 해당하는 바, 게이트-소스 간 전압(Vgs)이 포지티브 전압을 갖는 경우 제1 채널 영역(CH1)의 전류값(Ids1)은 게이트-소스 간 전압(Vgs)에 따라 비례하여 상승하는 N형 반도체 특성이 나타난다.
또한, 제2 채널 영역(CH2)은 P 채널 영역에 해당하는 바, 게이트-소스 간 전압(Vgs)이 네거티브 전압을 갖는 경우 제2 채널 영역(CH2)의 전류값(Ids2)은 게이트-소스 간 전압(Vgs)에 따라 비례하여 상승하는 P형 반도체 특성이 나타난다.
이상에서 살펴본 바와 같이, 구동 트랜지스터(DT)는 제1 소스 전극(170)과 제1 드레인 전극(180) 사이에서 하부 게이트 전극(110)과 제1 N형 반도체층(130)이 중첩되는 영역을 제1 채널 영역으로 형성하고, 제2 소스 전극(270)과 제2 드레인 전극(280) 사이에서 제1 게이트 전극(160)과 P형 반도체층(140)이 중첩되는 영역을 제2 채널 영역으로 형성할 수 있다. 그 결과, 본 발명의 실시예는 제1 채널 영역(CH1)이 N형 반도체 특성을 가지며, 제2 채널 영역(CH2)을 P형 반도체 특성을 가지도록 구현할 수 있다. 즉, 본 발명의 실시예는 제1 N형 반도체층(130)과 P형 반도체층(140)을 모두 포함하므로, 제1 N형 반도체층(130)에 의해 구현되며 N형 반도체 특성이 있는 제1 채널 영역과 P형 반도체층(140)에 의해 구현되며 P형 반도체 특성이 있는 제2 채널 영역을 모두 사용할 수 있다.
한편, 구동 트랜지스터(DT)는 P형 반도체층(140)을 이용하여 P형 반도체 특성으로 구동하는 경우, 제1 소스 전극(170)의 소스 전압 또는 제1 드레인 전극(180)의 드레인 전압이 부극성을 가져야 제1 N형 반도체층(130)을 비활성화시킬 수 있다. 또한, 구동 트랜지스터(DT)는 제1 N형 반도체층(130)을 이용하여 N형 반도체 특성으로 구동하는 경우, 제1 소스 전극(170)의 소스 전압 또는 제1 드레인 전극(180)의 드레인 전압이 정극성을 가져야 P형 반도체층(140)을 비활성화시킬 수 있다. 하지만, 소스 전압과 드레인 전압을 서로 다른 극성으로 제어하기 어렵다.
따라서, 구동 트랜지스터(DT)가 P형 반도체층(140)을 이용하여 P형 반도체 특성으로 구동되는 경우, 제1 소스 전극(170)의 소스 전압과 제1 드레인 전극(180)의 드레인 전압이 정극성을 가지므로, 제1 N형 반도체층(130)을 비활성화시키기 위해서는 하부 게이트 전극(110)에 바이어스 전압을 인가하여야 한다. 하지만, 하부 게이트 전극(110)에 바이어스 전압을 인가하는 경우, 하부 게이트 전극(110)과 중첩되는 제1 소스 전극(170), 제1 드레인 전극(180) 등이 기생 용량(parasitic capacitance)에 의해 영향을 받을 수 있다.
본 발명의 실시예는 제1 N형 반도체층(130)을 이용하여 P형 반도체 특성으로 구동되는 경우, 제1 소스 전극(170)의 소스 전압과 제1 드레인 전극(180)의 드레인 전압이 정극성을 가지므로, 수학식 1과 같이 제1 N형 반도체층(130)의 문턱전압을 제1 드레인 전극(180)에 인가되는 드레인 전압의 절반보다 크게 설정함으로써, 하부 게이트 전극(110)에 바이어스 전압을 인가하지 않고도 제1 N형 반도체층(130)을 비활성화시킬 수 있다.
Figure 112016129730812-pat00001
수학식 1에서, "VthN1"은 제1 N형 반도체층(130)의 문턱전압을 나타내고, "DV"는 제1 드레인 전극(180)에 인가되는 드레인 전압은 "DV"로 정의될 수 있다. 도 4 및 도 5에서 구동 트랜지스터(DT)의 드레인 전극에 인가되는 드레인 전압은 제2 전원전압라인(VDDL)의 제2 전원전압일 수 있다.
제1 채널 영역의 문턱전압(VthN1)은 제1 N형 반도체층(130)의 산소 함량을 조정함으로써 설정될 수 있다. 예를 들어, 제1 N형 반도체층(130)의 산소 함량을 높이는 경우, 제1 N형 반도체층(130)의 문턱전압(VthN1)은 높아질 수 있다. 또한, 제1 N형 반도체층(130)의 산소 함량을 낮추는 경우, 제1 N형 반도체층(130)의 문턱전압(VthN1)은 낮아질 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 수학식 1과 같이 제1 N형 반도체층(130)의 문턱전압을 제1 드레인 전극(180)에 인가되는 드레인 전압의 절반보다 크게 설정함으로써, 하부 게이트 전극(110)에 바이어스 전압을 인가하지 않고도 제1 N형 반도체층(130)을 비활성화시킬 수 있다. 따라서, 본 발명의 실시예는 구동 트랜지스터(DT)의 하부 게이트 전극(110)에 제1 소스 전극(170)을 접속하지 않고도 구동 트랜지스터(DT)의 구동 안정성을 높일 수 있다.
또한, 본 발명의 실시예는 하부 게이트 전극(110)에 바이어스 전압을 인가하지 않고도 제1 N형 반도체층(130)을 비활성화시킬 수 있으므로, 하부 게이트 전극(110)을 어떠한 전압도 인가되지 않도록 플로팅(floating)시키거나 하부 게이트 전극(110)을 생략할 수 있다. 즉, 본 발명의 실시예는 하부 게이트 전극(110)을 플로팅시키거나 생략하더라도, 동 트랜지스터의 드레인-소스간 전류(ID)를 도 1b와 같이 소정의 드레인-소스 간 전압(VDS) 이상에서 일정하게 유지할 수 있으므로, 구동 트랜지스터의 구동 안정성을 높일 수 있다.
도 8은 구동 트랜지스터의 P형 반도체층의 두께에 따른 P형 반도체 특성을 보여주는 그래프이다.
도 8에는 제1 N형 반도체층(130)을 Al2O3로 형성하고, P형 반도체층(140)을 Cu2O로 형성하며, 드레인-소스간 전압을 -20V으로 설정한 경우, P형 반도체층(140)의 두께가 10㎚, 20㎚, 및 30㎚일 때 게이트-소스 간 전압(Vgs)에 따른 제2 채널 영역의 전류 값(Ids2)이 나타나 있다. 도 8에서 X축은 게이트-소스 간 전압(Vgs)을 나타내며, Y축은 제2 채널 영역의 전류 값(Ids)을 나타낸다.
도 8을 참조하면, P형 반도체층(140)은 두께가 20㎚ 또는 30㎚일 때 게이트-소스 간 전압(Vgs)이 변하더라도 계속해서 전류를 흘리게 되므로, P형 반도체 특성을 제대로 구현하지 못한다. 즉, P형 반도체층(140)은 두께가 20㎚ 또는 30㎚인 경우 P형 반도체 특성을 갖지 못한다.
이에 비해, P형 반도체층(140)은 두께가 10㎚일 때 게이트-소스간 전압(Vgs)이 0V 근처에서 오프 전류 특성이 나타나므로, P형 반도체 특성을 구현할 수 있다. 즉, P형 반도체층(140)은 두께가 10㎚일 때 P형 반도체 특성을 구현할 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터(10)는 P형 반도체층(140)의 두께를 10㎚ 이하로 형성하는 경우, P형 반도체 특성을 구현할 수 있다. 이로 인해, P형 반도체층(140)의 두께는 제1 N형 반도체층(130)의 두께보다 얇게 형성될 수 있다.
도 9는 본 발명의 일 실시예에 따른 구동 트랜지스터와 제1 스위칭 트랜지스터의 제조방법을 보여주는 흐름도이다. 도 10a 내지 도 10f는 본 발명의 일 실시예에 따른 구동 트랜지스터와 제1 스위칭 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 10a 내지 도 10f에 도시된 단면도들은 전술한 도 6에 도시된 구동 트랜지스터(DT)와 제1 스위칭 트랜지스터(ST1)의 제조방법을 설명하기 위한 도면들이므로, 동일한 구성에 대해 동일한 도면부호를 부여하였다. 이하에서는, 도 9 및 도 10a 내지 도 10f를 결부하여 본 발명의 일 실시예에 따른 구동 트랜지스터와 제1 스위칭 트랜지스터의 제조방법을 상세히 설명한다.
첫 번째로, 도 10a와 같이 제1 기판(1110) 상에 하부 게이트 전극(110)을 형성하고, 하부 게이트 전극(110) 상에 제1 게이트 절연막(120)을 형성한다.
제1 기판(1110) 상에는 버퍼막이 형성될 수 있다. 버퍼막은 제1 기판(1110)을 통해 침투하는 수분으로부터 구동 트랜지스터(DT)와 제1 스위칭 트랜지스터(ST1)를 보호하기 위한 막이다. 버퍼막은 교번하여 적층된 복수의 무기막들을 포함할 수 있다. 예를 들어, 버퍼막은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막은 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성될 수 있다. 버퍼막(100)은 생략될 수 있다.
제1 기판(1110) 또는 버퍼막 상에는 하부 게이트 전극(110)이 형성된다. 구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 제1 기판(1110) 또는 버퍼막 상의 전면에 제1 금속층을 형성할 수 있다. 그리고 나서, 제1 금속층 상에 포토 레지스트 패턴을 형성한 후 제1 금속층을 식각하는 마스크 공정을 이용하여 제1 금속층을 패터닝함으로써 하부 게이트 전극(110)을 형성할 수 있다. 하부 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
그리고 나서, 하부 게이트 전극(110) 상에는 제1 게이트 절연막(120)이 형성된다. 제1 게이트 절연막(120)은 하부 게이트 전극(110)을 덮도록 형성될 수 있다. 제1 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 제1 게이트 절연막(120)은 PECVD법을 이용하여 형성될 수 있다. (도 9의 S101)
두 번째로, 도 10b와 같이 제1 게이트 절연막(120) 상에 제1 스위칭 트랜지스터(ST1)의 제2 N형 반도체층(230)을 형성한다.
구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 제1 게이트 절연막(120) 상의 전면에 제1 반도체층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제1 반도체층을 패터닝하여 제1 스위칭 트랜지스터(ST1)의 제2 N형 반도체층(230)을 형성한다.
제2 N형 반도체층(230)은 N형 산화물 반도체층으로 형성될 수 있다. 이 경우, 제2 N형 반도체층(230)은 IGZO, IZO, IGO, ITZO, GTO, ZTO, IAZO, AZO, ITO, ATO, 또는 GZO로 형성될 수 있다.
이하에서는 P형 반도체층(132)이 Cu2O로 이루어지는 경우를 중심으로 설명한다.
P형 반도체층(132)이 Cu2O로 이루어지는 경우, 구동 트랜지스터(DT)가 N형 반도체 특성과 P형 반도체 특성을 모두 갖기 위해서, 제1 N형 반도체층(130)과 P형 반도체층(140)은 진공 상태가 유지된 채 형성되어야 한다. 즉, 제1 N형 반도체층(130)과 P형 반도체층(140)은 하나의 챔버에서 진공 상태를 유지하며 연속하여 증착될 수 있다. 제1 N형 반도체층(130)과 P형 반도체층(140)을 형성할 때 진공은 5mTorr 내지 10mTorr로 유지될 수 있다.
제1 N형 반도체층(130)과 P형 반도체층(140)을 형성할 때 진공 상태가 유지되지 않는다면, 제1 N형 반도체층(130)이 대기(atmosphere) 중 산소에 의해 산화될 수 있다. 이로 인해, 제1 N형 반도체층(130)과 P형 반도체층(140)의 계면이 불안정할 수 있다.
또한, P형 반도체층(140)은 산소 분압이 3% 이하인 조건에서 형성될 수 있다. 산소 분압이 3%를 넘는 경우, P형 반도체층(140)이 Cu2O로 이루어지지 않고, CuO로 이루어질 수 있다. 또한, 제1 N형 반도체층(130)과 P형 반도체층(140)을 형성할 때 진공 상태가 유지되지 않는다면, 대기(atmosphere) 중 산소에 의해 P형 반도체층(140)이 Cu2O로 이루어지지 않고, CuO로 이루어질 수 있다.
P형 반도체층(140)이 CuO로 이루어지는 경우, Cu2O로 이루어지는 경우에 비해 전자 이동도가 크게 낮아질 수 있다. 즉, P형 반도체층(140)이 CuO로 이루어지는 경우 제2 채널 영역(CH2)의 전자 이동도는 1cm2/Vs 이하로 매우 낮다. 이 경우, 도 11과 같이 구동 트랜지스터(DT)의 P형 반도체층의 P형 반도체 특성은 저하되므로, 구동 트랜지스터(DT)가 P형 반도체 특성을 갖기 어렵다.
또한, CuO로 이루어진 P형 반도체층(140)을 Cu2O로 이루어진 P형 반도체층(140)으로 변경하기 위해서 고온에서 열처리할 수 있다. 예를 들어, CuO로 이루어진 P형 반도체층(140)을 진공 상태에서 300도 이상의 고온으로 30분 이상 열처리할 수 있다. 하지만, 진공 상태에서 고온으로 열처리하는 경우, 제1 N형 반도체층(130)은 산소가 탈착되어 도전성이 높아지므로, 도 11과 같이 오프 전류(off current)가 증가하는 문제가 발생한다.
한편, 위에서 살펴본 바와 같이 Cu2O를 타겟으로 이용하여 P형 반도체층(140)을 형성하는 경우, 산소 분압이 0% 내지 3%인 것이 바람직하다. 하지만, Cu를 타겟으로 이용하여 O2 반응 방식으로 P형 반도체층(140)을 형성하는 경우, 산소 분압이 40% 이상인 것이 바람직하다.
P형 반도체층(132)은 두께는 도 8과 같이 10㎚ 이하로 형성되어야 P형 반도체 특성이 나타날 뿐만 아니라, P형 반도체층(140)이 Cu2O로 형성되기 쉽다. 따라서, P형 반도체층(140)의 두께는 10㎚ 이하일 수 있다. (도 9의 S102)
세 번째로, 도 10c와 같이 제1 게이트 절연막(120) 상에 구동 트랜지스터(DT)의 제1 N형 반도체층(130)과 P형 반도체층(140)을 형성한다.
구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 제1 게이트 절연막(120) 상의 전면에 제2 반도체층을 형성한다. 또한, 스퍼터링법 또는 MOCVD법 등을 이용하여 제2 반도체층 상의 전면에 제3 반도체층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제2 반도체층과 제3 반도체층을 동시에 패터닝하여 구동 트랜지스터(DT)의 제1 N형 반도체층(130)과 P형 반도체층(140)을 형성한다.
제1 N형 반도체층(130)은 N형 산화물 반도체층으로 형성되고, P형 반도체층(140)은 P형 산화물 반도체층으로 형성될 수 있다. 이 경우, 제1 N형 반도체층(130)은 IGZO, IZO, IGO, ITZO, GTO, ZTO, IAZO, AZO, ITO, ATO, 또는 GZO로 형성되고, P형 반도체층(140)은 Cu2O, SnO, NiO, CuMO2(Delafossite, M=Al, Ga, In, Sr, Y, Sc, Cr), ZnM2O4(Spinel, M=Co, Rh, Ir), Ln/Cu/O/Ch (옥시칼코게나이드, Ln=란탄족(La~Lu), Ch=Se, S, Te), 또는 Cu-Nanowire로 형성될 수 있다. (도 9의 S103)
네 번째로, 도 10d와 같이 제2 N형 반도체층(230)과 P형 반도체층(140) 상에 제2 게이트 절연막(150)을 형성하고, 제2 게이트 절연막(150) 상에 제1 게이트 전극(160)과 제2 게이트 전극(260)을 형성한다.
구체적으로, 제2 N형 반도체층(230)과 P형 반도체층(140) 상의 전면에 게이트 절연막과 제2 금속층을 형성한다. 게이트 절연막(120)은 PECVD법을 이용하여 형성될 수 있다. 제2 금속층은 스퍼터링법 또는 MOCVD법 등을 이용하여 형성될 수 있다. 그리고 나서, 제2 금속층 상에 포토 레지스트 패턴을 형성한 후 제2 금속층과 제2 게이트 절연막을 일괄 식각하는 마스크 공정을 이용하여 제2 금속층과 제2 게이트 절연막을 동시에 패터닝함으로써 제2 게이트 절연막(150), 제1 게이트 전극(160), 및 제2 게이트 전극(260)을 형성할 수 있다.
제2 게이트 절연막(150)에 의해 덮이지 않은 제2 N형 반도체층(230)의 상면과 P형 반도체층(140)의 상면은 식각 공정에 의해 도체화될 수 있다.
제2 게이트 절연막(150)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 제1 게이트 전극(160)과 제2 게이트 전극(260)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. (도 9의 S104)
다섯 번째로, 제2 N형 반도체층(230), P형 반도체층(140), 제1 게이트 전극(160), 및 제2 게이트 전극(260) 상에 층간 절연막(190)을 형성하고, 층간 절연막(190)에 제1 내지 제4 콘택홀들(CT1, CT2, CT3, CT4)을 형성한다.
구체적으로, 제2 N형 반도체층(230), P형 반도체층(140), 제1 게이트 전극(160), 및 제2 게이트 전극(260) 상에 층간 절연막(190)을 형성한다. 층간 절연막(190)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 층간 절연막(190)은 PECVD법을 이용하여 형성될 수 있다.
그리고 나서, 층간 절연막(190)을 관통하여 P형 반도체층(140)의 일부를 노출시키는 제1 및 제2 콘택홀들(CT1, CT2)과, 제2 N형 반도체층(230)의 일부를 노출시키는 제3 및 제4 콘택홀들(CT3, CT4)을 형성한다.
여섯 번째로, 층간 절연막(190) 상에 제1 소스 전극(170), 제1 드레인 전극(180), 제2 소스 전극(270), 및 제2 드레인 전극(280)이 형성된다.
구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 층간 절연막(190) 상에 제3 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제3 금속층을 패터닝하여 제1 소스 전극(170), 제1 드레인 전극(180), 제2 소스 전극(270), 및 제2 드레인 전극(280)을 형성한다.
제1 소스 전극(170)은 제1 콘택홀(CT1)을 통해 P형 반도체층(140)의 제1 측에서 P형 반도체층(140)의 도체화 영역(141)에 접속될 수 있다. 제1 드레인 전극(180)은 제2 콘택홀(CT2)을 통해 P형 반도체층(140)의 제2 측에서 P형 반도체층(140)의 도체화 영역(141)에 접속될 수 있다.
제2 소스 전극(270)은 제3 콘택홀(CT3)을 통해 제2 N형 반도체층(230)의 제1 측에서 제2 N형 반도체층(230)의 도체화 영역(231)에 접촉될 수 있다. 제2 드레인 전극(260)은 제4 콘택홀(CT4)을 통해 제2 N형 반도체층(230)의 제2 측에서 제2 N형 반도체층(230)의 도체화 영역(231)에 접속될 수 있다.
제1 소스 전극(170), 제1 드레인 전극(180), 제2 소스 전극(270), 및 제2 드레인 전극(280)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 소스 전극(170), 제1 드레인 전극(180), 제2 소스 전극(270), 및 제2 드레인 전극(280) 상에는 보호막(300)이 형성된다. (도 9의 S106)
이상에서 살펴본 바와 같이, 본 발명의 실시예는 제1 N형 반도체층(130)과 P형 반도체층(140)을 하나의 챔버에서 진공 상태를 유지하며 연속하여 증착한다. 그 결과, 본 발명의 실시예는 제1 N형 반도체층(130)과 P형 반도체층(140)의 계면을 안정적으로 형성할 수 있을 뿐만 아니라, P형 반도체층(140)을 CuO가 아닌 Cu2O로 형성할 수 있다. 따라서, 본 발명의 실시예는 N형 반도체 특성과 P형 반도체 특성을 모두 갖는 구동 트랜지스터를 형성할 수 있다.
도 12a 내지 도 12c는 도 6의 구동 트랜지스터의 소스 콘택부를 상세히 보여주는 단면도들이다.
도 12a 내지 도 12c에는 구동 트랜지스터(DT)의 제1 소스 전극(170)이 P형 반도체층(140)과 접속되는 영역인 소스 콘택부(CTA)가 나타나 있다.
층간 절연막(190)을 관통하여 제1 콘택홀(CT1)을 형성하는 경우, 도 12a와 같이 P형 반도체층(140)이 식각되지 않는 것이 바람직하다. 이 경우, 제1 소스 전극(170)은 제1 콘택홀(CT1)을 통해 P형 반도체층(140)의 상면에 접속될 수 있다.
하지만, 층간 절연막(190)을 관통하여 제1 콘택홀(CT1)을 형성하는 경우, 도 12b와 같이 P형 반도체층(140)의 일부가 식각될 수 있다. 이 경우, 제1 소스 전극(170)은 제1 콘택홀(CT1)을 통해 P형 반도체층(140)의 식각된 면에 접속될 수 있다.
또한, 층간 절연막(190)을 관통하여 제1 콘택홀(CT1)을 형성하는 경우, 도 12b와 같이 P형 반도체층(140)의 전부가 식각될 수 있다. 이 경우, 제1 소스 전극(170)은 제1 콘택홀(CT1)을 통해 제1 N형 반도체층(130)에 접속될 수 있다. 또한, 제1 소스 전극(170)은 제1 콘택홀(CT1)을 통해 노출된 P형 반도체층(140)의 측면에만 접속될 수 있다. 이 경우, P형 반도체층(140)과의 접속 불량으로 인해 P형 반도체 특성이 저하되는 문제가 발생할 수 있다.
이러한 문제를 개선하기 위해, 제1 소스 전극(170)은 제1 소스 전극층(171)과 제2 소스 전극층(172)을 포함할 수 있으며, 제1 소스 전극층(171)은 P형 반도체 물질로 형성될 수 있다. 예를 들어, 제1 소스 전극층(171)은 P형 산화물 반도체 물질로 형성될 수 있으며, 이 경우 Cu2O, SnO, NiO, CuMO2(Delafossite, M=Al, Ga, In, Sr, Y, Sc, Cr), ZnM2O4(Spinel, M=Co, Rh, Ir), Ln/Cu/O/Ch (옥시칼코게나이드, Ln=란탄족(La~Lu), Ch=Se, S, Te), 또는 Cu-Nanowire로 형성될 수 있다. 제1 소스 전극층(171)은 P형 반도체층(140)과 동일한 물질로 형성될 수도 있다. 제2 소스 전극층(172)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 제1 소스 전극(170)이 P형 반도체 물질로 형성된 제1 소스 전극층(171)과 제1 소스 전극층(171) 상에 형성된 제2 소스 전극층(172)을 포함하도록 형성한다. 이로 인해, 본 발명의 실시예는 제1 콘택홀(CT1)을 형성하는 공정에서 P형 반도체층(140)의 전부가 식각되더라도, P형 반도체 물질로 형성된 제1 소스 전극층(171)이 P형 반도체층(140)에 접속되므로, 제1 소스 전극층(171)을 통해 P형 반도체층(140)에 접속되므로, P형 반도체층(140)과의 접속 불량으로 인해 P형 반도체 특성이 저하되는 문제를 방지할 수 있다.
한편, 구동 트랜지스터(DT)의 제1 드레인 전극(170) 역시 제1 드레인 전극층과 제2 드레인 전극층을 포함할 수 있다. 제1 드레인 전극층 및 제2 드레인 전극층은 도 12a 내지 도 12c를 결부하여 설명한 제1 소스 전극층(171) 및 제2 소스 전극층(172)과 실질적으로 동일하므로, 이들에 대한 자세한 설명은 생략한다.
도 13은 본 발명의 또 다른 실시예에 따른 구동 트랜지스터와 제1 스위칭 트랜지스터의 제조방법을 보여주는 흐름도이다. 도 14a 내지 도 14b는 본 발명의 일 실시예에 따른 구동 트랜지스터와 제1 스위칭 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 14a 및 도 14b에 도시된 단면도들은 전술한 도 6에 도시된 구동 트랜지스터(DT)와 제1 스위칭 트랜지스터(ST1)의 제조방법을 설명하기 위한 도면들이므로, 동일한 구성에 대해 동일한 도면부호를 부여하였다. 이하에서는, 도 13, 도 14a 및 도 14b를 결부하여 본 발명의 일 실시예에 따른 구동 트랜지스터와 제1 스위칭 트랜지스터의 제조방법을 상세히 설명한다.
첫 번째로, 제1 기판(1110) 상에 하부 게이트 전극(110)을 형성하고, 하부 게이트 전극(110) 상에 제1 게이트 절연막(120)을 형성한다.
도 13의 S201 단계는 도 10a를 결부하여 설명한 도 9의 S101 단계와 실질적으로 동일하다. 따라서, 도 13의 S201 단계에 대한 설명은 생략한다. (도 16의 S301)
두 번째로, 도 14a와 같이 제1 게이트 절연막(120) 상에 구동 트랜지스터(DT)의 제1 N형 반도체층(130)과 제1 스위칭 트랜지스터(ST1)의 제2 N형 반도체층(230)을 형성한다.
구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 제1 게이트 절연막(120) 상의 전면에 제1 반도체층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제1 반도체층을 패터닝하여 구동 트랜지스터(DT)의 제1 N형 반도체층(130)과 제1 스위칭 트랜지스터(ST1)의 제2 N형 반도체층(230)을 형성한다.
제1 N형 반도체층(130)과 제2 N형 반도체층(230)은 N형 산화물 반도체층으로 형성될 수 있다. 이 경우, 제2 N형 반도체층(230)은 IGZO, IZO, IGO, ITZO, GTO, ZTO, IAZO, AZO, ITO, ATO, 또는 GZO로 형성될 수 있다. (도 13의 S202)
세 번째로, 도 14b와 같이 구동 트랜지스터(DT)의 제1 N형 반도체층(130) 상에 P형 반도체층(140)을 형성한다.
구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 제1 게이트 절연막(120), 제1 N형 반도체층(130), 및 제2 N형 반도체층(230) 상에 제2 반도체층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제2 반도체층을 동시에 패터닝하여 구동 트랜지스터(DT)의 P형 반도체층(140)을 형성한다.
P형 반도체층(140)은 P형 산화물 반도체층으로 형성될 수 있다. 이 경우, P형 반도체층(140)은 Cu2O, SnO, NiO, CuMO2(Delafossite, M=Al, Ga, In, Sr, Y, Sc, Cr), ZnM2O4(Spinel, M=Co, Rh, Ir), Ln/Cu/O/Ch (옥시칼코게나이드, Ln=란탄족(La~Lu), Ch=Se, S, Te), 또는 Cu-Nanowire로 형성될 수 있다.
이하에서는 P형 반도체층(132)이 Cu2O로 이루어지는 경우를 중심으로 설명한다.
P형 반도체층(132)이 Cu2O로 이루어지는 경우, 구동 트랜지스터(DT)가 N형 반도체 특성과 P형 반도체 특성을 모두 갖기 위해서, 제1 N형 반도체층(130)과 P형 반도체층(140)은 진공 상태가 유지된 채 형성되어야 한다. 즉, 제1 N형 반도체층(130)과 P형 반도체층(140)은 하나의 챔버에서 진공 상태를 유지하며 연속하여 증착될 수 있다. 제1 N형 반도체층(130)과 P형 반도체층(140)을 형성할 때 진공은 5mTorr 내지 10mTorr로 유지될 수 있다.
제1 N형 반도체층(130)과 P형 반도체층(140)을 형성할 때 진공 상태가 유지되지 않는다면, 제1 N형 반도체층(130)이 대기(atmosphere) 중 산소에 의해 산화될 수 있다. 이로 인해, 제1 N형 반도체층(130)과 P형 반도체층(140)의 계면이 불안정할 수 있다.
또한, P형 반도체층(140)은 산소 분압이 3% 이하인 조건에서 형성될 수 있다. 산소 분압이 3%를 넘는 경우, P형 반도체층(140)이 Cu2O로 이루어지지 않고, CuO로 이루어질 수 있다. 또한, 제1 N형 반도체층(130)과 P형 반도체층(140)을 형성할 때 진공 상태가 유지되지 않는다면, 대기(atmosphere) 중 산소에 의해 P형 반도체층(140)이 Cu2O로 이루어지지 않고, CuO로 이루어질 수 있다.
P형 반도체층(140)이 CuO로 이루어지는 경우, Cu2O로 이루어지는 경우에 비해 전자 이동도가 크게 낮아질 수 있다. 즉, P형 반도체층(140)이 CuO로 이루어지는 경우 제2 채널 영역(CH2)의 전자 이동도는 1cm2/Vs 이하로 매우 낮다. 이 경우, 도 11과 같이 구동 트랜지스터(DT)의 P형 반도체층의 P형 반도체 특성은 저하되므로, 구동 트랜지스터(DT)가 P형 반도체 특성을 갖기 어렵다.
또한, CuO로 이루어진 P형 반도체층(140)을 Cu2O로 이루어진 P형 반도체층(140)으로 변경하기 위해서 고온에서 열처리할 수 있다. 예를 들어, CuO로 이루어진 P형 반도체층(140)을 진공 상태에서 300도 이상의 고온으로 30분 이상 열처리할 수 있다. 하지만, 진공 상태에서 고온으로 열처리하는 경우, 제1 N형 반도체층(130)은 산소가 탈착되어 도전성이 높아지므로, 도 11과 같이 오프 전류(off current)가 증가하는 문제가 발생한다.
한편, 위에서 살펴본 바와 같이 Cu2O를 타겟으로 이용하여 P형 반도체층(140)을 형성하는 경우, 산소 분압이 0% 내지 3%인 것이 바람직하다. 하지만, Cu를 타겟으로 이용하여 O2 반응 방식으로 P형 반도체층(140)을 형성하는 경우, 산소 분압이 40% 이상인 것이 바람직하다.
P형 반도체층(132)은 두께는 도 8과 같이 10㎚ 이하로 형성되어야 P형 반도체 특성이 나타날 뿐만 아니라, P형 반도체층(140)이 Cu2O로 형성되기 쉽다. 따라서, P형 반도체층(140)의 두께는 10㎚ 이하일 수 있다. (도 13의 S203)
네 번째로, 도 10d와 같이 제2 N형 반도체층(230)과 P형 반도체층(140) 상에 제2 게이트 절연막(150)을 형성하고, 제2 게이트 절연막(150) 상에 제1 게이트 전극(160)과 제2 게이트 전극(260)을 형성한다.
도 13의 S204 단계는 도 10d를 결부하여 설명한 도 9의 S104 단계와 실질적으로 동일하다. 따라서, 도 13의 S204 단계에 대한 설명은 생략한다. (도 13의 S204)
다섯 번째로, 제2 N형 반도체층(230), P형 반도체층(140), 제1 게이트 전극(160), 및 제2 게이트 전극(260) 상에 층간 절연막(190)을 형성하고, 층간 절연막(190)에 제1 내지 제4 콘택홀들(CT1, CT2, CT3, CT4)을 형성한다.
도 13의 S205 단계는 도 10e를 결부하여 설명한 도 9의 S105 단계와 실질적으로 동일하다. 따라서, 도 13의 S205 단계에 대한 설명은 생략한다. (도 13의 S205)
여섯 번째로, 층간 절연막(190) 상에 제1 소스 전극(170), 제1 드레인 전극(180), 제2 소스 전극(270), 및 제2 드레인 전극(280)이 형성된다.
도 13의 S206 단계는 도 10e를 결부하여 설명한 도 9의 S106 단계와 실질적으로 동일하다. 따라서, 도 13의 S206 단계에 대한 설명은 생략한다. (도 13의 S206)
이상에서 살펴본 바와 같이, 본 발명의 실시예는 제1 N형 반도체층(130)과 P형 반도체층(140)을 하나의 챔버에서 진공 상태를 유지하며 연속하여 증착한다. 그 결과, 본 발명의 실시예는 제1 N형 반도체층(130)과 P형 반도체층(140)의 계면을 안정적으로 형성할 수 있을 뿐만 아니라, P형 반도체층(140)을 CuO가 아닌 Cu2O로 형성할 수 있다. 따라서, 본 발명의 실시예는 N형 반도체 특성과 P형 반도체 특성을 모두 갖는 구동 트랜지스터를 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DT: 구동 트랜지스터 110: 하부 게이트 전극
120: 제1 게이트 절연막 130: 제1 N형 반도체층
140: P형 반도체층 150: 제2 게이트 절연막
160: 제1 게이트 전극 170: 제1 소스 전극
171: 제1 소스 전극층 172: 제2 소스 전극층
180: 제1 드레인 전극 190: 층간 절연막
200: 보호막 ST1: 제1 스위칭 트랜지스터
230: 제2 N형 반도체층 260: 제2 게이트 전극
270: 제2 소스 전극 280: 제2 드레인 전극
CT1: 제1 콘택홀 CT2: 제2 콘택홀
CT3: 제3 콘택홀 CT4: 제4 콘택홀

Claims (16)

  1. 제1 N형 반도체층;
    상기 제1 N형 반도체층 상에 배치되는 P형 반도체층;
    상기 P형 반도체층 상에 배치되는 제1 게이트 전극;
    상기 제1 게이트 전극과 상기 P형 반도체층 사이에 배치된 게이트 절연막;
    상기 P형 반도체층의 제1 측에 접속된 제1 소스 전극; 및
    상기 P형 반도체층의 제2 측에 접속된 제1 드레인 전극을 포함하고,
    상기 제1 N형 반도체층의 문턱전압을 "VthN1", 상기 제1 드레인 전극에 인가되는 드레인 전압을 "DV"라 할 때,
    상기 제1 N형 반도체층의 문턱전압은,
    을 만족하는 박막 트랜지스터.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 소스 전극은 상기 P형 반도체층과 접촉하며, P형 반도체 특성이 있는 제1 소스 전극층과, 상기 제1 소스 전극층 상에 배치되는 제2 소스 전극층을 포함하고,
    상기 제1 드레인 전극은 상기 P형 반도체층과 접촉하며 P형 반도체 특성이 있는 제1 드레인 전극층과 상기 제1 드레인 전극층 상에 배치되는 제2 드레인 전극층을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  4. 제 3 항에 있어서,
    상기 P형 반도체층, 상기 제1 소스 전극층, 및 상기 제1 드레인 전극층은 동일한 물질로 형성된 것을 특징으로 하는 박막 트랜지스터.
  5. 제 1 항에 있어서,
    상기 P형 반도체층의 두께는 상기 N형 반도체층의 두께보다 얇은 것을 특징으로 하는 박막 트랜지스터.
  6. 제 1 항에 있어서,
    상기 제1 N형 반도체층은 N형 산화물 반도체층이고, 상기 P형 반도체층은 P형 산화물 반도체층인 것을 특징으로 하는 박막 트랜지스터.
  7. 제 6 항에 있어서,
    상기 P형 반도체층은 Cu2O로 형성된 것을 특징으로 하는 박막 트랜지스터.
  8. 제1 기판 상에 하부 게이트 전극을 형성하는 단계;
    상기 하부 게이트 전극 상에 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 구동 트랜지스터의 제1 N형 반도체층과 P형 반도체층, 및 스위칭 트랜지스터의 제2 N형 반도체층을 형성하는 단계;
    상기 P형 반도체층 상에 제2 게이트 절연막과 제1 게이트 전극을 형성하고, 상기 제2 N형 반도체층 상에 상기 제2 게이트 절연막과 제2 게이트 전극을 형성하는 단계;
    상기 제1 N형 반도체층, 상기 P형 반도체층, 상기 제2 N형 반도체층, 상기 제1 및 제2 게이트 전극들을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하여 상기 P형 반도체층을 노출하는 제1 및 제2 콘택홀들, 상기 제2 N형 반도체층을 노출하는 제3 및 제4 콘택홀들을 형성하는 단계; 및
    상기 층간 절연막 상에 상기 제1 콘택홀을 통해 상기 P형 반도체층에 접속되는 제1 소스 전극, 상기 제2 콘택홀을 통해 상기 P형 반도체층에 접속되는 제1 드레인 전극, 상기 제3 콘택홀을 통해 상기 제2 N형 반도체층에 접속되는 제2 소스 전극, 및 상기 제4 콘택홀을 통해 상기 제2 N형 반도체층에 접속되는 제2 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
  9. 스캔 신호가 인가되는 스캔 라인;
    데이터 전압이 인가되는 데이터 라인;
    전원 전압이 인가되는 전원 라인; 및
    상기 스캔 라인, 상기 데이터 라인, 및 상기 전원 라인에 접속된 화소를 구비하고,
    상기 화소는,
    유기발광 다이오드;
    상기 전원 라인과 상기 유기발광 다이오드 사이에 접속되는 구동 트랜지스터;
    상기 스캔 라인의 스캔 신호에 따라 상기 데이터 라인의 데이터 전압의 공급을 스위칭하는 스위칭 트랜지스터; 및
    상기 구동 트랜지스터와 상기 스위칭 트랜지스터를 연결하는 커패시터;를 포함하며,
    상기 구동 트랜지스터는 제1 N형 반도체층과 상기 제1 N형 반도체층 상에 배치되는 P형 반도체층을 포함하고,
    상기 스위칭 트랜지스터는 제2 N형 반도체층을 포함하는 것을 특징으로 하는 유기발광 표시장치.
  10. 제 9 항에 있어서,
    상기 제1 N형 반도체층의 문턱전압을 "Vth", 상기 전원 전압을 "DV"라 할 때, 상기 제1 N형 반도체층의 문턱전압은,
    Figure 112016129730812-pat00003

    을 만족하는 것을 특징으로 하는 유기발광 표시장치.
  11. 제 9 항에 있어서,
    상기 구동 트랜지스터는,
    상기 P형 반도체층 상에 배치된 제1 게이트 전극;
    상기 제1 게이트 전극과 상기 P형 반도체층 사이에 배치된 게이트 절연막;
    상기 P형 반도체층의 제1 측에 접속된 제1 소스 전극; 및
    상기 P형 반도체층의 제2 측에 접속된 제1 드레인 전극을 더 포함하는 것을 특징으로 하는 유기발광 표시장치.
  12. 제 9 항에 있어서,
    상기 제1 및 제2 소스 전극들 각각은 상기 P형 반도체층과 접촉하며, P형 반도체 특성이 있는 제1 소스 전극층과, 상기 제1 소스 전극층 상에 배치되는 제2 소스 전극층을 포함하고,
    상기 제1 및 제2 드레인 전극들 각각은 상기 P형 반도체층과 접촉하며 P형 반도체 특성이 있는 제1 드레인 전극층과 상기 제1 드레인 전극층 상에 배치되는 제2 드레인 전극층을 포함하는 것을 특징으로 하는 유기발광 표시장치.
  13. 제 12 항에 있어서,
    상기 P형 반도체층, 상기 제1 소스 전극층, 및 상기 제1 드레인 전극층은 동일한 물질로 형성된 것을 특징으로 하는 유기발광 표시장치.
  14. 제 9 항에 있어서,
    상기 P형 반도체층의 두께는 상기 제1 N형 반도체층의 두께보다 얇은 것을 특징으로 하는 유기발광 표시장치.
  15. 제 9 항에 있어서,
    상기 제1 N형 반도체층과 상기 제2 N형 반도체층은 N형 산화물 반도체층이고, 상기 P형 반도체층은 P형 산화물 반도체층인 것을 특징으로 하는 유기발광 표시장치.
  16. 제 15 항에 있어서,
    상기 P형 반도체층은 Cu2O로 형성된 것을 특징으로 하는 유기발광 표시장치.
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