KR101717017B1 - 고체 촬상 장치와 그 제조 방법, 및 전자 기기 - Google Patents

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Abstract

고체 촬상 장치는 제 1 도전형의 반도체 웰 영역과, 상기 반도체 웰 영역에 형성되고, 광전 변환부와 화소 트랜지스터로 이루어지는 복수의 화소와, 화소 사이 및 화소 내의 소자 분리 영역과, 소요되는 화소 트랜지스터 사이의 절연막을 갖지 않는 소자 분리 영역을 갖는다.

Description

고체 촬상 장치와 그 제조 방법, 및 전자 기기{SOLID-STATE IMAGING DEVICE AND METHOD FOR MANUFACTURING SOLID-STATE IMAGING DEVICE, AND ELECTRONIC DEVICE}
본 발명은, 고체 촬상 장치와 그 제조 방법, 및 이 고체 촬상 장치를 구비한 카메라 등에 적용되는 전자 기기에 관한 것이다.
고체 촬상 장치로서, CMOS 고체 촬상 장치가 알려져 있다. CMOS 고체 촬상 장치는, 전원 전압이 낮고, 저소비 전력이기 때문에, 디지털 카메라, 디지털 비디오 카메라, 또한 카메라 부착 휴대 전화 등의 각종 휴대 단말 기기, 등에 사용되고 있다.
CMOS 고체 촬상 장치는, 광전 변환부인 포토 다이오드와 복수의 화소 트랜지스터로 이루어지는 화소가 복수, 규칙성을 가지고 2차원 배열된 화소 영역과, 화소 영역의 주변에 배치된 주변 회로부를 가지고 구성된다. 주변 회로부로서는, 열방향으로 신호를 전파하는 열회로(수직 구동부), 열회로에 의해 전파된 각 열의 신호를 순차적으로 출력 회로에 전송하는 수평 회로(수평 전송부) 등을 갖고 있다. 복수의 화소 트랜지스터로서는, 예를 들면 전송 트랜지스터, 리셋 트랜지스터 및 증폭 트랜지스터의 3트랜지스터에 의한 구성, 또는 선택 트랜지스터를 추가한 4트랜지스터에 의한 구성 등이 알려져 있다.
일반적인 CMOS 고체 촬상 장치는, 하나의 포토 다이오드와 복수의 화소 트랜지스터를 조(組)로 한 단위화소를 복수 배열하여 구성된다. 근래에는 화소 사이즈의 미세화가 진행되어, 단위화소당의 화소 트랜지스터 수를 줄여서 포토 다이오드 면적을 넓히기 위해, 화소 트랜지스터를 복수의 화소에서 공유시킨, 이른바 화소 공유의 CMOS 고체 촬상 장치가 개발되어 있다(일본 특개2006-54276호 공보, 일본 특개2009-135319호 공보 참조).
한편, CMOS 고체 촬상 장치에서는, 예를 들면 n형 반도체 기판에 p형 반도체 웰 영역이 형성되고, 화소 영역에 대응하는 p형 반도체 웰 영역에 복수의 화소가 형성된다. 그리고, 이 p형 반도체 웰 영역에는, 일정한 웰 전위로 고정하기 위해, 웰 콘택트부를 통하여, 웰 전위가 주어진다(일본 특개2006-269546호 공보, 일본 특개2006-73567호 공보, 일본 특개2006-86232호 공보 참조).
그런데, CMOS 고체 촬상 장치에서는, 화소수가 많아지고, 화소 영역의 면적이 커짐에 따라, 반도체 웰 영역의 웰 전위의 요동이 문제로 되어 있다. 웰 전위의 요동은, 전원선의 전압 변동 등에 의해 화소 영역의 웰 전위가 영향을 받는 것에 기인하고, 이 때문에 화소 특성이 변동하는 것이 검증되어 있다.
이 웰 전위의 요동을 방지하기 위해서는, 화소 영역 내에 웰 콘택트부를 배치하는 것이 유효해진다. 그러나 이 때, 웰 콘택트부의 배치하는 위치나, 콘택트 저항을 저감하기 위한 이온 주입을 행하는 공정의 증가가 문제로 되어 있다. 웰 콘택트부를 배치하는 위치에 의해서는, 화소의 대칭성이 무너지고, 화소마다의 감도차에 의해, 화소 특성에도 악영향을 준다. 또한, 웰 콘택트부를 배치하는 위치에 의해서는, 백점(白点)의 발생 등의 화소 특성의 악화도 우려된다. 예를 들면, 웰 콘택트부의 불순물 농도에 의해서는 포토 다이오드에 악영향을 준다. 또한, 포토 다이오드에 가까운 영역에 웰 콘택트부를 배치한 때에, 포토 다이오드에 악영향을 주어, 화소 특성을 악화시킬 가능성이 높다.
참고예로서, 도 19 내지 도 22에, 4화소 공유로서, 광전 변환부가 되는 포토 다이오드의 형성 영역에 웰 콘택트부를 배치한 고체 촬상 장치를 도시한다. 도 19A는 화소 영역의 주요부의 개략 평면도, 도 20은 도 19A의 XX-XX선상의 단면도, 도 21은 도 19A의 XXI-XXI선상의 단면도, 도 22는 도 19A의 XXII-XXII선상의 단면도를 도시한다. 본 참고 예의 고체 촬상 장치(1)는, 가로 2화소, 세로 2화소의 합계 4화소의 포토 다이오드(PD)[PD1 내지 PD4]를 1공유단위(이른바 4화소 공유)로 하여, 이 1공유단위가 2차원 어레이형상으로 배열하여 화소 영역(2)이 구성된다. 1공유단위는, 4개의 포토 다이오드(PD)[PD1 내지 PD4]에 대해 하나의 플로팅 디퓨전부(FD)를 공유한다. 또한, 화소 트랜지스터로서는, 4개의 전송 트랜지스터(Tr1)[Tr11 내지 Tr14]와, 공유하는 하나씩의 리셋 트랜지스터(Tr2), 증폭 트랜지스터(Tr3) 및 선택 트랜지스터(Tr4)로 구성된다.
플로팅 디퓨전부(FD)는, 4개의 포토 다이오드(PD1 내지 PD4)에 둘러싸인 중앙에 배치된다. 전송 트랜지스터(Tr11 내지 Tr14)는, 각각 공통의 플로팅 디퓨전부(FD)와 각 대응하는 포토 다이오드(PD) 사이에 배치된 전송 게이트 전극(2)[21 내지 24]을 갖는다.
리셋 트랜지스터(Tr2), 증폭 트랜지스터(Tr3), 선택 트랜지스터(Tr4)는, 포토 다이오드(PD), 플로팅 디퓨전부(FD) 및 전송 트랜지스터(Tr1)가 형성된 포토 다이오드 형성 영역부터 떨어진 트랜지스터 형성 영역에 형성된다. 리셋 트랜지스터(Tr2)는, 한 쌍의 소스/드레인 영역(3 및 4)과 리셋 전극(5)을 가지고 형성된다. 증폭 트랜지스터(Tr3)는, 한 쌍의 소스/드레인 영역(6 및 7)과 증폭 게이트 전극(8)을 가지고 형성된다. 선택 트랜지스터(Tr4)는, 한 쌍의 소스/드레인 영역(7 및 9)과 선택 게이트 전극(10)을 가지고 형성된다.
이들 포토 다이오드(PD)와 화소 트랜지스터(Tr1 내지 Tr4)는, 도 18 내지 도 20의 단면도로 도시하는 바와 같이, 예를 들면 n형 반도체 기판(12)의 p형 반도체 웰 영역(13)에 형성된다. 즉, n형 반도체 기판(12)에 p형 반도체 웰 영역(13)이 형성되고, 화소 영역에 대응하는 p형 반도체 웰 영역(13)에 포토 다이오드(PD)와 화소 트랜지스터(Tr1 내지 Tr4)가 형성된다. 포토 다이오드(PD)는, n형 반도체 영역(35)과 표면의 고불순물 농도의 p형 반도체 영역(36)을 가지고 구성된다. 각 전송 트랜지스터(Tr11 내지 Tr14)는, n형 반도체 영역에 의한 공통의 플로팅 디퓨전부(FD)와 각 포토 다이오드(PD1 내지 PD4) 사이에 게이트 절연막(11)을 통하여 형성한 전송 게이트 전극(2)[21 내지 24]을 가지고 구성된다.
리셋 트랜지스터(Tr2)는, 한 쌍의 n형의 소스/드레인 영역(3 및 4)와, 게이트 절연막(16)을 통하여 형성된 리셋 게이트 전극(5)을 가지고 구성된다. 증폭 트랜지스터(Tr3)는, 한 쌍의 n형의 소스/드레인 영역(6 및 7)과, 게이트 절연막(11)을 통하여 형성된 증폭 게이트 전극(8)을 가지고 구성된다. 선택 트랜지스터(Tr4)는, 한 쌍의 n형의 소스/드레인 영역(7 및 9)과, 게이트 절연막(11)을 통하여 형성된 선택 게이트 전극(10)을 가지고 구성된다(도 19 참조).
플로팅 디퓨전부(FD)는, 접속 배선(12)을 통하여 리셋 트랜지스터(Tr2)의 한쪽의 소스/드레인 영역(4) 및 증폭 게이트 전극(8)에 접속된다(도 17 참조).
한편, 포토 다이오드 형성 영역 내의 소자 분리 영역(14)은, 불순물 확산 영역, 이 예에서는 고불순물 농도의 p형 반도체 영역(15)과 그 표면상의 절연막(16)을 가지고 구성된다. 트랜지스터 형성 영역의 소자 분리 영역(17)도, 마찬가지로 고불순물 농도의 p형 반도체 영역(15)과 그 표면상의 절연막(16)을 가지고 구성된다. 그리고, 포토 다이오드 형성 영역의 소자 분리 영역(14)에 웰 콘택트부가 되는 웰 콘택트용 영역(19)이 형성된다. 웰 콘택트용 영역(19)은, 이웃하는 1공유단위 사이의 소요 위치에 형성된다. 웰 콘택트용 영역(19)하의 소자 분리 영역(14)은, p형 반도체 영역(15)만으로 형성된다. 이 소자 분리 영역(14)의 p형 반도체 영역(15)의 표면에 p형 반도체 영역(15)보다 고불순물 농도의 p형 반도체 영역에 의한 웰 콘택트용 영역(19)이 형성된다.
도 23 내지 도 28에, 참고예에 관한 고체 촬상 장치(1)의 제조 방법의 개략을 설명한다. 도 23 내지 도 28에서는, 플로팅 디퓨전부(FD)를 포함하는 포토 다이오드(PD)의 영역(21), 화소 트랜지스터(Tr2 내지 Tr4)의 영역(22) 및 주변 회로부의 p채널 트랜지스터의 영역(23)을 모식적으로 도시한다.
도 23에 도시하는 바와 같이, n형 반도체 기판(12)의 표면측에 소자 분리 영역을 형성한다. 즉, 주변 회로부측(영역(23))에서는 절연막(18A)이 매입된 STI 구조의 소자 분리 영역(18)을 형성한다. 화소 영역측(영역(21, 22))에서는, p형 반도체 영역(15)과 절연막(16)으로 이루어지는 소자 분리 영역(14 및 17)중의 절연막(16)을 형성한다. 다음에, n형 반도체 기판의 화소 영역(영역(21, 22)) 및 주변 회로부(영역(23))에 대응하는 전역(全域)에 p형 반도체 웰 영역(13)을 형성한다. 주변 회로부측의 영역(23)에 n형 반도체 웰 영역(20)을 형성한다.
포토 다이오드(PD)의 영역(21)에 대응하는 p형 반도체 웰 영역(13)상에, 게이트 절연막(11)을 통하여 전송 게이트 전극(2)[21 내지 24]을 형성한다. 화소 트랜지스터의 영역(22)에 대응하는 p형 반도체 영역(13)상에, 게이트 절연막(11)을 통하여 각 리셋 게이트 전극(5), 증폭 게이트 전극(8), 선택 게이트 전극(10)을 형성한다. 주변 회로부의 p채널 MOS 트랜지스터의 영역(23)에 대응하는 n형 반도체 웰 영역(20)상에, 게이트 절연막(11)을 통하여 p채널 MOS 트랜지스터의 게이트 전극(24)을 형성한다. 도시하지 않지만, 주변 회로부의 n채널 MOS 트랜지스터의 게이트 전극도 동시에 형성한다.
이 각 게이트 전극(2[21 내지 24], 5, 8, 10, 24)을 형성하는 공정의 전후에, 포토 다이오드(PD)를 형성하기 위한 불순물의 이온 주입을 행한다. 이 전후의 이온 주입에 의해, n형 반도체 영역(35)과 그 표면의 p형 반도체 영역(36)을 형성하여 포토 다이오드(PD)를 형성한다. 또한, 각 게이트 전극([21 내지 24], 5, 8, 10, 24)을 형성하는 공정의 전, 또는 후의 공정에서, 화소 영역측(영역(21, 22))의 소자 분리 영역(14)을 구성하는 절연막(16)을 통하여 p형 불순물을 이온 주입하여 p형 반도체 영역(15)을 형성한다. 이 p형 반도체 영역(15)과 그 위의 절연막(16)에 의해 소자 분리 영역(14)을 형성한다. 한편, 웰 콘택트부하의 소자 분리 영역(14)은, 표면에 절연막(16)이 형성되지 않고, p형 반도체 영역(15)만으로 형성한다.
다음에, 도 24에 도시하는 바와 같이, 포토 다이오드(PD)의 영역(21)에, 포토 다이오드(PD) 등을 보호하기 위한 예를 들면 실리콘 질화막에 의한 보호막(26)을 선택적으로 형성한다.
다음에, 도 25에 도시하는 바와 같이, 화소 영역의 영역(21, 22)에 n형 불순물(25)을 이온 주입하여 n형의 플로팅 디퓨전부(FD)를 포함하는 각각의 n형의 소스/드레인 영역(3, 4, 6, 7)을 형성한다. 또한, 주변 회로부의 영역(23)에 p형 불순물(27)을 이온 주입하여 한 쌍의 p형의 소스/드레인 영역(28 및 29)을 형성한다.
다음에, 도 26에 도시하는 바와 같이, 포토 다이오드의 영역(21)의 소요 위치에서, 소자 분리 영역(14)의 p형 반도체 영역(15)의 표면에, 레지스트 마스크(30)를 통하여 p형 불순물(31)을 이온 주입하여, p형의 웰 콘택트용 영역(19)을 형성한다. 이 p형의 웰 콘택트용 영역(19)은, p형 반도체 영역(15)만의 소자 분리 영역(14)의 표면에 형성된다.
다음에, 도 27에 도시하는 바와 같이, 기판상에 층간 절연막(32)을 형성한다. 이 층간 절연막(32)은 복수층의 배선을 형성할 때의 층간막이다.
다음에, 도 28에 도시하는 바와 같이, 층간 절연막(32)에 콘택트 구멍을 형성하고, 콘타쿠 구멍 내에 웰 콘택트용 영역(19)에 접속하는 한 도전성 비어(33)를 매입한다. 그 후, 배선(34) 및 층간 절연막(32)을, 복수층을 형성하여 다층 배선층을 형성한다. 또한, 도시하지 않지만, 다층 배선층상에 평탄화막, 온 칩 컬러 필터, 온 칩 마이크로 렌즈를 형성하여 고체 촬상 장치(1)를 제조한다.
상술한 참고예에 관한 고체 촬상 장치(1)에서는, 포토 다이오드 영역 내에 p형의 웰 콘택트용 영역(19)이 배치됨에 의해, 화소의 대칭성을 얻을 수가 없다. 예를 들면, 도 17B에 도시하는 바와 같이, 하나의 포토 다이오드(PD)(1)를 예로 들면, 전송 게이트 전극(21)이 일방향만에 형성되어 있다. 포토 다이오드(PD)(21)에의 광(L)은 전방위로부터 입사된다. 이 때, 우하(右下)방향부터의 광(La)은 전송 게이트 전극(21)에 방해받지만, 다른 광(L)은 전송 게이트 전극(21)에 방해받기 어렵게 되어, 광 입사의 비대칭이 생긴다. 그 결과, 화소마다의 감도차 등, 화소 특성에 악영향을 준다. 또한, p형의 웰 콘택트용 영역(19)이 배치하는 위치에 의해, 전술한 바와 같이, 백점 등의 화소 특성을 악화시킬 우려도 있다. 또한 제조 방법에서 분명한 바와 같이, p형의 웰 콘택트용 영역(19)은 별도 이온 주입으로 형성하게 되기 때문에, 제조 공정수가 증가하게 된다.
한편, 화소 영역의 소자 분리 영역에 의해서도 화소 특성의 악화가 보여진다. 예를 들면, 포토 다이오드의 옆에 STI(shallow trench isolation) 구조의 소자 분리 영역이 형성되어 있는 경우, 암전류(暗電流)나 백점이 악화할 가능성이 있다. 산화막에 의한 소자 분리 영역은, 소자 분리할 수 있는 범위 내에서, 가능한 한 적게 한 쪽이 좋은 것이 알려져 있다.
본 발명은, 상술한 점을 감안하여, 유효 화소 영역 내의 웰 전위의 안정화를 도모하면서, 적어도 화소 특성의 개선을 도모하고, 또한 제조 공수의 삭감을 가능하게 한 고체 촬상 장치 및 그 제조 방법을 제공하는 것이다.
본 발명은, 이러한 고체 촬상 장치를 구비한, 카메라 등에 적용되는 전자 기기를 제공하는 것이다.
본 발명에 관한 고체 촬상 장치는, 제 1 도전형의 반도체 웰 영역과, 반도체 웰 영역에 형성되고, 광전 변환부와 화소 트랜지스터로 이루어지는 복수의 화소와, 화소 사이 및 화소 내의 소자 분리 영역과, 소요되는 화소 트랜지스터 사이의 절연막을 갖지 않는 소자 분리 영역을 갖는다.
본 발명의 고체 촬상 장치에서는, 반도체 웰 영역에 광전 변환부와 화소 트랜지스터로 이루어지는 복수의 화소가 형성되고, 소요되는 화소 트랜지스터 사이에 절연막을 갖지 않는 소자 분리 영역을 갖기 때문에, 이 절연막을 갖지 않는 소자 분리 영역을 웰 콘택트부로 겸용할 수 있다. 이에 의해, 웰 콘택트부가 광전 변환부에 악영향을 주는 일이 없다.
본 발명에 관한 고체 촬상 장치의 제조 방법은, 반도체 기판의 화소 영역에 소자 분리 영역을 구성하는 절연막을 형성하는 공정과, 반도체 기판의 화소 영역에 제 1 도전형의 반도체 웰 영역을 형성하는 공정을 갖는다. 뒤이어, 반도체 웰 영역상에 게이트 절연막을 통하여 화소 트랜지스터의 게이트 전극을 형성하는 공정과, 게이트 전극의 형성 공정의 전후에 있어서의 불순물의 이온 주입에 의해 광전 변환부를 형성하는 공정을 갖는다. 게이트 전극의 형성 공정의 전 또는 후에, 적어도 이웃하는 광전 변환부의 사이 및 소요되는 이웃하는 화소 트랜지스터의 사이에, 소자 분리 영역을 구성하는 제 1 도전형의 불순물 확산 영역을 형성하는 공정을 갖는다. 뒤이어, 화소 트랜지스터의 제 2 도전형의 소스/드레인 영역을 형성하고, 상기 소요되는 이웃하는 화소 트랜지스터 사이의 소자 분리 영역을 구성하는 제 1 도전형의 불순물 확산 영역의 표면에, 소자 분리 영역을 겸하는 제 1 도전형의 웰 콘택트부를 형성하는 공정을 갖는다. 웰 콘택트부는, 반도체 웰 영역에 고정 전압을 인가하기 위한 것이다.
웰 콘택트부는, 주변 회로부의 CMOS 트랜지스터의 제 1 도전형의 소스/드레인 영역과 동시에 형성하는 것이 바람직하다.
본 발명의 고체 촬상 장치의 제조 방법에서는, 이웃하는 화소 트랜지스터 사이에 소자 분리 영역을 겸한 제 1 도전형의 웰 콘택트부를 형성하는 공정을 갖기 때문에, 웰 콘택트부가 광전 변환부에 악영향을 주는 일이 없다.
제 1 도전형의 웰 콘택트부를, 주변 회로부의 CMOS 트랜지스터의 제 1 도전형의 소스/드레인 영역과 동시에 형성함에 의해, 이온 주입 공정이 삭감된다.
본 발명에 관한 전자 기기는, 광학계와, 고체 촬상 장치와, 고체 촬상 장치의 출력 신호를 처리한 신호 처리 회로를 구비한다. 고체 촬상 장치는, 제 1 도전형의 반도체 웰 영역과, 반도체 웰 영역에 형성되고, 광전 변환부와 화소 트랜지스터로 이루어지는 복수의 화소를 갖는다. 또한, 화소 사이 및 화소 내의 소자 분리 영역과, 소요되는 화소 트랜지스터 사이에 절연막을 갖지 않는 소자 분리 영역을 겸하여 형성된, 반도체 웰 영역에 고정 전압을 인가하기 위한 웰 콘택트부를 갖는다.
본 발명에 관한 전자 기기에서는, 고체 촬상 장치에 있어서, 웰 콘택트부가 이웃하는 화소 트랜지스터 사이에 소자 분리 영역을 겸하여 형성되기 때문에, 웰 콘택트부가 광전 변환부에 악영향을 주는 일이 없다.
본 발명에 관한 고체 촬상 장치에 의하면, 유효 화소 영역 내의 웰 전위의 안정화를 도모하면서, 적어도 화소 특성의 개선을 도모할 수 있다.
본 발명에 관한 고체 촬상 장치의 제조 방법에 의하면, 유효 화소 영역 내의 웰 전위의 안정화를 도모하면서, 적어도 화소 특성의 개선을 도모한 고체 촬상 장치를 제조할 수 있다. 제 1 도전형의 웰 콘택트용 영역을, 주변 회로부의 CMOS 트랜지스터의 제 1 도전형의 소스/드레인 영역과 동시에 형성할 때는, 이온 주입 공정이 삭감되고, 토탈의 제조 공수를 삭감할 수 있다.
본 발명에 관한 전자 기기에 의하면, 상기 본 발명의 고체 촬상 장치를 구비함에 의해, 고체 촬상 장치로의 화소 특성이 향상하고, 고화질, 고품질의 전자 기기를 제공할 수 있다.
도 1은 본 발명에 관한 고체 촬상 장치의 제 1 실시의 형태를 도시하는 화소 영역의 주요부의 개략 구성도.
도 2는 도 1의 II-II선상의 단면도.
도 3은 도 1의 III-III선상의 단면도.
도 4는 제 1 실시의 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 1).
도 5는 제 1 실시의 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 2).
도 6은 제 1 실시의 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 3).
도 7은 제 1 실시의 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 4).
도 8은 제 1 실시의 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 5).
도 9는 제 1 실시의 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 6).
도 10은 본 발명에 관한 고체 촬상 장치의 제 2 실시의 형태를 도시하는 화소 영역의 주요부의 개략 구성도.
도 11은 도 10의 XI-XI선상의 단면도.
도 12는 도 10의 XII-XII선상의 단면도.
도 13은 도 10의 XIII-XIII선상의 단면도.
도 14는 본 발명에 관한 고체 촬상 장치의 제 3 실시의 형태를 도시하는 화소 영역의 주요부의 개략 구성도.
도 15는 본 발명에 관한 고체 촬상 장치의 제 4 실시의 형태를 도시하는 화소 영역의 주요부의 개략 구성도.
도 16은 본 발명에 적용되는 CMOS 고체 촬상 장치의 한 예를 도시하는 개략 구성도.
도 17은 4화소 공유의 등가 회로도.
도 18은 본 발명의 제 5 실시의 형태에 관한 전자 기기의 개략 구성도.
도 19의 A, B는 참고예에 관한 고체 촬상 장치의 화소 영역의 주요부을 도시하는 개략 구성도, 및 포토 다이오드에의 광의 입사 상황을 도시하는 모식도.
도 20은 도 19의 XX-XX선상의 단면도.
도 21은 도 19의 XXI-XXI선상의 단면도.
도 22는 도 19의 XXII-XXII선상의 단면도.
도 23은 참고예에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 1).
도 24는 참고예에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 2).
도 25는 참고예에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 3).
도 26은 참고예에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 4).
도 27은 참고예에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 5).
도 28은 참고예에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 6).
이하, 발명을 실시하기 위한 형태(이하 실시의 형태라고 한다)에 관해 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. MOS 고체 촬상 장치의 개략 구성례
2. 제 1 실시의 형태(고체 촬상 장치의 구성례와 제조 방법례)
3. 제 2 실시의 형태(고체 촬상 장치의 구성례와 제조 방법례)
4. 제 3 실시의 형태(고체 촬상 장치의 구성례)
5. 제 4 실시의 형태(고체 촬상 장치의 구성례)
6. 제 5 실시의 형태(전자 기기의 구성례)
<1. CMOS 고체 촬상 장치의 개략 구성례>
도 16에, 본 발명의 각 실시의 형태에 적용되는 MOS 고체 촬상 장치의 한 예의 개략 구성을 도시한다. 본 예의 고체 촬상 장치(41)는, 도 16에 도시하는 바와 같이, 반도체 기판(51) 예를 들면 실리콘 기판에 광전 변환부를 포함하는 복수의 화소(42)가 규칙적으로 2차원적으로 배열된 화소 영역(이른바 촬상 영역)(43)과, 주변 회로부를 가지고 구성된다. 화소(42)로서는, 하나의 광전 변환부와 복수의 화소 트랜지스터로 이루어지는 단위화소를 적용할 수 있다. 또한, 화소(42)로서는, 복수의 광전 변환부가 전송 트랜지스터를 제외한 다른 화소 트랜지스터를 공유하고, 또한 플로팅 디퓨전을 공유하는, 이른바 화소 공유의 구조를 적용할 수 있다. 복수의 화소 트랜지스터는, 전술한 바와 같이, 3트랜지스터, 4트랜지스터로 구성할 수 있다.
주변 회로부는, 수직 구동 회로(44)와, 칼럼 신호 처리 회로(45)와, 수평 구동 회로(46)와, 출력 회로(47)와, 제어 회로(48) 등을 가지고 구성된다.
제어 회로(48)는, 입력 클록과, 동작 모드 등을 지령한 데이터를 받아들이고, 또한 고체 촬상 장치의 내부 정보 등의 데이터를 출력한다. 즉, 제어 회로(48)에서는, 수직 동기 신호, 수평 동기 신호 및 마스터 클록에 의거하여, 수직 구동 회로(44), 칼럼 신호 처리 회로(45) 및 수평 구동 회로(46) 등의 동작의 기준이 되는 클록 신호나 제어 신호를 생성한다. 그리고, 이들의 신호를 수직 구동 회로(44), 칼럼 신호 처리 회로(45) 및 수평 구동 회로(46) 등에 입력한다.
수직 구동 회로(44)는, 예를 들면 시프트 레지스터에 의해 구성되고, 화소 구동 배선을 선택하고, 선택된 화소 구동 배선에 화소를 구동하기 위한 펄스를 공급하고, 행 단위로 화소를 구동한다. 즉, 수직 구동 회로(44)는, 화소 영역(43)의 각 화소(42)를 행 단위로 순차적으로 수직 방향으로 선택 주사한다. 그리고, 수직 신호선(49)을 통하여 각 화소(42)의 광전 변환 소자가 되는 예를 들면 포토 다이오드에서 수광량에 응하여 생성한 신호 전하에 의거한 화소 신호를 칼럼 신호 처리 회로(45)에 공급한다.
칼럼 신호 처리 회로(45)는, 화소(42)의 예를 들면 열마다 배치되어 있고, 1행분의 화소(42)로부터 출력되는 신호를 화소열마다 노이즈 제거 등의 신호 처리를 행한다. 즉 칼럼 신호 처리 회로(45)는, 화소(42) 고유의 고정 패턴 노이즈를 제거하기 위한 CDS나, 신호 증폭, AD 변환 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(45)의 출력단에는 수평 선택 스위치(도시 생략)가 수평 신호선(50)과의 사이에 접속되어 마련된다.
수평 구동 회로(46)는, 예를 들면 시프트 레지스터에 의해 구성되고, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로(45)의 각각을 순번대로 선택하고, 칼럼 신호 처리 회로(45)의 각각으로부터 화소 신호를 수평 신호선(50)에 출력시킨다.
출력 회로(47)는, 칼럼 신호 처리 회로(45)의 각각으로부터 수평 신호선(50)을 통하여 순차적으로에 공급되는 신호에 대해, 신호 처리를 행하여 출력한다. 예를 들면, 버퍼링만 하는 경우도 있고, 흑레벨 조정, 열(列) 편차 보정, 각종 디지털 신호 처리 등이 행하여지는 경우도 있다. 입출력 단자(52)는, 외부와 신호의 교환을 한다.
<2. 제 1 실시의 형태>
[고체 촬상 장치의 구성례]
도 1 내지 도 3에, 본 발명에 관한 고체 촬상 장치의 제 1 실시의 형태의 개략 구성을 도시한다. 본 실시의 형태는, CMOS 고체 촬상 장치로서, 4화소 공유의 고체 촬상 장치에 적용한 경우이다. 도 1은 화소 영역의 주요부의 개략 평면도, 도 2는 도 1의 II-II선상의 단면도, 도 3은 도 1의 III-III선상의 단면도를 도시한다.
제 1 실시의 형태에 관한 고체 촬상 장치(61)는, 가로 2화소, 세로 2화소의 합계 4화소의 포토 다이오드(PD)[PD1 내지 PD4]를 1공유단위(이른바 4화소 공유)로 하여, 이 1공유단위가 2차원 어레이형상으로 배열하여 화소 영역(62)이 구성된다. 1공유단위는, 4개의 포토 다이오드(PD)[PD1 내지 PD4]에 대해 하나의 플로팅 디퓨전부(FD)를 공유한다. 또한, 화소 트랜지스터로서는, 4개의 전송 트랜지스터(Tr1)[Tr11 내지 Tr14]와, 공유하는 각 1개씩의 리셋 트랜지스터(Tr2), 증폭 트랜지스터(Tr3) 및 선택 트랜지스터(Tr4)로 구성된다. 이 4화소 공유의 등가 회로는, 후술한다(도 15 참조).
플로팅 디퓨전부(FD)는, 4개의 포토 다이오드(PD1 내지 PD4)에 둘러싸인 중앙에 배치된다. 전송 트랜지스터(Tr11 내지 Tr14)는, 각각 공통의 플로팅 디퓨전부(FD)와, 이 플로팅 디퓨전부(FD)와 각 대응하는 포토 다이오드(PD)의 사이에 배치된 전송 게이트 전극(65)[651 내지 654]을 가지고 형성된다.
여기서, 각 행마다의 공유단위의 포토 다이오드(PD1 내지 PD4), 플로팅 디퓨전부(FD) 및 전송 트랜지스터(Tr11 내지 Tr14)를 포함하는 영역을, 포토 다이오드 형성 영역(63)으로 한다. 또한, 각 행마다의 공유단위의 화소 트랜지스터중, 4화소가 공유하는 리셋 트랜지스터(Tr2), 증폭 트랜지스터(Tr3), 선택 트랜지스터(Tr4)를 포함하는 영역을, 트랜지스터 형성 영역(64)으로 한다. 이 수평 방향으로 연속하는 각각의 트랜지스터 형성 영역(64)과 포토 다이오드 형성 영역(63)은, 화소 영역(62)의 수직 방향으로 교대로 배치된 형태가 된다.
리셋 트랜지스터(Tr2)는, 한 쌍의 소스/드레인 영역(66 및 67)과 리셋 전극(68)을 가지고 형성된다. 증폭 트랜지스터(Tr3)는, 한 쌍의 소스/드레인 영역(69 및 70)과 증폭 게이트 전극(72)을 가지고 형성된다. 선택 트랜지스터(Tr4)는, 한 쌍의 소스/드레인 영역(70 및 71)과 선택 게이트 전극(73)을 가지고 형성된다.
이들 포토 다이오드(PD)와 화소 트랜지스터(Tr1 내지 Tr4)는, 도 2 내지 도 3의 단면도로 도시하는 바와 같이, 반도체 기판(75)에 형성된 반도체 웰 영역(76)에 형성된다. 즉, 반도체 기판(75)으로서, 제 2 도전형, 예를 들면 n형의 반도체 기판이 준비된다. 이 반도체 기판(75)에 제 1 도전형, 예를 들면 p형의 반도체 웰 영역(76)이 형성되고, 이 p형 반도체 웰 영역(76)에 상술한 포토 다이오드(PD)와 화소 트랜지스터(Tr1 내지 Tr4)가 형성된다. 포토 다이오드(PD)는, n형 반도체 영역(77)과 표면의 고불순물 농도의 p형 반도체 영역(78)을 가지고 구성된다. 각 전송 트랜지스터(Tr11 내지 Tr14)는, n형 반도체 영역에 의한 공통의 플로팅 디퓨전부(FD)와 각 포토 다이오드(PD1 내지 PD4) 사이에 게이트 절연막(79)을 통하여 형성한 전송 게이트 전극(65)[651 내지 654]을 가지고 구성된다(도 2 참조).
리셋 트랜지스터(Tr2)는, 한 쌍의 n형의 소스/드레인 영역(66 및 67)과, 게이트 절연막(79)을 통하여 형성된 리셋 게이트 전극(68)을 가지고 구성된다. 증폭 트랜지스터(Tr3)는, 한 쌍의 n형의 소스/드레인 영역(69 및 70)과, 게이트 절연막(79)을 통하여 형성된 증폭 게이트 전극(72)을 가지고 구성된다. 선택 트랜지스터(Tr4)는, 한 쌍의 n형의 소스/드레인 영역(70 및 71)과, 게이트 절연막(79)을 통하여 형성된 선택 게이트 전극(73)을 가지고 구성된다(도 3 참조).
플로팅 디퓨전부(FD)는, 접속 배선(81)을 통하여 리셋 트랜지스터(Tr2)의 한쪽의 소스/드레인 영역(67) 및 증폭 게이트 전극(72)에 접속된다.
도 17에, 4화소 공유의 등가 회로를 도시한다. 4화소 공유의 등가 회로에서는, 4개의 포토 다이오드(PD)[PD1 내지 PD4]가, 각각 대응하는 4개의 전송 트랜지스터(Tr11 내지 Tr14)의 소스에 접속된다. 각 전송 트랜지스터(Tr11 내지 Tr14)의 드레인은, 하나의 리셋 트랜지스터(Tr2)의 소스에 접속된다. 각 전송 트랜지스터(Tr11 내지 Tr14)의 드레인이 공통의 플로팅 디퓨전부(FD)에 상당한다. 플로팅 디퓨전부(FD)는, 증폭 트랜지스터(Tr3)의 게이트에 접속된다. 증폭 트랜지스터(Tr3)의 소스는 하나의 선택 트랜지스터(Tr4)의 드레인에 접속된다. 리셋 트랜지스터(Tr2)의 드레인 및 증폭 트랜지스터(Tr3)의 드레인은, 전원(Vdd)에 접속된다. 선택 트랜지스터(Tr4)의 소스는 수직 신호선(9)에 접속된다.
한편, 화소 영역(62)의 포토 다이오드 형성 영역(63) 내에는 소자 분리 영역(82)이 형성되고, 화소 영역(62)의 그 이외의 트랜지스터 형성 영역(64)을 포함하는 영역 내에는 소자 분리 영역(85)이 형성된다. 포토 다이오드 형성 영역(63) 내의 소자 분리 영역(82)은, 본 예에서는 불순물 확산 영역인 p형 반도체 영역(83)과 그 표면상의 절연막(예를 들면 실리콘 산화막)(84)을 가지고 구성된다. 트랜지스터 형성 영역(64)을 포함하는 영역의 소자 분리 영역(85)도, 본 예에서는 마찬가지로 p형 반도체 영역(83)과 그 표면상의 절연막(84)을 가지고 구성된다. 즉, 이웃하는 화소 트랜지스터 사이, 및 화소 트랜지스터의 주위를 포함하는 트랜지스터 형성 영역(64) 내의 소자 분리 영역(85)은, p형 반도체 영역(83)과 절연막(84)으로 구성된다. 화소 영역과 주변 회로부 간, 및 주변 회로부 내의 소자 분리 영역(87)은, 예를 들면 홈 내에 절연막(예를 들면 실리콘 산화막)(86)을 매입하여 이루어지는 STI 구조로 구성된다(도 4 참조).
그리고, 본 실시의 형태에서는, 트랜지스터 형성 영역(64) 내에 p형 반도체 웰 영역(76)에 고정 전압을 인가하기 위한, 웰 콘택트부가 되는 웰 콘택트용 영역(88)이 형성된다. 웰 콘택트용 영역(88)의 아래의 소자 분리 영역(85)은, p형 반도체 영역만으로 형성된다. 웰 콘택트용 영역(88)은, 불순물 확산 영역인 p형 반도체 영역에서 형성된다. 웰 콘택트용 영역(88)은, p형 반도체 영역(83)만으로 형성된 소자 분리 영역(85)의 표면에, p형 반도체 영역(83)보다 고불순물 농도의 p형 반도체 영역에서 형성된다. 웰 콘택트용 영역(88)은, 소자 분리 영역을 겸하고 있고, 이웃하는 공유단위의 화소 트랜지스터 사이에 형성된다. 환언하면, 절연막을 갖지 않는 소자 분리 영역은 웰 콘택트부를 겸한다. 웰 콘택트용 영역(88)은, 도전성 비어(89)를 통하여 다층 배선층(91)의 소요되는 배선(92)에 접속된다. 이 배선(92)으로부터 도전성 비어(89), 웰 콘택트용 영역(88)을 통하여 p형 반도체 웰 영역(76)에 소요되는 고정 전압이 인가된다. 다층 배선층(91)은, 층간 절연막(93)을 통하여 복수층의 배선(92)을 배치하여 형성된다(도 3 참조). 다층 배선층(91)상에는, 도시하지 않지만, 평탄화막을 통하여 온 칩 컬러 필터, 온 칩 마이크로 렌즈가 형성된다.
[고체 촬상 장치의 제조 방법]
도 4 내지 도 8을 이용하여, 제 1 실시의 형태에 관한 고체 촬상 장치(61)의 제조 방법의 개략을 설명한다. 도 4 내지 도 8에서는, 플로팅 디퓨전부(FD)를 포함하는 포토 다이오드(PD)의 영역(95), 화소 트랜지스터(Tr2 내지 Tr4)의 영역(96) 및 주변 회로의 p채널 트랜지스터의 영역(97)을 모식적으로 도시한다.
우선, 도 4에 도시하는 바와 같이, n형의 반도체 기판(75)의 표면에 소자 분리 영역을 형성한다. 즉, 주변 회로부측(영역(97))에서는, 홈 내에 절연막(예를 들면 실리콘 산화막)(86)이 매입된 STI 구조의 소자 분리 영역(87)을 형성한다. 화소 영역측의 포토 다이오드 형성 영역(63) 및 트랜지스터 형성 영역(64)에서는, p형 반도체 영역(83)과 절연막(84)으로 이루어지는 소자 분리 영역(82 및 85)중의 절연막(84)을 형성한다. 다음에, n형 반도체 기판(75)의 화소 영역(영역(63), 64) 및 주변 회로부(도면에서는 영역(97))에 대응하는 전역에 p형 반도체 웰 영역(76)을 형성한다. 주변 회로측의 영역(97)에 n형 반도체 웰 영역(90)을 형성한다.
포토 다이오드 형성 영역(63)에 대응하는 p형 반도체 웰 영역(76)상에, 게이트 절연막(79)을 통하여 전송 게이트 전극(65)[651 내지 654]을 형성한다. 트랜지스터 형성 영역(64)에 대응하는 p형 반도체 웰 영역(76)상에, 게이트 절연막(79)을 통하여 각 리셋 게이트 전극(68), 증폭 게이트 전극(72), 선택 게이트 전극(73)을 형성하다. 또한, 도 4에서는 이웃하는 공유단위에서의, 이웃하는 선택 게이트 전극(73)과 리셋 게이트 전극(68)만을 도시한다.
주변 회로부의 p채널 MOS 트랜지스터의 형성 영역(97)에 대응하는 n형 반도체 웰 영역(90)상에, 게이트 절연막(79)을 통하여 p채널 MOS 트랜지스터의 게이트 전극(98)을 형성한다. 도시하지 않지만, 동시에, 주변 회로부의 n채널 MOS 트랜지스터의 형성 영역에 대응하는 p형 반도체 웰 영역상에, 게이트 절연막을 통하여 n채널 MOS 트랜지스터의 게이트 전극을 형성한다.
이 각 게이트 전극(65[651 내지 654], 68, 72, 73, 98)을 형성하는 공정의 전후에, 포토 다이오드(PD)를 형성하기 위한 불순물의 이온 주입을 행한다. 이 전후의 이온 주입에 의해, n형 반도체 영역(77)과 그 표면의 p형 반도체 영역(78)을 형성하고 포토 다이오드(PD)를 형성한다. 또한, 각 게이트 전극(65[651 내지 654], 68, 72, 73, 98)을 형성하는 공정의 전, 또는 후의 공정에서, 화소 영역측(영역(63), 64)의 소자 분리 영역(82)을 구성하는 절연막(84)을 통하여 p형 불순물을 이온 주입하여 p형 반도체 영역(83)을 형성한다. 이 p형 반도체 영역(83)과 그 위의 절연막(84)에 의해 소자 분리 영역(82 및 85)을 형성한다. 한편, 이 p형 불순물의 이온 주입으로, 동시에 웰 콘택트부를 형성한 영역에, 소자 분리 영역(85)이 되는 p형 반도체 영역(83)을 형성한다. 웰 콘택트부를 형성한 영역의 소자 분리 영역(85)은, 표면에 절연막(84)이 형성되지 않고, p형 반도체 영역(83)만으로 형성된다.
다음에, 도 5에 도시하는 바와 같이, 포토 다이오드(PD)의 영역(95)상에, 예를 들면 실리콘 질화막에 의한 보호막(99)을 선택적으로 형성한다.
다음에, 도 6에 도시하는 바와 같이, 레지스트 마스크(94)를 통하여, 주변 회로부의 영역(97)에 p형 불순물(27)을 이온 주입하여 한 쌍의 p형의 소스/드레인 영역(101 및 102)을 형성하여, p채널 MOS 트랜지스터(Tr5)를 형성한다. 이 p형 불순물(27)의 이온 주입 공정에서, 동시에 웰 콘택트부가 되는 웰 콘택트용 영역(88)을 형성한다. 즉, 이 주변 회로부의 p형의 소스/드레인 영역(101 및 102)의 이온 주입과 같은 이온 주입 조건으로, 트랜지스터의 영역(64)의 절연막이 없는 p형 반도체 영역(83)의 표면에, p형 불순물을 이온 주입하여 p형의 웰 콘택트용 영역(88)을 형성한다. 본 예에서는, 이웃하는 공유단위에서의, 이웃하는 선택 트랜지스터(Tr4)와 리셋 트랜지스터(Tr2) 사이의 p형 반도체 웰 영역(76)에, 고불순물 농도의 p형 웰 콘택트용 영역(88)을 형성한다. 이 웰 콘택트용 영역(88)은, 소자 분리 영역을 겸하고, 또한 콘택트부에서의 콘택트 저항을 저감하기 위한 고불순물 농도 영역이다.
다음에, 도 7에 도시하는 바와 같이, 레지스트 마스크(85) 및 게이트 전극(65[651 내지 654], 68, 72, 73)을 마스크로 n형 불순물을 이온 주입하여 n형 플로팅 디퓨전부(FD)를 포함하는 각각의 n형의 소스/드레인 영역(66, 68, 69, 70 및 71)을 형성한다.
다음에, 도 8에 도시하는 바와 같이, 기판상에 층간 절연막(93)을 형성한다. 이 층간 절연막(93)은 복수층의 배선을 형성할 때의 층간막이다.
다음에, 도 9에 도시하는 바와 같이, 층간 절연막(93)에 콘택트 구멍을 형성하고, 콘타쿠 구멍 내에 웰 콘택트용 영역(88)에 접속하는 도전성 비어(89)를 매입한다. 그 후, 배선(92) 및 층간 절연막(93)을 복수층 형성하여 다층 배선층(91)을 형성한다. 웰 콘택트용 영역(88)은, 도전성 비어(89)를 통하여 소요되는 배선(92)에 접속된다. 또한, 도시하지 않지만, 다층 배선층상에 평탄화막, 온 칩 컬러 필터, 온 칩 마이크로 렌즈를 형성하여 고체 촬상 장치(61)를 제조한다.
제 1 실시의 형태에 관한 고체 촬상 장치(61)에 의하면, 웰 콘택트용 영역(88)이, 포토 다이오드(PD) 사이의 영역이 아니라, 화소 트랜지스터 형성 영역(64) 내, 본 예에서는 이웃하는 공유단위에서의, 이웃하는 화소 트랜지스터 사이에 형성된다. 즉, 소요되는 화소 트랜지스터 사이의 절연막을 갖지 않는 소자 분리 영역(85)이 p형 반도체 영역(83)만으로 형성되고, 이 p형 반도체 영역(83)의 표면에, 소자 분리 영역(85)을 겸하는 고농도의 p형의 웰 콘택트용 영역(88)이 형성된다. 환언하면, 이 소요되는 화소 트랜지스터 사이의 절연막을 갖지 않는 소자 분리 영역(85)은, 웰 콘택트부를 겸하는 것이 된다.
이 구성에 의해, 웰 콘택트용 영역(88)이 포토 다이오드(PD)에 악영향을 주는 일이 없고, 화소 특성을 향상할 수 있다. 트랜지스터 형성 영역(64)에 웰 콘택트용 영역(88)이 형성되어, 절연막을 갖지 않는 소자 분리 영역이 형성되기 때문에, 소자 분리 영역의 절연막의 점유 면적이 감소하고, 그 만큼, 암전류나 백점의 발생을 억제할 수 있고, 화소 특성을 향상할 수 있다. 웰 콘택트용 영역(88)을 통하여 반도체 웰 영역(76)에 웰 전위가 주어지기 때문에, 유효 화소 영역 내의 웰 전위의 안정화를 도모할 수 있다.
또한, 제조에서는, 웰 콘택트용 영역(88)을 형성하기 위한 이온 주입이, 주변 회로부에서의 p채널 트랜지스터의 소스/드레인 영역(101 및 102)을 형성할 때의, p형 불순물의 이온 주입을 겸하고 있다. 따라서, 참고예에 비하여 이온 주입 공정이 감소하고, 제조 공정수를 삭감할 수 있다.
<3. 제 2 실시의 형태>
[고체 촬상 장치의 구성례]
도 10 내지 도 13에, 본 발명에 관한 고체 촬상 장치의 제 2 실시의 형태를 도시한다. 본 실시의 형태는, CMOS 고체 촬상 장치로서, 4화소 공유의 고체 촬상 장치에 적용한 경우이다. 도 10은 화소 영역의 주요부의 개략 평면도, 도 11은 도 10의 XI-XI선상의 단면도, 도 12는 도 10의 XII-XII선상의 단면도, 도 13은 도 10의 XIII-XIII선상의 단면도를 도시한다.
제 2 실시의 형태에 관한 고체 촬상 장치(105)는, 각 공유단위 내의 각 화소에 있어서, 전송 게이트 전극에 대향하는 더미 전극을 추가한 이외는 제 1 실시의 형태의 고체 촬상 소자와 같다. 제 2 실시의 형태에서, 제 1 실시의 형태와 대응하는 부분에는 동일 부호를 붙여서 나타낸다.
제 2 실시의 형태에 관한 고체 촬상 장치(105)는, 제 1 실시의 형태와 마찬가지로, 가로 2화소, 세로 2화소의 합계 4화소의 포토 다이오드(PD)[PD1 내지 PD4]를 1공유단위(4화소 공유)로 하여, 이 1공유단위를 2차원 어레이형상으로 배열하여 화소 영역(62)이 구성된다. 1공유단위는, 4개의 포토 다이오드(PD)[PD1 내지 PD4]에 대해 하나의 플로팅 디퓨전부(FD)를 공유한다. 또한, 화소 트랜지스터로서는, 4개의 전송 트랜지스터(Tr1)[Tr11 내지 Tr14]와, 공유하는 각 하나의 리셋 트랜지스터(Tr2), 증폭 트랜지스터(Tr3) 및 선택 트랜지스터(Tr4)로 구성된다.
플로팅 디퓨전부(FD)는, 4개의 포토 다이오드(PD1 내지 PD4)에 둘러싸인 중앙에 배치된다. 전송 트랜지스터(Tr11 내지 Tr14)는, 각각 공통의 플로팅 디퓨전부(FD)와, 이 플로팅 디퓨전부(FD)와 각 대응하는 포토 다이오드(PD)의 사이에 배치된 전송 게이트 전극(65)[651 내지 654]을 가지고 형성된다.
전술한 바와 마찬가지로, 각 행마다의 공유단위의 포토 다이오드(PD1 내지 PD4), 플로팅 디퓨전부(FD) 및 전송 트랜지스터(Tr11 내지 Tr14)를 포함하는 영역을, 포토 다이오드 형성 영역(63)으로 한다. 또한, 각 행마다의 공유단위의 화소 트랜지스터중, 4화소가 공유하는 리셋 트랜지스터(Tr2), 증폭 트랜지스터(Tr3), 선택 트랜지스터(Tr4)를 포함하는 영역을, 트랜지스터 형성 영역(64)으로 한다. 이 수평 방향으로 연속하는 각각의 트랜지스터 형성 영역(63)과 포토 다이오드 형성 영역(64)은, 화소 영역(62)의 수직 방향으로 교대로 배치된 형태가 된다.
리셋 트랜지스터(Tr2)는, 한 쌍의 소스/드레인 영역(66 및 67)과 리셋 전극(68)을 가지고 형성된다. 증폭 트랜지스터(Tr3)는, 한 쌍의 소스/드레인 영역(69 및 70)과 증폭 게이트 전극(72)을 가지고 형성된다. 선택 트랜지스터(Tr4)는, 한 쌍의 소스/드레인 영역(70 및 71)과 증폭 게이트 전극(73)을 가지고 형성된다.
이들 포토 다이오드(PD)와 화소 트랜지스터(Tr1 내지 Tr4)는, 도 11 내지 도 12의 단면도로 도시하는 바와 같이, 반도체 기판(75)에 형성된 제 1 도전형의 반도체 웰 영역(76)에 형성된다. 즉, 반도체 기판(75)으로서, 제 2 도전형, 예를 들면 n형의 반도체 기판이 준비된다. 이 반도체 기판(75)에 제 1 도전형, 예를 들면 p형의 반도체 웰 영역(76)이 형성되고, 이 p형 반도체 웰 영역(76)에 상술한 포토 다이오드(PD)와 화소 트랜지스터(Tr1 내지 Tr4)가 형성된다. 포토 다이오드(PD)는, n형 반도체 영역(77)과 표면의 고불순물 농도의 p형 반도체 영역(78)을 가지고 구성된다. 각 전송 트랜지스터(Tr11 내지 Tr14)는, n형 반도체 영역에 의한 공통의 플로팅 디퓨전부(FD)와 각 포토 다이오드(PD1 내지 PD4)의 사이에 게이트 절연막(79)을 통하여 형성한 전송 게이트 전극(65)[651 내지 654]을 가지고 구성된다(도 11 참조).
리셋 트랜지스터(Tr2)는, 한 쌍의 n형의 소스/드레인 영역(66 및 67)과, 게이트 절연막(79)을 통하여 형성된 리셋 게이트 전극(68)을 가지고 구성된다. 증폭 트랜지스터(Tr3)는, 한 쌍의 n형의 소스/드레인 영역(69 및 70)과, 게이트 절연막(79)을 통하여 형성된 증폭 게이트 전극(72)을 가지고 구성된다. 선택 트랜지스터(Tr4)는, 한 쌍의 n형의 소스/드레인 영역(70 및 71)과, 게이트 절연막(79)을 통하여 형성된 선택 게이트 전극(73)을 가지고 구성된다(도 12 참조).
플로팅 디퓨전부(FD)는, 접속 배선(81)을 통하여 리셋 트랜지스터(Tr2)의 한쪽의 소스/드레인 영역(67) 및 증폭 게이트 전극(72)에 접속된다.
한편, 포토 다이오드 형성 영역(63) 내 및 트랜지스터 형성 영역(64) 내의 각각의 소자 분리 영역(82 및 85)은, 예를 들면 불순물 확산 영역인 p형 반도체 영역(83)과 그 표면상의 절연막(84)을 가지고 구성된다. 도시하지 않지만, 그 이외의 화소 영역과 주변 회로부 사이, 주변 회로 내의 소자 분리 영역은, 제 1 실시의 형태와 마찬가지로 STI 구조로 구성된다.
그리고, 본 실시의 형태에서는, 트랜지스터 형성 영역(64) 내에 p형 반도체 웰 영역(76)에 고정 전압을 인가하기 위한, 웰 콘택트부가 되는 웰 콘택트용 영역(88)이 형성된다. 웰 콘택트용 영역(88)의 아래의 소자 분리 영역(85)은, p형 반도체 영역만으로 형성된다. 웰 콘택트용 영역(88)은, 불순물 확산 영역인 p형 반도체 영역에서 형성된다. 웰 콘택트용 영역(88)은, p형 반도체 영역(83)만으로 형성된 소자 분리 영역(85)의 표면에, p형 반도체 영역(83)보다 고불순물 농도의 p형 반도체 영역에서 형성된다. 웰 콘택트용 영역(88)은, 소자 분리 영역을 겸하고 있고, 이웃하는 공유단위의 화소 트랜지스터 사이에 형성된다. 환언하면, 절연막을 갖지 않는 소자 분리 영역은 웰 콘택트부를 겸한다. 웰 콘택트용 영역(88)은, 도전성 비어(89)를 통하여 다층 배선층(91)의 소요되는 배선(92)에 접속된다. 이 배선(92)으로부터 도전성 비어(89), 웰 콘택트용 영역(88)을 통하여 p형 반도체 웰 영역(76)에 소요되는 고정 전압이 인가된다. 다층 배선층(91)은, 층간 절연막(93)을 통하여 복수층의 배선(92)을 배치하여 형성된다(도 12 참조).
또한, 본 실시의 형태에서는, 화소의 대칭성을 개선하기 위해, 각 공유단위 내의 각 포토 다이오드(PD)의 개구면적을 제한하도록, 더미 전극(106)을 배치하여 구성된다. 이 더미 전극(106)은, 각각의 포토 다이오드(PD)에 있어서, 전송 게이트 전극(65)과 같은 또는, 이것에 가까운 크기, 형상으로 형성되고, 전송 게이트 전극(65)에 대향하는 위치에 배치된다. 도 10에서는, 더미 전극(106)이, 수평 방향으로 이웃하는 전송 게이트 전극(65)[651 내지 654]과의 사이에, 수직 방향의 선에 대해 4개의 전송 게이트 전극(65)[651 내지 654]과 선대칭의 위치에 4개씩 배치된다(도 10, 도 13 참조). 다층 배선층(91)상에는, 도시하지 않지만, 평탄화막을 통하여 온 칩 컬러 필터, 온 칩 마이크로 렌즈가 형성된다.
[고체 촬상 장치의 제조 방법례]
제 2 실시의 형태에 관한 고체 촬상 장치(105)의 제조 방법은, 제 1 실시의 형태의 도 4의 전송 게이트 전극(65)을 형성할 때에, 동시에 더미 전극(106)을 형성한다. 그 이외의 공정은 제 1 실시의 형태의 고체 촬상 장치의 제조 방법에서 설명한 것과 같기 때문에, 중복 설명을 생략한다.
제 2 실시의 형태에 관한 고체 촬상 장치(105)에 의하면, 제 1 실시의 형태와 마찬가지로, 웰 콘택트용 영역(88)이, 화소 트랜지스터 형성 영역(64) 내, 본 예에서는 이웃하는 공유단위에서의, 이웃하는 화소 트랜지스터 사이에 형성된다. 이에 의해, 웰 콘택트용 영역(88)이 포토 다이오드(PD)에 악영향을 주는 일이 없고, 화소 특성을 향상할 수 있다. 트랜지스터 형성 영역(64)에 웰 콘택트용 영역(88)이 형성되어, 절연막을 갖지 않는 소자 분리 영역이 형성되기 때문에, 소자 분리 영역의 절연막의 점유 면적이 감소하고, 그 만큼, 암전류나 백점의 발생을 억제할 수 있고, 화소 특성을 향상할 수 있다. 웰 콘택트용 영역(88)을 통하여 반도체 웰 영역(76)에 웰 전위가 주어지기 때문에, 유효 화소 영역 내의 웰 전위의 안정화를 도모할 수 있다.
또한, 각 포토 다이오드(PD)에 인접하여 더미 전극(106)이 형성되기 때문에, 각 화소에 있어서의 대칭성이 개선된다. 즉, 포토 다이오드(PD)에 있어서, 본 실시의 형태에서는 2방향에서의 광이 전송 게이트 전극(65)과 더미 전극(106)에 방해받기 때문에, 도 17B에서 도시하는 1방향의 광(La)이 전송 게이트 전극(2)에 방해받는 참고예에 비하여, 광 입사에 대한 대칭성이 개선된다. 따라서, 광 입사에 대한 대칭성이 개선되기 때문에, 화소마다의 감도차가 저감하고 또는 감도차를 없애고, 화소 특성의 더한층의 향상을 도모할 수 있다.
또한, 제조에서는, 웰 콘택트용 영역(88)을 형성하기 위한 이온 주입이, 주변 회로부에 있어서의 p채널 트랜지스터의 소스/드레인 영역을 형성할 때의, p형 불순물의 이온 주입을 겸하고 있다. 따라서, 참고예에 비하여 이온 주입 공정이 감소하고, 제조 공정수를 삭감할 수 있다.
<4. 제 3 실시의 형태>
[고체 촬상 장치의 구성례]
도 14에, 본 발명에 관한 고체 촬상 장치의 제 3 실시의 형태를 도시한다. 본 실시의 형태는, CMOS 고체 촬상 장치로서, 4화소 공유의 고체 촬상 장치에 적용한 경우이다. 제 3 실시의 형태에 관한 고체 촬상 장치(108)는, 각 포토 다이오드(PD)[PD1 내지 PD4]의 전송 게이트 전극(65)[651 내지 654]이 배치되는 하나의 코너부를 제외한 다른 3개의 코너부에 더미 전극(106)을 배치하여 구성된다. 즉, 더미 전극(106)이 3개 배치된다. 그 이외의 구성은, 제 2 실시의 형태에서 설명한 것과 같기 때문에, 도 10과 대응하는 부분에는 동일 부호를 붙여서 중복 설명을 생략한다.
제 3 실시의 형태에 관한 고체 촬상 장치(108)에 의하면, 더미 전극(106)이 포토 다이오드(PD)의 전송 게이트 전극(65)을 제외한 3개의 코너부에 배치되기 때문에, 제 2 실시의 형태와 비교하여, 더욱 각 화소에 있어서의 대칭성이 개선된다. 즉, 포토 다이오드(PD)에 대해 4개의 코너부 방향부터의 광 입사가 같은 조건이 되고, 포토 다이오드(PD)에의 광 입사에 대한 대칭성이 더욱 개선된다. 따라서, 화소마다의 감도차가 저감하고, 또는 감도차를 없애고, 화소 특성의 새로운 향상을 도모할 수 있다.
그 밖에, 제 2 실시의 형태에서 설명한 것과 같은 효과를 이룬다.
상술한 제 1, 제 2, 제 3 실시의 형태에서는, 화소 영역 내의 소자 분리 영역(82 및 85)을 p형 반도체 영역(83)과 그 표면 절연막(84)에 의해 구성하였지만, 그 이외의 소자 분리 영역의 구성도 채택할 수 있다. 예를 들면, 포토 다이오드 형성 영역(63)의 소자 분리 영역(82)은 불순물 확산 영역인 p형 반도체 영역(83)만으로 구성하고, 트랜지스터 형성 영역(64)을 포함하는 영역의 소자 분리 영역(85)은 p형 반도체 영역(83)과 그 표면 절연막(84)에 의해 구성한다. 이 경우, 포토 다이오드 형성 영역(63) 내의 p형 반도체 영역(83)만의 소자 분리 영역(82)상에는, 게이트 절연막과 동등한 두께의 절연막이 연장하여 형성된다. 또한, 포토 다이오드 형성 영역(63)의 소자 분리 영역(82)은 불순물 확산 영역인 p형 반도체 영역(83)만으로 구성하고, 트랜지스터 형성 영역(64)을 포함하는 영역의 소자 분리 영역(85)은 STI 구조로 구성한다. 또한, 포토 다이오드 형성 영역(63) 및 트랜지스터 형성 영역(64)의 쌍방의 소자 분리 영역(82 및 85) 함께, 불순물 확산 영역인 p형 반도체 영역(83)만으로 구성한다. 또한, 포토 다이오드 형성 영역(63) 내의 소자 분리 영역(82)은 p형 반도체 영역(83)과 그 표면상의 절연막(84)을 가지고 구성하고, 트랜지스터 형성 영역(64)을 포함하는 영역의 소자 분리 영역(85)은 STI 구조로 구성하는 것도 가능하다. 나아가서는, 포토 다이오드 형성 영역(63) 및 트랜지스터 형성 영역(64)의 소자 분리 영역(82 및 85) 함께, STI 구조로 구성하는 것도 가능하다.
<5. 제 4 실시의 형태>
[고체 촬상 장치의 구성례]
도 15에, 본 발명에 관한 고체 촬상 장치의 제 4 실시의 형태의 개략 구성을 도시한다. 본 실시의 형태는, CMOS 고체 촬상 장치로서, 단위화소를 2차원 어레이형상으로 배열한 고체 촬상 장치에 적용한 경우이다. 제 4 실시의 형태에 관한 고체 촬상 장치(111)는, 광전 변환부가 되 하나의 포토 다이오드(PD)와 복수의 화소 트랜지스터로 이루어지는 단위화소가 2차원 어레이형상으로 배열된 화소 영역(113)과, 주변 회로부(도시 생략)를 가지고 구성된다. 화소 트랜지스터는, 본 예에서는 전송 트랜지스터(Tr1)와, 리셋 트랜지스터(Tr2)와, 증폭 트랜지스터(Tr3)로 이루어지는 3트랜지스터로 구성된다.
전송 트랜지스터(Tr1)는, 예를 들면 n형 반도체 영역에 의한 플로팅 디퓨전부(FD)와 포토 다이오드(PD)의 사이에 게이트 절연막을 통하여 형성한 전송 게이트 전극(114)을 가지고 구성된다. 리셋 트랜지스터(Tr2)는, 한쪽이 플로팅 디퓨전부(FD)로 하는 한 쌍의 n형의 소스/드레인 영역(115)과, 게이트 절연막을 통하여 형성한 리셋 게이트 전극(117)을 가지고 구성된다. 증폭 트랜지스터(Tr3)는, 한 쌍의 n형의 소스/드레인 영역(115 및 116)과, 게이트 절연막을 통하여 형성된 증폭 게이트 전극(118)을 가지고 구성된다.
각 화소 사이에는 소자 분리 영역(121)이 형성된다. 소자 분리 영역(121)은, 전술한 바와 마찬가지로, p형 반도체 영역과 그 위의 절연막으로 이루어지는 소자 분리 영역에서 구성할 수 있다. 또는, 소자 분리 영역(121)은, 포토 다이오드 사이와, 이웃하는 화소 트랜지스터 사이로 나누어, 상술한 다른 구성례를 채용할 수 있다.
그리고, 본 실시의 형태에서는, 이웃하는 화소 트랜지스터의 사이, 즉 이웃하는 화소의 화소 트랜지스터(Tr3 및 Tr1)의 사이에 소자 분리 영역을 겸하는 p형 반도체 영역에 의한 웰 콘택트용 영역(123)이 형성된다. 즉, 예를 들면 소자 분리 영역(121)이 p형 반도체 영역과 절연막으로 구성된 때에는, 소자 분리 영역(121)의 일부가, 절연막이 없는 p형 반도체 영역과 그 위의 p형 웰 콘택트용 영역으로 치환된다. 또는, 예를 들면 소자 분리 영역(121)이 STI 구조로 구성된 때에는, STI 구조의 소자 분리 영역(122)의 일부가, 소자 분리 영역을 겸하는 p형의 웰 콘택트용 영역으로 치환된다.
이 p형의 웰 콘택트용 영역(123)은, 주변 회로부의 CMOS 트랜지스터중의 p채널 트랜지스터에 있어서의 p형의 소스/드레인 영역과 동시에 형성된다. p형 웰 콘택트용 영역(123)의 이온 주입은, 주변 회로부의 p형 불순물의 이온 주입을 겸하여 행하여진다. 웰 콘택트용 영역(123)은, 도시하지 않지만, 도전성 비어를 통하여 다층 배선층의 소요되는 배선에 접속된다. 다층 배선층상에는 평탄화막을 통하여 온 칩 컬러 필터, 온 칩 마이크로 렌즈가 적층 형성된다.
제 4 실시의 형태에 관한 고체 촬상 장치의 제조 방법은, 기본적으로 제 1 실시의 형태에서 설명한 것과 같은 공정으로 제조할 수 있다.
제 4 실시의 형태에 관한 고체 촬상 장치(111)에 의하면, 웰 콘택트용 영역(123)을 이웃하는 화소 트랜지스터의 사이에 형성되기 때문에, 웰 콘택트용 영역(88)이 포토 다이오드(PD)에 악영향을 주는 일이 없고, 화소 특성을 향상할 수 있다. 웰 콘택트부를 겸하는 절연막을 갖지 않는 소자 분리 영역이 형성되기 때문에, 소자 분리 영역의 절연막의 점유 면적이 감소하고, 그 만큼, 암전류나 백점의 발생을 억제할 수 있고, 화소 특성을 향상할 수 있다. 웰 콘택트용 영역(88)을 통하여 반도체 웰 영역(76)에 웰 전위가 주어지기 때문에, 유효 화소 영역 내의 웰 전위의 안정화를 도모할 수 있다.
또한, 제조에서는, 웰 콘택트용 영역(123)의 이온 주입은, 주변 회로의 p형 불순물의 이온 주입을 겸하여 행하여지기 때문에, 이온 주입 공정이 감소하고, 제조 공정수를 삭감할 수 있다.
제 1, 제 2 및 제 3 실시의 형태에서는, 화소의 구성으로서 4화소 공유로 하였지만, 2화소 공유, 4화소 공유 이상의 복수 화소 공유에도 본 발명은 적용할 수 있다.
복수의 화소 트랜지스터로서는, 3화소 트랜지스터, 4화소 트랜지스터의 어느 쪽이라도 구성할 수 있다.
상기 예에서는, 신호 전하로서 전자를 이용하고, 제 1 도전형 반도체를 p형 반도체로 하고, 제 2 도전형 반도체를 n형 반도체로서 구성하였지만, 신호 전하로서 정공을 이용할 수도 있다. 그 경우는, 제 1 도전형 반도체를 n형 반도체로, 제 2 도전형 반도체를 p형 반도체로 치환하여 구성된다.
<6. 제 5 실시의 형태>
[전자 기기의 구성례]
상술한 본 발명에 관한 고체 촬상 장치는, 예를 들면 디지털 카메라나 비디오 카메라 등의 카메라 시스템이나, 카메라 부착 휴대 전화, 또는 촬상 기능을 구비한 다른 기기, 등의 전자 기기에 적용할 수 있다.
도 18에, 본 발명에 관한 전자 기기의 한 예로서 카메라에 적용한 제 5 실시의 형태를 도시한다. 본 실시 형태예에 관한 카메라는, 정지 화상 또는 동화 촬영 가능한 비디오 카메라를 예로 한 것이다. 본 실시 형태 예의 카메라(131)는, 고체 촬상 장치(132)와, 고체 촬상 장치(132)의 수광 센서부에 입사광을 유도하는 광학계(133)와, 셔터 장치(134)를 갖는다. 또한, 카메라(131)는, 고체 촬상 장치(132)를 구동하는 구동 회로(135)와, 고체 촬상 장치(132)의 출력 신호를 처리하는 신호 처리 회로(136)를 갖는다.
고체 촬상 장치(132)는, 상술한 각 실시의 형태의 고체 촬상 장치의 어느 하나가 적용된다. 광학계(광학 렌즈)(133)는, 피사체로부터의 상광(입사광)을 고체 촬상 장치(132)의 촬상면상에 결상시킨다. 이에 의해, 고체 촬상 장치(132) 내에, 일정 기간 신호 전하가 축적된다. 광학계(133)는, 복수의 광학 렌즈로 구성된 광학 렌즈계로 하여도 좋다. 셔터 장치(134)는, 고체 촬상 장치(132)에의 광조사 기간 및 차광 기간을 제어한다. 구동 회로(135)는, 고체 촬상 장치(132)의 전송 동작 및 셔터 장치(134)의 셔터 동작을 제어하는 구동 신호를 공급한다. 구동 회로(135)로부터 공급되는 구동 신호(타이밍 신호)에 의해, 고체 촬상 장치(132)의 신호 전송을 행한다. 신호 처리 회로(136)는, 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체에 기억되고, 또는, 모니터에 출력된다.
제 5 실시의 형태에 관한 전자 기기(131)에 의하면, 고체 촬상 장치(132)에 있어서, 웰 콘택트부가 포토 다이오드(PD)에 악영향을 주는 일이 없기 때문에, 화소 특성을 향상할 수 있다. 또한, 암전류, 백점을 억제하여 화소 특성을 향상할 수 있다. 또한 화소의 비대칭성이 개선되고, 즉 화소의 대칭성을 얻을 수가 있어서, 화소마다의 감도차를 저감 또는 없애고, 더한층의 화소 특성의 향상을 도모할 수 있다. 따라서, 고화질, 고품질의 전자 기기를 제공할 수 있다. 예를 들면, 화질을 향상한 카메라 등을 제공할 수 있다.
본 발명은 일본 특허출원 JP2009-221387(2009.09.25)의 우선권 주장 출원이다.
본 발명은 첨부된 청구범위의 범주 내에서 당업자에 의해 필요에 따라 다양하게 변경, 변형, 조합, 대체, 수정 등이 이루어질 수 있다.

Claims (29)

  1. 촬상 장치에 있어서,
    기판과,
    평면에서 보아 화소 영역과 트랜지스터 영역을 갖는 상기 기판상의 반도체 웰 영역과,
    상기 화소 영역 내에 있으며, 제1의 플로팅 디퓨전 영역을 공유하는 제1의 화소 세트와 제2의 플로팅 디퓨전 영역을 공유하는 제2의 화소 세트를 포함하는 복수의 화소와,
    상기 트랜지스터 영역 내에 있으며, 상기 제1의 화소 세트에 의해 공유되는 제1의 트랜지스터 세트와 상기 제2의 화소 세트에 의해 공유되는 제2의 트랜지스터 세트를 포함하는 복수의 트랜지스터와,
    쉘로우 트렌치 분리(STI) 구조를 포함하는 트랜지스터 영역 내에 있는 소자 분리 영역과,
    상기 트랜지스터 영역 내에 있으며, 상기 반도체 웰 영역에 전압을 인가하도록 구성된 웰 콘택트 영역을 포함하고,
    상기 제1의 화소 세트 및 상기 제2의 화소 세트는 수평 방향을 따라 인접하고,
    상기 화소 영역 및 상기 트랜지스터 영역은 수직 방향을 따라 인접하고,
    상기 제1의 트랜지스터 세트는 적어도 하나의 제1의 증폭 트랜지스터를 포함하고,
    상기 제2의 트랜지스터 세트는 적어도 하나의 제2의 증폭 트랜지스터를 포함하고,
    상기 웰 콘택트 영역은, 상기 수평 방향을 따라 상기 제1의 증폭 트랜지스터 및 상기 제2의 증폭 트랜지스터 사이에 있고,
    상기 복수의 화소는, 제3의 플로팅 디퓨전 영역을 공유하는 제3의 화소 세트를 더 포함하고,
    상기 제3의 화소 세트는 상기 수직 방향을 따라 상기 제1의 트랜지스터 세트를 가로질러 상기 제1의 화소 세트에 인접한 것을 특징으로 하는 촬상 장치.
  2. 제1항에 있어서,
    상기 웰 콘택트 영역은 상기 제1의 트랜지스터 세트와 상기 제2의 트랜지스터 세트 사이에 있는 것을 특징으로 하는 촬상 장치.
  3. 제1항에 있어서,
    상기 제1의 트랜지스터 세트 및 상기 제2의 트랜지스터 세트 각각은 선택 트랜지스터 및 전송 트랜지스터를 포함하고, 상기 전송 트랜지스터는 상기 화소 영역에 배치되는 것을 특징으로 하는 촬상 장치.
  4. 촬상 장치에 있어서,
    기판과,
    평면에서 보아 제1의 영역과 제2의 영역을 갖는 상기 기판상의 반도체 웰 영역과,
    상기 제1의 영역 내에 있으며, 제1의 플로팅 디퓨전 영역을 공유하는 제1의 광전 변환 장치 세트와 제2의 플로팅 디퓨전 영역을 공유하는 제2의 광전 변환 장치 세트를 포함하는 복수의 광전 변환 장치과,
    상기 제2의 영역 내에 있으며, 상기 제1의 광전 변환 장치 세트에 의해 공유되는 제1의 트랜지스터 세트와 상기 제2의 광전 변환 장치 세트에 의해 공유되는 제2의 트랜지스터 세트를 포함하는 복수의 트랜지스터와,
    쉘로우 트렌치 분리(STI) 구조를 포함하는 상기 제2의 영역 내에 있는 소자 분리 영역과,
    상기 제2의 영역 내에 있으며, 상기 반도체 웰 영역에 전압을 인가하는 웰 콘택트부를 포함하고,
    상기 제1의 광전 변환 장치 세트 및 상기 제2의 광전 변환 장치 세트는 제1의 방향을 따라 인접하고,
    상기 제1 및 제2의 영역은 상기 제1의 방향과 상이한 제2의 방향을 따라 인접하고,
    상기 제1의 트랜지스터 세트는 적어도 하나의 제1의 증폭 트랜지스터를 포함하고,
    상기 제2의 트랜지스터 세트는 적어도 하나의 제2의 증폭 트랜지스터를 포함하고,
    상기 웰 콘택트부는, 상기 제2의 영역 내에 있고, 상기 제1의 방향을 따라 상기 제1의 증폭 트랜지스터 및 상기 제2의 증폭 트랜지스터 사이에 있고,
    상기 복수의 광전 변환 장치는, 제3의 플로팅 디퓨전 영역을 공유하는 제3의 광전 변환 장치 세트를 더 포함하고,
    상기 제3의 광전 변환 장치 세트는 상기 제2의 방향을 따라 상기 제1의 트랜지스터 세트를 가로질러 상기 제1의 광전 변환 장치에 인접한 것을 특징으로 하는 촬상 장치.
  5. 제4항에 있어서,
    상기 제1 및 제2의 영역은 각각 상기 반도체 웰 영역상에서 상기 제1의 방향으로 연장되는 형상을 갖는 것을 특징으로 하는 촬상 장치.
  6. 제5항에 있어서,
    상기 제1 및 제2 영역은 각각 상기 제2의 방향에서 인접하는 것을 특징으로 하는 촬상 장치.
  7. 제4항에 있어서,
    상기 제1의 트랜지스터 세트는 상기 제2의 영역 내의 선택 트랜지스터 및, 상기 제2의 영역 내의 전송 트랜지스터를 포함하는 것을 특징으로 하는 촬상 장치.
  8. 제4항에 있어서,
    상기 복수의 트랜지스터는 상기 제2의 영역 내의 복수의 선택 트랜지스터를 포함하는 것을 특징으로 하는 촬상 장치.
  9. 제4항에 있어서,
    상기 제1의 광전 변환 장치 세트는 상기 제2의 방향을 따라 서로 인접한 상기 제1의 영역 내의 2개의 광전 변환 장치를 포함하고, 상기 제2의 방향은 상기 제1의 방향에 수직인 것을 특징으로 하는 촬상 장치.
  10. 제1항에 있어서,
    상기 STI 구조는 상기 트랜지스터 영역의 반도체 웰 영역 내의 홈에 배치된 절연 물질을 갖는 것을 특징으로 하는 촬상 장치.
  11. 제1항에 있어서,
    상기 소자 분리 영역은 상기 제1의 증폭 트랜지스터와 상기 제2의 증폭 트랜지스터 사이에 배치되는 것을 특징으로 하는 촬상 장치.
  12. 제1항에 있어서,
    상기 화소 영역은 불순물 확산 영역을 포함하는 소자 분리 영역을 더 포함하는 것을 특징으로 하는 촬상 장치.
  13. 제1항에 있어서,
    상기 트랜지스터 영역은 상기 제1의 증폭 트랜지스터에 결합된 제1의 선택 트랜지스터와, 상기 제2의 증폭 트랜지스터에 결합된 제2의 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 촬상 장치.
  14. 제13항에 있어서,
    상기 웰 콘택트 영역은 상기 트랜지스터 영역 내에서 상기 수평 방향을 따라 상기 제1의 선택 트랜지스터와 상기 제2의 선택 트랜지스터 사이에 배치되는 것을 특징으로 하는 촬상 장치.
  15. 제1항에 있어서,
    상기 제1의 플로팅 디퓨전 영역에 결합된 제1의 리셋 트랜지스터와, 상기 제2의 플로팅 디퓨전 영역에 결합된 제2의 리셋 트랜지스터를 더 포함하는 것을 특징으로 하는 촬상 장치.
  16. 제1항에 있어서,
    상기 수직 방향을 따라 복수의 트랜지스터 영역과 교호하여 배치된 복수의 화소 영역을 더 포함하는 것을 특징으로 하는 촬상 장치.
  17. 제1항에 있어서,
    상기 화소 영역 및 상기 트랜지스터 영역 각각은 상기 수평 방향을 따라 연장되는 것을 특징으로 하는 촬상 장치.
  18. 제1항에 있어서,
    상기 소자 분리 영역은 평면에서 보아 적어도 상기 웰 콘택트 영역을 둘러싸도록 배열되는 것을 특징으로 하는 촬상 장치.
  19. 제1항에 있어서,
    상기 소자 분리 영역은 평면에서 보아 적어도 상기 제1의 증폭 트랜지스터를 둘러싸도록 배열되는 것을 특징으로 하는 촬상 장치.
  20. 제4항에 있어서,
    상기 STI 구조는 상기 제2의 영역의 반도체 웰 영역 내의 홈에 배치된 절연 물질을 갖는 것을 특징으로 하는 촬상 장치.
  21. 제4항에 있어서,
    상기 소자 분리 영역은 상기 제1의 증폭 트랜지스터와 상기 제2의 증폭 트랜지스터 사이에 배치되는 것을 특징으로 하는 촬상 장치.
  22. 제4항에 있어서,
    상기 제1의 영역은 불순물 확산 영역을 포함하는 소자 분리 영역을 더 포함하는 것을 특징으로 하는 촬상 장치.
  23. 제4항에 있어서,
    상기 제2의 영역은 상기 제1의 증폭 트랜지스터에 결합된 제1의 선택 트랜지스터와, 상기 제2의 증폭 트랜지스터에 결합된 제2의 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 촬상 장치.
  24. 제23항에 있어서,
    상기 웰 콘택트부는 상기 제2의 영역 내에서 상기 제1의 방향을 따라 상기 제1의 선택 트랜지스터와 상기 제2의 선택 트랜지스터 사이에 배치되는 것을 특징으로 하는 촬상 장치.
  25. 제4항에 있어서,
    상기 제1의 플로팅 디퓨전 영역에 결합된 제1의 리셋 트랜지스터와, 상기 제2의 플로팅 디퓨전 영역에 결합된 제2의 리셋 트랜지스터를 더 포함하는 것을 특징으로 하는 촬상 장치.
  26. 제4항에 있어서,
    상기 제2의 방향을 따라 복수의 제2의 영역과 교호하여 배치된 복수의 화소 영역을 더 포함하는 것을 특징으로 하는 촬상 장치.
  27. 제4항에 있어서,
    상기 제1의 영역 및 상기 제2의 영역 각각은 상기 제1의 방향을 따라 연장되는 것을 특징으로 하는 촬상 장치.
  28. 제4항에 있어서,
    상기 소자 분리 영역은 평면에서 보아 적어도 상기 웰 콘택트부를 둘러싸도록 배열되는 것을 특징으로 하는 촬상 장치.
  29. 제4항에 있어서,
    상기 소자 분리 영역은 평면에서 보아 적어도 상기 제1의 증폭 트랜지스터를 둘러싸도록 배열되는 것을 특징으로 하는 촬상 장치.
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