JP5167799B2 - 固体撮像装置およびカメラ - Google Patents
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Description
その埋め込み型フォトダイオードの作製方法としては、p型不純物となるBやBF2をイオン注入し、アニール処理して、フォトダイオードを構成するn型半導体領域と絶縁膜との界面近傍にp型半導体領域を作製することが一般的である。
前面照射型のCMDやBCMD、FWA、VMISなどでは、受光部は、ピックアップトランジスタの横に配置するため、開口率が低下するという不利益がある。
また、既存のフォトゲート構造では、薄膜ゲートを通して受光するため、青感度が低下するという不利益がある。
同様に、前面照射型で、受光フォトダイオード領域と信号検出トランジスタを隣接配置するような場合には、信号検出部の上部に遮光膜を設けるなどの工夫が必要になり、素子製造プロセスが複雑になるなどの不利益がある。
また、この固体撮像素子も前面照射型であることから、上述した前面照射型の青感度の低下や混色色などの問題を有している。
そして、電荷蓄積を検出し、第2導電型ウェルに形成されたトランジスタの閾値変調を行うことで、信号を取り出す。
このように、画素セルは裏面照射型でダブルウェル構造を有し、蓄積電荷とチャネル電流(信号電荷)が同一キャリアである。
また、光の青に対する感度を劣化させず、光によるキャリアのシリコン界面でのトラップ影響を防ぎ、高感度化と画素の微細化を図ることができる。
本実施形態の画素部2の画素セル2Aは、裏面(背面)照射で、ダブルウェル構造、閾値変調(CMD)方式のイメージセンサとして構成されている。
そして、本実施形態の画素部2は、ダブルウェル構造を採用し、蓄積電荷とチャネル電流が同一キャリアであり、また、読み出しトランジスタとリセットトランジスタと選択トランジスタの機能を1トランジスタで共有する1トランジスタアーキテクチャ(構造)を有する。
さらに、画素部2においては、画素配列において、同一行に配列された画素セル2Aが共通の行線H0,H1,・・・に接続され、同一列に配列された画素セル2Aが共通の列線V0,V1,・・・に接続されている。
この列方向制御回路4における画素セル2Aからの信号読み出し処理に関する構成、機能については後で詳述する。
基板100は、裏面から光を入射し得るように、シリコンウェハを薄膜化することにより形成される。基板100の厚さは、固体撮像装置1の種類にもよるが、たとえば可視光用の場合には2〜6μmであり、近赤外光用では6〜10μmとなる。
本実施形態において、基板100は、1画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された複数の画素セルCel(2A)が形成される。
第2ウェル120は、第1ウェル110の受光部における蓄積電荷を検出し、閾値変調機能を有するMOS型のトランジスタ130が形成されている。
また、第2ウェル120における第1ウェル110と重ならない領域(端部側領域)には、p+層からなるウェル(基板)コンタクト領域124〜127が形成されている。
そして、基板100の第2基板面102側におけるソース領域121とドレイン領域122間のチャネル形成領域123上に絶縁膜160を介してトランジスタ130のゲート電極131が形成されている。
また、ソース領域121上の絶縁膜160の一部を開口してソース領域121と接続されるトランジスタ130のソース電極132が形成されている。
同様に、ドレイン領域122上の絶縁膜160の一部を開口してドレイン領域122と接続されるトランジスタ130のドレイン電極133が形成されている。
シングルウェル構造では、変調度・変換効率が高くとも、欠陥に対して弱く、リニアリティ(猫足)の画素バラツキが多発しやすく、発生した場合には補正が困難である。
また、読み出し中にピニング(Pinning)が外れるために、カラムデジタルCDSと相性が悪い。アナログCDSにした場合は、容量の面積肥大で微細化に障害となる。
裏面照射と組み合わせてもリセットトランジスタが必要で2トランジスタ構成になることで微細化に不利である。
また、本実施形態においては、信号キャリアをトランジスタ130のドレインに排出させるような構造を採用しており、これにより1トランジスタ読み出し(ピックアップ)トランジスタとリセットトランジスタと選択トランジスタを共有する、完全な1トランジスタで、ラテラルリセット構造が実現されている。
また、隣接画素と、ドレイン共有やソース共有やゲート共有が可能であり、レイアウト効率を飛躍的に高め、画素微細化が可能となる。
また、トランジスタのドレインによるラテラルリセットを採用していることから、ドレインを横配線とすることと、共有画素単位で別配線にすることで、カラム共有が可能となりカラム回路のシュリンクができる。
また、トランジスタのゲート上に空きスペースができることで、ここに配線のメタルなどを利用したリフレクタ構造を設けることが可能となる。その結果、シリコン(Si)基板を透過した光を反射させて再度Si中で光電変換させ、たとえば近赤外感度をあげることができる。
また、既存構造では、受光期間中にゲートをオフし、シリコン(Si)基板表面をピニングさせることで、界面で発生する暗電流をホール(Hole)と再結合させていたので、完全に再結合しない成分が暗電流ムラや白点欠陥となり問題となっていた。
これに対して、本構造では、ダブルウェルであるがゆえに、Si表面で発生する暗電流電子を、チャネルからドレインに排出させることができ、界面で発生する暗電流や白点を完全にシャットアウトできる利点がある。
その結果、カラム読み出し時にゲートをオンしても、暗電流や白点が問題にならないために、信号の非破壊読み出しが可能となる。
そして、電子のみがn型の第1ウェル110に蓄領され、MOSトランジスタとしてのトランジスタ130のソース・ドレイン間のゲート領域半導体表面近傍に形成される電位井戸内に蓄積され、トランジスタ130を通じて、蓄積電荷の信号が増幅されて検出され、蓄積電荷が適宜排出され、混色や飽和電荷量の制御が行われる。
これに対し、前面照射型の場合、通常、半導体基板の厚みは素子が割れにくい厚み(〜数百μm)に保つ必要があり、そのため、素子の基板を通してソース・ドレイン間のリーク電流が無視できず、問題になる場合がある。
これに対して、本実施形態においては、素子の厚みを十分薄くしているため、基板を通してのリーク電流を減らすことができ、この問題も回避している。
以下に、本実施形態に係る固体撮像装置1についてさらに詳細に考察する。
図4の前面照射型BMCD10は、基板前面側に絶縁膜11、透明電極12、遮光電極13等が形成されている。また、14はラテラルドレイン、15はゲート絶縁膜、16はシリコン基板を示している。
しかし、シリコン酸化膜(絶縁膜)を通過する光がトランジスタ特性に影響を及ぼす可能性についての議論は少ない。本実施形態では、この点について触れ、定性的ではあるがそのメカニズムをある程度明らかにする。
シリコン熱酸化膜の場合、バンドギャップは約8.0eVであり、透明電極としてITOを使用する場合は、仕事関数は約4.3〜4.7eVであるため、熱酸化膜のエネルギーギャップの真ん中より少し下に透明電極のフェルミレベルが位置することになる。
このとき、シリコン基板に対して透明ゲート電極に比較的大きな負の電圧を印加していると、光電効果により金属表面(透明電極)より飛び出した電子が、酸化膜中に励起してトラップに捕獲される。
トラップに捕獲された電子は電界により再放出され、ホッピング伝導によりシリコン単結晶の伝導帯に流れ込み、ゲート電極とシリコン間を弱い導通状態にし、トランジスタ特性や信号量にバラツキを生じさせる。
本実施形態の裏面照射では、エネルギーの大きな波長の短い光は、トランジスタ領域に到達するまでに殆どシリコン基板内でフォトキャリア生成にそのエネルギーを費やしてしまうので、前面照射のような欠点がないことが、大きな特徴になっている。
トランジスタ130のゲート電圧VGを1.0V、ドレイン電圧VDを1.8Vにすると、ソース電圧VSは1.6V〜1.4V程度であり、蓄積電荷(電子)は減少し、ソースからドレインに流れるチャネル電子電流がその分変調され、減少する。この電流変化分を測定すれば、蓄積電子の電荷変化量が分かる。
トランジスタ130のゲート電圧VGを0V、ドレイン電圧VDを1.8Vにすると、ソース電圧VSは1.2Vあるいはそれ以下であり、トランジスタ130のソース・ドレイン間のゲート領域における半導体表面近傍に形成される電位井戸内に電子が蓄積される。
トランジスタ130のゲート電圧VGを0V〜−1.0V、ドレイン電圧VDを1.8Vにすると、ソース電圧VSはハイインピーダンスHi−ZまたはLDであり、蓄積された電子がオーバーフロー(OF)する状態となる。すなわち、画素セルCelを飽和させる。このとき信号を保持する。
トランジスタ130のゲート電圧VGを0〜−1.0V、ドレイン電圧VDを3.0V以上、たとえば3.7Vにすると、ソース電圧VSはハイインピーダンスHi−ZまたはLDであり、蓄積井戸内に存在する電子を、ドレイン電極を通して外部に排出させる。
そして、本実施形態においては、γ特性を高ダイナミックレンジ(DR)に活用している。
ここで、この画素セルのγ特性について説明する。
しかし、シングルウェル構造がリニアリティ(猫足)が非線形性で小信号時に信号が欠落することに対して、小信号時にゲインアップするγ特性の場合は、逆γ補正が可能なうえ低照度時のゲインが−となるので、信号と同時にノイズも圧縮されるために低ノイズ化が可能となる。
このガンマポケット180において、信号キャリアと信号電流が1点集中し、小信号変調度が向上する。
また、後段の信号処理を行うDSPで逆ガンマ補正し、全ノイズ圧縮を実現することが可能である。
また、図7に示すように、画素セルCelは大信号時に容量が増大する構造を有し、γ特性による高ダイナミックレンジ(DR)としている。
以下、画素部2の画素セルの配列、リフレクタを有する構成等について説明する。
そして、p型素子分離層(導電層)140Aが第1ウェル110および第2ウェル120の側壁に形成され、このp型素子分離層140A内にトランジスタ130を形成するn+層からなるソース領域141、ドレイン領域142が形成され、ウェルコンタクト領域143がソース領域141側またはドレイン領域142側に形成される。この例では、ソース領域側に形成されている。
そして、p型素子分離層140Aに対向する位置にゲートコンタクト電極190が形成されている。
さらに、素子分離層140Aを除く画素セルCelのゲート電極131の前面側(光が照射されない側)にリフレクタ200が形成されている。
すなわち、1トランジスタで構成できることは、ドレイン、ソース、ゲート、ウェルのコンタクトが素子分離上の四方に配置され、ゲートが画素全体を占める構造となり、トランジスタのランダムノイズが飛躍的に低減する。
図9のレイアウト例においては、ドレインコンタクトDCNTおよびソースコンタクトSCNTは、図中に示すX、Y方向(縦方向、行方向)のうち、Y方向に隣接する画素セル同士で共有され、ゲートコンタクトGCNTおよびウェルコンタクトWCNTはX方向(横方向、列方向)に隣接する画素セルで共有される。
図11の例は、図9の配置を45度回転させて配列した構造になっている。
また、ドレイン側かソース側かは、耐圧やレイアウトによって決めればよい。
ソース側に基板コンタクトを取ると電位差が縮まるために微細化がしやすくなる利点がある。
これにより、ソース側のチャネルが広がることで、ソース側が深くなり、信号が溜まる部分と変調がかかりやすい部分が一致し高変調特性が得られる。
この場合、図示しない混色防止用遮光膜と配線を兼用することが可能である。
このように構成を採用することにより、リフレクタ200の配線が対称形になり、耐圧の面で有利である。
このリフレクタ200によりシリコン基板100を透過した光を反射させて再度シリコン基板100の第1ウェル110中で光電変換させ、たとえば近赤外感度をあげることができる。
この場合、図16(A)に示すように、基板は比較的厚く(6μm〜10μm程度)、リフレクタ200による近赤外光の反射利用により、たとえば暗時監視カメラへの応用が可能となる。
通常可視光にはシリコン基板は2μm〜3μmの厚さが必要で、光入射角は25度程度まで受光しなくてはならず、アスペクトで1:2程度が限界であったために1μm〜1.5μm程度が画素サイズの限界と言われていた。
しかし、本実施形態のように、リフレクタ200を用いれば半分のシリコン基板厚1μm〜1.5μmで済むことから、画素サイズもサブミクロン画素が可能となる。
そして、本実施形態においては、リフレクタ200がメタル系の配線(Al等)とされる。この構成例については後で述べる。
なお、具体的な説明は行わないが、リフレクタが非導電性の絶縁膜等で構成されることもある。
また、図18は図17のレイアウトを採用してカラム回路を共有する信号処理系と画素部を簡略化した等価回路を示す図である。
なお、以下では、選択されたトランジスタのゲートには信号Selが供給されるものとする。
図17(A)の例では、選択して図示した16個のセルCelがマトリクス状に配列されている。
基本的にベイヤー配列が採用されており、1行1列目にG(緑、Gr)の画素セルCel11が配置され、1行2列面にB(青)の画素セルCel12が配列、2行1列目にR(赤)の画素セルCel21が配列され、2行2列目にG(Gb)の画素セルCel22が配列されている。
同様に、1行3列目にG(Gr)の画素セルCel13が配置され、1行4列面にBの画素セルCel14が配列、2行3列目にRの画素セルCel23が配列され、2行2列目にG(Gb)の画素セルCel24が配列されている。
3行1列目にGの画素セルCel31が配置され、3行2列面にBの画素セルCel32が配列、4行1列目にRの画素セルCel41が配列され、4行2列目にG(Gb)の画素セルCel42が配列されている。
同様に、3行3列目にG(Gr)の画素セルCel33が配置され、3行4列面にBの画素セルCel34が配列、4行3列目にRの画素セルCel43が配列され、4行4列目にG(Gb)の画素セルCel44が配列されている。
図17の例では、画素セルCel11とCel21がドレインコンタクトDCNTを共有し、画素セルCel31とCel41がドレインコンタクトDCNTを共有している。
同様に、画素セルCel12とCel22がドレインコンタクトDCNTを共有し、画素セルCel32とCel42がドレインコンタクトDCNTを共有している。
画素セルCel13とCel23がドレインコンタクトDCNTを共有し、画素セルCel33とCel43がドレインコンタクトDCNTを共有している。
画素セルCel14とCel24がドレインコンタクトDCNTを共有し、画素セルCel34とCel44がドレインコンタクトDCNTを共有している。
同様に、ドレインコンタクトDCNTを共有する3行目の画素セルCel31〜Cel34および4行目の画素セルCel41〜Cel44によりグループGRP2が形成されている。
そして、隣接するグループ間の各列において隣接する画素セル同士でソースコンタクトSCNTを共有している。
図17の例では、グループGRP1の画素セルCel21とグループGRP2の画素セルCel31がソースコンタクトSCNTを共有している。
グループGRP1の画素セルCel22とグループGRP2の画素セルCel32がソースコンタクトSCNTを共有している。
グループGRP1の画素セルCel23とグループGRP2の画素セルCel33がソースコンタクトSCNTを共有している。
グループGRP1の画素セルCel24とグループGRP2の画素セルCel34がソースコンタクトSCNTを共有している。
グランドラインLGNDおよび信号ラインLSGNはY方向(行方向)に列ごとの配線されている。
また、ゲートラインLGTとドレインラインLDRNはX方向(列方向)に行ごとに配線されている。
たとえばグランドラインLGNDは最下層の第1メタル配線(1MT)により形成される。
信号ラインLSGNは2番目に下層の第2メタル配線(2MT)により形成される。
ゲートラインLGT、およびドレインラインLDRNは両者間に絶縁膜を介して絶縁性を保持して最上層の第3メタル配線(3MT)により形成される
そして、本実施形態においては、第3メタル配線により形成されるドレインラインLDRNはIRドロップ対策の低抵抗化のために、たとえばAl配線Lalにより裏打ちされている。
そして、奇数列と偶数列でその向きがさらに逆となるように形成されている。
1列目の画素セルCel21にゲートコンタクトGCNTはX方向の図中右側に形成され、ウェルコンタクトWCNTはX方向の図中左側に形成されている。
そして、画素セルCel11のトランジスタ130のゲートがゲートコンタクトGCNTを介してゲートラインLGT1に接続され、ウェルコンタクトWCNTが2列目に配線されたグランドラインLGND2に接続されている。
画素セルCel21のトランジスタ130のゲートがゲートコンタクトGCNTを介してゲートラインLGT1に接続され、ウェルコンタクトWCNTが1列目に配線されたグランドラインLGND1に接続されている。
2列目の画素セルCel22にゲートコンタクトGCNTはX方向の図中左側に形成され、ウェルコンタクトWCNTはX方向の図中右側に形成されている。
そして、画素セルCel12のトランジスタ130のゲートがゲートコンタクトGCNTを介してゲートラインLGT1に接続され、ウェルコンタクトWCNTが2列目に配線されたグランドラインLGND2に接続されている。
画素セルCel22のトランジスタ130のゲートがゲートコンタクトGCNTを介してゲートラインLGT1に接続され、ウェルコンタクトWCNTが3列目に配線されたグランドラインLGND3に接続されている。
1列目の画素セルCel23にゲートコンタクトGCNTはX方向の図中右側に形成され、ウェルコンタクトWCNTはX方向の図中左側に形成されている。
そして、画素セルCel13のトランジスタ130のゲートがゲートコンタクトGCNTを介してゲートラインLGT1に接続され、ウェルコンタクトWCNTが4列目に配線されたグランドラインLGND4に接続されている。
画素セルCel23のトランジスタ130のゲートがゲートコンタクトGCNTを介してゲートラインLGT1に接続され、ウェルコンタクトWCNTが3列目に配線されたグランドラインLGND3に接続されている。
2列目の画素セルCel24にゲートコンタクトGCNTはX方向の図中左側に形成され、ウェルコンタクトWCNTはX方向の図中右側に形成されている。
そして、画素セルCel14のトランジスタ130のゲートがゲートコンタクトGCNTを介してゲートラインLGT1に接続され、ウェルコンタクトWCNTが4列目に配線されたグランドラインLGND4に接続されている。
画素セルCel24のトランジスタ130のゲートがゲートコンタクトGCNTを介してゲートラインLGT1に接続され、ウェルコンタクトWCNTが5列目に配線されたグランドラインLGND5(図示せず)に接続されている。
そして、2列単位で奇数グループセレクトスイッチ(トップスイッチ)OGSW1と偶数グループセレクトスイッチ(ボトムスイッチ)EGSW1、トップスイッチOGSW2とボトムスイッチEGSW2が設けられている。
トップスイッチOGSW1の2つの切り替え端子に信号ラインLSGN1−T、LSGN2−Tが接続され、ボトムスイッチEGSW1の2つの切り替え端子に信号ラインLSGN1−B、LSGN2−Bが接続されている。信号ラインLSGN1−T、LSGN2−Tは奇数グループGRP1,GRP3、・・・のソースコンタクトSCNTに接続され、信号ラインLSGN1−B、LSGN2−Bは偶数グループGRP2,GRP4、・・・のソースコンタクトSCNTに接続される。
同様に、トップスイッチOGSW2の2つの切り替え端子に信号ラインLSGN3−T、LSGN4−Tが接続され、ボトムスイッチEGSW2の2つの切り替え端子に信号ラインLSGN3−B、LSGN3−Bが接続されている。信号ラインLSGN3−T、LSGN4−Tは奇数グループGRP1,GRP3、・・・のソースコンタクトSCNTに接続され、信号ラインLSGN3−B、LSGN4−Bは偶数グループGRP2,GRP4、・・・のソースコンタクトSCNTに接続される。
コンパレータ401は、反転入力(−)がキャパシタC401に接続され、非反転入力(+)には参照電位が与えられる。
コンパレータ401の反転入力(−)と出力との間にはリセット用スイッチ402が接続されている。スイッチ402は、たとえばMOSトランジスタにより形成される。
コンパレータ411は、反転入力(−)がキャパシタC411に接続され、非反転入力(+)には参照電位が与えられる。
コンパレータ411の反転入力(−)と出力との間にはリセット用スイッチ412が接続されている。スイッチ412は、たとえばMOSトランジスタにより形成される。
なお、図19(A)、(B)においては、信号出力順にするために、レイアウト図とは上下反転させてある。
また、この例は、V行H列としてその各行、各列に番号を付し、出力信号は画素セルのRGBの別と行列配列に沿った番号を付している。たとえば1行1列目の信号はR11、1行2列目はG12となっている
たとえばボトム側で最初に画素セルG12、G14、・・・の信号を読み出し、トップ側で画素セルB22、B24を読み出し、ボトム側で2番目に画素セルR11、R13、・・・の信号を読み出し、トップ側で画素セルG21、G23を読み出す。
このように、同色ごとに信号読み出しを行うことが可能で、任意の同色加算が可能となる。
水平リセットドレインの分離(たとえば奇数列と偶数列)により、水平2以上のカラム共有が可能となる(1/n減速)。
また、カラムシュリンクが可能である。
さらにまた、色コーディング同期で、同一列信号内でデジタル加算による任意の同色加算が可能となる。
また、ドレインラインLDRNの横配線は低抵抗化のためAlにより裏打ちされていることから、ドレインラインに伝搬される信号電圧の低下を防止することができる。
また、図21は、図20のレイアウトを採用してカラム回路を共有する信号処理系と画素部を簡略化した等価回路を示す図である。
また、図23は、図22のレイアウトを採用してカラム回路を共有する信号処理系と画素部を簡略化した等価回路を示す図である。
また、この例は、V行H列としてその各行、各列に番号を付し、出力信号は画素セルのRGBの別と行列配列に沿った番号を付している。
たとえばボトム側で最初に画素セルR11、R13、・・・の信号を読み出し、トップ側で画素セルG22、G24を読み出し、ボトム側で2番目に画素セルB11、B13、・・・の信号を読み出し、トップ側で画素セルG23、G25を読み出す。
このように、同色ごとに信号読み出しを行うことが可能で、任意の同色加算が可能となる。
また、この例は、V行H列としてその各行、各列に番号を付し、出力信号は画素セルのRGBの別と行列配列に沿った番号を付している。
たとえばボトム側で最初に画素セルR11、R13、R15、・・・の信号を読み出し、トップ側で画素セルG21、G23、G25を読み出し、ボトム側で2番目に画素セルG22、G24、G26・・・の信号を読み出し、トップ側で画素セルB12、B14、B16を読み出す。
このように、同色ごとに信号読み出しを行うことが可能で、任意の同色加算が可能となる。
ここで、上述した図17(A),(B)の正方配列を採用した場合のリフレクタの形成例について述べる。
したがって、図26(B)に示すように、基本的にゲート領域全体に重ねるようにリフレクタ200を形成することが可能である。
以下、第1例〜第3例について説明する。
図28は、リフレクタと配線共有レイアウトの第2例を示す図である。
図29は、リフレクタと配線共有レイアウトの第3例を示す図である。
この場合、ゲートラインLGTの第1メタル配線を、リフレクタ200として用いる。
リフレクタ200はゲート領域に対応して選択的に形成される。
この場合、グランドラインLGNDの第1メタル配線を、リフレクタ200として用いる。
この場合、ゲートラインLGTの第1メタル配線を、リフレクタ200として用いるが、ストライプ状にしてリフレクタ200が形成される。
以下では、カラム回路側を含めた信号処理系の特徴的な構成、機能について説明する。
これにより、カラム回路400(410)のコンパレータ401(411)の基準レベルを、前ラインのリセットレベルを利用し大光量耐性を向上させる。
続くリセット動作では、トランジスタ130のゲート電圧VGを0〜−1.0V、ドレイン電圧VDを3.0V以上、たとえば3.7Vにすると、ソース電圧VSはハイインピーダンスHi−ZまたはLDであり、蓄積井戸内に存在する電子を、ドレイン電極を通して外部に排出させる。
たとえばD相をアナログ、P相をデジタルのサンプリングの組み合わせで、小サイズで大光量耐性を向上させることが可能となる。
トランジスタ423のドレインが電源電位に接続され、ソースが電流源I423に接続され、その接続点がトランジスタ421の基板およびキャパシタC401に接続されている。また、スイッチSW421にはキャパシタC421が接続されている。
逆γ補正回路420でγ特性を落として、すなわちγ特性の非線形性を線形としてアナログ/デジタル変換を行う。
一般的なカラムデジタルCDS/ADCは1H(水平)期間を使ってゆっくりCDS/ADCするもので、FDにメモリした信号を想定している。
しかし閾値変調方式では、CDS/ADC中にも受光による信号変化がおきるために、大光量で高速電子シャッタを用いたときには、信号誤差および黒浮きが発生するおそれがある。
一般的には、高速アナログCDSでこれを回避していたが、本方式においては、シャッタ速度と信号量を加味して黒レベルを補正したりすることも考えられるが、実用的な範囲の電子シャッタ速度では特に問題とはならないと考えられる。
サンプリング時間がかかる信号側の漏れこみを回避するには、上述したように、信号側だけアナログサンプリングにするなどで、1個の容量追加で大きな改善効果が得られる。
また、カラムデジタルCDSのリセットには、前ラインのリセットレベルを利用するプリラインリセット方式で対処できる。
1出力信号とする方法は、固体撮像素子内でも、素子外の信号処理ICでも構わない。素子外の信号処理ICで行う場合は、たとえば欠陥画素の補正ができるなどの利点がある。
また、本実施形態においては、たとえば図36(B)の簡略断面図に示すように、カラーフィルタコーディングがアレイ状に配列した複数画素内で同色でなく、たとえば原色のB(Blue)+R(Red)とすれば、補色のマゼンタ(Magenta)となるので、カムコーダーなどで使われていた補色信号処理が利用できるようになり、色再現は原色と同じ性能でかつカラーフィルタ材料の共有化による量産性の向上が達成できる。
また、この非破壊読み出しにより、静止画低速露光、動画の非同期・同期での同時動作を可能とする、AE/AF兼用が可能、高速部分スキャン(SCAN)で、全エリアランダムにリアルタイムAE/AFを可能とする等、種々の態様が可能となる。
図39において、縦方向が信号レベルを、横方向が露光時間を示している。
リセットし、ブラックスキャン(Black SCAN)を行う。ここでは閾値Vthバラツキ画像が取り込まれる。
時刻t1で第1の中間スキャン(SCAN#1)を行う。ここでは、高輝度画像が取り込まれVth差分が得られる。
時刻t2で第2の中間スキャン(SCAN#2)を行う。ここでは、中輝度画像が取り込まれVth差分が得られる
時刻t3でファイナルスキャン(Final SCAN)を行ってリセットを行う。ここでは、低輝度画像が取り込まれる(CDS)。
(各画像に時間比を掛けて、レベル別に合成し高DR画像とする)
図40において、縦方向が信号レベルを、横方向が露光時間を示している。
リセットし、ブラックスキャン(Black SCAN)を行う。ここでは閾値Vthバラツキ画像が取り込まれる。
第1の中間スキャン(SCAN#1)を行う。ここでは、#1画像取り込みと#0Vth差分が得られ、たとえばモニタリング表示される。
第2の中間スキャン(SCAN#2)を行う。ここでは、#2画像取り込みと#1Vth差分が得られ、たとえばモニタリング表示される。
ファイナルスキャン(Final SCAN)を行う。ここでは、#n画像取り込みと#nVth差分が得られ、たとえばモニタリング表示される。
取り込みスキャンを行ってリセットを行う。ここでは、最終画像取り込みCDSとメモリへの記録が行われる。
非同期の場合は、ステップST15(静止画)を1/30s換算して表示する。
ドレイン、ソース、ゲート、ウェルのコンタクトが共有できることでレイアウト効率が高く、微細画素が実現できる。
ゲート面積が大きいことから、トランジスタノイズが非常に少ない。
また、画素全体が蓄積領域となるために、飽和信号量が大きく高ダイナミックレンジ(DR)を実現できる。
また、界面から発生する暗電流がドレインに排出されるために、界面の暗電流画像欠陥が発生しない。
さらに、ゲートON/OFFに関わらず暗電流悪化がない非破壊読み出しが可能となる。
また、受光部上が全面ゲートとなり、リフレクタ搭載で近赤外高感度や超微細画素実現ができる。
また、逆γ補正機能により低ノイズ化できる。
信号処理回路540で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路540で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
たとえば、本実施形態で挙げた数値や材料は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
Claims (20)
- 光が照射される第1基板面側と素子が形成される第2基板面側とを有する基板に形成され、1画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された画素セルを有し、
上記画素セルは、
上記第1基板面側に形成された第1導電型ウェルと、
上記第2基板面側に形成された第2導電型ウェルと、を有し、
上記第1導電型ウェルは、
上記第1基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を有し、
上記第2導電型ウェルは、
上記第1導電型ウェルにおける蓄積電荷を検出し、閾値変調機能を有するトランジスタが形成されている
固体撮像装置。 - 蓄積電荷と信号電荷が同一キャリアである
請求項1記載の固体撮像装置。 - 上記トランジスタは、読み出しトランジスタとしての機能と、リセットトランジスタとしての機能と、選択トランジスタとしての機能を含む
請求項1記載の固体撮像装置。 - 上記画素セルは、
低照度時に変調度が高くなるようなガンマ特性を含む
請求項1記載の固体撮像装置。 - 上記画素セルは、
大信号時に容量が増大する構造を有し、ガンマ特性による高ダイナミックレンジとする機能を有する
請求項4記載の固体撮像装置。 - 上記第1導電型ウェルおよび上記第2導電型ウェルのうち少なくとも上記第1導電型ウェルの側部に第2導電型分離層が形成されている
請求項1記載の固体撮像装置。 - 上記第2導電型ウェルまたは第2導電型分離層には、
第1導電型ソース領域および第1導電型ドレイン領域が形成され、
上記基板の上記第2基板面側における上記ソース領域と上記ドレイン間の上記第2導電型ウェル中のチャネル形成領域上にゲート電極が形成されている
請求項6記載の固体撮像装置。 - 複数の上記画素セルがアレイ状に配列され、
隣接画素セルと上記ドレインまたはソースまたはウェルまたはゲートのコンタクトを、一部または複数共有する
請求項7記載の固体撮像装置。 - 複数の上記画素セルがアレイ状に配列され、
上記画素セルのゲート電極が上記画素配列の一方向にストライプ状に複数画素セルで共通に形成され、上記ソース領域側または上記ドレイン領域側にウェルコンタクトが形成されている
請求項7記載の固体撮像装置。 - 上記第2導電型分離層にウェルコンタクト領域が形成されている
請求項9記載の固体撮像装置。 - 上記ウェルコンタクト領域は、上記第1基板面側の上記第2導電型分離層に形成されている
請求項10記載の固体撮像装置。 - ウェルコンタクトをドレイン側とする場合は、ドレイン幅を縮めたピンチ形状としてある
請求項9記載の固体撮像装置。 - アレイ状の画素セルの配列において、列の中でドレインコンタクトを2つ以上のグループに分け、信号読み出し処理系のカラム回路を共有している
請求項1記載の固体撮像装置。 - 上記第2基板面側のトランジスタのゲート電極またはそのさらに前面部に上記基板を透過した光を反射して当該基板の第2導電型ウェル、および第1導電型ウェルに入射させるリフレクタを有する
請求項3記載の固体撮像装置。 - 上記リフレクタが、所定の配線層と兼用されている
請求項14記載の固体撮像装置。 - 画素リセット直前に上記トランジスタのドレインから画素に電荷を注入してからリセット動作させる
請求項3記載の固体撮像装置。 - 上記画素セルの上記トランジスタと同構造のバックゲート端子を持ったトランジスタを用いて逆ガンマ補正を行う逆γ補正回路を有する
請求項4記載の固体撮像装置。 - 上記画素セルから信号を読み出すための信号処理系を有し、
上記信号処理系は、
コンパレータを含み、当該コンパレータの基準レベルとして、前ラインのリセットレベルを利用する
請求項16記載の固体撮像装置。 - 画素からの信号読み出し時に、画素リセットをしないで光電変換を続ける非破壊読み出しを行う信号処理系を有する
請求項1記載の固体撮像装置。 - 基板の第1基板面側から光を受光する固体撮像装置と、
上記固体撮像装置の上記第1基板面側に入射光を導く光学系と、
上記固体撮像装置の出力信号を処理する信号処理回路と
を有し、
上記固体撮像装置は、
光が照射される第1基板面側と素子が形成される第2基板面側とを有する基板に形成され、1画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された画素セルを有し、
上記画素セルは、
上記第1基板面側に形成された第1導電型ウェルと、
上記第2基板面側に形成された第2導電型ウェルと、を有し、
上記第1導電型ウェルは、
上記第1基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を有し、
上記第2導電型ウェルは、
上記第1導電型ウェルにおける蓄積電荷を検出し、閾値変調機能を有するトランジスタが形成されている
カメラ。
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