JP4940540B2 - 半導体装置 - Google Patents

Description

本発明は、複数の単位構成要素が配列されてなる物理量分布検知の半導体装置に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置を用いる場合に好適な、信号を読み出して所定目的用の情報を取得する技術に関する。

たとえば光や放射線などの外部から入力される電磁波あるいは圧力（接触など）などの物理量変化に対して感応性をする検知部を有する単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

一例として映像機器の分野では、物理量の一例である光（電磁波の一例）の変化を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ；金属酸化膜半導体）やＣＭＯＳ（Complementary Metal-oxide Semiconductor； 相補金属酸化膜半導体）型の撮像素子（撮像デバイス）を用いた固体撮像装置が使われている。

また、コンピュータ機器の分野では、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置などが使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。

また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。

たとえば、特許文献１には、ＣＭＯＳ型固体撮像装置としてのセンサチップ上に、同じＣＭＯＳ回路製造プロセスを用いて、論理回路やアナログ回路あるいはアナログデジタル変換回路などを形成し、撮像部から読み出した画素信号に対して加える種々の信号処理を、撮像部と同一のセンサチップ上で行なう仕組みのものが提案されている。

特開２００４−１１２８４５号公報

ところで、増幅型固体撮像装置において画素信号を撮像部から読み出すため、複数の単位画素が配列されている撮像部に対してアドレス制御をし、個々の単位画素からの信号を決められたアドレスの順または任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子やホール）を前記能動素子で増幅し、画像情報として読み出す。

ここで、画素から信号を取り出す回路構成としては様々なものがあるが、典型例としては、フォトダイオードなどの光電変換素子に蓄積された電荷量に応じた電気信号を画素内において電圧値に変換して取り出す。

その構成例としては、寄生容量を持った拡散層を主要部に持つフローティングディフュージョン（ＦＤ；Floating Diffusion）を電荷蓄積部として利用し、単位画素における増幅用トランジスタと負荷ＭＯＳトランジスタとでソースフォロアを構成するＦＤＡ（Floating Diffusion Amp）構成が知られている（非特許文献１参照）。

米本和也著、"ＣＣＤ／ＣＭＯＳイメージセンサの基礎と応用"の第６章、ＣＱ出版社、2003年8月10日、初版

この場合、フローティングディフュージョンの電位（ＦＤ電位）の変化をソースフォロアの出力に当たる出力信号線（たとえば垂直信号線）を介して読み出す。画素からの出力は、この電圧値で得られ、後段のアンプやＡＤ（Analog-Digital）変換器などで処理される。

しかしながら、出力信号線（たとえば垂直信号線）を介して取り出された信号は、フローティングディフュージョンの変換効率や増幅用トランジスタの感度などの信号変換能能力の違いの影響を受ける。また、光学的シェーディングの影響も受ける。以下、これらの影響による問題について説明する。

＜ＦＤ電位に対する垂直信号線の電位の関係＞
図１７は、ＦＤ電位に対する垂直信号線における電位の関係を説明する図である。フローティングディフュージョンの電位が十分高く、出力電位も高い場合には、負荷ＭＯＳトランジスタが飽和領域で動作しているため、一定電流を供給し、ＦＤ電位の変化に対し、垂直信号線の電位は線形的に変化する。

しかしながら、低電源電圧化のためフローティングディフュージョンの電位が下がるようになると、垂直信号線の電位も低下し、負荷ＭＯＳトランジスタが線形領域で動作するようになると、供給電流が一定でなくなるため、ＦＤ電位に対し、垂直信号線の変化が線形的ではなくなる。

このような線形性のない領域を使用すると、光量に対する出力電圧の変化が一定でないため、画像の階調が正確に出力されないという問題が生じる。電源電圧を上げれば問題が解消されるが、低電源電圧化の要求には応えられなくなる。

＜画素のＦＤ近傍の断面構造例＞
図１８は、画素におけるフローティングディフュージョン近傍の断面構造例を示す図である。ここでは、リセットトランジスタ３６、フローティングディフュージョン３８、および増幅用トランジスタ４２部分の断面を示している。

フローティングディフュージョン３８は、リセットトランジスタ３６のドレインをなす拡散層５３２ｂを主要部に持ち、第１層としての層間膜５４０上（層間膜５４２内）の金属配線である配線金属膜５６０ｂおよび接続孔５５０ｂ，５５０ｃを介して、増幅用トランジスタ４２のゲート配線５３０に接続されている。

ここで、図から分かるように、フローティングディフュージョン３８の容量成分は拡散容量や、ゲートとのオーバーラップ容量、あるいは配線容量などから決定される。近年、画素の縮小化により、フローティングディフュージョン３８の容量が小さくなる。

また、フローティングディフュージョン３８の変換効率（［Ｖ／ｅ−］＝Ｖ／Ｑ）は、Ｑ＝ＣＶの関係式から、ＦＤ容量Ｃに反比例する。つまり、フローティングディフュージョン３８の容量が小さいほど変換効率は大きくなり、同じ信号電荷量Ｑに対してより大きな信号電圧が得られる。その結果として、ソースフォロアの非線形領域を使用してしまうようになる。つまり、フローティングディフュージョンの変換効率（［Ｖ／ｅ−］＝Ｖ／Ｑ）が大きすぎると、画素からの信号を読み出した際に、ソースフォロアの線形性のない領域を使用してしまう虞れがある。

同様に、増幅素子の感度もソースフォロアの線形性に影響を与え、感度によっては、線形性のない領域を使用してしまう虞れがある。

＜シェーディング現象＞
図１９は、シェーディング現象を説明する図である。通常、撮像素子は、レンズにより集光した光を受光部に受ける。画素アレイの面積が大きくなったり、光学系から撮像面までの距離が小さくなったりすると、図１９のように、画素アレイの周辺部に向かうほど画面が暗くなる現象、すなわちシェーディングが見られる。これは、アレイ周辺部の方が光の入射角が急になり、配線層やゲートで光が弾かれ、光電変換素子に入らない光が増えるためで、光学シェーディングといわれ、たとえば、一様に白いものを撮像しても、周辺部が暗く見えるなど、重大な問題点である。

本発明は、上記事情に鑑みてなされたものであり、単位構成要素の信号変換特性を線形領域に設定可能な仕組みを提案することを第１の目的とする。特に、光電変換素子などの検知部で検知された物理量変化を表わす信号のレベルを、後段に接続される回路の動作レンジに合わせることが可能な仕組みを提供することを目的とする。

また、本発明は、単位構成要素の信号変換能力を場所ごとに設定可能な仕組みを提案することを第２の目的とする。特に、単位構成要素の信号変換能力を場所ごとに調整することで、光学的シェーディングを抑制する仕組みを提供することを目的とする。

本発明に係る第１の半導体装置は、入射された物理量の変化に応じた変化情報を検知する検知部と、検知部で検知した変化情報に基づいて単位信号を生成する単位信号生成部とを単位構成要素内に含み、単位構成要素が所定の順に配された物理量分布検知のための半導体装置であって、単位信号生成部には、単位構成要素の信号変換特性を線形領域に設定するための所定の操作が加えられていることを特徴とする。

要するに、通常のデバイス設計では行なわないような操作が単位構成要素を構成する各種部材に対して加えられていることで、単位構成要素の信号変換特性が線形領域に設定されているということである。

また従属項に記載された発明は、本発明に係る第１の半導体装置のさらなる有利な具体例を規定する。

たとえば、所定の操作を実施する対象を単位信号生成部として、単位構成要素の信号変換特性を線形領域に設定するための調整電極部材を所定の操作として設けてもよい。

また、単位信号生成部が、検知部で検知された物理量変化を表わす変化情報としての信号電荷を蓄積する電荷蓄積部を有して構成されている場合、単位構成要素を構成する各種部材に対する所定の操作として、たとえば、電荷蓄積部の容量を調整することで、単位構成要素の信号変換特性を線形領域に設定することが実現できる。

こうすることで、電荷蓄積部の変換効率を変え、結果として、たとえば単位信号生成部内の増幅トランジスタと単位信号生成部外の負荷トランジスタとによって構成されるソースフォロワのゲインを変え、これによって、単位構成要素の信号変換特性を線形領域に設定することができる。

ここで、電荷蓄積部の容量を調整するには、拡散容量やゲートとのオーバーラップ容量あるいは配線容量などの電荷蓄積部の容量形成に寄与する種々の部材に対して所定の操作を加えることで実現できる。

たとえば、電荷蓄積部への不純物拡散の濃度を異なるようにすることで実現できる。あるいは、容量を調整するための配線を接続してもよい。後者の場合、その配線は、他のノードとの接続役割において無効状態にする、すなわち接続に実質的に寄与しない容量調整電極部材のみで構成してもよい。あるいは、他のノードとの接続の役割を果たすようにする、すなわち、接続に専ら寄与する接続用電極部材と接続に実質的に寄与しない容量調整電極部材との組合せで構成することもできる。この場合、容量調整電極部材を接続用電極部材とは異なる層に形成してもよいし、容量調整電極部材と接続用電極部材とを同一の層に形成してもよい。

また、電荷蓄積部の容量を異なるものとする別法として、それぞれの電荷蓄積部がたとえばフローティングディフュージョンなどのように拡散層を有して構成されているものである場合には、この拡散層の面積が異なるものとする手法を採用することもできる。

また、単位構成要素の信号変換特性を線形領域に設定するための、単位構成要素を構成する各種部材に対する所定の操作は、たとえば、単位信号生成部が信号増幅用の半導体素子を有して構成されている場合、半導体素子のゲート長やゲート幅を調整することで実現できる。こうすることで、たとえば単位信号生成部内の増幅トランジスタと単位信号生成部外の負荷トランジスタとによって構成されるソースフォロワのゲインを変え、これによって、単位構成要素の信号変換特性を線形領域に設定することができる。

また、本発明に係る第２の半導体装置は、入射された物理量の変化に応じた変化情報を検知する検知部と、検知部で検知した変化情報に基づいて単位信号を生成する単位信号生成部とを単位構成要素内に含み、単位構成要素が所定の順に配された物理量分布検知のための半導体装置であって、単位構成要素のそれぞれが、入射される物理量の場所依存性に応じて信号変換能力が調整されていることを特徴とする。

また従属項に記載された発明は、本発明に係る第２の半導体装置のさらなる有利な具体例を規定する。たとえば、信号変換能力を調整する仕組みは、入射される物理量の場所依存性に応じて、単位構成要素を構成する各種部材に対する所定の操作が異なるものとされているものであればよく、上記本発明に係る第１の半導体装置における種々の仕組みをそのまま利用することができる。

本発明に係る第１の半導体装置によれば、単位信号生成部に、単位構成要素の信号変換特性を線形領域に設定するための所定の操作を加えることとした。通常の素子形成とは異なる操作を加えることで、信号変換能力を単位構成要素ごとに設定可能になる。よって、同一の物理量変化であっても、それぞれの単位構成要素から出力される単位信号の大きさを調整することができ、単位構成要素から出力される単位信号の大きさを調整することができる。これによって、信号振幅が後段回路のレンジに合うように、信号変換能力を調整できる。

たとえば、電荷蓄積部を備えてなるデバイス構成の場合には、電荷蓄積部に容量調整用の配線を付けることで変換効率を調整でき、この配線の追加により容量を大きくして変換効率を下げることにより、信号振幅を後段回路のレンジに合わせることができる。

また、本発明に係る第２の半導体装置によれば、入射される物理量の場所依存性に応じて、単位構成要素のそれぞれの信号変換能力を調整することとした。信号変換能力を入射される物理量の場所依存性に応じて設定可能になるので、光学的シェーディングを抑制することができる。

また、第１および第２の各半導体装置の何れについても、単位構成要素内で信号変換能力を変えることは、信号変換能力（たとえば感度）をアナログ的に補正するものであり、出力される単位信号の階調が損なわれることがない。よって、画素内で信号変換能力をアナログ的に補正することができ、階調が損なわれることなく自然な画像を得ることができる。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳよりなるものであるとして説明する。

ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する実施形態が同様に適用できる。

＜固体撮像装置の構成＞
図１は、本発明の一実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。この固体撮像装置１は、たとえばカラー画像を撮像し得る電子スチルカメラやＦＡ（Factory Automation）カメラとして適用されるようになっている。

固体撮像装置１は、入射光量に応じた信号を出力する図示しない検知部としての受光素子を含む単位画素が行および列の正方格子状に配列された（すなわち２次元マトリクス状の）撮像部を有し、各単位画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やその他の機能部が垂直列ごとに設けられたカラム型のものである。

すなわち、図１に示すように、固体撮像装置１は、複数の単位画素３（単位構成要素の一例）が行および列に（２次元行列状に）多数配列された撮像部（画素部）１０、いわゆるエリアセンサと、撮像部１０の外側に設けられた駆動制御部７と、各垂直列に配されたカラム信号処理部（図ではカラム回路と記す）２２を有するカラム処理部２０とを備えている。

駆動制御部７としては、たとえば水平走査部１２と垂直走査部１４とを備える。また、駆動制御部７の他の構成要素として、水平走査部１２、垂直走査部１４、あるいはカラム処理部２０などの固体撮像装置１の各機能部に所定タイミングの制御パルスを供給する駆動信号操作部（読出アドレス制御装置の一例）１６が設けられている。

これらの駆動制御部７の各要素は、撮像部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、撮像部１０の各行や各列には、数十から数千の単位画素３が配置される。なお、図示を割愛するが、撮像部１０には、各画素に所定のカラーコーディングを持つ色分離フィルタが形成される。また図示を割愛するが、撮像部１０の各画素は、フォトダイオードなどの光電変換素子およびトランジスタ回路によって構成されている（後述する図２を参照）。

カラム処理部２０と水平走査部１２との間の信号経路上には、各垂直信号線１８に対してドレイン端子が接続された図示しない負荷ＭＯＳトランジスタを含む負荷トランジスタ部が配され（後述する図２を参照）、各負荷ＭＯＳトランジスタを駆動制御する負荷制御部（負荷ＭＯＳコントローラ）が設けられている。

単位画素３は、垂直列選択のための垂直制御線１５を介して垂直走査部１４と、垂直信号線１８を介してカラム処理部２０と、それぞれ接続されている。水平走査部１２や垂直走査部１４は、たとえばシフトレジスタを有して構成され、駆動信号操作部１６から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。垂直制御線１５には、単位画素３を駆動するための種々のパルス信号が含まれる。

水平走査部１２は、水平方向の読出列（水平方向のアドレス）を規定する（カラム処理部２０内の個々のカラム信号処理部２２を選択する）水平アドレス設定部１２ａと、水平アドレス設定部１２ａにて規定された読出アドレスに従って、カラム処理部２０の各信号を水平信号線２８に導く水平駆動部１２ｂとを有する。水平アドレス設定部１２ａは、図示を割愛するが、シフトレジスタあるいはデコーダを有して構成されており、カラム信号処理部２２からの画素情報を順に選択し、その選択した画素情報を水平信号線２８に出力する選択手段としての機能を持つ。

垂直走査部１４は、垂直方向の読出行（垂直方向のアドレス）や水平方向の読出列（水平方向のアドレス）を規定する（撮像部１０の行を選択する）垂直アドレス設定部１４ａと、垂直アドレス設定部１４ａにて規定された読出アドレス上（水平行方向）の単位画素３に対する制御線にパルスを供給して駆動する垂直駆動部１４ｂとを有する。

垂直アドレス設定部１４ａは、図示を割愛するが、信号を読み出す行の基本的な制御を行なう垂直シフトレジスタあるいはデコーダの他に、電子シャッタ用の行の制御を行なうシャッタシフトレジスタも有する。電子シャッタ用の駆動時には、垂直アドレス設定部１４ａは、通常動作時と同様に単位画素３の行選択をするが、通常通りに選択する読出行とでシャッタ行の間隔を調節することにより、光電変換素子への露光時間（蓄積時間）を調節する。

垂直シフトレジスタあるいはデコーダは、撮像部１０から画素情報を読み出すに当たって各画素を行単位で選択するためのものであり、各行の垂直駆動部１４ｂとともに信号出力行選択手段を構成する。シャッタシフトレジスタは、電子シャッタ動作を行なうに当たって各画素を行単位で選択するためのものであり、各行の垂直駆動部１４ｂとともに電子シャッタ行選択手段を構成する。

駆動信号操作部１６は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子１ａを介して入力クロックCLK0や動作モードなどを指令するデータを受け取り、また端子１ｂを介して固体撮像装置１の情報を含むデータDATAを出力する通信インタフェースの機能ブロックとを備える。また、水平アドレス信号を水平アドレス設定部１２ａへ、また垂直アドレス信号を垂直アドレス設定部１４ａへ出力し、各アドレス設定部１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。

なお、駆動信号操作部１６は、撮像部１０や水平走査部１２など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、撮像部１０や水平走査部１２などから成る撮像デバイスと駆動信号操作部１６とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。

読出回路としてのカラム処理部２０は、垂直列ごとにカラム信号処理部２２を有して構成されており、１行分の画素の信号を受けて、その信号を処理する。それぞれのカラム信号処理部２２は、一例として、信号転送スイッチと蓄積容量とが設けられる。また、カラム処理部２０は、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理を利用したノイズ除去手段の機能を備えるようにしてもよく、駆動信号操作部１６から与えられるサンプルパルスＳＨＰとサンプルパルスＳＨＤといった２つのサンプルパルスに基づいて、垂直信号線１８を介して入力された電圧モードの画素情報に対して、画素リセット直後の信号レベル（ノイズレベル；０レベル）と真の信号レベルとの差分をとる処理を行なうことで、画素ごとの固定ばらつきによる固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除く。

なお、カラム処理部２０には、ＣＤＳ処理機能部の後段に、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路やＡＤＣ(Analog Digital Converter)回路などをカラム（列）ごとすなわちカラム信号処理部２２ごとに設けることも可能である。

カラム処理部２０により処理された画素情報を示す電圧信号は、水平走査部１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して所定のタイミングで読み出されて水平信号線２８に伝達されて、水平信号線２８の後端に接続された出力回路２９に入力される。

出力回路２９は、撮像部１０から水平信号線２８を通して出力される各画素の信号を適当なゲインで増幅した後、撮像信号Ｓ０として図示しない外部回路に出力端子１ｃを介して供給する。この出力回路２９は、たとえば、バッファリングだけする場合もあるし、その前に黒レベル調整、列ばらつき補正、信号増幅、色関係処理などを行なうこともある。

つまり、本実施形態のカラム型の固体撮像装置１においては、単位画素３からの出力信号（電圧信号）が、垂直信号線１８→カラム処理部２０→水平信号線２８→出力回路２９の順で出力される。その駆動は、１行分の画素出力信号は垂直信号線１８を介してパラレルにカラム処理部２０に送り、ＣＤＳ処理後の信号は水平信号線２８を介してシリアルに出力するようにする。

なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素３に対して水平行方向および垂直列方向の何れに配するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。

外部回路は、撮像部１０や駆動制御部７などが同一の半導体領域に一体的に形成された固体撮像素子とは別の基板（プリント基板もしくは半導体基板）上に構成されており、各撮影モードに対応した回路構成が採られるようになっている。撮像部１０や駆動制御部７などからなる固体撮像素子（半導体装置や物理情報取得装置の一例）と外部回路とによって、固体撮像装置１が構成されている。駆動制御部７を撮像部１０やカラム処理部２０と別体にして、撮像部１０やカラム処理部２０で固体撮像素子（半導体装置の一例）を構成し、この固体撮像素子（半導体装置の一例）と、別体の駆動制御部７とで、固体撮像装置（物理情報取得装置の一例）として構成するようにしてもよい。

たとえば、外部回路は、出力回路２９から出力されたアナログの撮像信号Ｓ０をデジタルの撮像データＤ０に変換するＡ／Ｄ（Analog to Digital ）変換部と、Ａ／Ｄ変換部によりデジタル化された撮像データＤ０に基づいてデジタル信号処理を施すデジタル信号処理部（ＤＳＰ；Digital Signal Processor）とを備える。

デジタル信号処理部は、たとえば、Ａ／Ｄ変換部から出力されるデジタル信号を適当に増幅して出力するデジタルアンプ部の機能を持つ。また、たとえば色分離処理を施してＲ（赤），Ｇ（緑），Ｂ（青）の各画像を表す画像データＲＧＢを生成し、この画像データＲＧＢに対してその他の信号処理を施してモニタ出力用の画像データＤ２を生成する。また、デジタル信号処理部には、記録メディアに撮像データを保存するための信号圧縮処理などを行なう機能部が備えられる。

また外部回路は、デジタル信号処理部にてデジタル処理された画像データＤ２をアナログの画像信号Ｓ１に変換するＤ／Ａ（Digital to Analog ）変換部を備える。Ｄ／Ａ変換部から出力された画像信号Ｓ１は、液晶モニタなどの表示デバイスに送られる。操作者は、この表示デバイスに表示されるメニューや画像を見ながら、撮像モードを切り替えるなどの各種の操作を行なうことが可能になる。

なお、上記では、固体撮像素子の後段の信号処理を担当する外部回路を固体撮像素子（チップ）外で行なう例を示したが、図中点線で示すように、チップ内部に、外部回路の全てもしくは一部（たとえばＡＧＣ部１０２やＡ／Ｄ変換部１０４やデジタルアンプ部など）の機能要素を、チップに内蔵するように構成し、出力端子１ｄから撮像データＤ０を出力するように構成してもよい。

このような構成の固体撮像装置１において、水平走査部１２や垂直走査部１４およびそれらを制御する駆動信号操作部１６により、撮像部１０の各画素を水平行単位で順に選択し、その選択した１つの水平行分の画素の情報を同時に読み出すタイプのＣＭＯＳイメージセンサが構成される。

＜第１実施形態＞
＜単位画素の回路構成例＞
図２は、本発明の第１実施形態を説明する図であって、単位画素３の一構成例の回路図である。図示するように、単位画素３は、寄生容量を持った拡散層を主要部に持つフローティングディフュージョン（ＦＤＡ；Floating Diffusion）を電荷蓄積部として利用する構成を採りつつ、単位画素に４つのトランジスタ（TRansistor）を有する４トランジスタ型画素構成（以下４ＴＲ構成という）のものとなっている。

図示するように、単位画素３は、光を電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えた電荷生成部３２と、電荷生成部３２に対して、電荷転送部（電荷読出部／転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ３４、リセットゲート部の一例であるリセットトランジスタ３６、垂直選択用トランジスタ４０、およびフローティングディフュージョン３８の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ４２を有する。

また、第１実施形態特有の構成として、単位画素３は、電荷生成部３２で検知された信号電荷を電圧に変換する役割を持つ増幅用トランジスタ４２の入力部には、負荷配線（ダミー配線）３９が接続されている。特に第１実施形態においては、この負荷配線３９が、他のノードとの回路的な接続の役割を持たず、フローティングディフュージョン３８が形成されるリセットトランジスタ３６のドレインと増幅用トランジスタ４２の入力側を結ぶ配線にぶら下がった状態、つまり他のノードとの接続役割に寄与しない状態（無効状態）となっている。以下、このような状態を、ダミー配線あるいはフローティング配線の形態ともいう。

単位画素３を構成する増幅用トランジスタ４２は各垂直信号線５３（図１の垂直信号線１８に相当）に接続されており、また垂直信号線５３は垂直列ごとに定電流源Ｉｎをなす負荷ＭＯＳトランジスタ２７のドレインに接続され、また各負荷ＭＯＳトランジスタ２７のゲート端子には、一定バイアスとして、図示しない負荷制御部からの負荷制御信号Loadが共通に入力されており、信号読出し時には、各増幅用トランジスタ４２に接続された負荷ＭＯＳトランジスタ２７によって、予め決められた定電流を流し続けるようになっている。つまり、負荷ＭＯＳトランジスタ２７は、そのゲートが一定電位でバイアスされ、選択行の増幅用トランジスタ４２とソースフォロアを組むことで、垂直信号線５３への信号出力をさせる。

横方向配線は同一行の画素について共通となっており、図示しない垂直走査部１４の垂直駆動部１４ｂによって駆動制御される。たとえば、垂直駆動部１４ｂ内には、転送駆動バッファ１５０、リセット駆動バッファ１５２、および選択駆動バッファ１５４が収容されている。

読出選択用トランジスタ３４は、転送配線（読出選択線）５５を介して転送駆動バッファ１５０により駆動されるようになっている。リセットトランジスタ３６は、リセット配線５６を介してリセット駆動バッファ１５２により駆動されるようになっている。垂直選択用トランジスタ４０は、垂直選択線５２を介して選択駆動バッファ１５４により駆動される。

また、単位画素３は、増幅用トランジスタ４２や電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン３８からなるＦＤＡ（Floating Diffusion Amp）構成の画素信号生成部５を有するものとなっている。フローティングディフュージョン３８は寄生容量を持った拡散層を主要部に持つ。

単位信号としての画素信号を生成する単位信号生成部の一例である画素信号生成部５におけるリセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインが電源ＶＤＤにそれぞれ接続され、ゲート（リセットゲートＲＧ）にはリセットパルスＲＳＴがリセット駆動バッファ１５２から入力される。

ここで、この単位画素３は、増幅用トランジスタ４２と直列に挿入された選択用トランジスタを含んで画素を選択する４ＴＲ構成の画素であるが、増幅用トランジスタ４２と垂直選択用トランジスタ４０のうち、垂直選択用トランジスタ４０の方が垂直信号線５３側にあるタイプである。

すなわち、増幅用トランジスタ４２は、ドレインが電源ＶＤＤ（たとえば２．５Ｖ）に、ソースが垂直選択用トランジスタ４０のドレインにそれぞれ接続され、ゲートがフローティングディフュージョン３８に接続されている。垂直選択用トランジスタ４０は、ゲート（特に垂直選択ゲートＳＥＬＶという）が垂直選択線５２に接続され、ソースは画素線５１を介して垂直信号線５３に接続されている。垂直選択線５２には、選択駆動バッファ１５４から垂直選択信号が印加される。

なお、図示を割愛するが、増幅用トランジスタ４２と垂直選択用トランジスタ４０のうち、増幅用トランジスタ４２の方が垂直信号線５３側にあるタイプのものとすることもできる。

＜単位画素の駆動方法＞
図３は、図２に示した単位画素３を駆動して画素信号（単位画素３から出力される単位信号）を取得する手法を説明するタイミングチャートである。図２に示した４ＴＲ構成では、リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。具体的には、フローティングディフュージョンの信号電荷（ここでは電子）を電源配線に捨てることによって、フローティングディフュージョン３８をリセットする。

読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷を、電荷蓄積部の一例であるフローティングディフュージョン３８に転送する。

フローティングディフュージョン３８は単位信号生成部の一例である増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下ＦＤ電位ともいう）に対応した信号（この例では電圧信号）を、垂直選択用トランジスタ４０がオンしているときに、画素線５１を介して出力信号線の一例である垂直信号線５３に出力する。すなわち、垂直信号線５３には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線５３と接続され、垂直信号線５３には選択画素の信号が出力される。

具体的には、図３のタイミングチャートに示すように、読出パルス（転送ゲートパルス）ＴＲＧがアクティブ（本例ではハイレベル）となり、読出選択用トランジスタ３４を駆動し、電荷生成部３２に入射した光が光電変換されて生成された信号電荷を、蓄積ノードとして機能するフローティングディフュージョン３８に移送して読み出す。

ここで、電荷生成部３２に入射した光が光電変換されて生成された信号電荷は、読出選択用トランジスタ３４がオンするまで電荷生成部３２に蓄積される。

水平走査線帰線期間にまず行なわれるのは、垂直選択パルスＳＥＬをアクティブ（本例ではハイレベル）にして垂直選択用トランジスタ４０をオンさせ（ｔ１０）、増幅用トランジスタ４２でフローティングディフュージョン３８の電荷を検出できるように、読出し行の増幅用トランジスタ４２の出力と垂直信号線５３とを接続して、垂直信号線５３、電流源Ｉｎ（負荷ＭＯＳトランジスタ２７）、および増幅用トランジスタ４２でソースフォロワ回路を構成する。垂直信号線５３の電位は、フローティングディフュージョン３８の電位変動に追従する。これにより、フローティングディフュージョン３８の電荷量に対応する、増幅用トランジスタ４２のゲート電位で決まる電位のみが垂直信号線５３に伝達される。

また、水平走査線帰線期間の開始とともに、電荷生成部３２に信号電荷Ｑsig が蓄積された状態で、最初に画素信号生成部５を基準電圧にリセットする、つまりリセットゲートパルスＲＧをアクティブ（本例ではハイレベル）にして（ｔ１１）、リセットトランジスタ３６をオンさせることで、フローティングディフュージョン３８に蓄積された暗電流積分値を排出させる。これによって、フローティングディフュージョン３８は、電源電圧値（Ｖｄｄ）に設定される。なお、リセットゲートパルスＲＧをインアクティブ（本例ではローレベル）にすると（ｔ１２）、カップリングにより、フローティングディフュージョン３８の電位が若干落ちる。

このとき、駆動信号操作部１６からサンプルパルスＳＨＰが出力されて、カラム処理部２０内のＣＤＳ機能部をなすシフトトランジスタのゲートに供給され、各シフトトランジスタがオンする。すなわち、駆動信号操作部１６からクランプパルスＳＨＤが供給され、カラム処理部２０内のＣＤＳ機能部をなすクランプトランジスタのゲートに供給されて、各クランプトランジスタがオンし、リセットレベルＳrst が検出される（ｔ１４）。

次に、電荷生成部３２についての読出選択用トランジスタ３４を駆動して、電荷生成部３２から信号電荷Ｑsig に応じた信号成分Ｓｏを読み出す。すなわち、転送ゲートパルスＴＲＧをハイレベルにして（ｔ１６）、読出選択用トランジスタ３４をオンさせ、電荷生成部３２に蓄積されていた信号電荷Ｑsig をフローティングディフュージョン３８に移送する。このフローティングディフュージョン３８に移送された信号電荷Ｑsig の電荷量は、増幅用トランジスタ４２によって検出され、その電荷量に応じた電位が発生されて垂直信号線５３に伝達される。

この後、駆動信号操作部１６からクランプパルスＳＨＤを供給して（ｔ１８）、クランプトランジスタをオンさせて、電荷生成部３２が検知した信号電荷Ｑsig に応じた画素信号レベルＳsig を検出する。

ここで、カラム処理部２０では、リセットレベルＳrst と画素信号レベルＳsig との差分をとることで、オフセット成分が取り除かれ、真の信号成分Ｓｏを検知できる。画素ごとの固定パターンノイズの除去を行なうことができる。

信号電荷の転送が終わり、十分時間が経った後は、垂直選択パルスＳＥＬをインアクティブ（本例ではローレベル）にする（ｔ２０）。

＜画素の製法およびＦＤ近傍の断面構造例＞
図４は、図２に示した単位画素３におけるフローティングディフュージョン近傍の断面構造例を示す図である。図４では、リセットトランジスタ３６、フローティングディフュージョン３８、および増幅用トランジスタ４２部分の断面を示している。

図２に示した単位画素３の構造の作製に当たっては、ｎ型Ｓｉ半導体に酸化膜のマスクをリソグラフィ技術によってパターニングする。さらに上から熱拡散技術を用いて III族元素をドーピングする。この場合、ドーピングの深さは時間で制御される。

たとえば、ｎ型Ｓｉ半導体基板５００に、イオン注入（不純物拡散）を行なうことで、リセットトランジスタ３６や増幅用トランジスタ４２用の各ソースおよびドレインをなす拡散層（イオン注入領域）５３２ａ，５３２ｂ，５３２ｃ，５３２ｄを形成する。

また、ゲート酸化膜（Ｇａｔｅ Ｏｘ．）５２０を絶縁膜として形成した後、リソグラフィおよびドライエッチング技術でリセットトランジスタ３６や増幅用トランジスタ４２用の各ゲート配線５３０ａ，５３０ｂのパターニングを行なう。また、ＳＴＩ（Shallow Trench Isolation；シャロートレンチアイソレーション）のトレンチ埋込膜からなる素子分離領域５１４を作製する。

なお、上述した不純物のドーピングおよび熱拡散は、ゲート配線形成前後に、目的に応じて形成させる。その後、酸化シリコン（ＳｉＯ２）膜などの層間膜５４０，５４２および表面の保護膜５４４を形成する。

また、メタル配線などによる電気的な接続孔５５０，５５２および配線金属膜５６０，５６２でなるメタル配線を層間膜５４０，５４２に形成し、さらにパッシベーション膜すなわち保護膜５４４を成膜して、半導体ＬＳＩを伴ったセンサを形成する。

ここで、接続孔５５２および配線金属膜５６２形成時には、同時に、たとえばポリシリコン（Ｐｏｌｙ Ｓｉ）膜などの負荷配線３９用の金属配線膜５６４を形成する。この金属配線膜５６４は、電荷蓄積部としてのフローティングディフュージョン３８における容量を調整するための容量調整電極部材として機能する。

図４に示すように、保護膜５４２とは異なる層である保護膜５４４内（層間膜５４２上）に形成される金属配線膜５６４は、先ず接続孔５５２ｂを介して層間膜５４２内（層間膜５４０上）に設けられるリセットトランジスタ３６のドレインと増幅用トランジスタ４２のゲートとを接続する配線金属膜５６０ｂと接続される。

一方、配線金属膜５６０ｂは、電荷生成部３２と画素信号生成部５、特にリセットトランジスタ３６のドレインをなす拡散層５３２ｂと増幅用トランジスタ４２のゲート電極５３０ｂとの接続に専ら寄与する電極部材として機能する。この配線金属膜５６０ｂは、接続孔５５０ｂを介して拡散層５３２ｂと、また接続孔５５０ｃを介してゲート電極５３０ｂと接続される。

従来技術の項にて述べた図１８に示す構成との相違は、この保護膜５４４内（層間膜５４２上）に形成される金属配線膜５６４にある。 ただし、層間膜５４２内（層間膜５４０上）に形成される配線金属膜５６０ｂが、接続孔５５０ｂ，５５０ｃと同様に、リセットトランジスタ３６のドレインと増幅用トランジスタ４２のゲート間、すなわちフローティングディフュージョン３８の拡散層と増幅用トランジスタ４２のゲート間を接続するものであったのに対し、この金属配線膜５６４は、ノード間の接続には用いられず、単に増幅用トランジスタ４２のゲート側における配線容量を増やすために接続されているものである。

画素が縮小化すると、フローティングディフュージョン３８の容量が小さくなり、変換効率が大きくなる傾向となり、ソースフォロアの非線形領域を使用してしまうようになる。この変換効率の問題を避けるには、何らかの方法により、フローティングディフュージョン３８の変換効率（［Ｖ／ｅ−］＝Ｖ／Ｑ）を、後段の動作レンジに合わせて調節する必要がある。

フローティングディフュージョン３８の容量成分は、たとえば、拡散容量や、ゲートとのオーバーラップ容量、あるいは配線容量などから決定されるので、これらの何れかに対して操作を加えることで、容量成分を調整できる。

第１実施形態の構成においては、金属配線膜５６４も増幅用トランジスタ４２のゲートにぶら下がった状態のフローティング配線として接続されているので、フローティングディフュージョン３８の容量成分に寄与する。

フローティングディフュージョン３８の変換効率はＦＤ容量に反比例するが、本実施形態の構成では、金属配線膜５６４を付加したことで、フローティングディフュージョン３８の面積が金属配線膜５６４を利用することで調整できる。これによって、ＦＤ容量を大きくすることで、変換効率を小さくすることができる。よって、単位画素３を構成する画素信号生成部５の信号変換特性を線形領域に設定でき、画素信号のレベルを、後段に接続される回路の動作レンジに合わせることができる。

すなわち、配線の持つ容量（配線間容量など）は、通常非常に小さいが、フローティングディフュージョン３８の容量自体が、数［ｆＦ］と非常に小さいオーダーであるため、層間膜５４２内（層間膜５４０上）に形成される配線金属膜５６０ｂに接続する金属配線膜５６４の面積（幅や長さ）を変えることにより、たとえば１０〜２０［％］程度、フローティングディフュージョン３８の容量を大きくすることができる。

これにより、フローティングディフュージョン３８部での変換効率（［Ｖ／ｅ−］）を容易に落とすことができ、画素信号の出力範囲をソースフォロアの線形性がある領域内に納めることができる。すなわち、後段の動作レンジに合わせてＦＤ変換効率を調節することができる。

また、この仕組みは、増幅用トランジスタ４２のゲート側で、フローティングディフュージョン３８の容量を変えて変換効率を変えることにより、単位画素３内で感度をアナログ的に補正するものであり、階調が損なわれることなく自然な画像を得ることもできる。

また、容量調整電極部材として機能する金属配線膜５６４を、接続用電極部材として機能する配線金属膜５６０ｂは異なる層に形成することで、配線金属膜５６０ｂやその他の接続配線の伏線に影響を受けることなく（すなわちレイアウト的制限が少ない）、配線金属膜５６０ｂの面積を調整でき、後述する第２実施形態の構成よりも容量調整の自由度が高い。

＜第２実施形態＞
＜単位画素の回路構成例＞
図５は、本発明の第２実施形態を説明する図であって、単位画素３の一構成例の回路図である。また、図６は、図５に示した単位画素３におけるフローティングディフュージョン近傍の断面構造例を示す図である。

この第２実施形態の構成は、負荷配線３９が、他のノードとの回路的な接続の役割をも持つようにした点に特徴を有する。すなわち、回路構成上は、図５に示すように、リセットトランジスタ３６のドレインと増幅用トランジスタ４２のゲートとが直接に接続されているのではなく、負荷配線３９の一部（図中の３９ａ部分）を接続配線として利用して接続している。

また、素子の断面構造としては、図６に示すように、保護膜５４４内（層間膜５４２上）に形成される金属配線膜５６４は、先ず接続孔５５２ｃを介して層間膜５４２内（層間膜５４０上）に設けられる配線金属膜５６０ｃと接続され、さらに接続孔５５０ｂを介してリセットトランジスタ３６のドレインをなす拡散層５３２ｂと接続される。また、接続孔５５２ｄを介して層間膜５４２内（層間膜５４０上）に設けられる配線金属膜５６０ｄと接続され、さらに接続孔５５０ｃを介して増幅用トランジスタ４２のゲート電極５３０ｂと接続される。

このような第２実施形態の構成においては、金属配線膜５６４の一部（図中の５６４ａの部分）は、ノード間の接続に利用されるが、他の一部（図中の５６４ｂ，５６４ｃの部分）は、増幅用トランジスタ４２のゲート側における配線容量を増やすために設けられているものである。

このように、金属配線膜５６４を、電荷生成部３２と画素信号生成部５との接続に専ら寄与する電極部材としての金属配線膜５６４ａと、その接続に実質的に寄与しない容量調整電極部材としての金属配線膜５６４ｂ，５６４ｃとで、同一の層内に構成することで、リセットトランジスタ３６のドレインと増幅用トランジスタ４２のゲートを層間膜５４２内（層間膜５４０上）だけで直接に接続できない場合に、第１実施形態と同様の効果を享受できるようになる。

よって、第１実施形態の構成と同様に、金属配線膜５６４を付加したことで、ＦＤ容量を大きくすることで変換効率を小さくすることができ、画素信号の出力範囲をソースフォロアの線形性がある領域内に納める、すなわち、後段の動作レンジに合わせてＦＤ変換効率を調節することができる。

なお、第１および第２実施形態においては、フローティングディフュージョン３８の面積を調整するに際して、フローティングディフュージョン３８に寄与する配線の電極面積を調整する一例を示したが、その他の手法によって、電極面積を調整することもできる。たとえば、層間膜５４２内に設けた配線金属膜５６０ｂの長さを調整することでも実現できる。

配線長の調整は、配線ルートの調整（たとえば直線状やジグザグ状と、その形状の違い）で実現できる。あるいは、層間膜５４２内に設けた配線金属膜５６０ｂの幅を調整することでも実現できる。もちろん、配線長と配線幅の双方を調整することで、フローティングディフュージョン３８の面積を調整することもできる。配線長と配線幅の少なくとも一方を調整すればよく、何れを対象として調整するかは、デバイスの構成のし易さから決めるのがよい。

なお、配線幅を調整する手法の場合、一見すると、配線金属膜５６０ｂは、接続用電極部材のみで構成されていると思われるが、最短ルートで電気信号が伝達されると考えれば、接続点間を結ぶ中央線上の部分（たとえばデバイス形成における最少線幅相当部分）が検知部と単位信号生成部との接続に専ら寄与する接続用電極部材として機能し、その周辺部分が接続に実質的に寄与しない容量調整電極部材として機能すると考えてよい。

また、フローティングディフュージョン３８に寄与する配線の電極面積を調整する手法に代えて、フローティングディフュージョン３８の形成に寄与する主要部である拡散層５３２ｂの面積を調整することでも、ＦＤ容量を調整し変換効率を調整することで、信号変換特性を線形領域に設定することができる。この手法は、新たな電極（金属配線膜５６４）の形成が不要であり、ＦＤ容量を変えて変換効率を調整する手法として容易な方法であると考えられる。

＜ＦＤ配線のレイアウト手法＞
図７〜図１０は、ＦＤ容量を変えて変換効率を調整するに際して、フローティングディフュージョン３８の容量形成に寄与する電極部材の配線形態を調整する手法を説明する図である。ここで、図７は、比較例としてのＦＤ配線の通常のレイアウト例を示す図であり、図８〜図１０は、上記第１および第２実施形態に用いて好適なＦＤ配線のレイアウト手法を示す図である。

通常の配線形態においては、図７に示すように、光を電荷に変換する光電変換機能や電荷蓄積機能を備えた電荷生成部３２（光電変換領域）や、読出選択用トランジスタ３４、リセットトランジスタ３６、垂直選択用トランジスタ４０、あるいは増幅用トランジスタ４２（転送ゲート）をなす活性化領域（たとえば３２ａ，３８ａ）が設けられている。

そして、読出選択用トランジスタ３４、リセットトランジスタ３６、垂直選択用トランジスタ４０、および増幅用トランジスタ４２（転送ゲート）をなす各性化領域上にポリシリコンなどで各ゲート配線（転送ゲート３４Ｇ，リセットゲート３６Ｇ，選択ゲート４０Ｇ，増幅ゲート４２Ｇ）がパターニングされている。また、選択ゲート４０Ｇの後段（図中右側）には、電荷生成部３２の一辺に沿って画素信号を出力するための垂直信号線５３をなす金属配線５３Ｍがパターニングされている。各ゲート用の電極は、コンタクトを介して下層との電気的な接続が取られるようになっている。

ここで、フローティングディフュージョン（ＦＤ）３８を形成する活性化領域３８ａは、所定の配線層にて、金属配線（ＦＤ配線３８FD）を介して増幅ゲート２０３と接続されている。通常、ＦＤ配線３８FDは、プロセス的に限定される最小線幅を使用する。また、周辺部材との関係を考慮しつつ、できるだけ短いルートで接続するようにレイアウトする。このようなレイアウト形態を、“実質的な最短ルートを形成するレイアウト”と称する。図７に示すレイアウト例では、３つの直線を直角に結んで接続するようにしている。

一方、上記第１および第２実施形態を実現するに当たってのＦＤ配線３８FDのレイアウト手法としては、たとえば図８に示す第１例のように、ＦＤ配線３８FDを通常のレイアウト（すなわち“実質的な最短ルートを形成するレイアウト”）とは異なる伏線形態（パターニング）でレイアウトする手法を採ることで、信号変換特性が線形領域に収まるように、配線長や配線幅（つまり電極面積）を調整してＦＤ部の容量を調整することができる。

図８に示すパターニングの例では、直角部分を斜め配線で接続する、すなわち通常とは異なる曲げ方に変更してパターニングしているので、図７に示した通常のレイアウトよりも配線長は短くなるから、図７に示した通常のレイアウトよりも余分な容量を付けるには、斜め配線部分の電極幅を、最少線幅でパターニングされている直角配線部分よりも広く（太く）すればよい。

また、図９に示す第２例のように、ノード間（本例ではフローティングディフュージョン（ＦＤ）３８を形成する活性化領域３８ａと増幅ゲート２０３の間）の接続役割をなす通常のＦＤ配線３８FD以外に、ＦＤ配線３８FDが形成されている層と同一の配線層内にて、余分な金属配線（付加配線３８ad）をＦＤ配線３８FDに接続する手法を採用しても、信号変換特性が線形領域に収まるように、ＦＤ部の電極面積を調整してＦＤ部の容量を調整することができる。

この手法は、図６において、ノード間の接続に利用される金属配線膜５６４ａの部分以外に、金属配線膜５６４ｂ，５６４ｃを付加配線として設ける手法と同じ考え方である。この付加配線は、通常の最小線幅とは異なる線幅を用いてパターニングする（実際には最小線幅よりも太くする）ことができる。

あるいは、図１０に示す第３例のように、全体としては図７に示したと同様の通常の配線ルートではある、すなわち全体的には他のノードとの接続役割をなす電極部材として構成しているが、ＦＤ配線３８FDの一部あるいは全部（つまり少なくとも一部）の配線を、通常の最小線幅とは異なる線幅を用いてパターニングする（実際には最小線幅よりも太くする）手法を採用しても、信号変換特性が線形領域に収まるように、ＦＤ部の電極面積を調整してＦＤ部の容量を調整することができる。

＜第３実施形態＞
図１１は、本発明の第３実施形態を説明する図であって、ソースフォロワ回路（Ａ）と、その小信号等価回路（Ｂ）を示す図である。なお、この図１１では、垂直選択用トランジスタ４０を省略して示している。

この第３実施形態は、単位画素３内の増幅用トランジスタ４２のゲート長を変えることによって、増幅用トランジスタ４２と負荷ＭＯＳトランジスタ２７によって構成されるソースフォロワのゲインGainを変化させて、感度を画素内でアナログ的に補正するようにした点に特徴を有する。

増幅用トランジスタ４２の相互コンダクタンスをｇm 、ドレインコンダクタンスをｇd 、負荷ＭＯＳトランジスタ２７のドレインコンダクタンスをｇdLとすると、ソースフォロワのゲインGainは式（１）で表される。式（１）から、増幅用トランジスタ４２の相互コンダクタンスｇm が大きいほどゲインGainは大きくなることが分かる。

ここで、相互コンダクタンスｇm は、式（２）に示すように、増幅用トランジスタ４２のゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）に比例する。このため、増幅用トランジスタ４２のゲート長Ｌが短いほど、相互コンダクタンスｇm は大きくなり、ソースフォロワのゲインGainも大きくなる。

すなわち、増幅用トランジスタ４２のゲート長Ｌを波長に応じて変えることによって、波長ごとにソースフォロワのゲインGainを変える、つまり、波長に応じて光量変化に対する信号変換能力が異なるように調整することができる。

固体撮像装置１において、一般的に、すべての画素で感度が一定ということはなく、光電変換素子の波長依存性や、カラーフィルタの特性の違いによって、画素ごとに感度が異なる。このことにより、単位画素３からの信号を読み出した際に、ソースフォロアの線形性のない領域を使用してしまう虞れがある。

しかしながら、上述したように増幅用トランジスタ４２のゲート長Ｌを変えることによって、増幅用トランジスタ４２の感度を調整することができる。全ての画素で、ソースフォロアの線形性のない領域を使用しないようにすることができる。

また、この仕組みは、増幅用トランジスタ４２のゲート側で、ゲート長Ｌを変えることにより、単位画素３内で感度をアナログ的に補正するものであり、階調が損なわれることなく自然な画像を得ることもできる。

なお、ここでは、ゲート長Ｌを変えることによって、感度を補正する仕組みを説明したが、式（２）から分かるように、増幅用トランジスタ４２のゲート幅Ｗを調整することでソースフォロワのゲインGainを変えることができ、たとえばゲート幅Ｗが広いほど、相互コンダクタンスｇm は大きくなり、ソースフォロワのゲインGainも大きくなる。

もちろん、ゲート長Ｌとゲート幅Ｗの双方を調整することで、ソースフォロワのゲインGainを変えることもできる。ゲート長Ｌとゲート幅Ｗの少なくとも一方を調整すればよく、何れを対象として調整するかは、デバイスの構成のし易さから決めるのがよい。たとえば、デバイス設計に当たっては、ゲート幅Ｗを変えると他の部分のレイアウトも変更する必要が生じるケースがある。このような場合には、ゲート長Ｌの変更で対処するのが好ましい。

＜第４実施形態＞
図１２は、本発明の第４実施形態を説明する図であって、図２に示した単位画素３におけるフローティングディフュージョン近傍の断面構造例を示す図である。図１２では、リセットトランジスタ３６、フローティングディフュージョン３８、および増幅用トランジスタ４２部分の断面を示している。

この第４実施形態は、ＦＤ容量を調整することでＦＤ変換効率を変化させる構成を利用する点で第１あるいは第２実施形態と同様であるが、その調整手法に違いがある。具体的には、フローティングディフュージョン３８の面積を金属配線膜５６４を利用して調整するのではなく、フローティングディフュージョン３８の不純物濃度を変えることで、実現する点に特徴を有する。

図１２に示した単位画素３におけるフローティングディフュージョン３８近傍の断面構造から分かるように、フローティングディフュージョン３８の容量成分は、拡散容量、ゲートとのオーバーラップ容量、配線容量などから決定される。フォトダイオードなどの光電変換素子に蓄積された信号電荷Ｑが転送ゲートである読出選択用トランジスタ３４によってフローティングディフュージョン３８に転送されると、その信号電荷Ｑに応じた信号電圧Ｖに変換され、増幅用トランジスタ４２のゲートに入力され、負荷ＭＯＳトランジスタ２７とのソースフォロワ回路によって出力される。

フローティングディフュージョン３８における変換効率（Ｖ／Ｑ）は、Ｑ＝ＣＶの関係式からフローティングディフュージョン３８の容量Ｃに反比例する。つまりフローティングディフュージョン３８の容量Ｃが小さいほど変換効率は大きくなり、同じ信号電荷量に対してより大きな信号電圧が得られる。

フローティングディフュージョン３８の容量Ｃによって変換効率を変えることができるので、画素ごとにフローティングディフュージョン３８の不純物濃度を調整することによって、画素ごとの感度を補正することができる。

よって、図１２に示すように、フローティングディフュージョン３８を構成する構成部材（特に拡散層５３２ｂ）について、不純物の拡散濃度を、画素ごとに調整してＦＤ容量を大きくすることで、第１あるいは第２実施形態の構成と同様にＦＤ変換効率を小さくすることができ、画素信号の出力範囲をソースフォロアの線形性がある領域内に納める、すなわち、後段の動作レンジに合わせてＦＤ変換効率を調節することができる。

また、この仕組みも、増幅用トランジスタ４２のゲート側で、フローティングディフュージョン３８の容量を変えて変換効率を変えることにより、単位画素３内で感度をアナログ的に補正するものであり、階調が損なわれることなく自然な画像を得ることもできる。

＜第５実施形態＞
図１３および図１４は、本発明の第５実施形態を説明する、センサ入射光量に対する出力の様子を示す図である。ここで図１３は、撮像部１０における中央部と周辺部（隅画素）の光量に対する出力の様子を説明する図である。また、図１４は、第５実施形態を適用した後における撮像部１０における中央部と周辺部（隅画素）の光量に対する出力の様子を説明する図である。

この第５実施形態は、第１〜第４実施形態で説明した構成を利用することで、単位構成要素である単位画素３の信号変換能力を、撮像エリア内の画素位置（すなわち場所）ごとに調整・設定し、これによって、入射される物理量の場所依存性に応じて信号変換能力を調整するようにした点に特徴を有する。

具体的事例として、ここでは、第１あるいは第２実施形態で説明した、ＦＤ容量を調整する構成を利用して、物理量の場所依存性の一例である光学的シェーディングを抑えるようにする。すなわち、従来技術の項で述べた、画素部中央から周辺部に遠ざかっていくに従って感度が下がっていく光学シェーディングに対し、第１あるいは第２実施形態で説明したフローティングディフュージョン３８の拡散層に接続する第２の金属配線としての金属配線膜５６４の面積を光学シェーディングに応じて調整してＦＤ変換効率を画素位置ごとに変えることにより、撮像エリア（撮像部１０）全体の感度を揃え、これにより、光学シェーディングを抑えるようにする。

たとえば、図１３に示すように、中央部の画素に対し、隅の画素では、光の蹴られが大きいため、受光部に当たる光量が減り、光学的な感度低下が起こる。これに対し、第１あるいは第２実施形態で説明したように、フローティングディフュージョン３８部に金属配線膜５６４を接続して配線容量を増やす。

このとき、変換効率を下げる保護膜５４４内（層間膜５４２上）の金属配線膜５６４の面積を、撮像部１０における中央部（アレイ中央部）から周辺部（アレイ周辺部）に向かって減らしていくことにより、図１４に示すように、ＦＤ変換効率を、アレイ周辺で上げることができる。

なお、図１４では、周辺画素のＦＤ変換効率を、アレイ中央部の倍にする例で示している。この場合、センサ入射光に対する感度が、アレイ中央部とアレイ周辺部とで一様になっている。このようにフローティングディフュージョン３８部の容量を金属配線膜５６４を利用して、その面積を変えて調整することにより、一様に白いものを撮像した際に、周辺が暗くなる現象を抑えることができる。

なお、容量を小さくして変換効率を高くすることにより、撮像部１０の周辺部における単位画素３から出力される画素信号の飽和出力レベルが、中央部における単位画素３から出力される画素信号の飽和出力レベルの倍になってしまう。このままでは、中央部が飽和するような全体として高レベルの被写体を撮像したときには、中央部よりも周辺部の方がより白い画像になり不自然になってしまう。

このため、撮像部１０の周辺部における単位画素３から出力される画素信号に関しては、中央部における画素信号の飽和出力レベルより大きい部分を有効な信号部分としては使用せずに、中央部における画素信号の飽和出力レベルを代わりに使用するようにする。こうすることで、周辺部の過度な出力レベルを中央部と同様の飽和出力レベルでクリップでき、中央部が飽和するような全体として高レベルの被写体を撮像したときでも、生成される画像の全体を均一な白にできる。

なお、第５実施形態においては、フローティングディフュージョン３８の面積を光学シェーディングに応じて調整するに際して、フローティングディフュージョン３８に寄与する配線の電極面積を光学シェーディングを相殺する方向で調整する一例を示したが、その他の手法によって、光学シェーディングに応じて光学シェーディングを相殺する方向に電極面積を調整することもできる。

たとえば、層間膜５４２内に設けた配線金属膜５６０ｂの長さを調整することでも実現できる。配線長の調整は、配線ルートの調整（たとえば直線状やジグザグ状と、その形状の違い）で実現できる。あるいは、層間膜５４２内に設けた配線金属膜５６０ｂの幅を調整することでも実現できる。もちろん、配線長と配線幅の双方を調整することで、フローティングディフュージョン３８の面積を調整することもできる。配線長と配線幅の少なくとも一方を調整すればよく、何れを対象として調整するかは、デバイスの構成のし易さから決めるのがよい。

＜ＦＤ面積の調整概念図＞
図１５は、フローティングディフュージョン３８の面積を光学シェーディングに応じて調整する際の考え方を説明する概念図であって、センサ中心部からの距離に対する入射光とフローティングディフュージョン３８に接続する負荷配線３９（ダミー配線）をなす金属配線膜５６４の面積の関係を示す図である。

元々のフローティングディフュージョン３８にぶら下がっている容量があるため、撮像部１０の周辺部（センサ端）の感度（光学的＋電気的）を中心部と揃えるためには、ダミー配線をなす金属配線膜５６４により形成される容量の差を、より大きく付ける必要がある。ただし、レイアウト的制約がある場合には、その範囲内で行なわなければならない。

＜ＦＤ面積の調整例＞
図１６は、フローティングディフュージョン３８の面積を光学シェーディングに応じて調整する具体的事例を説明する図であって、センサそれぞれの箇所におけるフローティングディフュージョン３８に接続する金属配線膜５６４のイメージ図である。

光学的に最も感度の高い撮像部１０の中心部に対しての距離が離れるに従い、ダミー配線をなす金属配線膜５６４の面積を減らすのがよい。図では、電極面積を、４段階で設定しているが、さらに多段階とすればより好ましい。

これによって、金属配線膜５６４により形成される容量を中心部から離れるに従って小さくすることで変換効率を高くでき、逆に中心部に近づくに従って容量を大きくすることで変換効率を低くできる。よって、光学的シェーディングと逆相の補正をかける、つまり金属配線膜５６４の電極面積を光学シェーディングを相殺する方向で調整することができる。ただし、レイアウト的制限や使いたいフローティングディフュージョン３８の容量レンジなどから、補正するための面積は制限を受ける。

なお、図では、光学シェーディングに応じて、電極面積を、多段階（図では４段階）で設定する事例を示しているが、光学シェーディングを少しでも抑制できればよく、極端なケースでは、中央部側は広い電極、周辺部は狭い電極、の２段階で設定してもよい。

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、上記実施形態では、単位構成要素の信号変換特性を線形領域に設定する具体的な手法として、配線を接続してその配線幅や長さを調整して電荷蓄積部の容量を調整することや、電荷蓄積部への不純物濃度を調整する、拡散層の面積を調整する、または半導体素子のゲート長やゲート幅を調整することを示したが、検知部に入射される物理量（たとえば光量）に対して操作を加える手法でない限り、その他の手法をも採用し得る。

要するに、単位構成要素内において、その単位構成要素を構成する種々の部材に対して積極的に操作を加えることで、単位構成要素の信号変換特性を線形領域に設定するものであれば、どのような手法を採用してもよい。上記実施形態で説明した手法はその一例に過ぎないからである。

また、上記実施形態の説明では、単位構成要素内における特に画素信号生成部を構成する種々の部材に対して積極的に操作を加えることで、電荷生成部が生成した物理量（光）の変化に応じた信号電荷に対する、画素信号生成部５から出力される画素信号の信号変換能力を調整して、これによって、単位構成要素の信号変換特性を線形領域に設定する事例を説明したが、操作対象は、単位画素３内のものであれば、何れのものでもよい。

検知部に入射される物理量（たとえば光量）に対して操作を加える手法でない限り何れの操作手法も採用でき、画素信号生成部５の構成部材に限定されず、たとえば、電荷生成部３２に対して所定の操作を加えることで実現してもよい。何故なら、検知部に入射される物理量変化が同一であっても、その検知部において検知される検知情報の大きさが異なるようにすることで、単位信号生成部の変換効率が同一であっても、単位信号生成部すなわち単位構成要素のそれぞれから出力される単位信号の大きさを、ソースフォロアの線形性のある領域に設定できるからである。

本発明の一実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。 第１実施形態に係る単位画素の一構成例の回路図である。 図２に示した単位画素を駆動して画素信号を取得する手法を説明するタイミングチャートである。 図２に示した単位画素におけるフローティングディフュージョン近傍の断面構造例を示す図である。 第２実施形態に係る単位画素の一構成例の回路図である。 図５に示した単位画素におけるフローティングディフュージョン近傍の断面構造例を示す図である。 ＦＤ容量形成に寄与する電極部材（ＦＤ配線）の配線形態を調整する手法を説明する図である（通常のレイアウト例）。 ＦＤ容量形成に寄与する電極部材の配線形態を調整する手法を説明する図である（実施形態の第１例）。 ＦＤ容量形成に寄与する電極部材の配線形態を調整する手法を説明する図である（実施形態の第２例）。 ＦＤ容量形成に寄与する電極部材の配線形態を調整する手法を説明する図である（実施形態の第３例）。 増幅用トランジスタと負荷ＭＯＳトランジスタとで構成されるソースフォロワ回路と、その小信号等価回路を示す図である。 第４実施形態に係る単位画素におけるフローティングディフュージョン近傍の断面構造例を示す図である。 撮像部における中央部と周辺部（隅画素）の光量に対する出力の様子を説明する図である。 第５実施形態を適用した後における撮像部における中央部と周辺部（隅画素）の光量に対する出力の様子を説明する図である。 フローティングディフュージョンの面積を光学シェーディングに応じて調整する際の考え方を説明する概念図である。 フローティングディフュージョンの面積を光学シェーディングに応じて調整する具体的事例を説明する図である。 ＦＤ電位に対する垂直信号線における電位の関係を説明する図である。 画素におけるフローティングディフュージョン近傍の断面構造例を示す図である。 シェーディング現象を説明する図である。

符号の説明

１…固体撮像装置、５…画素信号生成部、３…単位画素、７…駆動制御部、１０…撮像部、１２…水平走査部、１４…垂直走査部、１５…垂直制御線、１６…駆動信号操作部、１８…垂直信号線、２０…カラム処理部、２２…カラム信号処理部、２７…負荷ＭＯＳトランジスタ、２８…水平信号線、２９…出力回路、３２…電荷生成部、３４…読出選択用トランジスタ、３６…リセットトランジスタ、３８…フローティングディフュージョン、３９…負荷配線、４０…垂直選択用トランジスタ、４２…増幅用トランジスタ、５３２…拡散層、５４０，５４２…層間膜、５４４…保護膜、５５０，５５２…接続孔、５６４…金属配線膜

Claims (13)

1. 受光した光に応じて信号電荷を生成する電荷生成部と、
   前記電荷生成部で生成した信号電荷に基づいて単位信号を生成する単位信号生成部と
   を単位構成要素内に含み、
   当該単位構成要素が所定の順に配された光検知のための半導体装置であって、
   前記単位信号生成部は、前記信号電荷を電気的浮遊状態で蓄積する、少なくとも一層の電荷蓄積配線層を有し、
   前記電荷蓄積配線層は、
   前記単位信号生成部内で前記単位信号を生成する半導体素子と前記電荷生成部との接続に寄与する主接続配線部と、
   前記接続に寄与しない配線部と、
   を有し、
   前記接続に寄与しない配線部により、前記単位構成要素の信号変換特性を線形領域に設定する調整容量が形成されている
   半導体装置。
2. 受光した光に応じて信号電荷を生成する電荷生成部と、
   前記電荷生成部で生成した信号電荷に基づいて単位信号を生成する単位信号生成部と
   を単位構成要素内に含み、
   当該単位構成要素が所定の順に配された光検知のための半導体装置であって、
   前記単位信号生成部は、前記信号電荷を電気的浮遊状態で蓄積する、少なくとも一層の電荷蓄積配線層を有し、
   前記電荷蓄積配線層は、
   前記単位信号生成部内で前記単位信号を生成する半導体素子と前記電荷生成部との接続に寄与する主接続配線部分と、
   前記主接続配線部分の最小線幅より線幅を太くする部分であり、前記接続を補助する追加配線部分と、
   を有し、
   前記追加配線部分により、前記単位構成要素の信号変換特性を線形領域に設定する調整容量が形成されている
   半導体装置。
3. 受光した光に応じて信号電荷を生成する電荷生成部と、
   前記電荷生成部で生成した信号電荷に基づいて単位信号を生成する単位信号生成部と
   を単位構成要素内に含み、
   当該単位構成要素が所定の順に配された光検知のための半導体装置であって、
   前記単位信号生成部は、前記信号電荷を電気的浮遊状態で蓄積する、少なくとも一層の電荷蓄積配線層を有し、
   前記電荷蓄積配線層は、
   前記単位信号生成部内で前記単位信号を生成する半導体素子と前記電荷生成部とのそれぞれの側に配置されて互いに離間する２つの主接続配線部と、
   前記２つの主接続配線部の離間距離より長い距離で配線を迂回させるように前記２つの主接続配線部の間に接続された追加配線部と、
   を有し、
   前記追加配線部により、前記単位構成要素の信号変換特性を線形領域に設定する調整容量が形成されている
   半導体装置。
4. 前記調整容量は、前記電荷蓄積配線層のパターンの一部として形成されている
   請求項１または２に記載の半導体装置。
5. 前記電荷蓄積配線層が複数の層から形成され、当該電荷蓄積配線層を複数層とすることで単一層の場合から追加された配線容量によって、前記調整容量が形成されている
   請求項１に記載の半導体装置。
6. 前記電荷蓄積配線層が複数の層から形成され、当該電荷蓄積配線層を複数層とすることで単一層の場合から追加された配線容量によって、前記調整容量が形成されている
   請求項３に記載の半導体装置。
7. 前記電荷蓄積配線層が同一階層の２つの部分に別れて配置され、当該２つの部分が、上層の他の電荷蓄積配線層を介して接続されている
   請求項６に記載の半導体装置。
8. 前記電荷蓄積配線層は、
   前記電荷生成部と前記単位信号生成部とを電気的に接続する前記主接続配線部としての配線と、
   前記調整容量の形成のために前記配線に接続され、当該配線との接続箇所以外に接続箇所がなく、回路的な接続の役割がない、前記接続に寄与しない配線部としての負荷配線と、
   を有する請求項１に記載の半導体装置。
9. 前記電荷生成部は、半導体不純物領域を含み、
   当該半導体不純物領域の不純物濃度と、前記電荷蓄積配線層の前記調整容量とが、前記単位構成要素の信号変換特性が線形領域となるように設定されている
   請求項１から８の何れか一項に記載の半導体装置。
10. 前記単位構成要素のそれぞれは、当該単位構成要素の配列内で光が入射される場所に依存して、前記調整容量の値を変えることで信号変換能力が調整されている
    請求項１から９の何れか一項に記載の半導体装置。
11. 前記単位信号生成部は信号増幅用の半導体素子を有して構成されており、
    前記半導体素子のゲート長とゲート幅の少なくとも一方の値が、前記光が入射される場所に依存して前記単位構成要素の配列内で変化している
    請求項１０に記載の半導体装置。
12. 前記単位信号生成部は、前記電荷生成部で生成された前記信号電荷を蓄積する半導体不純物領域を有して構成されており、
    前記半導体不純物領域の容量値が、前記光が入射される場所に依存して前記単位構成要素の配列内で変化している
    請求項１０に記載の半導体装置。
13. 前記半導体不純物領域の不純物濃度が、前記光が入射される場所に依存して前記単位構成要素の配列内で変化している
    請求項１２に記載の半導体装置。