TWI402596B - 具有電容補償的畫素結構 - Google Patents
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Description
本發明係有關於一種畫素結構的結構,特別是有關於畫素結構之薄膜電晶體(Thin Film Transistor,TFT)元件的佈局。
第1圖繪示的是習知畫素結構之局部示意圖。如第1圖所示,習知之畫素結構120主要包括一薄膜電晶體122、一畫素電極124、掃描線126與資料線128。薄膜電晶體122係電性連接於畫素電極124。具體而言,薄膜電晶體122包括一閘極122a、一通道區域(channel region)122b、一源極122c與一汲極122d。此薄膜電晶體122係屬於底閘極(bottom gate)之結構,且薄膜電晶體122之汲極122d係與畫素電極124電性連接。由第1圖可知,掃描線126與資料線128可將適當電壓傳輸至薄膜電晶體122,並經由薄膜電晶體122將電壓傳送至畫素電極124,以提供電壓差至液晶層。
閘極122a與汲極122d上下重疊之區域會形成閘極-汲極電容(Cgd)10。此閘極-汲極電容10之值與重疊區域之面積大小成正比。而一般在製造薄膜電晶體時,由於光罩對位精準度上的誤差或機台震動等其他因素,往往會導致汲極122d之佈局朝向前、後、左、右產生對位誤差,進而使閘極122a與汲極122d上下重疊區域之面積大小發生變化,導致閘極-汲極電容10產生改變。然而,畫素回授電壓(feed-through voltage)會隨著閘極-汲極電容10數值而改變。而畫素回授電壓的改變會使薄膜電晶體顯示裝置之顯示品質受到影響。舉例來說,當薄膜電晶體是應用來控制一個顯示裝置的像素陣列,不同電晶體之電容量不同將會導致同一階調畫面下不同區域的亮度不同,亦即導致畫面之亮度控制不如預期。
因此,如何修改薄膜電晶體的佈局,以有效地消弭電容值改變導致之顯示問題,仍為現今之課題。
有鑑於此,本發明之一主要目的是在不改變曝光程序與不限制電晶體陣列之形成過程的前提下,藉由使得閘極與汲極的重疊面積不會隨閘極光罩與汲極光罩間之對準偏差量發生變化,來確保電晶體陣列之性能。
根據本發明之一較佳實施例,本發明提供一種具有電容補償的畫素結構,包括一薄膜電晶體元件。薄膜電晶體元件包括一源極電極、一汲極電極、一半導體層與一閘極電極。源極電極包括一第一電極條,汲極電極包括一第二電極條,第二電極條本質上平行於第一電極條。半導體層設置於源極電極與汲極電極下方,且包括一通道區域,通道區域設置於第一電極條與第二電極條之間。閘極電極設置於半導體層下方,閘極電極具有一條狀本體部與至少一凸出部或至少二凹陷部。條狀本體部平行於第一電極條與第二電極條,且通道區域覆蓋條狀本體部。其中,凸出部或凹陷部使第二電極條跨越閘極電極而與閘極電極部分重疊,第二電極條之相對兩端均不與閘極電極於鉛直方向上重疊,且第二電極條與閘極電極彼此重疊之部分形成一電容。
根據本發明之另一較佳實施例,本發明另提供一種具有電容補償的畫素結構,包括一薄膜電晶體元件。薄膜電晶體元件包括一源極電極、一汲極電極、一半導體層與一閘極電極。源極電極包括一第一電極條,汲極電極包括一第二電極條,第二電極條本質上平行於第一電極條。半導體層設置於源極電極與汲極電極下方,且包括一通道區域,通道區域設置於第一電極條與第二電極條之間。閘極電極設置於半導體層下方,閘極電極具有一條狀本體部與至少一凹陷部,條狀本體部平行於第一與第二電極條,且全部之通道區域均覆蓋條狀本體部。其中,第二電極條跨越凹陷部,使第二電極條之相對兩端均與閘極電極於鉛直方向上重疊,且第二電極條與閘極電極彼此重疊之部分形成一電容。
據此,即使閘極光罩與汲極光罩間產生朝向前、後、左、右之對位偏差,汲極電極與閘極電極之重疊面積與位置仍不會改變,即閘極-汲極電容不會改變,進而提升顯示品質。
為讓本發明之上述目的、特徵、和優點能更明顯易懂,下文特舉較佳實施方式,並配合所附圖式,作詳細說明如下。然而如下之較佳實施方式與圖式係作為參考與說明用,並非用來對本發明加以限制者。
以下圖式僅是定性地顯示本發明之一些較佳實施例,除非有明文寫出相關限制條件,否則這些圖式並不限制本發明所提出之電晶體或電晶體陣列各組成單元之數量、形狀、相對角度、相對距離、相對位置等等細節。並且下述各個實施例的各種可能變化,除非有特別明文寫出必須一起成立,這些可能變化都是相互獨立,可以視需要加以混合使用。
第2圖繪示為本發明之第一較佳實施例之畫素結構局部示意圖,而第3圖繪示為第2圖中對應於A-A’剖面線之剖面示意圖。相同的元件或部位沿用相同的符號來表示。其中,本發明之圖式中僅繪示單一畫素結構之局部示意圖,而本發明實際上亦可包含複數個畫素構成之畫素陣列,且可應用於各式顯示裝置中,例如液晶顯示裝置。此外,為了清楚顯示出畫素結構之佈局圖案,第2圖之結構係以透視方式繪示,然而實際之元件結構不需侷限為透明材質。請同時參考第2圖與第3圖,本發明之畫素結構220主要包括一薄膜電晶體222、一畫素電極224、掃描線225與資料線228。更詳細地說,薄膜電晶體222包括一源極電極202、一汲極電極204、一半導體層205、一閘極電極226、第一介電層230與第二介電層232。薄膜電晶體222位於基板200上,薄膜電晶體222之汲極電極204係電性連接於畫素電極224,源極電極202係與資料線228電性連接,而閘極電極226電性連接掃描線225。
基板200可以為任意材質之基板,且較佳為透光基板,例如基板200可以為玻璃基板或壓克力基板。閘極電極226設置於基板200上方,且其位置對應於半導體層205下方。就圖案佈局觀之,閘極電極226具有一條狀本體部226a與一凸出部226b。同一列之各畫素結構220的條狀本體部226a可串接而形成掃描線225。據此,條狀本體部226a與凸出部226b之圖案均可在形成掃描線225時,藉由同樣之材料層與圖案化製程一起製作而成,無須額外增加製程。
第一介電層230之材質為電性絕緣材料,其例如是氮化矽、氧化矽或氮氧化矽,且第一介電層230可覆蓋閘極電極226,以作為閘極介電層之用。半導體層205設置於閘極電極226上方之第一介電層230上,其材質例如是非晶矽或多晶矽,其中若半導體層205選用非晶矽層,則薄膜電晶體222之通道可為未摻雜之本徵半導體層,而若半導體層205選用多晶矽層,則為了形成薄膜電晶體222之通道,部分或全部之半導體層205中可以摻雜P型摻質或N型摻質,而半導體層205被摻雜之部分即可作為一通道區域206。於本實施例中,全部之通道區域206均可覆蓋閘極電極226,且閘極電極226之條狀本體部226a與凸出部226b均被通道區域206所覆蓋。換句話說,由下而上觀之,通道區域206是完全被閘極電極226之條狀本體部226a與凸出部226b所覆蓋。為了降低半導體層205之阻抗,更可在半導體層205上方形成一歐姆接觸層234,作為半導體層205以及源極電極202與汲極電極204之間的接觸介層,以降低接觸電阻。
源極電極202與汲極電極204係設置於半導體層205與歐姆接觸層234上方,可包括任意導電材料,例如金屬材料或透明導電材料。於本實施例中,源極電極202例如可以僅包括一第一電極條216,汲極電極204例如可以僅包括一第二電極條218,而第二電極條218本質上可以平行於第一電極條216,但不限於此。第一電極條216與第二電極條218位於通道區域206之相對兩側,亦即通道區域206設置於第一電極條216與第二電極條218之間。資料線228亦設置在第一介電層230上,本質上垂直於第一電極條216,但不限於此,且資料線228係與源極電極202之第一電極條216接觸而電性連接。資料線228、源極電極202與汲極電極204均可於同樣之材料層與圖案化製程一起形成,其中源極電極202之第一電極條216會延伸至閘極電極226的上方。
第一電極條216與第二電極條218本質上均可平行於條狀本體部226a。其中,凸出部226b使得第二電極條218可跨越閘極電極226而與閘極電極226部分重疊,特別是於本實施例中,第二電極條218可以僅跨越閘極電極226之一個凸出部226b。如此一來,第二電極條218之相對兩端都不會與閘極電極226於鉛直方向上重疊,而第二電極條218與閘極電極226彼此重疊之部分形成一電容210。換言之,源極電極202與汲極電極204設置於歐姆接觸層234上,而汲極電極204係位於凸出部226b的上方,也就是位於凸出部226b上方的第一介電層230上。在此,汲極電極204之形狀例如是一長條矩形,而閘極電極226與汲極電極204上下重疊處之電容210,會產生閘極-汲極電容效應。
第二介電層232可覆蓋源極電極202、汲極電極204與資料線228,且畫素電極224可設置於第二介電層232上。第二介電層232之材質例如是氮化矽、氧化矽或氮氧化矽。畫素電極224可以透過一接觸窗208而接觸且電性連接至第二電極條218之一端,而這裡所謂之接觸窗208實際上可以是第二介電層232之開口。
由於汲極電極204會跨越閘極電極226之凸出部226b而向外延伸,凸出部226b會跨越汲極電極204之第二電極條218而向外延伸,且第二電極條218之相對兩端都不會與閘極電極226於鉛直方向上重疊,因此在製作汲極電極204的過程中,即使因光罩對位的誤差或機台的震動,造成汲極電極204與閘極電極226在縱向或橫向上有些許對位上的誤差,但電容210的面積與位置均不會改變。換言之,閘極-汲極電容之值仍可維持一固定值,進而維持畫素回授電壓之穩定,以確保薄膜電晶體顯示裝置所顯示之畫面品質。此外,由於全部之通道區域206均覆蓋閘極電極226之條狀本體部226a,因此整個通道區域206均可作為薄膜電晶體222實際作用時之通道,因此本實施例具有較佳之薄膜電晶體222佈局。
值得注意的是,第一實施例與圖式中是以矩形之凸出部226b、長條矩形之汲極電極204與長條矩形之源極電極202為例來說明,但本發明並非限制閘極電極226、汲極電極204與源極電極202之形狀。也就是說,閘極電極226、汲極電極204與源極電極202之形狀亦可以是其他形狀,例如是凸出部226b可以是圓形、多邊形等形狀,閘極電極226亦可具有凹陷部,或者汲極電極204亦可以是正方形或其他形狀。
請參考第4圖與第5圖。第4圖繪示為本發明之第二較佳實施例之畫素結構局部示意圖,而第5圖繪示為第4圖中對應於B-B’剖面線之剖面示意圖。為便於比較本實施例與第一較佳實施例的不同,本實施例與第一較佳實施例使用相同的符號標注相同的符號。如第4圖與第5圖所示,與第一較佳實施例不同之處在於,在本實施例中,半導體層205更進一步的向上方與下方延伸,因此由鉛直方向上觀看半導體層205超出第一電極條216與第二電極條218。藉由如此配置,即使第一電極條216或第二電極條218因光罩對位的誤差或機台的震動等因素產生偏移,第一電極條216或第二電極條218與下方的半導體層205所形成的重疊面積亦不會改變。由於半導體層205在此可發揮電容介電層的作用,因此此一設計亦可使閘極-汲極電容之值可維持一固定值。
請參考第6圖,第6圖繪示為本發明之第三較佳實施例之畫素結構局部示意圖。如第6圖所示,本發明之畫素結構420主要包括一薄膜電晶體422、一畫素電極424、掃描線425與資料線428。薄膜電晶體422包括一源極電極402、一汲極電極404、一閘極電極426與一半導體層405,且其中半導體層405包括通道區域406。薄膜電晶體422亦可如同前述實施例而包括第一介電層第二介電層(圖未示),源極電極402可包括第一電極條416,汲極電極404可包括第二電極條418。為了強調本實施例之特徵,各實施例之相似元件配置、材料設置與相似之均等處將不再贅述。
本實施例與第一實施例之一主要不同處在於,第二實施例之閘極電極426係具有一條狀本體部426a與兩個凸出部426b、426c,且單一第二電極條418會跨越閘極電極426之兩個凸出部426b、426c,使得第二電極條418之相對兩端也不會與閘極電極426於鉛直方向上重疊。因此,第二電極條418與閘極電極426之間可具有兩個彼此重疊之區域,而這兩個重疊區域可分別形成一電容410。因此於本實施例中,僅部分之通道區域406可覆蓋閘極電極426之條狀本體部426a與兩個凸出部426b、426c。換句話說,由下而上觀之,部分之通道區域406並未被閘極電極426所覆蓋。
本實施例與第一實施例之另一主要不同處在於,第二實施例之汲極電極404可另包括一第三電極條414,而第三電極條414可垂直於第二電極條418而設置於兩凸出部426b、426c之間。第三電極條414之一端連接至第二電極條418,且畫素電極424可透過一接觸窗408而接觸且電性連接至第三電極條414之另一端。據此,汲極電極404之第二電極條418與第三電極條414係呈T形,而第二電極條418相對兩端之電性狀況可較一致。由於第二電極條418係透過第三電極條414而電性連接至畫素電極424,本實施例之第二電極條418本身可不接觸畫素電極424,但不限於此。
由於汲極電極404可跨越閘極電極426而向外延伸,兩凸出部426b、426c也可跨越第二電極條418而向外延伸,且第二電極條418之相對兩端都不會與閘極電極426於鉛直方向上重疊,因此即使汲極電極204與閘極電極226在縱向或橫向上有些許對位上的誤差,但兩個電容410的面積與位置均不會改變。
請參考第7圖,第7圖繪示為本發明之第四較佳實施例之畫素結構局部示意圖。如第7圖所示,本發明之畫素結構520主要包括一薄膜電晶體522、一畫素電極524、掃描線525與資料線528。薄膜電晶體522包括一源極電極502、一汲極電極504、一閘極電極526與一半導體層505。其中,半導體層505包括通道區域506,源極電極502可包括第一電極條516,汲極電極504可包括第二電極條518。
本實施例與前述二實施例之一主要不同處在於,第三實施例之閘極電極526具有一條狀本體部526a與兩個凹陷部512a、512b,且第二電極條518之相對兩端分別對應於閘極電極526之兩個凹陷部512a、512b而設置。精確地說,如第7圖所示,閘極電極526之兩個凹陷部512a、512b未互相連接,且第二電極條518之相對兩端分別位於閘極電極526之兩個凹陷部512a、512b內。因此,第二電極條518與閘極電極526之重疊區域可形成一電容510。於本實施例中,全部之通道區域506均可覆蓋閘極電極526之條狀本體部526a。亦即,由下而上觀之,通道區域506完全被閘極電極526之條狀本體部526a所覆蓋。由於全部之通道區域506均覆蓋閘極電極526之條狀本體部526a,因此整個通道區域506均可作為薄膜電晶體522實際作用時之通道,因此本實施例亦具有較佳之薄膜電晶體522佈局。
本實施例與第一實施例之另一主要不同處在於,第四較佳實施例之汲極電極504另包括一第三電極條514,第三電極條514垂直於第二電極條518且對應於凹陷部512a、512b其中之一而設置,例如第7圖係對應於凹陷部512a。第三電極條514之一端連接至第二電極條518,且畫素電極524可透過一接觸窗508而電性連接至第三電極條514之另一端。據此,汲極電極504之第二電極條518與第三電極條514係呈L形,而畫素電極524可以具有更大的面積。亦即,第四較佳實施例之畫素結構520可以具有較大之開口率。
請參考第8圖,第8圖繪示為本發明之第五較佳實施例之畫素結構局部示意圖。如第8圖所示,本發明之畫素結構620主要包括一薄膜電晶體622、一畫素電極624、掃描線625與資料線628。薄膜電晶體622包括一源極電極602、一汲極電極604、一閘極電極626與一半導體層605。其中,半導體層605包括通道區域606,源極電極602可包括第一電極條616,汲極電極604可包括第二電極條618。閘極電極626具有一條狀本體部626a與兩個凹陷部612a、612b。第二電極條618與閘極電極626之重疊區域可形成電容610。
本實施例與第三實施例之一主要不同處在於,第五較佳實施例之汲極電極604另包括一第四電極條614b。第三與第四電極條614a、614b均垂直於第二電極條618,且第三電極條614a與第四電極條614b分別對應於凹陷部612a與凹陷部612b。第三電極條614a之一端與第四電極條614b之一端分別連接至第二電極條618之相對兩端,且畫素電極624透過兩個接觸窗608而分別電性連接至第三電極條614a之另一端與第四電極條614b之另一端。據此,第五較佳實施例之畫素結構620亦可具有較大之開口率,且汲極電極604與畫素電極624之間的連接會更加穩固,汲極電極604與畫素電極624之間的電性連接也會具有更好的可靠度。此外,由於全部之通道區域606均覆蓋閘極電極626,因此整個通道區域606均可作為薄膜電晶體622實際作用時之通道,因此本實施例具有較佳之薄膜電晶體622佈局。
請參考第9圖,第9圖繪示為本發明之第六較佳實施例之畫素結構局部示意圖。如第9圖所示,本發明之畫素結構720主要包括一薄膜電晶體722、一畫素電極724、掃描線725與資料線728。薄膜電晶體722包括一源極電極702、一汲極電極704、一閘極電極726與一半導體層705。其中,半導體層705包括通道區域706,源極電極702可包括第一電極條716,汲極電極704可包括第二電極條718。
本實施例與前述各實施例之一主要不同處在於,第六較佳實施例之閘極電極726僅具有一條狀本體部726a與單一凹陷部712,第二電極條718跨越凹陷部712,使第二電極條718之相對兩端均與閘極電極726於鉛直方向上重疊,且第二電極條718與閘極電極726彼此重疊之部分形成一電容710。汲極電極704另包括一第三電極條714。第三電極條714垂直於第二電極條718,且第三電極條714對應於凹陷部712。第三電極條714之一端連接至第二電極條718,且畫素電極724可透過一接觸窗708而電性連接至第三電極條714之另一端。據此,第六較佳實施例之畫素結構720亦可具有較大之開口率。此外,由於全部之通道區域706均覆蓋閘極電極726之條狀本體部726a,因此整個通道區域706均可作為薄膜電晶體722實際作用時之通道,因此本實施例具有較佳之薄膜電晶體722佈局。
綜上所述,本發明之畫素結構至少具有下列優點:一、即使汲
極電極與閘極電極在縱向或橫向上有些許對位上的誤差,本發明之閘極-汲極電容的面積與位置均不會改變,進而維持薄膜電晶體顯示裝置所顯示之畫面品質;二、資料線、源極電極與汲極電極均可於同樣之材料層與圖案化製程中一起形成,而掃描線、條狀本體部與凸出部之圖案均可一起製作而成,僅需改變佈局圖案,無須額外增加製程;三、於部分之實施例中,由於全部之通道區域均覆蓋閘極電極之條狀本體部,因此整個通道區域均可作為薄膜電晶體實際作用時之通道。
以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
10‧‧‧閘極-汲極電容
120、220、420、520、620、720‧‧‧畫素結構
122、222、422、522、622、722‧‧‧薄膜電晶體
122a‧‧‧閘極
122b、206、406、506、606、706‧‧‧通道區域
122c‧‧‧源極
122d‧‧‧汲極
124、224、424、524、624、724‧‧‧畫素電極
126、225、425、525、625、725‧‧‧掃描線
128、228、428、528、628、728‧‧‧資料線
200‧‧‧基板
202、402、502、602、702‧‧‧源極電極
204、404、504、604、74‧‧‧汲極電極
205、405、505、605、705‧‧‧半導體層
208、408、508、608、708‧‧‧接觸窗
210、410、510、610、710‧‧‧電容
216、416、516、616、716‧‧‧第一電極條
218、418、518、618、718‧‧‧第二電極條
226、426、526、626、726‧‧‧閘極電極
226a、426a、526a、626a、726a‧‧‧條狀本體部
226b、426b、426c‧‧‧凸出部
230‧‧‧第一介電層
232‧‧‧第二介電層
234‧‧‧歐姆接觸層
414、514、614a‧‧‧第三電極條
512a、512b、612a、612b、712‧‧‧凹陷部
614b‧‧‧第四電極條
第1圖繪示的是習知畫素結構之局部示意圖。
第2圖繪示為本發明之第一較佳實施例之畫素結構局部示意圖。
第3圖繪示為第2圖中對應於A-A’剖面線之剖面示意圖。
第4圖繪示為本發明之第二較佳實施例之畫素結構局部示意圖。
第5圖繪示為第4圖中對應於B-B’剖面線之剖面示意圖。
第6圖繪示為本發明之第三較佳實施例之畫素結構局部示意圖。
第7圖繪示為本發明之第四較佳實施例之畫素結構局部示意圖。
第8圖繪示為本發明之第五較佳實施例之畫素結構局部示意圖。
第9圖繪示為本發明之第六較佳實施例之畫素結構局部示意圖。
602...源極電極
604...汲極電極
605...半導體層
608...接觸窗
610...電容
612a、612b...凹陷部
614a...第三電極條
614b...第四電極條
616...第一電極條
618...第二電極條
620...畫素結構
622...薄膜電晶體
606...通道區域
624...畫素電極
625...掃描線
626...閘極電極
626a...條狀本體部
628...資料線
Claims (6)
- 一種具有電容補償的畫素結構,包括:一薄膜電晶體元件,包括:一源極電極,包括一第一電極條;一汲極電極,包括一第二電極條,該第二電極條本質上平行於該第一電極條;一半導體層,設置於該源極電極與該汲極電極下方,且包括一通道區域(channel region),該通道區域設置於該第一電極條與該第二電極條之間;以及一閘極電極,設置於該半導體層下方,該閘極電極具有一條狀本體部,以及至少二凹陷部,該條狀本體部平行於該第一電極條與該第二電極條,該通道區域覆蓋該條狀本體部,該至少二凹陷部未互相連接,且該第二電極條之相對兩端分別位於該閘極電極之該至少二凹陷部內;其中,該等凹陷部使該第二電極條跨越該閘極電極而與該閘極電極部分重疊,該第二電極條之相對兩端均不與該閘極電極於鉛直方向上重疊,且該第二電極條與該閘極電極彼此重疊之部分形成一電容。
- 如申請專利範圍第1項所述之畫素結構,另包括一資料線,該資料線本質上垂直於該第一電極條,且與該第一電極條連接。
- 如申請專利範圍第2項所述之畫素結構,另包括一畫素電極,該畫素電極電性連接至該第二電極條。
- 如申請專利範圍第3項所述之畫素結構,其中全部之該通道區域均覆蓋該閘極電極之該條狀本體部。
- 如申請專利範圍第4項所述之畫素結構,其中該汲極電極另包括一第三電極條,該第三電極條垂直於該第二電極條且對應於該等凹陷部其中之一而設置,該第三電極條之一端連接至該第二電極條,且該畫素電極透過一接觸窗而電性連接至該第三電極條之另一端。
- 如申請專利範圍第4項所述之畫素結構,其中該汲極電極另包括一第三電極條與一第四電極條,該第三與該第四電極條均垂直於該第二電極條,該第三與該第四電極條分別對應於該兩凹陷部而設置,該第三電極條之一端與該第四電極條之一端分別連接至該第二電極條,且該畫素電極透過兩個接觸窗而分別電性連接至該第三電極條之另一端與該第四電極條之另一端。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5564874B2 (ja) * | 2009-09-25 | 2014-08-06 | ソニー株式会社 | 固体撮像装置、及び電子機器 |
TWI445180B (zh) * | 2011-09-28 | 2014-07-11 | E Ink Holdings Inc | 陣列基板及使用其之顯示裝置 |
TWI498974B (zh) * | 2012-03-03 | 2015-09-01 | Chunghwa Picture Tubes Ltd | 畫素結構的製作方法及畫素結構 |
KR102130545B1 (ko) * | 2013-11-27 | 2020-07-07 | 삼성디스플레이 주식회사 | 액정 표시 장치 |
KR102412493B1 (ko) * | 2015-09-08 | 2022-06-23 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 그 제조방법 |
CN205067935U (zh) * | 2015-11-05 | 2016-03-02 | 京东方科技集团股份有限公司 | 一种阵列基板及显示装置 |
CN106024806B (zh) * | 2016-06-03 | 2021-01-15 | 京东方科技集团股份有限公司 | 薄膜晶体管结构、显示面板及其控制方法 |
CN106920529B (zh) * | 2017-05-09 | 2019-03-05 | 深圳市华星光电技术有限公司 | 像素单元及包含其的阵列基板 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW500957B (en) * | 1999-07-29 | 2002-09-01 | Ibm | Thin film transistor, liquid crystal display panel, and method of manufacturing thin film transistor |
TWI222749B (en) * | 2003-06-26 | 2004-10-21 | Chunghwa Picture Tubes Ltd | Transistor |
TWI271870B (en) * | 2005-10-24 | 2007-01-21 | Chunghwa Picture Tubes Ltd | Thin film transistor, pixel structure and repairing method thereof |
JP2009111412A (ja) * | 2008-11-28 | 2009-05-21 | Sakae Tanaka | 薄膜トランジスタ素子と表示装置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100214074B1 (ko) * | 1995-11-03 | 1999-08-02 | 김영환 | 박막트랜지스터 및 그 제조방법 |
US5808317A (en) * | 1996-07-24 | 1998-09-15 | International Business Machines Corporation | Split-gate, horizontally redundant, and self-aligned thin film transistors |
JP3036513B2 (ja) * | 1998-06-10 | 2000-04-24 | 日本電気株式会社 | 液晶表示装置 |
KR100542310B1 (ko) * | 1998-12-30 | 2006-05-09 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시소자_ |
KR100370800B1 (ko) * | 2000-06-09 | 2003-02-05 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판 제작방법 |
KR100450701B1 (ko) * | 2001-12-28 | 2004-10-01 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
WO2004063799A1 (en) * | 2002-12-03 | 2004-07-29 | Quanta Display Inc. | Method for manufacturing the thin film transistor array |
KR100904523B1 (ko) * | 2002-12-26 | 2009-06-25 | 엘지디스플레이 주식회사 | 액티브 매트릭스형 유기전계발광 소자용 박막트랜지스터 |
TWI226962B (en) | 2004-01-05 | 2005-01-21 | Au Optronics Corp | Liquid crystal display device with a capacitance-compensated structure |
JP4668280B2 (ja) * | 2005-12-15 | 2011-04-13 | シャープ株式会社 | アクティブマトリクス基板、表示装置、テレビジョン受像機 |
US20070194331A1 (en) * | 2006-02-17 | 2007-08-23 | Yeh Chang C | Liquid crystal display device and defect repairing method for the same |
US7688392B2 (en) * | 2006-04-06 | 2010-03-30 | Chunghwa Picture Tubes, Ltd. | Pixel structure including a gate having an opening and an extension line between the data line and the source |
TWI333587B (en) * | 2006-09-15 | 2010-11-21 | Chunghwa Picture Tubes Ltd | Pixel structure and repair method thereof |
JP5157319B2 (ja) * | 2007-08-28 | 2013-03-06 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
-
2009
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- 2009-11-27 US US12/626,689 patent/US8242507B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW500957B (en) * | 1999-07-29 | 2002-09-01 | Ibm | Thin film transistor, liquid crystal display panel, and method of manufacturing thin film transistor |
TWI222749B (en) * | 2003-06-26 | 2004-10-21 | Chunghwa Picture Tubes Ltd | Transistor |
TWI271870B (en) * | 2005-10-24 | 2007-01-21 | Chunghwa Picture Tubes Ltd | Thin film transistor, pixel structure and repairing method thereof |
JP2009111412A (ja) * | 2008-11-28 | 2009-05-21 | Sakae Tanaka | 薄膜トランジスタ素子と表示装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9285642B2 (en) | 2014-07-31 | 2016-03-15 | Au Optronics Corporation | Pixel array |
Also Published As
Publication number | Publication date |
---|---|
TW201113617A (en) | 2011-04-16 |
US8242507B2 (en) | 2012-08-14 |
US20110079781A1 (en) | 2011-04-07 |
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