KR101033078B1 - 스루홀 전극과 투광 기판을 포함하는 반도체 패키지 - Google Patents

스루홀 전극과 투광 기판을 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR101033078B1
KR101033078B1 KR1020097017810A KR20097017810A KR101033078B1 KR 101033078 B1 KR101033078 B1 KR 101033078B1 KR 1020097017810 A KR1020097017810 A KR 1020097017810A KR 20097017810 A KR20097017810 A KR 20097017810A KR 101033078 B1 KR101033078 B1 KR 101033078B1
Authority
KR
South Korea
Prior art keywords
electrode pad
electrode
semiconductor substrate
main surface
hole
Prior art date
Application number
KR1020097017810A
Other languages
English (en)
Other versions
KR20090104127A (ko
Inventor
아쯔꼬 가와사끼
미에 마쯔오
이꾸꼬 이노우에
마사유끼 아야베
마사히로 세끼구찌
가즈마사 다니다
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20090104127A publication Critical patent/KR20090104127A/ko
Application granted granted Critical
Publication of KR101033078B1 publication Critical patent/KR101033078B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/57—Mechanical or electrical details of cameras or camera modules specially adapted for being embedded in other devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0392—Methods of manufacturing bonding areas involving a specific sequence of method steps specifically adapted to include a probing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

반도체 기판의 제1 주면 상에 촬상 소자를 형성한다. 반도체 기판의 제2 주면 상에 외부 단자를 형성한다. 반도체 기판 내에 형성된 스루홀 내에 스루홀 전극을 형성한다. 제1 주면 내의 스루홀 전극 상에 제1 전극 패드를 형성한다. 제1 전극 패드 상에 그리고 제1 주면 상에 층간 절연막을 형성한다. 층간 절연막 상에 제2 전극 패드를 형성한다. 제2 전극 패드와 층간 절연막 상에, 제2 전극 패드의 일부를 노출시키는 개구부를 갖는 패시베이션막을 형성한다. 반도체 기판의 표면에 수직하는 방향에서 볼 때 개구부와 겹치지 않는 영역에서 제1 전극 패드와 제2 전극 패드 사이에 컨택트 플러그를 형성한다.
Figure R1020097017810
반도체 패키지, 전극 패드, 층간 절연막, 촬상 소자, 투광 기판

Description

스루홀 전극과 투광 기판을 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE INCLUDING THROUGH-HOLE ELECTRODE AND LIGHT-TRANSMITTING SUBSTRATE}
본 발명은 스루홀 전극과 투광 기판을 포함하는 반도체 패키지, 예를 들어, 카메라 모듈에 관한 것이다.
전자 기기들이 소형화됨에 따라, 이러한 전자 기기들 내에 통합되는 반도체 장치들도 소형화되어야 하며 고집적되어야 한다. 1009년대 후반에는, 웨이퍼 레벨 칩 스케일 패키지(이하, 웨이퍼 레벨 CSP라 칭함)의 실제 사용에 대한 검토를 시작하였다(예를 들어, "Nikkei Micro Devices", 1998년 4월 pp. 28, 164, 176 참조). 이 패키지에서는, 반도체 칩이 범프에 의해 기판에 연결되며, 리드 와이어를 사용하지 않는 플립-칩 방법에 의해 반도체 칩의 표면이 아래로 향한다.
반면에, 1990년대 후반 이후로는, 복수의 반도체 칩을 3차원 적층함으로써 매우 작은 크기로 될 수 있는 적층형 패키지(멀티칩 패키지)를 개발해 왔으며, 스루홀 전극을 이용하는 패키지를 제안해 왔다(예를 들어, 일본 특허공개번호 제10-223833호 참조). 광학 소자의 웨이퍼 레벨 CSP는 대략 2000년에 검토되기 시작하였다. Koyanagi 등에 의해 형성된 유리 + 부착층 + 이미지 센서 + 스루홀 전극의 구조 및 실제로 형성된 구조의 단면 사진은, "International Electron Devices Meeting 1999 Technical Digest" pp, 879 내지 882에 설명되어 있다. 또한, 미국특허번호 제6,489,675호는 스루홀 전극과 투광 기판을 포함하는 광학 소자의 단면 구조를 개시하고 있다. 어떠한 스루홀 전극에서도, 전극 패드층은 스루홀 전극의 하부에 존재하며, 전극 패드는 이방성 식각에 의해 실리콘으로 형성된 비아를 위한 스토퍼(stopper)로서 기능한다.
광학 소자의 웨이퍼 레벨 CSP를 형성할 때, 먼저 광학 소자를 웨이퍼의 형태로 형성하고, 다이 선별 테스트(die sort test)에 의해 각 칩이 양호한지 불량인지를 체크한다. 이 테스트에서는, 다이 선별 테스터의 니들(needle)이 광학 소자의 최상위층에 있는 전극 패드를 접촉하여, 이 전극 패드 상에 마크를 남긴다. 전극 패드 상의 마크의 섹션을 관찰해 보면, 전극 패드가 리세스의 형태로 크게 파인다(scoop out). 하나의 전극 패드층만 존재하고 이 전극 패드층이 다이 선별 테스트 뿐만 아니라 이방성 식각 스토퍼로서도 사용되면, 다이 선별 테스트에 의해 손상되고 얇게 된 부분은 더 이상 스토퍼로서 기능하지 못하게 되어, 이방성 식각이 전극 패드를 관통하게 된다.
이러한 문제점을 피하려면, 이방성 식각 스토퍼로서 사용되는 전극 패드 및 다이 선별 테스트에서 사용되는 전극 패드를 별도로 형성할 필요가 있다. 일본 특허 공개번호 제2007-53149호는, 층간 절연막 내에 두 개 이상의 전극 패드층이 형성되어 있는 구조를 개시하고 있고, 이 구조가 광학 소자가 아님에도 불구하고, 컨택트 플러그는 스루홀 전극을 형성할 때 최상위층의 소자 표면 전극과 이방성 식각 스토퍼로서 기능하는 내부 전극을 전기적으로 연결한다.
그러나, 이 구조는 컨택트 플러그가 내부 전극과 소자 표면 전극의 전면에 걸쳐 존재하는 매우 단단한 구조이다. 다이 선별 테스트의 니들은, 이 구조의 소자 표면 전극과 접촉하면, 이 전극이 매우 단단하기 때문에 실리콘 내로 싱크(sink)되어 소자를 파괴할 수 있다. 또한, 니들과 전극이 강력하게 부착되면, 니들이 제거될 때 실리콘 기판으로부터 전체 전극이 니들과 함께 제거될 수 있다.
본 발명의 제1 양태에 따르면, 반도체 패키지를 제공하며, 이 반도체 패키지는, 반도체 기판의 제1 주면(main surface) 상에 형성된 촬상 소자와, 반도체 기판의 제1 주면에 대향하는 제2 주면 상에 형성된 외부 단자와, 반도체 기판 내에 형성된 스루홀(through-hole) 내에 형성되어 있으며 제1 주면 상의 촬상 소자를 제2 주면 상의 외부 단자와 전기적으로 연결하는 스루홀 전극과, 반도체 기판의 제1 주면 내의 스루홀 전극 상에 형성된 제1 전극 패드와, 제1 전극 패드 상에 그리고 반도체 기판의 제1 주면 상에 형성된 층간 절연막과, 층간 절연막 상에 형성된 제2 전극 패드와, 제2 전극 패드와 층간 절연막 상에 형성되어 있으며 제2 전극 패드의 일부를 노출시키는 개구부를 갖는 패시베이션막과, 반도체 기판의 표면에 수직하는 방향에서 볼 때 개구부와 겹치지 않는 영역에서 제1 전극 패드와 제2 전극 패드 사이에 형성된 컨택트 플러그를 포함한다.
본 발명의 제2 양태에 따르면, 반도체 패키지를 제공하며, 이 반도체 패키지는, 반도체 기판의 제1 주면 상에 형성된 촬상 소자와, 반도체 기판의 제1 주면에 대향하는 제2 주면 상에 형성된 외부 단자와, 반도체 기판 내에 형성된 스루홀 내에 형성되어 있으며 제1 주면 상의 촬상 소자를 제2 주면 상의 외부 단자와 전기적으로 연결하는 스루홀 전극과, 반도체 기판의 제1 주면 내의 스루홀 전극 상에 형성된 제1 전극 패드와, 제1 전극 패드 상에 그리고 반도체 기판의 제1 주면 상에 형성된 층간 절연막과, 층간 절연막 상에 형성된 제2 전극 패드와, 반도체 기판의 표면에 수직하는 방향에서 볼 때 스루홀 전극과 겹치지 않는 영역에서 제1 전극 패드와 제2 전극 패드 사이에 형성된 컨택트 플러그를 포함한다.
본 발명의 제3 양태에 따르면, 반도체 패키지를 제공하며, 이 반도체 패키지는, 반도체 기판의 제1 주면 상에 형성된 촬상 소자와, 반도체 기판의 제1 주면에 대향하는 제2 주면 상에 형성된 외부 단자와, 반도체 기판 내에 형성된 스루홀 내에 형성되어 있으며 제1 주면 상의 촬상 소자를 제2 주면 상의 외부 단자와 전기적으로 연결하는 스루홀 전극과, 반도체 기판의 제1 주면 내의 스루홀 전극 상에 형성된 제1 전극 패드와, 제1 전극 패드 상에 그리고 반도체 기판의 제1 주면 상에 형성된 층간 절연막과, 층간 절연막 상에 형성된 제2 전극 패드와, 제2 전극 패드와 층간 절연막 상에 형성되어 있으며 제2 전극 패드의 일부를 노출시키는 개구부를 갖는 패시베이션막과, 제1 전극 패드와 제2 전극 패드 사이에 형성되어 있으며 패시베이션막과 겹쳐지는 제2 전극 패드의 일부의 바로 아래에 위치하는 컨택트 플러그를 포함한다.
도 1은 본 발명의 제1 실시예의 카메라 모듈의 구성을 도시하는 단면도이다.
도 2는 제1 실시예의 카메라 모듈의 실리콘 반도체 기판과 유리 기판을 도시 하는 확대 단면도이다.
도 3은 제1 실시예의 카메라 모듈의 스루홀 전극과 전극 패드부를 도시하는 확대 단면도이다.
도 4는 제1 실시예의 카메라 모듈의 패드 개구측에서 볼 때 스루홀 전극과 전극 패드부를 도시하는 평면도이다.
도 5는 제1 실시예의 카메라 모듈을 제조하는 방법을 도시하는 프로세스 흐름도이다.
도 6은 제1 실시예의 카메라 모듈을 제조하는 방법의 제1 단계를 도시하는 단면도이다.
도 7은 제1 실시예의 카메라 모듈을 제조하는 방법의 제2 단계를 도시하는 단면도이다.
도 8은 제1 실시예의 카메라 모듈을 제조하는 방법의 제3 단계를 도시하는 단면도이다.
도 9는 제1 실시예의 카메라 모듈을 제조하는 방법의 제4 단계를 도시하는 단면도이다.
도 10은 제1 실시예의 카메라 모듈을 제조하는 방법의 제5 단계를 도시하는 단면도이다.
도 11은 본 발명의 제2 실시예의 카메라 모듈의 스루홀 전극과 전극 패드부를 도시하는 확대 단면도이다.
도 12는 제2 실시예의 카메라 모듈의 패드 개구측에서 볼 때 스루홀 전극과 전극 패드부를 도시하는 평면도이다.
도 13은 본 발명의 제3 실시예의 카메라 모듈의 스루홀 전극과 전극 패드부를 도시하는 확대 단면도이다.
도 14는 본 발명의 일 실시예에 따라 실리콘 반도체 기판 내에 스루홀 전극을 형성하는 방법의 제1 단계를 도시하는 단면도이다.
도 15는 본 발명의 일 실시예에 따라 실리콘 반도체 기판 내에 스루홀 전극을 형성하는 방법의 제2 단계를 도시하는 단면도이다.
도 16은 본 발명의 일 실시예에 따라 실리콘 반도체 기판 내에 스루홀 전극을 형성하는 방법의 제3 단계를 도시하는 단면도이다.
도 17은 본 발명의 일 실시예에 따라 실리콘 반도체 기판 내에 스루홀 전극을 형성하는 방법의 제4 단계를 도시하는 단면도이다.
도 18은 본 발명의 일 실시예에 따라 실리콘 반도체 기판 내에 스루홀 전극을 형성하는 방법의 제5 단계를 도시하는 단면도이다.
도 19는 본 발명의 다른 일 실시예에 따라 실리콘 반도체 기판 내에 스루홀 전극을 형성하는 방법의 제1 단계를 도시하는 단면도이다.
도 20은 본 발명의 다른 일 실시예에 따라 실리콘 반도체 기판 내에 스루홀 전극을 형성하는 방법의 제2 단계를 도시하는 단면도이다.
도 21은 본 발명의 다른 일 실시예에 따라 실리콘 반도체 기판 내에 스루홀 전극을 형성하는 방법의 제3 단계를 도시하는 단면도이다.
이하에서는, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다. 카메라 모듈을 반도체 패키지의 일 예로 간주한다. 이하의 설명에서, 도면 전체에 걸쳐 동일한 참조 번호들은 동일한 부분들을 가리킨다.
[제1 실시예]
먼저, 본 발명의 제1 실시예의 카메라 모듈을 설명한다.
도 1은 제1 실시예의 카메라 모듈의 구성을 도시하는 단면도이다. 투광 기판, 예를 들어, 유리 기판(21)은 촬상 소자들(도시하지 않음)이 형성되는 실리콘 반도체 기판(촬상 소자 칩(10))의 제1 주면(main surface) 상의 부착제(31) 상에 형성된다. 적외선(IR) 차단 필터(32)는 유리 기판(21) 상의 부착제(33) 상에 형성되고, 촬상 렌즈(60)를 포함하는 렌즈 홀더(61)는 부착제(34)를 개재하여 차단 필터(32)를 덮는다. 카메라 모듈은 이러한 구성 요소들을 부착함으로써 형성된다. 또한, 외부 단자들, 예를 들어, 솔더 볼들(25)은 실리콘 반도체 기판(10)의 제2 주면 상에 형성된다. 차광 전자기 차폐부(light-shielding electromagnetic shield; 36)는 실리콘 반도체 기판(10)과 유리 기판(21) 주위에 형성된다. 차광 전자기 차폐부(36)는 부착제(35)에 의해 렌즈 홀더(61)에 부착된다. 이후, 실리콘 반도체 기판(10)은 수지 또는 세라믹으로 형성된 인쇄 회로 기판(62) 상에 솔더 볼들(25)을 개재하여 (칩-온-보드(COB)에 의해) 직접 장착된다.
이하에서는, 도 1에 도시한 실리콘 반도체 기판(10)과 유리 기판(21)의 단면 구조를 상세히 설명한다.
도 2는 카메라 모듈의 실리콘 반도체 기판(10)과 유리 기판(21)을 도시하는 확대 단면도이다. 카메라 모듈은 촬상 소자들(12)이 형성되어 있는 촬상 화소부와, 이러한 촬상 화소부로부터 출력되는 신호들을 처리하기 위한 주변 회로부를 구비한다.
카메라 모듈의 촬상 화소부는 아래와 같이 구성된다. 소자 분리 절연층들인 얕은 트렌치 분리부들(shallow trench isolation; STI(11)) 및 이러한 STI들(11)에 의해 나누어진 소자 영역들은 실리콘 반도체 기판(10)의 제1 주면 상에 배치된다. 포토다이오드와 트랜지스터를 포함하는 촬상 소자(12)는 각 소자 영역 내에 형성된다. 층간 절연막(13)은 촬상 소자들(12)이 형성되어 있는 제1 주면 상에 형성된다. 또한, 상호 접속부(14)는 층간 절연막(13) 내에 형성된다.
패시베이션막(15)은 층간 절연막(13) 상에 형성되고, 기저층(base layer; 16)은 패시베이션막(15) 상에 형성된다. 컬러 필터들(17)은 촬상 소자들(12)에 대향하도록 기저층(16) 상에 배치된다. 오버코트(18)는 컬러 필터들(17) 상에 형성되고, 마이크로렌즈들(19)은 촬상 소자들(12)(컬러 필터들(17))에 대향하도록 오버코트(18) 상에 형성된다. 중공부(hollow; 20)는 마이크로렌즈들(19) 상에 형성되고, 투광 기판(투명 기판), 예를 들어, 유리 기판(21)은 중공부(20) 상에 배치된다.
전술한 각 부분들은 예를 들어 다음에 따르는 재료들로 형성된다. STI(11)는 SiO2로 형성되고, 층간 절연막(13)은 SiO2 또는 SiN으로 형성된다. 상호 접속부(14)는 알루미늄(Al)으로 형성되고, 컬러 필터(17)는 아크릴 수지로 형성되고, 마이크로렌즈(19)는 스티렌계 수지로 형성된다.
카메라 모듈의 주변 회로부에서는, 후술하는 스루홀 전극과 전극 패드가 형성된다. 스루홀은 제1 주면에 대향하는 제2 주면으로부터 제1 주면을 향하여 실리콘 반도체 기판(10) 내에 형성된다. 절연막(22)은 스루홀의 내주면(inner circumferential surface) 상에 그리고 제2 주면 상에 형성된다. 도전층(23)은 절연막(22) 상에 형성된다. 보호막, 예를 들어, 솔더 레지스트(24)는 도전층(23) 상에 형성된다. 도전층(23) 상의 솔더 레지스트(24)는 부분적으로 개방되며, 솔더 볼(25)은 노출된 도전층(23) 상에 형성된다.
솔더 레지스트(24)는 예를 들어 페놀계 수지, 폴리이미드계 수지, 또는 아민계 수지로 형성된다. 솔더 볼(25)은 예를 들어 Sn-Pb(공융), 95Pb-Sn(고-납(high-lead), 고 용융점 솔더), 또는 Sn-Ag나 Sn-Cu나 Sn-Ag-Cu와 같이 Pb없는 솔더로 형성된다.
또한, 층간 절연막(13)은 실리콘 반도체 기판(10)의 제1 주면 상에 형성된다. 스루홀 내에 형성된 도전층(23)은 제1 주면에 도달하고, 내부 전극(제1 전극 패드; 26)은 도전층(23) 상에 형성된다. 내부 전극(26)은 주변 회로부에 형성된 주변 회로(도시하지 않음) 또는 촬상 소자(12)에 전기적으로 연결된다. 이에 따라, 스루홀 내에 형성된 스루홀 전극은 솔더 볼(25)을 촬상 소자(12)나 주변 회로와 전기적으로 연결한다.
소자 표면 전극(element surface electrode; 제2 전극 패드(27))은 층간 절연막(13)을 개재하여 내부 전극(26) 상에 형성된다. 내부 전극(26)과 소자 표면 전극(27) 사이의 층간 절연막(13) 내에는, 이러한 내부 전극과 소자 표면 전극을 전기적으로 연결하기 위한 컨택트 플러그(28)가 형성된다. 소자 표면 전극(27)은 컨택트 플러그(28)와 내부 전극(26)을 통해 전압을 인가하거나 신호를 판독하는 데 사용된다. 특히 다이 선별 테스트를 수행하는 경우, 니들은 소자 표면 전극(27)과 접촉하게 된다.
패시베이션막(15)은 소자 표면 전극(27) 상에 형성된다. 기저층(16)은 패시베이션막(15) 상에 형성되고, 오버코트(18)는 기저층(16) 상에 형성된다. 또한, 스티렌계 수지층(29)은 오버코트(18) 상에 형성된다. 패드 개구부(30)는 소자 표면 전극(27) 상에 형성된 패시베이션막(15), 기저층(16), 오버코트(18) 및 스티렌계 수지층(29)을 관통하여 형성된다.
유리 기판(21)은 소자 표면 전극(27)과 스티렌계 수지층(29) 상의 부착제(31) 상에 형성된다. 부착제(31)는 패터닝되며 촬상 소자들(12)(마이크로렌즈들(19)) 상에 형성되지 않는다는 점에 주목한다.
전술한 바와 같은 구조에서, 전술한 컨택트 플러그(28)는, 컨택트 플러그(28)가 실리콘 반도체 기판(10)의 표면에 수직하는 방향으로 패드 개구부(30)나 스루홀 전극과 겹치지 않는 위치에 형성된다.
다음으로, 제1 실시예의 카메라 모듈의 스루홀 전극과 전극 패드부를 상세히 설명한다. 도 3은 카메라 모듈의 스루홀 전극과 전극 패드부를 도시하는 확대 단면도이다. 도 4는 카메라 모듈의 패드 개구측에서 볼 때 스루홀 전극과 전극 패드부를 도시하는 평면도이다. 도 3과 도 4는 층간 절연막(13) 상에 형성된 패시베이 션막(15)까지의 구조를 도시하고 있으며 패시베이션막(15) 상에 형성된 어떠한 부재도 도시하지 않는다는 점에 주목한다.
스루홀은 제2 주면으로부터 제1 주면을 향하여 실리콘 반도체 기판(10) 내에 형성된다. 실리콘 반도체 기판(10)을 도전층(23)으로부터 절연시키기 위한 절연막(22)은 스루홀의 표면 상에 형성된다.
이하에서는, 스루홀 전극을 형성하는 방법을 간략하게 설명한다. 먼저, 실리콘 반도체 기판(10) 내에 스루홀을 형성하고, 이 스루홀 내에 절연막(22)을 형성한다. 이후, 내부 전극(26)과 실리콘 반도체 기판(10) 사이에 존재하는 절연막과, 절연막(22)을 동시에 처리한다. 이에 따라, 절연막으로 된 플래토(plateau)가 존재한다. 참조 번호 40은 실리콘 반도체 기판(10)을 처리함으로써 층간 절연막(13)의 측면 상에 형성된 처리 홀(스루홀)을 가리키고, 참조 번호 41은 절연막(22)을 처리함으로써 형성된 처리 홀을 가리킨다. 이 경우, 도 3과 도 4에 도시한 바와 같이, 처리 홀(41)은 처리 홀(40) 내에 반드시 존재하며, 처리 홀(40)은 패드 개구부(30) 내에 반드시 존재한다.
도 4에 도시한 바와 같이, 컨택트 플러그들(28)은 패드 개구부(30)를 제외한 소자 표면 전극(27)의 영역과 내부 전극(26) 사이에 형성된다. 다시 말하면, 컨택트 플러그들(28)은 소자 표면 전극(27)과 내부 전극(26) 사이의 일부에 형성되며, 이 일부는 실리콘 반도체 기판(10)의 표면에 수직하는 방향에서 볼 때 패드 개구부(30)와 겹치지 않는다. 또한, 컨택트 플러그들(28)은 소자 표면 전극(27)과 내부 전극(26) 사이의 일부에 형성되며, 이 일부는 실리콘 반도체 기판(10)의 표면에 수직하는 방향에서 볼 때 스루홀(스루홀 전극; 40)과 겹치지 않는다.
스루홀 전극의 도전층(23)은, 실리콘 반도체 기판(10)을 대면하는 내부 전극(26)의 표면으로부터 절연막(13)의 일부, 절연막(22)의 표면, 실리콘 반도체 기판(10)의 제2 주면으로 연장된다. 솔더 레지스트(24)는 도전층(23) 상에 존재하며 부분적으로 개방되고, 솔더 볼(도시하지 않음; 25)은 도전층(23)에 연결되도록 이러한 개구부 내에 형성된다.
전술한 구조를 갖는 제1 실시예에서, 다이 선별 테스트 동안 니들이 소자 표면 전극(제2 전극 패드; 27)과 접촉하고 소자 표면 전극(27)이 긁히고 얇게 되거나 파괴되더라도, 즉, 소자 표면 전극(27)이 손상되더라도, 내부 전극(26)은 실리콘 반도체 기판(10) 내에 형성된 스루홀의 하부에 있는 절연막을 제거하는 단계의 이방성 식각시 식각 스토퍼로서 이용될 수 있다. 이것은 이방성 식각의 식각액이 내부 전극(전극 패드; 26)을 관통하는 문제점을 방지할 수 있게 한다.
또한, 컨택트 플러그들(28)이 내부 전극(26)과 소자 표면 전극(27) 사이의 모든 부분에 걸쳐 존재하면, 다이 선별 테스트 동안 니들이 소자 표면 전극(27)과 접촉하는 경우, 소자 표면 전극(27)이나 내부 전극(26)의 일부가 실리콘 반도체 기판(10) 내부로 들어가 카메라 모듈을 파괴할 수 있으며 그 이유는 이러한 전극들 사이의 부분이 매우 단단하기 때문이다. 게다가, 니들이 소자 표면 전극(27)과 내부 전극(26)에 강력하게 부착되면, 니들이 분리될 때 이러한 전극들이 실리콘 반도체 기판(10)으로부터 제거될 수 있다. 제1 실시예에서, 컨택트 플러그들(28)은 내부 전극(26)과 소자 표면 전극(27) 사이의 모든 부분에 형성되지 않지만, 패드 개 구부 위에서 볼 때 패드 개구부(30)나 스루홀 전극을 제외하고 내부 전극(26)과 소자 표면 전극(27) 사이에 배치되며, 이에 따라 이러한 전극들 사이의 부분이 매우 단단해지지 않게 된다. 이에 따라, 전술한 문제점들, 즉, 소자 표면 전극(27)이나 내부 전극(26)의 일부가 실리콘 반도체 기판(10)의 내부로 들어가 카메라 모듈을 파괴하는 문제점, 니들이 분리될 때 소자 표면 전극(27)과 내부 전극(26)이 실리콘 반도체 기판(10)으로부터 제거되는 문제점을 저감시킬 수 있다.
본 실시예에서는 두 개의 전극 패드(내부 전극(26)과 소자 표면 전극(27))가 형성되지만, 적어도 두 개의 전극 패드만 형성하면 된다는 점에 주목한다. 예를 들어, 내부 전극(26)과 소자 표면 전극(27) 사이의 층간 절연막(13)에 하나의 전극 패드 또는 복수의 전극 패드를 배치할 수도 있다. 또한, 층간 절연막(13)에 상호 접속부(14)가 세 개의 층으로 형성된다는 점에 주목한다.
소자 표면 전극(27) 상의 패드 개구부(30)에서, 패시베이션막(15)의 개구측 에지의 위치는 기저층(16), 오버코트(18), 스티렌계 수지층(29)의 개구측 에지들의 위치들과는 다르며, 이에 따라 단차를 형성하게 된다. 그러나, 이러한 개구측 에지들의 위치들은 정렬될 수도 있다. 오버코트(18)와 스티렌계 수지층(29)의 개구측 에지들은 단차를 가질 수도 있고 갖지 않을 수도 있다. 게다가, 패드 개구부(30)는, 소자 표면 전극(27) 상에 패시베이션막(15), 기저층(16), 오버코트(18), 스티렌계 수지층(29)을 관통하여 형성된다. 그러나, 이러한 막들을 관통하여 형성된 패드 개구부가 존재하지 않는 구조를 이용할 수도 있다.
이하에서는 본 발명의 제1 실시예의 카메라 모듈을 제조하는 방법을 상세히 설명한다. 도 5는 제1 실시예의 카메라 모듈을 제조하는 방법을 도시하는 프로세스 흐름도이다. 도 6 내지 도 10은 카메라 모듈의 전극 패드들을 포함하는 칩의 일부의 단면 구조를 도시하며, 전체 웨이퍼 표면의 처리를 나타낸다.
먼저, 도 6에 도시한 바와 같이, 실리콘 반도체 기판(10)(웨이퍼) 상에 고체 촬상 소자를 형성한다(단계 S1). 즉, 포토다이오드와 트랜지스터를 각각 포함하는 촬상 소자들(12)이 실리콘 반도체 기판(10) 상에 형성된다. 또한, 내부 전극(26), 층간 절연막(13), 소자 표면 전극(27), 컬러 필터(17), 마이크로렌즈(19)가 실리콘 반도체 기판(10) 상에 형성된다. 후속하여, 촬상 소자들(12)을 포함하는 각 칩에 대하여 다이 선별 테스트를 수행하고, 이에 따라 칩이 정상 동작하는지 여부를 체크한다(단계 S2). 다이 선별 테스트에서, 테스터의 니들은 소자 표면 전극(27)과 접촉한다.
이후, 스핀 코팅이나 라미네이션에 의해 실리콘 반도체 기판(10)의 제1 주면(소자 형성면) 상에 부착제(31)를 형성한다. 부착제(31)는. 부착 기능에 더하여, 리소그래피에 의한 패터닝을 허용하는 기능과, 패터닝된 형상을 유지하는 기능을 갖는다. 실리콘 반도체 기판(10) 상에 형성된 부착제(31)는, 촬상 소자들(12)이 노출되도록 리소그래피에 의해 패터닝되고, 즉, 촬상 소자들(12) 상에 형성되지 않는다(단계 S3). 이후, 부착제(31)를 갖는 실리콘 반도체 기판(10)을 유리 기판(21)에 부착한다(단계 S4).
이어서 백 그라인딩(back grinding) 등에 의해 제2 주면을 스크레이핑(scrape)함으로써 실리콘 반도체 기판(10)을 박막화한다(단계 S5; 도 7). 백 그 라인딩된 실리콘 표면 상에는 줄무늬(streak)가 존재하며, 표면 거칠기는 수 ㎛ 내지 10㎛에 이른다. 프로세스가 후속 단계에서 리소그래피 및 RIE로 직접 진행되면, 리소그래피 에러 또는 RIE 에러가 발생할 수 있다. 따라서, 화학적 기계적 연마(CMP) 또는 습식 식각에 의해 제2 주면을 평탄화하는 것이 바람직하다.
또한, 실리콘 반도체 기판(10)의 두께 변동은 평균값±5㎛의 범위 내에 있어야 한다. 실리콘 반도체 기판의 두께가 평면에서 가변되면, 다음 RIE 단계에서, 실리콘이 두꺼운 부분에서는 식각이 충분하지 못하게 되며 실리콘이 얇은 부분에서는 노칭(notching)이라 불리는 스쿠프(scoop)가 형성된다.
이어서, 실리콘 반도체 기판(10)의 제2 주면을 레지스트로 피복하고, 실리콘 반도체 기판(10)의 제1 주면에 있는 패드 개구부(30)에 대향하는 위치에 홀을 리소그래피에 의해 형성한다(단계 S6). 이 단계에서는, 제2 주면에 있는 개구부를 제1 주면 상의 정렬 마크(도시하지 않음)와 정렬시키기 위해 양측 정렬기(double-side aligner) 또는 양측 스테퍼(double-side stepper)와 같은 수단을 사용해야 한다. 후속하여, 패터닝된 레지스트를 마스크로서 이용함으로써 스루홀을 형성한다(단계 S7)(도 8).
먼저, 실리콘 반도체 기판(10)의 실리콘만을 RI에 의해 식각한다. 촬상 소자(12)와 트랜지스터를 형성하는 실리콘 장치 프로세스는 일반적으로 웰(well) 형성, STI 형성, 소스/드레인 형성, 게이트/전극 형성, 상호 접속부 형성의 순서로 진행된다. STI 형성에 있어서, 소정의 크기를 초과하는 실리콘 힐(silicon hill)이나 소정의 크기를 초과하는 얕은 트렌치는 다음과 같은 이유로 인해 형성하지 않 는 것이 바람직하다. CMP 동안 대형 실리콘 힐이 존재하면, CMP 잔여물이 실리콘 힐 상에 생성될 수 있다. 대형의 얕은 트렌치가 존재하면, 트렌치에 과연마(over-polishing)가 발생할 수 있다. 어느 경우든, 후속하는 리소그래피 단계에서 오정렬(misalignment)이 발생할 수 있고, 또는 상위층에서의 금속 상호 접속부의 단절이 발생할 수 있다. 따라서, 일반적으로 전극 패드와 같은 대형 패턴이 형성되는 실리콘 반도체 기판의 일부에 더미 STI를 형성한다.
그러나, 스루홀 전극을 형성할 때, 전극 패드 아래에는 어떠한 STI도 형성하지 않는 것이 중요하다. 이것은 실리콘의 RIE의 가스 유형이 절연막의 RIE의 가스 유형과 다르기 때문이다. 즉, 실리콘의 RIE 동안 실리콘에 절연막 패턴이 존재하면, 이 부분에 식각 에러가 발생하여 프로그(frog) 형상의 식각 잔여물을 형성할 수 있다. STI의 CMP 동안 전극 패드 아래에 CMP 잔여물이 불가피하게 생성되면, 잔여물이 생성되는 부분에 홀을 리소그래피에 의해 형성하고, 잔여물이 습식 식각 등에 의해 부분적으로 식각된 후 CMP를 수행할 필요가 있으며, 이에 따라 CMP 잔여물을 제거할 수 있다.
또한, RIE에 의해 실리콘 반도체 기판에 형성된 스루홀의 형상은 제2 주면에 있는 개구부로부터 내측으로 점진적으로 좁아지는 테이퍼 형상이 바람직하다. 노칭 또는 보잉(bowing)에 의해 역 테이퍼(inverse taper)가 형성되면, CVD에 의한 절연막의 형성 또는 스퍼터링에 의한 금속 시드층의 형성시 에러가 발생할 수 있다.
실리콘 반도체 기판(10)에 직접 접하는 층간 절연막(13)의 층, 또는 실리콘 반도체 기판 상에 형성된 게이트 절연막은, 실리콘의 RIE 시 스토퍼로서 기능한다. 후속하여, 애싱 및 습식 식각에 의해 레지스트를 제거한다(단계 S8). 실리콘 RIE 또는 레지스트 제거 후에는 HF계 습식 세정을 수행함으로써 RIE 잔여물을 제거하는 것이 바람직하다.
이어서, 화학적 기상 증착(CVD) 등에 의해 제2 주면 전체 상에 SiO2, SiON, 또는 SiN으로 된 절연막(22)을 형성한다(단계 S9)(도 8).
레지스트를 다시 도포하고, 실리콘 반도체 기판 내의 스루홀의 하부에만 홀을 형성하며(단계 S10), 레지스트를 마스크로서 이용함으로써 절연막(22)의 RIE를 수행한다(단계 S11). 이러한 절연막(22)의 RIE에서는, 기형성된 CVD 절연막, 및 실리콘 장치 프로세스에 의해 실리콘 반도체 기판(10)과 내부 전극(26) 사이에 형성된 모든 절연막들을 식각한다. 이 단계에서, 내부 전극(26)은 절연막의 RIE 동안 스토퍼로서 기능한다.
후속하여, 애싱 및 습식 세정에 의해 레지스트를 제거한다(단계 S12). 내부 전극(26)의 표면이 약 수 nm 내지 수십 nm만큼 산화될 수 있기 때문에 그 표면을 알칼리계 습식 식각에 의해 약간 식각하는 것이 바람직하다는 점에 주목한다.
스퍼터링에 의해 내부 전극(26)과 절연막(22) 상에 금속 시드층을 형성한다(단계 S13). 이 스퍼터링 프로세스에서는, 내부 전극(26)의 표면 상에 있는 산화층을 역 스퍼터링에 의해 먼저 제거하는 것이 바람직하다. 후속하여, Ti나 Cu와 같은 금속 시드를 스퍼터링한다. 내부 전극(26)의 표면 상의 부식을 방지하기 위 해, 절연막(22)의 RIE와 금속 시드의 스퍼터링 사이의 시간은 3시간 이하가 바람직하며 길어도 24시간 이하라는 점에 주목한다.
이어서, 레지스트는, 전극 패터닝을 위해 제2 주면 상에 도포되고, 어떠한 전극도 형성되지 않는 부분에만 남도록 리소그래피에 의해 패터닝된다(단계 S14). 전기도금 등에 의해 금속 시드층을 도금(plate)하고, 스루홀 전극과 상호 접속부를 형성한다(단계 S15). 이후, 습식 식각 등에 의해 레지스트를 제거한다(단계 S16). 후속하여, 예를 들어 습식 식각에 의해 금속 시드를 식각하고, 이에 따라 스루홀 전극과 상호 접속부를 위한 영역을 제외한 영역에 절연막(22)을 노출시킨다(단계 S17)(도 9). 넌마스킹(non-masking) 전기도금을 먼저 수행한 후 리소그래피 및 식각에 의해 스루홀 전극과 상호 접속부를 형성할 수도 있다는 점에 주목한다. 그러나, 이 방법이 사용되면, 사용되는 도금액의 양이 증가되어야 하고, 이는 프로세스에 고 비용을 들게 한다.
이어서, 예를 들어 스핀 코팅에 의해 제2 주면 전체 상에 솔더 레지스트(24)를 형성한다. 솔더 볼(25)이 장착되는 영역에서만 리소그래피에 의해 홀을 솔더 레지스트(24)에 형성한다(단계 S18). 이후, 도통 체크를 수행하고(단계 S19), 솔더 레지스트(24)의 홀 내의 도전층(23) 상에 솔더 볼(25)을 장착한다(단계 S20)(도 10).
마지막으로, 다이싱에 의해 실리콘 반도체 기판(10)을 분리하고(단계 S21), 픽업(단계 S22), 렌즈 장착(단계 S23), 이미지 체크(렌즈 조절)(단계 S4)를 수행한다. 이후, 이것을 패킹함으로써 카메라 모듈의 제작을 완료한다(단계 S25).
본 발명의 실시예에서는, 유리 기판을 투광 기판으로서 사용하고, 다양한 레지스트들을 경화하거나 CVD를 수행할 때 기판에 100℃ 내지 200℃의 온도를 가한다. 실리콘과 유리의 열팽창 계수들이 서로 다르면, 실리콘 반도체 기판(10)은 파괴되거나 균열된다. 이에 따라, 실리콘의 열팽창 계수와 거의 동일한 열팽창 계수를 갖는 유리를 사용할 필요가 있다. 또한, 실리콘의 열팽창 계수와 거의 동일한 열팽창 계수를 갖는 유리는 일반적으로 고 저항을 갖는 절연체이다. 그러나, 처리되고 있는 샘플은, RIE 장치, 애셔(asher) 장치, 스퍼터링 장치 등에서 기계적 처크가 아닌 정전 처크에 의해 유지된다. 이 경우, 정전 처크에 의해 유리 기판을 유지할 수 없다. 이러한 문제점을 회피하기 위해, 유리 표면 상에 도전막 또는 판을 부착해야 하며, 또는 유리 표면을 도전성 액체로 스핀 코팅해야 한다.
전술한 바와 같은 제1 실시예에서, 다이 선별 테스트 동안 니들이 소자 표면 전극(제2 전극 패드; 27)과 접촉하여 이 전극을 손상시키더라도, 내부 전극(26)을, 실리콘 반도체 기판(10)에 형성된 스루홀의 하부의 절연막을 제거하기 위한 이방성 식각시 식각 스토퍼로서 이용할 수 있다. 따라서, 이방성 식각의 식각액이 내부 전극(26)을 관통하여 층간 절연막(13)을 부식시키는 문제점을 방지할 수 있다.
또한, 제1 실시예에서, 컨택트 플러그들(28)은, 내부 전극(26)과 소자 표면 전극(27) 사이의 모든 부분에 걸쳐 형성되지 않고, 실리콘 반도체 기판(10)의 표면에 수직하는 방향으로 볼 때 패드 개구부(30)나 스루홀 전극과 겹치지 않는 영역에서 내부 전극(26)과 소자 표면 전극(27) 사이에 배치된다. 이에 따라, 이러한 전극들 사이의 부분이 그다지 단단해지지 않게 된다. 이것은, 소자 표면 전극(27)이 나 내부 전극(26)의 일부가 실리콘 반도체 기판(10)의 내부로 들어가 카메라 모듈을 파괴하는 문제점, 및 니들이 분리될 때 소자 표면 전극(27)이나 내부 전극(26)이 실리콘 반도체 기판(10)으로부터 제거되는 문제점을 저감시킬 수 있게 한다.
[제2 실시예]
이하에서는 본 발명의 제2 실시예의 카메라 모듈을 설명한다. 전술한 제1 실시예에서와 같이 동일한 참조 번호들은 동일한 부분들을 가리키며, 이에 따라 반복되는 설명은 생략한다.
도 11은 제2 실시예의 카메라 모듈의 스루홀 전극과 전극 패드부를 도시하는 확대 단면도이다. 도 12는 카메라 모듈의 패드 개구측에서 볼 때 스루홀 전극과 전극 패드부를 도시하는 평면도이다. 도 11과 도 12는 층간 절연막(13) 상에 형성된 패시베이션막(15)까지의 구조를 도시하며 패시베이션막(15) 상에 형성된 어떠한 부재도 도시하지 않는다는 점에 주목한다.
도 12에 도시한 바와 같은 제2 실시예에서, 실리콘 반도체 기판(10)에 있는 처리된 홀(50)의 형상 및 절연막(22)에 있는 처리된 홀(51)의 형상은 정사각형이다. 나머지 구성 및 효과는 전술한 제1 실시예의 구성 및 효과와 동일하다.
[제3 실시예]
이하에서는 본 발명의 제3 실시예의 카메라 모듈을 설명한다. 전술한 제1 실시예에서와 같이 동일한 참조 번호들은 동일한 부분들을 가리키며, 이에 따라 반복되는 설명은 생략한다. 도 13은 제3 실시예의 카메라 모듈의 스루홀 전극과 전극 패드부를 도시하는 확대 단면도이다.
도 13에 도시한 바와 같은 제3 실시예에서, 중간 전극(제3 전극 패드; 42)은 내부 전극(26)과 소자 표면 전극(27) 사이의 층간 절연막(13)에 형성된다. 즉, 제3 실시예는 층간 절연막(13)에 형성된 전극층들의 개수가 3인 구조를 갖고, 이렇게 세 개의 층으로 된 전극 패드들은 전극 패드 영역에 배치된다.
이러한 구조를 갖는 제3 실시예에서, 다이 선별 테스트 동안 니들이 소자 표면 전극(27)과 접촉하여 전극을 손상시키더라도, 니들에 의한 이러한 손상은, 중간 전극(42)이 소자 표면 전극(27) 아래에 형성되어 있기 때문에, 중간 전극(42) 아래의 내부 전극(26)에 도달하지 않으며, 이에 따라 내부 전극(26)을 식각 스토퍼로서 이용할 수 있다. 나머지 구성 및 효과는 전술한 제1 실시예의 구성 및 효과와 동일하다.
본 발명의 실시예의 전극 패드 구조를 이용함으로써, 높은 RIE 스토퍼 기능성(high RIE stoppability)과 높은 다이 선별 테스트 기능성(high die sort testability)을 갖는 반도체 패키지를 구현할 수 있다. 또한, 스루홀 전극 폭은 수십 ㎛만큼 넓은 반면, 층간 절연막(13)의 두께는 수 ㎛만큼 작다. 따라서, 부착제(31)와 직접 접하는 전극 패드부가 휘어질 수 있다. 이 경우, 컨택트 플러그들(28)은, 부착제(31)와 접하는 전극 패드 바로 아래에 존재하면, 굽힘력이 가해지는 경우 파괴될 수 있다. 본 발명의 실시예는 전극 패드의 휘어짐으로 인해 야기되는 이러한 문제점을 회피한다.
전술한 실시예에서, 스루홀의 하부에 있는 절연막은 실리콘 반도체 기판 내에 스루홀 전극을 형성하는 단계에서 레지스트 패턴을 사용함으로써 식각된다는 점 에 주목한다. 그러나, 스루홀의 하부에 있는 절연막은 어떠한 레지스트 패턴도 사용하지 않고 넌마스킹 이방성 식각에 의해 식각될 수도 있다. 이하에서는 이러한 단계들의 상세를 설명한다.
도 14 내지 도 18은 전술한 실시예에서 설명한 실리콘 반도체 기판에 스루홀 전극을 형성하는 단계들을 도시하는 단면도이다. 도 14 내지 도 18에서, 실리콘 반도체 기판(10)의 상부면이 제2 주면이고 실리콘 반도체 기판(10)의 하부면이 제1 주면이라는 점에 주목한다. 도 14에 도시한 바와 같이, 실리콘 반도체 기판(10)에 스루홀(43)을 형성한다. 후속하여, 도 15에 도시한 바와 같이, 스루홀(43) 내에 그리고 제2 주면 상에 절연막(22)을 형성한다.
이후, 도 16에 도시한 바와 같이 절연막(22)을 레지스트(44)로 피복하고, 도 17에 도시한 바와 같이 포토리소그래피에 의해 레지스트(44)를 패터닝한다. 도 18에 도시한 바와 같이, 레지스트(44)를 이용하여 스루홀의 하부에 있는 절연막들(22, 13)을 식각한다. 이후, 레지스트(44)를 제거하고, 스루홀의 하부에 있는 내부 전극(26) 상에 그리고 절연막(22) 상에 도전층(23)을 형성한다.
전술한 바와 같이, 스루홀의 하부에 있는 절연막을, 어떠한 레지스트도 이용하지 않고 이방성 식각에 의해 식각할 수도 있다. 도 19 내지 도 21은 실리콘 반도체 기판(10)에 스루홀 전극을 형성하는 단계들을 도시하는 단면도이다.
도 19에 도시한 바와 같이, 실리콘 반도체 기판(10)에 스루홀(43)을 형성한다. 이 단계에서, 제1 주면 상에 있는 절연막(13)도 식각한다. 후속하여, 도 20에 도시한 바와 같이, 스루홀(43) 내에 그리고 제2 주면 상에 절연막(22)을 형성한 다. 이후, 스루홀의 하부의 내부 전극(26) 상의 절연막(22)을 이방성 식각에 의해 제거한다. 이어서, 스루홀의 하부의 내부 전극(26) 상에 그리고 절연막(22) 상에 도전층(23)을 형성한다.
본 발명의 실시예는, 반도체 기판에 스루홀 전극을 형성할 때 양호한 스토퍼로서 기능하는 전극 패드들을 구비하는 반도체 패키지를 제공할 수 있으며, 다이 선별 테스트와 같이 테스트 단계에서 고품질 테스트를 수행할 수 있게 한다.
또한, 전술한 실시예들은 개별적으로 실시될 수 있을 뿐만 아니라 적절히 조합되어 실시될 수도 있다. 또한, 전술한 실시예들은 다양한 단계에서의 발명들을 포함한다. 따라서, 실시예들에 개시된 복수의 구성 요소를 적절히 조합함으로써 다양한 단계에서의 발명들을 추출할 수도 있다.
당업자에게는 추가 이점 및 수정이 용이하다. 따라서, 본 발명의 양태는 본 명세서에서 설명하고 도시한 특정 상세 및 대표적 실시예들로 한정되지 않는다. 이에 따라, 청구범위 및 이러한 청구범위의 균등 범위에 의해 규정되는 바와 같이 본 발명의 사상이나 범위로부터 벗어나지 않고서 다양한 수정을 행할 수 있다.

Claims (18)

  1. 반도체 패키지로서,
    반도체 기판의 제1 주면(main surface) 상에 형성된 촬상 소자와,
    상기 반도체 기판의 제1 주면에 대향하는 제2 주면 상에 형성된 외부 단자와,
    상기 반도체 기판 내에 형성된 스루홀(through-hole) 내에 형성되어 있으며, 상기 제1 주면 상의 상기 촬상 소자를 상기 제2 주면 상의 상기 외부 단자와 전기적으로 연결하는 스루홀 전극과,
    상기 반도체 기판의 상기 제1 주면 내의 상기 스루홀 전극 상에 형성된 제1 전극 패드와,
    상기 제1 전극 패드 상에 그리고 상기 반도체 기판의 상기 제1 주면 상에 형성된 층간 절연막과,
    상기 층간 절연막 상에 형성된 제2 전극 패드와,
    상기 제2 전극 패드와 상기 층간 절연막 상에 형성되어 있으며, 상기 제2 전극 패드의 일부를 노출시키는 개구부를 갖는 패시베이션막과,
    상기 반도체 기판의 표면에 수직하는 방향에서 볼 때 상기 개구부와 겹치지 않는 영역에서 상기 제1 전극 패드와 상기 제2 전극 패드 사이에 형성된 컨택트 플러그
    를 포함하는, 반도체 패키지.
  2. 제1항에 있어서,
    상기 컨택트 플러그는 상기 제1 전극 패드와 상기 제2 전극 패드를 전기적으로 연결하는, 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 전극 패드와 상기 제2 전극 패드 사이의 상기 층간 절연막 내에 형성된 제3 전극 패드를 더 포함하는, 반도체 패키지.
  4. 제1항에 있어서,
    상기 촬상 소자에 대향하여 형성된 컬러 필터와,
    상기 촬상 소자에 대향하도록 상기 컬러 필터 상에 형성된 마이크로렌즈
    를 더 포함하는, 반도체 패키지.
  5. 제4항에 있어서,
    상기 제2 전극 패드 상에 형성되어 있으며, 상기 마이크로렌즈를 노출시키는 개구부를 갖는 부착제와,
    상기 부착제 상에 형성된 투광 기판
    을 더 포함하는, 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 전극 패드는 상기 반도체 기판 내에 상기 스루홀 전극을 형성할 때 상기 층간 절연막의 식각을 방지하는 스토퍼 막(stopper film)이며,
    상기 제2 전극 패드는 다이 선별 테스트(die sort test)에서 니들(needle)과 접촉하게 되는 전극 패드인, 반도체 패키지.
  7. 반도체 패키지로서,
    반도체 기판의 제1 주면 상에 형성된 촬상 소자와,
    상기 반도체 기판의 상기 제1 주면에 대향하는 제2 주면 상에 형성된 외부 단자와,
    상기 반도체 기판 내에 형성된 스루홀 내에 형성되어 있으며, 상기 제1 주면 상의 상기 촬상 소자를 상기 제2 주면 상의 상기 외부 단자와 전기적으로 연결하는 스루홀 전극과,
    상기 반도체 기판의 상기 제1 주면 내의 상기 스루홀 전극 상에 형성된 제1 전극 패드와,
    상기 제1 전극 패드 상에 그리고 상기 반도체 기판의 상기 제1 주면 상에 형성된 층간 절연막과,
    상기 층간 절연막 상에 형성된 제2 전극 패드와,
    상기 반도체 기판의 표면에 수직하는 방향에서 볼 때 상기 스루홀 전극과 겹치지 않는 영역에서 상기 제1 전극 패드와 상기 제2 전극 패드 사이에 형성된 컨택 트 플러그
    를 포함하는, 반도체 패키지.
  8. 제7항에 있어서,
    상기 컨택트 플러그는 상기 제1 전극 패드와 상기 제2 전극 패드를 전기적으로 연결하는, 반도체 패키지.
  9. 제7항에 있어서,
    상기 제1 전극 패드와 상기 제2 전극 패드 사이의 층간 절연막 내에 형성된 제3 전극 패드를 더 포함하는, 반도체 패키지.
  10. 제7항에 있어서,
    상기 촬상 소자에 대향하여 형성된 컬러 필터와,
    상기 촬상 소자에 대향하도록 상기 컬러 필터 상에 형성된 마이크로렌즈
    를 더 포함하는, 반도체 패키지.
  11. 제10항에 있어서,
    상기 제2 전극 패드 상에 형성되어 있으며, 상기 마이크로렌즈를 노출시키는 개구부를 갖는 부착제와,
    상기 부착제 상에 형성된 투광 기판
    을 더 포함하는, 반도체 패키지.
  12. 제7항에 있어서,
    상기 제1 전극 패드는 상기 반도체 기판 내에 상기 스루홀 전극을 형성할 때 상기 층간 절연막의 식각을 방지하는 스토퍼 막이며,
    상기 제2 전극 패드는 다이 선별 테스트에서 니들과 접촉하게 되는 전극 패드인, 반도체 패키지.
  13. 반도체 패키지로서,
    반도체 기판의 제1 주면 상에 형성된 촬상 소자와,
    상기 반도체 기판의 제1 주면에 대향하는 제2 주면 상에 형성된 외부 단자와,
    상기 반도체 기판 내에 형성된 스루홀 내에 형성되어 있으며, 상기 제1 주면 상의 상기 촬상 소자를 상기 제2 주면 상의 상기 외부 단자와 전기적으로 연결하는 스루홀 전극과,
    상기 반도체 기판의 상기 제1 주면 내의 상기 스루홀 전극 상에 형성된 제1 전극 패드와,
    상기 제1 전극 패드 상에 그리고 상기 반도체 기판의 상기 제1 주면 상에 형성된 층간 절연막과,
    상기 층간 절연막 상에 형성된 제2 전극 패드와,
    상기 제2 전극 패드와 상기 층간 절연막 상에 형성되어 있으며, 상기 제2 전극 패드의 일부를 노출시키는 개구부를 갖는 패시베이션막과,
    상기 제1 전극 패드와 상기 제2 전극 패드 사이에 형성되어 있으며, 상기 패시베이션막과 겹쳐지는 상기 제2 전극 패드의 일부의 바로 아래에 위치하는 컨택트 플러그
    를 포함하는, 반도체 패키지.
  14. 제13항에 있어서,
    상기 컨택트 플러그는 상기 제1 전극 패드와 상기 제2 전극 패드를 전기적으로 연결하는, 반도체 패키지.
  15. 제13항에 있어서,
    상기 제1 전극 패드와 상기 제2 전극 패드 사이의 상기 층간 절연막에 형성된 제3 전극 패드를 더 포함하는, 반도체 패키지.
  16. 제13항에 있어서,
    상기 촬상 소자에 대향하여 형성된 컬러 필터와,
    상기 촬상 소자에 대향하도록 상기 컬러 필터 상에 형성된 마이크로렌즈
    를 더 포함하는, 반도체 패키지.
  17. 제16항에 있어서,
    상기 제2 전극 패드 상에 형성되어 있으며, 상기 마이크로렌즈를 노출시키는 개구부를 갖는 부착제와,
    상기 부착제 상에 형성된 투광 기판
    을 더 포함하는, 반도체 패키지.
  18. 제13항에 있어서,
    상기 제1 전극 패드는 상기 반도체 기판 내에 상기 스루홀 전극을 형성할 때 상기 층간 절연막의 식각을 방지하는 스토퍼 막이며,
    상기 제2 전극 패드는 다이 선별 테스트에서 니들과 접촉하게 되는 전극 패드인, 반도체 패키지.
KR1020097017810A 2007-12-27 2008-12-19 스루홀 전극과 투광 기판을 포함하는 반도체 패키지 KR101033078B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007338199A JP4799542B2 (ja) 2007-12-27 2007-12-27 半導体パッケージ
JPJP-P-2007-338199 2007-12-27
PCT/JP2008/073882 WO2009084700A1 (en) 2007-12-27 2008-12-19 Semiconductor package including through-hole electrode and light-transmitting substrate

Publications (2)

Publication Number Publication Date
KR20090104127A KR20090104127A (ko) 2009-10-05
KR101033078B1 true KR101033078B1 (ko) 2011-05-06

Family

ID=40824413

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097017810A KR101033078B1 (ko) 2007-12-27 2008-12-19 스루홀 전극과 투광 기판을 포함하는 반도체 패키지

Country Status (6)

Country Link
US (1) US7808064B2 (ko)
EP (1) EP2179444A4 (ko)
JP (1) JP4799542B2 (ko)
KR (1) KR101033078B1 (ko)
TW (1) TWI387083B (ko)
WO (1) WO2009084700A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11266344B2 (en) 2016-09-21 2022-03-08 Samsung Electronics Co., Ltd. Method for measuring skin condition and electronic device therefor

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7964926B2 (en) * 2005-02-02 2011-06-21 Samsung Electronics Co., Ltd. Image sensing devices including image sensor chips, image sensor package modules employing the image sensing devices, electronic products employing the image sensor package modules, and methods of fabricating the same
US8076744B2 (en) * 2007-01-25 2011-12-13 Chien-Hung Liu Photosensitizing chip package and manufacturing method thereof
JP4585561B2 (ja) * 2007-09-04 2010-11-24 株式会社東芝 半導体装置の製造方法
JP4799543B2 (ja) * 2007-12-27 2011-10-26 株式会社東芝 半導体パッケージ及びカメラモジュール
JP5356742B2 (ja) 2008-07-10 2013-12-04 ラピスセミコンダクタ株式会社 半導体装置、半導体装置の製造方法および半導体パッケージの製造方法
JP4818332B2 (ja) 2008-08-12 2011-11-16 株式会社東芝 半導体装置、半導体装置の製造方法、及びカメラモジュール
JP5178569B2 (ja) * 2009-02-13 2013-04-10 株式会社東芝 固体撮像装置
US9142586B2 (en) * 2009-02-24 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for backside illuminated image sensor
US8531565B2 (en) * 2009-02-24 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Front side implanted guard ring structure for backside illuminated image sensor
EP2224469A3 (en) * 2009-02-25 2015-03-25 Imec Method for etching 3d structures in a semiconductor substrate, including surface preparation
JP2011009645A (ja) * 2009-06-29 2011-01-13 Toshiba Corp 半導体装置及びその製造方法
JP5101575B2 (ja) 2009-07-28 2012-12-19 株式会社東芝 半導体装置およびその製造方法
JP5452273B2 (ja) 2010-02-15 2014-03-26 オリンパス株式会社 半導体装置
JP5052638B2 (ja) 2010-03-17 2012-10-17 Ｓｐｐテクノロジーズ株式会社 成膜方法
TWI426311B (zh) * 2010-04-13 2014-02-11 Himax Tech Ltd 晶圓級鏡頭模組、製造晶圓級鏡頭模組的方法與晶圓級攝影機
TWI422868B (zh) * 2010-04-13 2014-01-11 Himax Tech Ltd 晶圓級光學透鏡及其相關形成方法
US8532449B2 (en) * 2010-05-06 2013-09-10 Intel Corporation Wafer integrated optical sub-modules
JP5423572B2 (ja) 2010-05-07 2014-02-19 セイコーエプソン株式会社 配線基板、圧電発振器、ジャイロセンサー、配線基板の製造方法
KR101078745B1 (ko) 2010-06-09 2011-11-02 주식회사 하이닉스반도체 반도체 칩 및 그의 제조방법
JP2012044091A (ja) * 2010-08-23 2012-03-01 Canon Inc 撮像装置、撮像モジュール及びカメラ
JP5221615B2 (ja) 2010-09-21 2013-06-26 株式会社東芝 撮像装置およびその製造方法
JP5958732B2 (ja) * 2011-03-11 2016-08-02 ソニー株式会社 半導体装置、製造方法、および電子機器
JP5802515B2 (ja) * 2011-10-19 2015-10-28 株式会社東芝 半導体装置及びその製造方法
JP2013105784A (ja) * 2011-11-10 2013-05-30 Seiko Instruments Inc 光センサ装置およびその製造方法
KR101849223B1 (ko) * 2012-01-17 2018-04-17 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8772930B2 (en) 2012-01-19 2014-07-08 Hong Kong Applied Science and Technology Research Institute Company Limited Increased surface area electrical contacts for microelectronic packages
US10269863B2 (en) * 2012-04-18 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for via last through-vias
JP2014086596A (ja) * 2012-10-24 2014-05-12 Olympus Corp 半導体装置、撮像装置、半導体基板の検査方法及び半導体装置の製造方法
US8791578B2 (en) 2012-11-12 2014-07-29 Hong Kong Applied Science and Technology Research Institute Company Limited Through-silicon via structure with patterned surface, patterned sidewall and local isolation
EP2772939B1 (en) * 2013-03-01 2016-10-19 Ams Ag Semiconductor device for detection of radiation and method of producing a semiconductor device for detection of radiation
KR20150021659A (ko) * 2013-08-21 2015-03-03 주식회사 동부하이텍 이미지 센서의 제조 방법
JP5588553B2 (ja) * 2013-08-29 2014-09-10 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
JP6299406B2 (ja) 2013-12-19 2018-03-28 ソニー株式会社 半導体装置、半導体装置の製造方法、及び電子機器
JP6349089B2 (ja) * 2014-01-14 2018-06-27 株式会社フジクラ 半導体装置、及び撮像モジュール
JP6187320B2 (ja) * 2014-03-03 2017-08-30 株式会社デンソー 受光チップ
TWI616692B (zh) * 2014-12-29 2018-03-01 鴻海精密工業股份有限公司 光纖連接器及光耦合透鏡
JP2016225471A (ja) * 2015-05-29 2016-12-28 株式会社東芝 半導体装置および半導体装置の製造方法
JP6479578B2 (ja) * 2015-05-29 2019-03-06 東芝メモリ株式会社 半導体装置の製造方法および半導体装置
JP6479579B2 (ja) 2015-05-29 2019-03-06 東芝メモリ株式会社 半導体装置
TWI800487B (zh) 2016-09-09 2023-05-01 日商索尼半導體解決方案公司 固體攝像元件及製造方法、以及電子機器
JP2018157110A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 半導体装置およびその製造方法
JP2021068772A (ja) * 2019-10-21 2021-04-30 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2022047357A (ja) 2020-09-11 2022-03-24 キオクシア株式会社 半導体装置およびその製造方法
WO2023074233A1 (ja) * 2021-10-26 2023-05-04 ソニーセミコンダクタソリューションズ株式会社 半導体装置及びその製造方法並びに電子機器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005286028A (ja) 2004-03-29 2005-10-13 Sharp Corp 固体撮像素子パッケージ、半導体パッケージ、カメラモジュール、及び固体撮像素子パッケージの製造方法
JP2006108285A (ja) 2004-10-04 2006-04-20 Sharp Corp 半導体装置およびその製造方法
JP2007214360A (ja) 2006-02-09 2007-08-23 Fujitsu Ltd 半導体装置及びその製造方法
KR100867508B1 (ko) 2007-05-31 2008-11-10 삼성전기주식회사 이미지 센서의 웨이퍼 레벨 패키징 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4011695B2 (ja) 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
DE19916572A1 (de) 1999-04-13 2000-10-26 Siemens Ag Optisches Halbleiterbauelement mit optisch transparenter Schutzschicht
JP2002094082A (ja) * 2000-07-11 2002-03-29 Seiko Epson Corp 光素子及びその製造方法並びに電子機器
JP4000507B2 (ja) * 2001-10-04 2007-10-31 ソニー株式会社 固体撮像装置の製造方法
JP4271625B2 (ja) * 2004-06-30 2009-06-03 株式会社フジクラ 半導体パッケージ及びその製造方法
JP4873517B2 (ja) * 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7741714B2 (en) * 2004-11-02 2010-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure with stress-buffering layer capping interconnection metal layer
WO2006073085A1 (ja) * 2005-01-04 2006-07-13 I Square Reserch Co., Ltd. 固体撮像装置及びその製造方法
JP2006332533A (ja) * 2005-05-30 2006-12-07 Fujitsu Ltd 半導体素子及びその製造方法
JP4694305B2 (ja) 2005-08-16 2011-06-08 ルネサスエレクトロニクス株式会社 半導体ウエハの製造方法
US7288757B2 (en) * 2005-09-01 2007-10-30 Micron Technology, Inc. Microelectronic imaging devices and associated methods for attaching transmissive elements
JP2007273629A (ja) * 2006-03-30 2007-10-18 Fujifilm Corp 固体撮像装置の製造方法及び固体撮像装置
KR100801447B1 (ko) * 2006-06-19 2008-02-11 (주)실리콘화일 배면 광 포토다이오드를 이용한 이미지센서 및 그 제조방법
US7781781B2 (en) * 2006-11-17 2010-08-24 International Business Machines Corporation CMOS imager array with recessed dielectric
JP4403424B2 (ja) 2006-11-30 2010-01-27 ソニー株式会社 固体撮像装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005286028A (ja) 2004-03-29 2005-10-13 Sharp Corp 固体撮像素子パッケージ、半導体パッケージ、カメラモジュール、及び固体撮像素子パッケージの製造方法
JP2006108285A (ja) 2004-10-04 2006-04-20 Sharp Corp 半導体装置およびその製造方法
JP2007214360A (ja) 2006-02-09 2007-08-23 Fujitsu Ltd 半導体装置及びその製造方法
KR100867508B1 (ko) 2007-05-31 2008-11-10 삼성전기주식회사 이미지 센서의 웨이퍼 레벨 패키징 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11266344B2 (en) 2016-09-21 2022-03-08 Samsung Electronics Co., Ltd. Method for measuring skin condition and electronic device therefor

Also Published As

Publication number Publication date
JP4799542B2 (ja) 2011-10-26
EP2179444A1 (en) 2010-04-28
US7808064B2 (en) 2010-10-05
TW200937605A (en) 2009-09-01
WO2009084700A1 (en) 2009-07-09
EP2179444A4 (en) 2013-03-20
US20090283847A1 (en) 2009-11-19
JP2009158862A (ja) 2009-07-16
KR20090104127A (ko) 2009-10-05
TWI387083B (zh) 2013-02-21

Similar Documents

Publication Publication Date Title
KR101033078B1 (ko) 스루홀 전극과 투광 기판을 포함하는 반도체 패키지
KR101032182B1 (ko) 반도체 패키지 및 카메라 모듈
US10535696B2 (en) Pad structure exposed in an opening through multiple dielectric layers in BSI image sensor chips
US8183147B2 (en) Method of fabricating a conductive post on an electrode
US9892968B2 (en) Semiconductor device having a dummy portion, method for manufacturing the semiconductor device, method for manufacturing a semiconductor package having the semiconductor device
JP4987928B2 (ja) 半導体装置の製造方法
US7919348B2 (en) Methods for protecting imaging elements of photoimagers during back side processing
KR100455404B1 (ko) 반도체장치 및 그 제조방법
US9136291B2 (en) Solid-state imaging device having penetration electrode formed in semiconductor substrate
JP2010186870A (ja) 半導体装置
US11973095B2 (en) Method for forming chip package with second opening surrounding first opening having conductive structure therein
CN109216209B (zh) 集成电路封装件及其形成方法
US10950738B2 (en) Chip package and method for forming the same
US20110204487A1 (en) Semiconductor device and electronic apparatus
US10381399B2 (en) Semiconductor device
JP2010186871A (ja) 撮像デバイスの製造方法
US20060043538A1 (en) Bump structure of an opto-electronic chip

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
FPAY Annual fee payment
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160329

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee