JP5178569B2 - 固体撮像装置 - Google Patents

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Description

本発明は、半導体基板に形成された貫通電極を有する固体撮像装置に関し、例えばカメラモジュールに関するものである。
近年、さまざまな電子機器の小型化が進んでおり、半導体イメージセンサを有する固体撮像装置においても小型化が求められている。小型化を実現するための技術の1つとして、半導体イメージセンサを形成した半導体チップの裏面側から表面側の内部電極まで貫通孔を形成し、貫通孔内に埋め込んだ導電体層を介して、裏面側の電極と表面側の内部電極とを電気的に接続する貫通電極がある。
従来、貫通電極の形成方法は、例えば以下のようになっている。シリコン基板の裏面側から表面側まで貫通孔を形成し、その後、貫通孔内に絶縁膜を形成する。次に、貫通孔の底面と内部電極との間に存在する前記絶縁膜及び層間絶縁膜に貫通孔を延伸した後、貫通孔内に導電体層(貫通電極)を埋め込む(例えば、特許文献1参照)。
しかしながら、層間絶縁膜に貫通孔を形成する際に、約50から100μmの厚さのシリコン基板下に直径が約20から30μmの小さいサイズの貫通孔を形成するため、レジスト膜厚を厚くしなければならず、レジストをパターニングする際の現像時間が長いことにより製造コストが上昇するという問題がある。また、レジストを除去する際に使用されるプラズマアッシャーにより、貫通孔においてシリコン基板上に形成された絶縁膜がダメージを受け、シリコン基板と導電体層との間にショートが発生するといった問題がある。
特開2007−53149号公報
本発明は、シリコン基板の貫通孔に形成される貫通電極において、シリコン基板と導電体層との間に発生するショート不良を低減することができる固体撮像装置を提供する。
実施態様の固体撮像装置の製造方法は、半導体基板の第1の主面に撮像素子を形成する工程と、前記半導体基板の前記第1の主面上に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜内に第1コンタクトプラグを形成する工程と、前記第1層間絶縁膜上及び前記第1コンタクトプラグ上に第1の電極を形成する工程と、前記半導体基板の前記第1の主面に対向する第2の主面から前記第1層間絶縁膜の表面まで貫通孔を空ける工程と、前記貫通孔の側面上、及び前記第1層間絶縁膜の前記表面上に絶縁膜を形成する工程と、前記貫通孔内の前記第1層間絶縁膜の前記表面上の前記絶縁膜を除去する工程と、前記貫通孔内の前記第1コンタクトプラグ上、前記絶縁膜上、及び前記第1層間絶縁膜上に貫通電極を形成する工程とを具備することを特徴とする
本発明によれば、シリコン基板の貫通孔に形成される貫通電極において、シリコン基板と導電体層との間に発生するショート不良を低減できる固体撮像装置を提供することが可能である。
本発明の実施形態のカメラモジュールの構成を示す断面図である。 実施形態のカメラモジュールにおけるシリコン半導体基板とガラス基板部分を拡大した断面図である。 実施形態のカメラモジュールにおける貫通電極と電極パッド部分を拡大した断面図である。 実施形態のカメラモジュールにおけるパッド開口部側から見た貫通電極と電極パッド部分の平面図である。 実施形態のカメラモジュールにおける貫通電極の製造方法を示す第1工程の断面図である。 実施形態のカメラモジュールにおける貫通電極の製造方法を示す第2工程の断面図である。 実施形態のカメラモジュールにおける貫通電極の製造方法を示す第3工程の断面図である。 実施形態のカメラモジュールにおける貫通電極の製造方法を示す第4工程の断面図である。 実施形態のカメラモジュールにおける貫通電極の製造方法を示す第5工程の断面図である。 実施形態のカメラモジュールにおける貫通電極の製造方法を示す第6工程の断面図である。
以下、図面を参照して本発明の実施形態について説明する。ここでは、固体撮像装置としてカメラモジュールを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
図1は、本発明の実施形態のカメラモジュールの構成を示す断面図である。撮像素子(図示せず)が形成されたシリコン半導体基板(撮像素子チップ)10の第1の主面上には、接着剤11を介して光透過性支持基板、例えばガラス基板12が形成されている。ガラス基板12上には接着剤13を介してIR(赤外線)カットフィルタ14が配置され、IRカットフィルタ14上には接着剤15を介して撮像レンズ16を含むレンズホルダー17が配置されている。また、シリコン基板10の、第1の主面に対向する第2の主面上には外部端子(電極)、例えばハンダボール18が形成されている。シリコン基板10およびガラス基板12の周囲には遮光兼電磁シールド19が配置され、この遮光兼電磁シールド19は接着剤20でレンズホルダー17に接着されている。このような構造により、カメラモジュール100が形成されている。
前記カメラモジュール100は、例えば、樹脂あるいはセラミックからなる実装基板200上にハンダボール18を介して直接実装(COB: Chip On Board)される。
次に、図1におけるシリコン基板10とガラス基板12の断面構造を詳細に説明する。図2は、実施形態のカメラモジュールにおけるシリコン基板とガラス基板の部分を拡大した断面図である。カメラモジュールは、撮像素子21が形成された撮像画素部と、この撮像画素部から出力された信号を処理する周辺回路部とを有する。
カメラモジュールの撮像画素部は、以下のような構成を有する。シリコン基板10の第1の主面には、素子分離絶縁層(例えば、STI(Shallow Trench Isolation))22と、素子分離絶縁層22にて分離された素子領域が配置されている。素子領域には、フォトダイオード及びトランジスタを含む撮像素子21が形成されている。撮像素子21が形成された第1の主面上には層間絶縁膜23が形成され、層間絶縁膜23上には層間絶縁膜24が形成されている。さらに、層間絶縁膜24中には配線25が形成されている。
層間絶縁膜24上には、パッシベーション膜26が形成され、パッシベーション膜26上にはベース層27が形成されている。ベース層27上には、撮像素子21に対応するようにカラーフィルタ28がそれぞれ配置されている。カラーフィルタ28上にはオーバーコート29が形成され、オーバーコート29上には撮像素子21(またはカラーフィルタ28)に対応するようにマイクロレンズ30がそれぞれ形成されている。さらに、マイクロレンズ30上は空洞31となり、この空洞31上には光透過性支持基板(透明基板)、例えばガラス基板12が配置されている。
カメラモジュールの周辺回路部には、以下のような貫通電極及び電極パッドが形成されている。シリコン基板10の第1の主面上には層間絶縁膜23が形成され、層間絶縁膜23上には内部電極32が形成されている。さらに、内部電極32上には、層間絶縁膜24を介して素子面電極33が形成されている。内部電極32と素子面電極33間の層間絶縁膜24内には、これら電極間を電気的に接続するコンタクトプラグ34が形成されている。コンタクトプラグ34は、第1の主面に対して垂直な方向から見たとき、貫通孔と重ならない領域に配置されている。なお、素子面電極33は、例えばコンタクトプラグ34、内部電極32を介して、電圧の印加及び信号の読み出しなどに使用される。例えば、ダイソートテスト時には、素子面電極33にテスト用針が当てられる。
シリコン基板10には、第2の主面から第1の主面まで、すなわち第2の主面から層間絶縁膜23に達するまで貫通孔が開けられている。貫通孔の側面上及び第2の主面上には、絶縁膜35が形成されている。さらに、貫通孔の内面上、すなわち絶縁膜35上及び層間絶縁膜23上には、導電体層(貫通電極)36が形成されている。ここで、導電体層36と内部電極32との間の層間絶縁膜23内には、導電体層36と内部電極32とを電気的に接続するコンタクトプラグ37が形成されている。コンタクトプラグ37は、第1の主面に対して垂直な方向から見たとき、貫通電極36と層間絶縁膜23とが接触している領域内に配置されている。内部電極32は、撮像素子21あるいは周辺回路部に形成された周辺回路(図示しない)に電気的に接続されている。これにより、貫通孔に形成された貫通電極は、ハンダボール18と撮像素子21あるいは周辺回路とを電気的に接続している。
また、導電体層36上、及び第2の主面上の絶縁膜35上には保護膜、例えばソルダーレジスト38が形成されている。さらに、第2の主面上において、導電体層36上のソルダーレジスト38の一部が開口され、露出した導電体層36上には、ハンダボール18が形成されている。
また、素子面電極33上には、パッシベーション膜26が形成されている。パッシベーション膜26上にはベース層27が形成され、ベース層27上にはオーバーコート29が形成されている。さらに、オーバーコート29上には、スチレン系樹脂層39が形成されている。素子面電極33上に配置された、これらパッシベーション膜26、ベース層27、オーバーコート29、及びスチレン系樹脂層39が開口されて、パッド開口部40が形成されている。スチレン系樹脂層39上及び素子面電極33上には、接着剤11を介してガラス基板12が形成されている。なお、接着剤11はパターニングされており、撮像素子21上(またはマイクロレンズ30上)には配置されていない。
なお、ソルダーレジスト38は、例えばフェノール系樹脂、あるいはポリイミド系樹脂、アミン系樹脂などからなる。ハンダボール18には、例えばSn−Pb(共晶)、あるいは95Pb−Sn(高鉛高融点半田)、Pbフリー半田として、Sn−Ag、Sn−Cu、Sn−Ag−Cuなどが用いられる。
次に、実施形態のカメラモジュールにおける貫通電極と電極部分について詳細に述べる。図3は、カメラモジュールにおける貫通電極と電極部分を拡大した断面図であり、図4はパッド開口部側から見た貫通電極と電極部分の平面図である。なお、図3及び図4では、層間絶縁膜24上に形成されるパッシベーション膜26までを図示し、パッシベーション膜26上に形成される部材は省略している。
図3において、前述したように、シリコン基板10の第2の主面から第1の主面まで達する貫通孔に貫通電極36が形成されている。シリコン基板10の第1の主面上には層間絶縁膜23を介して内部電極32が形成されている。貫通電極36と内部電極32間の層間絶縁膜23内には、コンタクトプラグ37が形成されている。コンタクトプラグ37は、図4に示すように、第1の主面に対して垂直な方向から見たとき、すなわちパッド開口部側から見たとき、貫通電極36と層間絶縁膜23とが接触している領域内に配置されている。なお、図3及び図4において、41は貫通電極36と層間絶縁膜23とが接触している領域を示し、42は第1の主面における貫通孔の外形を示している。
次に、実施形態のカメラモジュールにおける貫通電極の製造方法を説明する。図5〜図10は、カメラモジュールにおける貫通電極の製造方法を示す各工程の断面図である。
まず、図5に示すように、シリコン基板10の第1の主面上に層間絶縁膜23を形成する。続いて、層間絶縁膜23にコンタクトプラグ37を形成し、コンタクトプラグ37上及び層間絶縁膜23上に内部電極32を形成する。これにより、シリコン基板10と内部電極32がコンタクトプラグ37で接続される。コンタクトフラグ37の形成は以下のように行われる。フォトリソグラフィ工程により層間絶縁膜23に孔を形成した後、層間絶縁膜23上にメタル材、例えばタングステン(W)を堆積し、孔内にタングステンを埋め込む。続いて、層間絶縁膜23上の余分なタングステンをCMP(Chemical Mechanical Polish)工程により研磨する。その後、層間絶縁膜23上に内部電極32、例えばアルミニウム(Al)膜または銅(Cu)膜を形成する。
次に、図6に示すように、シリコン基板10に貫通孔43を加工する。続いて、図7に示すように、貫通孔43の内面上に、すなわち貫通孔43の側面上及び底面(層間絶縁膜23面)上に絶縁膜35を形成する。その後、図8に示すように、絶縁膜35上にレジスト44を塗布し、図9に示すように、フォトリソグラフィ工程によりレジスト44をパターニングする。
次に、図10に示すように、レジスト44に保護されていない絶縁膜35を除去する。すなわち、コンタクトプラグ37が形成された層間絶縁膜23上の絶縁膜35を除去する。その後、レジスト44を剥離した後、図3に示すように、絶縁膜35上、コンタクトプラグ37上、及び層間絶縁膜23上に導電体層36を形成する。以上により、内部電極32にコンタクトプラグ37を介して接続された貫通電極(導電体層)が製造される。
前述した構造を有する実施形態によれば、貫通電極(導電体層)36と内部電極32とをコンタクトプラグ37で接続することにより、第1の主面上の層間絶縁膜23に貫通孔を加工する工程を省くことができる。これにより、レジスト44の膜厚を薄くすることができるため、レジスト44のパターニング時間を短縮でき、製造コストを低減することができる。また、レジスト44の膜厚を薄膜化できることにより、レジスト44の剥離の際に用いるプラズマアッシャーによって絶縁膜35が受けるダメージを軽減することができる。これにより、貫通電極36とシリコン基板10との間に発生するショートを低減することができる。
なおここでは、電極(内部電極32、素子面電極33)が2個配置された例を示したが、電極は少なくとも1層以上配置されていれば良い。例えば、内部電極32と素子面電極33間の層間絶縁膜24内に、1個あるいは複数個の電極パッドが配置されていても良い。またここでは、層間絶縁膜24内に配線25が3層形成された例を示している。
また、素子面電極33上のパッド開口部40では、パッシベーション膜26の開口端と、ベース層27、オーバーコート29、及びスチレン系樹脂層39の開口端との位置が異なり段差が付いているが、これらの開口端の位置が一致するように形成されていても良い。また、オーバーコート29の開口端と、スチレン系樹脂層39の開口端との位置に段差があっても良いし、段差がなくても良い。さらに、素子面電極33上のパッシベーション膜26、ベース層27、オーバーコート29、及び樹脂層39を開口してパッド開口部40を形成した例を示したが、これらの膜を開口せず、パッド開口部を形成しない構造であっても良い。
なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。
10…シリコン半導体基板、11…接着剤、12…ガラス基板、13…接着剤、14…IR(赤外線)カットフィルタ、15…接着剤、16…撮像レンズ、17…レンズホルダー、18…ハンダボール、19…遮光兼電磁シールド、20…接着剤、21…撮像素子、22…素子分離絶縁層、23…層間絶縁膜、24…層間絶縁膜、25…配線、26…パッシベーション膜、27…ベース層、28…カラーフィルタ、29…オーバーコート、30…マイクロレンズ、31…空洞、32…内部電極、33…素子面電極、34…コンタクトプラグ、35…絶縁膜、36…導電体層(貫通電極)、37…コンタクトプラグ、38…ソルダーレジスト、39…スチレン系樹脂層、40…パッド開口部、43…貫通孔、44…レジスト、100…カメラモジュール、200…実装基板。

Claims (5)

  1. 半導体基板の第1の主面に撮像素子を形成する工程と、
    前記半導体基板の前記第1の主面上に第1層間絶縁膜を形成する工程と、
    前記第1層間絶縁膜内に第1コンタクトプラグを形成する工程と、
    前記第1層間絶縁膜上及び前記第1コンタクトプラグ上に第1の電極を形成する工程と、
    前記半導体基板の前記第1の主面に対向する第2の主面から前記第1層間絶縁膜の表面まで貫通孔を空ける工程と、
    前記貫通孔の側面上、及び前記第1層間絶縁膜の前記表面上に絶縁膜を形成する工程と、
    前記貫通孔内の前記第1層間絶縁膜の前記表面上の前記絶縁膜を除去する工程と、
    前記貫通孔内の前記第1コンタクトプラグ上、前記絶縁膜上、及び前記第1層間絶縁膜上に貫通電極を形成する工程と、
    を具備することを特徴とする固体撮像装置の製造方法
  2. 前記第1コンタクトプラグは、前記第1の電極と前記貫通電極とを電気的に接続することを特徴とする請求項1に記載の固体撮像装置の製造方法
  3. 前記半導体基板の前記第1の主面に対して垂直な方向から見たとき、前記第1のコンタクトプラグは、前記貫通電極と前記第1層間絶縁膜とが接触する領域に配置されていることを特徴とする請求項1または2に記載の固体撮像装置の製造方法
  4. 前記第1の電極上に第2層間絶縁膜を形成する工程と、
    前記第2層間絶縁膜上に第2の電極を形成する工程と、
    前記第2の電極上及び前記第2層間絶縁膜上に、前記第2の電極の一部分を露出した開口部を有するパッシベーション膜を形成する工程と、
    前記第1の電極と前記第2の電極との間に、前記第1の電極と前記第2の電極とを電気的に接続する第2のコンタクトプラグを形成する工程と、
    をさらに具備することを特徴とする請求項1乃至3のいずれかに記載の固体撮像装置の製造方法
  5. 前記半導体基板の前記第1の主面に対して垂直な方向から見たとき、前記第2のコンタクトプラグは、前記貫通孔と重ならない領域に配置されていることを特徴とする請求項4に記載の固体撮像装置の製造方法
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7204051B2 (ja) 2020-06-09 2023-01-13 三菱電機株式会社 エレベータのかごドア装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011009645A (ja) * 2009-06-29 2011-01-13 Toshiba Corp 半導体装置及びその製造方法
JP2012044091A (ja) * 2010-08-23 2012-03-01 Canon Inc 撮像装置、撮像モジュール及びカメラ
JP5958732B2 (ja) * 2011-03-11 2016-08-02 ソニー株式会社 半導体装置、製造方法、および電子機器
US9219091B2 (en) * 2013-03-12 2015-12-22 Optiz, Inc. Low profile sensor module and method of making same
CN104135814A (zh) * 2013-05-02 2014-11-05 鸿富锦精密工业(深圳)有限公司 印刷电路板
TWI600125B (zh) * 2015-05-01 2017-09-21 精材科技股份有限公司 晶片封裝體及其製造方法
TWI692859B (zh) * 2015-05-15 2020-05-01 日商新力股份有限公司 固體攝像裝置及其製造方法、以及電子機器
CN106365110A (zh) * 2015-07-24 2017-02-01 上海丽恒光微电子科技有限公司 探测传感器及其制备方法
JP2019213151A (ja) 2018-06-08 2019-12-12 ソニーセミコンダクタソリューションズ株式会社 撮像装置
JP7303698B2 (ja) 2019-08-08 2023-07-05 キヤノン株式会社 半導体装置および機器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7220665B2 (en) * 2003-08-05 2007-05-22 Micron Technology, Inc. H2 plasma treatment
JP4792821B2 (ja) * 2005-06-06 2011-10-12 ソニー株式会社 固体撮像装置およびその製造方法
JP4694305B2 (ja) * 2005-08-16 2011-06-08 ルネサスエレクトロニクス株式会社 半導体ウエハの製造方法
JP4951989B2 (ja) * 2006-02-09 2012-06-13 富士通セミコンダクター株式会社 半導体装置
JP2007235418A (ja) * 2006-02-28 2007-09-13 Toshiba Corp 固体撮像装置
FR2910707B1 (fr) * 2006-12-20 2009-06-12 E2V Semiconductors Soc Par Act Capteur d'image a haute densite d'integration
JP2008166632A (ja) * 2006-12-29 2008-07-17 Manabu Bonshihara 固体撮像装置及びその製造方法並びにカメラモジュール
US20080206997A1 (en) * 2007-02-26 2008-08-28 Semiconductor Energy Laboratory Co., Ltd. Method for Manufacturing Insulating Film and Method for Manufacturing Semiconductor Device
US20080284041A1 (en) * 2007-05-18 2008-11-20 Samsung Electronics Co., Ltd. Semiconductor package with through silicon via and related method of fabrication
JP5159192B2 (ja) * 2007-07-06 2013-03-06 株式会社東芝 半導体装置の製造方法
JP4799542B2 (ja) * 2007-12-27 2011-10-26 株式会社東芝 半導体パッケージ
JP5268618B2 (ja) * 2008-12-18 2013-08-21 株式会社東芝 半導体装置
US8405115B2 (en) * 2009-01-28 2013-03-26 Maxim Integrated Products, Inc. Light sensor using wafer-level packaging
JP5136515B2 (ja) * 2009-05-27 2013-02-06 ソニー株式会社 固体撮像装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7204051B2 (ja) 2020-06-09 2023-01-13 三菱電機株式会社 エレベータのかごドア装置

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