JP6479579B2 - 半導体装置 - Google Patents

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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10135—Alignment aids
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2733—Manufacturing methods by local deposition of the material of the layer connector in solid form
    • H01L2224/27334—Manufacturing methods by local deposition of the material of the layer connector in solid form using preformed layer
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81139—Guiding structures on the body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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Description

本発明の実施形態は、半導体装置に関する。
半導体装置の省スペース化、高性能化および大容量化を図るため、半導体チップを積層することがある。積層された半導体チップの電気的な接続をとるため、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と呼ばれる貫通電極を用いたものがある。
特開２０１４−１０７３０８号公報
本発明の一つの実施形態は、貫通電極を有する半導体チップの配線レイアウトの自由度を向上させることが可能な半導体装置を提供することを目的とする。
本発明の一つの実施形態によれば、半導体層と、前記半導体層の上に設けられ、最上層配線と第１下層配線と最下層配線とを有する多層配線と、前記半導体層に設けられたゲート電極と、前記半導体層を貫通し、前記最下層配線に直接接する貫通電極と、前記多層配線のうちの前記最上層配線を保護する無機系保護膜と、前記最上層配線を前記第１下層配線に直接接続する複数の第１ビアと、前記第１下層配線を前記最下層配線に電気的に接続する複数の第２ビアと、前記半導体層の下に設けられ、前記貫通電極と直接接する第１の電極と、前記多層配線に設けられ、前記最上層配線の上に設けられる第２の電極と、を備え、前記最下層配線と前記ゲート電極とは、同じ金属を含み、前記複数の第１ビアは前記貫通電極の直上を除く位置であって、前記最上層配線の互いに対向する端部同士を支持する位置に設けられ、前記複数の第２ビアは前記貫通電極の直上に設けられる。
図１は、第１実施形態に係る半導体装置の概略構成を示す断面図である。 図２は、図１のＥ１の部分の構成例を拡大して示す断面図である。 図３（ａ）は、図２のビア６０の配置例を示す平面図、図３（ｂ）は、図２のビア５８の配置例を示す平面図、図３（ｃ）は、図２のビア５６の配置例を示す平面図である。 図４は、図１の半導体装置に適用可能な配線レイアウトの一例を示す断面図である。 図５は、第２実施形態に係る半導体装置に適用される貫通電極の接続構造を示す断面図である。 図６（ａ）および図６（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。 図７（ａ）および図７（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。 図８（ａ）は、第４実施形態に係る半導体装置の表面テストパッドのレイアウト例を示す平面図、図８（ｂ）は、第４実施形態に係る半導体装置の表面電極を拡大して示す平面図、図８（ｃ）は、第４実施形態に係る半導体装置の表面テストパッドを拡大して示す平面図、図８（ｄ）は、第４実施形態に係る半導体装置の裏面テストパッドのレイアウト例を示す平面図である。 図９は、図８（ｃ）の表面テストパッドと貫通電極との接続構造の一例を示す断面図である。 図１０（ａ）は、第４実施形態に係る半導体装置のテスト時のプローブカードの配置方法を示す平面図、図１０（ｂ）は、図１０（ａ）のプローブピンの接触状態を拡大して示す断面図である。
以下に添付図面を参照して、実施形態に係る半導体装置および半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略構成を示す断面図である。なお、以下の実施形態では、半導体チップが８層だけ積層されている構成を例にとるが、半導体チップがＮ（Ｎは２以上の整数）層だけ積層されている構成であってもよい。また、以下の実施形態では、半導体装置として、ＮＡＮＤフラッシュメモリを例にとるが、半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＣＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などであってもよいし、ロジック回路やプロセッサなどであってもよい。なお、図１における方向を示す語である表と裏は、図１における支持板１側を表、実装基板２１側を裏とした場合における方向を示し、図２〜図１０における表と裏とは必ずしも一致しない。
図１において、チップ積層体ＴＡ１は、積層された半導体チップＰ１〜Ｐ８を備える。この時、各半導体チップＰ１〜Ｐ８の厚さは、４０μｍ以下に設定することができる。チップ積層体ＴＡ１のハンドリング時にチップ積層体ＴＡ１が破壊されるのを防止するため、チップ積層体ＴＡ１は接着層２を介して支持板１に固定することができる。支持板１は、例えば、リードフレームなどの金属板を用いることができる。支持板１の材料は、Ｃｕであってもよいし、４２アロイ（Ｆｅ−Ｎｉ系合金）であってもよい。接着層２は、絶縁性樹脂を用いるようにしてもよいし、ダイアタッチフィルムを用いるようにしてもよい。
各半導体チップＰ１〜Ｐ８には、セル領域ＭＡ１、ＭＡ２が設けられている。各セル領域ＭＡ１、ＭＡ２には、ＮＡＮＤセルをアレイ状に設けたり、センスアンプやデコーダなどの周辺回路を設けることができる。この時、各セル領域ＭＡ１、ＭＡ２では、セルパターンの配置の規則性が維持されるようにＮＡＮＤセルを配置することができる。
各半導体チップＰ２〜Ｐ８には、貫通電極５が設けられている。この時、半導体チップＰ１には、貫通電極５を設けないようにすることができる。各貫通電極５は、側壁絶縁膜４にて半導体チップＰ２〜Ｐ８と絶縁されている。貫通電極５の材料は、Ｃｕ、ＮｉまたはＡｌなどを用いることができる。貫通電極５と側壁絶縁膜４との間には、ＴｉＮなどのバリアメタル膜があってもよい。各半導体チップＰ２〜Ｐ８において、貫通電極５は、各セル領域ＭＡ１、ＭＡ２におけるセルパターンの配置の規則性を乱さない位置に配置することができる。このため、貫通電極５は、各セル領域ＭＡ１、ＭＡ２内に設けるのは好ましくなく、各セル領域ＭＡ１、ＭＡ２の周囲に設けることが好ましい。ここで、各セル領域ＭＡ１、ＭＡ２におけるセルパターンの配置の規則性を維持することで、露光時の解像度を上げることができ、ＮＡＮＤセルの集積度を向上させることができる。また、各半導体チップＰ１〜Ｐ８の反りによる各半導体チップＰ１〜Ｐ８間での貫通電極５の接続不良を防止するため、貫通電極５は、各セル領域ＭＡ１、ＭＡ２間に設けるようにしてもよい。
半導体チップＰ１の裏面側には裏面電極６Ａが設けられている。各半導体チップＰ２〜Ｐ７の裏面側には裏面電極６Ｂが設けられ、半導体チップＰ８の裏面側には裏面電極６Ｃ、６Ｄが設けられている。また、半導体チップＰ８の裏面側には裏面配線９Ｃ、９Ｄが設けられている。裏面配線９Ｄは、裏面配線９Ｄを通る信号が貫通電極５を通る信号と干渉しない位置に配置することができる。各半導体チップＰ２〜Ｐ８の表面側には表面電極７Ｂが設けられている。
各半導体チップＰ２〜Ｐ７において、裏面電極６Ｂは貫通電極５の裏面側に接続されている。半導体チップＰ８において、裏面配線９Ｃは貫通電極５の裏面側に接続され、裏面電極６Ｃは裏面配線９Ｃに接続されている。また、半導体チップＰ８において、裏面電極６Ｄは裏面配線９Ｄに接続されている。裏面配線９Ｄの端部にはパッド電極１０が設けられている。各半導体チップＰ２〜Ｐ８において、表面電極７Ｂは貫通電極５の表面側に接続されている。半導体チップＰ１の裏面電極６Ａは半導体チップＰ２の表面電極７Ｂに接続されている。半導体チップＰ２〜Ｐ８間において、積層方向に隣接する半導体チップＰ２〜Ｐ８の裏面電極６Ｂと表面電極７Ｂが接続されている。半導体チップＰ８の裏面側にはインターフェースチップ３が設けられている。なお、インターフェースチップ３は、各半導体チップＰ１〜Ｐ８とデータ通信することができる。この時、インターフェースチップ３は、貫通電極５を介して各半導体チップＰ１〜Ｐ８にライトデータやコマンドやアドレスを送信したり、各半導体チップＰ１〜Ｐ８からリードデータを受信したりすることができる。インターフェースチップ３の代わりに、各半導体チップＰ１〜Ｐ８の読み書き制御を行うコントローラチップを設けるようにしてもよい。インターフェースチップ３には表面電極７Ｃ、７Ｄが設けられている。半導体チップＰ８の裏面電極６Ｃ、６Ｄはインターフェースチップ３の表面電極７Ｃ、７Ｄにそれぞれ接続されている。なお、裏面電極６Ａ、６Ｂまたは表面電極７Ｂは、半導体チップＰ１〜Ｐ８間の間隔ＳＰ１を確保するために、半田バンプなどの突出電極を用いることができる。この時、裏面電極６Ａ、６Ｂおよび表面電極７Ｂの両方が突出電極であってもよいし、突出電極と平面電極との組み合わせであってもよい。裏面電極６Ａ、６Ｂおよび表面電極７Ｂの材料は、Ａｕ、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｇ、Ａｇなどの単層膜であってもよいし、積層膜であってもよい。裏面電極６Ａ、６Ｂおよび表面電極７Ｂの材料として半田材を用いる場合は、例えば、Ｓｎ−Ｃｕ合金、Ｓｎ−Ａｇ合金などを用いることができる。裏面配線９Ｃ、９Ｄの材料は、例えば、Ｃｕなどを用いることができる。パッド電極１０の材料は、例えば、Ｃｕ上に形成されたＮｉまたはＮｉ−Ｐｄ合金などを用いることができる。パッド電極１０のＮｉまたはＮｉ−Ｐｄ合金の表面にＡｕ被膜を設けるようにしてもよい。パッド電極１０のＮｉまたはＮｉ−Ｐｄ合金の表面にＳｎメッキを施してもよい。
半導体チップＰ１〜Ｐ８間には、それらの積層方向に間隔ＳＰ１を確保するスペーサ８が設けられている。間隔ＳＰ１は１０〜２０μｍ程度の範囲内に設定することができる。スペーサ８の材料は、裏面電極６Ａ、６Ｂ、６Ｃ、６Ｄと表面電極７Ｂ、７Ｃ、７Ｄとの接合温度未満で接着性のある絶縁性樹脂を用いることができる。例えば、裏面電極６Ａ、６Ｂ、６Ｃ、６Ｄと表面電極７Ｂ、７Ｃ、７Ｄとが半田接合される場合、半田のリフロー温度よりも低い温度で接着性のある絶縁性樹脂を用いることができる。例えば、スペーサ８の材料は、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはベンゾシクロブテン樹脂などを用いることができる。ここで、スペーサ８は、貫通電極５によって間隔ＳＰ１が維持されるのを補強することができる。この時、スペーサ８は、セル領域ＭＡ１、ＭＡ２上に配置することができる。これにより、各セル領域ＭＡ１、ＭＡ２内を避けるように貫通電極５が配置された場合においても、半導体チップＰ１〜Ｐ８間の間隔ＳＰ１を安定して維持することができる。
チップ積層体ＴＡ１は、突出電極１１で支持された状態で実装基板２１上にフリップチップ実装されている。この時、チップ積層体ＴＡ１と実装基板２１の間には間隔ＳＰ２が設けられる。この間隔ＳＰ２は５０μｍ程度に設定することができる。インターフェースチップ３は間隔ＳＰ２に配置することができる。実装基板２１の表面側にはランド電極２２Ａおよびプリント配線２２Ｂが設けられ、実装基板２１の裏面側にはランド電極２４Ａおよびプリント配線２４Ｂが設けられている。ランド電極２２Ａの周囲およびプリント配線２２Ｂはソルダーレジスト２３で覆われている。ランド電極２４Ａの周囲およびプリント配線２４Ｂはソルダーレジスト２５で覆われている。突出電極１１は、パッド電極１０およびランド電極２２Ａに接合されている。突出電極２６はランド電極２４Ａに接合されている。突出電極１１、２６の材料は、Ａｕ、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｇ、Ａｇなどの単層膜であってもよいし、積層膜であってもよい。突出電極１１、２６の材料として半田材を用いる場合は、例えば、Ｓｎ−Ｃｕ合金、Ｓｎ−Ａｇ合金などを用いることができる。ランド電極２２Ａ、２４Ａおよびプリント配線２２Ｂ、２４Ｂの材料は、Ｃｕなどを用いることができる。ランド電極２２Ａ、２４Ａにおいてソルダーレジスト２３、２５から露出された部分にＡｕ被膜を形成するようにしてもよい。実装基板２１の基材は、例えば、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）レジンなどを用いることができる。
半導体チップＰ１〜Ｐ８間の間隔ＳＰ１には封止樹脂（例えばアンダーフィル樹脂１２Ａ）が充填されている。チップ積層体ＴＡ１と実装基板２１との間の間隔ＳＰ２には封止樹脂（例えばアンダーフィル樹脂１２Ｂ）が充填されている。支持板１、チップ積層体ＴＡ１およびインターフェースチップ３は実装基板２１上で封止樹脂１２Ｃにて封止されている。この封止樹脂１２Ｃはモールド樹脂を用いることができる。アンダーフィル樹脂１２Ａ、１２Ｂおよび封止樹脂１２Ｃは、例えば、エポキシ樹脂を用いることができる。
図２は、図１のＥ１の部分の構成例を拡大して示す断面図である。なお、図２における方向を示す語である表と裏は、図１における表と裏とは逆の方向を示す。すなわち、図２における表面電極６４が裏面電極６Ｂに相当し、裏面電極６７が表面電極７Ａに相当する。
図２において、半導体チップＰ１には半導体基板（半導体層）３０が設けられている。半導体基板３０には、ベリードウェル３１Ｂが形成されている。ベリードウェル３１Ｂ中には、セルウェル３１Ａが形成され、セルウェル３１Ａには、メモリセルアレイを設けることができる。なお、半導体基板３０の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。また、半導体基板３０には、素子分離層５２が形成されている。なお、素子分離層５２は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を用いることができる。
そして、セル領域ＭＡ１において、セルウェル３１Ａ上には、トンネル絶縁膜４７を介して電荷蓄積層３５が配置されている。また、セルウェル３１Ａ上において、これらの電荷蓄積層３５の両側には、ゲート絶縁膜４９、５０をそれぞれ介してセレクトゲート電極３９、４０が配置されている。また、電荷蓄積層３５上には中間絶縁膜４８を介して制御ゲート電極３６が配置されている。ここで、１個の電荷蓄積層３５とその上の制御ゲート電極３６とで１個のメモリセルを構成することができる。セレクトゲート電極３９、４０内には開口ＥＩを有する中間絶縁膜４８−１が配置されている。言い換えれば、セレクトゲート電極３９、４０は中間絶縁膜４８−１で上部電極と下部電極に分けられ、開口ＥＩによって上部電極と下部電極が電気的に接続されていると言える。
そして、セルウェル３１Ａには、電荷蓄積層３５間または電荷蓄積層３５とセレクトゲート電極３９、４０との間に配置された不純物拡散層３２が形成されるとともに、セレクトゲート電極３９、４０の片側にそれぞれ配置された不純物拡散層３３、３４が形成されている。不純物拡散層３４はコンタクト電極３７を介してビット線ＢＬに接続され、不純物拡散層３３はコンタクト電極３８を介してソース線ＳＣＥに接続されている。なお、平面ＮＡＮＤメモリでは、各メモリセルの制御ゲート電極３６はワード線ＷＬ１〜ＷＬｈ（ｈは正の整数）を構成することができる。
また、半導体基板３０上には、ゲート絶縁膜５１を介してゲート電極４６が形成されている。ゲート電極４６中には開口ＥＩを有する中間絶縁膜４８−２が配置されている。言い換えれば、ゲート電極４６は中間絶縁膜４８−２で上部電極と下部電極に分けられ、開口ＥＩによって上部電極と下部電極が電気的に接続されていると言える。制御ゲート電極３６、セレクトゲート電極３９、４０およびゲート電極４６上には、キャップ絶縁膜４３が設けられている。キャップ絶縁膜４３は、制御ゲート電極３６、セレクトゲート電極３９、４０およびゲート電極４６を形成する時のハードマスクとして用いることができる。キャップ絶縁膜４３は、例えば、ＳｉＮなどを用いることができる。そして、半導体基板３０には、ゲート電極４６下のチャネル領域を挟むように不純物拡散層４４、４５が形成されている。そして、不純物拡散層４４、４５はコンタクト電極４１、４２にそれぞれ接続されている。なお、例えば、セルウェル３１ＡはＰ型、ベリードウェル３１Ｂおよび不純物拡散層３２、３３、３４、４４、４５はＮ型に形成することができる。電荷蓄積層３５の材料は、例えば、多結晶シリコンを用いることができる。制御ゲート電極３６、セレクトゲート電極３９、４０およびゲート電極４６の材料は、例えば、タングステンを用いることができる。トンネル絶縁膜４７およびゲート絶縁膜４９、５０、５１の材料は、例えば、ＳｉＯ２を用いることができる。
また、半導体基板３０上には、層間絶縁膜６８が形成されている。層間絶縁膜６８上には、電源線６５が形成されている。電源線６５上には無機系保護膜６２が形成され、無機系保護膜６２上には有機系保護膜６３が形成されている。層間絶縁膜６８および無機系保護膜６２の材料は、例えば、ＳｉＮまたはＳｉＯ２またはそれらの積層膜を用いることができる。有機系保護膜６３の材料は、例えば、ポリイミド系樹脂膜やフェノール系樹脂膜を用いることができる。
素子分離層５２上には中間絶縁膜５３が形成され、中間絶縁膜５３上には多層配線ＭＨ１が形成されている。多層配線ＭＨ１には、最下層接続配線５４、下層接続配線５７、上層接続配線５９および最上層接続配線６１が設けられている。最上層接続配線６１の厚さは、下層接続配線５７および上層接続配線５９の厚さよりも厚くすることができる。例えば、最上層接続配線６１の厚さは５００ｎｍ以上、下層接続配線５７および上層接続配線５９の厚さは１００ｎｍ以下に設定することができる。最下層接続配線５４上にはキャップ絶縁膜５５が設けられている。最下層接続配線５４と下層接続配線５７はビア５６を介して接続されている。下層接続配線５７と上層接続配線５９はビア５８を介して接続されている。上層接続配線５９と最上層接続配線６１はビア６０を介して接続されている。ビア６０は、貫通電極６６の直上を避けるように配置する（直上を除く位置に設ける）ことができる。
中間絶縁膜４８、４８−１、４８−２、５３は同じ材料で構成することができる。例えば、中間絶縁膜４８、４８−１、４８−２、５３は、ＮＯＮＯＮ（ＮはＳｉＮ、ＯはＳｉＯ２）の５層構造を用いることができる。中間絶縁膜４８、４８−１、４８−２、５３は、同一の成膜工程およびエッチング工程で形成することができる。なお、中間絶縁膜５３は省略することができる。
最下層接続配線５４は、ゲート電極４６と同じ材料で構成することができる。最下層接続配線５４およびゲート電極４６は、多層配線ＭＨ１のうちの最下層配線に属することができる。ゲート電極４６と最下層接続配線５４は、同一の成膜工程およびエッチング工程で形成することができる。
下層接続配線５７は、ソース線ＳＣＥと同じ材料で構成することができる。下層接続配線５７およびソース線ＳＣＥは、多層配線ＭＨ１のうちの下層配線に属することができる。下層接続配線５７およびソース線ＳＣＥは、同一の成膜工程およびＣＭＰ工程で形成することができる。下層接続配線５７およびビア５６は、デュアルダマシン工程にて一括して形成することができる。下層接続配線５７、ビア５６およびソース線ＳＣＥは、Ｗなどの高融点金属を用いることができる。下層接続配線５７、ビア５６およびソース線ＳＣＥの下地層として、ＴｉまたはＴｉＮなどのバリアメタル膜があってもよい。
上層接続配線５９は、ビット線ＢＬと同じ材料で構成することができる。上層接続配線５９およびビット線ＢＬは、多層配線ＭＨ１のうちの上層配線に属することができる。上層接続配線５９およびビット線ＢＬは、同一の成膜工程およびＣＭＰ工程で形成することができる。上層接続配線５９およびビア５８は、デュアルダマシン工程にて一括して形成することができる。上層接続配線５９、ビア５８およびビット線ＢＬは、Ｃｕなどの中融点金属を用いることができる。上層接続配線５９、ビア５８およびビット線ＢＬの下地層として、ＴｉまたはＴｉＮなどのバリアメタル膜があってもよい。
最上層接続配線６１は、電源線６５と同じ材料で構成することができる。最上層接続配線６１および電源線６５は、多層配線ＭＨ１のうちの最上層配線に属することができる。最上層接続配線６１および電源線６５上は、同一の成膜工程およびエッチング工程で形成することができる。最上層接続配線６１、ビア６０および電源線６５は、Ａｌなどの低融点金属を用いることができる。この時、最上層接続配線６１は、上層接続配線５９および下層接続配線５７よりも剛性の低い金属を用いることができる。最下層接続配線５４、下層接続配線５７、上層接続配線５９およびビア５６、５８、６０は層間絶縁膜６８に埋め込むことができる。最上層接続配線６１は層間絶縁膜６８上に配置することができる。最上層接続配線６１の周囲は無機系保護膜６２で覆われるとともに、最上層接続配線６１上には、図１の裏面電極６Ｂとして表面電極６４が形成されている。
半導体基板３０には、図１の貫通電極５として貫通電極６６が設けられている。貫通電極６６は、側壁絶縁膜６５にて半導体基板３０と絶縁されている。貫通電極６６の表面側は最下層接続配線５４に接合されている。貫通電極６６の裏面側には、図１の表面電極７Ａとして裏面電極６７が設けられている。
ここで、貫通電極６６を最下層接続配線５４に直接接することにより、貫通電極６６の上方に配線を設けることが可能となる。このため、貫通電極６６を最上層接続配線６１に接続した構成に比べて、多層配線ＭＨ１の配線レイアウトの自由度を向上させることが可能となる。また、最下層接続配線５４はエッチング配線を用いるとともに、下層接続配線５７および上層接続配線５９はダマシン配線を用いた場合、最下層接続配線５４にはディッシングは発生しないのに、下層接続配線５７および上層接続配線５９にはディッシングが発生する。このため、貫通電極６６を最下層接続配線５４に接合することにより、貫通電極６６を下層接続配線５７または上層接続配線５９に接合した構成に比べて、貫通電極６６の接合面と反対側の面の平坦性を向上させることが可能となる。このため、貫通電極６６が最下層接続配線５４を突き抜ける危険性を低減することができ、高抵抗不良を低減することができる。
さらに、貫通電極６６の直上を避けるようにビア６０を配置することにより、最上層接続配線６１の可撓性を向上させることができる。このため、最上層接続配線６１に緩衝性を持たせることができ、表面電極６４または裏面電極６７を通じて貫通電極６６に荷重がかかった時の応力を分散させることが可能となることから、最下層接続配線５４、下層接続配線５７または上層接続配線５９の破壊を防止することができる。
図３（ａ）は、図２のビア６０の配置例を示す平面図、図３（ｂ）は、図２のビア５８の配置例を示す平面図、図３（ｃ）は、図２のビア５６の配置例を示す平面図である。
図３（ａ）において、最上層接続配線６１下では、貫通電極６６の周囲にビア６０が配置され、貫通電極６６の直上にはビア６０が配置されない。これにより、最上層接続配線６１の可撓性を向上させることができ、表面電極６４または貫通電極６６に荷重がかかった時の応力を分散させることが可能となる。
図３（ｂ）において、上層接続配線５９下では、ビア５８を均等の間隔で配置することができる。この時、ビア５８にかかる荷重を低減させるため、貫通電極６６の直上にもビア５８を配置することができる。
図３（ｃ）において、下層接続配線５７下では、ビア５６を均等の間隔で配置することができる。この時、ビア５６にかかる荷重を低減させるため、貫通電極６６の直上にもビア５６を配置することができる。
なお、上述した実施形態では、半導体基板３０上に形成された貫通電極６６に接続される多層配線ＭＨ１として４層配線（最下層配線、下層配線、上層配線および最上層配線）を例にとったが、２層以上の配線ならば何層でもよい。この時、最下層配線は、アクティブ領域では、半導体基板３０に形成されるチャネル領域の導電性の制御するゲート電極に用いることができる。
図４は、図１の半導体装置に適用可能な配線レイアウトの一例を示す断面図である。なお、図４では、３個の貫通電極６６Ａ〜６６Ｃが配置されている構成を例にとった。
図４において、半導体基板３０には、素子分離層５２が形成されている。素子分離層５２上には中間絶縁膜５３Ａ〜５３Ｃが形成され、中間絶縁膜５３Ａ〜５３Ｃ上には多層配線ＭＨ２が形成されている。多層配線ＭＨ２には、最下層接続配線５４Ａ〜５４Ｃ、下層接続配線５７Ａ、５７Ｂ、上層接続配線５９Ａおよび最上層接続配線６１Ａ〜６１Ｃが設けられている。最下層接続配線５４Ａ〜５４Ｃ上にはキャップ絶縁膜５５Ａ〜５５Ｃがそれぞれ設けられている。最下層接続配線５４Ａ〜５４Ｃは中間絶縁膜５３Ａ〜５３Ｃ上にそれぞれ配置されている。下層接続配線５７Ａは最下層接続配線５４Ａ上に配置されている。下層接続配線５７Ｂは最下層接続配線５４Ｂ、５４Ｃ上に配置されている。上層接続配線５９Ａは下層接続配線５７Ａ、５７Ｂ上に配置されている。最上層接続配線６１Ａ、６１Ｂは上層接続配線５９Ａ上に配置されている。最上層接続配線６１Ｃは下層接続配線５７Ｂ上に配置されている。
最下層接続配線５４Ａと下層接続配線５７Ａはビア５６Ａを介して接続されている。最下層接続配線５４Ｂと下層接続配線５７Ｂはビア５６Ｂを介して接続され、最下層接続配線５４Ｃと下層接続配線５７Ｂはビア５６Ｃを介して接続されている。下層接続配線５７Ａと上層接続配線５９Ａはビア５８Ａを介して接続され、下層接続配線５７Ｂと上層接続配線５９Ａはビア５８Ｂを介して接続されている。上層接続配線５９Ａと最上層接続配線６１Ａはビア６０Ａを介して接続され、上層接続配線５９Ａと最上層接続配線６１Ｂはビア６０Ｂを介して接続されている。ビア６０Ａは、貫通電極６６Ａの直上を避けるように配置することができ、ビア６０Ｂは、貫通電極６６Ｂの直上を避けるように配置することができる。
最下層接続配線５４Ａ〜５４Ｃ、下層接続配線５７Ａ、５７Ｂ、上層接続配線５９Ａおよび最上層接続配線６１Ａ〜６１Ｃおよびビア５６Ａ〜５６Ｃ、５８Ａ、５８Ｂ、６０Ａ、６０Ｂは層間絶縁膜６８に埋め込むことができる。最上層接続配線６１Ａ〜６１Ｃは層間絶縁膜６８上に配置することができる。最上層接続配線６１Ａ〜６１Ｃの周囲は無機系保護膜６２で覆われるとともに、最上層接続配線６１Ａ〜６１Ｃ上には、表面電極６４Ａ〜６４Ｃがそれぞれ形成されている。
半導体基板３０には、貫通電極６６Ａ〜６６Ｃが設けられている。貫通電極６６Ａ〜６６Ｃは、側壁絶縁膜６５Ａ〜６５Ｃにて半導体基板３０とそれぞれ絶縁されている。貫通電極６６Ａ〜６６Ｃの表面側は最下層接続配線５４Ａ〜５４Ｃにそれぞれ接合されている。貫通電極６６Ａ〜６６Ｃの裏面側には、裏面電極６７Ａ〜６７Ｃがそれぞれ設けられている。
ここで、貫通電極６６Ａ〜６６Ｃを最下層接続配線５４Ａ〜５４Ｃにそれぞれ直接接することにより、下層接続配線５７Ａおよび上層接続配線５９Ａを貫通電極６６Ａの直上に設けたり、下層接続配線５７Ｂおよび上層接続配線５９Ｂを貫通電極６６Ｂの直上に設けたり、下層接続配線５７Ｂを貫通電極６６Ｃの直上に設けたりすることが可能となる。このため、上層接続配線５９Ａを介して貫通電極６６Ａ、６６Ｂを電気的に接続したり、下層接続配線５７Ｂを介して貫通電極６６Ｂ、６６Ｃを電気的に接続したりすることができ、多層配線ＭＨ１の配線レイアウトの自由度を向上させることが可能となる。
（第２実施形態）
図５は、第２実施形態に係る半導体装置に適用される貫通電極の接続構造を示す断面図である。
図５の構成では、第１導電層５４−１、第２導電層５４−２および第３導電層５４−３の積層構造が図２の最下層接続配線５４に用いられている。第１導電層５４−１は多結晶シリコン、第２導電層５４−２はＷＮ、第３導電層５４−３はＷを用いることができる。第３導電層５４−３の材料は、Ａｌ、Ｃｕ、Ｗ、ＮｉＳｉ、ＣｏＳｉおよびＭｎから選択することができる。第１導電層５４−１、第２導電層５４−２および第３導電層５４−３の側壁にはサイドウォール６９が形成されている。サイドウォール６９の材料は、例えば、ＳｉＯ２を用いることができる。そして、貫通電極６６は第３導電層５４−３に接合されている。この時、貫通電極６６は、第１導電層５４−１、第２導電層５４−２および第３導電層５４−３の最も抵抗の低い導電層に直接接することができる。
また、層間絶縁膜６８として層間絶縁膜６８Ａ〜６８Ｄが設けられている。第１導電層５４−１、第２導電層５４−２および第３導電層５４−３は層間絶縁膜６８Ａに埋め込まれている。第１導電層５４−１、第２導電層５４−２および第３導電層５４−３のパターニングをエッチングで行うことにより、第１導電層５４−１、第２導電層５４−２および第３導電層５４−３にディッシングが発生しないようにすることができる。
ビア５６および下層接続配線５７は層間絶縁膜６８Ｂに埋め込まれている。この時、ビア５６および下層接続配線５７をデュアルダマシンで形成することにより、下層接続配線５７にはディッシング５７Ｄが発生する。
ビア５８および上層接続配線５９は層間絶縁膜６８Ｃに埋め込まれている。この時、ビア５８および上層接続配線５９をデュアルダマシンで形成することにより、上層接続配線５９にはディッシング５９Ｄが発生する。
ビア６０は層間絶縁膜６８Ｄに埋め込まれ、最上層接続配線６１は層間絶縁膜６８Ｄ上に配置されている。
ここで、貫通電極６６を第３導電層５４−３に直接接することにより、第１導電層５４−１または第２導電層５４−２に接合した場合に比べて、コンタクト抵抗を低減することが可能となる。また、貫通電極６６を第３導電層５４−３に直接接することにより、貫通電極６６を下層接続配線５７または上層接続配線５９に接合した構成に対して、ディッシング５７Ｄ、５９Ｄによる接合不良を防止することが可能となる。
なお、図５の実施形態では、図２の最下層接続配線５４が３層構造である場合を示したが、最下層接続配線５４は３層構造に限られることなく何層でもよい。
（第３実施形態）
図６（ａ）、図６（ｂ）、図７（ａ）および図７（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
図６（ａ）において、半導体基板７１に素子分離層７２を形成する。次に、ＣＶＤまたはスパッタなどの方法にて中間絶縁材および最下層導電材を素子分離層７２上に順次成膜した後、フォトリソグラフィ技術およびＲＩＥ技術にて中間絶縁材および最下層導電材をパターニングすることにより、中間絶縁膜７３および最下層接続配線７４を素子分離層７２上に形成する。次に、ＣＶＤなどの方法にて層間絶縁膜８２を最下層接続配線７４上に成膜した後、デュアルダマシンにてビア７６を介して最下層接続配線７４に接続された下層接続配線７７を層間絶縁膜８２に埋め込む。次に、ＣＶＤなどの方法にて層間絶縁膜８２を下層接続配線７７上に成膜した後、デュアルダマシンにてビア７８を介して下層接続配線７７に接続された上層接続配線７９を層間絶縁膜８２に埋め込む。次に、ＣＶＤなどの方法にて層間絶縁膜８２を上層接続配線７９上に成膜した後、上層接続配線７９に接続されたビア８０を層間絶縁膜８２に埋め込む。次に、ビア８０を介して上層接続配線７９に接続された最上層接続配線８１を層間絶縁膜８２上に形成する。次に、最上層接続配線８１の表面が露出するようにパターニングされた無機系保護膜８３Ａを層間絶縁膜８２上に形成する。次に、最上層接続配線８１の表面が露出するようにパターニングされた有機系保護膜８３Ｂを無機系保護膜８３Ａ上に形成する。次に、バリアメタル膜８４Ａおよびバンプ電極８４Ｂを最上層接続配線８１上に形成し、バンプ電極８４Ｂ上に金属被覆膜８４Ｃを形成する。バリアメタル膜８４Ａの材料は、例えば、Ｔｉ上に積層されたＣｕからなる２層構造を用いることができる。バンプ電極８４Ｂの材料は、例えば、Ｎｉを用いることができる。金属被覆膜８４Ｃは、バンプ電極８４Ｂに半田の濡れ性を向上させることができ、例えば、Ａｕを用いることができる。
次に、接着層Ｓ１を介して半導体基板７１の表面側を支持基板Ｓ２に接着する。この時、半導体基板７１はウェハ状態とすることができる。なお、支持基板Ｓ２の材料は、Ｓｉであってもよいし、ガラスであってもよい。接着層Ｓ１の材料は、熱硬化性樹脂を用いることができる。次に、ＣＭＰやＢＳＧなどの方法にて半導体基板７１の裏面側を研磨することにより、半導体基板７１を薄膜化する。この時、半導体基板７１の厚さＴＳは５０μｍ以下に設定することができる。次に、ＣＶＤなどの方法にて絶縁膜７０Ａ、７０Ｂを半導体基板７１の裏面に順次成膜する。絶縁膜７０Ａの材料はＳｉＯ２、絶縁膜７０Ｂの材料はＳｉＮを用いることができる。
次に、図６（ｂ）に示すように、フォトリソグラフィ技術およびＲＩＥ技術にて半導体基板７１に貫通孔ＴＢを形成する。この時、貫通孔ＴＢの先端は中間絶縁膜７３で止めることができる。貫通孔ＴＢの径ＫＳは１０μｍφ程度に設定することができる。
次に、図７（ａ）に示すように、ＣＶＤなどの方法にて貫通孔ＴＢの側壁に側壁絶縁膜８８を成膜する。そして、貫通孔ＴＢを通して側壁絶縁膜８８と中間絶縁膜７３とをエッチングすることにより、最下層接続配線７４を露出させる。
次に、図７（ｂ）に示すように、スパッタなどの方法にて貫通孔ＴＢの側壁が覆われるようにバリアメタル膜８６Ａおよびシード層８６Ｂを順次成膜する。バリアメタル膜８６Ａの材料はＴｉ、シード層８６Ｂの材料はＣｕを用いることができる。次に、電界メッキなどの方法にて貫通電極８６Ｃを貫通孔ＴＢ内に埋め込む。貫通電極８６Ｃの材料はＮｉを用いることができる。次に、貫通電極８６Ｃの表面に下地金属膜８７Ａを形成した後、下地金属膜８７Ａ上にバンプ電極８７Ｂを形成する。下地金属膜８７Ａの材料はＣｕ、バンプ電極８７Ｂの材料はＳｎを用いることができる。そして、半導体基板７１が支持基板Ｓ２で支持された状態でバンプ電極８７Ｂにプローブピンが接触されることで、半導体基板７１のデバイスのテストが行われる。その後、半導体基板７１の裏面側にダイシングテープ等の支持テープを貼り付けた後、接着層Ｓ１および支持基板Ｓ２を半導体基板７１から剥離する。次に、半導体基板７１をダイシングすることで半導体基板７１が半導体チップＰ１〜Ｐ８に個片化される。そして、半導体チップＰ１〜Ｐ８を積層する場合、上層の半導体チップのバンプ電極８７Ｂが下層の半導体チップのバンプ電極８４Ｂと接合される。ここで、バンプ電極８４ＢにＮｉ、バンプ電極８７ＢにＳｎが用いられている場合、バンプ電極８４Ｂ、８７Ｂの接合時にＮｉ−Ｓｎ合金が形成される。
（第４実施形態）
図８（ａ）は、第４実施形態に係る半導体装置の表面テストパッドのレイアウト例を示す平面図、図８（ｂ）は、第４実施形態に係る半導体装置の表面電極を拡大して示す平面図、図８（ｃ）は、第４実施形態に係る半導体装置の表面テストパッドを拡大して示す平面図、図８（ｄ）は、第４実施形態に係る半導体装置の裏面テストパッドのレイアウト例を示す平面図である。
図８（ａ）〜図８（ｄ）において、半導体チップＰ１１の表面側には、表面電極９１および表面テストパッド９３が設けられている。表面電極９１は、半導体チップＰ１１に１ウェハあたり数万個程度配置することができる。表面テストパッド９３は、１ウェハあたり半導体チップＰ１１に数千個程度配置することができる。半導体チップＰ１１の裏面側には、裏面電極９５および裏面テストパッド９６が設けられている。裏面テストパッド９６間の間隔は、テスト時に裏面テストパッド９６に荷重がかかり、裏面テストパッド９６が潰れた場合においても、隣接する裏面テストパッド９６が互いに接触しないように設定することができる。半導体チップＰ１１には、貫通電極９２、９４が埋め込まれている。表面電極９１と裏面電極９５は、貫通電極９２を介して電気的に接続されている。表面テストパッド９３と裏面テストパッド９６は、貫通電極９４を介して電気的に接続されている。各貫通電極９２、９４の径Ｒ１、Ｒ２は互いに等しくすることができ、２０μｍφ以下に設定することができる。
ここで、１個の表面電極９１および１個の裏面電極９５は１個の貫通電極９２に接続される。１個の表面テストパッド９３は３個の貫通電極９４に接続され、１個の裏面テストパッド９６は１個の貫通電極９４に接続される。１個の表面テストパッド９３に接続される３個の貫通電極９４は、仮想的な三角形の頂点に配置することができる。ここで、仮想的な三角形とは、貫通電極９４の位置関係を示す便宜的な仮想の図形であり、三角形の形状をしたなんらかの構成自体の有無は問わない。表面テストパッド９３のサイズは表面電極９１のサイズよりも大きくすることができる。表面テストパッド９３の辺の長さＸ２、Ｙ２は８０μｍ程度に設定し、表面電極９１の辺の長さＸ１、Ｙ１は４０μｍ程度に設定することができる。表面テストパッド９３の辺の長さＸ２、Ｙ２は、プローブピンの先端の径Ｒ３よりも小さくすることができる。この時、プローブピン１２１の先端の径Ｒ３は１２０〜１３０μｍ程度に設定することができる。プローブピン１２１の可動範囲内には、表面テストパッド９３以外の電極やスペーサ８を配置しないことが好ましい。
図９は、図８（ｃ）の表面テストパッドと貫通電極との接続構造の一例を示す断面図である。なお、図９では、判りやすくするため、便宜的に１個の表面テストパッド９３に接続される３個の貫通電極９４を一断面に並べて示した。
図９において、半導体チップＰ１１には半導体基板１０１が設けられている。半導体基板１０１には、素子分離層１０２が形成されている。素子分離層１０２上には中間絶縁膜１０３が形成され、中間絶縁膜１０３上には多層配線ＭＨ３が形成されている。多層配線ＭＨ３には、最下層接続配線１０４、下層接続配線１０７、上層接続配線１０９および最上層接続配線９３が設けられている。最下層接続配線１０４には、第１導電層１０４−１、第２導電層１０４−２および第３導電層１０４−３の積層構造を用いることができる。多層配線ＭＨ３は、図５の構成と同様に構成することができる。最下層接続配線１０４上にはキャップ絶縁膜１０５が設けられている。第１導電層１０４−１、第２導電層１０４−２および第３導電層１０４−３の側壁にはサイドウォール１１９が形成されている。最下層接続配線１０４と下層接続配線１０７はビア１０６を介して接続されている。下層接続配線１０７と上層接続配線１０９はビア１０８を介して接続されている。上層接続配線１０９と最上層接続配線９３はビア１１０を介して接続されている。ビア１１０は、貫通電極９４の直上を避けるように配置することができる。
また、半導体基板１０１上には、層間絶縁膜１１８が形成されている。層間絶縁膜１１８上には無機系保護膜１１２が形成イされている。最上層接続配線９３の周囲は無機系保護膜１１２で覆われるとともに、最上層接続配線９３および無機系保護膜１１２上には、有機系保護膜１１３が形成されている。
半導体基板１０１には、貫通電極９４が設けられている。貫通電極９４は、側壁絶縁膜１０５にて半導体基板１０１と絶縁されている。３個の貫通電極９４の表面側は、１個の第３導電層１０４−３に接合されている。各貫通電極９４の裏面側には、１個の裏面電極９６が設けられている。
図１０（ａ）は、第４実施形態に係る半導体装置のテスト時のプローブカードの配置方法を示す平面図、図１０（ｂ）は、図１０（ａ）のプローブピンの接触状態を拡大して示す断面図である。
図１０（ａ）において、プローブカード１２０には、プローブピン１２１が設けられている。プローブピン１２１は、例えば、ポゴピン（スプリングピン）を用いることができる。プローブカード１２０の材料は、例えば、セラミックなどを用いることができる。この時、プローブピン１２１は、ホルダ１２２内に収納され、プローブピン１２１が昇降できるようにバネ１２３で支持される。プローブピン１２１は、表面テストパッド９３の個数だけ設けることができる。プローブピン１２１の配置は、表面テストパッド９３の配置に対応させることができる。プローブカード１２０はテスタ１２４に接続することができる。
そして、１個の表面テストパッド９３に接続された３個の裏面テストパッド９６に同時に接触するようにプローブピン１２１を押し当てることで、半導体チップＰ１１をテストすることができる。半導体チップＰ１１に設けられた１ウェハあたり数千個の裏面テストパッド９６にプローブピン１２１を一度に押し当てることで、半導体チップＰ１１のテスト時間を短くすることができる。このテストで合格した半導体チップＰ１〜Ｐ８だけをチップ積層体ＴＡ１に用いることにより、チップ積層体ＴＡ１の製造歩留まりを上げることができる。
ここで、１個の表面テストパッド９３に３個の貫通電極９４を接続し、１個のプローブピン１２１を３個の裏面テストパッド９６に同時に接触させることにより、１個のプローブピン１２１の荷重を２個以下の裏面テストパッド９６で受ける場合に比べて、１個の貫通電極９４にかかる負荷を低減することができ、貫通電極９４のダメージを低減することができる。さらに、１個のプローブピン１２１を３個の裏面テストパッド９６に同時に接触させることにより、１個のプローブピン１２１の荷重を２個以下の裏面テストパッド９６で受ける場合に比べて、１個の貫通電極９４にかかる負荷を同等としつつ、バネ１２３の弾性力を上げることができ、バネ１２３の不戻りによる接触不良を低減させることができる。
また、プローブカード１２０と半導体チップＰ１１との熱膨張係数の差異などにより、プローブカード１２０上でのプローブピン１２１間の間隔と、半導体チップＰ１１上での表面テストパッド９３間の間隔とがずれることがある。この場合においても、１個の表面テストパッド９３に接続される３個の貫通電極９４を三角形の頂点に配置することにより、１個のプローブピン１２１を３個の裏面テストパッド９６に常に同時に接触させることができ、１個のプローブピン１２１の荷重を４個以上の裏面テストパッド９６で受ける場合に比べて、１個の貫通電極９４にかかる負荷を均一化することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 支持板、２ 接着層、３ インターフェースチップ、Ｐ１〜Ｐ８ 半導体チップ、ＭＡ１、ＭＡ２ セル領域、４ 側壁絶縁膜、５ 貫通電極、６Ａ〜６Ｄ 裏面電極、７Ａ〜７Ｄ 表面電極、８ スペーサ、９Ｃ、９Ｄ 裏面配線、１０ パッド電極、１１、２６ 突出電極、１２Ａ、１２Ｂ アンダーフィル樹脂、１２Ｃ 封止樹脂、２１ 実装基板、２２Ａ、２４Ａ ランド電極、２２Ｂ、２４Ｂ プリント配線、２３、２５ ソルダーレジスト

Claims (5)

  1. 半導体層と、
    前記半導体層の上に設けられ、最上層配線と第１下層配線と最下層配線とを有する多層配線と、
    前記半導体層に設けられたゲート電極と、
    前記半導体層を貫通し、前記最下層配線に直接接する貫通電極と、
    前記多層配線のうちの前記最上層配線を保護する無機系保護膜と、
    前記最上層配線を前記第１下層配線に直接接続する複数の第１ビアと、
    前記第１下層配線を前記最下層配線に電気的に接続する複数の第２ビアと、
    前記半導体層の下に設けられ、前記貫通電極と直接接する第１の電極と、
    前記多層配線に設けられ、前記最上層配線の上に設けられる第２の電極と、を備え、
    前記最下層配線と前記ゲート電極とは、同じ金属を含み、
    前記複数の第１ビアは前記貫通電極の直上を除く位置であって、前記最上層配線の互いに対向する端部同士を支持する位置に設けられ、
    前記複数の第２ビアは前記貫通電極の直上に設けられる、
    半導体装置。
  2. 前記最下層配線は複数の導電層が積層された積層構造を備え、前記貫通電極は前記積層構造のうちの最も抵抗の低い導電層に接合される請求項１に記載の半導体装置。
  3. 前記第１下層配線を前記最下層配線に電気的に接続する複数の第３ビアをさらに備え、
    前記複数の第３ビアは、前記貫通電極の直上を除く位置であって、前記最上層配線の互いに対向する端部同士を支持する位置に設けられる請求項１または２に記載の半導体装置。
  4. 前記半導体層の上に絶縁膜をさらに備え、
    前記最下層配線は、前記絶縁膜の上に設けられる請求項１乃至請求項３のいずれか１項に記載の半導体装置。
  5. 前記半導体層内に配置される素子分離層を備え、前記絶縁膜は前記素子分離層の上に設けられる請求項４に記載の半導体装置。
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