KR100867508B1 - 이미지 센서의 웨이퍼 레벨 패키징 방법 - Google Patents

이미지 센서의 웨이퍼 레벨 패키징 방법 Download PDF

Info

Publication number
KR100867508B1
KR100867508B1 KR1020070053552A KR20070053552A KR100867508B1 KR 100867508 B1 KR100867508 B1 KR 100867508B1 KR 1020070053552 A KR1020070053552 A KR 1020070053552A KR 20070053552 A KR20070053552 A KR 20070053552A KR 100867508 B1 KR100867508 B1 KR 100867508B1
Authority
KR
South Korea
Prior art keywords
image sensor
vias
forming
wafer
lower substrate
Prior art date
Application number
KR1020070053552A
Other languages
English (en)
Inventor
양징리
도재천
권영도
임창현
김대준
정원규
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020070053552A priority Critical patent/KR100867508B1/ko
Priority to US12/155,267 priority patent/US20080296714A1/en
Application granted granted Critical
Publication of KR100867508B1 publication Critical patent/KR100867508B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

패키징 과정이 용이하고 단순하게 이미지 센서를 패키징할 수 있는 이미지 센서의 웨이퍼 레벨 패키지 및 그 패키징 방법이 제공된다.
본 발명은 이미지 센서와 상기 이미지 센서에 연결된 도전 패턴을 구비하고, 상기 도전 패턴에 각각 연결된 다수의 비아를 구비한 하부 기판; 상기 하부기판 상에서 상기 이미지 센서에 대응하는 다수의 마이크로 렌즈를 구비한 마이크로 렌즈층(Micro Lens Array Film); 및 상기 마이크로 렌즈층 상에서 상기 이미지 센서로부터 이격하여 둘러싸고 상부 기판을 접합하는 실링 라인(sealing line)을 포함하는 이미지 센서의 웨이퍼 레벨 패키지 및 그 패키징 방법에 관한 것이다.
본 발명에 따라 다수의 비아를 하부 기판용 웨이퍼에 구비한 상태에서, 상부 기판용 웨이퍼를 접합하여 패키징 공정을 수행하므로, 종래에 본딩 와이어, 전극 패드, 전극 리드 등이 필요 없이 비아를 이용한 전기적 연결구조를 가지는 패키지를 제공할 수 있다.
이미지 센서, 웨이퍼 레벨 패키지, 비아

Description

이미지 센서의 웨이퍼 레벨 패키징 방법{Method of wafer level packaging of image sensor}
도 1은 종래의 이미지 센서 패키지를 설명하기 위한 단면도.
도 2는 본 발명의 실시예에 따른 이미지 센서의 웨이퍼 레벨 패키지를 도시한 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 이미지 센서의 웨이퍼 레벨 패키징 과정을 설명하기 위한 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
100: 하부 기판용 웨이퍼 100': 하부 기판
110: 도전 패턴 120: 비아
130: 마이크로 렌즈층 150: 솔더
200: 이미지 센서 300: 실링 라인
400: 상부 기판용 웨이퍼 400': 상부 기판
본 발명은 이미지 센서의 웨이퍼 레벨 패키지 및 그 패키징 방법에 관한 것 으로, 특히 패키징 과정이 용이하고 단순하게 이미지 센서를 패키징할 수 있는 이미지 센서의 웨이퍼 레벨 패키지 및 그 패키징 방법에 관한 것이다.
반도체 패키지는 디바이스 기판상에 회로부를 구성하고 상기 회로부와 전기적으로 연결되는 외부전극과 관통 전극을 구비하는 캡 기판을 덮어 상기 회로부를 보호한다.
이러한 반도체 패키지는 외부환경의 영향에 민감하여 외부환경과 차단이 필요한 IDT전극을 구비하는 SAW 필터나 이미지 결상 영역을 구비하는 이미지 센서 등으로 이용되고 있으며, 이들 부품들은 소형화를 위하여 웨이퍼 레벨로 제조되는 방법이 제공되고 있다.
이와 같은 종래의 웨이퍼 레벨 패키지는 예를 들어, CCD 이미지 센서, CMOS 이미지 센서 등의 이미지 센서를 패키징하여, 도 1에 도시된 바와 같이 반도체 장치가 구비하는 반도체 기판(11)에는 상면에 이미지 센서(13)가 형성되어 있고, 이미지 센서(13) 위에는 마이크로 렌즈부(14)가 형성되어 있다.
반도체 기판(11)의 타면은 세라믹 또는 합성 수지로 형성된 상자 형상 용기(15)가 저면의 접착제(17)에 의해 접착되어 있으며, 상자 형상 용기(15)의 개구는 글래스 덮개(12)가 접착제(19)에 의해 장착됨으로써 밀봉되어, 상자 형상 용기(15) 내부의 이미지 센서(13) 및 마이크로 렌즈부(14)가 외부 환경으로부터 보호되고 있다.
또한, 반도체 기판(11) 표면상에 마련된 전극 패드(9)와, 상자 형상 용기(15) 내부로부터 외부로 인출된 전극 리드(16)가 본딩 와이어(18)에 의해 전기적 으로 접속된다.
그러나, 이러한 이미지 센서의 웨이퍼 레벨 패키지는 본딩 와이어(18)를 이용하여 전극 패드(9)와 전극 리드(16)를 접속하기 위한 스페이스를 필요로 한다.
또한, 이미지 센서(13)가 차광되어 버리기 때문에, 본딩 와이어(18), 전극 패드(9) 등을 이미지 센서(13) 또는 마이크로 렌즈부(14) 상에 배선할 수 없어서, 이미지 센서의 웨이퍼 레벨 패키지를 간단한 공정으로 소형화하는 것은 곤란하다.
본 발명은 이미지 센서에 대한 전기적 접속구조가 간단한 웨이퍼 레벨 패키지를 제공하는 목적이 있다.
본 발명의 다른 목적은 이미지 센서를 간단한 공정으로 소형화된 웨이퍼 레벨 패키지로 패키징하는 이미지 센서의 웨이퍼 레벨 패키징 방법을 제공하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명은 이미지 센서와 상기 이미지 센서에 연결된 도전 패턴을 구비하고, 상기 도전 패턴에 각각 연결된 다수의 비아를 구비한 하부 기판; 상기 하부기판 상에서 상기 이미지 센서에 대응하는 다수의 마이크로 렌즈를 구비한 마이크로 렌즈층(Micro Lens Array Film); 및 상기 마이크로 렌즈층 상에서 상기 이미지 센서로부터 이격하여 둘러싸고 상부 기판을 접합하는 실링 라인(sealing line)을 포함하는 이미지 센서의 웨이퍼 레벨 패키지에 관한 것이다.
또한, 본 발명은 하부 기판용 웨이퍼 상에 이미지 센서, 상기 이미지 센서에 연결되는 다수의 도전 패턴, 및 상기 도전 패턴에 연결되고 소정 깊이를 가지는 비아(via)를 형성하는 단계; 상기 비아를 포함한 하부 기판용 웨이퍼 상에 상기 이미지 센서에 대응하는 다수의 마이크로 렌즈를 포함한 마이크로 렌즈층을 형성하는 단계; 상기 마이크로 렌즈층 상에서 상기 이미지 센서로부터 이격하여 둘러싸는 실링 라인을 매개로 하여 상부 기판을 접합하는 단계; 상기 비아를 포함한 상기 하부 기판용 웨이퍼의 두께를 줄이기 위해 CMP(Chemical Mechanical Polishing) 공정을 수행하는 단계; 및 상기 실링 라인으로 둘러싸인 이미지 센서와 비아를 포함하는 패키지로 분리시키는 다이싱(dicing) 공정을 수행하는 단계를 포함하는 이미지 센서의 웨이퍼 레벨 패키징 방법에 관한 것이다.
본 발명에서 상기 하부기판과 상기 마이크로 렌즈층 사이에 실리콘 산화막(SiO2), 산화막(PSG) 및 실리콘 질화막 중 선택된 어느 하나의 재질로 이루어진 패시베이션층(passivation layer)을 더 구비하는 것을 특징으로 한다.
본 발명에서 상기 상부 기판은 투명한 재질의 투명 기판인 것을 특징으로 한다.
본 발명에서 상기 실링 라인은 BCB(Benzocyclobutene), DFR(Dry Film Resin), 에폭시(epoxy), 열경화성 폴리머 중 선택된 어느 하나의 재질로 이루어지는 것을 특징으로 한다.
본 발명에서 상기 마이크로 렌즈층은 PC(polycarbonate) 또는 실리콘 에폭시의 투명성 수지로 형성되는 것을 특징으로 한다.
본 발명의 상기 비아를 형성하는 단계에서 상기 소정 깊이는 상기 하부 기판용 웨이퍼의 최종 두께보다 깊게 형성되거나, 또는 상기 하부 기판용 웨이퍼를 관통하는 깊이인 것을 특징으로 한다.
본 발명에서 상기 비아를 형성하는 단계는 상기 도전 패턴의 단부 영역을 노출시키는 포토레지스트 패턴을 이용하는 식각 공정으로 다수의 비아홀을 형성하는 단계; 및 상기 비아홀에 금속을 충진하여 비아를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에서 상기 비아를 형성하는 단계는 상기 도전 패턴의 단부 영역을 드릴링(drilling)하는 기계적 방법을 이용하여 다수의 비아홀을 형성하는 단계; 및 상기 비아홀에 금속을 충진하여 비아를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에서 상기 다이싱 공정을 수행하는 단계는 상기 상부 기판용 웨이퍼 상에서 상기 비아로부터 이격되어 상기 실링 라인을 거쳐서 상기 하부 기판용 웨이퍼까지 관통하는 절단선을 이용하여 수행하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 이미지 센서의 웨이퍼 레벨 패키지를 도시한 단면도이고, 도 3a 내지 도 3f는 본 발명의 실시예에 따른 이미지 센서의 웨이퍼 레벨 패키징 방법을 설명하기 위한 공정 단면도이다.
도 2에 도시된 바와 같이 본 발명의 실시예에 따른 이미지 센서의 웨이퍼 레벨 패키지는 이미지 센서(200)를 실장하고 도전 패턴(110)에 각각 연결된 다수의 비아(120)를 구비한 하부 기판(100'), 이미지 센서(200) 상에 다수의 마이크로 렌즈를 구비한 마이크로 렌즈층(Micro Lens Array Film: 130), 및 마이크로 렌즈층(130)을 이격하여 둘러싸고 상부 기판(400')을 접합하는 실링 라인(sealing line: 300)을 포함하여 구성된다.
하부 기판(100')은 반도체 기판으로서 이미지 센서(200)를 상면에 실장하고, 이미지 센서(200)에 연결되는 금속 재질로 이루어져 패터닝(patterning)된 다수의 도전 패턴(110)과 도전 패턴(110)에 각각 연결된 비아(120)를 구비하며, 비아(120)의 아래측에 솔더(150)를 구비하여 패키지가 장착되는 장치 예를 들어, 카메라 모듈 등에 장착되어 전기적 접속을 이룰 수 있다.
마이크로 렌즈층(130)은 집광하는 다수의 렌즈가 이미지 센서(200)에 대응하여 구비된 부재로서, 마이크로 렌즈층(130)의 재질은 예를 들어, PC(polycarbonate), 실리콘 에폭시 등의 투명성 수지를 이용하여 투광성과 집광 기능을 수행하도록 형성한다. 여기서, 마이크로 렌즈층(130)은 선택적으로 유리 기판에 불순물을 확산시켜 제조된 부재를 이용할 수 있어서, 불순물에 의한 굴절율 분산의 특성으로 인한 렌즈 효과를 갖는 유리 기판을 마이크로 렌즈층(130)으로 이용할 수도 있다.
또한, 선택적으로 마이크로 렌즈층(130)을 구비하기 전에, 마이크로 렌즈층(130)의 아래면에 실리콘 산화막(SiO2), 산화막(PSG), 실리콘 질화막 등의 재질로 이루어진 패시베이션층(passivation layer: 도시하지 않음)을 구비하여, 이미지 센서(200)를 웨이퍼 레벨 패키징 과정에서 보호할 수 있다.
실링 라인(300)은 폐곡선 형태로 이미지 센서(200)에 대응하는 다수의 렌즈를 둘러싸도록 구비되고, BCB(Benzocyclobutene), DFR(Dry Film Resin), 에폭시(epoxy), 열경화성 폴리머와 같은 폴리머를 이용하여 스크린 프린팅(screen printing) 또는 노즐을 통해 주입(injection)되어 구비될 수 있다.
상부 기판(400')은 유리 기판과 같은 투명한 재질의 투명 기판으로서, 마이크로 렌즈층(130) 상에 구비된 실링 라인(300)에 의해 접착된다.
이와 같은 본 발명의 실시예에 따른 이미지 센서의 웨이퍼 레벨 패키지는 비아(120)를 통해 외부로부터 이미지 센서(200)에 전원을 인가하거나 이미지 센서(200)로부터 전기적 신호를 도출하여, 종래의 전기적 연결 구조를 간소하게 구성할 수 있다.
이하, 본 발명의 실시예에 따른 이미지 센서의 웨이퍼 레벨 패키지를 제조하는 패키징 방법을 도 3a 내지 도 3f를 참조하여 설명한다.
본 발명의 실시예에 따른 이미지 센서의 웨이퍼 레벨 패키징 방법은 먼저, 도 3a에 도시된 바와 같이 하부 기판용 웨이퍼(100) 상에 이미지 센서(200)를 실장하고, 이미지 센서(200)에 연결되는 다수의 도전 패턴(110)을 패터닝(patterning)하여 형성한다.
이때, 다수의 도전 패턴(110)은 금속성 재질로서, 예를 들어 PVD(Physical Vapor Deposition) 방법을 이용하여 금속막을 형성하고 식각하는 패터닝 공정을 거쳐 형성된다.
하부 기판용 웨이퍼(100) 상에 이미지 센서(200)와 도전 패턴(110)을 구비한 후, 도 3b에 도시된 바와 같이 이미지 센서(200)와 도전 패턴(110) 상에 구비되어 도전 패턴(110)의 단부 영역을 노출시키는 제 1 포토레지스트 패턴(도시하지 않음)을 이용한 식각 방법 또는 드릴링(drilling)과 같은 기계적 방법을 이용하여 도전 패턴(110)의 단부에서 소정 깊이를 가지는 비아홀(via hole: 112)을 형성한다.
구체적으로, 소정 깊이를 가지는 비아홀(112)을 형성하기 위한 식각 공정은 습식 식각 또는 RIE(Reactive Ion Etch) 등과 같은 건식 식각을 이용할 수 있고, 비아홀(112)의 크기가 큰 경우에는 드릴링과 같은 기계적 방법을 이용할 수 있으며, 비아홀(112)의 깊이는 최종적으로 제조될 패키지의 하부 기판(100') 두께보다 깊게 형성될 수 있다.
또한, 비아홀(112)은 도 3b에 도시된 바와 같이 하부 기판용 웨이퍼(100)에 대해 소정 깊이를 가지는 형태로 형성되지만, 이에 한정되지 않고 하부 기판용 웨이퍼(100)를 관통하는 형태로 형성될 수도 있다.
비아홀(112)을 형성한 후, 도 3c에 도시된 바와 같이 비아홀(112)에 금속을 충진하여 비아(120)를 형성한다.
도 3c에 도시된 바와 같이 비아(120)를 형성하기 위해, 이미지 센서(200)와 도전 패턴(110)을 덮고 비아홀(112)을 노출시키는 제 2 포토 레지스트 패턴(도시하지 않음)을 이용하며, 제 2 포토 레지스트 패턴을 통해 PVD(Physical Vapor Deposition) 방법으로 전기 전도성의 금속을 비아홀에 충진하고 도전 패턴(110)에 연결되도록 증착한다.
비아홀에 충진되고 도전 패턴(110)에 연결되도록 금속을 증착한 후, 제 2 포 토 레지스트 패턴을 제거하면 도 3c에 도시된 바와 같이 도전 패턴(110)과 연결된 형태로 비아(120)가 형성되며, 도 3d에 도시된 바와 같이 비아(120)가 형성된 상태에서 이미지 센서(200) 상에 다수의 마이크로 렌즈가 구비되도록 마이크로 렌즈층(130)을 구비한다.
마이크로 렌즈층(130)은 예를 들어, PC 또는 실리콘 에폭시 등의 렌즈 재질과 같은 투명성 수지를 이용하여 이루어지므로 저온상태에서 압착하여 구비될 수 있고, 선택적으로 불순물을 확산시켜 제조된 유리 재질을 마이크로 렌즈층(130)으로 구비하여 불순물에 의한 굴절율 분산의 특성으로 인한 렌즈 효과를 가질 수도 있다.
또한, 선택적으로 마이크로 렌즈층(130)을 구비하기 전에, 이미지 센서(200)를 보호하기 위한 패시베이션층을 추가로 구비한 후에 마이크로 렌즈층(130)을 패시베이션층 상에 형성할 수 있다. 여기서, 마이크로 렌즈층(130)의 아래 면에 형성될 수 있는 패시베이션층은 실리콘 산화막(SiO2), 산화막(PSG), 실리콘 질화막중 선택된 어느 하나의 재질로 형성되어 웨이퍼 레벨 패키징 과정에서 이미지 센서(200)를 보호할 수 있다.
마이크로 렌즈층(130)을 구비한 후, 도 3e에 도시된 바와 같이 마이크로 렌즈층(130) 상에서 이미지 센서(200) 영역을 둘러싸는 실링 라인(300)을 형성한다.
실링 라인(300)은 BCB(Benzocyclobutene), DFR(Dry Film Resin), 에폭시(epoxy), 열경화성 폴리머와 같은 폴리머를 이용하여 스크린 프린팅(screen printing) 또는 노즐을 통해 주입(injection)되어 구비되어, 마이크로 렌즈층(130) 의 이미지 센서(200) 영역을 둘러싸는 폐곡선 형태로 구비될 수 있다.
실링 라인(300)을 형성한 후, 도 3e에 도시된 바와 같이 폴리머로 형성된 실링 라인(300)을 이용하여 80℃ ~ 150℃에서 투명한 재질의 상부 기판용 웨이퍼(400)를 접합하고, 이에 따라 마이크로 렌즈층(130)의 이미지 센서(200) 영역이 실링 라인(300)과 상부 기판용 웨이퍼(400)에 의해 밀봉된다.
이와 같이 실링 라인(300)을 이용하여 상부 기판용 웨이퍼(400)를 구비한 후, 하부 기판용 웨이퍼(100)에 대해 CMP(Chemical Mechanical Polishing) 공정을 수행하여 하부 기판용 웨이퍼(100)의 아래면을 평탄하게 갈아 두께를 줄이면서 다수의 비아(120)를 노출시킨다.
이때, CMP 공정을 통해 하부 기판용 웨이퍼(100)가 깍이는 정도는 다수의 비아(120)를 노출시키고 최종적으로 패키지의 두께가 슬림화된 두께를 가지는 정도로 수행될 수 있다.
따라서, 하부 기판용 웨이퍼(100)를 CMP 공정을 통해 두께를 줄여 다수의 비아(120)를 노출시킨 후, 실링 라인(300)으로 둘러싸인 이미지 센서(200)와 비아(120)를 포함하는 패키지로 각각 분리시키는 다이싱(dicing) 공정을 수행한다.
구체적으로, 다이싱 공정은 상부 기판용 웨이퍼(400) 상에서 비아(120)로부터 이격되어 실링 라인(300)을 거쳐서 하부 기판용 웨이퍼(100)까지 관통하는 절단선(도시하지 않음)을 따라 절단하도록 수행할 수 있다.
다이싱 공정을 통해 이미지 센서(200)와 비아(120)를 포함하는 각각의 패키지로 분리한 후, 도 3f에 도시된 바와 같이 노출된 비아(120)에 솔더(150)를 구비 하여 예컨대, 카메라 모듈과 같은 다른 장치에 장착됨으로써, 비아(120)를 통해 외부로부터 이미지 센서(200)에 전원을 인가하거나, 이미지 센서(200)로부터 전기적 신호를 도출하는 연결 구조를 가질 수 있다.
따라서, 본 발명의 실시예에 따른 이미지 센서의 웨이퍼 레벨 패키징 방법은 다수의 비아(120)를 하부 기판용 웨이퍼(100)에 구비한 상태에서 상부 기판용 웨이퍼(400)를 접합하여 패키징 공정을 수행하므로, 종래에 도 1에 도시된 본딩 와이어(18), 전극 패드(9), 전극 리드(16) 등이 필요 없이 비아(120)를 구비하여 전기적 연결구조를 가지도록 패키징된다.
또한, 다수의 비아(120)를 구비한 하부 기판용 웨이퍼(100)에 대해 CMP 공정을 수행하여 원하는 두께를 가지는 하부 기판(100')을 제조할 수 있어서, 이미지 센서의 웨이퍼 레벨 패키지를 간단하게 소형화, 슬림화할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명은 다수의 비아를 하부 기판용 웨이퍼에 구비한 상태에서, 상부 기판용 웨이퍼를 접합하여 패키징 공정을 수행하므로, 종래에 본딩 와이어, 전극 패드, 전극 리드 등이 필요 없이 비아를 이용한 전기적 연결구조를 가지는 패키지를 제공할 수 있다.
또한, 다수의 비아를 구비한 하부 기판용 웨이퍼에 대해 CMP 공정을 수행하여 원하는 두께를 가지는 하부 기판을 제조할 수 있어서, 이미지 센서의 웨이퍼 레벨 패키지를 간단하게 소형화 및 슬림화할 수 있는 패키징 방법을 제공할 수 있다.

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 하부 기판용 웨이퍼 상에 이미지 센서, 상기 이미지 센서에 연결되는 다수의 도전 패턴, 및 상기 도전 패턴에 연결되고 소정 깊이를 가지는 비아(via)를 형성하는 단계;
    상기 비아를 포함한 하부 기판용 웨이퍼 상에 상기 이미지 센서에 대응하는 다수의 마이크로 렌즈를 포함한 마이크로 렌즈층을 형성하는 단계;
    상기 마이크로 렌즈층 상에서 상기 이미지 센서로부터 이격하여 둘러싸는 실링 라인을 매개로 하여 상부 기판을 접합하는 단계;
    상기 비아를 포함한 상기 하부 기판용 웨이퍼의 두께를 줄이기 위해 CMP(Chemical Mechanical Polishing) 공정을 수행하는 단계; 및
    상기 실링 라인으로 둘러싸인 이미지 센서와 비아를 포함하는 패키지로 분리 시키는 다이싱(dicing) 공정을 수행하는 단계
    를 포함하는 이미지 센서의 웨이퍼 레벨 패키징 방법.
  7. 제 6 항에 있어서,
    상기 비아(via)를 형성하는 단계와 상기 마이크로 렌즈층을 형성하는 단계 사이에,
    실리콘 산화막(SiO2), 산화막(PSG), 실리콘 질화막중 선택된 어느 하나의 재질로 형성된 패시베이션층을 상기 비아를 포함한 하부 기판용 웨이퍼 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 웨이퍼 레벨 패키징 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 비아를 형성하는 단계에서
    상기 소정 깊이는 상기 하부 기판용 웨이퍼의 최종 두께보다 깊게 형성되는 것을 특징으로 하는 이미지 센서의 웨이퍼 레벨 패키징 방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 비아를 형성하는 단계에서
    상기 소정 깊이는 상기 하부 기판용 웨이퍼를 관통하는 깊이인 것을 특징으로 하는 이미지 센서의 웨이퍼 레벨 패키징 방법.
  10. 제 6 항 또는 제 7 항에 있어서,
    상기 비아를 형성하는 단계는
    상기 도전 패턴의 단부 영역을 노출시키는 포토레지스트 패턴을 이용하는 식각 공정으로 다수의 비아홀을 형성하는 단계; 및
    상기 비아홀에 금속을 충진하여 비아를 형성하는 단계
    를 포함하는 것을 특징으로 하는 이미지 센서의 웨이퍼 레벨 패키징 방법.
  11. 제 6 항 또는 제 7 항에 있어서,
    상기 비아를 형성하는 단계는
    상기 도전 패턴의 단부 영역을 드릴링(drilling)하는 기계적 방법을 이용하여 다수의 비아홀을 형성하는 단계; 및
    상기 비아홀에 금속을 충진하여 비아를 형성하는 단계
    를 포함하는 것을 특징으로 하는 이미지 센서의 웨이퍼 레벨 패키징 방법.
  12. 제 6 항 또는 제 7 항에 있어서,
    상기 실링 라인을 이용하여 상부 기판을 접합하는 단계에서
    상기 실링 라인은 BCB(Benzocyclobutene), DFR(Dry Film Resin), 에폭시(epoxy), 열경화성 폴리머 중 선택된 어느 하나의 재질로 이루어지는 것을 특징으로 하는 이미지 센서의 웨이퍼 레벨 패키징 방법.
  13. 제 6 항 또는 제 7 항에 있어서,
    상기 다이싱 공정을 수행하는 단계는
    상기 상부 기판용 웨이퍼 상에서 상기 비아로부터 이격되어 상기 실링 라인을 거쳐서 상기 하부 기판용 웨이퍼까지 관통하는 절단선을 이용하여 수행하는 것을 특징으로 하는 이미지 센서의 웨이퍼 레벨 패키징 방법.
  14. 제 6 항 또는 제 7 항에 있어서,
    상기 상부 기판은 투명한 재질의 투명 기판인 것을 특징으로 하는 이미지 센서의 웨이퍼 레벨 패키징 방법.
KR1020070053552A 2007-05-31 2007-05-31 이미지 센서의 웨이퍼 레벨 패키징 방법 KR100867508B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070053552A KR100867508B1 (ko) 2007-05-31 2007-05-31 이미지 센서의 웨이퍼 레벨 패키징 방법
US12/155,267 US20080296714A1 (en) 2007-05-31 2008-05-30 Wafer level package of image sensor and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070053552A KR100867508B1 (ko) 2007-05-31 2007-05-31 이미지 센서의 웨이퍼 레벨 패키징 방법

Publications (1)

Publication Number Publication Date
KR100867508B1 true KR100867508B1 (ko) 2008-11-10

Family

ID=40087178

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070053552A KR100867508B1 (ko) 2007-05-31 2007-05-31 이미지 센서의 웨이퍼 레벨 패키징 방법

Country Status (2)

Country Link
US (1) US20080296714A1 (ko)
KR (1) KR100867508B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101033078B1 (ko) 2007-12-27 2011-05-06 가부시끼가이샤 도시바 스루홀 전극과 투광 기판을 포함하는 반도체 패키지
WO2015005571A1 (ko) * 2013-07-08 2015-01-15 (주)실리콘화일 웨이퍼의 패드 형성 방법
KR101608729B1 (ko) * 2009-10-01 2016-04-20 삼성전자주식회사 이미지 센서 모듈, 이의 제조방법, 이미지 센서 모듈을 구비하는 촬상소자 및 이의 제조방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9419032B2 (en) * 2009-08-14 2016-08-16 Nanchang O-Film Optoelectronics Technology Ltd Wafer level camera module with molded housing and method of manufacturing
TWI578478B (zh) * 2010-01-20 2017-04-11 精材科技股份有限公司 晶片封裝體及其形成方法
US20110292271A1 (en) * 2010-05-27 2011-12-01 Tzy-Ying Lin Camera module and fabrication method thereof
KR101367016B1 (ko) * 2011-06-08 2014-02-25 삼성전기주식회사 관성센서
CN103241707A (zh) * 2012-02-07 2013-08-14 中国科学院上海微***与信息技术研究所 砷化镓图像传感器圆片级芯片尺寸封装方法及其结构
CN103117330B (zh) * 2013-03-05 2016-01-20 浙江正泰太阳能科技有限公司 一种太阳能电池的制备方法
US9219091B2 (en) 2013-03-12 2015-12-22 Optiz, Inc. Low profile sensor module and method of making same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050093752A (ko) * 2005-09-02 2005-09-23 한국과학기술원 이미지 센서 모듈용 웨이퍼 레벨 칩 사이즈 패키지 및 이의제조방법
KR20070046041A (ko) * 2004-07-27 2007-05-02 후지쯔 가부시끼가이샤 촬상 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7279782B2 (en) * 2005-01-05 2007-10-09 Advanced Chip Engineering Technology Inc. FBGA and COB package structure for image sensor
US7524690B2 (en) * 2006-08-10 2009-04-28 United Microelectronics Corp. Image sensor with a waveguide tube and a related fabrication method
US7911133B2 (en) * 2007-05-10 2011-03-22 Global Oled Technology Llc Electroluminescent device having improved light output

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070046041A (ko) * 2004-07-27 2007-05-02 후지쯔 가부시끼가이샤 촬상 장치
KR20050093752A (ko) * 2005-09-02 2005-09-23 한국과학기술원 이미지 센서 모듈용 웨이퍼 레벨 칩 사이즈 패키지 및 이의제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101033078B1 (ko) 2007-12-27 2011-05-06 가부시끼가이샤 도시바 스루홀 전극과 투광 기판을 포함하는 반도체 패키지
KR101608729B1 (ko) * 2009-10-01 2016-04-20 삼성전자주식회사 이미지 센서 모듈, 이의 제조방법, 이미지 센서 모듈을 구비하는 촬상소자 및 이의 제조방법
US9554024B2 (en) 2009-10-01 2017-01-24 Samsung Electronics Co., Ltd. Method of manufacturing an image sensor module
WO2015005571A1 (ko) * 2013-07-08 2015-01-15 (주)실리콘화일 웨이퍼의 패드 형성 방법

Also Published As

Publication number Publication date
US20080296714A1 (en) 2008-12-04

Similar Documents

Publication Publication Date Title
KR100867508B1 (ko) 이미지 센서의 웨이퍼 레벨 패키징 방법
CN110491859B (zh) 晶片封装体及其制造方法
JP6586445B2 (ja) パッケージ型センサアッセンブリ及びその製造方法
JP5450295B2 (ja) 撮像装置および撮像装置の製造方法
US7180149B2 (en) Semiconductor package with through-hole
US9496247B2 (en) Integrated camera module and method of making same
KR100701531B1 (ko) 반도체 패키지 및 그 제조방법
TWI721378B (zh) 影像感測器封裝及其製造方法
TWI533444B (zh) 無蓋式感測器模組及其製造方法
US20120008934A1 (en) Camera module and method of manufacturing the same
JP3993532B2 (ja) 封入された光学センサーを製造する方法及びその方法により製造された封入光学センサー
JP6933697B2 (ja) チップパッケージおよびその製造方法
US20160355393A1 (en) Chip package and manufacturing method thereof
US20080237767A1 (en) Sensor-type semiconductor device and manufacturing method thereof
TWI525805B (zh) 低輪廓影像感測器
JP2013125881A (ja) 固体撮像装置の製造方法
TWI520322B (zh) 低輪廓感測器模組及其製造方法
TWI643325B (zh) 影像感測器及其製造方法
JP2017188512A (ja) 電子デバイス、その製造方法及びカメラ
JP2009158962A (ja) 半導体パッケージ及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130916

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee