KR100864917B1 - 액정표시장치의 데이터 구동 장치 및 방법 - Google Patents

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Abstract

본 발명은 디지털-아날로그 변환부를 시분할 구동하고 출력버퍼부와 분리하여 집적화함으로써 디지털-아날로그 변환 집적회로와 테이프 캐리어 패키지의 수를 줄일 수 있게 하는 액정표시장치의 데이터 구동 장치 및 방법에 관한 것이다.
본 발명의 한 특징에 따른 액정표시장치의 데이터 구동 장치는 입력된 n개씩의 화소데이터를 화소전압신호로 변환하고 2분할하여 출력하는 디지털-아날로그 변환 집적회로들과; 디지털-아날로그 변환 집적회로로부터 2분할되어 공급되는 화소전압신호를 각각 입력하여 n개씩의 데이터라인들로 신호완충시켜 출력하며, 디지털-아날로그 변환 집적회로들 각각에 적어도 2개가 공통으로 접속되어진 n채널의 출력버퍼 집적회로들과; 디지털-아날로그 변환 집적회로들 및 출력버퍼 집적회로들을 제어함과 아울러 디지털-아날로그 변환 집적회로들 각각에 공급할 2n개의 화소데이터를 적어도 2개의 출력버퍼 집적회로에 공급되는 순서에 대응하게 재정렬하고, n개씩의 화소데이터로 구성되는 적어도 2개의 구간으로 시분할하여 공급하는 타이밍 제어수단을 구비하고; 디지털-아날로그 변환 집적회로는 액정패널에 접속되는 테이프 캐리어 패키지 상에 실장되고; 출력버퍼 집적회로는 액정패널 상에 실장된다.

Description

액정표시장치의 데이터 구동 장치 및 방법{MEHTOD AND APPARATUS FOR DRIVING DATA OF LIQUID CRYSTAL DISPLAY}
도 1은 종래 액정표시장치의 데이터 구동장치를 개략적으로 도시한 도면.
도 2는 도 1에 도시된 데이터 드라이브 집적회로의 상세 구성을 도시한 블록도.
도 3은 본 발명의 제1 실시 예에 따른 액정표시장치의 데이터 구동유닛을 도시한 블록도.
도 4는 도 3에 도시된 출력버퍼부에 포함되는 출력버퍼셀의 상세구성을 도시한 도면.
도 5는 본 발명의 제2 실시 예에 따른 액정표시장치의 데이터 구동유닛을 도시한 블록도.
도 6은 본 발명의 제3 실시 예에 따른 액정표시장치의 데이터 구동유닛을 도시한 블록도.
도 7은 본 발명의 제4 실시 예에 따른 액정표시장치의 데이터 구동유닛을 도시한 블록도.
도 8은 본 발명에 따른 데이터 구동유닛을 포함하는 액정표시장치의 데이터 구동장치를 개략적으로 도시한 도면.
도 9는 본 발명에 따른 데이터 구동유닛을 포함하는 다른 액정표시장치의 데이터 구동장치를 개략적으로 도시한 도면.
도 10은 본 발명에 따른 데이터 구동유닛을 포함하는 또 다른 액정표시장치의 데이터 구동장치를 개략적으로 도시한 도면.
도 11은 도 10에 도시된 제3 디지털-아날로그 변환 집적회로의 메카니즘을 설명하기 위해 도시한 도면.
<도면의 주요부분에 대한 설명>
2, 160, 180, 200 : 액정패널
4 : 데이터 드라이브 집적회로(IC)
6, 154, 174, 194 : 테이프 캐리어 패키지(TCP)
8, 152, 172, 192 : 데이터 인쇄회로기판(PCB)
10, 32, 62, 92, 122 : 신호 제어부
12, 34, 64, 94, 124 : 감마 전압부
14, 36, 66, 96, 126 : 쉬프트 레지스터부
16, 38, 68, 98, 128 : 래치부
18, 40, 70, 100, 130 : 디지털-아날로그 변환(DAC)부
20, 42, 72, 102, 132 : P 디코딩부
22, 44, 74, 104, 134 : N 디코딩부
24, 46, 76, 106, 136 : 멀티플렉서(MUX)
26, 52A, 52B, 82, 114A, 114B, 148A, 148B : 출력 버퍼부
28, 58, 150 : 타이밍 제어부
29, 59 : 비디오데이터 정렬부
30, 60, 90, 120, 156, 176, 196, 196C : 디지털-아날로그 변환 집적회로
48A, 48B, 78, 110A, 110B, 144A, 144B, 158A, 158B, 178A, 178B, 198A, 198B : 출력버퍼 집적회로
50A, 50B, 80, 108, 112A, 112B, 146A, 146B : 디멀티플렉서(DEMUX)
54 : 출력버퍼셀
56, 57 : 버퍼
본 발명은 액정표시장치에 관한 것으로, 특히 디지털-아날로그 변환부를 시분할 구동하고 출력버퍼부와 분리하여 집적화함으로써 디지털-아날로그 변환 집적회로와 테이프 캐리어 패키지의 수를 줄일 수 있게 하는 액정표시장치의 데이터 구동 장치 및 방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. 액정패 널에는 게이트라인들과 데이터라인들이 교차하게 배열되고 그 게이트라인들과 데이터라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 이 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 화소전극들 각각은 스위칭 소자인 박막트랜지스터(Thin Film Transistor)의 소스 및 드레인 단자들을 경유하여 데이터라인들 중 어느 하나에 접속된다. 박막트랜지스터의 게이트단자는 화소전압신호가 1라인분씩의 화소전극들에게 인가되게 하는 게이트라인들 중 어느 하나에 접속된다. 구동회로는 게이트라인들을 구동하기 위한 게이트 드라이버와, 데이터라인들을 구동하기 위한 데이터 드라이버와, 공통전극을 구동하기 위한 공통전압 발생부를 구비한다. 게이트 드라이버는 스캐닝신호를 게이트라인들에 순차적으로 공급하여 액정패널 상의 액정셀들을 1라인분씩 순차적으로 구동한다. 데이터 드라이버는 게이트라인들 중 어느 하나에 게이트신호가 공급될 때마다 데이터라인들 각각에 화소전압신호를 공급한다. 공통전압 발생부는 공통전극에 공통전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다. 데이터 드라이버와 게이트 드라이버는 다수개의 집적회로(Integrated Circuit; 이하, IC라 함)로 집적화된다. 집적화된 데이터 드라이브 IC와 게이트 드라이브 IC 각각은 테이프 캐리어 패키지(Tape Carrier Package;이하, TCP라 함) 상에 실장되어 탭(TAB; Tape Automated Bonding) 방식으로 액정패널에 접속되거나, COG(Chip On Glass) 방식으로 액정패널 상에 실장된다.
도 1은 종래 액정표시장치의 데이터 구동블록을 개략적으로 도시한 것으로, 데이터 구동블록은 TCP(6)를 통해 액정패널(2)과 접속되어진 데이터 드라이브 IC들(4)과, TCP(6)를 통해 데이터 드라이브 IC들(4)과 접속되어진 데이터 인쇄회로기판(Printed Circuit Board; 이하, PCB라 함)(8)을 구비한다.
데이터 PCB(8)는 타이밍 제어부(도시하지 않음)로부터 공급되는 각종 제어신호들 및 데이터 신호들과 파워부(도시하지 않음)로부터의 구동전압신호들을 입력하여 데이터 구동 IC들(4)로 중계하는 역할을 한다. TCP(6)는 액정패널(2)의 상단부에 마련된 데이터 패드들과 전기적으로 접속됨과 아울러 데이터 PCB(8)에 마련된 출력 패드들과 전기적으로 접속된다. 데이터 드라이브 IC들(4)은 디지털 신호인 화소데이터 신호를 아날로그 신호인 화소전압신호로 변환하여 액정패널(2) 상의 데이터라인들에 공급한다.
이를 위하여, 데이터 드라이브 IC들(4) 각각은 도 2에 도시된 바와 같이 순차적인 샘플링신호를 공급하는 쉬프트 레지스터부(14)와, 샘플링신호에 응답하여 화소데이터(VD)를 순차적으로 래치하여 동시에 출력하는 래치부(16)와, 래치부(16)로부터의 화소데이터(VD)를 화소전압신호로 변환하는 디지털-아날로그 변환부(이하, DAC부라 함)(18)와, DAC(18)로부터의 화소전압신호를 완충하여 출력하는 출력 버퍼부(26)를 구비한다. 또한, 데이터 드라이브 IC(4)는 타이밍 제어부(도시하지 않음)로부터 공급되는 각종 제어신호들과 화소데이터(VD)를 중계하는 신호 제어부(10)와, DAC부(18)에서 필요로 하는 정극성 및 부극성 감마전압들을 공급하는 감마 전압부(12)를 추가로 구비한다. 이러한 구성을 가지는 데이터 드라이브 IC들(4) 각각은 n개씩의 데이터라인들(DL1 내지 DLn)을 구동하게 된다.
신호제어부(10)는 타이밍 제어부(도시하지 않음)로부터의 각종 제어신호들(SSP, SSC, SOE, REV, POL 등)과 화소데이터(VD)가 해당 구성요소들로 출력되게 제어한다.
감마전압부(12)는 감마 기준전압 발생부(도시하지 않음)로부터 입력되는 다수개의 감마 기준전압을 그레이별로 세분화하여 출력한다.
쉬프트 레지스터부(14)에 포함된 n/6개의 쉬프트 레지스터들은 신호제어부(10)로부터의 소스 스타트 펄스(SSP)를 소스 샘플링 클럭신호(SSC)에 따라 순차적으로 쉬프트시켜 샘플링신호로 출력한다.
래치부(16)는 쉬프트 레지스터부(14)로부터의 샘플링신호에 응답하여 신호 제어부(10)로부터의 화소데이터(VD)를 일정단위씩 순차적으로 샘플링하여 래치하게 된다. 이를 위하여 래치부는 n개의 화소데이터(VD)를 래치하기 위해 n개의 래치들로 구성되고, 그 래치들 각각은 화소데이터(VD)의 비트수(3비트 또는 6비트)에 대응하는 크기를 갖는다. 특히 타이밍제어부(도시하지 않음)는 전송주파수를 줄이기 위하여 화소데이터(VD)를 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd)로 나누어 각각의 전송라인을 통해 동시에 출력하게 된다. 여기서 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd) 각각은 적(R), 녹(G), 청(B) 화소데이터를 포함한다. 이에 따라 래치부(16)는 샘플링신호마다 신호 제어부(10)를 경유하여 공급되는 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd), 즉 6개의 화소데이터를 동시에 래치하게 된다. 이어서, 래치부(16)는 신호 제어부(10)로부터의 소스 출력 이네이블신호(SOE)에 응답하여 래치된 n개의 화소데이터들(VD)을 동 시에 출력한다 . 이 경우, 래치부(16)는 데이터반전 선택신호(REV)에 응답하여 트랜지션 비트수가 줄어들게끔 변조된 화소데이터(VD)들을 복원시켜 출력하게 된다. 이는 타이밍 제어부에서 데이터전송시 전자기적 간섭(EMI)을 최소화하기 위하여 트랜지션되는 비트수가 기준치를 넘어서는 화소데이터(VD)들은 트랜지션 비트수가 줄어들게끔 변조하여 공급하기 때문이다.
DAC부(18)는 래치부(16)로부터의 화소데이터(VD)를 동시에 정극성 및 부극성 화소전압신호로 변환하여 출력하게 된다. 이를 위하여, DAC부(18)는 래치부(16)에 공통 접속된 P(Positive) 디코딩부(20) 및 N(Negative) 디코딩부(22)와, P 디코딩부(20) 및 N 디코딩부(22)의 출력신호를 선택하기 위한 멀티플렉서(MUX; 24)를 구비한다.
P 디코딩부(20)에 포함되는 n개의 P 디코더들은 래치부(16)로부터 동시에 입력되는 n개의 화소데이터들을 감마전압부(12)로부터의 정극성 감마전압들을 이용하여 정극성 화소전압신호로 변환하게 된다. N 디코딩부(22)에 포함되는 n개의 N 디코더들은 래치부(16)로부터 동시에 입력되는 n개의 화소데이터들을 감마 전압부(12)로부터의 부극성 감마전압들을 이용하여 부극성 화소전압신호로 변환하게 된다. 멀티플렉서(24)는 신호제어부(10)로부터의 극성제어신호(POL)에 응답하여 P 디코더(20)로부터의 정극성 화소전압신호 또는 N 디코더(22)로부터의 부극성 화소전압신호를 선택하여 출력하게 된다.
출력버퍼부(26)에 포함되는 n개의 출력버퍼들은 n개의 데이터라인들(D1 내지 Dn)들에 직렬로 각각 접속되어진 전압추종기(Voltage follower) 등으로 구성된다. 이러한 출력버퍼들은 DAC부(18)로부터의 화소전압신호들을 신호완충하여 데이터라인들(DL1 내지 DLn)에 공급하게 된다.
이와 같이 종래의 데이터 드라이브 IC들(4) 각각은 n개의 데이터라인들(DL1 내지 DLn)을 구동하기 위하여 n개씩의 래치들과 2n개의 디코더들을 포함해야만 한다. 이 결과, 종래의 데이터 드라이브 IC들(4)은 그 구성이 복잡하고 제조단가가 상대적으로 높은 단점을 가진다.
따라서, 본 발명의 목적은 DAC부를 시분할구동하고 출력버퍼부를 분리해내어 액정패널 상에 실장함으로서 DAC IC 및 TCP의 수를 줄일 수 있는 액정표시장치의 데이터 구동 장치 및 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 한 특징에 따른 액정표시장치의 데이터 구동 장치는 입력된 2n개씩의 화소데이터를 화소전압신호로 변환하고 2분할하여 출력하는 디지털-아날로그 변환 집적회로들과; 디지털-아날로그 변환 집적회로로부터 2분할되어 공급되는 화소전압신호를 각각 입력하여 n개씩의 데이터라인들로 신호완충시켜 출력하며, 디지털-아날로그 변환 집적회로들 각각에 적어도 2개가 공통으로 접속되어진 n채널의 출력버퍼 집적회로들과; 디지털-아날로그 변환 집적회로들 및 출력버퍼 집적회로들을 제어함과 아울러 디지털-아날로그 변환 집적회로들 각각에 공급할 2n개의 화소데이터를 적어도 2개의 출력버퍼 집적회로에 공급되는 순서에 대응하게 재정렬하고, n개씩의 화소데이터로 구성되는 적어도 2개의 구간으로 시분할하여 공급하는 타이밍 제어수단을 구비한다.
본 발명의 다른 특징에 따른 액정표시장치의 데이터 구동 장치는 입력된 2n개씩의 화소데이터를 화소전압신호로 변환하고 변환된 2n개의 화소전압신호를 k개씩 시분할하여 출력하는 디지털-아날로그 변환 집적회로들과; 디지털-아날로그 변환 집적회로로부터 k개씩 공급되는 화소전압신호들을 홀딩하여 2n개의 화소전압신호가 모두 입력되면 신호완충시켜 2n개의 데이터라인들로 동시에 출력하는 2n채널의 출력버퍼 집적회로들과; 디지털-아날로그 변환 집적회로들 및 출력버퍼 집적회로들을 제어함과 아울러 디지털-아날로그 변환 집적회로들 각각에 공급할 2n개의 화소데이터를 상기 k개씩 시분할하여 공급하는 타이밍 제어수단을 구비한다.
본 발명의 또 다른 특징에 따른 액정표시장치의 데이터 구동 장치는 입력된 2n개씩의 화소데이터를 화소전압신호로 변환하고, 변환된 2n개의 화소전압신호를 k개씩 시분할하여 출력하는 디지털-아날로그 변환 집적회로들과; 디지털-아날로그 변환 집적회로로부터 k개씩 공급되는 화소전압신호를 홀딩하여 n개의 화소전압신호가 입력되면 신호완충시켜 n개씩의 데이터라인들로 출력하며, 디지털-아날로그 변환 집적회로들 각각에 적어도 2개가 공통으로 접속되어진 출력버퍼 집적회로들과; 디지털-아날로그 변환 집적회로들 및 출력버퍼 집적회로들 각각을 제어함과 아울러 디지털-아날로그 변환 집적회로들 각각에 공급할 화소데이터를 n개씩의 화소데이터로 구성되는 적어도 2개의 구간으로 시분할하여 공급하는 타이밍 제어수단을 구비한다.
여기서, 상기 타이밍제어부는 화소데이터를 오드 화소데이터 전송라인과 이븐 화소데이터 전송라인을 통해 상기 디지털-아날로그 변환 집적회로들 각각에 공급하고, 타밍제어부로부터 상기 디지털-아날로그 변환 집적회로들에 공급되는 제어신호들과 화소데이터의 주파수가 적어도 2배 이상 증가된 것을 특징으로 한다.
이와 달리, 상기 디지털-아날로그 변환 집적회로들을 제1 및 제2 블록으로 나누고, 상기 타이밍제어부는 제1 오드 화소데이터 전송라인과 제1 이븐 화소데이터 전송라인을 통해 상기 제1 블록에 포함되는 디지털-아날로그 변환 집적회로들에 공급하고, 제2 오드 화소데이터 전송라인과 제2 이븐 화소데이터 전송라인을 통해 상기 제2 블록에 포함되는 디지털-아날로그 변환 집적회로들에 공급하는 것을 특징으로 한다.
본 발명의 한 특징에 따른 액정표시장치의 데이터 구동 방법은 액정패널에 배치된 데이터라인들을 구동하기 위한 데이터 구동 장치가 타이밍제어부에 접속되어진 디지털-아날로그 변환 집적회로들과, n개씩의 데이터라인들에 접속되고 디지털-아날로그 변환회로 각각에 적어도 2개씩 접속되어진 출력버퍼 집적회로들로 구성되고; 타이밍제어부에서 입력되어진 화소데이터를 재정렬하여 디지털-아날로그 변환 집적회로들 각각에 2n개의 화소데이터 중 n개의 화소데이터를 공급하는 단계와; 디지털-아날로그 변환 집적회로들 각각에서 입력된 n개의 화소데이터를 화소전압신호로 변환하고, 변환된 화소전압신호를 n/2개씩 분할하여 2개의 출력버퍼 집적회로 각각으로 출력하는 단계와; 출력버퍼 집적회로 각각에서 n/2개씩 공급되는 화소전압신호를 홀딩하는 단계와; 타이밍제어부에서 디지털-아날로그 변환 집적회로들 각각에 나머지 n개의 화소데이터 공급하는 단계와; 디지털-아날로그 변환 집적회로들 각각에서 입력된 나머지 n개의 화소데이터를 아날로그형태인 화소전압신호로 변환하고, 변환된 화소전압신호를 n/2개씩 분할하여 2개의 출력버퍼 집적회로 각각으로 출력하는 단계와; 출력버퍼 집적회로 각각에서 n/2개씩 공급되는 화소전압신호를 상기 단계에서 홀딩된 화소전압신호와 함께 신호완충시켜 상기 데이터라인들에 동시에 공급하는 단계를 포함한다.
본 발명의 다른 특징에 따른 액정표시장치의 데이터 구동 방법은 액정패널에 배치된 데이터라인들을 구동하기 위한 데이터 구동 장치가 타이밍제어부에 접속되어진 다지털-아날로그 변환 집적회로들과, 디지털-아날로그 변환 집적회로들 각각에 접속됨과 아울러 2n개씩의 데이터라인들에 접속되어진 출력버퍼 집적회로들로 구성되고; 타이밍제어부에서 디지털-아날로그 변환 집적회로들 각각에 2n개의 화소데이터 중 n개의 화소데이터를 공급하는 단계와; 디지털-아날로그 변환 집적회로들 각각에서 입력된 n개의 화소데이터를 화소전압신호로 변환하고, 변환된 화소전압신호를 k개씩 분할하여 해당 출력버퍼 집적회로로 출력하는 단계와; 출력버퍼 집적회 로 각각에서 k개씩 공급되는 화소전압신호를 순차적으로 홀딩하여 n개의 화소전압신호를 홀딩하는 단계와; 타이밍제어부에서 디지털-아날로그 변환 집적회로들 각각에 나머지 n개의 화소데이터 공급하는 단계와; 디지털-아날로그 변환 집적회로들 각각에서 입력된 나머지 n개의 화소데이터를 아날로그형태인 화소전압신호로 변환하고, 변환된 화소전압신호를 k개씩 분할하여 해당 출력버퍼 집적회로로 출력하는 단계와; 출력버퍼 집적회로 각각에서 k개씩 공급되는 화소전압신호를 홀딩하여 n개의 화소전압신호가 입력되면 상기 단계에서 홀딩된 n개의 화소전압신호와 함께 신호완충시켜 상기 2n개의 데이터라인들에 동시에 공급하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 3 내지 도 8을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 3은 본 발명의 제1 실시 예에 따른 액정표시장치의 데이터 구동유닛의 구성을 도시한 블록도이다. 도 3에서 타이밍제어부(28)에 접속되는 데이터 구동유닛은 크게 DAC 기능을 하는 DAC 수단과 출력 버퍼링 기능을 하는 버퍼링 수단으로 분리되어 별도의 칩으로 집적화된다. 다시 말하여 데이터 구동유닛은 하나의 DAC IC(30)와 적어도 2개의 출력버퍼 IC(48A, 48B)로 분리되어 구성된다. 여기서는 하나의 DAC IC(30)에 제1 및 제2 출력버퍼 IC(48A, 48B)가 공통으로 접속된 경우를 예로 들어 설명하기로 한다. 이에 따라 DAC IC(30)는 2개의 구간으로 시분할되어 DAC 기능을 수행함으로써 n개씩의 출력채널을 가지는 제1 및 제2 출력버퍼 IC(48A, 48B)를 통해 2n개의 데이터라인들(DL11 내지 DL1n, DL21 내지 DL2n)을 구동하게 된다.
타이밍제어부(28)는 데이터 구동유닛을 제어하기 위한 각종 제어신호들과 화소데이터(VD)를 공급한다. 이를 위하여 타이밍제어부(28)는 제어신호발생부(27)와 화소데이터 재정렬부(29)를 구비한다.
제어신호 발생부(27)는 외부로부터 입력되는 수직 및 수평 동기신호와 도트클럭신호들을 이용하여 데이터 구동유닛을 제어하기 위한 각종 제어신호들(SSP, SSC, SOE1, REV, POL, SIE, SOE2, 등)을 발생하게 된다.
화소데이터 재정렬부(29)는 2n개의 데이터라인들(DL11 내지 DL1n, DL21 내지 DL2n)에 공급되어질 2n개 화소데이터(VD)들의 정렬순서를 재정렬한 다음 n개씩 시분할하여 순차적으로 공급한다. 예를 들면, 화소데이터 재정렬부(29)는 n개씩 공급되는 화소데이터(VD)에 제1 및 제2 출력버퍼 IC(48A, 48B)에 공급되어질 화소데이터가 n/2개씩 포함되게끔 재정렬하여 공급한다. 또한, 화소데이터 재정렬부(29)는 전송주파수를 줄이기 위하여 화소데이터(VD)를 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd)로 나누어 각각의 전송라인을 통해 동시에 출력하게 된다. 여기서 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd) 각각은 적(R), 녹(G), 청(B) 화소데이터를 포함한다. 특히, 화소데이터 재정렬부(29)는 데이터전송시 전자기적 간섭(EMI)을 최소화하기 위하여 트랜지션되는 비트수가 기준치를 넘어서는 화소데이터(VD)들은 트랜지션 비트수가 줄어들게끔 변조하여 출력한다.
DAC IC(30)에는 2n개의 데이터라인들(DL11 내지 DL1n, DL21 내지 DL2n)에 공급되어질 2n개의 화소데이터가 n개씩 시분할되어 입력된다. DAC IC(30)는 먼저 입력되어진 n개의 화소데이터를 아날로그신호인 화소전압신호로 변환한다. 그리고 DAC IC(30)는 아날로그신호로 변환된 n개의 화소전압신호를 다시 n/2개씩 물리적으로 분할하여 제1 및 제2 출력버퍼 IC(48A,48B)에 동시에 공급한다. 이어서 DAC IC(30)는 다음으로 입력되어진 나머지 n개의 화소데이터에 대하여 상기와 같은 DAC 동작을 반복하게 된다.
이를 위하여, DAC IC(30)는 순차적인 샘플링신호를 공급하는 쉬프트 레지스터부(36)와, 샘플링신호에 응답하여 화소데이터(VD)를 순차적으로 래치하여 동시에 출력하는 래치부(38)와, 래치부(38)로부터의 화소데이터(VD)를 화소전압신호로 변환하는 DAC부(40)를 구비한다. 또한, DAC IC(30)는 타이밍 제어부(28)로부터 공급되는 제어신호들과 화소데이터(VD)를 중계하는 신호 제어부(32)와, DAC부(40)에서 필요로 하는 정극성 및 부극성 감마전압들을 공급하는 감마 전압부(34)를 추가로 구비한다.
신호제어부(32)는 타이밍 제어부(28)로부터의 각종 제어신호들(SSP, SSC, SOE, REV, POL 등)과 화소데이터(VD)를 해당 구성요소들로 출력되게 제어한다.
감마 전압부(34)는 감마 기준전압 발생부(도시하지 않음)로부터 입력되는 다수개의 감마 기준전압을 그레이별로 세분화하여 출력한다.
쉬프트 레지스터부(36)에 포함되는 n/6개의 쉬프트 레지스터들은 신호제어부(32)로부터의 소스 스타트 펄스(SSP)를 소스 샘플링 클럭신호(SSC)에 따라 순차적으로 쉬프트시켜 샘플링신호로 출력한다.
래치부(38)는 쉬프트 레지스터부(36)로부터의 샘플링신호에 응답하여 신호 제어부(32)로부터의 화소데이터(VD)를 일정단위씩 순차적으로 샘플링하여 래치하게 된다. 이를 위하여 래치부(38)는 n개의 화소데이터(VD)를 래치하기 위해 n개의 래치들로 구성되고, 그 래치들 각각은 화소데이터(VD)의 비트수(3비트 또는 6비트)에 대응하는 크기를 갖는다. 이러한 래치부(38)는 샘플링신호마다 신호 제어부(32)를 경유하여 공급되는 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd), 즉 6개의 화소데이터를 동시에 래치하게 된다. 이어서 래치부(38)는 신호 제어부(32)로부터의 제1 소스 출력 이네이블신호(SOE1)에 응답하여 래치된 n개의 화소데이터들(VD)을 동시에 출력한다. 이 경우 래치부(32)는 데이터반전 선택신호(REV)에 응답하여 트랜지션 비트수가 줄어들게끔 변조된 화소데이터(VD)들을 복원시켜 출력하게 된다.
DAC부(40)는 래치부(38)로부터의 n개의 화소데이터를 동시에 정극성 및 부극성 화소전압신호로 변환하고 극성제어신호(POL)에 응답하여 정극성 및 부극성 화소전압신호를 선택적으로 출력하게 된다. 이를 위하여, DAC부(40)는 래치부(38)에 공통 접속된 P(Positive) 디코딩부(42) 및 N(Negative) 디코딩부(44)와, P 디코딩부(42) 및 N 디코딩부(44)의 출력신호를 선택하기 위한 멀티플렉서(46)를 구비한다.
P 디코딩부(42)에 포함되는 n개의 P 디코더들은 래치부(38)로부터 동시에 입력되는 n개의 화소데이터들을 감마 전압부(34)로부터의 정극성 감마전압들을 이용하여 정극성 화소전압신호로 변환하게 된다. N 디코딩부(44)에 포함되는 n개의 N 디코더들은 래치부(38)로부터 동시에 입력되는 n개의 화소데이터들을 감마 전압부(34)로부터의 부극성 감마전압들을 이용하여 부극성 화소전압신호로 변환하게 된다. 멀티플렉서(46)는 신호제어부(32)로부터의 극성제어신호(POL)에 응답하여 P 디코더(42)로부터의 정극성 화소전압신호 또는 N 디코더(44)로부터의 부극성 화소전압신호를 선택하여 n개의 화소전압신호를 출력하게 된다. 특히 멀티플렉서(46)의 출력채널 중 n/2개의 출력채널은 제1 출력버퍼 IC(48A)에 접속되고, 나머지 n/2개의 출력채널은 제2 출력버퍼 IC(48B)에 접속된다. 이에 따라, 멀티플렉서(46)에서 출력되는 n개의 화소전합신호들은 n/2개씩 분리되어 제1 및 제2 출력버퍼 IC(48A, 48B)에 동시에 공급된다.
제1 및 제2 출력버퍼 IC(48A, 48B) 각각은 DAC IC(30)로부터 n/2개씩 입력되는 화소전압신호를 샘플링한 후 홀딩하여 n개의 데이터라인들(DL11 내지 DL1n 또는 DL21 내지 DL2n)에 동시에 출력하게 된다. 이를 위하여, 제1 및 제2 출력버퍼 IC(48A, 48B) 각각은 디멀티플렉서(50A 또는 50B)와 출력버퍼부(52A 또는 52B)로 구성된다.
디멀티플렉서(50A, 50B) 각각은 DAC IC(30)로부터 동시에 입력되는 n/2개씩 입력되는 화소전압신호를 타이밍제어부(28)로부터 공급되는 소스 입력 이네이블(Source Input Enable; SIE)에 응답하여 출력버퍼부(52A, 52B)에 포함되는 n개의 출력버퍼셀들에 선택적으로 공급되게 한다.
출력버퍼부(52A, 52B) 각각은 디멀티플렉서(50A, 50B) 각각으로부터 공급되는 n/2개씩의 화소전압신호를 순차적으로 입력하여 홀딩시킨다. 이렇게 출력버퍼부(52A, 52B) 각각에 n/2개씩 입력되어 n개의 화소전압신호가 모두 입력되어 홀딩되면 타이밍제어부(28)로부터의 제2 소스 출력 이네이블신호(SOE2)에 응답하여 홀딩된 n개의 화소전압신호를 동시에 해당 데이터라인들(DL11 내지 DL1n, DL21 내지 DL2n)에 공급하게 된다. 이러한 출력버퍼부(52A, 52B) 각각은 해당 데이터라인들(DL11 내지 DL1n, DL21 내지 DL2n)에 일대일로 접속되는 n개의 출력버퍼셀들로 구성된다.
도 4에 도시된 바와 같이 출력버퍼셀들(54) 각각은 입력 화소전압신호(VSin)를 완충하여 출력하는 제1 전압추종기(56)와, 제1 전압추종기로부터의 화소전압신호를 홀딩하기 위한 캐패시터(C)와, 타이밍 제어부(38)로부터의 소스 출력 이네이블신호(SOE2)에 응답하여 캐패시터(C)에 홀딩된 화소전압신호가 출력되게 하는 스위칭소자(SW)와, 스위칭소자(SW)에 접속되어 화소전압신호를 신호완충하여 출력 화소전압신호(VSout)로 출력하기 위한 제2 전압 추종기(57)로 구성된다. 여기서 캐패시터는 제1 전압추종기(56)의 출력단과 기저전압원 사이에 접속되거나 제1 전압추종기(56)의 입력단과 기저전압원 사이에 접속될 수 있다.
도 5는 본 발명의 제2 실시 예에 따른 액정표시장치의 데이터 구동유닛의 구성을 도시한 블록도이다. 도 5에서 타이밍 제어부(58)에 접속된 데이터 구동유닛이 도 3에 도시된 데이터 구동유닛과 대비하여 크게 다른 점은 출력버퍼 IC(78)가 2n 출력채널을 갖는 것이다.
타이밍제어부(58)는 데이터 구동유닛을 제어하기 위한 각종 제어신호들과 화소데이터(VD)를 공급한다. 이를 위하여 타이밍제어부(58)는 제어신호발생부(55)와 화소데이터 정렬부(59)를 구비한다.
제어신호 발생부(55)는 외부로부터 입력되는 수직 및 수평 동기신호와 도트클럭신호들을 이용하여 데이터 구동유닛을 제어하기 위한 각종 제어신호들(SSP, SSC, SOE1, REV, POL, SIE, SOE2, 등)을 발생하게 된다.
화소데이터 정렬부(59)는 2n개의 데이터라인들(DL11 내지 DL1n, DL21 내지 DL2n)에 공급되어질 2n개 화소데이터(VD)들을 n개씩 시분할하여 순차적으로 공급한다. 또한, 화소데이터 정렬부(59)는 전송주파수를 줄이기 위하여 화소데이터(VD)를 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd)로 나누어 각각의 전송라인을 통해 동시에 출력하게 된다. 여기서 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd) 각각은 적(R), 녹(G), 청(B) 화소데이터를 포함한다. 특히, 화소데이터 정렬부(59)는 데이터전송시 전자기적 간섭(EMI)을 최소화하기 위하여 트랜지션되는 비트수가 기준치를 넘어서는 화소데이터(VD)들은 트랜지션 비트수가 줄어들게끔 변조하여 출력한다.
DAC IC(60)에는 2n개의 데이터라인들(DL1 내지 DL2n)에 공급되어질 2n개의 화소데이터가 n개씩 시분할되어 입력된다. DAC IC(60)는 먼저 입력되어진 n개의 화소데이터를 아날로그신호인 화소전압신호로 변환한다. 그리고 DAC IC(60)는 아날로그신호로 변환된 n개의 화소전압신호를 다시 k개씩 시분할하여 출력버퍼 IC(78)에 동시에 공급한다. 이어서 DAC IC(60)는 다음으로 입력되어진 나머지 n개의 화소데이터에 대하여 상기와 같은 DAC 동작을 반복하게 된다.
이를 위하여, DAC IC(60)는 순차적인 샘플링신호를 공급하는 쉬프트 레지스 터부(66)와, 샘플링신호에 응답하여 화소데이터(VD)를 순차적으로 래치하여 동시에 출력하는 래치부(68)와, 래치부(68)로부터의 화소데이터(VD)를 화소전압신호로 변환하는 DAC부(70)를 구비한다. 또한, DAC IC(60)는 타이밍 제어부(58)로부터 공급되는 제어신호들과 화소데이터(VD)를 중계하는 신호 제어부(62)와, DAC부(70)에서 필요로 하는 정극성 및 부극성 감마전압들을 공급하는 감마 전압부(64)를 추가로 구비한다.
신호제어부(62)는 타이밍 제어부(58)로부터의 각종 제어신호들(SSP, SSC, SOE, REV, POL, SEL 등)과 화소데이터(VD)를 해당 구성요소들로 출력되게 제어한다.
감마 전압부(64)는 감마 기준전압 발생부(도시하지 않음)로부터 입력되는 다수개의 감마 기준전압을 그레이별로 세분화하여 출력한다.
쉬프트 레지스터부(66)에 포함되는 n/6개의 쉬프트 레지스터들은 신호제어부(62)로부터의 소스 스타트 펄스(SSP)를 소스 샘플링 클럭신호(SSC)에 따라 순차적으로 쉬프트시켜 샘플링신호로 출력한다.
래치부(68)는 쉬프트 레지스터부(66)로부터의 샘플링신호에 응답하여 신호 제어부(62)로부터의 화소데이터(VD)를 일정단위씩 순차적으로 샘플링하여 래치하게 된다. 이를 위하여 래치부(68)는 n개의 화소데이터(VD)를 래치하기 위해 n개의 래치들로 구성되고, 그 래치들 각각은 화소데이터(VD)의 비트수(3비트 또는 6비트)에 대응하는 크기를 갖는다. 이러한 래치부(68)는 샘플링신호마다 신호 제어부(62)를 경유하여 공급되는 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd), 즉 6개의 화소데이터를 동시에 래치하게 된다. 이어서 래치부(68)는 신호 제어부(62)로부터의 제1 소스 출력 이네이블신호(SOE1)에 응답하여 래치된 n개의 화소데이터들(VD)을 동시에 출력한다. 이 경우 래치부(62)는 데이터반전 선택신호(REV)에 응답하여 트랜지션 비트수가 줄어들게끔 변조된 화소데이터(VD)들을 복원시켜 출력하게 된다.
DAC부(70)는 래치부(68)로부터의 n개의 화소데이터를 동시에 정극성 및 부극성 화소전압신호로 변환하고 극성제어신호(POL)에 응답하여 정극성 및 부극성 화소전압신호를 선택적으로 출력하게 된다. 이를 위하여, DAC부(70)는 래치부(68)에 공통 접속된 P 디코딩부(72) 및 N 디코딩부(74)와, P 디코딩부(72) 및 N 디코딩부(74)의 출력신호를 선택하기 위한 멀티플렉서(76)를 구비한다.
P 디코딩부(72)에 포함되는 n개의 P 디코더들은 래치부(68)로부터 동시에 입력되는 n개의 화소데이터들을 감마 전압부(64)로부터의 정극성 감마전압들을 이용하여 정극성 화소전압신호로 변환하게 된다. N 디코딩부(74)에 포함되는 n개의 N 디코더들은 래치부(68)로부터 동시에 입력되는 n개의 화소데이터들을 감마 전압부(64)로부터의 부극성 감마전압들을 이용하여 부극성 화소전압신호로 변환하게 된다. 멀티플렉서(76)는 신호제어부(62)로부터의 극성제어신호(POL)에 응답하여 P 디코더(72)로부터의 정극성 화소전압신호 또는 N 디코더(74)로부터의 부극성 화소전압신호를 선택함과 동시에 선택제어신호(SEL)에 응답하여 n개의 화소전압신호를 k개씩 나누어 출력하게 된다. 이 경우, 선택제어신호(SEL)의 비트수는 n개의 화소전압신호를 분할하는 회수(j)에 따라 정해진다. 예를 들어, n개의 화소전압신 호를 8(j=8)분할하여 출력하는 경우 선택제어신호(SEL)는 3비트로 구성되면 충분하다. 이와 같이, DAC부(70)는 n개씩의 화소데이터를 화소전압신호로 변환하고 n개의 화소전압신호를 그보다 작은 k개씩 시분할하여 출력하게 된다.
출력버퍼 IC(78)는 DAC IC(60)로부터 k개씩 입력되는 화소전압신호를 샘플링한 후 홀딩하여 2n개의 데이터라인들(DL1 내지 DL2n) 중 n개의 데이터라인들에 동시에 출력하게 된다. 이를 위하여, 출력버퍼 IC(78)는 디멀티플렉서(80)와 출력버퍼부(82)를 구비한다.
디멀티플렉서(80)는 멀티플렉서(76)로부터 k개씩 입력되는 화소전압신호를 타이밍제어부(58)로부터 공급되는 소스 입력 이네이블 신호(SIE)에 응답하여 출력버퍼부(82)에 포함되는 2n개의 출력버퍼셀들 중 n개의 출력버퍼셀에 k개씩 선택적으로 공급되게 한다. 이 경우 소스 입력 이네이블 신호(SIE) 역시 상기 선택제어신호(SEL)와 동일하게 n개의 화소전압신호가 분할된 횟수(j)에 해당되는 비트수를 갖게 된다.
출력버퍼부(82)는 도 4에 도시된 바와 같이 2n개의 데이터라인들(DL1 내지 DL2n)에 일대일로 접속되는 2n개의 출력버퍼셀들을 구비한다. 이러한 출력버퍼부(82)는 디멀티플렉서(80)로부터 공급되는 k개씩의 화소전압신호를 순차적으로 입력하여 n개의 화소전압신호가 홀딩되게 한다. 이러한 n개의 화소전압신호 각각을 홀딩하고 있는 n개의 출력버퍼셀들은 전술한 DAC 변환 동작을 반복하여 나머지 n개의 출력버퍼셀들에 나머지 n개의 화소전압신호가 모두 입력될 때까지 홀딩상태를 유지하게 된다. 그리고, 출력버퍼부(82)에 k개씩 입력되어 2n개의 화소전압신호가 모두 입력되어 홀딩되면 타이밍제어부(58)로부터의 제2 소스 출력 이네이블신호(SOE2)에 응답하여 홀딩된 2n개의 화소전압신호를 2n개의 데이터라인들(DL1 내지 DL2n)에 동시에 공급하게 된다.
도 6은 본 발명의 제3 실시 예에 따른 액정표시장치의 데이터 구동유닛을 도시한 블록도이다. 도 6에 도시된 데이터 구동유닛은 도 3에 도시된 데이터 구동유닛과 대비하여 DAC IC(90)의 출력단에 제1 출력버퍼 IC(110A)와 제2 출력버퍼 IC(11OB)를 순차적으로 구동하기 위한 제1 디멀티플렉서(108)가 더 추가된 것을 제외하고는 동일한 구성요소들을 구비한다. 그리고, 도 6에 도시된 데이터 구동유닛은 도 5에 도시된 타이밍제어부(58)와 같은 제어방식으로 제어된다.
타이밍제어부(58)는 데이터 구동유닛을 제어하기 위한 각종 제어신호들과 화소데이터(VD)를 공급한다. 이를 위하여 타이밍제어부(58)는 제어신호발생부(55)와 화소데이터 정렬부(59)를 구비한다.
제어신호 발생부(55)는 외부로부터 입력되는 수직 및 수평 동기신호와 도트클럭신호들을 이용하여 데이터 구동유닛을 제어하기 위한 각종 제어신호들(SSP, SSC, SOE1, REV, POL, SEL1, SEL2, SIE, SOE2 등)을 발생하게 된다.
화소데이터 정렬부(59)는 2n개의 데이터라인들(DL11 내지 DL1n, DL21 내지 DL2n)에 공급되어질 2n개 화소데이터(VD)들을 n개씩 시분할하여 순차적으로 공급한다. 또한, 화소데이터 정렬부(59)는 전송주파수를 줄이기 위하여 화소데이터(VD)를 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd)로 나누어 각각의 전송라인을 통해 동시에 출력하게 된다. 여기서 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd) 각각은 적(R), 녹(G), 청(B) 화소데이터를 포함한다. 특히, 화소데이터 정렬부(59)는 데이터전송시 전자기적 간섭(EMI)을 최소화하기 위하여 트랜지션되는 비트수가 기준치를 넘어서는 화소데이터(VD)들은 트랜지션 비트수가 줄어들게끔 변조하여 출력한다.
DAC IC(90)에는 2n개의 데이터라인들(DL11 내지 DL1n, DL21 내지 DL2n)에 공급되어질 2n개의 화소데이터가 n개씩 시분할되어 입력된다. DAC IC(90)는 입력되어진 n개의 화소데이터를 아날로그신호인 화소전압신호로 변환한다. 그리고 DAC IC(90)는 아날로그신호로 변환된 n개의 화소전압신호를 다시 k(<n)개씩 분할하여 제1 및 제2 출력버퍼 IC(110A, 100B)에 선택적으로 공급하게 된다.
이를 위하여, DAC IC(90)는 순차적인 샘플링신호를 공급하는 쉬프트 레지스터부(96)와, 샘플링신호에 응답하여 화소데이터(VD)를 순차적으로 래치하여 동시에 출력하는 래치부(98)와, 래치부(98)로부터의 화소데이터(VD)를 화소전압신호로 변환하는 DAC부(100)와, DAC(100)로부터의 화소전압신호를 2개의 출력버퍼 IC(110A, 110B)에 선택적으로 공급하는 제1 디멀티플렉서(108)를 구비한다. 또한, DAC IC(90)는 타이밍 제어부(58)로부터 공급되는 각종 제어신호들과 화소데이터(VD)를 중계하는 신호 제어부(92)와, DAC부(100)에서 필요로 하는 정극성 및 부극성 감마전압들을 공급하는 감마 전압부(94)를 추가로 구비한다.
신호제어부(92)는 타이밍 제어부(58)로부터의 각종 제어신호들(CLK, SSP, SSC, SOE, REV, POL, SEL1, SEL2 등)과 화소데이터(VD)를 해당 구성요소들로 출력되게 제어한다.
감마 전압부(94)는 감마 기준전압 발생부(도시하지 않음)로부터 입력되는 다수개의 감마 기준전압을 그레이별로 세분화하여 출력한다.
쉬프트 레지스터부(96)에 포함되는 n/6개의 쉬프트 레지스터들은 신호제어부(92)로부터의 소스 스타트 펄스(SSP)를 소스 샘플링 클럭신호(SSC)에 따라 순차적으로 쉬프트시켜 샘플링신호로 출력한다.
래치부(98)는 쉬프트 레지스터부(96)로부터의 샘플링신호에 응답하여 신호 제어부(92)로부터의 화소데이터(VD)를 일정단위씩 순차적으로 샘플링하여 래치하게 된다. 이를 위하여 래치부(98)는 n개의 화소데이터(VD)를 래치하기 위해 n개의 래치들로 구성되고, 그 래치들 각각은 화소데이터(VD)의 비트수(3비트 또는 6비트)에 대응하는 크기를 갖는다. 이러한 래치부(98)는 샘플링신호마다 신호 제어부(92)를 경유하여 공급되는 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd), 즉 6개의 화소데이터를 동시에 래치하게 된다. 이어서 래치부(98)는 신호 제어부(92)로부터의 제1 소스 출력 이네이블신호(SOE1)에 응답하여 래치된 n개의 화소데이터들(VD)을 동시에 출력한다. 이 경우 래치부(98)는 데이터반전 선택신호(REV)에 응답하여 트랜지션 비트수가 줄어들게끔 변조된 화소데이터(VD)들을 복원시켜 출력하게 된다.
DAC부(100)는 래치부(98)로부터의 n개의 화소데이터를 동시에 정극성 및 부극성 화소전압신호로 변환하고 극성제어신호(POL) 및 제1 선택제어신호(SEL1)에 응답하여 k개씩 분리하여 출력하게 된다. 이를 위하여, DAC부(100)는 래치부(98)에 공통 접속된 P 디코딩부(102) 및 N 디코딩부(104)와, P 디코딩부(102) 및 N 디코딩 부(104)의 출력신호를 선택하기 위한 멀티플렉서(106)를 구비한다.
P 디코딩부(102)에 포함되는 n개의 P 디코더들은 래치부(98)로부터 동시에 입력되는 n개의 화소데이터들을 감마 전압부(94)로부터의 정극성 감마전압들을 이용하여 정극성 화소전압신호로 변환하게 된다. N 디코딩부(104)에 포함되는 n개의 N 디코더들은 래치부(98)로부터 동시에 입력되는 n개의 화소데이터들을 감마 전압부(94)로부터의 부극성 감마전압들을 이용하여 부극성 화소전압신호로 변환하게 된다. 멀티플렉서(106)는 신호제어부(92)로부터의 극성제어신호(POL)에 응답하여 P 디코더(102)로부터의 정극성 화소전압신호 또는 N 디코더(104)로부터의 부극성 화소전압신호를 선택함과 동시에 제1 선택제어신호(SEL1)에 응답하여 n개의 화소전압신호를 k개씩 나누어 출력하게 된다. 이 경우, 제1 선택제어신호(SEL1)의 비트수는 n개의 화소전압신호를 분할하는 회수(j)에 따라 정해진다. 예를 들어, n개의 화소전압신호를 8(j=8)분할하여 출력하는 경우 제1 선택제어신호(SEL1)는 3비트로 구성되면 충분하다. 이와 같이, DAC부(100)는 n개씩의 화소데이터를 화소전압신호로 변환하고 n개의 화소전압신호를 그보다 작은 k개씩 분리하여 출력하게 된다.
제1 디멀티플렉서(108)는 멀티플렉서(106)로부터 입력되는 k개씩의 화소전압신호를 신호 제어부(92)로부터 입력되는 제2 선택제어신호(SEL2)에 응답하여 제1 출력버퍼 IC(110A) 또는 제2 출력퍼버 IC(110B)로 출력하게 된다. 이 경우, 제2 선택제어신호(SEL2)도 n개의 화소전압신호가 분할된 회수(j)에 따라 정해지게 되므로 상기 제1 선택제어신호(SEL1)와 동일한 비트수를 갖게 된다.
제1 및 제2 출력버퍼 IC(110A, 110B) 각각은 DAC IC(90)로부터 k개씩 입력되 는 화소전압신호를 샘플링한 후 홀딩하여 n개의 데이터라인들(DL11 내지 DL1n 또는 DL21 내지 DL2n)에 동시에 출력하게 된다. 이를 위하여, 제1 및 제2 출력버퍼 IC(110A, 110B) 각각은 제2 디멀티플렉서(112A 또는 112B)와 출력버퍼부(114A, 114B)로 구성된다.
제2 디멀티플렉서(112A, 112B) 각각은 제1 디멀티플렉서(108)로부터 k개씩 입력되는 화소전압신호를 타이밍제어부(58)로부터 공급되는 소스 입력 이네이블(SIE)에 응답하여 출력버퍼부(114A, 114B)에 포함되는 n개의 출력버퍼셀들에 선택적으로 공급되게 한다.
출력버퍼부(114A, 114B) 각각은 해당 데이터라인들(DL11 내지 DL1n, DL21 내지 DL2n)에 일대일로 접속되어 도 4에 도시된 바와 같은 구성을 가지는 n개의 출력버퍼셀들로 구성된다. 이러한 출력버퍼부(114A, 114B) 각각은 디멀티플렉서(112A, 112B) 각각으로부터 공급되는 k개씩의 화소전압신호를 순차적으로 입력하여 홀딩시킨다. 이렇게 출력버퍼부(114A, 114B) 각각에 k개씩 입력되어 n개의 화소전압신호가 모두 입력되어 홀딩되면 타이밍제어부(58)로부터의 제2 소스 출력 이네이블신호(SOE2)에 응답하여 홀딩된 n개의 화소전압신호를 동시에 해당 데이터라인들(DL11 내지 DL1n, DL21 내지 DL2n)에 공급하게 된다.
도 7은 본 발명의 제4 실시 예에 따른 액정표시장치의 데이터 구동유닛의 구성을 도시한 블록도이다. 도 7에 도시된 데이터 구동유닛은 도 6에 도시된 데이터 구동유닛과 대비하여 도 6의 멀티플렉서(106)가 가지는 n개 화소전압신호의 분할기능을 수행하기 위한 2개의 제2 멀티플렉서(140, 142)가 추가된 것을 제외하고는 동 일한 구성요소들을 구비한다. 그리고, 도 7에 도시된 데이터 구동유닛은 도 5에 도시된 타이밍제어부(58)와 같은 제어방식으로 제어된다.
타이밍제어부(58)는 데이터 구동유닛을 제어하기 위한 각종 제어신호들과 화소데이터(VD)를 공급한다. 이를 위하여 타이밍제어부(58)는 제어신호발생부(55)와 화소데이터 정렬부(59)를 구비한다.
제어신호 발생부(55)는 외부로부터 입력되는 수직 및 수평 동기신호와 도트클럭신호들을 이용하여 데이터 구동유닛을 제어하기 위한 각종 제어신호들(SSP, SSC, SOE1, REV, POL, SEL1, SEL2, SIE, SOE2 등)을 발생하게 된다.
화소데이터 정렬부(59)는 2n개의 데이터라인들(DL11 내지 DL1n, DL21 내지 DL2n)에 공급되어질 2n개 화소데이터(VD)들을 n개씩 시분할하여 순차적으로 공급한다. 또한, 화소데이터 정렬부(59)는 전송주파수를 줄이기 위하여 화소데이터(VD)를 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd)로 나누어 각각의 전송라인을 통해 동시에 출력하게 된다. 여기서 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd) 각각은 적(R), 녹(G), 청(B) 화소데이터를 포함한다. 특히, 화소데이터 정렬부(59)는 데이터전송시 전자기적 간섭(EMI)을 최소화하기 위하여 트랜지션되는 비트수가 기준치를 넘어서는 화소데이터(VD)들은 트랜지션 비트수가 줄어들게끔 변조하여 출력한다.
DAC IC(120)에는 2n개의 데이터라인들(DL11 내지 DL1n, DL21 내지 DL2n)에 공급되어질 2n개의 화소데이터가 n개씩 시분할되어 입력된다. DAC IC(120)는 입력되어진 n개의 화소데이터를 아날로그신호인 화소전압신호로 변환한다. 그리고 DAC IC(120)는 아날로그신호로 변환된 n개의 화소전압신호를 다시 k(<n)개씩 분할하여 제1 및 제2 출력버퍼 IC(144A, 144B)에 선택적으로 공급하게 된다.
이를 위하여, DAC IC(120)는 순차적인 샘플링신호를 공급하는 쉬프트 레지스터부(126)와, 샘플링신호에 응답하여 화소데이터(VD)를 순차적으로 래치하여 동시에 출력하는 래치부(128)와, 래치부(128)로부터의 화소데이터(VD)를 화소전압신호로 변환하는 DAC부(130)와, DAC부(130)로부터의 화소전압신호를 2개의 멀티플렉서(140, 142)에 선택적으로 공급하는 제1 디멀티플렉서(138)와, 제1 디멀티플렉서(138)로부터의 화소전압신호를 시분할하여 제1 및 제2 출력버퍼 IC(144A, 144B) 각각에 공급하는 제2 및 제3 멀티플렉서(140, 142)를 구비한다. 또한, DAC IC(120)는 타이밍 제어부(58)로부터 공급되는 각종 제어신호들과 화소데이터(VD)를 중계하는 신호 제어부(122)와, DAC부(130)에서 필요로 하는 정극성 및 부극성 감마전압들을 공급하는 감마 전압부(124)를 추가로 구비한다.
신호제어부(122)는 타이밍 제어부(58)로부터의 각종 제어신호들(CLK, SSP, SSC, SOE, REV, POL, SEL1, SEL2 등)과 화소데이터(VD)를 해당 구성요소들로 출력되게 제어한다.
감마 전압부(124)는 감마 기준전압 발생부(도시하지 않음)로부터 입력되는 다수개의 감마 기준전압을 그레이별로 세분화하여 출력한다.
쉬프트 레지스터부(126)에 포함되는 n/6개의 쉬프트 레지스터들은 신호제어부(122)로부터의 소스 스타트 펄스(SSP)를 소스 샘플링 클럭신호(SSC)에 따라 순차적으로 쉬프트시켜 샘플링신호로 출력한다.
래치부(128)는 쉬프트 레지스터부(126)로부터의 샘플링신호에 응답하여 신호 제어부(122)로부터의 화소데이터(VD)를 일정단위씩 순차적으로 샘플링하여 래치하게 된다. 이를 위하여 래치부(128)는 n개의 화소데이터(VD)를 래치하기 위해 n개의 래치들로 구성되고, 그 래치들 각각은 화소데이터(VD)의 비트수(3비트 또는 6비트)에 대응하는 크기를 갖는다. 이러한 래치부(128)는 샘플링신호마다 신호 제어부(122)를 경유하여 공급되는 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd), 즉 6개의 화소데이터를 동시에 래치하게 된다. 이어서 래치부(128)는 신호 제어부(122)로부터의 제1 소스 출력 이네이블신호(SOE1)에 응답하여 래치된 n개의 화소데이터들(VD)을 동시에 출력한다. 이 경우 래치부(128)는 데이터반전 선택신호(REV)에 응답하여 트랜지션 비트수가 줄어들게끔 변조된 화소데이터(VD)들을 복원시켜 출력하게 된다.
DAC부(130)는 래치부(128)로부터의 n개의 화소데이터를 동시에 정극성 및 부극성 화소전압신호로 변환하여 출력하게 된다. 이를 위하여, DAC부(130)는 래치부(128)에 공통 접속된 P 디코딩부(132) 및 N 디코딩부(134)와, P 디코딩부(132) 및 N 디코딩부(134)의 출력신호를 선택하기 위한 제1 멀티플렉서(136)를 구비한다.
P 디코딩부(132)에 포함되는 n개의 P 디코더들은 래치부(128)로부터 동시에 입력되는 n개의 화소데이터들을 감마 전압부(124)로부터의 정극성 감마전압들을 이용하여 정극성 화소전압신호로 변환하게 된다. N 디코딩부(134)에 포함되는 n개의 N 디코더들은 래치부(128)로부터 동시에 입력되는 n개의 화소데이터들을 감마 전압 부(124)로부터의 부극성 감마전압들을 이용하여 부극성 화소전압신호로 변환하게 된다. 제1 멀티플렉서(136)는 신호제어부(122)로부터의 극성제어신호(POL)에 응답하여 P 디코더(132)로부터의 정극성 화소전압신호 또는 N 디코더(134)로부터의 부극성 화소전압신호를 선택하여 n개씩 출력하게 된다.
제1 디멀티플렉서(138)는 제1 멀티플렉서(136)로부터 입력되는 n개의 화소전압신호를 신호 제어부(122)로부터 입력되는 제1 선택제어신호(SEL1)에 응답하여 제2 및 제3 멀티플렉서(140, 142)에 선택적으로 출력하게 된다. 제1 선택제어신호(SEL1)는 래치부(128)에 공급되는 소스 출력 이네이블신호(SOE)의 한주기마다 논리값이 반전됨으로서 n개씩의 화소전압신호가 제2 멀티플렉서 및 제3 멀티플렉서(140, 142)에 선택적으로 출력되게 한다.
제2 및 제3 멀티플렉서(140, 142) 각각은 제1 디멀티플렉서(138)로부터 n개씩 공급되는 화소전압신호를 신호 제어부(122)로부터의 제2 선택제어신호(SEL2)에 응답하여 k개씩 나누어 출력하게 된다. 이 경우, 제2 선택제어신호(SEL2)의 비트수는 n개의 화소전압신호를 분할하는 회수(j)에 따라 정해진다. 예를 들어, n개의 화소전압신호를 8(j=8)분할하여 출력하는 경우 제2 선택제어신호(SEL2)는 3비트로 구성되면 충분하다.
제1 및 제2 출력버퍼 IC(144A, 144B) 각각은 DAC IC(120)의 제2 및 제3 멀티플렉서(140, 142) 각각으로부터 k개씩 입력되는 화소전압신호를 샘플링한 후 홀딩하여 n개의 데이터라인들(DL11 내지 DL1n 또는 DL21 내지 DL2n)에 동시에 출력하게 된다. 이를 위하여, 제1 및 제2 출력버퍼 IC(144A, 144B) 각각은 제2 디멀티플렉서(146A 또는 146B)와 출력버퍼부(144A, 144B)로 구성된다.
제2 디멀티플렉서(146A, 146B) 각각은 제2 및 제3 멀티플렉서(140, 142) 각각으로부터 k개씩 입력되는 화소전압신호를 타이밍제어부(58)로부터 공급되는 소스 입력 이네이블(SIE)에 응답하여 출력버퍼부(144A, 144B)에 포함되는 n개의 출력버퍼셀들에 선택적으로 공급되게 한다.
출력버퍼부(144A, 144B) 각각은 해당 데이터라인들(DL11 내지 DL1n, DL21 내지 DL2n)에 일대일로 접속되어 도 4에 도시된 바와 같은 구성을 가지는 n개의 출력버퍼셀들로 구성된다. 이러한 출력버퍼부(144A, 144B) 각각은 디멀티플렉서(146A, 146B) 각각으로부터 공급되는 k개씩의 화소전압신호를 순차적으로 입력하여 홀딩시킨다. 이렇게 출력버퍼부(144A, 144B) 각각에 k개씩 입력되어 n개의 화소전압신호가 모두 입력되어 홀딩되면 타이밍제어부(58)로부터의 제2 소스 출력 이네이블신호(SOE2)에 응답하여 홀딩된 n개의 화소전압신호를 동시에 해당 데이터라인들(DL11 내지 DL1n, DL21 내지 DL2n)에 공급하게 된다.
이상 설명한 바와 같이 본 발명의 실시 예들에 따른 데이터 구동 유닛은 DAC IC와 출력버퍼 IC로 분리되어 집적화된다. 그리고, 하나의 DAC IC가 시분할구동되고, 그 DAC IC에 n채널을 갖는 적어도 2개의 출력버퍼 IC가 공통접속되거나 2n 채널을 갖는 출력버퍼 IC가 접속됨으로써 DAC IC 수를 1/2로 줄일 수 있게 된다. 나아가 이렇게 필요갯수가 줄어든 DAC IC는 TCP상에 실장하고 출력버퍼 IC 는 COG형으로 액정패널 상에 실장함으로써 TCP의 갯수를 종래보다 1/2로 줄일 수 있게 된다.
상세히 하면, 도 8에 도시된 바와 같이 DAC IC(156)는 TCP(154) 상에, 출력버퍼 IC(118A, 118B)는 액정패널(160) 상에 분리되어 실장되어진다. 도 8은 시분할구동되는 DAC IC(156) 각각에 2개의 출력버퍼 IC(118A, 118B)가 공통접속되어진 경우를 도시한 액정표시장치의 데이터 구동장치를 도시한다.
출력버퍼 IC(118A, 118B)는 액정패널(160) 상에 COG형으로 실장된다. DAC IC(156)가 실장되어진 TCP(154)는 액정패널(160)의 상단부에 마련된 패드들을 통해 출력버퍼 IC(118A, 118B)와 전기적으로 접속됨과 아울러 데이터 PCB(152)에 마련된 출력 패드들과 전기적으로 접속된다. 데이터 PCB(152)는 타이밍 제어부(110)로부터 공급되는 각종 제어신호들과 화소데이터 신호들을 DAC IC들(156)로 전송하는 역할을 한다.
타이밍 제어부(110)는 전송주파수를 줄이기 위하여 화소데이터(VD)를 이븐 화소데이터(VDeven)와 오드 화소데이터(VDodd)로 나누어 각각의 전송라인을 통해 출력하게 된다. 그리고, 타이밍 제어부(110)는 이븐 화소데이터(VDeven) 및 오드 화소데이터(VDodd)를 다수개의 DAC IC들(156)에 순차적으로 공급하게 된다. 여기서, 출력버퍼 IC(118A, 118B) 각각이 n개의 출력채널을 갖는 경우 타이밍 제어부(110)는 DAC IC(156) 각각에 2n개의 화소데이터를 n개씩 시분할하여 공급하게 된다. 이에 따라, DAC IC(156) 각각은 1수평주기 안에 n개씩 2번 DAC 기능을 수행해야 하므로 종래 대비 2배의 속도로 구동되어야만 한다. 이를 위하여, 타이밍 제어부(110)는 DAC IC(156) 각각에 공급하는 각종 제어신호들(SSC, SSP, SSC, SOE, REV, POL 등) 및 화소데이터(VD)가 종래 대비 2배의 주파수를 가지게 공급한다. 이와 같이 TCP(154) 상에는 시분할구동되는 DAC IC(156)만이 실장됨으로써 그 DAC IC(156)과 함께 TCP(154)의 갯수는 절반으로 줄일 수 있게 되므로 줄어든 만큼 제조단가를 낮출 수 있게 된다.
이와 달리, 시분할 구동되는 DAC IC의 구동주파수를 2배로 증가시키지 않기 위해서는 도 9에 도시된 바와 같이 타이밍 제어부(170)로부터 DAC IC(176)에 화소데이터를 공급하는 전송라인을 물리적으로 분리하게 된다. 다시 말하여, 타이밍제어부(170)로부터의 화소데이터를 전송하기 위한 전송라인은 제1 이븐 화소데이터(VDeven1) 전송라인, 제1 오드 화소데이터(VDodd1) 전송라인, 제2 이븐 화소데이터(VDeven2) 전송라인, 그리고 제2 오드 화소데이터(VDodd2) 전송라인으로 분리된다. 여기서, 제1 이븐 화소데이터(VDeven1) 전송라인 및 제1 오드 화소데이터(VDodd1) 전송라인은 4개의 DAC IC들(176) 중 2개의 DAC IC들(176)에 접속되고, 제2 이븐 화소데이터(VDeven2) 전송라인 및 제2 오드 화소데이터(VDodd2) 전송라인은 나머지 2개의 DAC IC들(176)에 접속된다. 이렇게 데이터 전송라인들을 2배로 추가하고 DAC IC들(176)에 분리하여 접속시킴으로써 2개의 DAC IC(176)에 화소데이터(VD)를 래치하는 시간동안에 4개의 DAC IC(176)에 화소데이터(VD)를 래치할 수 있게 된다. 타이밍제어부(170)는 이러한 화소데이터 래치시간의 단축으로 DAC IC(176)가 시분할 구동되더라도 도 8에 도시된 액정표시장치의 데이터 구동장치와 같은 구동주파수 증가없이 기존과 동일한 구동주파수로 DAC IC(176)를 구동할 수 있게 된다.
DAC IC(176)가 실장되어진 TCP(174) 각각에 2개씩 공통으로 접속되는 출력버 퍼 IC(178A, 178B)는 액정패널(180) 상에 COG형으로 실장된다. TCP(174)는 액정패널(180)의 상단부에 마련된 패드들을 통해 출력버퍼 IC(178A, 178B)과 전기적으로 접속됨과 아울러 데이터 PCB(172)에 마련된 출력 패드들과 전기적으로 접속된다. 데이터 PCB(172)는 타이밍 제어부(170)로부터 공급되는 각종 제어신호들과 화소데이터 신호들을 DAC IC들(176)로 전송하는 역할을 한다.
한편, 도 10에 도시된 바와 같이 DAC IC(196)의 갯수가 종래 대비 홀수개, 예를 들면 5개로 줄어드는 경우 도 9와 같이 데이터 전송라인을 분리하기 위해서는 그 5개의 DAC IC(196) 중 중앙에 위치하는 하나의 DAC IC(196C)는 포트1과 포트2 각각을 통해 화소데이터를 입력하여야 한다.
예를 들어, 액정패널(200)이 SXGA 모드(1280*1204)인 경우 480채널의 데이터 드라이브 IC를 사용하는 경우 8개의 데이터 드라이브 IC를 필요로 하고, 384채널의 데이터 드라이브 IC를 사용하는 경우 10개의 데이터 드라이브 IC를 필요로 한다. 이러한 데이터 드라이브 IC를 DAC IC와 출력버퍼 IC로 분리하고 DAC IC를 시분할 구동함으로써 DAC IC의 갯수를 절반으로 줄일 수 있는 본 발명에서는 4개의 480 채널 DAC IC 또는 5개의 384채널 DAC IC가 필요하게 된다. 여기서 4개의 480 채널 DAC IC를 사용하는 경우 구동주파수 증가를 방지하기 위해서는 도 9에 도시된 바와 같이 데이터 전송라인들을 2분하여 DAC IC를 2개씩 분리구동하면 된다. 그러나, 480채널의 DAC IC는 384채널 DAC IC 보다 제조단가가 높은 단점을 가진다.
이에 따라, 5개의 384채널 DAC IC를 사용하는 경우 데이터 전송라인을 2분하여 구동주파수의 증가를 방지하기 위해서는 5개의 DAC IC 중 하나의 DAC IC(195C) 는 데이터 입력포트가 독립적으로 구동되는 포트1과 포트2로 구성되어야 한다. 도 10을 참조하면, 5개의 DAC IC들(196, 196C) 중 제1 및 제2 DAC IC들(196)은 제2 이븐 화소데이터(VDeven2) 전송라인 및 제2 오드 화소데이터(VDodd2) 전송라인에 공통접속되고, 제4 및 제5 DAC IC들(196)은 제1 이븐 화소데이터(VDeven1) 전송라인 및 제1 오드 화소데이터(VDodd1) 전송라인에 공통접속된다. 특히, 제3 DAC IC(196C)는 화소데이터 입력을 위해 도 11에 도시된 바와 같이 독립적으로 구동되는 포트 1과 포트 2를 구비한다. 포트 1은 제2 오드 화소데이터(VDodd2) 전송라인에 접속되고, 포트 2는 제1 이븐 화소데이터(VDeven1) 전송라인에 접속된다. 포트 1은 타이밍제어부(190)로부터 공급되는 제1 소스 샘플링 클럭(SSC1)와 제1 스트로브 이네이블신호(STB1)에 응답하여 제2 오드 화소데이터(VDodd2) 전송라인을 통해 입력되는 오드 화소데이터들을 입력하게 된다. 포트 2는 타이밍제어부(190)로부터 공급되는 제2 소스 샘플링 클럭(SSC2)과 제2 스트로브 이네이블신호(STB2)에 응답하여 제1 이븐 화소데이터(VDeven1) 전송라인을 통해 입력되는 이븐 화소데이터들을 입력하게 된다.
이렇게 홀수개의 DAC IC(196, 196C)들을 2분되어진 데이터 전송라인에 분리하여 접속시킴으로써 2.5개의 DAC IC에 화소데이터(VD)를 래치하는 시간동안에 5개의 DAC IC(196, 196C)에 화소데이터(VD)를 래치할 수 있게 된다. 타이밍제어부(190)는 이러한 화소데이터 래치시간의 단축으로 DAC IC(196, 196C)가 시분할 구동되더라도 도 8에 도시된 액정표시장치의 데이터 구동장치와 같은 구동주파수 증가없이 기존과 동일한 구동주파수로 DAC IC(196, 196C)를 구동할 수 있게 된다.
이러한 DAC IC(196, 196C)가 실장되어진 TCP(194) 각각에 2개씩 공통으로 접속되는 출력버퍼 IC(198A, 198B)는 액정패널(200) 상에 COG형으로 실장된다. TCP(194)는 액정패널(200)의 상단부에 마련된 패드들을 통해 출력버퍼 IC(198A, 198B)과 전기적으로 접속됨과 아울러 데이터 PCB(192)에 마련된 출력 패드들과 전기적으로 접속된다. 데이터 PCB(192)는 타이밍 제어부(190)로부터 공급되는 각종 제어신호들과 화소데이터 신호들을 DAC IC들(196, 196C)로 전송하는 역할을 한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치의 데이터 구동 장치 및 방법에서는 DAC부를 시분할구동하고 출력버퍼부를 분리해내어 액정패널 상에 실장함으로써 DAC IC 및 TCP의 수를 절반으로 줄일 수 있게 되므로 제조단가를 절감할 수 있게 된다. 또한, 본 발명에 따른 액정표시장치의 데이터 구동 장치 및 방법에 의하면 데이터 드라이브 IC에서 출력버퍼부를 분리해내고 DAC 기능만을 하게 됨으로써 드라이브 IC의 구성이 보다 간소화되어 제조수율을 향상시킬 수 있게 된다. 나아가, 본 발명에 따른 액정표시장치의 데이터 구동 장치 및 방법에 의하면 데이터 드라이브 IC가 DAC IC와 출력버퍼 IC로 분리되어 집적화됨으로서 IC의 정밀도를 향상시킬 수 있게 되므로 IC의 구동 신뢰성을 향상시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발 명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (23)

  1. 2n개의 화소데이터가 n개씩 시분할되어 입력되고, 입력된 n개의 화소데이터를 n개의 화소전압신호로 변환한 후 2분할하여 출력하는 디지털-아날로그 변환 집적회로들과;
    상기 디지털-아날로그 변환 집적회로로부터 2분할되어 공급되는 화소전압신호를 각각 입력받아 n개씩의 데이터라인들로 신호완충시켜 출력하며, 상기 디지털-아날로그 변환 집적회로들 각각에 적어도 2개가 공통으로 접속되어진 n채널의 출력버퍼 집적회로들과;
    상기 디지털-아날로그 변환 집적회로들 및 출력버퍼 집적회로들을 제어함과 아울러 상기 디지털-아날로그 변환 집적회로들 각각에 공급할 2n개의 화소데이터를 상기 적어도 2개의 출력버퍼 집적회로에 공급되는 순서에 대응하게 재정렬하고, 상기 n개씩의 화소데이터로 구성되는 적어도 2개의 구간으로 시분할하여 공급하는 타이밍 제어부를 구비하고,
    상기 출력버퍼 집적회로들 각각은
    상기 디지털-아날로그 변환 집적회로에서 출력되는 n개의 화소전압신호 중 n/2개의 화소전압신호를 입력받아 상기 타이밍제어부의 소스입력이네이블신호에 응답하여 n개의 출력라인에 선택적으로 공급하는 디멀티플렉서들과;
    상기 n개의 데이터라인들에 접속되어 상기 디멀티플렉서로부터 n/2개씩 입력되는 화소전압신호를 홀딩하여 n개의 화소전압신호가 모두 입력되면 신호완충시켜 상기 n개의 데이터라인들에 동시에 출력하는 출력버퍼부를 구비하는 것을 특징으로 하는 액정표시장치의 데이터 구동 장치.
  2. 제 1 항에 있어서,
    상기 디지털-아날로그 변환 집적회로 각각은
    상기 타이밍제어부의 제어에 응답하여 샘플링신호를 순차적으로 출력하는 쉬프트 레지스터부와;
    상기 타이밍제어부의 제어와 상기 샘플링신호에 응답하여 상기 타이밍제어부로부터 입력되는 n개의 화소데이터들을 순차적으로 래치하고 동시에 출력하는 래치부와;
    입력 감마전압을 이용하여 상기 n개의 화소데이터를 n개씩의 정극성 및 부극성 화소전압신호로 동시에 변환하고 상기 타이밍제어부의 극성제어신호에 응답하는 n개의 화소전압신호를 선택하여 상기 적어도 2개의 출력버퍼 집적회로 각각에 공급하는 디지털-아날로그 변환부를 구비하는 것을 특징으로 하는 액정표시장치의 데이터 구동 장치.
  3. 삭제
  4. 2n개의 화소 데이터가 n개씩 시분할되어 입력되고, 입력된 n개씩의 화소데이터를 n개의 화소전압신호로 변환한 후 k개씩 시분할하여 출력하는 디지털-아날로그 변환 집적회로들과;
    상기 디지털-아날로그 변환 집적회로로부터 k개씩 공급되는 화소전압신호들을 홀딩하여 2n개의 화소전압신호가 모두 입력되면 신호완충시켜 2n개의 데이터라인들로 동시에 출력하는 2n채널의 출력버퍼 집적회로들과;
    상기 디지털-아날로그 변환 집적회로들 및 출력버퍼 집적회로들을 제어함과 아울러 상기 디지털-아날로그 변환 집적회로들 각각에 공급할 2n개의 화소데이터를 상기 k개씩 시분할하여 공급하는 타이밍 제어부를 구비하고,
    상기 출력버퍼 집적회로들 각각은
    상기 디지털-아날로그 변환 집적회로에서 출력되는 k개씩의 화소전압신호를 입력받아 상기 타이밍제어부의 소스입력이네이블신호에 응답하여 2n개의 출력라인에 선택적으로 공급하는 디멀티플렉서와;
    상기 2n개의 데이터라인들에 접속되어 상기 디멀티플렉서로부터 k개씩 입력되는 화소전압신호를 홀딩하여 2n개의 화소전압신호가 모두 입력되면 신호완충시켜 상기 2n개의 데이터라인들에 동시에 출력하는 출력버퍼부를 구비하는 것을 특징으로 하는 액정표시장치의 데이터 구동 장치.
  5. 제 4 항에 있어서,
    상기 디지털-아날로그 변환 집적회로 각각은
    상기 타이밍제어부의 제어에 응답하여 샘플링신호를 순차적으로 출력하는 쉬프트 레지스터부와;
    상기 타이밍제어부의 제어와 상기 샘플링신호에 응답하여 상기 타이밍제어부로부터 입력되는 n개의 화소데이터들을 순차적으로 래치하고 동시에 출력하는 래치부와;
    입력 감마전압을 이용하여 상기 n개의 화소데이터를 n개씩의 정극성 및 부극성 화소전압신호로 동시에 변환하고 상기 타이밍제어부의 극성제어신호에 응답하는 n개의 화소전압신호를 선택함과 동시에 상기 타이밍제어부의 선택제어신호에 응답하여 그 n개의 화소전압신호를 시분할하여 k개씩 출력하는 디지털-아날로그 변환부를 구비하는 것을 특징으로 하는 액정표시장치의 데이터 구동 장치.
  6. 삭제
  7. 2n개의 화소 데이터가 n개씩 시분할되어 입력되고, 입력된 n개씩의 화소데이터를 화소전압신호로 변환한 후, 변환된 n개의 화소전압신호를 k개씩 시분할하여 출력하는 디지털-아날로그 변환 집적회로들과;
    상기 디지털-아날로그 변환 집적회로로부터 상기 k개씩 공급되는 화소전압신호를 홀딩하여 n개의 화소전압신호가 입력되면 신호완충시켜 n개씩의 데이터라인들로 동시에 출력하며, 상기 디지털-아날로그 변환 집적회로들 각각에 적어도 2개가 공통으로 접속되어진 출력버퍼 집적회로들과;
    상기 디지털-아날로그 변환 집적회로들 및 출력버퍼 집적회로들 각각을 제어함과 아울러 상기 디지털-아날로그 변환 집적회로들 각각에 공급할 화소데이터를 상기 n개씩의 화소데이터로 구성되는 적어도 2개의 구간으로 시분할하여 공급하는 타이밍 제어부를 구비하고,
    상기 디지털-아날로그 변환 집적회로 각각은
    상기 타이밍제어부의 제어에 응답하여 샘플링신호를 순차적으로 출력하는 쉬프트 레지스터부와;
    상기 타이밍제어부의 제어와 상기 샘플링신호에 응답하여 상기 타이밍제어부로부터 입력되는 n개의 화소데이터들을 순차적으로 래치하고 동시에 출력하는 래치부와;
    입력 감마전압을 이용하여 상기 n개의 화소데이터를 n개씩의 정극성 및 부극성 화소전압신호로 동시에 변환하고 상기 타이밍제어부의 극성제어신호에 응답하는 n개의 화소전압신호를 선택함과 동시에 상기 타이밍제어부의 제1 선택제어신호에 응답하여 n개의 화소전압신호를 시분할하여 k개씩 출력하는 디지털-아날로그 변환부와;
    상기 타이밍제어부의 제2 선택제어신호에 응답하여 상기 k개씩 순차적으로 출력되는 화소전압신호를 상기 적어도 2개의 출력버퍼 집적회로들에 선택적으로 출력하는 디멀티플렉서를 구비하는 것을 특징으로 하는 액정표시장치의 데이터 구동 장치.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 제 1 선택제어신호 및 제 2 선택제어신호는 상기 n개의 화소전압신호를 상기 k개씩의 화소전압신호로 시분할하는 회수에 해당되는 비트수를 가지는 것을 특징으로 하는 액정표시장치의 데이터 구동 장치.
  10. 2n개의 화소 데이터가 n개씩 시분할되어 입력되고, 입력된 n개씩의 화소데이터를 화소전압신호로 변환한 후, 변환된 n개의 화소전압신호를 k개씩 시분할하여 출력하는 디지털-아날로그 변환 집적회로들과;
    상기 디지털-아날로그 변환 집적회로로부터 상기 k개씩 공급되는 화소전압신호를 홀딩하여 n개의 화소전압신호가 입력되면 신호완충시켜 n개씩의 데이터라인들로 출력하며, 상기 디지털-아날로그 변환 집적회로들 각각에 적어도 2개가 공통으로 접속되어진 출력버퍼 집적회로들과;
    상기 디지털-아날로그 변환 집적회로들 및 출력버퍼 집적회로들 각각을 제어함과 아울러 상기 디지털-아날로그 변환 집적회로들 각각에 공급할 화소데이터를 상기 n개씩의 화소데이터로 구성되는 적어도 2개의 구간으로 시분할하여 공급하는 타이밍 제어부를 구비하고,
    상기 디지털-아날로그 변환 집적회로 각각은
    상기 타이밍제어부의 제어에 응답하여 샘플링신호를 순차적으로 출력하는 쉬프트 레지스터부와;
    상기 타이밍제어부의 제어와 상기 샘플링신호에 응답하여 상기 타이밍제어부로부터 입력되는 n개의 화소데이터들을 순차적으로 래치하고 동시에 출력하는 래치부와;
    입력 감마전압을 이용하여 상기 n개의 화소데이터를 n개씩의 정극성 및 부극성 화소전압신호로 동시에 변환하고 상기 타이밍제어부의 극성제어신호에 응답하는 n개의 화소전압신호를 선택하여 출력하는 디지털-아날로그 변환부와;
    상기 n개의 화소전압신호를 상기 타이밍제어부의 제1 선택제어신호에 응답하여 적어도 2개의 출력단에 선택적으로 출력하는 디멀티플렉서와;
    상기 적어도 2개의 출력단 각각에 접속되어 상기 n개의 화소전압신호를 상기 타이밍제어부의 제2 선택제어신호에 응답하여 k개씩 시분할하여 출력하는 적어도 2개의 멀티플렉서를 구비하는 것을 특징으로 하는 액정표시장치의 데이터 구동 장치.
  11. 제 10 항에 있어서,
    상기 제1 선택제어신호는 상기 래치부의 출력을 제어하는 출력이네이블신호의 주기마다 상기 선택제어신호의 논리상태가 반전되고,
    상기 제2 선택제어신호는 상기 n개의 화소전압신호를 상기 k개씩의 화소전압신호로 시분할하는 회수에 해당되는 비트수를 가지는 것을 특징으로 하는 액정표시장치의 데이터 구동 장치.
  12. 제 7 항 또는 제 10 항에 있어서,
    상기 출력버퍼 집적회로들 각각은
    상기 디지털-아날로그 변환 집적회로에서 출력되는 k개씩의 화소전압신호를 입력받아 상기 타이밍제어부의 소스입력이네이블신호에 응답하여 n개의 출력라인에 선택적으로 공급하는 디멀티플렉서와;
    상기 n개의 데이터라인들에 접속되어 상기 디멀티플렉서로부터 k개씩 입력되는 화소전압신호를 홀딩하여 n개의 화소전압신호가 모두 입력되면 신호완충시켜 n개의 데이터라인들에 동시에 출력하는 출력버퍼부를 구비하는 것을 특징으로 하는 액정표시장치의 데이터 구동 장치.
  13. 제 12 항에 있어서,
    상기 소스입력이네이블신호는 상기 n개의 화소전압신호를 상기 k개씩의 화소전압신호로 시분할하는 회수에 해당되는 비트수를 가지는 것을 특징으로 하는 액정표시장치의 데이터 구동 장치.
  14. 제 3 항 또는 제 6 항 중 어느 한 항에 있어서,
    상기 다수개의 출력버퍼부 각각은
    상기 n개의 데이터라인들에 각각 접속되는 n개의 출력버퍼셀들로 구성되고,
    상기 출력버퍼들 각각은
    직렬접속되어 입력 화소전압신호를 신호완충하는 제1 전압 추종기와;
    상기 제1 전압추종기 입력단 및 출력단 중 어느 하나에 접속되어 상기 화소전압신호를 홀딩하는 홀딩수단과;
    상기 타이밍제어부로부터의 출력이네이블신호에 응답하여 상기 홀딩된 화소전압신호를 출력하는 스위칭수단과;
    상기 스위칭수단으로부터 출력되는 화소전압신호를 신호완충하여 출력하는 제2 전압추종기를 구비하는 것을 특징으로 하는 액정표시장치의 데이터 구동 장치.
  15. 제 1 항, 제 2 항, 제 4 항, 제 5 항, 제 7 항, 제 9 항, 제 10 항 및 제 11 항 중 어느 한 항에 있어서,
    상기 디지털-아날로그 변환 집적회로 각각은
    상기 디지털-아날로그 변환 집적회로의 구성요소들 각각에 상기 타이밍제어부로부터의 제어신호들과 화소데이터를 중계하여 공급하는 신호제어부와;
    입력 감마 기준전압을 세분화하여 상기 감마전압을 발생하는 감마 전압부를 추가로 구비하는 것을 특징으로 하는 액정표시장치의 데이터 구동 장치.
  16. 제 1 항, 제 2 항, 제 4 항, 제 5 항, 제 7 항, 제 9 항, 제 10 항 및 제 11 항 중 어느 한 항에 있어서,
    상기 타이밍제어부는 상기 화소데이터를 오드 화소데이터 전송라인과 이븐 화소데이터 전송라인을 통해 상기 디지털-아날로그 변환 집적회로들 각각에 공급하고,
    상기 타이밍제어부로부터 상기 디지털-아날로그 변환 집적회로들에 공급되는 제어신호들과 화소데이터의 주파수가 적어도 2배 이상 증가된 것을 특징으로 하는 액정표시장치의 데이터 구동 장치.
  17. 제 1 항, 제 2 항, 제 4 항, 제 5 항, 제 7 항, 제 9 항, 제 10 항 및 제 11 항 중 어느 한 항에 있어서,
    상기 디지털-아날로그 변환 집적회로들을 제1 및 제2 블록으로 나누고,
    상기 타이밍제어부는 제1 오드 화소데이터 전송라인과 제1 이븐 화소데이터 전송라인을 통해 상기 제1 블록에 포함되는 디지털-아날로그 변환 집적회로들에 공급하고,
    제2 오드 화소데이터 전송라인과 제2 이븐 화소데이터 전송라인을 통해 상기 제2 블록에 포함되는 디지털-아날로그 변환 집적회로들에 공급하는 것을 특징으로 하는 액정표시장치의 데이터 구동 장치.
  18. 제 17 항에 있어서,
    상기 디지털-아날로그 변환 집적회로가 홀수개인 경우 그들 중 하나의 디지털-아날로그 변환 집적회로는 상기 제1 및 제2 오드 화소데이터 전송라인 중 어느 하나에 접속되어진 제1 입력포트와 상기 제1 및 제2 이븐 화소데이터 전송라인 중 어느 하나에 접속되어진 제2 입력포트를 구비하고,
    상기 제1 및 제2 입력포트는 독립적으로 구동되는 것을 특징으로 하는 액정표시장치의 데이터 구동 장치.
  19. 액정패널에 배치된 데이터라인들을 구동하기 위한 데이터 구동 장치의 구동 방법에 있어서,
    상기 데이터 구동 장치는 타이밍제어부에 접속되어진 디지털-아날로그 변환 집적회로들과; n개씩의 데이터라인들에 접속되고 상기 디지털-아날로그 변환회로 각각에 적어도 2개씩 접속되어진 출력버퍼 집적회로들로 구성되고,
    상기 타이밍제어부에서 입력되어진 화소데이터를 재정렬하여 상기 디지털-아날로그 변환 집적회로들 각각에 2n개의 화소데이터 중 n개의 화소데이터를 공급하는 단계와;
    상기 디지털-아날로그 변환 집적회로들 각각에서 입력된 n개의 화소데이터를 화소전압신호로 변환하고, 변환된 화소전압신호를 n/2개씩 분할하여 상기 2개의 출력버퍼 집적회로 각각으로 출력하는 단계와;
    상기 출력버퍼 집적회로 각각에서 n/2개씩 공급되는 화소전압신호를 홀딩하는 단계와;
    상기 타이밍제어부에서 상기 디지털-아날로그 변환 집적회로들 각각에 나머지 n개의 화소데이터 공급하는 단계와;
    상기 디지털-아날로그 변환 집적회로들 각각에서 입력된 나머지 n개의 화소데이터를 아날로그형태인 화소전압신호로 변환하고, 변환된 화소전압신호를 n/2개씩 분할하여 상기 2개의 출력버퍼 집적회로 각각으로 출력하는 단계와;
    상기 출력버퍼 집적회로 각각에서 n/2개씩 공급되는 화소전압신호를 상기 단계에서 홀딩된 화소전압신호와 함께 신호완충시켜 상기 데이터라인들에 동시에 공급하는 단계를 포함하고,
    상기 타이밍제어부는 상기 화소데이터를 오드 화소데이터 전송라인과 이븐 화소데이터 전송라인을 통해 상기 디지털-아날로그 변환 집적회로들 각각에 공급하고,
    상기 타이밍제어부로부터 상기 디지털-아날로그 변환 집적회로들에 공급되는 제어신호들과 화소데이터의 주파수가 적어도 2배 이상 증가된 것을 특징으로 하는는 액정표시장치의 데이터 구동 방법.
  20. 액정패널에 배치된 데이터라인들을 구동하기 위한 데이터 구동 장치의 구동 방법에 있어서,
    상기 데이터 구동 장치는 타이밍제어부에 접속되어진 다지털-아날로그 변환 집적회로들과; 상기 디지털-아날로그 변환 집적회로들 각각에 접속됨과 아울러 2n개씩의 데이터라인들에 접속되어진 출력버퍼 집적회로들로 구성되고,
    상기 타이밍제어부에서 상기 디지털-아날로그 변환 집적회로들 각각에 2n개의 화소데이터 중 n개의 화소데이터를 공급하는 단계와;
    상기 디지털-아날로그 변환 집적회로들 각각에서 입력된 n개의 화소데이터를 화소전압신호로 변환하고, 변환된 화소전압신호를 k개씩 분할하여 해당 출력버퍼 집적회로로 출력하는 단계와;
    상기 출력버퍼 집적회로 각각에서 k개씩 공급되는 화소전압신호를 순차적으로 홀딩하여 n개의 화소전압신호를 홀딩하는 단계와;
    상기 타이밍제어부에서 상기 디지털-아날로그 변환 집적회로들 각각에 나머지 n개의 화소데이터 공급하는 단계와;
    상기 디지털-아날로그 변환 집적회로들 각각에서 입력된 나머지 n개의 화소데이터를 아날로그형태인 화소전압신호로 변환하고, 변환된 화소전압신호를 k개씩 분할하여 해당 출력버퍼 집적회로로 출력하는 단계와;
    상기 출력버퍼 집적회로 각각에서 k개씩 공급되는 화소전압신호를 홀딩하여 n개의 화소전압신호가 입력되면 상기 단계에서 홀딩된 n개의 화소전압신호와 함께 신호완충시켜 상기 2n개의 데이터라인들에 동시에 공급하는 단계를 포함하고,
    상기 디지털-아날로그 변환 집적회로들은 제1 및 제2 블록으로 나누어지고,
    상기 타이밍제어부는 제1 오드 화소데이터 전송라인과 제1 이븐 화소데이터 전송라인을 통해 상기 제1 블록에 포함되는 디지털-아날로그 변환 집적회로들에 공급하고,
    제2 오드 화소데이터 전송라인과 제2 이븐 화소데이터 전송라인을 통해 상기 제2 블록에 포함되는 디지털-아날로그 변환 집적회로들에 공급하는 것을 특징으로 하는 액정표시장치의 데이터 구동 방법.
  21. 액정패널에 배치된 데이터라인들을 구동하기 위한 데이터 구동 장치의 구동 방법에 있어서,
    상기 데이터 구동 장치는 타이밍제어부에 접속되어진 다지털-아날로그 변환 집적회로들과; 상기 디지털-아날로그 변환 집적회로들 각각에 접속됨과 아울러 2n개씩의 데이터라인들에 접속되어진 출력버퍼 집적회로들로 구성되고,
    상기 타이밍제어부에서 상기 디지털-아날로그 변환 집적회로들 각각에 2n개의 화소데이터 중 n개의 화소데이터를 공급하는 단계와;
    상기 디지털-아날로그 변환 집적회로들 각각에서 입력된 n개의 화소데이터를 화소전압신호로 변환하고, 변환된 화소전압신호를 k개씩 분할하여 해당 출력버퍼 집적회로로 출력하는 단계와;
    상기 출력버퍼 집적회로 각각에서 k개씩 공급되는 화소전압신호를 순차적으로 홀딩하여 n개의 화소전압신호를 홀딩하는 단계와;
    상기 타이밍제어부에서 상기 디지털-아날로그 변환 집적회로들 각각에 나머지 n개의 화소데이터 공급하는 단계와;
    상기 디지털-아날로그 변환 집적회로들 각각에서 입력된 나머지 n개의 화소데이터를 아날로그형태인 화소전압신호로 변환하고, 변환된 화소전압신호를 k개씩 분할하여 해당 출력버퍼 집적회로로 출력하는 단계와;
    상기 출력버퍼 집적회로 각각에서 k개씩 공급되는 화소전압신호를 홀딩하여 n개의 화소전압신호가 입력되면 상기 단계에서 홀딩된 n개의 화소전압신호와 함께 신호완충시켜 상기 2n개의 데이터라인들에 동시에 공급하는 단계를 포함하고,
    상기 타이밍제어부는 상기 화소데이터를 오드 화소데이터 전송라인과 이븐 화소데이터 전송라인을 통해 상기 디지털-아날로그 변환 집적회로들 각각에 공급하고,
    상기 타이밍제어부로부터 상기 디지털-아날로그 변환 집적회로들에 공급되는 제어신호들과 화소데이터의 주파수가 적어도 2배 이상 증가된 것을 특징으로 하는 액정표시장치의 데이터 구동 방법.
  22. 액정패널에 배치된 데이터라인들을 구동하기 위한 데이터 구동 장치의 구동 방법에 있어서,
    상기 데이터 구동 장치는 타이밍제어부에 접속되진 디지털-아날로그 변환 집적회로들과; n개씩의 데이터라인들에 접속되고 상기 디지털-아날로그 변환회로 각각에 적어도 2개씩 접속되어진 출력버퍼 집적회로들로 구성되고,
    상기 타이밍제어부에서 입력되어진 화소데이터를 재정렬하여 상기 디지털-아날로그 변환 집적회로들 각각에 2n개의 화소데이터 중 n개의 화소데이터를 공급하는 단계와;
    상기 디지털-아날로그 변환 집적회로들 각각에서 입력된 n개의 화소데이터를 화소전압신호로 변환하고, 변환된 화소전압신호를 n/2개씩 분할하여 상기 2개의 출력버퍼 집적회로 각각으로 출력하는 단계와;
    상기 출력버퍼 집적회로 각각에서 n/2개씩 공급되는 화소전압신호를 홀딩하는 단계와;
    상기 타이밍제어부에서 상기 디지털-아날로그 변환 집적회로들 각각에 나머지 n개의 화소데이터 공급하는 단계와;
    상기 디지털-아날로그 변환 집적회로들 각각에서 입력된 나머지 n개의 화소데이터를 아날로그형태인 화소전압신호로 변환하고, 변환된 화소전압신호를 n/2개씩 분할하여 상기 2개의 출력버퍼 집적회로 각각으로 출력하는 단계와;
    상기 출력버퍼 집적회로 각각에서 n/2개씩 공급되는 화소전압신호를 상기 단계에서 홀딩된 화소전압신호와 함께 신호완충시켜 상기 데이터라인들에 동시에 공급하는 단계를 포함하고,
    상기 디지털-아날로그 변환 집적회로들은 제1 및 제2 블록으로 나누어지고,
    상기 타이밍제어부는 제1 오드 화소데이터 전송라인과 제1 이븐 화소데이터 전송라인을 통해 상기 제1 블록에 포함되는 디지털-아날로그 변환 집적회로들에 공급하고,
    제2 오드 화소데이터 전송라인과 제2 이븐 화소데이터 전송라인을 통해 상기 제2 블록에 포함되는 디지털-아날로그 변환 집적회로들에 공급하는 것을 특징으로 하는 액정표시장치의 데이터 구동 방법.
  23. 제 1 항 또는 제 4 항 또는 제 7 항 또는 제 10 항 중 어느 한 항에 있어서,
    상기 디지털-아날로그 변환 집적회로는 액정패널에 접속되는 테이프 캐리어 패키지 상에 실장되고;
    상기 출력버퍼 집적회로는 상기 액정패널 상에 실장된 것을 특징으로 하는 액정표시장치의 데이터 구동 장치.
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