JP5182781B2 - 表示装置及びデータドライバ - Google Patents

Description

本発明は、表示装置に関し、特に、表示パネルのデータ線が時分割で駆動される表示装置に関する。

一般に、液晶表示パネルや、その他の表示パネルのデータ線を駆動するデータドライバＩＣには出力アンプが集積化され、その出力アンプがデータ線の駆動に使用される。このような構成が採用されるのは、データ線の負荷（寄生容量、配線抵抗、ＴＦＴのオン抵抗）が大きいためである。負荷が大きいデータ線を所望の駆動電圧に速やかに駆動するためには、出力アンプが必要である。

一つの問題は、データ線の数が増大すると、出力アンプの数もそれに応じて増加させる必要があることである。近年の表示パネルでは、画素の数がますます増加しており、従って、データ線の数もそれに応じて増加している。従って、データ線を駆動するために設けられる出力アンプの数も増加する傾向にある。しかしながら、出力アンプの数を増加させることには、２つの不利益がある。第１の不利益は、出力アンプの数を増加させるとデータドライバＩＣのチップ面積が増大することである。データドライバＩＣのチップ面積の増加は、データドライバＩＣのコストを増大させるため好ましくない。第２の不利益は、出力アンプの数を増加させると、データドライバＩＣの定常の消費電力が増大することである。出力アンプには、電源電圧に応じた定常電流が流れるから、出力アンプは、定常的に一定の消費電力を消費する。したがって、出力アンプの数の増加は、データドライバＩＣ全体としての消費電力の増大を招き、携帯端末のように低い消費電力が求められる用途で表示装置を用いる場合には特に好ましくない。

この問題に対処するための一つの方策は、時分割駆動を採用することである。時分割駆動とは、デマルチプレクサで駆動すべきデータ線を順次に選択し、選択されたデータ線を出力アンプで順次に駆動する技術である。時分割駆動では、１つの出力アンプで複数のデータ線が駆動されるから、データドライバに集積化される出力アンプの数を減少させることができる。

時分割駆動を実現するハードウェア構成には、大きく分けて２種類がある。一つのハードウェア構成は、例えば、特開平１１−３２７５１８号公報及び特開２００５−４３４１８号公報に開示されているように、データ線を選択するデマルチプレクサ（スイッチ）を表示パネルに集積化する構成である。時分割駆動を実現するもう一つのハードウェア構成は、例えば、特開平５−１７３５０６号公報、特開２００２−３１８５６６号公報、及び特開２００６−１５４８０８号公報、に開示されているように、データ線を選択するスイッチをデータドライバＩＣに集積化する構成である。

図１は、データ線を選択するデマルチプレクサが表示パネルに集積化された液晶表示装置の構成を示す概念図である。図１の液晶表示装置１００は、液晶表示パネル１０１を備えている。液晶表示パネル１０１の有効表示領域１０２（即ち、液晶表示パネル１０１のうち実際に画像の表示に使用される領域）には、走査線Ｇと、データ線Ｄと、画素１０３とが集積化されている。走査線Ｇは、ｘ軸方向に延伸するように設けられ、データ線Ｄは、ｙ軸方向に延伸するように設けられている。画素１０３は、走査線Ｇとデータ線Ｄとが交差する位置に設けられている。

有効表示領域１０２の周囲には、画素１０３を駆動するための回路群が設けられている。具体的には、走査線ドライバ回路１０４とデマルチプレクサ１０５とが液晶表示パネル１０１に集積化され、更に、データドライバＩＣ１０６が液晶表示パネル１０１にフリップチップ接続されている。図１の液晶表示装置１００では、データドライバＩＣ１０６の実装にＣＯＧ（chip on glass）技術が採用されているとして説明がなされていることに留意されたい。デマルチプレクサ１０５は、データ線ＤとデータドライバＩＣ１０６のソース出力との間に設けられたスイッチ１０５ａで構成されている。図１の液晶表示装置１００では、デマルチプレクサ１０５は、６本のデータ線Ｄを選択的に１つのデータドライバＩＣ１０６のソース出力に接続するように構成されている。画素１０３の駆動では、６本のデータ線Ｄが順次にデマルチプレクサ１０５によって選択され、選択されたデータ線Ｄを介してデータドライバＩＣ１０６のソース出力から所望の画素１０３に駆動電圧が供給される。

データドライバＩＣ１０６のチップ幅は有効表示領域１０２の幅よりも小さいため、データドライバＩＣ１０６のソース出力とデマルチプレクサ１０５とを接続する配線１０７は、放射状に配置される。この配線１０７が配置される領域は、絞り込み領域１０８と呼ばれる。絞り込み領域１０８の存在は、液晶表示パネル１０１のうち実際に画像の表示に使用されない領域の面積の増大を招くため好ましくない。

一方、図２及び図３は、データ線を選択するデマルチプレクサをデータドライバＩＣに集積化する構成を示す概念図である。図２の液晶表示装置１００Ａでは、デマルチプレクサは液晶表示パネル１０１ＡではなくデータドライバＩＣ１０６Ａに集積化され、データ線Ｄは、絞り込み領域１０８に設けられた配線１０７を介して直接にデータドライバＩＣ１０６Ａのソース出力に接続される。

図３は、データドライバＩＣ１０６Ａの出力段の典型的な構成を示すブロック図である。Ｄ／Ａコンバータ１１１には、画素データ（即ち、各画素の階調を指定するデータ）が供給され、Ｄ／Ａコンバータ１１１は、画素データの値に対応する階調電圧を出力アンプ１１２に供給する。出力アンプ１１２の出力は、デマルチプレクサ１１３に接続されている。デマルチプレクサ１１３は、複数のデータ線Ｄを順次に選択し、選択されたデータ線Ｄを出力アンプ１１２の出力に接続する。選択されたデータ線Ｄを介してデータドライバＩＣ１０６Ａのソース出力から所望の画素１０３に駆動電圧が供給される。

特開２００５−１６５１０２号公報は、更に、データ線を選択するデマルチプレクサをデータドライバＩＣに集積化する構成の改良について開示している。この公報に開示されているデータドライバＩＣでは、出力アンプを複数のソース出力に接続するデマルチプレクサがデータドライバＩＣに集積化された上、出力アンプに接続されていないソース出力をＤ／Ａコンバータの出力に接続する信号線が設けられている。
特開平１１−３２７５１８号公報 特開２００５−４３４１８号公報 特開平５−１７３５０６号公報 特開２００２−３１８５６６号公報 特開２００６−１５４８０８号公報 特開２００５−１６５１０２号公報

近年の表示装置への要求の一つは、１つのデータドライバＩＣで駆動可能なデータ線の数の増大である。この要求に対応するためには、１つの出力アンプで時分割的に駆動されるデータ線の数を増やすことが求められている。具体的には、次世代の液晶表示装置では、１つの出力アンプで６本又はそれ以上のデータ線を駆動することが求められている。

もう一つの要求は、表示パネルのうち、有効表示領域以外の部分の面積を小さくすることである（以下では、表示パネルのうち、有効表示領域以外の部分を、非有効表示領域と記載することがある）。非有効表示領域の面積を小さくすることは、表示パネルを実装したときの表示装置のサイズを小さくすることを可能にし、更に、表示パネルのコストの低減のために有用である。

しかしながら、上記の２つのハードウェア構成では、１つのデータドライバＩＣで駆動されるデータ線の数の増大に伴って１つの出力アンプで時分割的に駆動されるデータ線の数を増大させると、表示パネルの非有効表示領域の面積が増大してしまうという問題がある。

まず、データ線を選択するデマルチプレクサが表示パネルに集積化される構成では、１つの出力アンプで時分割的に駆動されるデータ線の数が増加すると、デマルチプレクサ１０５の面積が増加し、この結果、表示パネルのうち、非有効表示領域の面積が増大してしまう。非有効表示領域の面積が増大する理由は２つある。第１に、１つの出力アンプで時分割的に駆動されるデータ線の数を増加させると、表示パネルに設けられるデマルチプレクサを構成するＴＦＴのゲート幅を増大させる必要がある。１つの出力アンプで時分割的に駆動されるデータ線の数が増加すると、１つのデータ線の駆動期間が短くなる。短い駆動期間でデータ線を充分に駆動するためには、デマルチプレクサを構成するＴＦＴのオン抵抗を低減させる必要がある。ＴＦＴのオン抵抗を低減させるためには、ＴＦＴのゲート幅を増大させざるを得ないが、デマルチプレクサを構成するＴＦＴのゲート幅の増大は、非有効表示領域の面積の増加を招く。第２に、１つの出力アンプで時分割的に駆動されるデータ線の数が増加すると、制御信号をスイッチ１０５ａに供給するために使用される制御信号線の数を増大させる必要があり、これは、非有効表示領域の面積を増大させてしまう。制御信号をスイッチ１０５ａに供給する制御信号線は、表示パネルの有効表示領域の一端から他端に到達するような長い配線であり、それが占める面積は非常に大きい。

一方、データ線を選択するデマルチプレクサをデータドライバＩＣに集積化する構成では、データドライバＩＣからのソース出力の数は削減されず、１つのデータドライバＩＣで駆動されるデータ線の数の増大によって絞り込み領域１０８の高さ（ｙ軸方向の寸法）が大きくなり、やはり、表示パネルの非有効表示領域の面積が増大してしまう。その理由は以下のとおりである。データ線ＤとデータドライバＩＣの出力を接続する配線１０７の間の短絡を防ぐためには、配線１０７の間にはある程度の間隔を確保する必要があり、よって、配線１０７とデータドライバの出力が並ぶ線とがなす角度θには、所定の下限がある。従って、配線１０７を端のデータ線Ｄに接続するためには、絞り込み領域１０８の高さをある程度確保する必要があり、これは、非有効表示領域の面積の増大をまねく。また、絞り込み領域１０８の高さを抑えるために、配線１０７の間隔を短絡しない程度に狭くすると、配線間の寄生容量が増大し、容量カップリングによる電圧変動の影響を受けて電圧誤差が大きくなる。特に、配線１０７が長くなる有効表示領域１０２の左右の端に位置する画素での電圧誤差が大きくなり、表示むらが生じる。

上記の問題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。

本発明による表示装置は、表示パネル（１）と、複数のソース出力（Ｓ）から駆動電圧を出力して前記表示パネルを駆動するデータドライバ（６、６Ａ〜６Ｃ）とを具備する。データドライバ（６、６Ａ〜６Ｃ）は、画素データに対応する階調電圧を受け取り、前記階調電圧に応答して前記駆動電圧を出力する複数の出力アンプ（１７）と、出力アンプ（１７）を、複数のソース出力（Ｓ）のうちから選択された選択ソース出力に電気的に接続するように構成されたドライバ側デマルチプレクサ（１９）とを備えている。一方、表示パネル（１）は、複数のデータ線（Ｄ）と、前記複数のデータ線（Ｄ）のうちから選択されたデータ線を、前記複数のソース出力（Ｓ）に電気的に接続するように構成されたパネル側デマルチプレクサ（５）とを備えている。

当該表示装置では、データドライバ（６、６Ａ〜６Ｃ）と表示パネル（１）の両方に設けられたデマルチプレクサにより、出力アンプ（１７）によって駆動されるデータ線（Ｄ）が選択される。このような構成では、表示パネル（１）にパネル側デマルチプレクサ（５）を設けられているためにソース出力（Ｓ）の数が少なく絞り込み領域の高さを抑制できる。更に、データドライバ（６、６Ａ〜６Ｃ）にドライバ側デマルチプレクサ（１９）が設けられているためにパネル側デマルチプレクサ（５）を制御する制御信号線の数を減少させことができる。データドライバ（６、６Ａ〜６Ｃ）に集積化されるトランジスタは、表示パネル（１）に集積化されるトランジスタよりも微細化が進んでいるため、ドライバ側デマルチプレクサ（１９）は小さい面積しか必要としない。したがって、当該表示装置では、パネル側デマルチプレクサ（５）の高さが低減される上に、データドライバの面積の増加は僅かで済むので、全体としては、表示パネル（１）の非有効表示領域の面積を低減させることができる。

好適な実施形態では、データドライバ（６、６Ａ）は、更に、複数の階調電圧を受け取り、前記複数の階調電圧のうちから前記画素データに対応する前記階調電圧を出力する複数のＤ／Ａコンバータ（１５）と、前記複数のＤ／Ａコンバータ（１５）のうちから選択されたＤ／Ａコンバータ（１５）の出力を出力アンプ（１７）に接続するように構成されたマルチプレクサ（１６）と、Ｄ／Ａコンバータ（１５）の出力をソース出力（Ｓ）に電気的に接続するように構成されたダイレクトスイッチ（１８）とを具備する。このような構成では、Ｄ／Ａコンバータ（１５）の出力をソース出力（Ｓ）に直結することが可能であり、出力アンプ（１７）のオフセットの影響を排除することが可能である。

また、ドライバ側デマルチプレクサ（１９）は、第１時刻において前記複数の出力アンプ（１７）のうちの第１出力アンプ（１７_１）の出力を前記複数のソース出力（Ｓ）のうちの第１ソース出力（Ｓ_１）に接続し、前記第１時刻の後の第２時刻において、前記第１出力アンプ（１７_１）の出力を前記第１ソース出力（Ｓ_１）に接続しながら、前記複数の出力アンプ（１７）のうちの第２出力アンプ（１７_２）の出力を前記複数のソース出力（Ｓ）のうちの第２ソース出力（Ｓ_２）に接続するように制御されることが好ましい。このような駆動方法では、第２ソース出力（Ｓ_２）の電圧レベルが変動したときに、容量カップリングによって第１ソース出力（Ｓ_１）の電圧レベルが多少変動しても、第１出力アンプ（１７_１）が動作しているために第１ソース出力（Ｓ_１）の電圧レベルを所望の電圧レベルに直ぐにもどすことができる。したがって、容量カップリングによるクロストークの影響を有効に防止することができる。

本発明によれば、１つの出力アンプで時分割的に駆動されるデータ線の数を増加させながら、表示パネルの有効表示領域以外の部分の面積の増大を抑制することができる。

以下では、図面を参照しながら本発明の好適な実施形態を説明する。図面において、同一の構成要素は、同一又は類似の参照番号によって参照されることに留意されたい。また、必要がある場合、複数の同一の構成要素は添字によって互いに区別されるが、区別する必要がない場合には、添字が省略されることに留意されたい。

（第１の実施形態）
図４は、本発明の第１の実施形態の液晶表示装置の構成を示す図である。液晶表示装置１０は、液晶表示パネル１を備えており、液晶表示パネル１の有効表示領域２には、走査線Ｇとデータ線Ｄと画素３とが集積化されている。画素３は、走査線Ｇとデータ線Ｄとが交差する位置に設けられている。

図５に示されているように、各画素３は、ＴＦＴ（thin film transistor）３ａと、画素電極３ｂとを備えている。ＴＦＴ３ａのドレインはデータ線Ｄのいずれかに接続され、ゲートは走査線Ｇに接続され、ソースは、画素電極３ｂに接続されている。画素電極３ｂは、共通電極（対向電極）３ｃに対向しており、画素電極３ｂと共通電極３ｃとの間には液晶が満たされている。画素３に駆動電圧が供給されると、供給された駆動電圧は画素電極３ｂと共通電極３ｃとの間に印加され、これにより、各画素３は、所望の階調を表示する。

図４に戻り、画素３には、赤（Ｒ）を表示する画素、緑（Ｇ）を表示する画素、青（Ｂ）を表示する画素の３種類がある。赤を表示する画素３は、以下、Ｒ画素３と記載されることがある。同様に、緑、青を表示する画素３は、それぞれ、Ｇ画素３、Ｂ画素３と記載されることがある。

各データ線Ｄには、同一の色を表示する画素３が接続されている。即ち、画素３の各列は、同一の色を表示する画素で構成されている。以下において、Ｒ画素に接続されているデータ線Ｄは、データ線ＤＲと記載される。同様に、Ｇ画素、Ｂ画素に接続されているデータ線Ｄは、それぞれ、データ線ＤＧ、ＤＢと記載されることがある。

液晶表示パネル１の有効表示領域２の周辺には、走査線ドライバ回路４とデマルチプレクサ５とが集積化され、更に、データドライバＩＣ６が液晶表示パネル１にフリップチップ接続されている。走査線ドライバ回路４は、走査線Ｇを駆動するための回路である。デマルチプレクサ５は、複数のデータ線Ｄから駆動されるデータ線を選択し、選択されたデータ線をデータドライバＩＣ６のソース出力に接続する。デマルチプレクサ５の入力は、絞り込み領域８に設けられた配線７を介してデータドライバＩＣ６のソース出力に接続されている。後述されるように、本実施形態の液晶表示装置１０の主題の一つは、デマルチプレクサ５及び絞り込み領域８の面積を小さくことにある。

図６は、液晶表示パネル１及びデータドライバＩＣ６の回路構成を示す図である。図６には、データドライバＩＣ６のソース出力Ｓ_１〜Ｓ_４に関連する部分のみが図示されているが、液晶表示装置１０に図６の構成が繰り返して設けられていることは、当業者には自明的であろう。

液晶表示パネル１のデマルチプレクサ５は、ＴＦＴで形成された時分割スイッチ５_Ｒ、５_Ｇ、５_Ｂから構成されている。時分割スイッチ５_Ｒｉは、データ線ＤＲ_ｉとデータドライバＩＣ６のソース出力Ｓ_ｉの間に接続されており、データドライバＩＣ６から供給される制御信号ＲＳＷに応答してオンオフされる。同様に、時分割スイッチ５_Ｇｉ、５_Ｂｉは、それぞれデータ線ＤＧ_ｉ、ＤＢ_ｉとソース出力Ｓ_ｉの間に接続されており、それぞれデータドライバＩＣ６から供給される制御信号ＧＳＷ、ＢＳＷに応答してオンオフされる。

データドライバＩＣ６は、ラッチ１１と、レジスタ１２と、マルチプレクサ１３と、階調電圧発生回路１４と、Ｄ／Ａコンバータ１５と、マルチプレクサ１６と、出力アンプ１７と、ダイレクトスイッチ１８と、デマルチプレクサ１９と、タイミング制御回路２０とを備えている。

ラッチ１１_ｉは、画素データＸ_Ｒｉ、Ｘ_Ｇｉ、Ｘ_Ｂｉを外部から取り込んで保存する。ここで、画素データＸ_Ｒｉとは、データ線ＤＲ_ｉに接続されたＲ画素３の階調を指定するデータであり、同様に、画素データＸ_Ｇｉ、Ｘ_Ｂｉとは、それぞれ、データ線ＤＧ_ｉ、ＤＢ_ｉに接続されたＧ画素３、Ｂ画素３の階調を指定するデータである。ラッチ１１_ｉによる画素データＸ_Ｒｉ、Ｘ_Ｇｉ、Ｘ_Ｂｉの取り込みは、スタートパルス信号ＳＴＡｉに応答して行われる。スタートパルス信号ＳＴＡｉが活性化されると（本実施形態ではＨｉｇｈレベルにプルアップされると）、ラッチ１１_ｉは、画素データＸ_Ｒｉ、Ｘ_Ｇｉ、Ｘ_Ｂｉをラッチする。

レジスタ１２_ｉは、共通のラッチ信号ＳＴＢに応答して、画素データＸ_Ｒｉ、Ｘ_Ｇｉ、Ｘ_Ｂｉをラッチ１１_ｉから受け取って保存する。レジスタ１２は、現在の水平期間において駆動される１ラインの画素３（即ち、選択された走査線Ｇに接続されている画素３）の画素データを保持するために使用される。

マルチプレクサ１３_ｉは、選択信号ＲＳＥＬ、ＧＳＥＬ、及びＢＳＥＬに応答して、レジスタ１２_ｉに保存されている画素データＸ_Ｒｉ、Ｘ_Ｇｉ、Ｘ_Ｂｉのうちのいずれかを選択する。詳細には、選択信号ＲＳＥＬが活性化されている場合、マルチプレクサ１３_ｉは、画素データＸ_Ｒｉを選択する。同様に、選択信号ＧＳＥＬ、ＢＳＥＬが活性化されている場合、マルチプレクサ１３_ｉは、それぞれ、画素データＸ_Ｇｉ、Ｘ_Ｂｉを選択する。選択された画素データは、Ｄ／Ａコンバータ１５_ｉに供給される。

階調電圧発生回路１４は、画素３が取り得る階調のそれぞれに対応した階調電圧ＶｇをＤ／Ａコンバータ１５のそれぞれに供給する。画素データＸ_Ｒｉ、Ｘ_Ｇｉ、Ｘ_Ｂｉのそれぞれがｋビットのデータである場合、画素３が取り得る階調の数は２^ｋ個であり、この場合、２^ｋ本の異なる電圧レベルを有する階調電圧Ｖｇが、Ｄ／Ａコンバータ１５に供給される。

Ｄ／Ａコンバータ１５_ｉは、階調電圧発生回路１４から供給される階調電圧Ｖｇのうち、マルチプレクサ１３_ｉから送られてくる画素データに対応する階調電圧を選択し、選択された階調電圧を出力する。留意すべきことは、Ｄ／Ａコンバータ１５それ自体は、駆動能力を有していないことである。図７を参照して、Ｄ／Ａコンバータ１５には、階調電圧Ｖｇ１〜ＶｇＮを階調電圧発生回路１４から供給するＮ本の階調電圧線１４ａが接続されている。Ｄ／Ａコンバータ１５_ｉは、マルチプレクサ１３_ｉから送られてくる画素データに応答してＮ本の階調電圧線１４ａのうちの一本をその出力に接続するセレクタとして機能する。

図６に戻り、出力アンプ１７は、データ線Ｄを駆動する駆動電圧を生成する。出力アンプ１７によって生成される駆動電圧の電圧レベルは、Ｄ／Ａコンバータ１５から送られてくる階調電圧と同一の電圧レベルである。駆動電圧は、ソース出力Ｓを介して液晶表示パネル１に出力され、デマルチプレクサ５によって選択されたデータ線Ｄに供給される。各出力アンプ１７には制御信号ＡＭＰＯＮが供給されており、制御信号ＡＭＰＯＮが活性化されている場合に、出力アンプ１７は動作する。

出力アンプ１７は、２つのソース出力Ｓに対して１つずつ用意されていることに留意されたい。本実施形態では、３本のデータ線Ｄに対して１つのソース出力Ｓが用意されているから、結果として、１つの出力アンプ１７が６本のデータ線Ｄの駆動に使用されることになる。具体的には、出力アンプ１７_１は、ソース出力Ｓ_１に接続されたデータ線ＤＲ_１、ＤＧ_１、ＤＢ_１とソース出力Ｓ_２に接続されたデータ線ＤＲ_２、ＤＧ_２、ＤＢ_２の駆動に使用され、出力アンプ１７_２が、ソース出力Ｓ_３に接続されたデータ線ＤＲ_３、ＤＧ_３、ＤＢ_３とソース出力Ｓ_４に接続されたデータ線ＤＲ_４、ＤＧ_４、ＤＢ_４の駆動に使用される。

マルチプレクサ１６は、制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２に応答してＤ／Ａコンバータ１５と出力アンプ１７との間の接続関係を切り換える機能を有している。詳細には、マルチプレクサ１６_１、１６_２は、制御信号ＤＡＣＳＷ１に応じてオンオフされるスイッチ１６ａと、制御信号ＤＡＣＳＷ２に応じてオンオフされるスイッチ１６ｂとを備えている。制御信号ＤＡＣＳＷ１が活性化されると（本実施形態ではＨｉｇｈレベルにプルアップされると）、マルチプレクサ１６_１、１６_２のスイッチ１６ａがターンオンされ、Ｄ／Ａコンバータ１５_１、１５_３の出力が、それぞれ、出力アンプ１７_１、１７_２の入力に電気的に接続される。一方、制御信号ＤＡＣＳＷ２が活性化されると、マルチプレクサ１６_１、１６_２のスイッチ１６ｂがターンオンされ、Ｄ／Ａコンバータ１５_２、１５_４の出力が、それぞれ、出力アンプ１７_１、１７_２の入力に電気的に接続される。

デマルチプレクサ１９は、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２に応答して出力アンプ１７とソース出力Ｓとの間の接続関係を切り換える機能を有している。詳細には、デマルチプレクサ１９_１、１９_２は、制御信号ＡＭＰＯＵＴＳＷ１に応じてオンオフされるスイッチ１９ａと、制御信号ＡＭＰＯＵＴＳＷ２に応じてオンオフされるスイッチ１９ｂとを備えている。制御信号ＡＭＰＯＵＴＳＷ１が活性化されると（本実施形態ではＨｉｇｈレベルにプルアップされると）、デマルチプレクサ１９_１、１９_２のスイッチ１９ａがターンオンされ、出力アンプ１７_１、１７_２の出力が、それぞれ、ソース出力Ｓ_１、Ｓ_３に電気的に接続される。一方、制御信号ＡＭＰＯＵＴＳＷ２が活性化されると、デマルチプレクサ１９_１、１９_２のスイッチ１９ｂがターンオンされ、出力アンプ１７_１、１７_２の出力が、それぞれ、ソース出力Ｓ_２、Ｓ_４に電気的に接続される。

ダイレクトスイッチ１８は、制御信号ＤＩＲＥＣＴＳＷ１、ＤＩＲＥＣＴＳＷ２に応答してＤ／Ａコンバータ１５とソース出力Ｓとの間の接続関係を切り換える機能を有している。本実施形態の液晶表示装置では、ダイレクトスイッチ１８を介してＤ／Ａコンバータ１５とソース出力Ｓとが（出力アンプ１７を介さずに）直接に接続可能であることに留意されたい。詳細には、ダイレクトスイッチ１８_１、１８_２は、制御信号ＤＩＲＥＣＴＳＷ１に応じてオンオフされるスイッチ１８ａと、制御信号ＤＩＲＥＣＴＳＷ２に応じてオンオフされるスイッチ１８ｂとを備えている。制御信号ＤＩＲＥＣＴＳＷ１が活性化されると（本実施形態ではＨｉｇｈレベルにプルアップされると）、ダイレクトスイッチ１８_１、１８_２のスイッチ１８ａがターンオンされ、Ｄ／Ａコンバータ１５_１、１５_３の出力が、それぞれ、ソース出力Ｓ_１、Ｓ_３に電気的に接続される。一方、制御信号ＤＩＲＥＣＴＳＷ２が活性化されると、ダイレクトスイッチ１８_１、１８_２のスイッチ１８ｂがターンオンされ、Ｄ／Ａコンバータ１５_２、１５_４の出力が、それぞれ、ソース出力Ｓ_２、Ｓ_４に電気的に接続される。

タイミング制御回路２０は、各種の制御信号を生成して、液晶表示パネル１に集積化されたデマルチプレクサ５と、データドライバＩＣ６に集積化された回路群の動作タイミングを制御する。上述の制御信号ＲＳＷ、ＧＳＷ、ＢＳＷ、ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＤＩＲＥＣＴＳＷ１、ＤＩＲＥＣＴＳＷ２、ＡＭＰＯＮ、ＤＡＣＳＷ１、ＤＡＣＳＷ２、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬ、及びＳＴＢは、タイミング制御回路２０によって生成される。一般には、液晶表示パネル１の上に形成されている素子の動作電圧は、データドライバＩＣ６の動作電圧よりも高いため、液晶表示パネル１に供給される制御信号は、高電圧に対応したレベルシフタ回路（図示していない）を介して液晶表示パネル１に供給される。

本実施形態の液晶表示装置１０の特徴の一つは、駆動されるデータ線Ｄが、２段のデマルチプレクサ、即ち、液晶表示パネル１に集積化されたデマルチプレクサ５と、データドライバＩＣ６に集積化されたデマルチプレクサ１９とによって選択されることである。このような構成によれば、デマルチプレクサ５と絞り込み領域８のトータルの高さ（ｙ軸方向の寸法）を小さくし、液晶表示パネル１の有効表示領域２以外の部分の面積を小さくすることができる。

図４を参照して、本実施形態の液晶表示装置１０では、液晶表示パネル１にデマルチプレクサ５が集積化されているために、データドライバＩＣ６のソース出力Ｓの数を減少させることができる。データドライバＩＣのみにデマルチプレクサを集積化する構成では、データドライバＩＣ６のソース出力Ｓの数は、データ線Ｄと同じになることに留意されたい。これにより、ソース出力Ｓとデマルチプレクサ５とを接続する配線７の数を減少させ、絞り込み領域８の高さを小さくすることができる。

一方で、本実施形態の液晶表示装置１０では、データ線Ｄの選択のために、液晶表示パネル１に集積化されたデマルチプレクサ５に加えてデータドライバＩＣ６に集積化されたデマルチプレクサ１９が使用されるため、デマルチプレクサ５に供給する制御信号の数を減少させることができる。具体的には、本実施形態の液晶表示装置１０では、１つの出力アンプ１７によって６本のデータ線Ｄが駆動されるにも関らず、３つの制御信号しかデマルチプレクサ５に供給されない。これは、液晶表示パネル１に設けられるデマルチプレクサ５の面積の減少に有効である。

この結果、本実施形態の液晶表示装置１０は、データ線を選択するデマルチプレクサを表示パネルにのみ集積化する構成、及びデータ線を選択するスイッチをデータドライバＩＣにのみ集積化する構成と比較して、デマルチプレクサ５と絞り込み領域８のトータルの高さを小さくすることができる。したがって、液晶表示パネル１の有効表示領域２以外の部分の面積を小さくすることができる。

データドライバＩＣ６にデマルチプレクサ１９を集積化する構成は、液晶表示パネル１のデマルチプレクサ５で消費される電力を低減させるためにも有効である。液晶表示パネル１のみにデータ線Ｄを選択するデマルチプレクサを集積化する構成では、デマルチプレクサを制御する制御信号を供給するための制御信号線の数を増大させる必要がある。制御信号線は、液晶表示パネル１を横断するように延伸して設けられるために容量が大きく、その上、制御信号線は、デマルチプレクサ５のＴＦＴで形成された時分割スイッチ５_Ｒ、５_Ｇ、５_Ｂを駆動するために、高電圧に駆動される必要がある。したがって、多くの制御信号線を駆動するためには多くの電力が必要である。

例えば、図１のように、６つのデータ線Ｄを選択するデマルチプレクサ１０５が液晶表示パネル１に集積化される構成と、図６の本実施形態の液晶表示装置１０の構成とを比較しよう。図１の構成では、６本の制御信号線が設けられ、この６本の制御信号線が一水平期間に一度ずつ活性化されるから、一水平期間にデマルチプレクサ１０５を動作させるために必要な電力Ｐ_１は、
Ｐ_１＝（６Ｃ_ｌｉｎｅ＋Ｍ・Ｃ_ＳＷ）Ｖ^２・ｆ ・・・（１ａ），
である。ここで、Ｃ_ｌｉｎｅは、各制御信号線の配線容量であり、Ｃ_ＳＷは、各スイッチ１０５ａのゲート容量であり、Ｍは、スイッチ１０５ａの数（即ち、データ線Ｄの数）であり、Ｖは、スイッチ１０５ａを駆動する電圧であり、ｆは、一水平期間中の制御信号線の信号変化回数である。一方、図６の本実施形態の液晶表示装置１０の構成では、一水平期間にデマルチプレクサ５を動作させるために必要な電力Ｐ_２は、
Ｐ_２＝（３Ｃ_ｌｉｎｅ＋Ｍ・Ｃ_ＳＷ）Ｖ^２・ｆ， ・・・（１ｂ）
であり、図１のデマルチプレクサ１０５で消費される電力Ｐ_１よりも小さい。

データドライバＩＣ６にデマルチプレクサ１９を集積化する本実施形態の構成では、デマルチプレクサ１９でも電力が消費されるが、デマルチプレクサ１９による消費電力の増大は相対的に小さい。この第１の要因は、データドライバＩＣの動作電圧が、液晶表示パネルの素子の動作電圧よりも小さいことである。データドライバＩＣのデマルチプレクサの制御信号の信号レベルは５Ｖ程度である一方で、液晶表示パネルのデマルチプレクサの制御信号の信号レベルは１５Ｖ以上である。式（１ａ）、（１ｂ）に示されているように、マルチプレクサで消費される電力は電圧の２乗に比例しているから、動作電圧が低いデータドライバＩＣのデマルチプレクサの動作で消費される電力は、液晶表示パネルのデマルチプレクサの動作で消費される電力よりも相対的に小さい。第２の要因は、デマルチプレクサを構成する各スイッチ素子の容量が、液晶表示パネルに集積化されたデマルチプレクサよりもデータドライバＩＣに集積化されたデマルチプレクサの方が小さいことである。式（１ａ）、（１ｂ）に示されているように、デマルチプレクサを構成するスイッチの容量が小さければ、消費電力も低減させることができる。液晶表示パネル１のみならずデータドライバＩＣ６にもデマルチプレクサを設けて時分割駆動を行うほうが、デマルチプレクサの動作で消費される電力を全体としては低減させることができる。

図６を参照して、本実施形態の液晶表示装置１０の他の特徴の一つは、各データ線Ｄが、出力アンプ１７によって駆動された後、ダイレクトスイッチ１８によってＤ／Ａコンバータ１５に直結される点である。このような動作によれば、出力アンプ１７のオフセットの影響を抑制できる。出力アンプ１７は、負荷が大きいデータ線Ｄを駆動するために大きな駆動能力が必要である。出力アンプ１７は、一般的にオフセットを持つので、出力アンプ１７からデータ線Ｄに供給される駆動電圧は、画素データによって選択された階調電圧と多少の差がある。オフセットの大きさは出力アンプ１７毎に異なることがあるため、出力アンプ１７のオフセットは、表示画面にデータ線Ｄの方向に延伸する縦筋ムラが入る原因となり得る。本実施形態の液晶表示装置１０では、出力アンプ１７のオフセットの影響を抑制するために、各データ線Ｄが、出力アンプ１７によって駆動された後、ダイレクトスイッチ１８によってＤ／Ａコンバータ１５に直結される。これにより、出力アンプ１７によって発生したオフセットを除去してデータ線Ｄの電圧レベルを本来の目的の電圧レベルに戻し、データ線Ｄの電圧レベルを画素データによって選択された階調電圧と一致させることができる。

以下では、本実施形態の液晶表示装置１０の動作を詳細に説明する。
図８は、本実施形態の液晶表示装置１０の第１水平期間及び第２水平期間の動作を示すタイミングチャートである。ここで、第ｉ水平期間とは、走査線Ｇ_ｉに接続されている画素３が駆動される期間をいう。本実施形態では、水平同期信号ＨＳＹＮＣが活性化されることによって（本実施形態では、水平同期信号ＨＳＹＮＣがＬｏｗレベルにプルダウンされることによって）各水平期間が開始されると定義されていることに留意されたい。以下では、ソース出力Ｓ_１、Ｓ_２に対応する画素３（即ち、データ線ＤＲ_１、ＤＧ_１、ＤＢ_１、ＤＲ_２、ＤＧ_２、ＤＢ_２に接続されている画素３）の駆動について説明を行うが、他のソース出力Ｓに対応する画素３も同様にして駆動されることは、当業者には理解されよう。

第１水平期間が開始された直後では、ソース出力Ｓ１、Ｓ２は、いずれもハイインピーダンス状態に設定される。即ち、制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２、ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＤＩＲＥＣＴＳＷ１、ＤＩＲＥＣＴＳＷ２が非活性化され、ソース出力Ｓ_１、Ｓ_２は、出力アンプ１７_１、Ｄ／Ａコンバータ１５_１、１５_２のいずれからも電気的に切り離される。添付図面において、ソース出力Ｓがハイインピーダンス状態に設定されることは、記号「ＨｉＺ」又は記号「Ｈ」によって示されていることに留意されたい。

走査線Ｇ_１に接続された画素３の駆動は、走査線Ｇ_１の活性化と共に開始される。走査線Ｇ_１が活性化されると、走査線Ｇ_１に接続された画素３の画素電極３ｂが、対応するデータ線Ｄに電気的に接続される。

続いて、走査線Ｇ_１とデータ線ＤＲ_１、ＤＲ_２に接続されたＲ画素３が駆動される。より具体的には、制御信号ＲＳＥＬが活性化され、これにより、マルチプレクサ１３_１、１３_２からＤ／Ａコンバータ１５_１、１５_２に、それぞれ画素データＸ_Ｒ１、Ｘ_Ｒ２が供給される。画素データＸ_Ｒ１、Ｘ_Ｒ２は、それぞれ、データ線ＤＲ_１、ＤＲ_２に接続されたＲ画素３に対応付けられていることに留意されたい。更に、制御信号ＲＳＷが活性化され、データ線ＤＲ_１、ＤＲ_２が、それぞれ、ソース出力Ｓ_１、Ｓ_２に接続される。

当該Ｒ画素３のうちでは、データ線ＤＲ_１に接続されているＲ画素３が先に駆動される。詳細には、まず、制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１が活性化される。制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１の活性化により、Ｄ／Ａコンバータ１５_１の出力が出力アンプ１７_１の入力に接続され、更に、出力アンプ１７_１の出力がソース出力Ｓ_１に接続される。添付図面において、ソース出力Ｓが出力アンプ１７に接続されることは、記号「ＡＭＰ」又は記号「ＡＭ」によって示されていることに留意されたい。この結果、データ線ＤＲ_１がデマルチプレクサ５の時分割スイッチ５_Ｒ１及びデマルチプレクサ１９_１のスイッチ１９ａを介して出力アンプ１７_１に接続され、データ線ＤＲ_１に画素データＸ_Ｒ１に対応する駆動電圧が供給される。供給された駆動電圧は、データ線ＤＲ_１に接続されているＲ画素３に書き込まれる。

続いて、データ線ＤＲ_２に接続されているＲ画素３が駆動される。詳細には、制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１が非活性化され、その代わりに制御信号ＤＡＣＳＷ２及びＡＭＰＯＵＴＳＷ２が活性化される。制御信号ＤＡＣＳＷ２及びＡＭＰＯＵＴＳＷ２の活性化により、Ｄ／Ａコンバータ１５_２の出力が出力アンプ１７_１の入力に、出力アンプ１７_１の出力がソース出力Ｓ_２に接続される。これにより、データ線ＤＲ_２が時分割スイッチ５_Ｒ２及びデマルチプレクサ１９_１のスイッチ１９ｂを介して出力アンプ１７_１の出力に接続され、データ線ＤＲ_２に画素データＸ_Ｒ２に対応する駆動電圧が供給される。供給された駆動電圧は、データ線ＤＲ_２に接続されているＲ画素３に書き込まれる。

データ線ＤＲ_２に接続されているＲ画素３が駆動されている間、データ線ＤＲ_１は、Ｄ／Ａコンバータ１５_１の出力に電気的に接続される。詳細には、制御信号ＤＩＲＥＣＴＳＷ１が活性化され、ソース出力Ｓ_１がダイレクトスイッチ１８のスイッチ１８ａを介してＤ／Ａコンバータ１５_１の出力に直結される。添付図面において、ソース出力ＳがＤ／Ａコンバータ１５に接続されることは、記号「直」によって示されていることに留意されたい。これにより、データ線ＤＲ_１の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。上述のように、データ線ＤＲ_１をＤ／Ａコンバータ１５_１の出力に電気的に接続することには、出力アンプ１７_１のオフセットの影響を抑制するという効果がある。

データ線ＤＲ_２に接続されているＲ画素３の出力アンプ１７_１による駆動が完了した後、データ線ＤＲ_２が出力アンプ１７_１の出力から切り離され、Ｄ／Ａコンバータ１５_２の出力に電気的に接続される。この間、データ線ＤＲ_１は、Ｄ／Ａコンバータ１５_１の出力に電気的に接続され続ける。詳細には、制御信号ＤＩＲＥＣＴＳＷ１は継続して活性化されており、加えて新たに制御信号ＤＩＲＥＣＴＳＷ２が活性化され、これにより、ソース出力Ｓ_１、Ｓ_２がダイレクトスイッチ１８のスイッチ１８ａ、１８ｂを介してＤ／Ａコンバータ１５_１、１５_２の出力にそれぞれに直結される。

データ線ＤＲ_２に接続されているＲ画素３の駆動という観点からは、データ線ＤＲ_２に接続されているＲ画素３の出力アンプ１７_１による駆動が完了した後、データ線ＤＲ_２をＤ／Ａコンバータ１５_２の出力に電気的に接続する必要はない。しかしながら、出力アンプ１７_１による駆動が完了した後、データ線ＤＲ_２をＤ／Ａコンバータ１５_２の出力に電気的に接続することは、出力アンプ１７_１のオフセットの影響を抑制する点で好ましい。

続いて、走査線Ｇ_１とデータ線ＤＧ_１、ＤＧ_２に接続されたＧ画素３が駆動される。このＧ画素３の駆動は、Ｒ画素３の駆動と同様の手順で行われる。まず、制御信号ＧＳＷが活性化され、データ線ＤＧ_１、ＤＧ_２が、それぞれ、ソース出力Ｓ_１、Ｓ_２に接続される。加えて、制御信号ＧＳＥＬが活性化され、これにより、Ｄ／Ａコンバータ１５_１、１５_２には、それぞれ、画素データＸ_Ｇ１、Ｘ_Ｇ２が供給される。更に、制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１が活性化され、データ線ＤＧ_１が出力アンプ１７_１の出力に電気的に接続される。これにより、データ線ＤＧ_１に接続されたＧ画素３が出力アンプ１７_１によって駆動される。続いて、制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１の代わりに制御信号ＤＡＣＳＷ２、ＡＭＰＯＵＴＳＷ２が活性化され、データ線ＤＧ_２が出力アンプ１７_２の出力に電気的に接続される。これにより、データ線ＤＧ_２に接続されたＧ画素３が出力アンプ１７_１によって駆動される。データ線ＤＧ_２に接続されたＧ画素３が出力アンプ１７_１によって駆動されている間、データ線ＤＧ₁がＤ／Ａコンバータ１５_１の出力に直結される。これにより、データ線ＤＧ₁の電圧レベルが所望の階調電圧に維持される。最後に、データ線ＤＧ_２がＤ／Ａコンバータ１５_２の出力に直結される。以上で、データ線ＤＧ_１、ＤＧ_２に接続された２つのＧ画素３の駆動が完了する。

更に続いて、走査線Ｇ_１とデータ線ＤＢ_１、ＤＢ_２に接続されたＢ画素３が駆動される。このＢ画素３の駆動も、Ｒ画素３の駆動と同様の手順で行われる。制御信号ＢＳＷが活性化され、データ線ＤＢ_１、ＤＢ_２が、それぞれ、ソース出力Ｓ_１、Ｓ_２に接続される。加えて、制御信号ＢＳＥＬが活性化され、これにより、Ｄ／Ａコンバータ１５_１、１５_２には、それぞれ、画素データＸ_Ｂ１、Ｘ_Ｂ２が供給される。更に、制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１が活性化され、データ線ＤＢ_１が出力アンプ１７_１の出力に電気的に接続される。これにより、データ線ＤＢ_１に接続されたＢ画素３が出力アンプ１７_１によって駆動される。続いて、制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１の代わりに制御信号ＤＡＣＳＷ２、ＡＭＰＯＵＴＳＷ２が活性化され、データ線ＤＢ_２が出力アンプ１７_２の出力に電気的に接続される。これにより、データ線ＤＢ_２に接続されたＢ画素３が出力アンプ１７_１によって駆動される。データ線ＤＢ_２に接続されたＢ画素３が出力アンプ１７_１によって駆動されている間、データ線ＤＢ₁がＤ／Ａコンバータ１５_１の出力に直結される。これにより、データ線ＤＢ₁の電圧レベルが所望の階調電圧に維持される。最後に、データ線ＤＢ_２がＤ／Ａコンバータ１５_２の出力に直結される。以上で、データ線ＤＢ_１、ＤＢ_２に接続された２つのＢ画素３の駆動が完了する。

活性化される走査線が切り換えられる点を除けば、第２水平期間以降も同様な手順で画素３の駆動が行われる。第ｊ水平期間では、走査線Ｇ_ｊが活性化され、走査線Ｇ_ｊに接続された画素３が時分割的に駆動される。

図９Ａに示されているように、ソース出力Ｓ_１、Ｓ_２が出力アンプ１７_１に接続される順序は、水平期間毎に切り換えられることが好ましい。このような動作によれば、同じ色の画素に駆動電圧が書き込まれている時間が時間平均で均一化され、フリッカの発生を抑制することができる。これは画質を向上させるために好ましい。

図９Ａの例では、第１水平期間のＲ画素３の駆動では、制御信号ＡＭＰＯＵＴＳＷ１が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ２が活性化される。この結果、ソース出力Ｓ_１が出力アンプ１７_１に接続された後、ソース出力Ｓ_１に代わってソース出力Ｓ_２が出力アンプ１７_１に接続される。一方、第２水平期間のＲ画素３の駆動では、制御信号ＡＭＰＯＵＴＳＷ２が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ１が活性化される。この結果、ソース出力Ｓ_２が出力アンプ１７_１に接続された後、ソース出力Ｓ_２に代わってソース出力Ｓ_１が出力アンプ１７_１に接続される。Ｇ画素３、Ｂ画素３の駆動でも同様に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が活性化される順序が第１水平期間と第２水平期間とで切り換えられる。続く水平期間でも同様に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が活性化される順序が水平期間毎に変更される。このような動作によれば、同じ色の画素に駆動電圧が書き込まれている時間が時間平均で均一化され、フリッカの発生を抑制することができる。

同様の理由により、ソース出力Ｓ_１、Ｓ_２が出力アンプ１７_１に接続される順序は、フレーム期間毎に切り換えられることが好ましい。第１の実施形態では、奇数フレーム期間において、図９Ａに示されているように液晶表示装置１０が動作する場合、偶数フレーム期間では、図９Ｂに示されているように液晶表示装置１０が動作する。図９Ａ、図９Ｂに示されている例では、奇数フレーム期間の第１水平期間のＲ画素３の駆動では、図９Ａに示されているように、制御信号ＡＭＰＯＵＴＳＷ１が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ２が活性化される。この結果、ソース出力Ｓ_１が出力アンプ１７_１に接続された後、ソース出力Ｓ_１に代わってソース出力Ｓ_２が出力アンプ１７_１に接続される。一方、偶数フレーム期間の第１水平期間のＲ画素３の駆動では、制御信号ＡＭＰＯＵＴＳＷ２が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ１が活性化される。この結果、ソース出力Ｓ_２が出力アンプ１７_１に接続された後、ソース出力Ｓ_２に代わってソース出力Ｓ_１が出力アンプ１７_１に接続される。Ｇ画素３、Ｂ画素３の駆動でも同様に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が活性化される順序が奇数フレーム期間と偶数フレーム期間とで切り換えられる。他の水平期間についても同様に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が活性化される順序が奇数フレーム期間と偶数フレーム期間とで切り換えられる。このような動作によれば、同じ色の画素に駆動電圧が書き込まれている時間が時間平均で均一化され、フリッカの発生を抑制することができる。これは画質を向上させるために好ましい。

また、図９Ｃに示されているように、ソース出力Ｓ_１、Ｓ_２が出力アンプ１７_１に接続される順序は、ソース出力Ｓ_１、Ｓ_２を介しての出力アンプ１７_１からの駆動電圧の出力が完了する毎に変更されることが好ましい。このような動作によれば、Ｄ／Ａコンバータ１５_１、１５_２と出力アンプ１７_１の入力との接続を制御する制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２のスイッチ回数を減少可能である。

図９Ｃの例では、Ｒ画素３の駆動では、制御信号ＡＭＰＯＵＴＳＷ１が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ２が活性化される。この結果、ソース出力Ｓ_１が出力アンプ１７_１に接続された後、ソース出力Ｓ_１に代わってソース出力Ｓ_２が出力アンプ１７_１に接続される。このような動作では、データ線ＤＲ_１に接続されたＲ画素３が駆動された後、データ線ＤＲ_２に接続されたＲ画素３が駆動される。それに続くＧ画素３の駆動では、制御信号ＡＭＰＯＵＴＳＷ２が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ１が活性化される。この結果、ソース出力Ｓ_２が出力アンプ１７_１に接続された後、ソース出力Ｓ_２に代わってソース出力Ｓ_１が出力アンプ１７_１に接続される。即ち、データ線ＤＧ_２に接続されたＧ画素３が駆動された後、データ線ＤＧ_１に接続されたＧ画素３が駆動される。それに続くＢ画素３の駆動では、Ｒ画素３の駆動と同様に、制御信号ＡＭＰＯＵＴＳＷ１が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ２が活性化される。

図９Ｃの動作では、データ線ＤＲ_２に接続されたＲ画素３の駆動において制御信号ＡＭＰＯＵＴＳＷ２の活性化と共に制御信号ＤＡＣＳＷ２が活性化された後、データ線ＤＧ_２に接続されたＧ画素３の駆動が完了して制御信号ＡＭＰＯＵＴＳＷ２が非活性化されるまで、制御信号ＤＡＣＳＷ２を非活性化する必要がない。同様に、データ線ＤＧ_１に接続されたＧ画素３の駆動において制御信号ＡＭＰＯＵＴＳＷ１の活性化と共に制御信号ＤＡＣＳＷ１が活性化された後、データ線ＤＢ_２に接続されたＢ画素３の駆動が完了して制御信号ＡＭＰＯＵＴＳＷ１が非活性化されるまで、制御信号ＤＡＣＳＷ１を非活性化する必要がない。図９Ａの動作では、制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２のスイッチ回数は、延べ６回であるが、図９Ｃの動作では、制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２のスイッチ回数は、延べ３回である。制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２のスイッチ回数を減少することは、制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２をスイッチするために消費される電力を減少させる点で好ましい。

この場合も、ソース出力Ｓ_１、Ｓ_２が出力アンプ１７_１に接続される順序は、フレーム期間毎に切り換えられることが好ましい。一実施形態では、奇数フレーム期間において、図９Ｃに示されているように液晶表示装置１０が動作する場合、偶数フレーム期間では、図９Ｄに示されているように液晶表示装置１０が動作する。図９Ｃ、図９Ｄに示されている例では、奇数フレーム期間の第１水平期間のＲ画素３の駆動では、図９Ｃに示されているように、制御信号ＡＭＰＯＵＴＳＷ１が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ２が活性化される。この結果、ソース出力Ｓ_１が出力アンプ１７_１に接続された後、ソース出力Ｓ_１に代わってソース出力Ｓ_２が出力アンプ１７_１に接続される。一方、偶数フレーム期間の第１水平期間のＲ画素３の駆動では、制御信号ＡＭＰＯＵＴＳＷ２が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ１が活性化される。この結果、ソース出力Ｓ_２が出力アンプ１７_１に接続された後、ソース出力Ｓ_２に代わってソース出力Ｓ_１が出力アンプ１７_１に接続される。Ｇ画素３、Ｂ画素３の駆動でも同様に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が活性化される順序が奇数フレーム期間と偶数フレーム期間とで切り換えられる。他の水平期間についても同様に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が活性化される順序が奇数フレーム期間と偶数フレーム期間とで切り換えられる。このような動作によれば、Ｄ／Ａコンバータ１５_１、１５_２と出力アンプ１７_１の入力との接続を制御する制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２のスイッチ回数を減少可能である上に、同じ色の画素に駆動電圧が書き込まれている時間が時間平均で均一化され、フリッカの発生を抑制することができる。

（第２の実施形態）
図６を参照して、第１の実施形態の液晶表示装置１０の一つの問題点は、最後にγ直結駆動をしないと、隣接するソース出力Ｓがそれらに接続された配線７との間の容量カップリングにより、一方のソース出力Ｓの電圧レベルの変動により他方のソース出力Ｓの電圧レベルも変動し得る点にある。例えば、ソース出力Ｓ_１が、出力アンプ１７_１によって駆動された後で出力アンプ１７_１から切り離されると、ソース出力Ｓ_１の電圧レベルは、ソース出力Ｓ_２が出力アンプ１７_１によって駆動され始めたときに大きく変動してしまうことがある。これは、データ線Ｄの電圧レベルの変動、ひいては、画素３に書き込まれる駆動電圧の変動を招き、画質の低下を招くため好ましくない。第２の実施形態では、各ソース出力Ｓが、隣接するソース出力Ｓの電圧レベルの変動の影響を受けにくい液晶表示装置の構成及び動作が提示される。

図１０は、第２の実施形態の液晶表示装置１０Ａの構成を示す回路図である。図１０は、ソース出力Ｓ_１〜Ｓ_４に関連する部分のみの構成が図示されているが、実際には液晶表示装置１０Ａに図１０の構成が繰り返し設けられていることは、当業者には自明的であろう。

第２の実施形態の液晶表示装置１０Ａは、隣接するソース出力Ｓが、異なる出力アンプ１７によって駆動されるように構成される。これは、あるソース出力Ｓがある出力アンプ１７によって駆動されている間に、隣接するソース出力を別の出力アンプで駆動可能にするためである。本実施形態の液晶表示装置１０Ａの構成では、例えば、ソース出力Ｓ_１を出力アンプ１７_１によって駆動している間に、ソース出力Ｓ_２を別の出力アンプ１７_２によって駆動することができる。このような動作によれば、ソース出力Ｓ_２が出力アンプ１７_２によって駆動されてソース出力Ｓ_２の電圧レベルが変動したときに、隣接するソース出力Ｓ_１の電圧レベルがクロストークの影響によって変動しても、ソース出力Ｓ_１の電圧レベルは、出力アンプ１７_１によって直ちに所望の電圧レベルに戻される。したがって、ソース出力Ｓ_１の電圧レベルは、隣接するソース出力Ｓ_２の電圧レベルの変動の影響を受けない。他のソース出力Ｓも同様にして駆動される。

このような機能を実現するために、第２の実施形態では、Ｄ／Ａコンバータ１５と出力アンプ１７とソース出力Ｓとの間の接続関係が、第１の実施形態から変更される。第２の実施形態の液晶表示装置１０Ａは、奇数番目に位置するソース出力Ｓ_１、Ｓ_３が出力アンプ１７_１によって駆動され、偶数番目に位置するソース出力Ｓ_２、Ｓ_４は、出力アンプ１７_２によって駆動されるように構成される。これに伴い、第２の実施形態では、ソース出力Ｓ_３に対応するラッチ１１_３、レジスタ１２_３、マルチプレクサ１３_３、Ｄ／Ａコンバータ１５_３の位置と、ソース出力Ｓ_２に対応するラッチ１１_２、レジスタ１２_２、マルチプレクサ１３_２、Ｄ／Ａコンバータ１５_２の位置とが入れ替えられている。

加えて、マルチプレクサ１６、ダイレクトスイッチ１８、デマルチプレクサ１９の構成も変更される。

マルチプレクサ１６_１は、制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ３に応答して出力アンプ１７_１とＤ／Ａコンバータ１５_１、１５_３の間の接続関係を切り換えるように構成される。詳細には、マルチプレクサ１６_１は、制御信号ＤＡＣＳＷ１に応じてオンオフされるスイッチ１６ａと、制御信号ＤＡＣＳＷ３に応じてオンオフされるスイッチ１６ｂとを備えている。制御信号ＤＡＣＳＷ１が活性化されると、Ｄ／Ａコンバータ１５_１の出力が出力アンプ１７_１の入力に接続され、制御信号ＤＡＣＳＷ３が活性化されると、Ｄ／Ａコンバータ１５_３の出力が出力アンプ１７_１の入力に接続される。

一方、マルチプレクサ１６_２は、制御信号ＤＡＣＳＷ２、ＤＡＣＳＷ４に応答して出力アンプ１７_２とＤ／Ａコンバータ１５_２、１５_４の間の接続関係を切り換えるように構成される。詳細には、マルチプレクサ１６_２は、制御信号ＤＡＣＳＷ２に応じてオンオフされるスイッチ１６ｃと、制御信号ＤＡＣＳＷ４に応じてオンオフされるスイッチ１６ｄとを備えている。制御信号ＤＡＣＳＷ２が活性化されると、Ｄ／Ａコンバータ１５_２の出力が出力アンプ１７_２の入力に接続され、制御信号ＤＡＣＳＷ４が活性化されると、Ｄ／Ａコンバータ１５_４の出力が出力アンプ１７_２の入力に接続される。

デマルチプレクサ１９は、出力アンプ１７_１とソース出力Ｓ_１、Ｓ_３との間の接続関係を切り替え、更に、出力アンプ１７_２とソース出力Ｓ_２、Ｓ_４との間の接続関係を切り替えるように構成される。詳細には、デマルチプレクサ１９には、それぞれ、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４に応じてオンオフされるスイッチ１９ａ、１９ｂ、１９ｃ、１９ｄが設けられる。出力アンプ１７_１の出力は、制御信号ＡＭＰＯＵＴＳＷ１が活性化されるとソース出力Ｓ_１に接続され、制御信号ＡＭＰＯＵＴＳＷ３が活性化されるとソース出力Ｓ_３に接続される。一方、出力アンプ１７_２の出力は、制御信号ＡＭＰＯＵＴＳＷ２が活性化されるとソース出力Ｓ_２に接続され、制御信号ＡＭＰＯＵＴＳＷ４が活性化されるとソース出力Ｓ_４に接続される。

ダイレクトスイッチ１８は、Ｄ／Ａコンバータ１５_１、１５_３と、ソース出力Ｓ_１、Ｓ_３との間の接続関係を切り替え、更に、Ｄ／Ａコンバータ１５_２、１５_４とソース出力Ｓ_２、Ｓ_４との間の接続関係を切り替えるように構成される。詳細には、ダイレクトスイッチ１８には、それぞれ、制御信号ＤＩＲＥＣＴＳＷ１、ＤＩＲＥＣＴＳＷ２、ＤＩＲＥＣＴＳＷ３、ＤＩＲＥＣＴＳＷ４に応じてオンオフされるスイッチ１８ａ、１８ｂ、１８ｃ、１８ｄが設けられる。制御信号ＤＩＲＥＣＴＳＷ１が活性化されると、ソース出力Ｓ_１がＤ／Ａコンバータ１５_１の出力に直結され、制御信号ＤＩＲＥＣＴＳＷ２が活性化されると、ソース出力Ｓ_２がＤ／Ａコンバータ１５_２の出力に直結される。同様に、制御信号ＤＩＲＥＣＴＳＷ３が活性化されると、ソース出力Ｓ_３がＤ／Ａコンバータ１５_３の出力に直結され、制御信号ＤＩＲＥＣＴＳＷ４が活性化されると、ソース出力Ｓ_４が、Ｄ／Ａコンバータ１５_４の出力に直結される。

続いて、第２の実施形態の液晶表示装置１０Ａの動作を説明する。
図１１Ａは、本実施形態の液晶表示装置１０Ａの動作を示すタイミングチャートである。以下では、ソース出力Ｓ_１〜Ｓ_４に対応する画素３（即ち、データ線ＤＲ_１〜ＤＲ_４、ＤＧ_１〜ＤＧ_４、ＤＢ_１〜ＤＢ_４に接続されている画素３）の駆動について説明を行うが、他のソース出力Ｓに対応する画素３も同様にして駆動されることは、当業者には容易に理解されよう。

第１水平期間が開始された直後では、ソース出力Ｓ_１〜Ｓ_４は、いずれもハイインピーダンス状態に設定される。即ち、制御信号ＤＡＣＳＷ１〜４、ＡＭＰＯＵＴＳＷ１〜４、ＤＩＲＥＣＴＳＷ１〜４が非活性化され、ソース出力Ｓ_１〜Ｓ_４は、出力アンプ１７_１、１７_２、Ｄ／Ａコンバータ１５_１〜１５_４のいずれからも電気的に切り離される。

本実施形態では、第１水平期間が開始された時点において、制御信号ＲＳＷが活性化されており、データ線ＤＲ_１〜ＤＲ_４が、デマルチプレクサ５の時分割スイッチ５_Ｒ１〜５_Ｒ４を介して、それぞれソース出力Ｓ_１〜Ｓ_４に接続されている。加えて、制御信号ＲＳＥＬも活性化されている。これにより、Ｄ／Ａコンバータ１５_１〜１５_４には、それぞれ、画素データＸ_Ｒ１〜Ｘ_Ｒ４が供給される。

走査線Ｇ_１に接続された画素３の駆動は、走査線Ｇ_１の活性化と共に開始される。走査線Ｇ_１が活性化されると、走査線Ｇ_１に接続された画素３の画素電極３ｂが、対応するデータ線Ｄに電気的に接続される。

続いて、走査線Ｇとデータ線ＤＲ_１〜ＤＲ_４とに接続されたＲ画素３が駆動される。Ｒ画素３の駆動は、下記のようにして行われる：
まず、データ線ＤＲ_１に接続されているＲ画素３が駆動される。詳細には、制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１が活性化され、Ｄ／Ａコンバータ１５_１の出力が出力アンプ１７_１の入力に接続され、更に出力アンプ１７_１の出力がソース出力Ｓ_１に接続される。この結果、データ線ＤＲ_１がデマルチプレクサ５の時分割スイッチ５_Ｒ１及びデマルチプレクサ１９のスイッチ１９ａを介して出力アンプ１７_１に接続され、データ線ＤＲ_１に画素データＸ_Ｒ１に対応する駆動電圧が供給される。供給された駆動電圧は、データ線ＤＲ_１に接続されているＲ画素３に書き込まれる。

続いて、データ線ＤＲ_２に接続されているＲ画素３が駆動される。詳細には、制御信号ＤＡＣＳＷ２及びＡＭＰＯＵＴＳＷ２が活性化され、Ｄ／Ａコンバータ１５_２の出力が出力アンプ１７_２の入力に接続され、出力アンプ１７_２の出力がソース出力Ｓ_２に接続される。この結果、データ線ＤＲ_２が時分割スイッチ５_Ｒ２及びデマルチプレクサ１９のスイッチ１９ｂを介して出力アンプ１７_２の出力に接続され、データ線ＤＲ_２に画素データＸ_Ｒ２に対応する駆動電圧が供給される。供給された駆動電圧は、データ線ＤＲ_２に接続されているＲ画素３に書き込まれる。

第１の実施形態とは異なり、データ線ＤＲ_２に接続されているＲ画素３の駆動が開始された瞬間において、ソース出力Ｓ_１が出力アンプ１７_１の出力に接続され続けていることに留意されたい。これは、ソース出力Ｓ_１、Ｓ_２に接続されている配線７の間の容量カップリングにより、データ線ＤＲ_１に接続されているＲ画素３に書き込まれる駆動電圧が変動することを防止するためである。ソース出力Ｓ_２の電圧レベルが変動しても、ソース出力Ｓ_１の電圧レベルは出力アンプ１７_１によって一定に保たれ、容量カップリングの影響を受けない。従って、ソース出力Ｓ_１に接続されているデータ線ＤＲ_１の電圧レベル、即ち、Ｒ画素３に書き込まれる駆動電圧の変動を防ぐことができる。

続いて、データ線ＤＲ_３に接続されているＲ画素３が駆動される。詳細には、制御信号ＤＡＣＳＷ３及びＡＭＰＯＵＴＳＷ３が活性化され、これにより、Ｄ／Ａコンバータ１５_３の出力が出力アンプ１７_１の入力に接続され、出力アンプ１７_１の出力がソース出力Ｓ_３に接続される。この結果、データ線ＤＲ_３が時分割スイッチ５_Ｒ３及びデマルチプレクサ１９のスイッチ１９ｃを介して出力アンプ１７_１の出力に接続され、データ線ＤＲ_３に画素データＸ_Ｒ３に対応する駆動電圧が供給される。供給された駆動電圧は、データ線ＤＲ_３に接続されているＲ画素３に書き込まれる。

データ線ＤＲ_２に接続されているＲ画素３の駆動の開始時と同様に、データ線ＤＲ_３に接続されているＲ画素３の駆動が開始された瞬間において、ソース出力Ｓ_２が出力アンプ１７_２の出力に接続され続けていることに留意されたい。これにより、ソース出力Ｓ_２、Ｓ_３に接続されている配線７の間の容量カップリングにより、データ線ＤＲ_２に接続されているＲ画素３に書き込まれる駆動電圧が変動することが防止される。

データ線ＤＲ_３に接続されているＲ画素３の出力アンプ１７_１による駆動が開始されると、データ線ＤＲ_１は、出力アンプ１７_１から電気的に切り離され、その代わりにＤ／Ａコンバータ１５_１の出力に直結される。これにより、データ線ＤＲ_１の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。詳細には、制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１が非活性化されると共に制御信号ＤＩＲＥＣＴＳＷ１が活性化され、ソース出力Ｓ_１がダイレクトスイッチ１８のスイッチ１８ａを介してＤ／Ａコンバータ１５_１の出力に直結される。上述のように、データ線ＤＲ_１をＤ／Ａコンバータ１５_１の出力に電気的に接続することには、出力アンプ１７_１のオフセットの影響を抑制するという効果がある。

続いて、データ線ＤＲ_４に接続されているＲ画素３が駆動される。詳細には、制御信号ＤＡＣＳＷ４及びＡＭＰＯＵＴＳＷ４が活性化され、Ｄ／Ａコンバータ１５_４の出力が出力アンプ１７_２の入力に接続され、出力アンプ１７_２の出力がソース出力Ｓ_４に接続される。この結果、データ線ＤＲ_４が時分割スイッチ５_Ｒ４及びデマルチプレクサ１９のスイッチ１９ｄを介して出力アンプ１７_２の出力に接続され、データ線ＤＲ_４に画素データＸ_Ｒ４に対応する駆動電圧が供給される。供給された駆動電圧は、データ線ＤＲ_４に接続されているＲ画素３に書き込まれる。データ線ＤＲ_４に接続されているＲ画素３の駆動が開始された瞬間においては、ソース出力Ｓ_３が出力アンプ１７_１の出力に接続され続けていることに留意されたい。

データ線ＤＲ_４に接続されているＲ画素３の出力アンプ１７_２による駆動が開始されると、制御信号ＤＡＣＳＷ２及びＡＭＰＯＵＴＳＷ２が非活性化されると共に制御信号ＤＩＲＥＣＴＳＷ２が活性化される。これにより、データ線ＤＲ_２が出力アンプ１７_２から電気的に切り離され、その代わりにＤ／Ａコンバータ１５_２の出力に直結される。データ線ＤＲ_２がＤ／Ａコンバータ１５_２の出力に直結されることにより、データ線ＤＲ_２の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。

続いて、データ線ＤＲ_３に接続されているＲ画素３の出力アンプ１７_１による駆動が完了される。駆動の完了後、データ線ＤＲ_３は、出力アンプ１７_１から電気的に切り離され、その代わりに、Ｄ／Ａコンバータ１５_３の出力に電気的に接続される。詳細には、制御信号ＤＡＣＳＷ３及びＡＭＰＯＵＴＳＷ３が非活性化されると共に制御信号ＤＩＲＥＣＴＳＷ３が活性化される。これにより、データ線ＤＲ_３の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。

更に続いて、データ線ＤＲ_４に接続されているＲ画素３の出力アンプ１７_１による駆動が完了される。駆動の完了後、データ線ＤＲ_４は、出力アンプ１７_２から電気的に切り離され、その代わりに、Ｄ／Ａコンバータ１５_４の出力に電気的に接続される。詳細には、制御信号ＤＡＣＳＷ４及びＡＭＰＯＵＴＳＷ４が非活性化されると共に制御信号ＤＩＲＥＣＴＳＷ４が活性化される。これにより、データ線ＤＲ_４の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。よって、最後にデータ線ＤＲ_１〜ＤＲ_４の全てがＤ／Ａコンバータ１５_１〜１５_４に直結されるため、出力アンプ１７_１〜１７_２のオフセットの影響を除去し、画質を向上させることができる。以上の過程により、Ｒ画素３の駆動が完了する。

Ｒ画素３の駆動が完了した後、走査線Ｇ_１とデータ線ＤＧ_１〜ＤＧ_４とに接続されたＧ画素３が駆動される。Ｇ画素３が駆動される手順は、制御信号ＲＳＷが活性化される代わりに、制御信号ＧＳＷが活性化される点、及び、Ｇ画素３が駆動される順序が相違する点を除けば、Ｒ画素３が駆動される手順と同様である。Ｇ画素３の出力アンプ１７による駆動は、データ線ＤＧ_４に接続されたＧ画素３、データ線ＤＧ_３に接続されたＧ画素３、データ線ＤＧ_２に接続されたＧ画素３、データ線ＤＧ_１に接続されたＧ画素３の順で行われる。即ち、制御信号ＧＳＷが活性化された後、制御信号ＤＡＣＳＷ４、ＤＡＣＳＷ３、ＤＡＣＳＷ２、及びＤＡＣＳＷ１がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１がこの順序で順次に活性化される。これにより、データ線ＤＧ_１〜ＤＧ_４に接続されたＧ画素３が対応する出力アンプ１７によって駆動され、各Ｇ画素３に所望の駆動電圧が書き込まれる。各Ｇ画素３の出力アンプ１７による駆動が完了すると、それに対応する制御信号ＤＩＲＥＣＴＳＷｊが活性化される。（ｊ＝４、３、２、１）。これにより、データ線ＤＧ_４、ＤＧ_３、ＤＧ_２、ＤＧ_１が、それぞれ、Ｄ／Ａコンバータ１５_４、１５_３、１５_２、及び１５_１に接続され、データ線ＤＧ_４、ＤＧ_３、ＤＧ_２、ＤＧ_１の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。

最後に、走査線Ｇ_１とデータ線ＤＢ_１〜ＤＢ_４とに接続されたＢ画素３が駆動される。Ｂ画素３が駆動される手順は、制御信号ＲＳＷが活性化される代わりに制御信号ＢＳＷが活性化される点を除けば、Ｒ画素３が駆動される手順と同様である。制御信号ＢＳＷが活性化された後、制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２、ＤＡＣＳＷ３、及びＤＡＣＳＷ４がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順序で順次に活性化される。これにより、データ線ＤＢ_１〜ＤＢ_４に接続されたＢ画素３が対応する出力アンプ１７によって駆動され、所望の駆動電圧が各Ｂ画素３に書き込まれる。各Ｂ画素３の出力アンプ１７による駆動が完了すると、それに対応する制御信号ＤＩＲＥＣＴＳＷｊが活性化される。（ｊ＝１、２、３、４）。これにより、データ線ＤＢ_１、ＤＢ_２、ＤＢ_３、ＤＢ_４が、それぞれ、Ｄ／Ａコンバータ１５_１、１５_２、１５_３、及び１５_４に接続され、データ線ＤＢ_１、ＤＢ_２、ＤＢ_３、ＤＢ_４の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。

第２水平期間でも、同様の手順で走査線Ｇ_２に接続されている画素３が駆動される。ただし、第２水平期間では、走査線Ｇ_２に接続されている画素３は、Ｂ画素、Ｇ画素、Ｒ画素の順で駆動される。Ｂ画素３の駆動の際、制御信号ＢＳＷは、第１水平期間から継続して活性化され続け、液晶表示パネル１のデマルチプレクサ５の時分割スイッチ５_Ｂ１〜５_Ｂ４は、ターンオフされない；データ線ＤＢ_１〜ＤＢ_４は、第１水平期間の終了後もソース線Ｓ_１〜Ｓ_４に接続され続ける。このような動作によれば、デマルチプレクサ５の時分割スイッチ５_Ｂ１〜５_Ｂ４のスイッチ回数を減らし、液晶表示パネル１の消費電力を低減させることができる。

詳細には、第２水平期間が開始されると、まず、走査線Ｇ_２とデータ線ＤＢ_１〜ＤＢ_４とに接続されたＢ画素３が駆動される。Ｂ画素３の出力アンプ１７による駆動は、データ線ＤＢ_４に接続されたＢ画素３、データ線ＤＢ_３に接続されたＢ画素３、データ線ＤＢ_２に接続されたＢ画素３、データ線ＤＢ_１に接続されたＢ画素３の順で行われる。即ち、制御信号ＢＳＷが活性化された後、制御信号ＤＡＣＳＷ４、ＤＡＣＳＷ３、ＤＡＣＳＷ２、及びＤＡＣＳＷ１がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１がこの順序で順次に活性化される。これにより、データ線ＤＢ_１〜ＤＢ_４に接続されたＢ画素３が対応する出力アンプ１７によって駆動され、各Ｂ画素３に所望の駆動電圧が書き込まれる。各Ｂ画素３の出力アンプ１７による駆動が完了すると、それに対応する制御信号ＤＩＲＥＣＴＳＷｊが活性化される。（ｊ＝４、３、２、１）。これにより、データ線ＤＢ_４、ＤＢ_３、ＤＢ_２、ＤＢ_１が、それぞれ、Ｄ／Ａコンバータ１５_４、１５_３、１５_２、及び１５_１に接続され、データ線ＤＢ_４、ＤＢ_３、ＤＢ_２、ＤＢ_１の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。

続いて、走査線Ｇ_２とデータ線ＤＧ_１〜ＤＧ_４とに接続されたＧ画素３が駆動される。詳細には、制御信号ＧＳＷが活性化された後、制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２、ＤＡＣＳＷ３、及びＤＡＣＳＷ４がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順序で順次に活性化される。これにより、データ線ＤＧ_１〜ＤＧ_４に接続されたＧ画素３が対応する出力アンプ１７によって駆動され、所望の駆動電圧が各Ｇ画素３に書き込まれる。各Ｇ画素３の出力アンプ１７による駆動が完了すると、それに対応する制御信号ＤＩＲＥＣＴＳＷｊが活性化される。（ｊ＝１、２、３、４）。これにより、データ線ＤＧ_１、ＤＧ_２、ＤＧ_３、ＤＧ_４が、それぞれ、Ｄ／Ａコンバータ１５_１、１５_２、１５_３、及び１５_４に接続され、データ線ＤＧ_１、ＤＧ_２、ＤＧ_３、ＤＧ_４の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。

最後に、走査線Ｇ_２とデータ線ＤＲ_１〜ＤＲ_４とに接続されたＲ画素３が駆動される。詳細には、制御信号ＲＳＷが活性化された後、制御信号ＤＡＣＳＷ４、ＤＡＣＳＷ３、ＤＡＣＳＷ２、及びＤＡＣＳＷ１がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１がこの順序で順次に活性化される。これにより、データ線ＤＲ_１〜ＤＲ_４に接続されたＲ画素３が対応する出力アンプ１７によって駆動され、各Ｒ画素３に所望の駆動電圧が書き込まれる。各Ｒ画素３の出力アンプ１７による駆動が完了すると、それに対応する制御信号ＤＩＲＥＣＴＳＷｊが活性化される。（ｊ＝４、３、２、１）。これにより、データ線ＤＲ_４、ＤＲ_３、ＤＲ_２、ＤＲ_１が、それぞれ、Ｄ／Ａコンバータ１５_４、１５_３、１５_２、及び１５_１に接続され、データ線ＤＲ_４、ＤＲ_３、ＤＲ_２、ＤＲ_１の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。

以後、奇数水平期間では第１水平期間と同様にして画素３が駆動され、偶数水平期間では、第２水平期間と同様にして画素３が駆動される。

以上に説明されているように、本実施形態では、ソース出力Ｓ_１が出力アンプ１７_１によって駆動されている間に、ソース出力Ｓ_２が別の出力アンプ１７_２によって駆動される。同様に、ソース出力Ｓ_２が出力アンプ１７_２によって駆動されている間に、ソース出力Ｓ_３が出力アンプ１７_１によって駆動され、ソース出力Ｓ_３が出力アンプ１７_１によって駆動されている間に、ソース出力Ｓ_４が出力アンプ１７_２によって駆動される。このような動作によれば、各ソース出力Ｓの電圧レベルが、隣接するソース出力Ｓ_２の電圧レベルが変動の際にクロストークの影響によって変動しても、各ソース出力Ｓの電圧レベルは、出力アンプ１７によって直ちに所望の電圧レベルに戻される。したがって、各ソース出力Ｓの電圧レベルは、隣接するソース出力Ｓの電圧レベルの変動の影響を受けない。

加えて、本実施形態の動作では、データ線Ｄの全てが最後にＤ／Ａコンバータ１５に直結されるため、出力アンプ１７のオフセットの影響を除去し、画質を向上させることができる。

なお、本実施形態において、制御信号ＤＡＣＳＷ１〜ＤＡＣＳＷ４の波形は、下記の条件を満足する範囲で変更可能である。
（１）制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ３が同時に活性化されない。
（２）制御信号ＤＡＣＳＷ２、ＤＡＣＳＷ４が同時に活性化されない。
（３）各制御信号ＤＡＣＳＷｊ（ｊ＝１、２、３、４）は、少なくとも、制御信号ＡＭＰＯＵＴＳＷｊが活性化されている間は活性化されている。

図１１Ｂは、このような条件を満足する制御信号ＤＡＣＳＷ１〜ＤＡＣＳＷ４の他の波形を示すタイミングチャートである。図１１Ｂの動作では、第１水平期間が開始されたときには制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２が活性化され、制御信号ＤＡＣＳＷ３、ＤＡＣＳＷ４、ＡＭＰＯＵＴＳＷ１〜４が非活性化されている。

まず、Ｒ画素３が駆動される。具体的には、まず、データ線ＤＲ_１、ＤＲ_２に接続されたＲ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が順次に活性化される。データ線ＤＲ_１、ＤＲ_２に接続されたＲ画素３の駆動が完了すると、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が非活性化される。制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２は、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２の非活性化と共に非活性化される。

更に、データ線ＤＲ_３、ＤＲ_４に接続されたＲ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ１の非活性化と共に制御信号ＡＭＰＯＵＴＳＷ３が活性化され、制御信号ＡＭＰＯＵＴＳＷ２の非活性化と共に制御信号ＡＭＰＯＵＴＳＷ４が活性化される。制御信号ＤＡＣＳＷ３、ＤＡＣＳＷ４は、制御信号ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４の活性化と共に活性化される。その後、データ線ＤＲ_３、ＤＲ_４に接続されたＲ画素３の駆動が終了し、制御信号ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４が非活性化されても、制御信号ＤＡＣＳＷ３、ＤＡＣＳＷ４は活性化され続ける。

続いて、Ｇ画素３が駆動される。具体的には、データ線ＤＧ_４、ＤＧ_３に接続されたＧ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３が順次に活性化される。制御信号ＤＡＣＳＷ３、ＤＡＣＳＷ４は、Ｒ画素３の駆動の終了時から継続して活性化され続けているから、制御信号ＤＡＣＳＷ３、ＤＡＣＳＷ４を切り換える必要がないことに留意されたい。データ線ＤＧ_４、ＤＧ_３に接続されたＧ画素３の駆動が完了すると、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３が非活性化される。制御信号ＤＡＣＳＷ４、ＤＡＣＳＷ３は、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３の非活性化と共に非活性化される。

更に、データ線ＤＧ_２、ＤＧ_１に接続されたＧ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ４の非活性化と共に制御信号ＡＭＰＯＵＴＳＷ２が活性化され、制御信号ＡＭＰＯＵＴＳＷ３の非活性化と共に制御信号ＡＭＰＯＵＴＳＷ１が活性化される。制御信号ＤＡＣＳＷ２、ＤＡＣＳＷ１は、制御信号ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１の活性化と共に活性化される。その後、データ線ＤＧ_２、ＤＧ_１に接続されたＧ画素３の駆動が終了し、制御信号ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１が非活性化されても、制御信号ＤＡＣＳＷ２、ＤＡＣＳＷ１は、活性化され続ける。

更に続いて、Ｂ画素３が駆動される。具体的には、まず、データ線ＤＢ_１、ＤＢ_２に接続されたＢ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が順次に活性化される。データ線ＤＢ_１、ＤＢ_２に接続されたＢ画素３の駆動が完了すると、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が非活性化される。制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２は、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２の非活性化と共に非活性化される。

更に、データ線ＤＢ_３、ＤＢ_４に接続されたＢ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ１の非活性化と共に制御信号ＡＭＰＯＵＴＳＷ３が活性化され、制御信号ＡＭＰＯＵＴＳＷ２の非活性化と共に制御信号ＡＭＰＯＵＴＳＷ４が活性化される。制御信号ＤＡＣＳＷ３、ＤＡＣＳＷ４は、制御信号ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４の活性化と共に活性化される。その後、データ線ＤＢ_３、ＤＢ_４に接続されたＢ画素３の駆動が終了し、制御信号ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４が非活性化されても、制御信号ＤＡＣＳＷ３、ＤＡＣＳＷ４は活性化され続ける。

第２水平期間でも、画素３の駆動の順序が変更されることを除いては、同様にして画素３が駆動される。

図１１Ｂに示されている動作の利点は、制御信号ＤＡＣＳＷ１〜ＤＡＣＳＷ４のスイッチ回数を減少させることができることにある。図１１Ａの動作では、一水平期間において、制御信号ＤＡＣＳＷ１〜ＤＡＣＳＷ４を延べ１２回プルアップし、１２回プルダウンする必要がある。一方、図１１Ｂの動作では、制御信号ＤＡＣＳＷ１〜ＤＡＣＳＷ４を延べ６回しかプルアップする必要がなく、６回しかプルダウンする必要がない。制御信号ＤＡＣＳＷ１〜ＤＡＣＳＷ４のスイッチ回数の減少は、消費電力を低減させるため好ましい。

（第３の実施形態）
図１２は、第３の実施形態の液晶表示装置１０Ｂの構成を示す図である。図１２は、ソース出力Ｓ_１〜Ｓ_４に関連する部分のみの構成が図示されているが、液晶表示装置１０Ｂには、図１２の構成が繰り返して設けられていると理解されなくてはならない。

第３の実施形態の液晶表示装置１０Ｂの構成は、第２の実施形態の液晶表示装置１０Ａの構成に類似している。第２の実施形態の液晶表示装置１０Ａと同様に、第３の実施形態の液晶表示装置１０Ｂは、隣接するソース出力Ｓが、異なる出力アンプ１７によって駆動されるように構成される。このような構成は、各ソース出力Ｓを、隣接するソース出力Ｓの電圧レベルの変動の影響を低減させるために重要である。

その一方で、第３の実施形態では、データドライバＩＣ６Ｂに搭載される回路の規模を小さくするために、Ｄ／Ａコンバータ１５の数が半減される。即ち、第３の実施形態では、１つのＤ／Ａコンバータ１５が出力アンプ１７を介して２つのソース出力Ｓに接続され、当該２つのソース出力に接続されているデータ線Ｄの駆動に使用される。具体的には、Ｄ／Ａコンバータ１５_１は、ソース出力Ｓ_１、Ｓ_３に接続されたデータ線Ｄの駆動に使用され、Ｄ／Ａコンバータ１５_２は、ソース出力Ｓ_２、Ｓ_４に接続されたデータ線Ｄの駆動に使用される。これに伴い、マルチプレクサ１３、Ｄ／Ａコンバータ１５、出力アンプ１７、及びデマルチプレクサ１９、及びソース出力Ｓとの間の接続関係が変更される。

詳細には、第３の実施形態では、マルチプレクサ１３_１、１３_３の出力に、制御信号ＭＵＸＳＷ１、ＭＵＸＳＷ３に応答して動作するマルチプレクサ２１_１が接続され、制御信号ＭＵＸＳＷ２、ＭＵＸＳＷ４に応答して動作するマルチプレクサ１３_２、１３_４の出力に、マルチプレクサ２１_２が接続される。マルチプレクサ２１_１は、制御信号ＭＵＸＳＷ１が活性化されるとマルチプレクサ１３_１の出力をＤ／Ａコンバータ１５_１の入力に接続し、制御信号ＭＵＸＳＷ３が活性化されるとマルチプレクサ１３_２の出力をＤ／Ａコンバータ１５_１の入力に接続する。一方、マルチプレクサ２１_２は、制御信号ＭＵＸＳＷ２が活性化されるとマルチプレクサ１３_２の出力をＤ／Ａコンバータ１５_２の入力に接続し、制御信号ＭＵＸＳＷ４が活性化されるとマルチプレクサ１３_４の出力をＤ／Ａコンバータ１５_２の入力に接続する。

マルチプレクサ１３_１、１３_３、及びマルチプレクサ２１_１は、全体としては、画素データＸ_Ｒ１、Ｘ_Ｇ１、Ｘ_Ｂ１、Ｘ_Ｒ３、Ｘ_Ｇ３、Ｘ_Ｂ３を選択的にＤ／Ａコンバータ１５_１に供給するマルチプレクサとして機能することに留意されたい。即ち、制御信号ＭＵＸＳＷ１が活性化されている場合には、制御信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが活性化されると、それぞれ、画素データＸ_Ｒ１、Ｘ_Ｇ１、Ｘ_Ｂ１が選択され、Ｄ／Ａコンバータ１５_１に供給される。一方、制御信号ＭＵＸＳＷ３が活性化されている場合には、制御信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが活性化されると、それぞれ、画素データＸ_Ｒ３、Ｘ_Ｇ３、Ｘ_Ｂ３が選択され、Ｄ／Ａコンバータ１５_１に供給される。

同様に、マルチプレクサ１３_２、１３_４、及びマルチプレクサ２１_２は、全体としては、画素データＸ_Ｒ２、Ｘ_Ｇ２、Ｘ_Ｂ２、Ｘ_Ｒ４、Ｘ_Ｇ４、Ｘ_Ｂ４を選択的にＤ／Ａコンバータ１５_２に供給するマルチプレクサとして機能する。制御信号ＭＵＸＳＷ２が活性化されている場合には、制御信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが活性化されると、それぞれ、画素データＸ_Ｒ２、Ｘ_Ｇ２、Ｘ_Ｂ２が選択され、Ｄ／Ａコンバータ１５_２に供給される。一方、制御信号ＭＵＸＳＷ４が活性化されている場合には、制御信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが活性化されると、それぞれ、画素データＸ_Ｒ４、Ｘ_Ｇ４、Ｘ_Ｂ４が選択され、Ｄ／Ａコンバータ１５_２に供給される。

第２実施形態と同様に、出力アンプ１７_１、１７_２の出力には、出力アンプ１７_１とソース出力Ｓ_１、Ｓ_３との間の接続関係を切り替え、更に、出力アンプ１７_２とソース出力Ｓ_２、Ｓ_４との間の接続関係を切り替えるようデマルチプレクサ１９が設けられる。デマルチプレクサ１９には、それぞれ、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４に応じてオンオフされるスイッチ１９ａ、１９ｂ、１９ｃ、１９ｄが設けられる。出力アンプ１７_１の出力は、制御信号ＡＭＰＯＵＴＳＷ１が活性化されるとソース出力Ｓ_１に接続され、制御信号ＡＭＰＯＵＴＳＷ３が活性化されるとソース出力Ｓ_３に接続される。一方、出力アンプ１７_２の出力は、制御信号ＡＭＰＯＵＴＳＷ２が活性化されるとソース出力Ｓ_２に接続され、制御信号ＡＭＰＯＵＴＳＷ４が活性化されるとソース出力Ｓ_４に接続される。

本実施形態のデータドライバＩＣ６Ｂでは、第１及び第２実施形態とは異なり、Ｄ／Ａコンバータ１５を（出力アンプ１７を介さずに）ソース出力Ｓに直結する経路が設けられていないことに留意されたい。

図１３は、第３の実施形態における液晶表示装置１０Ｂの動作を示すタイミングチャートである。以下では、ソース出力Ｓ_１〜Ｓ_４に対応する画素３（即ち、データ線ＤＲ_１〜ＤＲ_４、ＤＧ_１〜ＤＧ_４、ＤＢ_１〜ＤＢ_４に接続されている画素３）の駆動について説明を行うが、他のソース出力Ｓに対応する画素３も同様にして駆動されることは、当業者には容易に理解されよう。

第１水平期間の開始時には、制御信号ＲＳＷ、ＲＳＥＬ、ＭＵＸＳＷ１、ＡＭＰＯＵＴＳＷ１が活性化されている。即ち、ソース出力Ｓ_１は、出力アンプ１７_１に接続されている状態にある。一方で、全ての走査線Ｇが非活性化され、画素３の画素電極３ｂがデータ線Ｄから切り離されている。したがって、ソース出力Ｓ_１が出力アンプ１７_１に接続されているにも関らず、いずれの画素３も駆動されていない。

第１水平期間が開始されると、まず、走査線Ｇ_１とデータ線ＤＲ_１〜ＤＲ_４とに接続されたＲ画素３が駆動される。Ｒ画素３の駆動は、下記のようにして行われる。水平同期信号ＨＳＹＮＣの非活性化（プルアップ）に同期して、ラッチ信号ＳＴＢが活性化される。ラッチ信号ＳＴＢが活性化されるタイミングは、データドライバＩＣ６Ｂの仕様に応じて適宜に選択されることに留意されたい。ラッチ信号ＳＴＢの活性化により、走査線Ｇ_１に接続されている画素３の階調を指定する画素データがレジスタ１２にラッチされる。このとき、制御信号ＲＳＥＬ、ＭＵＸＳＷ１、ＡＭＰＯＵＴＳＷ１が活性化されているから、データ線ＤＲ_１に接続されたＲ画素３に対応する画素データＸ_Ｒ１がＤ／Ａコンバータ１５_１に供給され、更に、画素データＸ_Ｒ１に対応する階調電圧と同一の駆動電圧が、出力アンプ１７_１の出力からソース出力Ｓ_１を介してデータ線Ｄ_Ｒ１に供給される。

続いて、走査線Ｇ_１が活性化され、これにより、画素データＸ_Ｒ１に対応する駆動電圧がデータ線ＤＲ_１に接続されているＲ画素３に書き込まれる。

続いて、データ線ＤＲ_２に接続されているＲ画素３が駆動される。詳細には、制御信号ＭＵＸＳＷ２及びＡＭＰＯＵＴＳＷ２が活性化され、出力アンプ１７_２の出力がソース出力Ｓ_２に接続される。これにより、データ線ＤＲ_２がデマルチプレクサ５の時分割スイッチ５_Ｒ２及びデマルチプレクサ１９のスイッチ１９ｂを介して出力アンプ１７_２の出力に接続され、画素データＸ_Ｒ２に対応する駆動電圧がデータ線ＤＲ_２に供給される。供給された駆動電圧は、データ線ＤＲ_２に接続されているＲ画素３に書き込まれる。

第２の実施形態と同様に、データ線ＤＲ_２に接続されているＲ画素３の駆動が開始された瞬間において、ソース出力Ｓ_１が出力アンプ１７_１の出力に接続され続けていることに留意されたい。これにより、ソース出力Ｓ_２の電圧レベルが変動してもソース出力Ｓ_１の電圧レベルは出力アンプ１７_１によって一定に保たれ、配線７の容量カップリングの影響を受けない。従って、ソース出力Ｓ_１に接続されているデータ線ＤＲ_１の電圧レベル、即ち、Ｒ画素３に書き込まれる駆動電圧の変動を防ぐことができる。

続いて、データ線ＤＲ_３に接続されているＲ画素３が駆動される。詳細には、制御信号ＭＵＸＳＷ１及びＡＭＰＯＵＴＳＷ１が非活性化されると共に、制御信号ＭＵＸＳＷ３及びＡＭＰＯＵＴＳＷ３が活性化される。制御信号ＭＵＸＳＷ３及びＡＭＰＯＵＴＳＷ３の活性化により、出力アンプ１７_１の出力がソース出力Ｓ_３に接続される。これにより、データ線ＤＲ_３がデマルチプレクサ５の時分割スイッチ５_Ｒ３及びデマルチプレクサ１９のスイッチ１９ｃを介して出力アンプ１７_１の出力に接続され、画素データＸ_Ｒ３に対応する駆動電圧がデータ線ＤＲ_３に供給される。供給された駆動電圧は、データ線ＤＲ_３に接続されているＲ画素３に書き込まれる。データ線ＤＲ_２に接続されているＲ画素３の駆動が開始された瞬間と同様に、データ線ＤＲ_３に接続されているＲ画素３の駆動が開始された瞬間において、ソース出力Ｓ_２が出力アンプ１７_２の出力に接続され続けていることに留意されたい。

更に続いて、データ線ＤＲ_４に接続されているＲ画素３が駆動される。詳細には、制御信号ＭＵＸＳＷ２及びＡＭＰＯＵＴＳＷ２が非活性化されると共に、制御信号ＭＵＸＳＷ４及びＡＭＰＯＵＴＳＷ４が活性化される。制御信号ＭＵＸＳＷ４及びＡＭＰＯＵＴＳＷ４の活性化により、出力アンプ１７_２の出力がソース出力Ｓ_４に接続される。これにより、データ線ＤＲ_４がデマルチプレクサ５の時分割スイッチ５_Ｒ４及びデマルチプレクサ１９のスイッチ１９ｄを介して出力アンプ１７_２の出力に接続され、画素データＸ_Ｒ４に対応する駆動電圧がデータ線ＤＲ_４に供給される。供給された駆動電圧は、データ線ＤＲ_４に接続されているＲ画素３に書き込まれる。データ線ＤＲ_３に接続されているＲ画素３の駆動が開始された瞬間と同様に、データ線ＤＲ_４に接続されているＲ画素３の駆動が開始された瞬間において、ソース出力Ｓ_３が出力アンプ１７_１の出力に接続され続けていることに留意されたい。

Ｒ画素３の駆動が完了すると、それに続いて、走査線Ｇ_１とデータ線ＤＧ_１〜ＤＧ_４とに接続されたＧ画素３が駆動される。詳細には、制御信号ＧＳＷが活性化された後、制御信号ＭＵＸＳＷ４、ＭＵＸＳＷ３、ＭＵＸＳＷ２、及びＭＵＸＳＷ１がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１がこの順序で順次に活性化される。これにより、データ線ＤＧ_１〜ＤＧ_４に接続されたＧ画素３が対応する出力アンプ１７によって駆動され、所望の駆動電圧が各Ｇ画素３に書き込まれる。Ｒ画素３の駆動の際と同様に、データ線ＤＧ_３に接続されているＧ画素３の駆動が開始された瞬間には、ソース出力Ｓ_４が出力アンプ１７_２の出力に接続され、データ線ＤＧ_２に接続されているＧ画素３の駆動が開始された瞬間には、ソース出力Ｓ_３が出力アンプ１７_１の出力に接続され、データ線ＤＧ_１に接続されているＧ画素３の駆動が開始された瞬間には、ソース出力Ｓ_２が出力アンプ１７_２の出力に接続されることに留意されたい。

最後に、走査線Ｇ_１とデータ線ＤＢ_１〜ＤＢ_４とに接続されたＢ画素３が駆動される。詳細には、制御信号ＢＳＷが活性化された後、制御信号ＭＵＸＳＷ１、ＭＵＸＳＷ２、ＭＵＸＳＷ３、及びＭＵＸＳＷ４がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順序で順次に活性化される。これにより、データ線ＤＢ_１〜ＤＢ_４に接続されたＢ画素３が対応する出力アンプ１７によって駆動され、各Ｂ画素３に所望の駆動電圧が書き込まれる。Ｒ画素３の駆動の際と同様に、データ線ＤＢ_２に接続されているＢ画素３の駆動が開始された瞬間には、ソース出力Ｓ_１が出力アンプ１７_１の出力に接続され、データ線ＤＢ_３に接続されているＢ画素３の駆動が開始された瞬間には、ソース出力Ｓ_２が出力アンプ１７_２の出力に接続され、データ線ＤＢ_４に接続されているＢ画素３の駆動が開始された瞬間には、ソース出力Ｓ_３が出力アンプ１７_１の出力に接続されることに留意されたい。

第２水平期間でも、同様の手順で走査線Ｇ_２に接続されている画素３が駆動される。ただし、第２水平期間では、走査線Ｇ_２に接続されている画素３は、Ｂ画素、Ｇ画素、Ｒ画素の順で駆動される。Ｂ画素３の駆動の際、制御信号ＢＳＷは、第１水平期間から継続して活性化され続け、液晶表示パネル１のデマルチプレクサ５の時分割スイッチ５_Ｂ１〜５_Ｂ４は、ターンオフされない；データ線ＤＢ_１〜ＤＢ_４は、第１水平期間の終了後もソース線Ｓ_１〜Ｓ_４に接続され続ける。このような動作によれば、デマルチプレクサ５の５_Ｂ１〜５_Ｂ４のスイッチ回数を減らし、液晶表示パネル１の消費電力を低減させることができる。

詳細には、第２水平期間の開始時には、制御信号ＢＳＷ、ＢＳＥＬ、ＭＵＸＳＷ４、ＡＭＰＯＵＴＳＷ４が活性化されている。まず、水平同期信号ＨＳＹＮＣの非活性化（プルアップ）に同期して、ラッチ信号ＳＴＢが活性化される。これにより、走査線Ｇ_２に接続されている画素３の階調を指定する画素データがレジスタ１２にラッチされる。このとき、制御信号ＢＳＥＬ、ＭＵＸＳＷ４、ＡＭＰＯＵＴＳＷ４が活性化されているから、データ線ＤＢ_４に接続されたＢ画素３に対応する画素データＸ_Ｂ４がＤ／Ａコンバータ１５_２に供給され、更に、画素データＸ_Ｂ４に対応する階調電圧と同一の駆動電圧が、出力アンプ１７_２の出力からソース出力Ｓ_４を介してデータ線Ｄ_Ｂ４に供給される。

続いて、走査線Ｇ_２が活性化され、これにより、画素データＸ_Ｂ４に対応する駆動電圧がデータ線ＤＢ_４に接続されているＢ画素３に書き込まれる。

続いて、制御信号ＭＵＸＳＷ３、ＭＵＸＳＷ２、及びＭＵＸＳＷ１がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１がこの順序で順次に活性化される。これにより、データ線ＤＢ_３、ＤＢ_２、ＤＢ_１に接続されたＢ画素３が対応する出力アンプ１７によって駆動され、所望の駆動電圧が各Ｂ画素３に書き込まれる。データ線ＤＢ_３に接続されているＢ画素３の駆動が開始された瞬間には、ソース出力Ｓ_４が出力アンプ１７_２の出力に接続され、データ線ＤＢ_２に接続されているＢ画素３の駆動が開始された瞬間には、ソース出力Ｓ_３が出力アンプ１７_１の出力に接続され、データ線ＤＢ_１に接続されているＢ画素３の駆動が開始された瞬間には、ソース出力Ｓ_２が出力アンプ１７_２の出力に接続されることに留意されたい。

Ｂ画素３の駆動が完了すると、データ線ＤＧ_１〜ＤＧ_４に接続されているＧ画素３の駆動が行われる。詳細には、制御信号ＭＵＸＳＷ１、ＭＵＸＳＷ２、ＭＵＸＳＷ３、及びＭＵＸＳＷ４がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順序で順次に活性化される。これにより、データ線ＤＧ_１〜ＤＧ_４に接続されたＧ画素３が対応する出力アンプ１７によって駆動され、各Ｇ画素３に所望の駆動電圧が書き込まれる。データ線ＤＧ_２に接続されているＧ画素３の駆動が開始された瞬間には、ソース出力Ｓ_１が出力アンプ１７_１の出力に接続され、データ線ＤＧ_３に接続されているＧ画素３の駆動が開始された瞬間には、ソース出力Ｓ_２が出力アンプ１７_２の出力に接続され、データ線ＤＧ_４に接続されているＧ画素３の駆動が開始された瞬間には、ソース出力Ｓ_３が出力アンプ１７_１の出力に接続されることに留意されたい。

Ｇ画素３の駆動が完了すると、データ線ＤＲ_１〜ＤＲ_４に接続されているＲ画素３の駆動が行われる。詳細には、制御信号ＭＵＸＳＷ４、ＭＵＸＳＷ３、ＭＵＸＳＷ２、及びＭＵＸＳＷ１がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１がこの順序で順次に活性化される。これにより、データ線ＤＲ_１〜ＤＲ_４に接続されたＲ画素３が対応する出力アンプ１７によって駆動され、各Ｒ画素３に所望の駆動電圧が書き込まれる。データ線ＤＲ_３に接続されているＲ画素３の駆動が開始された瞬間には、ソース出力Ｓ_４が出力アンプ１７_２の出力に接続され、データ線ＤＲ_２に接続されているＲ画素３の駆動が開始された瞬間には、ソース出力Ｓ_３が出力アンプ１７_１の出力に接続され、データ線ＤＲ_１に接続されているＲ画素３の駆動が開始された瞬間には、ソース出力Ｓ_２が出力アンプ１７_２の出力に接続されることに留意されたい。

以後、奇数水平期間では第１水平期間と同様にして画素３が駆動され、偶数水平期間では、第２水平期間と同様にして画素３が駆動される。

図１３の動作の一つの問題は、単純にソース出力Ｓ_１〜Ｓ_４とが繰り返して配置されていると、最も遅く駆動されるソース出力Ｓ（例えば、ソース出力Ｓ_１）と最も早く駆動されるソース出力Ｓ（例えば、ソース出力Ｓ_４）とが隣接しているため、その間の容量カップリングにより、最も遅く駆動されるソース出力Ｓの電圧レベルの変動が最も早く駆動されるソース出力Ｓの電圧レベルを変動させてしまうことである。例えば図１３の動作では、第１水平期間におけるＲ画素３の駆動の際、ソース出力Ｓ_１、Ｓ_２、Ｓ_３、Ｓ_４が、この順序で順次に駆動される。図１２には、４つのソース出力Ｓ_１〜Ｓ_４しか図示されていないが、現実の液晶表示装置ではソース出力Ｓ_１がソース出力Ｓ_４に隣接して設けられるから、ソース出力Ｓ_４の駆動時の電圧レベルの変動により、ソース出力Ｓ_１の電圧レベルが変動してしまう。

図１４は、このようなソース出力Ｓの電圧レベルの変動を抑制するために好適な液晶表示装置１０Ｂの動作を示している。図１４の動作では、ソース出力Ｓ_１、Ｓ_２、Ｓ_３、Ｓ_４が、この順序で順次に駆動される場合、ソース出力Ｓ_１が駆動される際にソース出力Ｓ_４がプリチャージされる。図１４のタイミングチャートの記号”Ｐ”は、当該ソース出力Ｓ_１、Ｓ_４がプリチャージされることを示している。プリチャージされる電圧（プリチャージ電圧）は、その後に画素３が駆動される駆動電圧と同一である。ソース出力Ｓ_４をプリチャージすることにより、その後にソース出力Ｓ_４が駆動されるときにおける電圧レベルの変動が小さくなり、そのため、隣接するソース出力Ｓ_１の電圧レベルの変動が抑制される。同様に、ソース出力Ｓ_４、Ｓ_３、Ｓ_２、Ｓ_１が、この順序で順次に駆動される場合、ソース出力Ｓ_４が駆動される際にソース出力Ｓ_１がプリチャージされる。ソース出力Ｓ_１をプリチャージすることにより、その後にソース出力Ｓ_１が駆動されるときにおける電圧レベルの変動が小さくなり、そのため、隣接するソース出力Ｓ_４の電圧レベルの変動が抑制される。図１４の液晶表示装置１０Ｂの動作を、以下、詳細に説明する。

第１水平期間の開始時には、制御信号ＲＳＷ、ＲＳＥＬ、ＭＵＸＳＷ１、ＡＭＰＯＵＴＳＷ１が活性化されている。即ち、ソース出力Ｓ_１は、出力アンプ１７_１によって駆動されている状態にある。一方で、全ての走査線Ｇが非活性化され、画素３の画素電極３ｂがデータ線Ｄから切り離されている。したがって、ソース出力Ｓ_１が出力アンプ１７_１によって駆動されているにも関らず、いずれの画素３も駆動されない状態である。

まず、走査線Ｇ_１とデータ線ＤＲ_１〜ＤＲ_４とに接続されたＲ画素３が駆動される。Ｒ画素３の駆動は、下記のようにして行われる。水平同期信号ＨＳＹＮＣの非活性化（プルアップ）に同期して、ラッチ信号ＳＴＢが活性化される。これにより、走査線Ｇ_１に接続されている画素３の階調を指定する画素データがレジスタ１２にラッチされる。このとき、制御信号ＲＳＥＬ、ＭＵＸＳＷ１、ＡＭＰＯＵＴＳＷ１が活性化されているから、データ線ＤＲ_１に接続されたＲ画素３に対応する画素データＸ_Ｒ１がＤ／Ａコンバータ１５_１に供給され、更に、ソース出力Ｓ_１の出力が、出力アンプ１７_１によって画素データＸ_Ｒ１に対応する階調電圧と同一の駆動電圧に駆動される。

ソース出力Ｓ_１が出力アンプ１７_１によって駆動されると同時に、ソース出力Ｓ_４がプリチャージされる。図１４において、ソース出力Ｓがプリチャージされることは、記号「Ｐ」によって示されていることに留意されたい。詳細には、制御信号ＭＵＸＳＷ４、及びＡＭＰＯＵＴＳＷ４が活性化される。これにより、データ線ＤＲ_４に接続されたＲ画素３に対応する画素データＸ_Ｒ４がＤ／Ａコンバータ１５_２に供給され、ソース出力Ｓ_４が画素データＸ_Ｒ４に対応する階調電圧と同一のプリチャージ電圧に出力アンプ１７_２によってプリチャージされる。プリチャージが完了すると、制御信号ＭＵＸＳＷ４、及びＡＭＰＯＵＴＳＷ４が非活性化される。

続いて、走査線Ｇ_１が活性化され、これにより、画素データＸ_Ｒ１に対応する駆動電圧がデータ線ＤＲ_１に接続されているＲ画素３に書き込まれ、データ線ＤＲ_１に接続されているＲ画素３の駆動が完了する。同時に、ソース出力Ｓ_４が画素データＸ_Ｒ４に対応する電圧レベルにプリチャージされ、データ線ＤＲ_４に接続されているＲ画素３に画素データＸ_Ｒ４に対応する駆動電圧が書き込まれる。

続いて、制御信号ＭＵＸＳＷ２、ＭＵＸＳＷ３、及びＭＵＸＳＷ４がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順序で順次に活性化される。これにより、データ線ＤＲ_２、ＤＲ_３、ＤＲ_４に接続されたＲ画素３が対応する出力アンプ１７によって駆動され、所望の駆動電圧が各Ｒ画素３に書き込まれる。Ｒ画素３の駆動が完了すると、制御信号ＲＳＷが非活性化される。Ｒ画素３の駆動が完了しても、制御信号ＭＵＸＳＷ４、及びＡＭＰＯＵＴＳＷ４の活性化は継続されることに留意されたい。

ソース出力Ｓ_４が予めプリチャージ動作されているため、データ線ＤＲ_４に接続されたＲ画素３が駆動される際のソース出力Ｓ_４の電圧レベルの変動は小さい。したがって、ソース出力Ｓ_４に隣接するソース出力Ｓ_１の電圧レベルの変動も小さい。

Ｒ画素３の駆動の完了の後、走査線Ｇ_１とデータ線ＤＧ_１〜ＤＧ_４とに接続されたＧ画素３が駆動される。より具体的には、まず、制御信号ＲＳＥＬが非活性化されると共に、制御信号ＧＳＥＬが活性化される。制御信号ＭＵＸＳＷ４、及びＡＭＰＯＵＴＳＷ４が活性化され続けるので、制御信号ＧＳＥＬの活性化により、ソース出力Ｓ_４が画素データＸ_Ｇ４に対応する階調電圧と同一の駆動電圧に出力アンプ１７_２によって駆動される。

ソース出力Ｓ_４が出力アンプ１７_２によって駆動されると同時に、ソース出力Ｓ_１がプリチャージされる。詳細には、制御信号ＭＵＸＳＷ１、及びＡＭＰＯＵＴＳＷ１が活性化される。これにより、データ線ＤＧ_１に接続されたＧ画素３に対応する画素データＸ_Ｇ１がＤ／Ａコンバータ１５_１に供給され、ソース出力Ｓ_１が画素データＸ_Ｇ１に対応する階調電圧と同一のプリチャージ電圧に出力アンプ１７_１によってプリチャージされる。プリチャージが完了すると、制御信号ＭＵＸＳＷ１、及びＡＭＰＯＵＴＳＷ１が非活性化される。

続いて、制御信号ＧＳＷが活性化され、データ線ＤＧ_１〜ＤＧ_４がそれぞれ、ソース出力Ｓ_１〜Ｓ_４に電気的に接続される。これにより、画素データＸ_Ｇ４に対応する駆動電圧がデータ線ＤＧ_４に接続されているＧ画素３に書き込まれる。同時に、ソース出力Ｓ_１が画素データＸ_Ｇ１に対応する電圧レベルにプリチャージされ、データ線ＤＧ_１に接続されているＧ画素３に画素データＸ_Ｇ１に対応する駆動電圧が書き込まれる。

続いて、制御信号ＭＵＸＳＷ３、ＭＵＸＳＷ２、及びＭＵＸＳＷ１がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１がこの順序で順次に活性化される。これにより、データ線ＤＧ_３、ＤＧ_２、ＤＧ_１に接続されたＧ画素３が対応する出力アンプ１７によって駆動され、所望の駆動電圧が各Ｇ画素３に書き込まれる。Ｇ画素３の駆動が完了すると、制御信号ＧＳＷが非活性化される。Ｇ画素３の駆動が完了しても、制御信号ＭＵＸＳＷ１、及びＡＭＰＯＵＴＳＷ１の活性化は継続されることに留意されたい。

ソース出力Ｓ_１が予めプリチャージされるため、データ線ＤＧ_１に接続されたＧ画素３が駆動される際のソース出力Ｓ_１の電圧レベルの変動は小さい。したがって、ソース出力Ｓ_１に隣接するソース出力Ｓ_４の電圧レベルの変動も小さい。

Ｇ画素３の駆動の完了の後、走査線Ｇ_１とデータ線ＤＢ_１〜ＤＢ_４とに接続されたＢ画素３が駆動される。より具体的には、まず、制御信号ＧＳＥＬが非活性化されると共に、制御信号ＢＳＥＬが活性化される。制御信号ＭＵＸＳＷ１、及びＡＭＰＯＵＴＳＷ１が活性化され続けるので、制御信号ＢＳＥＬの活性化により、ソース出力Ｓ_１が画素データＸ_Ｂ１に対応する階調電圧と同一の駆動電圧に出力アンプ１７_１によって駆動される。

ソース出力Ｓ_１が出力アンプ１７_１によって駆動されると同時に、ソース出力Ｓ_４がプリチャージされる。詳細には、制御信号ＭＵＸＳＷ４、及びＡＭＰＯＵＴＳＷ４が活性化される。これにより、データ線ＤＢ_４に接続されたＢ画素３に対応する画素データＸ_Ｂ４がＤ／Ａコンバータ１５_２に供給され、ソース出力Ｓ_４が画素データＸ_Ｂ４に対応する階調電圧と同一のプリチャージ電圧に出力アンプ１７_２によってプリチャージされる。プリチャージが完了すると、制御信号ＭＵＸＳＷ４、及びＡＭＰＯＵＴＳＷ４が非活性化される。

続いて、制御信号ＢＳＷが活性化され、データ線ＤＢ_１〜ＤＢ_４がそれぞれ、ソース出力Ｓ_１〜Ｓ_４に電気的に接続される。これにより、画素データＸ_Ｂ１に対応する駆動電圧がデータ線ＤＢ_１に接続されているＢ画素３に書き込まれる。同時に、ソース出力Ｓ_４が画素データＸ_Ｂ４に対応する電圧レベルにプリチャージされ、データ線ＤＢ_４に接続されているＢ画素３に画素データＸ_Ｂ４に対応する駆動電圧が書き込まれる。

続いて、制御信号ＭＵＸＳＷ２、ＭＵＸＳＷ３、及びＭＵＸＳＷ４がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順序で順次に活性化される。これにより、データ線ＤＢ_２、ＤＢ_３、ＤＢ_４に接続されたＢ画素３が対応する出力アンプ１７によって駆動され、所望の駆動電圧が各Ｂ画素３に書き込まれる。

第２水平期間では、走査線Ｇ_２に接続された画素３が駆動される。走査線Ｇ_２に接続された画素３は、Ｂ画素３、Ｇ画素３、Ｒ画素３の順番に駆動される点を除き、走査線Ｇ_１に接続された画素３と同様の手順で駆動される。以後、奇数水平期間では、第１水平期間と同様の手順により、偶数水平期間では、第２水平期間と同様の手順によって画素３の駆動が行われる。

第１の実施形態と同様に、第３の実施形態においても、ソース出力Ｓが駆動される順序は、フレーム期間毎に入れ替えられることが望ましい。一実施形態では、奇数フレーム期間の第１水平期間のＲ画素３の駆動では、図１４に示されているように、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順で活性化される。この結果、ソース出力Ｓ_１〜Ｓ_４が、ソース出力Ｓ_１、Ｓ_２、Ｓ_３、Ｓ_４の順で駆動される。一方、偶数フレーム期間の第１水平期間のＲ画素３の駆動では、制御信号ＡＭＰＯＵＴＳＷ１〜４が、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１の順で活性化される。この結果、ソース出力Ｓ_１〜Ｓ_４が、ソース出力Ｓ_４、Ｓ_３、Ｓ_２、Ｓ_１の順で駆動される。Ｇ画素３、Ｂ画素３の駆動でも同様に、制御信号ＡＭＰＯＵＴＳＷ１〜４が活性化される順序が奇数フレーム期間と偶数フレーム期間とで切り換えられる。他の水平期間についても同様に、制御信号ＡＭＰＯＵＴＳＷ１〜４が活性化される順序が奇数フレーム期間と偶数フレーム期間とで切り換えられる。このような動作によれば、同じ色の画素に駆動電圧が書き込まれている時間が時間平均で均一化され、フリッカの発生を抑制することができる。

図１４に図示されている動作によれば、ソース出力Ｓ_１の駆動が開始される際にソース出力Ｓ_４がプリチャージされ、又はソース出力Ｓ_４の駆動が開始される際にソース出力Ｓ_１がプリチャージされ、これにより、ソース出力Ｓ_１〜Ｓ_４のうち最も早く駆動されるソース出力Ｓの電圧レベルの変動を抑制することができ、画質の低下を防げる。

ソース出力Ｓのうち最も早く駆動されるソース出力Ｓの電圧レベルの変動を抑制するもう一つの方策は、最も早く駆動されるソース出力Ｓを最も遅く駆動されるソース出力Ｓと隣接させないことである。図１５Ａ、図１５Ｂは、このような方策に沿った液晶表示装置１０Ｃの構成を示す図である。図１５Ａ、図１５Ｂは、２つの図面で１つの液晶表示装置を図示していることに留意されたい。

図１６は、或る水平期間において図１５Ａ、図１５Ｂの液晶表示装置１０Ｃのソース出力Ｓ_１〜Ｓ_８が駆動される手順を示す図である。図１５Ａ、図１５Ｂの液晶表示装置１０Ｃでは、ソース出力Ｓ_１〜Ｓ_４が、ソース出力Ｓ_１、Ｓ_２、Ｓ_３、Ｓ_４の順番で駆動される場合（例えば、図１６においてＲ画素が駆動される場合）、ソース出力Ｓ_５〜Ｓ_８は、ソース出力Ｓ_８、Ｓ_７、Ｓ_６、Ｓ_５の順番で駆動される。即ち、最も早く駆動されるソース出力Ｓ_１、Ｓ_８は、互いに隣接して位置しており、最も遅く駆動されるソース出力Ｓ_４、Ｓ_５から離れている。一方、液晶表示装置１０Ｃは、ソース出力Ｓ_１〜Ｓ_４が、ソース出力Ｓ_４、Ｓ_３、Ｓ_２、Ｓ_１の順番で駆動される場合（例えば、図１６においてＧ画素が駆動される場合）、ソース出力Ｓ_５〜Ｓ_８は、ソース出力Ｓ_５、Ｓ_６、Ｓ_７、Ｓ_８の順番で駆動されるように構成されている。このような手順によれば、最も早く駆動されるソース出力Ｓを最も遅く駆動されるソース出力Ｓと隣接させずに、ソース出力Ｓを駆動することができる。以下、図１５Ａ、図１５Ｂに図示されている液晶表示装置１０Ｃの構成及び動作を詳細に説明する。

図１５Ａ、図１５Ｂの液晶表示装置１０Ｃの構成では、ソース出力Ｓ_１〜Ｓ_４を駆動する回路群は、図１２と同様に構成される一方で、ソース出力Ｓ_５〜Ｓ_８を駆動する回路群は、ソース出力Ｓ_１〜Ｓ_４を駆動する回路群と鏡面対称な構成を有している。

より具体的には、マルチプレクサ１３_５、１３_７の出力に、制御信号ＭＵＸＳＷ２、及びＭＵＸＳＷ４に応答して動作するマルチプレクサ２１_３が接続され、マルチプレクサ１３_２、１３_４の出力に、制御信号ＭＵＸＳＷ１、及びＭＵＸＳＷ３に応答してマルチプレクサ２１_４が接続される。マルチプレクサ２１_３は、制御信号ＭＵＸＳＷ４が活性化されると、マルチプレクサ１３_５の出力をＤ／Ａコンバータ１５_３の入力に接続し、制御信号ＭＵＸＳＷ２が活性化されると、マルチプレクサ１３_７の出力をＤ／Ａコンバータ１５_３の入力に接続する。一方、マルチプレクサ２１_４は、制御信号ＭＵＸＳＷ３が活性化されると、マルチプレクサ１３_６の出力をＤ／Ａコンバータ１５_４の入力に接続し、制御信号ＭＵＸＳＷ１が活性化されると、マルチプレクサ１３_８の出力をＤ／Ａコンバータ１５_４の入力に接続する。

出力アンプ１７_３、１７_４の出力には、出力アンプ１７_３とソース出力Ｓ_５、Ｓ_７との間の接続関係を切り替え、更に、出力アンプ１７_４とソース出力Ｓ_６、Ｓ_８との間の接続関係を切り替えるデマルチプレクサ１９_２が設けられる。デマルチプレクサ１９_２には、それぞれ、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１に応じてオンオフされるスイッチ１９ｅ、１９ｆ、１９ｇ、１９ｈが設けられる。出力アンプ１７_３の出力は、制御信号ＡＭＰＯＵＴＳＷ４が活性化されるとソース出力Ｓ_５に接続され、制御信号ＡＭＰＯＵＴＳＷ２が活性化されるとソース出力Ｓ_７に接続される。一方、出力アンプ１７_４の出力は、制御信号ＡＭＰＯＵＴＳＷ３が活性化されるとソース出力Ｓ_６に接続され、制御信号ＡＭＰＯＵＴＳＷ１が活性化されるとソース出力Ｓ_８に接続される。

図１５Ａ、図１５Ｂの構成では、制御信号ＭＵＸＳＷ４及びＡＭＰＯＵＴＳＷ４が活性化されると、互いに隣接して設けられているソース出力Ｓ_４、Ｓ_５が同時に駆動されることに留意されたい。制御信号ＭＵＸＳＷ４が活性化されると、マルチプレクサ１３_４の出力がＤ／Ａコンバータ１５_２の入力に接続され、マルチプレクサ１３_５の出力がＤ／Ａコンバータ１５_３の入力に接続される。加えて、制御信号ＡＭＰＯＵＴＳＷ４が活性化されると、出力アンプ１７_２の出力がソース出力Ｓ_４に接続されて駆動され、出力アンプ１７_３の出力がソース出力Ｓ_５に接続されて駆動される。

同様に、制御信号ＭＵＸＳＷ１及びＡＭＰＯＵＴＳＷ１が活性化されると、ソース出力Ｓ_１、Ｓ_８が同時に駆動され、制御信号ＭＵＸＳＷ２及びＡＭＰＯＵＴＳＷ２が活性化されると、ソース出力Ｓ_２、Ｓ_７が同時に駆動され、制御信号ＭＵＸＳＷ３及びＡＭＰＯＵＴＳＷ３が活性化されると、ソース出力Ｓ_３、Ｓ_６が同時に駆動されることに留意されたい。

図１７Ａは、図１５Ａ、図１５Ｂの液晶表示装置１０Ｃの動作を示すタイミングチャートである。図１７Ａの動作では、ソース出力Ｓ_１〜Ｓ_４に対応する回路群の動作は、図１２と同様である一方で、ソース出力Ｓ_５、Ｓ_６、Ｓ_７、Ｓ_８に対応する回路群は、それぞれ、ソース出力Ｓ_４、Ｓ_３、Ｓ_２、Ｓ_１に対応する回路群と同様に動作する。以下、図１５Ａ、図１５Ｂの液晶表示装置１０Ｃの動作を具体的に説明する。

第１水平期間の開始時には、制御信号ＲＳＷ、ＲＳＥＬ、ＭＵＸＳＷ１、ＡＭＰＯＵＴＳＷ１が活性化されている。即ち、ソース出力Ｓ_１、Ｓ_８が、それぞれ、出力アンプ１７_１、１７_４によって駆動されている状態にある。一方で、全ての走査線Ｇが非活性化され、画素３の画素電極３ｂがデータ線Ｄから切り離されている。したがって、ソース出力Ｓ_１、Ｓ_８が出力アンプ１７_１、１７_４に接続され、更にデータ線Ｄ_Ｒ１〜Ｄ_Ｒ８がそれぞれソース出力Ｓ_１〜Ｓ_８に電気的に接続されているにも関らず、いずれの画素３も駆動されない。

第１水平期間が開始されると、まず、走査線Ｇ_１とデータ線ＤＲ_１〜ＤＲ_８とに接続されたＲ画素３が駆動される。Ｒ画素３の駆動は、下記のようにして行われる。水平同期信号ＨＳＹＮＣの非活性化（プルアップ）に同期して、ラッチ信号ＳＴＢが活性化される。これにより、走査線Ｇ_１に接続されている画素３の階調を指定する画素データがレジスタ１２にラッチされる。このとき、制御信号ＲＳＥＬ、ＭＵＸＳＷ１、ＡＭＰＯＵＴＳＷ１が活性化されているから、データ線ＤＲ_１に接続されたＲ画素３に対応する画素データＸ_Ｒ１がＤ／Ａコンバータ１５_１に供給され、データ線ＤＲ_８に接続されたＲ画素３に対応する画素データＸ_Ｒ８がＤ／Ａコンバータ１５_４に供給される。これにより、ソース出力Ｓ_１が画素データＸ_Ｒ１に対応する階調電圧と同一の駆動電圧に駆動され、ソース出力Ｓ_８が画素データＸ_Ｒ８に対応する階調電圧と同一の駆動電圧に駆動される。

続いて、走査線Ｇ_１が活性化され、これにより、画素データＸ_Ｒ１、Ｘ_Ｒ８に対応する駆動電圧がデータ線ＤＲ_１、ＤＲ_８に接続されているＲ画素３に書き込まれる。

続いて、データ線ＤＲ_２、ＤＲ_７に接続されているＲ画素３が駆動される。詳細には、制御信号ＭＵＸＳＷ２及びＡＭＰＯＵＴＳＷ２が活性化され、出力アンプ１７_２の出力がソース出力Ｓ_２に、出力アンプ１７_３の出力がソース出力Ｓ_７に接続される。これにより、データ線ＤＲ_２がデマルチプレクサ５の時分割スイッチ５_Ｒ２及びデマルチプレクサ１９_１のスイッチ１９ｂを介して出力アンプ１７_２の出力に接続され、データ線ＤＲ_７がデマルチプレクサ５の時分割スイッチ５_Ｒ７及びデマルチプレクサ１９_２のスイッチ１９ｇを介して出力アンプ１７_３の出力に接続される。これにより、画素データＸ_Ｒ２に対応する駆動電圧がデータ線ＤＲ_２に供給され、画素データＸ_Ｒ７に対応する駆動電圧がデータ線ＤＲ_７に供給される。供給された駆動電圧は、それぞれ、データ線ＤＲ_２、ＤＲ_７に接続されているＲ画素３に書き込まれる。データ線ＤＲ_２、ＤＲ_７に接続されているＲ画素３の駆動が開始された瞬間には、ソース出力Ｓ_１、Ｓ_８が、それぞれ出力アンプ１７_１、１７_４の出力に接続されていることに留意されたい。このような動作によれば、ソース出力Ｓ_２、Ｓ_７が出力アンプ１７_２、１７_３によって駆動されてソース出力Ｓ_２、Ｓ_７の電圧レベルが変動したときに、隣接するソース出力Ｓ_１、Ｓ_８の電圧レベルがクロストークの影響によって変動しても、ソース出力Ｓ_１、Ｓ_８の電圧レベルは、出力アンプ１７_１、１７_４によって直ちに所望の電圧レベルに戻される。したがって、ソース出力Ｓ_１、Ｓ_８の電圧レベルは、隣接するソース出力Ｓ_２、Ｓ_７の電圧レベルの変動の影響を受けない。

続いて、データ線ＤＲ_３、ＤＲ_６に接続されているＲ画素３が駆動される。詳細には、制御信号ＭＵＸＳＷ１及びＡＭＰＯＵＴＳＷ１が非活性化されると共に、制御信号ＭＵＸＳＷ３及びＡＭＰＯＵＴＳＷ３が活性化される。制御信号ＭＵＸＳＷ３及びＡＭＰＯＵＴＳＷ３の活性化により、出力アンプ１７_１の出力がソース出力Ｓ_３に接続され、出力アンプ１７_４の出力がソース出力Ｓ_６に接続される。これにより、データ線ＤＲ_３がデマルチプレクサ５の時分割スイッチ５_Ｒ３及びデマルチプレクサ１９_１のスイッチ１９ｃを介して出力アンプ１７_１の出力に接続され、データ線ＤＲ_６がデマルチプレクサ５の時分割スイッチ５_Ｒ６及びデマルチプレクサ１９_２のスイッチ１９ｆを介して出力アンプ１７_４の出力に接続される。これにより、画素データＸ_Ｒ３に対応する駆動電圧がデータ線ＤＲ_３に供給され、画素データＸ_Ｒ６に対応する駆動電圧がデータ線ＤＲ_６に供給される。供給された駆動電圧は、それぞれ、データ線ＤＲ_３、ＤＲ_６に接続されているＲ画素３に書き込まれる。

最後に、データ線ＤＲ_４、ＤＲ_５に接続されているＲ画素３が駆動される。詳細には、制御信号ＭＵＸＳＷ２及びＡＭＰＯＵＴＳＷ２が非活性化されると共に、制御信号ＭＵＸＳＷ４及びＡＭＰＯＵＴＳＷ４が活性化される。制御信号ＭＵＸＳＷ４及びＡＭＰＯＵＴＳＷ４の活性化により、出力アンプ１７_２の出力がソース出力Ｓ_４に接続され、出力アンプ１７_３の出力がソース出力Ｓ_５に接続される。これにより、データ線ＤＲ_４がデマルチプレクサ５の時分割スイッチ５_Ｒ４及びデマルチプレクサ１９のスイッチ１９ｄを介して出力アンプ１７_２の出力に接続され、データ線ＤＲ_５がデマルチプレクサ５の時分割スイッチ５_Ｒ５及びデマルチプレクサ１９のスイッチ１９ｅを介して出力アンプ１７_３の出力に接続される。これにより、画素データＸ_Ｒ４に対応する駆動電圧がデータ線ＤＲ_４に供給され、画素データＸ_Ｒ５に対応する駆動電圧がデータ線ＤＲ_５に供給される。供給された駆動電圧は、それぞれ、データ線ＤＲ_４、ＤＲ_５に接続されているＲ画素３に書き込まれる。

データ線ＤＲ_４、ＤＲ_５に接続されているＲ画素３の駆動の際には、ソース出力Ｓ_４、Ｓ_５の電圧レベルが変動するが、ソース出力Ｓ_４、Ｓ_５の電圧レベルの変動は、他のソース出力Ｓの電圧レベルに影響を与えない。ソース出力Ｓ_４、Ｓ_５は、同時に出力アンプ１７_２、１７_３によって駆動されるから、容量カップリングによるクロストークの影響を受けても出力アンプ１７_２、１７_３によって所望の電圧レベルに直ぐに戻される。従って、ソース出力Ｓ_４、Ｓ_５は、電圧レベルの影響を相互に受けない。隣接するソース出力Ｓ_３、Ｓ_６については、データ線ＤＲ_４、ＤＲ_５に接続されているＲ画素３の駆動の開始時には、ソース出力Ｓ_３、Ｓ_６が出力アンプ１７_１、１７_４によって駆動されているから、ソース出力Ｓ_４、Ｓ_５の電圧レベルの変動の影響を受けない。また、他のソース出力Ｓ_１、Ｓ_２、Ｓ_７、Ｓ_８は、ソース出力Ｓ_４、Ｓ_５から離れて位置しているため、容量カップリングによる影響を受けない。このように、ソース出力Ｓ_４、Ｓ_５の電圧レベルの変動は、他のソース出力Ｓの電圧レベルに影響を与えない。

Ｒ画素３の駆動が完了すると、走査線Ｇ_１とデータ線ＤＧ_１〜ＤＧ_８とに接続されたＧ画素３が駆動される。詳細には、制御信号ＧＳＷが活性化された後、制御信号ＭＵＸＳＷ４、ＭＵＸＳＷ３、ＭＵＸＳＷ２、及びＭＵＸＳＷ１がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１がこの順序で順次に活性化される。これにより、Ｇ画素３が、データ線ＤＧ_４、ＤＧ_５に接続されているＧ画素３、データ線ＤＧ_３、ＤＧ_６に接続されているＧ画素３、データ線ＤＧ_２、ＤＧ_７に接続されているＧ画素３、データ線ＤＧ_１、ＤＧ_８に接続されているＧ画素３の順序で駆動される。Ｒ画素３の駆動の際と同様に、最初に駆動されるソース出力Ｓ_４、Ｓ_５は、最後に駆動されるソース出力Ｓ_１、Ｓ_８から離れており、従って、ソース出力Ｓ_４、Ｓ_５は、ソース出力Ｓ_１、Ｓ_８の電圧レベルの変動の影響を受けない。

最後に、走査線Ｇ_１とデータ線ＤＢ_１〜ＤＢ_８とに接続されたＢ画素３が駆動される。詳細には、制御信号ＢＳＷが活性化された後、制御信号ＭＵＸＳＷ１、ＭＵＸＳＷ２、ＭＵＸＳＷ３、及びＭＵＸＳＷ４がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順序で順次に活性化される。これにより、Ｂ画素３が、データ線ＤＢ_１、ＤＢ_８に接続されているＢ画素３、データ線ＤＢ_２、ＤＢ_７に接続されているＢ画素３、データ線ＤＢ_３、ＤＢ_６に接続されているＢ画素３、データ線ＤＢ_４、ＤＢ_５に接続されているＢ画素３の順序で駆動される。Ｒ画素３の駆動の際と同様に、最初に駆動されるソース出力Ｓ_１、Ｓ_８は、最後に駆動されるソース出力Ｓ_４、Ｓ_５から離れており、従って、ソース出力Ｓ_１、Ｓ_８は、ソース出力Ｓ_４、Ｓ_５の電圧レベルの変動の影響を受けない。

第２水平期間では、走査線Ｇ_２に接続された画素３が駆動される。走査線Ｇ_２に接続された画素３は、Ｂ画素３、Ｇ画素３、Ｒ画素３の順番に駆動される点を除き、走査線Ｇ_１に接続された画素３と同様の手順で駆動される。以後、奇数水平期間では、第１水平期間と同様の手順により、偶数水平期間では、第２水平期間と同様の手順によって画素３の駆動が行われる。

図１７Ａの動作においても、ソース出力Ｓが駆動される順序は、フレーム期間毎に入れ替えられることが望ましい。一実施形態では、奇数フレーム期間の第１水平期間のＲ画素３の駆動では、図１７Ａに示されているように、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順で活性化される。この結果、ソース出力Ｓ_１〜Ｓ_４が、ソース出力Ｓ_１、Ｓ_２、Ｓ_３、Ｓ_４の順で駆動され、ソース出力Ｓ_５〜Ｓ_８が、ソース出力Ｓ_８、Ｓ_７、Ｓ_６、Ｓ_５の順で駆動される。一方、偶数フレーム期間の第１水平期間のＲ画素３の駆動では、制御信号ＡＭＰＯＵＴＳＷ１〜４が、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１の順で活性化される。この結果、ソース出力Ｓ_１〜Ｓ_４が、ソース出力Ｓ_４、Ｓ_３、Ｓ_２、Ｓ_１の順で駆動され、ソース出力Ｓ_５〜Ｓ_８が、ソース出力Ｓ_５、Ｓ_６、Ｓ_７、Ｓ_８の順で駆動される。る。Ｇ画素３、Ｂ画素３の駆動でも同様に、制御信号ＡＭＰＯＵＴＳＷ１〜４が活性化される順序が奇数フレーム期間と偶数フレーム期間とで切り換えられる。他の水平期間についても同様に、制御信号ＡＭＰＯＵＴＳＷ１〜４が活性化される順序が奇数フレーム期間と偶数フレーム期間とで切り換えられる。このような動作によれば、同じ色の画素に駆動電圧が書き込まれている時間が時間平均で均一化され、フリッカの発生を抑制することができる。

このように、図１７Ａの動作では、最も早く駆動されるソース出力Ｓが、最も遅く駆動されるソース出力Ｓと隣接していないため、最も早く駆動されるソース出力Ｓの電圧レベルの変動を抑制することができる。

図１７Ａの動作において、制御信号ＭＵＸＳＷ１〜ＭＵＸＳＷ４の波形は、下記の条件を満足する範囲で変更可能である。
（１）制御信号ＭＵＸＳＷ１、ＭＵＸＳＷ３が同時に活性化されない。
（２）制御信号ＭＵＸＳＷ２、ＭＵＸＳＷ４が同時に活性化されない。
（３）各制御信号ＭＵＸＳＷｊ（ｊ＝１、２、３、４）は、少なくとも、制御信号ＡＭＰＯＵＴＳＷｊが活性化されている間は活性化されている。

図１７Ｂは、このような条件を満足する制御信号ＭＵＸＳＷ１〜ＭＵＸＳＷ４の他の波形を示すタイミングチャートである。図１７Ｂの動作では、第１水平期間が開始されたときには制御信号ＭＵＸＳＷ１、ＭＵＸＳＷ２、ＡＭＰＯＵＴＳＷ１が活性化され、制御信号ＭＵＸＳＷ３、ＭＵＸＳＷ４、ＡＭＰＯＵＴＳＷ２〜４が非活性化されている。

まず、Ｒ画素３が駆動される。具体的には、まず、制御信号ＲＳＷ、ＡＭＰＯＵＴＳＷ１が活性化されている状態でラッチ信号ＳＴＢが活性化されてデータ線ＤＲ_１に画素データＸ_Ｒ１に対応する駆動電圧が出力され、これにより、データ線ＤＲ_１に接続されたＲ画素３が駆動される。

続いて、データ線ＤＲ_２に接続されたＲ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ２が活性化される。データ線ＤＲ_１、ＤＲ_２に接続されたＲ画素３の駆動が完了すると、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が順次に非活性化される。制御信号ＭＵＸＳＷ１、ＭＵＸＳＷ２は、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２の非活性化と共に非活性化される。

データ線ＤＲ_３に接続されたＲ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ１の非活性化と共に制御信号ＡＭＰＯＵＴＳＷ３が活性化される。制御信号ＭＵＸＳＷ３は、制御信号ＡＭＰＯＵＴＳＷ３の活性化と共に活性化される。データ線ＤＲ_３に接続されたＲ画素３の駆動が終了すると、制御信号ＡＭＰＯＵＴＳＷ３が非活性化される。ＡＭＰＯＵＴＳＷ３が非活性化されても、制御信号ＭＵＸＳＷ３は活性化され続ける。

更に、データ線ＤＲ_４に接続されたＲ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ２の非活性化と共に、制御信号ＡＭＰＯＵＴＳＷ４が活性化される。制御信号ＭＵＸＳＷ４は、制御信号ＡＭＰＯＵＴＳＷ４の活性化と共に活性化される。その後、データ線ＤＲ_４に接続されたＲ画素３の駆動が終了しても、制御信号ＡＭＰＯＵＴＳＷ４、ＭＵＸＳＷ４は活性化され続ける。

続いて、Ｇ画素３が駆動される。具体的には、まず、制御信号ＡＭＰＯＵＴＳＷ４が継続して活性化された状態で、制御信号ＲＳＥＬが非活性化され、制御信号ＧＳＥＬが活性化される。これにより、データ線ＤＧ_４に接続されたＧ画素３が駆動される。続いて、データ線ＤＧ_３に接続されたＧ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ３が活性化される。制御信号ＭＵＸＳＷ３、ＭＵＸＳＷ４は、Ｒ画素３の駆動の終了時から継続して活性化され続けているから、制御信号ＭＵＸＳＷ３、ＭＵＸＳＷ４を切り換える必要がないことに留意されたい。データ線ＤＧ_４、ＤＧ_３に接続されたＧ画素３の駆動が完了すると、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３が非活性化される。制御信号ＭＵＸＳＷ４、ＭＵＸＳＷ３は、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３の非活性化と共に非活性化される。

続いて、データ線ＤＧ_２に接続されたＧ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ２が活性化される。制御信号ＭＵＸＳＷ２は、制御信号ＡＭＰＯＵＴＳＷ２の活性化と共に活性化される。その後、データ線ＤＧ_２に接続されたＧ画素３の駆動が終了し、制御信号ＡＭＰＯＵＴＳＷ２が非活性化されても、制御信号ＭＵＸＳＷ２は活性化され続ける。

更に、データ線ＤＧ_１に接続されたＧ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ１が活性化される。制御信号ＭＵＸＳＷ１は、制御信号ＡＭＰＯＵＴＳＷ１の活性化と共に活性化される。その後、データ線ＤＧ_１に接続されたＧ画素３の駆動が終了しても、制御信号ＡＭＰＯＵＴＳＷ１、ＭＵＸＳＷ１は活性化され続ける。

更に続いて、Ｂ画素３が駆動される。具体的には、制御信号ＡＭＰＯＵＴＳＷ１が継続して活性化された状態で、制御信号ＧＳＥＬが非活性化され、制御信号ＢＳＥＬが活性化される。これにより、データ線ＤＢ_１に接続されたＢ画素３が駆動される。続いて、データ線ＤＢ_２に接続されたＢ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ２が活性化される。データ線ＤＢ_１、ＤＢ_２に接続されたＢ画素３の駆動が完了すると、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が非活性化される。制御信号ＭＵＸＳＷ１、ＭＵＸＳＷ２は、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２の非活性化と共に非活性化される。

続いて、データ線ＤＢ_３に接続されたＢ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ３が活性化される。制御信号ＭＵＸＳＷ３は、制御信号ＡＭＰＯＵＴＳＷ３の活性化と共に活性化される。その後、データ線ＤＢ_３に接続されたＢ画素３の駆動が終了し、制御信号ＡＭＰＯＵＴＳＷ３が非活性化されても、制御信号ＭＵＸＳＷ３は活性化され続ける。

続いて、データ線ＤＢ_４に接続されたＢ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ４が活性化される。制御信号ＭＵＸＳＷ４は、制御信号ＡＭＰＯＵＴＳＷ４の活性化と共に活性化される。その後、データ線ＤＢ_４に接続されたＢ画素３の駆動が終了し、制御信号ＡＭＰＯＵＴＳＷ４が非活性化されても、制御信号ＭＵＸＳＷ４は活性化され続ける。

第２水平期間でも、画素３の駆動の順序が変更されることを除いては、同様にして画素３が駆動される。

図１７Ｂに示されている動作の利点は、制御信号ＭＵＸＳＷ１〜ＭＵＸＳＷ４のスイッチ回数を減少させることができることにある。図１１Ａの動作では、一水平期間において、制御信号ＭＵＸＳＷ１〜ＭＵＸＳＷ４を延べ１２回プルアップし、１２回プルダウンする必要がある。一方、図１１Ｂの動作では、制御信号ＭＵＸＳＷ１〜ＭＵＸＳＷ４を延べ６回しかプルアップする必要がなく、６回しかプルダウンする必要がない。制御信号ＭＵＸＳＷ１〜ＭＵＸＳＷ４のスイッチ回数の減少は、消費電力を低減させるため好ましい。

以上に説明されているように、第１、第２、及び第３の実施形態のいずれにおいても、液晶表示パネル上とデータドライバＩＣの両方にデータ線をデマルチプレクサを設けることにより、絞り込み領域８の高さを低減させることができる。また、第１、第２、及び第３の実施形態のいずれも、配線７の容量カップリングの影響を抑制することで、配線間隔を狭くして絞り込み領域８の高さを短くすることができる。

様々な実施形態が上述されているが、本発明の権利範囲は、上記の実施形態に限定して解釈してはならない。本発明が、液晶表示装置以外の表示装置に適用可能なことは、当業者には自明的であろう。また、上記の実施形態では、データドライバＩＣに設けられたデマルチプレクサによって各出力アンプが２つのソース出力Ｓに対応づけられ、液晶表示パネルに設けられたデマルチプレクサによって各ソース出力Ｓが３本のデータ線Ｄに対応付けられているが、各出力アンプが対応付けられるソース出力Ｓの数、及び各ソース出力Ｓが対応付けられるデータ線Ｄの本数は、適宜に変更可能であることに留意されたい。

更に、液晶表示パネルの駆動方法としては様々な駆動方法が採用可能であり、本発明は、例えば、ライン反転駆動、ドット反転駆動のいずれにも適用可能であることに留意されたい。

また、ラインやフレーム毎によってソース出力の駆動順番を入れ替える動作は、同じ色の画素への書き込み時間均一化によりフリッカ発生の抑制する為だが、上記までの説明では、１ライン・１フレーム毎に書き込み順番の入れ替えを行うと説明してきた。しかし、実際の駆動順番の入れ替え動作は極性反転を考慮しなければいけない。よって、極性反転動作に合わせて最適な駆動順番の入れ替え方法を選択する必要がある。駆動順番の入れ替え動作に関しては、１ライン・１フレーム毎だけなく、２ライン・１フレーム毎、１ライン・２フレーム毎、２ライン・２フレーム毎といった４つの駆動方法が考えられる。

図１は、従来の液晶表示装置の構成を示す図である。 図２は、従来の液晶表示装置の他の構成を示す図である。 図３は、図２の液晶表示装置のデータドライバの出力段の構成を示す図である。 図４は、本発明の一実施形態の液晶表示装置の構成を示す図である。 図５は、図４の液晶表示装置の画素の構成を示す図である。 図６は、第１の実施形態における液晶表示装置の構成の詳細を示す図である。 図７は、図６のデータドライバの詳細な構成を示す図である。 図８は、第１の実施形態における液晶表示装置の動作を示すタイミングチャートである。 図９Ａは、第１の実施形態における液晶表示装置の好適な動作を示すタイミングチャートである。 図９Ｂは、第１の実施形態における液晶表示装置の好適な動作を示すタイミングチャートである。 図９Ｃは、第１の実施形態における液晶表示装置の好適な動作を示すタイミングチャートである。 図９Ｄは、第１の実施形態における液晶表示装置の好適な動作を示すタイミングチャートである。 図１０は、第２の実施形態における液晶表示装置の構成の詳細を示す図である。 図１１Ａは、第２の実施形態における液晶表示装置の動作を示すタイミングチャートである。 図１１Ｂは、第２の実施形態における液晶表示装置の動作を示すタイミングチャートである。 図１２は、第３の実施形態における液晶表示装置の構成の詳細を示す図である。 図１３は、第３の実施形態における液晶表示装置の動作を示すタイミングチャートである。 図１４は、第３の実施形態における液晶表示装置の好適な動作を示すタイミングチャートである。 図１５Ａは、第３の実施形態における液晶表示装置の好適な変形例の構成を示す図である。 図１５Ｂは、第３の実施形態における液晶表示装置の好適な変形例の構成を示す図である。 図１６は、図１５Ａ、図１５Ｂに図示されている液晶表示装置の動作手順を示す図である。 図１７Ａは、図１５Ａ、図１５Ｂに図示されている液晶表示装置の動作を示すタイミングチャートである。 図１７Ｂは、図１５Ａ、図１５Ｂに図示されている液晶表示装置の好適な動作を示すタイミングチャートである。

符号の説明

１：液晶表示パネル
２：有効表示領域
３：画素
３ａ：ＴＦＴ
３ｂ：画素電極
３ｃ：共通電極
４：走査線ドライバ回路
５：デマルチプレクサ
５_Ｒ、５_Ｇ、５_Ｂ、：時分割スイッチ
６、６Ａ〜６Ｃ：データドライバＩＣ
７：配線
８：絞り込み領域
１０、１０Ａ〜１０Ｃ：液晶表示装置
１１：ラッチ
１２：レジスタ
１３：マルチプレクサ
１４：階調電圧発生回路
１４ａ：階調電圧線
１５：Ｄ／Ａコンバータ
１６：マルチプレクサ
１６ａ〜１６ｄ：スイッチ
１７：出力アンプ
１８：ダイレクトスイッチ
１８ａ〜１８ｄ：スイッチ
１９：デマルチプレクサ
１９ａ〜１９ｈ：スイッチ
２０：タイミング制御回路
２１：マルチプレクサ
２１ａ〜２１ｄ：スイッチ
１００、１００Ａ：液晶表示装置
１０１、１０１Ａ：液晶表示パネル
１０２：有効表示領域
１０３：画素
１０４：走査線ドライバ回路
１０５：デマルチプレクサ
１０５ａ：スイッチ
１０６、１０６Ａ：データドライバＩＣ
１０７：配線
１０８：絞り込み領域
１１１：Ｄ／Ａコンバータ
１１２：出力アンプ
１１３：デマルチプレクサ

Claims (15)

1. 表示パネルと、
   複数のソース出力から駆動電圧を出力して前記表示パネルを駆動するデータドライバ
   とを具備し
   前記データドライバは、
   画素データに対応する階調電圧を受け取り、前記階調電圧に応答して前記駆動電圧を出力する複数の出力アンプと、
   前記出力アンプを、複数のソース出力のうちから選択された選択ソース出力に電気的に接続するように構成されたドライバ側デマルチプレクサ
   とを備え、
   前記表示パネルは、
   複数のデータ線と、
   前記複数のデータ線のうちから選択されたデータ線を、前記複数のソース出力に電気的に接続するように構成されたパネル側デマルチプレクサ
   とを備え、
   前記データドライバは、更に、
   複数の階調電圧を受け取り、前記複数の階調電圧のうちから前記画素データに対応する前記階調電圧を出力する複数のＤ／Ａコンバータと、
   前記複数のＤ／Ａコンバータのうちから選択されたＤ／Ａコンバータの出力を前記出力アンプに接続するように構成されたマルチプレクサと、
   前記複数のＤ／Ａコンバータの出力を前記複数のソース出力に電気的に接続するように構成されたダイレクトスイッチ
   とを備え、
   前記複数のソース出力は、第１ソース出力及び第２ソース出力を含み、
   前記複数の出力アンプは、第１出力アンプを含み、
   前記複数のＤ／Ａコンバータは、第１Ｄ／Ａコンバータ及び第２Ｄ／Ａコンバータを含み、
   前記マルチプレクサは、前記第１Ｄ／Ａコンバータと前記第２Ｄ／Ａコンバータとのうちから選択された一方のＤ／Ａコンバータの出力を前記第１出力アンプの入力に接続するように構成され、
   前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を、前記第１ソース出力と前記第２ソース出力のうちから選択された一方のソース出力に接続するように構成され、
   前記ダイレクトスイッチは、前記第１Ｄ／Ａコンバータと前記第２Ｄ／Ａコンバータとを、それぞれ、前記第１ソース出力と前記第２ソース出力とに接続するように構成され、
   或る水平期間内の第１の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第１ソース出力に接続し、
   前記或る水平期間内の、前記第１の期間に続く第２の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第２ソース出力に接続し、
   前記或る水平期間に続く次水平期間内の第３の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第２ソース出力に接続し、
   前記次水平期間内の、前記第３の期間に続く第４の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第１ソース出力に接続する
   表示装置。
2. 表示パネルと、
   複数のソース出力から駆動電圧を出力して前記表示パネルを駆動するデータドライバ
   とを具備し
   前記データドライバは、
   画素データに対応する階調電圧を受け取り、前記階調電圧に応答して前記駆動電圧を出力する複数の出力アンプと、
   前記出力アンプを、複数のソース出力のうちから選択された選択ソース出力に電気的に接続するように構成されたドライバ側デマルチプレクサ
   とを備え、
   前記表示パネルは、
   複数のデータ線と、
   前記複数のデータ線のうちから選択されたデータ線を、前記複数のソース出力に電気的に接続するように構成されたパネル側デマルチプレクサ
   とを備え、
   前記データドライバは、更に、
   複数の階調電圧を受け取り、前記複数の階調電圧のうちから前記画素データに対応する前記階調電圧を出力する複数のＤ／Ａコンバータと、
   前記複数のＤ／Ａコンバータのうちから選択されたＤ／Ａコンバータの出力を前記出力アンプに接続するように構成されたマルチプレクサと、
   前記複数のＤ／Ａコンバータの出力を前記複数のソース出力に電気的に接続するように構成されたダイレクトスイッチ
   とを備え、
   前記複数のソース出力は、第１ソース出力及び第２ソース出力を含み、
   前記複数の出力アンプは、第１出力アンプを含み、
   前記複数のＤ／Ａコンバータは、第１Ｄ／Ａコンバータ及び第２Ｄ／Ａコンバータを含み、
   前記マルチプレクサは、前記第１Ｄ／Ａコンバータと前記第２Ｄ／Ａコンバータとのうちから選択された一方のＤ／Ａコンバータの出力を前記第１出力アンプの入力に接続するように構成され、
   前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を、前記第１ソース出力と前記第２ソース出力のうちから選択された一方のソース出力に接続するように構成され、
   前記ダイレクトスイッチは、前記第１Ｄ／Ａコンバータと前記第２Ｄ／Ａコンバータとを、それぞれ、前記第１ソース出力と前記第２ソース出力とに接続するように構成され、
   或るフレーム期間の第ｍ水平期間内の第１の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第１ソース出力に接続し、
   前記或るフレーム期間の前記第ｍ水平期間内の、前記第１の期間に続く第２の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第２ソース出力に接続し、
   或るフレーム期間に続く次フレーム期間の第ｍ水平期間内の第３の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第２ソース出力に接続し、
   前記次フレーム期間の前記第ｍ水平期間内の、前記第３の期間に続く第４の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第１ソース出力に接続する
   表示装置。
3. 表示パネルと、
   複数のソース出力から駆動電圧を出力して前記表示パネルを駆動するデータドライバ
   とを具備し
   前記データドライバは、
   画素データに対応する階調電圧を受け取り、前記階調電圧に応答して前記駆動電圧を出力する複数の出力アンプと、
   前記出力アンプを、複数のソース出力のうちから選択された選択ソース出力に電気的に接続するように構成されたドライバ側デマルチプレクサ
   とを備え、
   前記表示パネルは、
   複数のデータ線と、
   前記複数のデータ線のうちから選択されたデータ線を、前記複数のソース出力に電気的に接続するように構成されたパネル側デマルチプレクサ
   とを備え、
   前記データドライバは、更に、
   複数の階調電圧を受け取り、前記複数の階調電圧のうちから前記画素データに対応する前記階調電圧を出力する複数のＤ／Ａコンバータと、
   前記複数のＤ／Ａコンバータのうちから選択されたＤ／Ａコンバータの出力を前記出力アンプに接続するように構成されたマルチプレクサと、
   前記複数のＤ／Ａコンバータの出力を前記複数のソース出力に電気的に接続するように構成されたダイレクトスイッチ
   とを備え、
   前記複数のソース出力は、この順序で並べられた第１ソース出力、第２ソース出力、第３ソース出力、及び第４ソース出力を含み、
   前記複数の出力アンプは、第１出力アンプ及び第２出力アンプを含み、
   前記複数のＤ／Ａコンバータは、第１〜第４Ｄ／Ａコンバータを含み、
   前記マルチプレクサは、前記第１Ｄ／Ａコンバータ及び前記第３Ｄ／Ａコンバータのうちから選択された一方のＤ／Ａコンバータの出力を前記第１出力アンプの入力に接続するように構成され、且つ、前記第２Ｄ／Ａコンバータ及び前記第４Ｄ／Ａコンバータのうちから選択された一方のＤ／Ａコンバータの出力を前記第２出力アンプの入力に接続するように構成され、
   前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を、前記第１ソース出力及び前記第３ソース出力のうちから選択された一方のソース出力に接続するように構成され、且つ、前記第２出力アンプの出力を、前記第２ソース出力及び前記第４ソース出力のうちから選択された一方のソース出力に接続するように構成され、
   前記ダイレクトスイッチは、前記第１〜第４Ｄ／Ａコンバータを、それぞれ、前記第１〜第４ソース出力に接続するように構成された
   表示装置。
4. 請求項３に記載の表示装置であって、
   前記ドライバ側デマルチプレクサは、第１時刻において、前記第１出力アンプの出力を前記第１ソース出力に接続し、前記第１時刻の後の第２時刻において、前記第１出力アンプの出力を前記第１ソース出力に接続しながら前記第２出力アンプの出力を前記第２ソース出力に接続し、前記第２時刻の後の第３時刻において、前記第１出力アンプの出力を前記第１ソース出力から切り離すように制御され、
   前記ダイレクトスイッチは、前記第３時刻において、前記第１Ｄ／Ａコンバータの出力を前記第１ソース出力に接続するように制御される
   表示装置。
5. 表示パネルと、
   複数のソース出力から駆動電圧を出力して前記表示パネルを駆動するデータドライバ
   とを具備し
   前記データドライバは、
   画素データに対応する階調電圧を受け取り、前記階調電圧に応答して前記駆動電圧を出力する複数の出力アンプと、
   前記出力アンプを、複数のソース出力のうちから選択された選択ソース出力に電気的に接続するように構成されたドライバ側デマルチプレクサ
   とを備え、
   前記表示パネルは、
   複数のデータ線と、
   前記複数のデータ線のうちから選択されたデータ線を、前記複数のソース出力に電気的に接続するように構成されたパネル側デマルチプレクサ
   とを備え、
   前記データドライバは、更に、
   複数の階調電圧を受け取り、前記複数の階調電圧のうちから第１画素データに対応する第１階調電圧を出力する第１Ｄ／Ａコンバータと、
   前記複数の階調電圧のうちから第２画素データに対応する第２階調電圧を出力する第２Ｄ／Ａコンバータ
   とを具備し、
   前記複数のソース出力は、この順序で並べられた第１ソース出力、第２ソース出力、第３ソース出力、及び第４ソース出力を含み、
   前記複数の出力アンプは、
   前記第１Ｄ／Ａコンバータから前記第１階調電圧を受け取り、前記第１階調電圧に応答して第１駆動電圧を出力する第１出力アンプと、
   前記第２Ｄ／Ａコンバータから前記第２階調電圧を受け取り、前記第２階調電圧に応答して第２駆動電圧を出力する第２出力アンプ
   とを備え、
   前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を、前記第１ソース出力及び前記第３ソース出力のうちから選択された一方のソース出力に接続するように構成され、且つ、前記第２出力アンプの出力を、前記第２ソース出力及び前記第４ソース出力のうちから選択された一方のソース出力に接続するように構成された
   表示装置。
6. 請求項５に記載の表示装置であって、
   前記ドライバ側デマルチプレクサは、第１時刻において前記第１出力アンプの出力を前記第１ソース出力に接続し、前記第１時刻の後の第２時刻において、前記第１出力アンプの出力を前記第１ソース出力に接続しながら前記第２出力アンプの出力を前記第２ソース出力に接続するように制御される
   表示装置。
7. 請求項６に記載の表示装置であって、
   前記ドライバ側デマルチプレクサは、前記第２時刻の後の第３時刻において、前記第２
   出力アンプの出力を前記第２ソース出力に接続しながら前記第１出力アンプの出力を前記
   第３ソース出力に接続し、且つ、前記第３時刻の後の第４時刻において、前記第１出力ア
   ンプの出力を前記第３ソース出力に接続しながら前記第２出力アンプの出力を前記第４ソ
   ース出力に接続するように制御され、
   更に、前記ドライバ側デマルチプレクサは、前記第１時刻において前記第２出力アンプ
   の出力を前記第４ソース出力に接続するように制御される
   表示装置。
8. 表示パネルと、
   複数のソース出力から駆動電圧を出力して前記表示パネルを駆動するデータドライバ
   とを具備し
   前記データドライバは、
   画素データに対応する階調電圧を受け取り、前記階調電圧に応答して前記駆動電圧を出力する複数の出力アンプと、
   前記出力アンプを、複数のソース出力のうちから選択された選択ソース出力に電気的に接続するように構成されたドライバ側デマルチプレクサ
   とを備え、
   前記表示パネルは、
   複数のデータ線と、
   前記複数のデータ線のうちから選択されたデータ線を、前記複数のソース出力に電気的に接続するように構成されたパネル側デマルチプレクサ
   とを備え、
   前記データドライバは、更に、複数の階調電圧を受け取り、前記複数の階調電圧のうちから選択された第１〜第４階調電圧をそれぞれに出力する第１〜第４Ｄ／Ａコンバータを備え、
   前記複数のソース出力は、この順序で並べられた第１ソース出力、第２ソース出力、第３ソース出力、第４ソース出力、第５ソース出力、第６ソース出力、第７ソース出力、及び第８ソース出力を含み、
   前記複数の出力アンプは、
   前記第１〜第４Ｄ／Ａコンバータから、それぞれ前記第１〜第４階調電圧を受け取り、それぞれ前記第１〜第４階調電圧に応答して第１〜第４駆動電圧を出力する第１〜第４出力アンプを備え、
   前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を、前記第１ソース出力及び前記第３ソース出力のうちから選択された一方のソース出力に接続するように構成され、前記第２出力アンプの出力を、前記第２ソース出力及び前記第４ソース出力のうちから選択された一方のソース出力に接続するように構成され、前記第３出力アンプの出力を、前記第５ソース出力及び前記第７ソース出力のうちから選択された一方のソース出力に接続するように構成され、前記第４出力アンプの出力を、前記第６ソース出力及び前記第８ソース出力のうちから選択された一方のソース出力に接続するように構成されており、且つ、
   前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第１ソース出力に接続すると同時に前記第４出力アンプの出力を前記第８ソース出力に接続し、前記第２出力アンプの出力を前記第４ソース出力に接続すると同時に前記第３出力アンプの出力を前記第５ソース出力に接続するように構成された
   表示装置。
9. 請求項８に記載の表示装置であって、
   前記ドライバ側デマルチプレクサは、第１時刻において前記第１出力アンプの出力を前記第１ソース出力に接続すると共に前記第４出力アンプの出力を前記第８ソース出力に接続し、前記第１時刻の後の第２時刻において、前記第２出力アンプの出力を前記第２ソース出力に接続すると共に前記第３出力アンプの出力を前記第７ソース出力に接続し、前記第２時刻の後の第３時刻において、前記第１出力アンプの出力を前記第３ソース出力に接続すると共に前記第４出力アンプの出力を前記第６ソース出力に接続し、前記第３時刻の後の第４時刻において、前記第２出力アンプの出力を前記第４ソース出力に接続すると共に前記第３出力アンプの出力を前記第５ソース出力に接続するように制御される
   表示装置。
10. 請求項８に記載の表示装置であって、
    前記ドライバ側デマルチプレクサは、第１時刻において前記第２出力アンプの出力を前記第４ソース出力に接続すると共に前記第３出力アンプの出力を前記第５ソース出力に接続し、前記第１時刻の後の第２時刻において、前記第１出力アンプの出力を前記第３ソース出力に接続すると共に前記第４出力アンプの出力を前記第６ソース出力に接続し、前記第２時刻の後の第３時刻において、前記第２出力アンプの出力を前記第２ソース出力に接続すると共に前記第３出力アンプの出力を前記第７ソース出力に接続し、前記第３時刻の後の第４時刻において、前記第１出力アンプの出力を前記第１ソース出力に接続すると共に前記第４出力アンプの出力を前記第８ソース出力に接続するように制御される
    表示装置。
11. 複数のデータ線と、前記複数のデータ線のうちから駆動されるべきデータ線を選択するパネル側デマルチプレクサとを備える表示パネルを駆動するデータドライバであって、
    前記パネル側デマルチプレクサの入力に接続される複数のソース出力と、
    画素データに対応する階調電圧を受け取り、前記階調電圧に応答して駆動電圧を出力する複数の出力アンプと、
    前記出力アンプを、前記複数のソース出力のうちから選択されたソース出力に電気的に接続するように構成されたドライバ側デマルチプレクサと、
    前記パネル側デマルチプレクサを制御する制御信号を生成する制御回路と、
    複数の階調電圧を受け取り、前記複数の階調電圧のうちから前記画素データに対応する前記階調電圧を出力する複数のＤ／Ａコンバータと、
    前記複数のＤ／Ａコンバータのうちから選択されたＤ／Ａコンバータの出力を前記出力アンプに接続するように構成されたマルチプレクサと、
    前記複数のＤ／Ａコンバータの出力を前記複数のソース出力に電気的に接続するように構成されたダイレクトスイッチ
    とを具備し、
    前記複数のソース出力は、第１ソース出力及び第２ソース出力を含み、
    前記複数の出力アンプは、第１出力アンプを含み、
    前記複数のＤ／Ａコンバータは、第１Ｄ／Ａコンバータ及び第２Ｄ／Ａコンバータを含み、
    前記マルチプレクサは、前記第１Ｄ／Ａコンバータと前記第２Ｄ／Ａコンバータとのうちから選択された一方のＤ／Ａコンバータの出力を前記第１出力アンプの入力に接続するように構成され、
    前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を、前記第１ソース出力と前記第２ソース出力のうちから選択された一方のソース出力に接続するように構成され、
    前記ダイレクトスイッチは、前記第１Ｄ／Ａコンバータと前記第２Ｄ／Ａコンバータとを、それぞれ、前記第１ソース出力と前記第２ソース出力とに接続するように構成され、
    或る水平期間内の第１の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第１ソース出力に接続し、
    前記或る水平期間内の、前記第１の期間に続く第２の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第２ソース出力に接続し、
    前記或る水平期間に続く次水平期間内の第３の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第２ソース出力に接続し、
    前記次水平期間内の、前記第３の期間に続く第４の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第１ソース出力に接続する
    データドライバ。
12. 複数のデータ線と、前記複数のデータ線のうちから駆動されるべきデータ線を選択するパネル側デマルチプレクサとを備える表示パネルを駆動するデータドライバであって、
    前記パネル側デマルチプレクサの入力に接続される複数のソース出力と、
    画素データに対応する階調電圧を受け取り、前記階調電圧に応答して駆動電圧を出力する複数の出力アンプと、
    前記出力アンプを、前記複数のソース出力のうちから選択されたソース出力に電気的に接続するように構成されたドライバ側デマルチプレクサと、
    前記パネル側デマルチプレクサを制御する制御信号を生成する制御回路と、
    複数の階調電圧を受け取り、前記複数の階調電圧のうちから前記画素データに対応する前記階調電圧を出力する複数のＤ／Ａコンバータと、
    前記複数のＤ／Ａコンバータのうちから選択されたＤ／Ａコンバータの出力を前記出力アンプに接続するように構成されたマルチプレクサと、
    前記複数のＤ／Ａコンバータの出力を前記複数のソース出力に電気的に接続するように構成されたダイレクトスイッチ
    とを具備し、
    前記複数のソース出力は、第１ソース出力及び第２ソース出力を含み、
    前記複数の出力アンプは、第１出力アンプを含み、
    前記複数のＤ／Ａコンバータは、第１Ｄ／Ａコンバータ及び第２Ｄ／Ａコンバータを含み、
    前記マルチプレクサは、前記第１Ｄ／Ａコンバータと前記第２Ｄ／Ａコンバータとのうちから選択された一方のＤ／Ａコンバータの出力を前記第１出力アンプの入力に接続するように構成され、
    前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を、前記第１ソース出力と前記第２ソース出力のうちから選択された一方のソース出力に接続するように構成され、
    前記ダイレクトスイッチは、前記第１Ｄ／Ａコンバータと前記第２Ｄ／Ａコンバータとを、それぞれ、前記第１ソース出力と前記第２ソース出力とに接続するように構成され、
    或るフレーム期間の第ｍ水平期間内の第１の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第１ソース出力に接続し、
    前記或るフレーム期間の前記第ｍ水平期間内の、前記第１の期間に続く第２の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第２ソース出力に接続し、
    或るフレーム期間に続く次フレーム期間の第ｍ水平期間内の第３の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第２ソース出力に接続し、
    前記次フレーム期間の前記第ｍ水平期間内の、前記第３の期間に続く第４の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第１ソース出力に接続する
    データドライバ。
13. 複数のデータ線と、前記複数のデータ線のうちから駆動されるべきデータ線を選択するパネル側デマルチプレクサとを備える表示パネルを駆動するデータドライバであって、
    前記パネル側デマルチプレクサの入力に接続される複数のソース出力と、
    画素データに対応する階調電圧を受け取り、前記階調電圧に応答して駆動電圧を出力する複数の出力アンプと、
    前記出力アンプを、前記複数のソース出力のうちから選択されたソース出力に電気的に接続するように構成されたドライバ側デマルチプレクサと、
    前記パネル側デマルチプレクサを制御する制御信号を生成する制御回路と、
    複数の階調電圧を受け取り、前記複数の階調電圧のうちから前記画素データに対応する前記階調電圧を出力する複数のＤ／Ａコンバータと、
    前記複数のＤ／Ａコンバータのうちから選択されたＤ／Ａコンバータの出力を前記出力アンプに接続するように構成されたマルチプレクサと、
    前記複数のＤ／Ａコンバータの出力を前記複数のソース出力に電気的に接続するように構成されたダイレクトスイッチ
    とを具備し、
    前記複数のソース出力は、この順序で並べられた第１ソース出力、第２ソース出力、第３ソース出力、及び第４ソース出力を含み、
    前記複数の出力アンプは、第１出力アンプ及び第２出力アンプを含み、
    前記複数のＤ／Ａコンバータは、第１〜第４Ｄ／Ａコンバータを含み、
    前記マルチプレクサは、前記第１Ｄ／Ａコンバータ及び前記第３Ｄ／Ａコンバータのうちから選択された一方のＤ／Ａコンバータの出力を前記第１出力アンプの入力に接続するように構成され、且つ、前記第２Ｄ／Ａコンバータ及び前記第４Ｄ／Ａコンバータのうちから選択された一方のＤ／Ａコンバータの出力を前記第２出力アンプの入力に接続するように構成され、
    前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を、前記第１ソース出力及び前記第３ソース出力のうちから選択された一方のソース出力に接続するように構成され、且つ、前記第２出力アンプの出力を、前記第２ソース出力及び前記第４ソース出力のうちから選択された一方のソース出力に接続するように構成され、
    前記ダイレクトスイッチは、前記第１〜第４Ｄ／Ａコンバータを、それぞれ、前記第１〜第４ソース出力に接続するように構成された
    データドライバ。
14. 複数のデータ線と、前記複数のデータ線のうちから駆動されるべきデータ線を選択するパネル側デマルチプレクサとを備える表示パネルを駆動するデータドライバであって、
    前記パネル側デマルチプレクサの入力に接続される複数のソース出力と、
    画素データに対応する階調電圧を受け取り、前記階調電圧に応答して駆動電圧を出力する複数の出力アンプと、
    前記出力アンプを、前記複数のソース出力のうちから選択されたソース出力に電気的に接続するように構成されたドライバ側デマルチプレクサと、
    前記パネル側デマルチプレクサを制御する制御信号を生成する制御回路と、
    複数の階調電圧を受け取り、前記複数の階調電圧のうちから第１画素データに対応する第１階調電圧を出力する第１Ｄ／Ａコンバータと、
    前記複数の階調電圧のうちから第２画素データに対応する第２階調電圧を出力する第２Ｄ／Ａコンバータ
    とを具備し、
    前記複数のソース出力は、この順序で並べられた第１ソース出力、第２ソース出力、第３ソース出力、及び第４ソース出力を含み、
    前記複数の出力アンプは、
    前記第１Ｄ／Ａコンバータから前記第１階調電圧を受け取り、前記第１階調電圧に応答して第１駆動電圧を出力する第１出力アンプと、
    前記第２Ｄ／Ａコンバータから前記第２階調電圧を受け取り、前記第２階調電圧に応答して第２駆動電圧を出力する第２出力アンプ
    とを備え、
    前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を、前記第１ソース出力及び前記第３ソース出力のうちから選択された一方のソース出力に接続するように構成され、且つ、前記第２出力アンプの出力を、前記第２ソース出力及び前記第４ソース出力のうちから選択された一方のソース出力に接続するように構成された
    データドライバ。
15. 複数のデータ線と、前記複数のデータ線のうちから駆動されるべきデータ線を選択するパネル側デマルチプレクサとを備える表示パネルを駆動するデータドライバであって、
    前記パネル側デマルチプレクサの入力に接続される複数のソース出力と、
    画素データに対応する階調電圧を受け取り、前記階調電圧に応答して駆動電圧を出力する複数の出力アンプと、
    前記出力アンプを、前記複数のソース出力のうちから選択されたソース出力に電気的に接続するように構成されたドライバ側デマルチプレクサと、
    前記パネル側デマルチプレクサを制御する制御信号を生成する制御回路と、
    複数の階調電圧を受け取り、前記複数の階調電圧のうちから選択された第１〜第４階調電圧をそれぞれに出力する第１〜第４Ｄ／Ａコンバータ
    とを具備し、
    前記複数のソース出力は、この順序で並べられた第１ソース出力、第２ソース出力、第３ソース出力、第４ソース出力、第５ソース出力、第６ソース出力、第７ソース出力、及び第８ソース出力を含み、
    前記複数の出力アンプは、前記第１〜第４Ｄ／Ａコンバータから、それぞれ前記第１〜第４階調電圧を受け取り、それぞれ前記第１〜第４階調電圧に応答して第１〜第４駆動電圧を出力する第１〜第４出力アンプを備え、
    前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を、前記第１ソース出力及び前記第３ソース出力のうちから選択された一方のソース出力に接続するように構成され、前記第２出力アンプの出力を、前記第２ソース出力及び前記第４ソース出力のうちから選択された一方のソース出力に接続するように構成され、前記第３出力アンプの出力を、前記第５ソース出力及び前記第７ソース出力のうちから選択された一方のソース出力
    に接続するように構成され、前記第４出力アンプの出力を、前記第６ソース出力及び前記第８ソース出力のうちから選択された一方のソース出力に接続するように構成されており、且つ、
    前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第１ソース出力に接続すると同時に前記第４出力アンプの出力を前記第８ソース出力に接続し、前記第２出力アンプの出力を前記第４ソース出力に接続すると同時に前記第３出力アンプの出力を前記第５ソース出力に接続するように構成された
    データドライバ。

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