FR2831983A1 - Afficheur a cristaux liquides et, plus particulierement, dispositif et procede de commande de donnees pour un afficheur a cristaux liquides - Google Patents

Afficheur a cristaux liquides et, plus particulierement, dispositif et procede de commande de donnees pour un afficheur a cristaux liquides Download PDF

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Abstract

Un dispositif de commande de données pour un afficheur à cristaux liquides comprend une pluralité de circuits intégrés convertisseurs numériques analogiques (30) afin de convertir un nombre n de données de pixel d'entrée (où n est un nombre entier) en un nombre n de signaux de tension de pixel et afin de diviser le nombre n de données de pixel d'entrée en au moins deux nombres n/ 2 de données de pixel pour sortir les signaux de tension de pixel divisés, une pluralité de circuits intégrés amplificateurs de sortie (48A, 48B), ayant chacun un nombre n de canaux (où n est un nombre entier), afin de recevoir les signaux de tension de pixel divisés, de les amplifier et sortir vers chaque ligne de données. Chacun des circuits intégrés convertisseurs numériques analogiques est monté dans un boîtier à transfert sur bande (TAB) connecté à un panneau d'affichage â cristaux liquides, et chacun des circuits intégrés amplificateurs de sortie est monté sur le panneau d'affichage à cristaux liquides.

Description

statistiques fonction de la position du mobile.
AFFICHEUR A CRISTAUX LIQUIDES ET' PLUS PARTICULIEREMENT.
DISPOSITIF ET PROCEDE DE COMMANDE DE DONNEES
POUR UN AFFICHEUR A CRISTAUX LIQUIDES
La présente invention concerne un afficheur à cristaux liquides et, plus 0 particulièrement, un dispositif de commande de données et une méthode pour un afficheur à cristaux liquides, dans lequel les convertisseurs numériques analogiques sont pilotés sur la base d'une division temporelle et intégrés séparément des amplificateurs de sortie (buffers), réduisant ainsi le nombre de circuits intégrés
convertisseurs numériques analogiques et de bo^tiers de type à transfert sur bande.
En général, un afficheur à cristaux liquides (LCD) commande un facteur de transmission de la lumière en utilisant en champ électrique appliqué afin d'afficher une image. L'afficheur à cristaux liquides comprend un panneau d'affichage à cristaux liquides ayant des cellules à cristaux liquides disposées sous forme de matrice et un circuit de commande destiné à la commande du panneau d'affichage à cristaux liquides. Le panneau d'affichage à cristaux liquides comprend des lignes de porte et des lignes de données disposées perpendiculaires les unes aux autres et chaque cellule à cristaux liquides est situce là o les lignes de porte croisent les lignes de données. Le panneau d'affichage à cristaux liquides dispose d'une électrode de pixel et d'une électrode pour appliquer un champ électrique sur chacune des cellules à cristaux liquides. Chaque électrode de pixel est connoctée à une des lignes de donnces correspondante via des électrodes de source et de drain d'un transistor à couche mince qui fonctionne en tant qu'élément de commatation. L'électrode de porte du transistor à couche mince est connectée à une des lignes de porte correspondante, permettant ainsi d'appliquer un signal de tension de pixel aux
électrodes de pixel pour chaque ligne de données correspondante.
L'électronique de commande comprend un circuit de commande (driver) de porte pour cornmander les lignes de porte, un circuit de commande (drver) de donnces pour commander les lignes de données et un générateur de tension commune pour commander l'électrode commune. Le circuit de commande de porte applique de manière séquentielle un signal de balayage à chacune des lignes de porte afin de commander de manière séquentielle les cellules à cristaux liquides sur l'afficheur à cristaux liquides, une ligne de porte à la fois. Le cTrcuit de commande de donnces applique un signal de tension de donnces à chacune des lignes de données à \\HlRSCH6\BREVETS\Brevels\i9700\19705.doc - 5 jun 2002 - l/47
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chaque fois que le signal de porte est appliqué à l'une quelconque des lignes de porte.
Le générateur de tension commune applique un signal de tension commune à l'électrode commune. En conséquence, l'afficheur à cristaux liquides commande un facteur de transmission de lumière en appliquant un champ électrique entre l'électrode de pixel et l'électrode commune conformément au signal de tension de donnces pour chaque cellule à cristaux liquides, affichant ainsi une image. Le circuit de commande de donnces et le circuit de commande de porte sont intégrés dans une pluralité de circuits intégrés. Les circuits intégrés de commande de donnces et de commande de porte sont montés sur un bo^tier à transtert automatique sur bande o (TCP) afin d'être connoctés au panneau d'affichage à cristaux liquides par un système à transfert automatique sur bande (TAB) ou montés sur le panneau d'affichage à
cristaux liquides au moyen d'un système de puce sur verre (COG).
La figure 1 présente de manière schématique un bloc de commande de données d'un afficheur à cristaux liquides conforme à l'art conventionnel. Sur la figure 1, un bloc de commande de données comprend des circuits intégrés de commande des données 4 interconnectés entre un panneau d'affichage à cristaux liquides 2 et une plaquette de circuit imprimé de données 8 via des TCP 6. La plaquette de circuit imprimé de données 8 reçoit différents signaux comprenant des signaux de commande provenant d'un contrôleur de synchronisation (non représenté), des signaux de données et des signaux de tension de commande provenant d'un générateur de puissance (non représenté), interfaçant ainsi les différents signaux de commande aux circuits intogrés de commande de données 4. Chaque TCP 6 est interconnecté électriquement entre une pastille de donnces qui est disposée à une partie supérieure du panneau d'affichage à cristaux liquides 2 et une pastille de sortie qui est disposée sur chaque plaquette de circuit imprimé de données 8. Les circuits intégrés de commande de données 4 convertissent les données de pixel numériques en des signaux de pixel analogiques afin d'appliquer des signaux de pixcl
analogiques aux lignes de données sur le panneau d'affichage à cristaux liquides 2.
La figure 2 est un schéma de principe détaillé montrant une configuration du circuit intégré de commande de données de la figure 1 conformément à l'art conventionnel. Sur la figure 2, chaque circuit intégré de commande de données 4 comprend une partie registres à décalage 14 afin d'appliquer un signal d'échantillonnage séquentiel, une partie verrou (latch) 16 pour verrouiller de manière séquentielle et sortir simultanément des données de pixel VD en réponse au signal d'échantillonnage, un convertisseur numérique analogique (CNA) 18 pour convertir les données de pixel VD reçues de la partie verrou 16 en un signal de pixcl, et une partie amplificateur de sortie 26 pour amplifier et sortir le signal de pixel reçu du CNA 18. Par ailleurs, le circuit intégré de commande de données 4 comprend un \\HIRSCH6\BREVETS\Brevets\19700\19705.doc - 5 jun 2002 - 2/47
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contrôleur de signaux 10 pour interfacer divers signaux de commande provenant d'un contrôleur de synchronisation (non représenté) et les données de pixel VD, et une partie tension gamma 12 pour fournir les tensions gamma positives et négatives nécessaires au CNA 18. Chaque circuit intégré de commande de données 4 commande un nombre n de lignes de données D1 à Dn. Le contrôleur de signaux 10 commande divers signaux de commande (par exemple SSP, SSC, SOE, REV, POL etc.) et les donnces de pixel VD afin de sortir les signaux de commande et les donnces de pixel VD vers les différents éléments appropriés. La partie tension gamma 12 subdivise plusieurs tensions de rétérence gamma provenant d'un générateur de tension de référence gamma (non représenté)
pour chaque niveau de gris et sort des signaux en direction du CNA 18.
La partie registres à décalage 14 comprend un nombre n de registres à décalage qui décalent de manière séquentielle une impulsion de départ de source SSP qui est reçue du contrôleur de signaux 10 en réponse à un signal d'horloge d'échantillonnage de source SSC et sortent une impulsion de départ de source SSP en tant que signal d'échantillonnage. La partie verrou 16 échantillonne de manière séquentielle les donnés de pixcl VD reçues du contrôleur de signaux 10 en réponse au signal d'échantillonnage reçu de la partie registres à décalage 14 afm de verrouiller les données de pixel VD. En conséquence, la partie verrou 16 comprend un nombre n de verrous pour verrouiller un nombre n de données de pixcl VD, dans laquelle chacun des n verrous a une taille correspondant à un nombre de bits (par exemple 3 bits ou 6 bits) des donnces de pixel VD. De manière spécifque, un contrôleur de synchronisation (non représenté) sort simultanément les données de pixel VD divisoes en des données de pixcl paires 2s VDeven et en des données de pixcl impaires VDodd via chaque ligne de transmission, réduisant ainsi la fréquence de transmission. Les données de pixel paires VDeven et les donnces de pixcl impaires VDodd comprennent chacune des données de pixel rouge (R), vert (V) et bleu (B). Ainsi, la partie verrou 16 verrouille simultanément les donnces de pixel paires VDeven et les données de pixel impaires VDodd reçues du contrôleur de signaux 10, par exemple 6 données de pixel pour chaque signal d'échantillonnage. Ensuite, la partie verrou 16 sort simultanément un nombre n de données de pixcl VD en réponse à un signal de validation de sortie de source SOE reçu du contrôleur de signaux 10. Les données de pixel VD, qui ont un nombre de bits transités qui dépasse une valeur de rétérence, sont modulées pour avoir un nombre de bits de transition réduit afin de minimiser les interférences
électromagnétique lors de la transmission depuis le contrôleur de synchronisation.
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En conséquence, la partie verrou 16 restaure les données de pixel VD modulées pour avoir un nombre de bits de transition réduit en réponse à un signal sélectionnant
une inversion de données REV et sort ensuite les données de pixel VD.
Le CNA 18 convertit et sort simultanément les données de pixel VD de la partie verrou 16 en des signaux de pixel positifs et négatifs. En conséquence, le CNA 18 comprend une partie de décodage positif (P) 20 et une partie de décodage négatif (N) 22 qui sont connectées ensemble à la partie verrou 16, et un multiplexeur (MUX) 24 pour sélectionner des signaux de sortie de la partie de décodage P 20 et de la
partie de décodage N 22.
La partie de décodage P comprend un nombre n de décodeurs P qui convertissent un nombre n de données de pixcl entrces simultanément depuis la partie verrou 16 en des signaux de pixel positifs en réponse à des tensions gamma positives reçues de la partie tension gamma 12. La partie de décodage N comprend un nombre n de décodeurs N qui convertissent un nombre n de données de pixel entrées simultanément depuis de la partie verrou 16 en des signaux de pixcl négatifs en réponse à des tensions gamma négatives reçues de la partie tension gamma 12. Le multiplexeur 24 répond à un signal de commande de polarité POL reçu du contrôleur de signaux 10 afin de sortir de manière sélective les signaux de pixel positifs provenant de la partie de décodage P 20 ou les signaux de pixel négatifs provenant de
la partie de décodage N 22.
La partie amplificateur de sortie 26 comporte un nombre n d'amplificateurs de sortie qui comportent des suiveurs de tension qui sont connectés en série au nombre n de lignes de données D1 à Dn. Les amplificateurs de sortie amplifient les signaux de tension de pixel reçus du CNA 18 et appliquent les signaux de tension de pixel
amplifiés au nombre n de lignes de donnces D1 à Dn.
En conséquence, chacun des circuits intégrés de commande de données 4 conformément à l'art conventionnel nécessite un nombre n de registres à décalage, un nombre n de verrous et un nombre 2n de décodeurs afin de commander le nombre n de lignes de données D 1 à Dn. Il en résulte que les circuits intogrés de commande des données 4 conformément à l'art conventionnel présentent une configuration
complexe et donc un coût de fabrication relativement élevé.
En conséquence, la présente invention vise un dispositif de commande de données et une méthode pour un affcheur à cristaux liquides qui va au devant de manière substantielle d'un ou de plusieurs problèmes dus aux limitations et
désavantages de l'art susmentionné.
Un autre objet de la présente invention est de proposer un dispositif de commande de données et un procédé destiné à commander un afficheur à cristaux liquides dans lequel des convertisseurs numériques analogiques sont commandés sur \\HIRSCH6\BREVETS\Brevets\19700\19705.doc - 5 juin 2002 - 4/47 s 2831983 la base d'une division temporelle et des amplificateurs de sortie sont installés séparément sur un panneau d'affichage à cristaux liquides, réduisant ainsi le nombre de circuits intégrés convertisseurs numériques analogiques et le nombre de bo^tiers à
transfert sur bande.
D'autres caractéristiques et avantages de l'invention ressortiront plus clairement
à la lecture de la description ci-après ou pourront être déduits de la mise en pratique
de l'invention. Les objectifs et autres avantages de l'invention seront réalisés et
atteints par la structure particulièrement révélée dans la description écrite et dans les
revendications de celle-ci aussi bien que dans les dessins annexés.
lo Pour atteindre ces avantages et d'autres, et en accord avec l'objectif de la présente invention, telle qu'elle est réalisée et largement décrite, un dispositif de commande de données pour un afficheur à cristaux liquides comprend une pluralité de circuits intogrés convertisseurs numériques analogiques pour convertir un nombre n de données de pixel d'entrce (o n est un nombre entier) en des signaux de tension de pixel et pour diviser le nombre n de donnces de pixel d'entrée en au moins deux nombres n/2 de données de pixel d'entrée afin de sortir les signaux de tension de pixcl divisés, une pluralité de circuits intégrés amplificateurs de sortie, chacun ayant un nombre n de canaux (o n est un nombre entier), pour recevoir les signaux de tension de pixcl divisés et pour les amplifier et sortir vers chacune des n lignes de données, au moins deux circuits intégrés amplificateurs de sortie de la pluralité de circuits intogrés amplificateurs de sortie étant connectés ensemble à chacun des circuits intégrés convertisseurs numériques analogiques, et un contrôleur de synchronisation pour commander la pluralité de circuits intégrés convertisseurs numériques analogiques et la pluralité de circuits intogrés amplificateurs de sortie, 2s pour ré-arranger un nombre 2n de données de pixel (o n est un nombre entier) devant être fournies à chacun des circuits intégrés convertisseurs numériques analogiques en conformité avec une séquence appliquée au moins aux deux circuits intogrés amplificateurs de sortie, et pour réaliser une division temporelle du nombre 2n de données de pixel afin de fournir au moins deux régions comprenant chacune un nombre n de données de pixel, o chacun des circuits intégrés convertisseurs numériques analogiques est monté dans un bo^tier à transfert sur bande connocté à un panneau d'affichage à cristaux liquides, et chacun des circuits intégrés amplificateurs
de sortie est monté sur le panneau d'affichage à cristaux liquides.
Selon un mode de réalisation, chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques comprend: \\RSCH6\BREVETS\Brevas\19700\19705.doc S juin 2002 5/47
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- des moyens de registre à décalage pour sortir de manière séquentielle un signal d'échantillonnage sous la commande du contrôleur de synchronisation; - des moyens de verrouillage pour verrouiller de manière séquentielle et s sortir le nombre n de données de pixel d'entrée entrées depuis le contrôleur de synchronisation sous la commande du contrôleur de synchronisation et en réponse au signal d'échantillonnage; et - un convertisseur numérique analogique pour convertir simultanément le nombre n de données de pixcl en des signaux vidéo positifs et négatifs en o conformité avec une tension d'entrée gamma, et pour sélectionner le nombre n de signaux de tension de pixcl répondant à un signal de commande de polarité reçu du contrôleur de synchronisation afin d'appliquer le nombre n sélectionné de signaux de tension de pixel à au
moins deux des circuits intégrés amplificateurs de sortie.
Selon un mode de réalisation, chaque amplificateur de sortie de la pluralité d'amplificateurs de sortie comprend: - un démultiplexeur pour recevoir un nombre n/2 de signaux de tension de pixel du nombre n de signaux de tension de pixel sortis de la pluralité de circuits intégrés convertisseurs numériques analogiques, et pour appliquer de manière sélective le nombre n/2 de signaux de tension de pixel à un nombre n de lignes de données en réponse à un signal de validation d'entrée de source reçu du contrôleur de synchronisation; et - des moyens d'amplificateur de sortie, connoctés au nombre n de lignes de données, pour bloquer les signaux de tension de pisel provenant du démultiplexeur dans un ordre "n/2 par n/2" et pour stocker temporairement et sortir les signaux de tension de pixel bloqués lorsque tous les nombres n
de signaux de tension de pixcl ont été entrés.
Dans un autre aspect de la présente invention, un dispositif de commande de données pour un affcheur à cristaux liquides comprend une pluralité de circuits intégrés convertisseurs numériques analogiques pour convertir un nombre n de données de pixel d'entrce en un nombre n de signaux de tension de pixel et pour effectuer un nombre k de divisions temporelles du nombre n de signaux de tension de pixel afin de sortir un nombre 2n de signaux de tension de pixcl divisés de manière temporelle (o n et k sont des nombres entiers), une pluralité de cTrcuits intégrés amplificateurs de sortie, chacun ayant un nombre 2n de canaux (o n est un nombre entier) , pour stocker temporairement le nombre 2n de signaux de tension de pixel divisés de manière temporelle en un ordre "k par k" et pour stocker temporairement le nombre 2n de signaux de tension de pixcl divisés de manière temporelle lorsque \\HIRSCH6\BREVETS\Brevets\19700\19705.doc - 5 juin 2002 - 6/47
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tous les 2n signaux de tension de pixel ont été entrés et afin de sortir simultanément les signaux de tension de pixel ainsi stockés vers un nombre 2n de lignes de données, et un contrôleur de synchronisation pour commander la pluralité de circuits intégrés convertisseurs numériques analogiques et la pluralité de circuits intégrés s amplifcateurs de sortie, et pour fa*e un nombre n de divisions temporelles du nombre n de données de pixcl d'entrée devant être fournies à la pluralité de circuits intégrés convertisseurs numériques analogiques, dans lequel chaque pluralité de circuits intégrés convertisseurs numériques analogiques est montée dans un bo^tier à transtert sur bande connecté au panneau d'affichage à cristaux liquides et chaque o pluralité de circuits intogrés amplifcateurs de sortie est montée sur le panneau
d'affichage à cristaux liquides.
Selon un mode de réalisation, chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques comprend: - des moyens de registre à décalage pour sortir de manière séquentielle un signal d'échantillonnage sous la commande du contrôleur de synchronisation; - des moyens de verrouillage pour verrouiller de manière séquentielle et sortir simultanément le nombre n de données de pixel d'entrce entrces depuis le contrôleur de synchronisation sous la commande du contrôleur de synchronisation et en réponse au signal d'échantillonnage; et - un convertisseur numérique analogique pour convertir simultanément le nombre n de données de pixcl d'entrce en des signaux vidéo positifs et négatifs en conformité avec une tension d'entrée gamma, pour sélectionner 2s le nombre n de signaux de tension de pixel répondant à un signal de commande de polarité reçu du contrôleur de synchronisation et pour réaliser la division temporelle du nombre n des signaux de tension de pixcl en réponse à un signal de commande de sélection reçu du contrôleur de synchronisation afin de sortir les signaux de tension de pixel divisés de
manière temporelle en un ordre "k par k".
Selon un mode de réalisation, chaque circuit intogré amplifcateur de sortie de la pluralité de circuits intégrés amplifcateurs de sortie comprend: - un démultiplexeur pour recevoir chacun des k signaux de tension de pixel, divisés de manière temporelle sortis de la pluralité de circuits intégrés 3s convertisseurs numériques analogiques, et pour appliquer de manière sélective chacun des k signaux de tension de pixel divisés de manière temporelle au nombre 2n de lignes de données en réponse à un signal de validation d'entrée de source reçu du contrôleur de synchronisation; et \\HIRSCH6\BRBVBTS\BrevetsH9700\19705.doc - 5 juin 2002 - 7/47
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- des moyens d'amplificateur de sortie, étant connectés au nombre 2n de lignes de données, pour bloquer le nombre k de signaux de tension de pixel divisés de manière temporelle et pour amplifier et sortir le nombre k de signaux de tension de pixel divisés de manière temporelle lorsque tous les 2n si gnaux de tens i on de p ix el s ont entré s dans l es mo yens d' amp li fi cateur
de sortie.
Dans un autre aspect de la présente invention, un dispositif de commande de données pour un afficheur à cristaux liquides comprend une pluralité de circuits intégrés convertisseurs numériques analogiques pour convertir un nombre n de o données de pixcl d'entrée en un nombre n de signaux de tension de pixcl et pour réaliser un nombre k de divisions temporelles du nombre n de signaux de tension de pixel afin de sortir un nombre k de signaux de tension de pixel divisés de manière temporelle (o n et k sont des nombres entiers), une pluralité de circuits intégrés amplificateurs de sortie pour stocker temporairement le nombre k de signaux de tension de pixcl divisés de manière temporelle lorsque les n signaux de tension de pixel ont été entrés dans les circuits intégrés amplificateurs de sortie, et afin de sortir les signaux de tension de pixel ainsi stochés vers un nombre n de lignes de donnces, et au moins deux circuits intégrés amplificateurs de sortie de la pluralité de circuits intogrés amplificateurs de sortie étant connectés ensemble à chacun des circuits intégrés convertisseurs numériques analogiques, et un contrôleur de synchronisation pour commander la pluralité de circuits intégrés convertisseurs numériques analogiques et la pluralité de circuits intégrés amplificateurs de sortie, et pour réaliser une division temporelle du nombre n de données de pixcl d'entrée devant 8tre fournies à chaque circuit intégré convertisseur numérique analogique dans au moins deux régions comprenant chacune le nombre n de donnces de pixel d'entrce, dans lequel chaque pluralité de circuits intégrés convertisseurs numériques analogiques est montée dans un boîtier à transtert sur bande connecté au panneau d'affichage à cristaux liquides et chaque circuit intogré amplificateur de sortie est montée sur le
panneau d'affichage à cristaux liquides.
Selon un mode de réalisation, chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques comprend: - des moyens de registre à décalage pour sortir de manière séquentielle un signal d'échantillonnage sous la commande du contrôleur de synchronisation; - des moyens de verrouillage pour verrouiller de manière séquentielle et sortir simultanément le nombre n de données de pixel d'entrce entrées \\HIRSCH6\BREVETS\Brevets\19700\19705.doc - 5 juin 2002 - 8/47
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depuis le contrôleur de synchronisation sous la commande du contrôleur de synchronisation et en réponse au signal d'échantillonnage; - un convertisseur numérique analogique pour convertir simultanément le nombre n de données de pixcl d'entrce en des signaux vidéo positifs et négatifs en conformité avec une tension d'entrce gamma, et pour sélectionner le nombre n de signaux de tension de pixel répondant à un signal de commande de polarité reçu du contrôleur de synchronisation et pour réaliser une division temporelle du nombre n des signaux de tension de pixel en réponse à un premier signal de commande de sélection reçu du o contrôleur de synchronisation afin de sortir les signaux de tension de pixel divisés de manière temporelle en un ordre "k par k"; - un démultiplexeur pour sortir de manière sélective les signaux de tension de pixel divisés de manière temporelle vers au moins les deux circuits intogrés amplificateurs de sortie en réponse à un deuxième signal de commande de sélection reçu du contrôleur de synchronisation. Selon un mode de réalisation, les premier et deuxième signaux de commande de sélection ont un nombre de bits correspondant à une fréquence par laquelle les n signaux de tension de pixel sont divisés de manière temporelle en k signaux de
tension de pixel divisés de manière temporelle.
Selon un mode de réalisation, chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques comprend: - de s mo yens de regi stre à dé c al age p our s ortir de mani ère s équentiel l e un signal d'échantillonnage sous la commande du contrôleur de synchronisation; - des moyens de verrouillage pour verrouiller de manière séquentielle et sortir simultanément le nombre n de données de pixel d'entrce entrces depuis le contrôleur de synchronisation sous la commande du contrôleur de synchronisation et en réponse au signal d'échantillonnage; - un convertisseur numérique analogique pour convertir simultanément le nombre n de donnces de pixel d'entrée en des signaux vidéo positifs et négatifs en conformité avec une tension d'entrée gamma et pour sélectionner le nombre n de signaux de tension de pixel répondant à un signal de commande de polarité reçu du conkôleur de synchronisation; - un démultiplexeur pour sortir de manière sélective le nombre n sélectionné de signaux de tension de pixcl vers au moins deux bornes de sortie en réponse à un premier signal de commande de sélection reçu du contrôleur de synchronisation; et \\HIRSCH6\BREVETS\Brevets\19700\19705.doc - 5 juin 2002 - 9/47 - au moins deux multip lex curs, ét ant connectés à au moins deux b ornes de sortie, pour réaliser un nombre k de divisions temporelles du nombre n de signaux de tension de pixel en réponse à un deuxième signal de commande
de sélection reçu du contrôleur de synchronisation.
s Selon un mode de réalisation, le premier signal de commande de sélection a un état logique inversé à chaque période de temps d'un signal de validation de sortie commandant une sortie des moyens de verrouillage, et le deuxième signal de commande de sélection a un nombre de bits correspondant à une fréquence par laquelle les signaux de tension de pisel au nombre de n sont divisés de manière
o temporelle en k signaux de tension de pixel divisés de manière temporelle.
Selon un mode de réalisation, chaque circuit intogré amplificateur de sortie de la pluralité de circuits intogrés amplificateurs de sortie comprend: - un démultiplexcur pour recevoir chacun des k signaux de tension de pixel divisés de manière temporelle sortis de la pluralité de circuits intégrés convertisseurs numériques analogiques et pour appliquer de manière sélective chacun des k signaux de tension de pixel divisés de manière temporelle au nombre n de lignes de donnces en réponse à un signal de validation d'entrée de source reçu du contrôleur de synchronisation; et - des moyens d'amplificateur de sortie, étant connoctés au nombre n de lignes de données, pour bloquer et sortir le nombre k de signaux de tension de pixcl divisés de manière temporelle entrés depuis le démultiplexcur lorsque
tous les n signaux de tension de pixel ont été entrés.
Selon un mode de réalisation, le signal de validation d'entrée de source a un nombre de bits correspondant à une fréquence par laquelle les signaux de tension de pixcl au nombre de n sont divisés de manière temporelle en k signaux de tension de
pixel divisés de manière temporelle.
Selon un mode de réalisation, chaque moyen d'amplificateur de sortie de lapluralité des moyens d'amplificateur de sortie comprend un nombre n de cellules d'amplificateur de sortie connectées au nombre n de lignes de donnces, chaque cellule d'amplificateur de sortie de la pluralité des cellules d'amplificateur de sortie comprenant: - un premier suiveur de tension connecté en série afin d'amplifier un signal de tension de pixcl d'enhée; - des moyens de blocage connoctés à l'une des bornes d'entrée et de sortie du premier suiveur de tension afin de bloquer le nombre k de signaux de tension de pixcl divisés de manière temporelle; \\HIRSCH6\BREVETS\Brevets\19700\1 9705.doc - 5 juin 2002 - 10/47
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- des moyens de commutation pour sortir le signal de tension de pixel bloqué en réponse à un signal de validation de sortie reçu du contrôleur de synchronisation; et - un deuxième suiveur de tension afin d'amplifier un signal de tension de pixcl sorti des moyens de commutation. Selon un mode de réalisation, chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques comprend: - un contr81eur de signaux pour interfacer des signaux de commande, lo provenant du contr81eur de synchronisation, et des données de pixel à chaque élément de la pluralité de circuits intégrés convertisseurs . numérques analogques; et - un générateur de tension gamma pour subdiviser une tension de réLérence
gamma d'entrée afin de générer la tension gamma.
Selon un mode de réalisation, le contr81eur de synchronisation applique les données de pixcl à chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques via une ligne de transmission de données de pixel impaires et une ligne de transmission de donnces de pixel paires; et des fréquences des signaux de commande appliqués à partir du contrôleur de synchronisation à la pluralité de circuits intogrés convertisseurs numériques analogiques et aux données de pixel sont augmentées au moins deux fois. Selon un mode de réalisation, la pluralité de circuits intogrés convertisseurs numériques analogiques est divisce en des premier et deuxième blocs, et le contr81eur de synchronisation fournit les données de pixel à la pluralité de circuits intégrés convertisseurs numériques analogiques impliqués dans le premier bloc via une première ligne transmission de données de pixcl impaires et une première ligne de transmission de données de pixel paires, et fournit les données de pixel à la pluralité de circuits intogrés convertisseurs numériques analogiques impliqués dans le deuxième bloc via une deuxième ligne transmission de données de pixel impaires
et une deuxième ligne de transmission de donnces de pixel paires.
Selon un mode de réalisation, un nombre total de la pluralité de circuits intégrés convertisseurs numériques analogiques est impair, et l'une quelconque des pluralités de circuits intégrés convertisseurs numériques analogiques comprend un premier port d'entrée connocté à l'une quelconque des première et deuxième lignes de transmission de donnces de pixel impaires et un deuxième port connecté à l'une quelconque des première et deuxième lignes de transmission de données de pixel \\RSCH6\BRBVBTS\BrevetsM9700\19705.doc - 5 juin 2002 - 11/47
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paires, et les premier et deuxième ports d'entrée sont commandés de manière indépendante. La présente invention, propose également un procédé destiné à commander un dispositif de commande de données afin de commander des lignes de données s disposées dans un panneau d'affichage à cristaux liquides, dans lequel le dispositif de commande de données comprend une pluralité de circuits intégrés convertisseurs numériques analogiques connectés à un contrôleur de synchronisation et une pluralité de circuits intégrés amplificateurs de sortie connectés à chaque ligne de données d'un nombre n lignes de données et connoctés au moins deux par deux à chaque pluralité o de circuits intégrés convertisseurs numériques analogiques (o n est un nombre entier), le procédé comprend le réarrangement des donnces de pixel d'entrée provenant du contrôleur de synchronisation et la fourniture d'un nombre n de premières données de pixel d'entrée d'un nombre 2n de donnces de pixel d'entrée à chacun des circuits intégrés convertisseurs numériques analogiques, la conversion du nombre n des premières données de pixel d'entrée entrées depuis chacun des cIrcuits intogrés convertisseurs numériques analogiques en un nombre n de signaux de tension de pixel, la division du nombre n de signaux de tension de pixel convertis en un ordre "n/2 par n/2" afin de sortir le nombre n de signaux de tension de pixel convertis vers au moins les deux circuits intégrés amp lificateurs de sortie, le bloc age du nombre n converti de signaux de tension de pixel reçus d'au moins chacun des deux circuits intégrés amplificateurs de sortie, l'application d'un nombre n de deuxièmes données de pixel d'entrée du nombre 2n de données de pixel d'entrée reçues du contrôleur de synchronisation à chacun des circuits intogrés convertisseurs numériques analogiques, la conversion du nombre n de deuxièmes donnces de pixel 2s d'entrce entrées depuis chacun des circuits intégrés convertisseurs numériques analogiques en des signaux de tension de pixel analogiques, la division par n/2 des signaux de tension de pixel convertis en signaux analogiques afin de sortir les signaux de tension de pixel convertis en signaux analogiques et divisés vers au moins les deux circuits intégrés amplificateurs de sortie, et l'amplification des signaux de tension de pixel entrés depuis chaque circuit intégré amplificateur de sortie de la pluralité de circuits intégrés amplificateurs de sortie avec les signaux de tension de pixcl bloqués afin d'appliquer simultanément les signaux de tension de pisel amplifiés et les signaux de tension de pixel bloqués au nombre n de lignes de données. 3s La présente invention, propose également un procédé destiné à commander un dispositif de commande de données pour commander des lignes de donnces disposées dans un panneau d'affichage à cristaux liquides, dans lequel le dispositif de commande de données comprend une pluralité de circuits intogrés convertisseurs \\HIRSCH6\BREVeTS\Brevets\19700\19705 doc - S juin 2002 - 12/47 numériques analogiques connectés à un contrôleur de synchronisation et une pluralité de circuits intogrés amplificateurs de sortie connectés à chacun des circuits intégrés convertisseurs numériques analogiques et connectés à chaque ligne de données d'un nombre 2n de lignes de données (o n est un nombre entier), le procédé comprenant la fourniture d'un nombre n de premières données de pixcl d'entrée d'un nombre 2n de données de pixel d'entrce reçues du contrôleur de synchronisation à chacun des circuits intégrés convertisseurs numériques analogiques, la conversion du nombre n de premières donnces de pixcl d'entrée entrées depuis chacun des circuits intogrés convertisseurs numériques analogiques en des signaux de tension de pixcl, la lo division en un ordre "k par k" des signaux de tension de pixel convertis afin de sortir les signaux de tension de pixcl convertis vers les circuits appropriés de la pluralité de circuits intogrés amplificateurs de sortie, le blocage de manière séquentielle des signaux de tension de pixcl convertis afin de stocker temporairement un nombre n de signaux de tension de pixel, l'application d'un nombre n de deuxièmes données de pixcl d'entrce du nombre 2n de donnces de pixcl d'entrée reçues du contrôleur de synchronisation à chacun des circuits intégrés convertisseurs numériques analogiques, la conversion du nombre n restant de deuxièmes données de pixel d'entrée entrées depuis chacun des circuits intégrés convertisseurs numériques analogiques en des signaux de tension de pixel analogiques, la division par un nombre k des signaux de tension de pixcl convertis afin de sortir les signaux de tension de pixel convertis vers les circuits appropriés de la pluralité de circuits intégrés amplificateurs de sortie, et le blocage et le stockage temporaire des signaux de tension de pixel convertis lorsque le nombre n de signaux de tension de pixel ont été entrés afin d'appliquer simultanément les signaux de tension de pixel stockés
temporairement et amplifiés au nombre 2n de lignes de données.
Selon un mode de réalisation, le contrôleur de synchronisation applique les données de pixcl à chaque circuit intégré convertisseur numérique analogique de la pluralité de cTrcuits intogrés convertisseurs numériques analogiques via une ligne de transmission de données de pixel impaires et une ligne de transmission de données de pixel paires, et des fréquences des signaux de commande appliqués à partir du contrôleur de synchronisation à la pluralité de circuits intégrés convertisseurs numéri ques analo gique s et aux donné es de p ix cl sont augmenté es au mo ins d eux fois. Selon un mode de réalisation, la pluralité de circuits intégrés convertisseurs numériques analogiques est divisée en des premier et deuxième blocs, et le contrôleur de synchronisation applique les donnces de pixel à la pluralité de circuits intégrés convertisseurs numériques analogiques impliqués dans le premier bloc via une première ligne transmission de donnces de pixel impaires et une première ligne \\HIRSCH6\BREVETSM3revets\19700\19705 doc - 5 juin 2002 - 13/47
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de transmission de données de pixel paires, et fournit les données de pixel à la pluralité circuits intégrés convertisseurs numériques analogiques impliqués dans le deuxième bloc via une deuxième ligne transmission de données de pixel impaires et
une deuxième ligne de transmission de données de pixel paires.
s On doit comprendre que la description générale précédente et la description
détaillée suivante sont données à titre d'exemple et d'explication et ont pour but de
fournir une explication supplémentaire de l'invention revendiquée.
Les dessins d'accompagnement, qui sont inclus afin de fournir une compréhension supplémentaire de l'invention, intégrés dans l'invention et constituent o une partie de cette application, illustrent des modes de réalisation de l'invention et
servent conjointement avec la description à expliquer le principe de l'invention.
Parmi les dessins: la figure 1 est une vue schématique montrant un dispositif de commande de donnces pour un afficheur à cristaux liquides conforme à l'art conventionnel; la figure 2 est un schéma de principe détaillé montrant une configuration du circuit intégré de commande de donnces de la figure 1 conforme à l'art conventionnel; la figure 3 est un schéma de principe montrant un exemple de configuration d'une unité de commande de données pour un afficheur à cristaux liquides conforme à la présente invention; la figure 4 est un schéma électrique détaillé d'un exemple de cellule d'amplificateur de sortie incluse dans l'amplificateur de sortie illustré sur la figure 3 et conforme à la présente invention; la figure 5 est un schéma de principe montrant un autre exemple de configuration d'une unité de commande de donnces pour un afficheur à cristaux liquides conforme à la présente invention; la figure 6 est un schéma de principe montrant un autre exemple de configuration d'une unité de commande de données pour un afficheur à cristaux liquides conforme à la présente invention; la figure 7 est un schéma de principe montrant un autre exemple de configuration d'une unité de commande de données pour un afficheur à cristaux liquides conforme à la présente invention; la figure 8 est un schéma de principe d'un exemple de dispositif de commande de données pour un afficheur à cristaux liquides comprenant l'unité de commande de données conforme à la présente invention; la figure 9 est un schéma de principe d'un autre exemple de dispositif de commande de donnces pour un afficheur à cristaux liquides comprenant l'unité de commande de donnces conforme à la présente invention; yWRSCH6NBREVETS\Brevets\19700\19705.doc - 5 juin 2002 - 14/47
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la figure 10 est un schéma de principe d'un autre exemple de dispositif de commande de données pour un afficheur à cristaux liquides comprenant l'unité de commande de données conforme à la présente invention; et la figure 11 est un schéma de principe expliquant un mécanisme du troisième exemple de circuit intégré convertisseur numérique analogique illustré sur la
figure 10.
I1 sera fait désormais référence en détail aux modes de réalisation illustrés de la
présente invention dont des exemples sont illustrés par les dessins annexés.
Chaque fois que possible, on emploiera les mêmes numéros de référence pour tous les dessins afin de faire rétérence aux mêmes éléments ou à des éléments similaires. La figure 3 est un schéma de principe montrant un exemple de configuration d'une unité de commande de données pour un afficheur à cristaux liquides conforme à la présente invention. Sur la figure 3, une unité de commande de donnces connectée à un contrôleur de synchronisation 28 peut être en grande partie divisce en des moyens CNA ayant une fonction de conversion numérique analogique et des circuits amplificateurs ayant une fonction de stockage temporaire de sortie, laquelle peut être intégrée dans une puce indépendante. En outre, l'unité de commande de données peut avoir un seul circuit intégré CNA 30 et au moins deux circuits intégrés
amplificateurs de sortie 48A et 48B configurés séparément.
Un exemp le o les premier et deuxième circuits intégrés amp lificateurs de sortie 48A et 48B sont connectés ensemble à un seul circuit intégré CNA 30 sera désormais décrit. Le circuit intégré CNA 30 peut être divisé de manière temporelle en deux régions pour réaliser une fonction CNA, commandant ainsi un nombre 2n de lignes de données DLll à DLln et DL21 à DL2n via les premier et deuxième amplificateurs de sortie 48A et 48B, chacun d'eux ayant un nombre n de canaux de sortie. Le contrôleur de synchronisation 28 peut fournir divers signaux de commande pour commander l'unité de commande de données et les données de pixel VD. En conséquence, le contrôleur de synchronisation 28 peut comprendre un générateur de signaux de commande 27 et un réarrangeur de donnces de pixel 29. Le générateur de signaux de commande 27 peut générer divers signaux de commande tels que SSP, SSC, SOE1, REV, POL, SIE et SOE2 par exemple, pour comrnander l'unité de commande de données en réponse à des signaux externes de synchronisation verticale et horizontale et à des signaux externes d'horloge de points. Le réarrangeur de données de pixcl 29 peut réarranger une séquence arrangée d'un nombre 2n de données de pixcl VD et ensuite diviser de manière temporelle le nombre 2n de données de pixel VD en un ordre "n par n" afin de les fournir de manière séquentielle \\HIRSCH6\BREVETS\Brevets\19700\19705.doc - 5 juin 2002 -15/47
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au nombre 2n de lignes de données DL11 à DLln et DL21 à DL2n. Par exemple, le réarrangeur de donnces de pixel 29 réarrange le nombre 2n de données de pixel VD de manière que les données de pixel VD fournies dans l'ordre "n par n" comprennent des donnces de pixel à fournir aux premier et deuxième circuits intégrés amplificateurs de sortie 48A et 48B dans un ordre "n/2 par n/2". Par ailleurs, le réarrangeur de donnces de pixcl 29 peut diviser les données de pixcl VD en des données de pixel paires VDeven et des données de pixel impaires VDodd, réduisant ainsi la fréquence de transmission, et peut sortir simultanément les données de pixcl paires VDeven et les donnces de pixel impaires VDodd via chaque ligne de transmission. En conséquence, chacune des données de pixel paires VDeven et chacune des données de pixel impaires VDodd peuvent comprendre des données de pixcl rouge (R), vert (V) et bleu (B). En particulier, le réarrangeur de données de pixel 29 peut moduler les données de pixel VD de manière que les données de pixel VD, qui ont un nombre de bits transités excédant une valeur de référence, puissent avoir un nombre de bits de transition afin de minimiser des interférences éleckomagnétiques pendant la transmission, et ensuite le réarrangeur de données de
pixel 29 peut sortir les donnces de pixcl VD modulées.
Le nombre 2n de données de pixel à fournir au nombre 2n de lignes de données DL11 à DLln et DL21 à DL2n peut être introduit dans le circuit intogré CNA 30 dans l'ordre "n par n" divisé de manière temporelle. Le circuit intogré CNA 30 peut diviser physiquement le nombre n de signaux de tension de pixel convertis en des signaux analogiques dans l'ordre "n/2 par n/2" afin de les appliquer simultanément aux premier et second circuits intégrés amplificateurs de sortie 48A et 48B. Ensuite, le circuit intégré CNA 30 peut répéter l'opération de conversion numérique analogique en fonction du nombre n restant de données de pixel entrées pendant une période de temps suivante. En conséquence, le circuit intégré CNA 30 peut comprendre une partie registres à décalage 36 afin d'appliquer un signal d'échantillonnage séquentiel, une partie verrou 36 afin de verrouiller et sortir de manière séquentielle les donnces de pixel VD en réponse au signal d'échantillonnage, et un convertisseur numérique analogique (CNA) 40 afin de convertir les données de pixel VD de la partie verrou 38 en un signal de pixel. En outre, le circuit intégré CNA 30 peut comprendre un contrôleur de signaux 32 afin d'interfacer divers signaux de commande provenant d'un contrôleur de synchronisation 28 et les données de pixcl VD, et une partie tension gamma 34 afin de fournir des tensions
gamma positives et négatives requises dans le CNA 40.
Le contrôleur de signaux 32 peut commander divers signaux de commande comprenant SSP, SSC, SOE, REV et POL par exemple, reçus du contrôleur de synchronisation 28 et les données de pixel VD afin de sortir les signaux de \\HIRSCH6\BRBVBTS\Brevets\19700\19705.doc - 5 juin 2002 - 16/47
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commande vers les éléments correspondants. La partie tension gamma 34 peut subdiviser une pluralité de tensions de réLérence gamma reçues d'un générateur de tension de rétérence gamma (non représenté) pour chaque niveau de gris, et sortir la
pluralité subdivisée de tensions de référence gamma.
La partie registres à décalage 36 peut inclure un nombre n de registres à décalage qui décalent de manière séquentielle une impulsion SSP de départ de source reçue du contrôleur de signaux 32 en réponse à un signal SSC d'horloge d'échantillonnage de source afin de sortir l'impulsion SSP de départ de source en tant
que signal d'échantillonnage.
0 La partie verrou 38 peut échantillonner de manière séquentielle les données de pixel VD reçues du contr81eur de signaux 32 par une certaine unité en réponse au signal d'échantillonnage reçu de la partie registres à décalage 36 afin de verrouiller
les données de pixel VD.
En conséquence, la partie verrou 38 peut comprendre un nombre n de verrous afin de verrouiller un nombre n de donnces de pixel VD, chacun ayant une taille correspondant à un nombre de bits (par exemple 3 ou 6 bits) des données de pixel VD. La partie verrou 38 peut verrouiller simultanément les données de pixel paires VDeven et les données de pixel impaires VDodd appliquées via le contrôleur de
signaux 32, par exemple 6 donnces de pixel pour chaque signal d'échantillonnage.
Ensuite, la partie verrou 38 peut sortir simultanément le nombre n de données de pixel VD en réponse à un premier signal de validation de sortie de source SOE1 reçu du contrôleur de signaux 32. En conséquence, la partie verrou 32 peut restaurer les données de pixel VD modulées pour avoir un nombre de bits de transition réduit en réponse à un signal de sélection d'inversion de données REV et ensuite la partie
verrou 32 sort les données de pixcl VD.
Le CNA 40 peut convertir simultanément le nombre n de données de pixel VD reçues de la partie verrou 38 en des signaux de pixel positifs et négatifs, et peut sortir de manière sélective les signaux de tension de pixel positifs et négatifs en réponse à un signal de commande de polarité POL. En conséquence, le CNA 40 peut comprendre une partie de décodage positive (P) 42 et une partie de décodage négatif (N) 44 qui peuvent étre connectées ensemble à la partie verrou 38, et un multiplexeur (MUX) 46 pour sélectionner des signaux de sortie de la partie de décodage P 42 et de
la partie de décodage N 44.
La partie de décodage P 42 peut comprendre un nombre n de décodeurs P qui convertissent le nombre n de données de pixel VD entrées simultanément depuis la partie verrou 38 en des signaux de pixcl positifs conformément aux tensions gamma positives reçues de la partie tension gamma 34. La partie de décodage N 44 peut comprendre un nombre n de décodeurs N qui convertissent le nombre n de données \\HIRSCH6\BRBVETS\Brevets\l 9700\1 9705.doc - 5 juin 2002 - 17/47 s 2831983 de pixel VD entrées simultanément depuis la partie verrou 38 en des signaux de pixel négatifs conformément aux tensions gamma négatives reçues de la partie tension gamma 34. Le multiplexeur 46 peut répondre à un signal de commande de polarité POL reçu du contrôleur de signaux 32 afin de sortir de manière sélective les signaux s de pixcl positifs provenant de la partie de décodage P 42 ou les signaux de pixcl négatifs provenant de la partie de décodage N 44. De manière spécifique, un nombre n/2 de canaux de sortie du multiplexcur 46 peut être connecté au premier circuit intogré amplificateur de sortie 48A, tandis qu'un nombre restant n/2 de canaux de sortie du multiplexeur 46 peut être connocté au deuxième circuit intégré 0 amplificateur de sortie 48B. En conséquence, le nombre n de signaux de tension de pixcl sortis du multiplexeur 46 peuvent être séparés en un nombre n/2 de signaux à appliquer simultanément aux premier et deuxième circuits intogrés amplificateurs de
sortie 48A et 48B.
Les premier et deuxième circuits intégrés amplificateurs de sortie 48A et 48B peuvent chacun échantillonner et bloquer les signaux de pixel entrés dans l'ordre "n/2 par n/2" depuis le circuit intégré CNA 30 afin de sortir simultanément les signaux de pixcl vers le nombre n de lignes de donnces DLll à DLln ou DL21 à DL2n. En conséquenc e, les premier ou deuxième circuits intogrés amp li ficateurs de sortie 48A et 48B peuvent comprendre un démultiplexeur 50A ou 50B et une partie amplificateur de sortie 52A ou 52B. Chaque démultiplexeur 50A et 50B peut permettre à chaque nombre n/2 des signaux de tension de pixcl entrés simultanément depuis le circuit intégré CNA 30 d'être appliqué de manière sélective à un nombre n de cellules d'amplificateur de sortie dans les parties amplificateur de sortie 52A et 52B en réponse à un signal de validation d'entrée de source SIE reçu depuis le
2s contrôleur de synchronisation 28.
Chacune des parties amplificateur de sortie 52A et 52B peut entrer et bloquer de manière séquentielle le nombre n/2 de signaux de tension de pixel reçus de chaque démultiplexeur 50A et 50B. Si le nombre n/2 de signaux de tension de pixel sont entrés dans chaque partie amplificateur de sortie 52A et 52B afin d'entrer et de bloquer tous les n signaux de tension de pixel, alors le nombre n de signaux de tension de p ix cl b lo qués sont app l iqué s simultanément aux l i gnes de donnc es correspondantes DLl l à DLln et DL21 à DL2n en réponse à un deuxième signal de
validation de sortie de source SEO2 reçu du contrôleur de synchronisation 28.
Chacune des parties amplificateur de sortie 52A et 52B peut comprendre le nombre n de cellules d'amplificateur de sortie connectées aux lignes de données
correspondantes DLl l à DLln et DL21 à DL2n avec une relation de un sur un.
La figure 4 est un schéma électrique détaillé de l'exemple de cellule d'amplificateur de sortie comprise dans l'amplificateur de sortie illustré sur la figure 3 \\HIRSCH6\BRBVBTS\Brevets\l 9700\1 9705.doc - 5 juin 2002 - i 8/47
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conformément à la présente invention. Sur la figure 4, chaque cellule d'amplificateur de sortie peut comprendre un premier suiveur de tension 56 pour amplifier et sortir un signal de tension de pixcl d'entrée VSin, une capacité C pour bloquer un signal de tension de pixel provenant du premier suiveur de tension 56, un dispositif de s commutation SW pour sortir le signal de tension de pixel bloqué dans la capacité C en réponse à un signal de validation de sortie de source SOE2 reçu du contr81eur de synchronisation 38, et un deuxième suiveur de tension 57 connecté au dispositif de commutation SW pour amplifier le signal de tension de pixel et sortir le signal de tension amplifié en tant que signal de tension de pixel de sortie VSout. En 0 conséquence, la capacité C peut 8tre connoctée entre une borne de sortie du premier suiveur de tension 56 et une source de tension de masse ou une borne d'entrée du
premier suiveur de tension 56 et la source de tension de masse.
La figure 5 est un schéma de principe montrant un autre exemple de configuration d'une unité de commande de donnces pour un afficheur à cristaux liquides conforme à la présente invention. L'exemple d'unité de commande de données connoctée à un contrôleur de synchronisation 58 sur la figure 5 est différent de l'exemple d'unité de commande de données connectée au contrôleur de synchronisation 28 de la figure 3 en ce qu'un circuit intégré amplificateur de sortie 78 possède un nombre 2n de canaux de sortie. Sur la figure 5, le contrôleur de synchronisation 58 peut fournir divers signaux de commande pour commander l'unité de commande de données et les donnces de pixel VD. En conséquence, le contrôleur de synchronisation 58 peut comprendre un générateur de signaux de commande 57 et un arrangeur de données de pixel 59. Le générateur de signaux de commande 57 peut générer divers signaux de commande tels que SSP, SSC, SOE1, REV, POL, SIE et 2s SOE2 par exemple, afin de commander l'unité de commande de données conformément aux signaux externes de synchronisation verticale et horizontale et aux signaux externes d'horloge de point. L'arrangeur de donnces de pixel 59 peut réaliser un nombre n de divisions temporelles d'un nombre 2n de données de pixel VD et fournir de manière séquentielle les données divisées de manière temporelle à un nombre 2n de lignes de données DLll à DLln et DL21 à DL2n. En outre, l'arrangeur de données de pixel 59 peut diviser les données de pixel VD en des données de pixcl paires VDeven et en des donnces de pixel impaires VDodd, réduisant ainsi une fréquence de transmission, et sortir simultanément les données de pixcl paires VDeven et les données de pixel impaires VDodd via chaque ligne de transmission. En conséquence, chacune des donnces de pisel paires VDeven et chacune des données de pixel impaires VDodd peuvent comprendre des données de pixcl rouge (R), vert (V) et bleu (B). En particulier, l'arrangeur de données de pixel 59 peut moduler les données de pixel VD qui ont un nombre de bits transités qui \dllRSCH6\BREVETS\Brevets\19700\1 9705.doc - S juin 2002 - 19/47
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excèdent une valeur de rétérence et sortir les données de pixel VD modulées. De cette façon, les donnces de pixcl VD ont un nombre de bits de transition réduit, minimisant ainsi les interférences électromagnétiques lors de la transmission des données. Le nombre 2n de données de pixcl à fournir au nombre 2n de lignes de donnces DLl l à DLln et DL21 à DL2n peut être introduit dans le circuit intégré CNA 60 dans un ordre "n par n"divisé de manière temporelle. Le circuit intogré CNA 60 peut convertir un nombre n de donnces de pixcl introduites précédemment en tant que signaux de tension de pixel analogiques. Le circuit intégré CNA 60 peut diviser de o manière temporelle le nombre n de signaux de tension de pixel convertis en signaux analogiques en un ordre "k par k" et appliquer simultanément les signaux analogiques au circuit intégré amplificateur de sortie 78. Ensuite, le circuit intégré CNA 60 peut répéter l'opération en ce qui concerne le nombre n restant de données
de pixel introduites à une période de temps suivante.
Le circuit intogré CNA 60 peut comprendre une partie registres à décalage 66 pour appliquer un signal d'échantillonnage séquentiel, une partie verrou 68 pour verrouiller de manière séquentielle et sortir simultanément des donnces de pixel VD en réponse au signal d'échantillonnage et un convertisseur numérique analogique (CNA) 70 pour convertir les données de pixel VD reçues de la partie verrou 38 en un signal de tension de pixel. Par ailleurs, le circuit intégré CNA 60 peut comprendre un contrôleur de signaux 62 pour interfacer divers signaux de commande reçus d'un contr81eur de synchronisation 58 et les donnces de pixel VD, et une partie tension gamma 64 pour fournir des tensions gamma positives et négatives nécessaires au
CNA 70.
Le contr81eur de signaux 62 peut commander divers signaux de commande reçus du contrôleur de synchronisation 58 et les donnces de pixel VD afin de sortir les différents signaux de commande vers les éléments correspondants. La partie tension gamma 64 peut subdiviser une pluralité de tensions de rétérence gamma introduites depuis un générateur de tension de référence gamma (non représenté) pour chaque niveau de gris et ensuite sortir les tensions de référence gamma subdivisées. La partie registres à décalage 66 peut comprendre un nombre n de registres à décalage qui décalent de manière séquentielle une impulsion de départ de source SSP reçue du contr81eur de signaux 62 en réponse à un signal d'horloge d'échantillonnage de source SSC afin de sortir l'impulsion de départ de source SSP en tant que signal d'échantillonnage. La partie verrou 68 peut échantillonner de manière séquentielle les donnces de pixel VD reçues du contrôleur de signaux 62 en réponse au signal d'échantillonnage \\HIRSCH6\BREVETS\Brevets\19700\19705.doc - S juin 2002 - 20/47
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reçu de la partie registres à décalage 66 afin de verrouiller les données de pixel VD.
En conséquence, la partie verrou 68 peut comprendre un nombre n de verrous afin de verrouiller le nombre n de données de pixel VD, chacun d'eux ayant une taille correspondant à un nombre de bits (par exemple 3 ou 6 bits) des données de pisel s VD. La partie verrou 68 peut verrouiller simultanément les donnces de pixel paires VDeven et les données de pixel impaires VDodd appliquces via le contrôleur de
signaux 62, par exemple 6 donnces de pixel pour chaque signal d'échantillonnage.
Ensuite, la partie verrou 68 peut sortir simultanément le nombre n de données de pixel VD en réponse à un premier signal de validation de sortie de source SOE1 reçu 0 du contrôleur de signaux 62. En conséquence, la partie verrou 62 peut restaurer les données de pixel VD modulées pour avoir un nombre de bits de transition réduit en réponse à un signal de sélection d'inversion de données REV, et ensuite la partie
verrou 62 sort les données de pixel VD.
Le CNA 70 peut convertir simultanément le nombre n de données de pixcl VD 1 S reçues de la partie verrou 68 en des signaux de pixel positifs et négatifs, et peut sortir de manière sélective les signaux de tension de pixel positifs et négatifs en réponse à un signal de commande de polarité POL. En conséquence, le CNA 70 peut comprendre une partie de décodage positive (P) 72 et une partie de décodage négatif (N) 74 qui sont connoctées ensemble à la partie verrou 68, et un multiplexcur (MIJX) 76 pour sélectionner des signaux de sortie de la partie de décodage P 72 et de la
partie de décodage N 74.
La partie de décodage P 72 peut comprendre un nombre n de décodeurs P qui converti s s ent le nombre n de donné es de p ix cl VD entrée s simultaném ent depui s la partie verrou 68 en des signaux de pixcl positifs conformément aux tensions gamma 2s positives reçues de la partie tension gamma 64. La partie de décodage N 74 peut comprendre un nombre n de décodeurs N qui convertissent le nombre n de données de pixel VD entrces simultanément depuis la partie verrou 68 en des signaux de pixel négatifs conformément aux tensions gamma négatives reçues de la partie tension gamma 64. Le multiplexcur 76 peut répondre à un signal de commande de polarité POL reçu du contrôleur de signaux 62 afin de sortir de manière sélective les signaux de pixcl positifs reçus de la partie de décodage P 72 ou les signaux de pixel négatifs reçus de la partie de décodage N 74, et répondre à un signal de commande de sélection SEL afin de sortir le nombre n de signaux de tension de pixel dans un ordre "k par k". En conséquence, le nombre de bits du signal de commande de sélection 3s SEL peut être déterminé en fonction d'une fréquence "j" par laquelle le nombre n de signaux de tension de pixel est divisé. Par exemple, si le nombre n de signaux de tension de pixel est sorti divisé par 8 (c'est-à- dire, j = 8), alors le signal de commande de sélection SEL peut avoir 3 bits. Comme décrit précédemment, le CNA 70 peut \\HIRSCH6\BREVETS\Brevds\19700\19705.doc - 5 juin 2002 - 21/47
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convertir chacune des n données de pixcl en un nombre n de signaux de tension de pixel et sortir un nombre k de divisions temporelles du nombre n de signaux de
tension de pixel (o k est plus petit que n).
Le circuit intégré amplificateur de sortie 78 peut échantillonner et bloquer les signaux de tension de pixel entrés, qui ont été reçus du circuit intégré CNA 60 dans l'ordre "k par k", afin de sortir simultanément les signaux de tension de pixel au nombre n de lignes de données du nombre 2n de lignes de données DLl to DL2n. En conséquence, le circuit intogré amplificateur de sortie 78 peut comprendre un
démultiplexcur 80 et une partie amplificateur de sortie 82.
l0 Le démultiplexcur 80 peut permettre aux signaux de tension de pixel entrés, qui sont reçus du multiplexcur dans l'ordre "k par k", d'être appliqués de manière sélective dans l'ordre "k par k" à un nombre n de cellules d'amplificateur de sortie du nombre 2n de cellules d'amplificateur de sortie comprises dans la partie amplificateur de sortie 82 en réponse à un signal de validation d'entrce de source SIE reçu du contrôleur de synchronisation 58. En conséquence le signal de validation d'entrce de source SIE peut également avoir un nombre de bits qui correspond à la fréquence "j" par laquelle le nombre n de signaux de tension de pixel est divisé de manière
similaire que le signal de commande de sélection SEL.
La partie amplificateur de sortie 82 peut avoir une configuration comme celle illustrée sur la figure 5, peut comprendre un nombre 2n de cellules d'amplificateur de sortie connectées à un nombre 2n de lignes de données DLl à DL2n avec une relation de un sur un. La partie amplificateur de sortie 82 peut entrer de manière séquentielle chacun des k signaux de tension de pixel appliqués à partir du démultiplexeur 80 afin de bloquer le nombre n de signaux de tension de pixel. Le 2s nombre n de cellules d'amplificateur de sortie bloquant le nombre n de signaux de tension de pixel peut répéter l'opération afin de conserver un tel état jusqu'à ce que tous les signaux de tension de pixel restants soient introduits dans le nombre n restant de cellules d'amplificateur de sortie. Lorsque le nombre 2n de signaux de tension de pixel est introduit dans la partie d'amplificateur de sortie 82 dans l'ordre "k par k" de manière que tous les 2n signaux de tension de pixel puissent être introduits et bloqués, alors le nombre 2n de signaux de tension de pixel bloqués est appliqué simultanément au nombre 2n de lignes de données DLl à DL2n en réponse à un deuxième signal de validation de sortie de source SOE2 reçu du contrôleur de
synchronisation 58.
La figure 6 est un schéma de principe montrant un autre exemple de configuration d'une unité de commande de données pour un afficheur à cristaux liquides conforme à la présente invention. Au début, l'exemple d'unité de commande de données illustrce sur la figure 6 peut avoir des éléments similaires aux éléments \\El[RSCH6\BREVETS\Brevets\19700\19705. doc - 5 juin 2002 - 22/47
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de l'exemple d'unité de commande de données illustrée sur la figure 3, sauf qu'une borne de sortie d'un circuit intégré CNA 90 peut comprendre en plus un premier démultiplexcur 108 pour commander de manière séquentielle un premier circuit intégré amplificateur de sortie 110A et un deuxième circuit intégré amplificateur de
s sortie 110B.
En plus, l'exemple d'unité de commande de données montré sur la figure 6 peut être commandé par une méthode de commande similaire à l'exemple de contrôleur de synchronisation 58 illustré sur la figure 5. Comme décrit précédemment, l'exemple de contrôleur de synchronisation 58 peut fournir divers signaux de commande pour commander l'unité de commande de données et les données de pixel VD. En conséquence, le contrôleur de synchronisation 58 peut comprendre un générateur de signaux de commande 55 et un arrangeur de données de pixel 59. Le générateur de signaux de commande 55 peut générer divers signaux de commande tels que SSP, SSC, SOE1, REV, POL, SIE et SOE2 par exemple, afin de commander l'unité de commande de données conformément aux signaux externes de synchronisation verticale et horizontale et aux signaux externes d'horloge de point. L'arrangeur de données de pixel 59 peut réaliser un nombre n de divisions temporelles d'un nombre 2n de données de pixel VD devant être fournies de manière séquentielle à un nombre 2n de lignes de données DLll à DLln et DL21 à DL2n. En outre, l'arrangeur de données de pixel 59 peut diviser les données de pixcl VD en des donnces de pixel paires VDeven et en des donnces de pixel impaires VDodd, réduisant ainsi une fréquence de transmission, et sortir simultanément les donnces de pixcl paires
VDeven et les données de pixcl impaires VDodd via chaque ligne de transmission.
En conséquence, chacune des données de pixcl paires VDeven et chacune des 2s donnces de pixcl impaires VDodd peuvent comprendre des donnces de pixel rouge (R), vert (V) et bleu (B). En particulier, l'arrangeur de données de pixel 59 peut moduler les données de pixcl VD qui ont un nombre de bits transités qui excèdent une valeur de rétérence et sortir les données de pixel VD modulées. De cette façon, les données de pixel VD ont un nombre de bits de transition réduit, minimisant ainsi
les interférences électromagnétiques lors de la transmission des données.
Le nombre 2n de données de pixel à fournir au nombre 2n de lignes de donnces DLll à DLln et DL21 à DL2n peut être introduit dans le circuit intégré CNA 90 dans un ordre "n par n" divisé de manière temporelle. Le circuit intégré CNA 90 peut conv ertir un nombre n d e do nné es de pi xcl intro duites préc édemment en tant que 3s signaux de tension de pixel analogiques. Le circuit intégré CNA 90 peut diviser de manière temporelle le nombre n de signaux de tension de pixel convertis en signaux analogiques en un ordre "k par k" (o k n) afin d'appliquer de manière sélective le \\HIRSCH6\BREVETS\Brevets\19700\19705.doc - 5 juin 2002 23/47
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nombre n divisé de manière temporelle de signaux de tension de pixel aux premier et
deuxième circuits intégrés amplificateurs de sortie 11 OA et 11 OB.
Le circuit intégré CNA 90 peut comprendre une partie registres à décalage 96 pour appliquer un signal d'échantillonnage séquentiel, une partie verrou 98 pour verrouiller de manière séquentielle et sortir simultanément des données de pixel VD en réponse au signal d'échantillonnage, un convertisseur numérique analogique (CNA) 100 pour convertir les données de pixel VD reçues de la partie verrou 98 en un signal de tension de pixcl, et un premier démultiplexeur 108 pour appliquer de manière sélective le signal de tension de pixel, reçu du CNA 100, au premier et au 0 deuxième circuits intégrés amplificateurs de sortie 110A et 110B. En outre, le circuit intogré CNA 90 peut comprendre un contrôleur de signaux 92 pour interfacer divers signaux de commande, reçus d'un contrôleur de synchronisation 58 et les données de pixel VD, et une partie tension gamma 94 pour fournir des tensions gamma positives
et négatives nécessaires au CNA 100.
Le contrôleur de signaux 92 peut commander divers signaux de commande, tels que CLK, SSP, SSC, SOE, REV, POL, SEL1 et SEL2 par exemple, reçus du contr81eur de synchronisation 58 et les données de pixel VD afin de sortir les différents signaux de commande vers les éléments correspondants. La partie tension gamma 94 peut subdiviser une pluralité de tensions de réLérence gamma introduites depuis un générateur de tension de référence gamma (non représenté) pour chaque
niveau de gris et ensuite sortir les tensions de référence gamma subdivisces.
La partie registres à décalage 96 peut comprendre un nombre n de registres à décalage qui décalent de manière séquentielle une impulsion de départ de source SSP reçue du contrôleur de signaux 92 en réponse à un signal d'horloge d'échantillonnage de source SSC afin de sortir l'impulsion de départ de source SSP en tant que signal d'échantillonnage. La partie verrou 98 peut échantillonner de manière séquentielle les donnces de pixel VD reçues du contrôleur de signaux 92 en réponse au signal d'échantillonnage
reçu de la partie registres à décalage 96 afin de verrouiller les donnces de pixel VD.
En conséquence, la partie verrou 98 peut comprendre un nombre n de verrous afin de verrouiller un nombre n de données de pixcl VD, chacun d'eux a une taille correspondant à un nombre de bits (par exemple 3 ou 6 bits) des données de pixel VD. La partie verrou 98 peut verrouiller simultanément les données de pixcl paires VDeven et les données de pixel impaires VDodd appliquées via le contrôleur de
signaux 62, par exemple 6 données de pixel pour chaque signal d'échantillonnage.
Ensuite, la partie verrou 98 peut sortir simultanément le nombre n de données de pixel VD en réponse à un premier signal de validation de sortie de source SOE1 reçu du contrôleur de signaux 92. En conséquence, la partie verrou 98 peut restaurer les \\HIRSCH6\BREVETS\Brevets\19700\19705.doc - 5 juin 2002 - 24/47 2s 2831983 données de pixel VD modulées pour avoir un nombre de bits de transition réduit en réponse à un signal de sélection d'inversion de données REV, et ensuite la partie
verrou 98 sort les données de pixel VD.
Le CNA 100 peut convertir simultanément le nombre n de données de pixel VD reçues de la partie verrou 98 en des signaux de pixel positifs et négatifs, et peut sortir séparément les signaux de tension de pixel positifs et négatifs dans un ordre "k par k" en réponse à un signal de commande de polarité POL et à un premier signal de commande de sélection SEL1. En conséquence, le NA 100 peut comprendre une partie de décodage positive (P) 102 et une partie de décodage négatif (N) 104 qui sont connectées ensemble à la partie verrou 98, et un multiplexeur (MUX) 106 pour sélectionner des signaux de sortie de la partie de décodage P 102 et de la partie de
décodageN 104.
La partie de décodage P 102 peut comprendre un nombre n de décodeurs P qui convertissent le nombre n de données de pixel VD entrces simultanément de la partie verrou 98 en des signaux de pixel positifs conformément aux tensions gamma positives reçues de la partie tension gamma 94. La partie de décodage N 104 peut comprendre un nombre n de décodeurs N qui convertissent le nombre n de données de pixel VD entrces simultanément de la partie verrou 98 en des signaux de pixcl négatifs conformément aux tensions gamma négatives reçues de la partie tension gamma 94. Le multiplexcur 106 peut répondre à un signal de commande de polarité POL reçu du contrôleur de signaux 92 afin de sortir de manière sélective les signaux de pixcl positifs provenant de la partie de décodage P 102 ou les signaux de pixel négatifs provenant de la partie de décodage N 104, et répondre à un premier signal de commande de sélection SEL1 afin de sortir le nombre n de signaux de tension de pixel dans l'ordre "k par k". En conséquence, le nombre de bits du premier signal de commande de sélection SEL1 peut être déterminé en fonction d'une fréquence "j" par laquelle le nombre n de signaux de tension de pixel est divisé. Par exemple, si le nombre n de signaux de tension de pixel est sorti divisé par 8 (c'est-à-dire, j = 8), alors le premier signal de commande de sélection SEL1 peut avoir 3 bits. Comme décrit précédemment, le CNA 100 peut convertir chacune des n données de pixel en un nombre n de signaux de tension de pixcl et séparer le nombre n de signaux de
tension de pixel dans l'ordre "k par k" (o k est plus petit que n).
Le premier démultiplexeur 108 peut sortir chaque nombre k de signaux de tension de pixel entrés depuis le multiplexeur 106 vers le premier circuit intégré amplificateur de sortie 110A ou le deuxième circuit intogré amplificateur de sortie B en réponse à un deuxième signal de commande de sélection SEL2 entré depuis le contrôleur de signaux 92. En conséquence, puisque le deuxième signal de commande de sélection SEL2 peut également être déterminé en fonction d'une \\HIRSCH6\BREVETS\Brevas\1970019705.doc 5 juin 2002 - 25/47
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fréquence "j" par laquelle est divisé le nombre n de signaux de tension de pixel, le premier signal de commande de sélection SEL1 peut avoir un nombre de bits identique. Chacun des premier et deuxième circuits intégrés amplificateurs de sortie 110A s et 110B peut échantillonner et bloquer les signaux de tension de pixcl, entrés dans l'ordre "k par k" et reçus du circuit intégré CNA 90, afin de sortir simultanément les signaux de tension de pixcl au nombre n de lignes de données DLll à DLln ou DL21 à DL2n. En conséquence, le premier cTrcuit intogré amplificateur de sortie A ou le deuxième circuit intogré amplificateur de sortie 110B peut comprendre 0 un deuxième démultiplexeur 112A ou 112B et une partie amplificateur de sortie
114A ou 114B.
Chacun des deuxièmes démultiplexeurs 112A et 112B peut permettre aux signaux de tension de pixel, entrés dans l'ordre "k par k" et reçus en provenance du premier multiplexeur 108, d'êke appliqués de manière sélective dans l'ordre "k par k" au nombre n de cellules d'amplificateur de sortie comprises dans les parties amplificateur de sortie 114A et 114B en réponse à un signal de validation d'enkée de
source SIE reçu depuis le contrôleur de synchronisation 58.
Chacune des parties amplificateur de sortie 114A et 114B peut comprendre un nombre n de cellules d'amplificateur de sortie ayant une configuration comme celle illustrée sur la figure 4, et peut être connoctée aux lignes de données correspondantes DLll à DLln et DL21 à DL2n avec une relation de un sur un. Chacune des parties amplificateur de sortie 114A et 114B peut enker de manière séquentielle et bloquer chacun des k signaux de tension de pixel appliqués à partir de chaque démultiplexeur 112A et 112B. Lorsque le nombre 2n de signaux de tension de pixel est introduit dans la partie d'amplificateur de sortie 82 dans l'ordre "k par k" de manière que tous les 2n signaux de tension de pixel puissent être introduits et bloqués, alors le nombre 2n de signaux de tension de pixel bloqués est appliqué simultanément aux lignes de donnces correspondantes DLl l à DLln et DL21 à DL2n en réponse à un deuxième signal de validation de sortie de source SOE2 reçu du conkôleur de synchronisation 58. La figure 7 est un schéma de principe montrant un autre exemple de configuration d'une unité de commande de donnces pour un afficheur à cristaux liquides conforme à la présente invention. Au début, l'exemple d'unité de commande de données illuskée sur la figure 7 peut avoir des éléments similaires à ceux de l'exemple d'unité de commande de données illustrée sur la figure3. Toutefois, l'exemple d'unité de commande de donnces illustré sur la figure 7 peut comprendre en plus deux deuxTèmes multiplexcurs 140 et 142 pour effectuer un fonction de \\HIRSCH61BREVETS\Brevets\19700\19705.do - 5 juin 2002 - 26/47
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division d'un nombre n de signaux de tension de pixel du multiplexeur 106 illustré
sur la figure 6.
En plus, l'exemple d'unité de commande de données montré sur la figure 7 peut être commandé par une méthode de commande similaire à celle de l'exemple de contrôleur de synchronisation 58 illustré sur la fgure 5. Comme décrit précédemment, le contrôleur de synchronisation 58 peut fournir divers signaux de commande pour commander l'unité de commande de données et les donnces de pixel VD. En conséquence, le contrôleur de synchronisation 58 peut comprendre un générateur de signaux de commande 55 et un arrangeur de donnces de pixcl 59. Le 0 générateur de signaux de commande 55 peut générer divers signaux de commande tels que SSP, SSC, SOE1, REV, POL, SEL1, SEL2, SIE et SOE2 par exemple, afin de commander l'unité de commande de données conformément aux signaux externes de synchronisation verticale et horizontale et aux signaux externes d'horloge de point. L'arrangeur de données de pixel 59 peut réaliser un nombre n de divisions temporelles d'un nombre 2n de donnces de pixel VD devant être fournies de manière séquentielle à un nombre 2n de lignes de données DL11 à DLln et DL21 à DL2n. En outre, l'arrangeur de donnces de pixel 59 peut diviser les donnces de pisel VD en des données de pixel paires VDeven et en des données de pixcl impaires VDodd, réduisant ainsi une fréquence de transmission, et sortir simultanément les donnces de pixel paires VDeven et les données de pixcl impaires VDodd via chaque ligne de transmission. En conséquence, chacune des données de pixel paires VDeven et chacune des données de pixcl impaires VDodd peuvent comprendre des donnces de pixel rouge (R), vert (V) et bleu (B). En particulier, l'arrangeur de données de pixel 59 peut moduler les données de pixcl VD qui ont un nombre de bits transités qui 2s excèdent une valeur de référence et sortir les données de pixel VD modulées. De cette façon, les données de pixel VD ont un nombre de bits de transition réduit, minimisant ainsi les interférences électromagnétiques lors de la transmission des données. Le nombre 2n de données de pixel à fournir au nombre 2n de lignes de données DL11 à DLln et DL21 à DL2n peut être introduit dans le circuit intégré CNA 120 dans un ordre "n par n" divisé de manière temporelle. Le circuit intégré CNA 120 peut convertir un nombre n de données de pixcl introduites précédemment en des signaux de tension de pixel analogiques. Le cTrcuit intégré CNA 120 peut diviser de manière temporelle le nombre n de signaux de tension de pixel convertis en signaux 3s analogiques en un ordre "k par k" (o k < n) afin d'appliquer de manière sélective le nombre n divisé de manière temporelle de signaux de tension de pixcl aux premier et
deuxième circuits intogrés amplificateurs de sortie 144A et 144B.
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Le circuit intégré CNA 120 peut comprendre une partie registres à décalage 96 pour appliquer un signal d'échantillonnage séquentiel, une partie verrou 128 pour verrouiller de manière séquentielle et sortir simultanément des données de pixcl VD en réponse au signal d'échantillonnage, et un convertisseur numérique analogique (CNA) 130 pour convertir les données de pixel VD reçues de la partie verrou 128 en un signal de tension de pixel, un premier démultiplexeur 138 pour appliquer de manière sélective le signal de tension de pixcl, reçu du CNA 130, aux deux multiplexeurs 140 et 142, et des deuxième et troisième multiplexcurs 140 et 142 pour réaliser la division de manière temporelle des signaux de tension de pixel reçus du premier démultiplexcur 138 et pour appliquer les signaux de tension de pixel divisés de manière temporelle aux premier et deuxième circuits intégrés amplificateurs de sortie 144A et 144B. En outre, le circuit intégré CNA 120 peut comprendre un contrôleur de signaux 92 pour interfacer divers signaux de commande reçus d'un contrôleur de synchronisation 58 et les données de pixel VD, et une partie tension gamma 124 pour fournir des tensions gamma positives et négatives nécessaires au
*CNA 130.
Le contrôleur de signaux 122 peut commander divers signaux de commande, tels que CLK, SSP, SSC, SOE, REV, POL, SEL1 et SEL2 par exemple, reçus du contrôleur de synchronisation 58 et les données de pixel VD afin de sortir les différents signaux de commande vers les éléments correspondants. La partie tension gamma 124 peut subdiviser une pluralité de tensions de référence gamma introduites depuis un générateur de tension de référence gamma (non représenté) pour chaque
niveau de gris et ensuite sortir les tensions de référence gamma subdivisées.
La partie registres à décalage 126 peut comprendre un nombre n de registres à décalage qui décalent de manière séquentielle une impuleion de départ de source SSP reçue du contrôleur de signaux 122 en réponse à un signal d'horloge d'échantillonnage de source SSC afin de sortir l'impulsion de départ de source SSP
en tant que signal d'échantillonnage.
La partie verrou 128 peut échantillonner de manière séquentielle les donnces de pixel VD reçues du contrôleur de signaux 122 en réponse au signal d'échantillonnage reçu de la partie registres à décalage 126 afin de verrouiller les données de pixel VD. En conséquence, la partie verrou 128 peut comprendre un nombre n de verrous afin de verrouiller le nombre n de données de pixel VD, chacun d'eux a une taille correspondant à un nombre de bits (par exemple 3 ou 6 bits) des donnces de pixel VD. La partie verrou 128 peut verrouiller simultanément les données de pixcl paires VDeven et les donnces de pixel impaires VDodd appliquées via le contrôleur de signaux 122, par exemple 6 données de pixel pour chaque signal d'échantillonnage. Ensuite, la partie verrou 128 peut sortir simultanément le nombre \\HIRSCH6\BREVETS\Brevets\19700\197D5.doc - 5 juin 2002 - 28147
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n de données de pixcl VD en réponse à un premier signal de validation de sortie de source SOE1 reçu du contrôleur de signaux 122. En conséquence, la partie verrou 122 peut restaurer les données de pixcl VD modulées pour avoir un nombre de bits de transition réduit en réponse à un signal de sélection d'inversion de donnces REV,
s et ensuite la partie verrou 128 peut sortir les données de pixel VD.
Le CNA 130 peut convertir simultanément le nombre n de données de pixel VD reçues de la partie verrou 128 en des signaux de pixcl positifs et négatifs, et peut sortir séparément les signaux de tension de pixel positifs et négatifs. En conséquence, le CNA 130 peut comprendre une partie de décodage positive (P) 132 et une partie 0 de décodage négatif (N) 134 qui sont connectées ensemble à la partie verrou 128, et un multiplexeur (MUX) 136 pour sélectionner des signaux de sortie de la partie de
décodage P 132 et de la partie de décodage N 134.
La partie de décodage P 132 peut comprendre un nombre n de décodeurs P quiconvertissent le nombre n de donnces de pixcl VD entrées simultanément depuis la partie verrou 128 en des signaux de pixcl positifs conformément aux tensions gamma positives reçues de la partie tension gamma 124. La partie de décodage N 134 peut comprendre un nombre n de décodeurs N qui convertissent le nombre n de donnces de pixel VD entrces simultanément depuis la partie verrou 128 en des signaux de pixel négatifs conformément aux tensions gamma négatives reçues de la partie tension gamma 124. Le premier multiplexcur 136 peut répondre à un signal de commande de polarité POL reçu du contrôleur de signaux 122 afin de sortir de manière sélective dans un ordre "n par n" les signaux de pixel positifs provenant de la partie de décodage P 132 ou les signaux de pixcl négatifs provenant de la partie de
décodage N 134.
2s Le premier démultiplexeur 138 peut sortir de manière sélective le nombre n de signaux de tension de pixel entrés depuis le premier multiplexeur 136 vers les deuxième et troisième circuits intégrés amplificateurs de sortie 140 et 142 en réponse à un premier signal de commande de sélection SEL1 entré depuis le contrôleur de signaux 122. Le premier signal de commande de sélection SEL1 peut avoir une valeur logique inversée à chaque période lorsqu'un signal de validation de sortie de source SOE est appliqué à la partie verrou 128, sortant ainsi de manière sélective
chacun des n signaux de tension de pixel vers les deux multiplexcurs 140 et 142.
Chacun des deuxième et troisième multiplexeurs 140 et 142 peut sortir chacun des n signaux de tension de pixel reçus du premier démultiplexeur 138 dans un ordre "k par k" en réponse à un deuxième signal de commande de sélection SEL2 reçu du contrôleur de signaux 122. En conséquence, le nombre de bits du deuxième signal de commande de sélection SEL2 peut être déterminé en fonction d'une fréquence "j " par laquelle le nombre n de signaux de tension de pixel est divisé. Par exemple, si le \\HIRSCH6\BREVETS\Brevets\19700\19705.doc - 5 juin 2002 - 29/47
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nombre n de signaux de tension de pixel est sorti divisé par 8 (c'est-àdire, j = 8),
alors le deuxième signal de commande de sélection SEL2 peut avoir 3 bits.
Chacun des premier et deuxième circuits intégrés amplificateurs de sortie 144A et 144B peut échantillonner et bloquer les signaux de tension de pixel, entrés dans s l'ordre "k par k" et reçus des deuxième et troisième multiplexeurs 140 et 142 du circuit intégré CNA 12O, afin de sortir simultanément les signaux de tension de pixel vers le nombre n de lignes de données DLll à DLln et DL21 à DL2n. En conséquence, le premier ou le deuxième circuit intogré amplificateur de sortie 144A et 144B peut comprendre un deuxième démultiplexcur 146A ou 146B et une partie
0 amplificateur de sortie 148A ou 148B.
Chacun des deuxièmes démultiplexcurs 146A et 146B peut permettre aux signaux de tension de pixcl, entrés dans l'ordre "k par k" et reçus en provenance de chacun des deuxième et troisième multiplexeurs 140 et 142, d'être appliqués de manière sélective au nombre n de cellules d'amplificateur de sortie comprises dans les parties amplificateurs de sortie 148A et 1484B dans l'ordre "k par k" en réponse à un signal de validation d'entrée de source SIE reçu du contrôleur de synchronisation 58. Chacune des parties amplificateurs de sortie 148A et 148B peut comprendre un nombre n de cellules d'amplificateur de sortie qui peuvent avoir une configuration comme celle illustrce sur la figure 4 et peuvent être connoctées aux lignes de données
correspondantes DLll à DLln et DL21 à DL2n avec une relation de un sur un.
Chacune des parties amplificateurs de sortie 148A et 148B peut entrer de manière séquentielle et bloquer chacun des k signaux de tension de pixcl appliqués à partir de chaque démultiplexeur 146A et 146B. Si le nombre n de signaux de tension de pixcl sont introduits dans la partie d'amplificateur de sortie 82 dans l'ordre "k par k" de manière que tous les n signaux de tension de pixcl puissent être introduits et bloqués, alors le nombre n de signaux de tension de pixel bloqués sont appliqués simultanément aux lignes de données correspondantes DLll à DLln et DL21 à DL2n en réponse à un deuxième signal de validation de sortie de source SOE2 reçu
du contrôleur de synchronisation 58.
Comme décrit plus haut, les exemples d'unités de commande de données conformes à la présente invention peuvent être intégrées séparément dans un circuit intégré CNA et un circuit intégré amplificateur de sortie. En outre, un circuit intégré CNA peut être commandé sur la base d'une division temporelle, au moins deux 3s circuits intégrés amplificateurs de sortie ayant chacun un nombre n de canaux peuvent être connectés ensemble au circuit intégré CNA ou un circuit intégré amplificateur de sortie ayant un nombre 2n de canaux peut être connecté au circuit intégré CNA de manière que le nombre de circuits intégrés CNA puisse être réduit de \\RSCH6\BREVETS\Brevets\19700\19705.doc - 5 jurn 2002 - 30/47 moitié. En plus, le nombre réduit de circuits intogrés CNA peut être monté sur le bo^tier à transfert sur bande (TCP) et les circuits intégrés amplificateurs de sortie peuvent être montés sur le panneau d'affichage à cristaux liquides par un système COG, (pure sur verre) réduisant ainsi le nombre total de TCP de moitié en comparaison avec l'art précédent. La figure 8 est un schéma de principe d'un exemple de dispositif de commande de donnces pour un afficheur à cristaux liquides comportant l'unité de commande de données conforme à la présente invention. En plus, la figure illustre un dispositif de commande de données dans lequel deux circuits intégrés amplificateurs de sortie 118A et 118B peuvent être connectés ensemble à chaque circuit intégré CNA 156 commandé sur la base d'une division temporelle. Sur la figure 8, le circuit intogré CNA 156 peut être monté sur un TCP 154 tandis que les circuits intégrés amplificateurs de sortie 118A et 118B peuvent étre montés séparément sur le panneau d'affichage à cristaux liquides 160. Les circuits intégrés amplificateurs de sortie 118A et 118B peuvent être montés sur le panneau d'affichage à cristaux liquides 160 par un système COG. Les TCP 154 équipés du circuit intogré CNA 156 peuvent être connectés électriquement, via des plots de contact (pads) disposés sur une partie supérieure du panneau d'affichage à cristaux liquides 160, aux circuits intogrés amplificateurs de sortie 118A et 118B, et peuvent être connectés électriquement aux plots de contact de sortie disposés sur une carte (plaquette de circuit imprimé) de donnces 152. La carte de données 152 peut transmettre divers signaux de commande appliqués à partir d'un contr81eur de synchronisation 110 et
des signaux de commande de données de pixel aux circuits intogrés CNA 156.
Le contrôleur de synchronisation 110 peut diviser les données de pixcl VD en des données paires VDeven et des données impaires VDodd, réduisant ainsi une fréquence de transmission. Le contrôleur de synchronisation 110 peut sortir les données paires VDeven et les données impaires VDodd sur chaque ligne de transmission. Le contrôleur de synchronisation 110 peut appliquer de manière séquentielle les donnces paires de pixel VDeven et les données impaires de pixcl VDodd à une pluralité de circuits intégrés CNA 156. En conséquence, si chacun des amplificateurs de sortie 118A et 118B a un nombre n de canaux de sortie, alors le contrôleur de synchronisation 110 réalise un nombre n de divisions temporelles d'un nombre 2n de données de pixel pour appliquer les données de pixel divisées de manière temporelle à chaque circuit intégré CNA 156. Ainsi, puisque chaque circuit intégré CNA 156 doit exécuter deux fonctions CNA dans un ordre "n par n" pendant une période horizontale, chaque circuit intogré CNA 156 devrait étre commandé à deux foi s la vitesse de l'art antérieur. En cons équenc e, le contrôleur de synchronisation 110 peut permettre à divers signaux de commande tels que SSC, \\ERRSCH6) 3REVETS\Brevets\19700\19705.doc - 5 jurn 2002 - 31/47
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SSP, SOE, REV et POL par exemple, et aux données de pixel VD appliquées à
chaque circuit intégré CNA 156 d'avoir deux fois la fréquence de l'art antérieur.
Comme décrit précédemment, seuls les circuits intégrés CNA 156 commandés sur la base d'une division temporelle sont montés sur le TCP 154 de sorte que le nombre de circuits intégrés CNA 156 et le nombre de TCP 154 peuvent être réduits de moitié,
réduisant ainsi les coûts de fabrication.
En variante, afin de ne pas doubler une fréquence de commande du circuit intégré CNA commandé sur la base d'une division temporelle, une ligne de transmission pour appliquer les donnces de pixel reçues du contr81eur de synchronisation 170 au circuit intégré CNA 176 peut être séparée physiquement comme illustré sur la figure 9. En conséquence, une ligne de transmission destince à transmettre les données de pixcl reçues du contr81eur de synchronisation 170 peut être séparée en une première ligne de transmission pour les données de pixcl paires VDevenl, une première ligne de transmission pour les données de pixel impaires VDoddl, une deuxTème ligne de transmission pour les données de pixel paires VDeven2 et une deuxième ligne de transmission pour les donnces de pixel impaires VDodd2. En conséquence, la première ligne de transmission pour les données de pixel paires VDevenl et la première ligne de transmission pour les données de pixel impaires VDoddl peuvent être connectées à deux des quatre circuits intégrés CNA 174, tandis que la deuxième ligne de transmission pour les données de pixel paires VDeven2 et la deuxième ligne de transmission pour les données de pixel impaires VDodd2 peuvent être connectées aux deux circuits intégrés CNA 174 restants. Le double de lignes de transmission peut être fourni et connocté séparément aux circuits intégrés CNA 174 de manière que les donnces de pixel VD puissent être verrouillées dans les quatre circuits intégrés DAC 174 durant un temps pendant lequel les
données de pixel VD sont verrouillées dans les deux circuits intégrés CNA 174.
Comme résultat du raccourcissement du temps de verrouillage des données de pixel, le contrôleur de synchronisation 170 peut commander le circuit intégré CNA 176 avec une même fréquence de commande que celle de l'art antérieur sans augmentation de la fréquence de commande dans le dispositif de commande de donnces du panneau d'affichage à cristaux liquides illustré sur la figure 8 bien que le
circuit intégré CNA 176 soit commandé sur la base d'une division temporelle.
Les circuits intégrés amplificateurs de sortie 178A et 178B peuvent être connectés ensemble par paires à chaque TCP 174 équipés du circuit intégré CNA 176
sur un panneau d'affichage à cristaux liquides 180 au moyen du système COG.
Chaque TCP 174 peut être connecté électriquement aux circuits intégrés amplificateurs de sortie 178A et 178B via des plots de contact disposés à une partie supérieure du panneau d'affichage à cristaux liquides 180 et peuvent être connectés UilRSCH6\BREVETS\Brevas\] 97001 9705.doc - 5 juin 2002 - 32/47
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électriquement aux plots de contact de sortie fournis sur une carte de donnces 172.
La carte de données 172 peut transmettre divers signaux de commande appliqués à partir du contrôleur de synchronisation 110 et des signaux de données de pixel aux
circuits intégrés CNA 176.
Si un nombre total de circuits intégrés CNA 196 est réduit à un nombre impair, par exemple 5 comme illustré sur la figure 10, alors un circuit intégré CNA 196C positionné au centre des cinq circuits intégrés CNA 196 doit recevoir les données de pixcl via chaque port 1 et port 2 de la figure 11 afin de séparer la ligne de transmission de données comme illustrée sur la figure 9. Par exemple, si un panneau lo d'affichage à cristaux liquides 200 est un panneau de type SXGA (1280 x 1204 pixcls), alors 8 circuits intogrés de commande de données (drivers) sont nécessaires lorsque l'on utilise un circuit intogré de commande de donnces (driver) équipé de 480 canaux; tandis que 10 circuits intégrés de commande de donnces (drivers) sont nocessaires lorsque l'on utilise un circuit intégré de commande de données (driver) équipé de 384 canaux. Dans la présente invention, les circuits intégrés de commande de donnces peuvent être séparés en un circuit intégré CNA et un circuit intégré amplificateur de sortie, et le circuit intégré CNA peut être commandé sur la base d'une division temporelle, réduisant ainsi le nombre total de circuits intégrés CNA de moitié. En outre, la présente invention peut nécessiter quatre circuits intogrés CNA avec 480 canaux ou cinq circuits intogrés CNA avec 384 canaux. En conséquence, si on utilise quatre circuits intogrés CNA avec 480 canaux, les lignes de transmission de données doivent être divisées par deux comme illustré sur la figure 9 afin de cornmander séparément les circuits intégrés CNA en un ordre de deux par deux de manière à éviter une augmentation de la fréquence de commande. Toutefois, le circuit intégré CNA avec 480 canaux n'est pas avantageux puisqu'il présente un coût
de fabrication plus élevé que le circuit intégré CNA avec 384 canaux.
En conséquence, si on utilise cinq circuits intégrés CNA avec 384 canaux, un circuit intogré CNA19SC parmi les cinq circuits intogrés CNA doit avoir un port d'entrée de données comprenant le port 1 et le port 2 commandés de manière indépendante afin d'éviter une augmentation de la fréquence de commande. Sur la figure 10, les premier et deuxième circuits intogrés CNA 196 parmi les cinq circuits intégrés CNA 196 et 196C peuvent être connectés ensemble à la deuxième ligne de transmission de données de pixel paires (VDeven2) et à la deuxième ligne de transmission de données de pixel impaires (VDodd2) tandis que les quatrième et cinquième circuits intégrés CNA 196 peuvent être connectés ensemble à la première ligne de transmission de données de pixel paires (VDevenl) et à la première ligne de transmission de données de pixel impaires (VDoddl). En particulier, le troisième circuit intégré CNA 196C peut avoir un port 1 et un port 2 commandés de manière RHIRSCH6\BRBVBTS\Brevets\i9700\19705.doc - 5 juin 2002 - 33/47
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indépendante comme illustré sur la fgure 11 pour une entrce des données de pixel.
Le port 1 peut être connecté à la deuxième ligne de transmission de données de pixel impaires (VDodd2) tandis que le port 2 peut être connecté à la première ligne de transmission de données de pixel paires (VDevenl). Le port 1 peut recevoir des données de pixcl impaires entrées via la deuxième ligne de transmission de données de pix cl imp aires VDodd2 en réponse à une première horlo ge d'échantillonnage de source SSC1 et à un premier signal de validation d'échantillonnage STB1 provenant du contrôleur de synchronisation 190. Le port 2 peut recevoir des données de pixcl paires entrées via la première ligne de transmission de données de pixel paires 0 VDevenl en réponse à une deuxième horloge d'échantillonnage de source SSC2 et à un deuxième signal de validation d'échantillonnage STB2 provenant du contr81eur de
synchronisation 190.
Comme décrit plus haut, des circuits intogrés CNA 196 et 196C en nombre imp air p euvent être connectés sép arément aux lignes de transmission de donné es divisées par deux de manière que les données de pixel VD puissent être verrouillées dans les cinq circuits intégrés CNA 196 et 196C durant un temps pendant lequel la donnce de pixel VD est verrouillée dans les 2,5 circuits intégrés CNA. Puisque le temps de verrouillage des donnces de pixcl est raccourci, le contrôleur de synchronisation 190 peut commander les circuits intégrés CNA 196 et 196C avec la même fréquence de commande que celle dans l'art antérieur sans aucune augmentation de la fréquence de commande dans le dispositif de commande de donnces du panneau d'affichage à cristaux liquides illustré sur la figure 8 bien que les circuits intogrés CNA 196 et 196C soient commandés sur la base d'une division temporelle. Les circuits intogrés amplificateurs de sortie 198A et 198B peuvent être connectés ensemble par paires à chaque TCP 194 équipés des circuits intégrés CNA 196 et 196C sur un panneau d'affichage à cristaux liquides 200 à l'aide d'un système COG. Chaque TCP 194 peut être connecté électriquement aux circuits intogrés amplificateurs de sortie 198A et 198B via des plots de contact disposés sur la partie supérieure du panneau d'affichage à cristaux liquides 200, et peuvent être connectés
électriquement à des plots de contact de sortie disposés sur une carte de données 192.
La carte de données 192 peut transmettre aux circuits intégrés CNA 196 et 196C divers signaux de commande appliqués par le contrôleur de synchronisation 190 et
des signaux de données de pixcl.
Comme décrit plus haut, conformément à la présente invention, la partie CNA peut être commandée sur la base d'une division temporelle et la partie amplificateur de sortie peut être montée séparément sur le panneau d'affichage à cristaux liquides de manière que le nombre de CNA et de TCP puisse être réduit de moitié, réduisant \\HIRSCHoBREVETS\13revets\1970019705.doc - 5 juin 2002 - 34/47
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ainsi les coûts de fabrication. En outre, la partie amplificateur de sortie peut 8tre séparée du circuit intégré de commande de données (driver) pour n'avoir qu'une fonction CNA de manière à pouvoir simplifier la configuration du circuit intégré de commande de donnces, améliorant ainsi le détit des données. En plus, conformément s à la présente invention, le circuit intégré de commande de donnces (drver) peut étre intégré séparément dans le circuit intogré CNA et dans le circuit intégré amplificateur de sortie afin d'améliorer une précision du circuit intégré, améliorant
ainsi la fiabilité dans la commande du circuit intégré.
I1 est évident pour l'homme du métier que diverses modifications et variations o peuvent étre apportées au dispositif et à la méthode de commande de données pour un affcheur à cristaux liquides de la présente invention sans départir de l'esprit ou de la portée des inventions. Ainsi, il est prévu que la présente invention couvre les modifications et variations de cette invention à condition qu'elles soient comprises
dans la portée des revendications annexces et de leurs équivalents.
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Claims (22)

REVEND I C AT ION S
1. Un dispositif de commande de donnces pour un afficheur à cristaux liquides, comprenant: - une pluralité de circuits intogrés convertisseurs numériques analogiques (30) pour convertir un nombre n de donnces de pixel d'entrée (o n est un nombre entier) en des signaux de tension de pixcl et pour diviser le nombre n de donnces de pixel d'entrée dans au moins deux nombres n/2 de données de pixel d'entrée afin de sortir les signaux de tension de pixel divisés; 0 - une pluralité de circuit intogrés amplificateurs de sortie, (48A, 48B) ayant chacun un nombre n de canaux (o n est un nombre entier), pour recevoir les signaux de tension de pixel divisés et pour les amplifier et sortir vers chaque ligne de données d'un nombre n de lignes de données, au moins deux circuits intégrés amplificateurs de sortie de la pluralité de circuits intogrés amplificateurs de sortie étant connectés ensemble à chaque circuit intogré convertisseur numérique analogique de la pluralité de circuits intogrés convertisseurs numériques analogiques, et - un contrôleur de synchronisation (28) pour commander la pluralité de circuits intégrés convertisseurs numériques analogiques et la pluralité de circuits intogrés amplificateurs de sortie, pour réarranger un nombre 2n de donnces de pixcl (o n est un nombre entier) à fournir à chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques en conformité avec une séquence appliquée à au moins deux circuits intégrés amplificateurs de 2s sortie, et pour exécuter une division temporelle du nombre 2n de données de pixel afin de fournir au moins deux régions comprenant chaque donnée de pixel d'un nombre de n de données de pixcl, dans lequel chaque circuit intégré convertisseur numérique analogique (30) de la pluralité de circuits intégrés convertisseurs numériques analogiques est monté dans un botier à transtert sur bande connecté à un panneau d'affichage à cristaux liquides
(200),
et chaque circuit intégré amplificateur de sortie de la pluralité de circuits intégrés amplificateurs de sortie est monté sur le panneau d'affichage à cristaux liquides
(200).
2. Le dispositif de commande de données selon la revendication 1, dans lequel chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques comprend: \\HIRSCH6\BREVETS\Brevets\1970019705.doc - 5 juin 2002 - 36147
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- des moyens de registre à décalage (36) pour sortir de manière séquentielle un signal d'échantillonnage sous la commande du contrôleur de synchronisation (28); - des moyens de verrouillage (38) pour verrouiller de manière séquentielle et sortir le nombre n de données de pixel d'entrce entrées depuis le contrôleur de synchronisation sous la commande du contrôleur de synchronisation et en réponse au signal d'échantillonnage; et - un convertisseur numérique analogique (40) pour convertir simultanément le nombre n de données de pixel en des signaux vidéo positifs et négatifs en o conformité avec une tension d'enhée gamma, et pour sélectionner le nombre n de signaux de tension de pixel répondant à un signal de commande de polarité reçu du conhôleur de synchronisation (28) afin d'appliquer le nombre n sélectionné de signaux de tension de pixel à au
moins deux des circuits intogrés amplificateurs de sortie.
3. Le dispositif de commande de données selon la revendication 1 ou 2, dans lequel chaque amplificateur de sortie (48A, 48B) de la pluralité d'amplificateurs de sortie comprend: - un démultiplexcur (SOA, 50B) pour recevoir un nombre n/2 de signaux de tension de pixel du nombre n de signaux de tension de pixcl sortis de la pluralité de circuits intégrés convertisseurs numériques analogiques, et pour appliquer de manière sélective le nombre n/2 de signaux de tension de pixel à un nombre n de lignes de donnces en réponse à un signal de validation d'entrée de source reçu du contrôleur de synchronisation; et - des moyens d'amplificateur de sortie, (52A, 52B) connectés au nombre n de lignes de données, pour bloquer les signaux de tension de pixcl provenant du démultiplexeur dans un ordre "n/2 par n/2" et pour stocker temporairement et sortir les signaux de tension de pixel bloqués lorsque
tous les nombres n de signaux de tension de pixel ont été entrés.
4. Un dispositif de commande de donnces pour un afficheur à cristaux liquides, comprenant: - une pluralité de cTrcuits intégrés convertisseurs numériques analogiques (60) pour convertir un nombre n de données de pixel d'entrée en un nombre n de signaux de tension de pixel et pour réaliser un nombre k de divisions temporelles du nombre n de signaux de tension de pixcl afin de sortir un nombre 2n de signaux de tension de pixcl (o n et k sont des nombres entiers); \\} 03ISCH6\BREVETS\Breves\19700\19705.doc 5 jun 2002 - 37/47
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- une pluralité de circuits intogrés amplificateurs de sortie (78), ayant chacun un nombre 2n de canaux (o n est un nombre entier), pour bloquer le nombre 2n de signaux de tension de pixel divisés de manière temporelle en un ordre "k par k" et pour amplifier le nombre 2n de signaux de tension de pixel divisés de manière temporelle lorsque tous les nombres 2n de signaux de tension de pixel ont été entrés, et pour sortir simultanément les signaux de tension de pixel amplifiés vers un nombre 2n de lignes de données; et - un contrôleur de synchronisation (58) pour contrôler la pluralité de circuits intégrés convertisseurs numériques analogiques et la pluralité de circuits o intégrés amplificateurs de sortie, et pour réaliser un nombre n de divisions temporelles du nombre n de donnces de pixcl d'entrée devant être fournies à la pluralité des circuits intégrés convertisseurs numériques analogiques, dans lequel chaque circuit intégré convertisseur numérique analogique (48A, 48B) de la pluralité de circuits intégrés convertisseurs numériques analogiques est monté dans un boîtier à transtert sur bande connecté au panneau d'affichage à cristaux liquides, et chaque circuit intogré amplificateur de sortie de la pluralité de circuits intogrés
amplificateurs de sortie est monté sur le panneau d'affichage à cristaux liquides.
5. Le dispositif de commande de données selon la revendication 4, dans lequel chaque circuit intogré convertisseur numérique analogique de la pluralité de circuits intogrés convertisseurs numériques analogiques comprend: - des moyens de registre à décalage (66) pour sortir de manière séquentielle un signal d'échantillonnage sous la commande du contrôleur de synchronisation; - des moyens de verrouillage (68) pour verrouiller de manière séquentielle et sortir simultaném ent le no mbre n de donnc es de p ix el d' entrce entrée s depuis le contrôleur de synchronisation sous la commande du contrôleur de synchronisation et en réponse au signal d'échantillonnage; et - un convertisseur numérique analogique (70) pour convertir simultanément le nombre n de donnces de pixel d'entrce en des signaux vidéo positifs et négatifs en conformité avec une tension d'entrée gamma, pour sélectionner le nombre n de signaux de tension de pixel répondant à un signal de commande de polarité reçu du contrôleur de synchronisation et pour réaliser la division temporelle du nombre n des signaux de tension de pixel 3s en réponse à un signal de commande de sélection reçu du contrôleur de synchronisation afin de sortir les signaux de tension de pixel divisés de
manière temporelle en un ordre "k par k".
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6. Le dispositif de commande de données selon la revendication 4 ou 5, dans lequel chaque circuit intégré amplificateur de sortie (78) de la pluralité de circuits intégrés amplificateurs de sortie comprend: - un démultiplexeur (80) pour recevoir chacun des k signaux de tension de pixcl, divisés de manière temporelle sortis de la pluralité de circuits intogrés convertisseurs numériques analogiques, et pour appliquer de manière sélective chacun des k signaux de tension de pixcl divisés de manière temporelle au nombre 2n de lignes de données en réponse à un signal de validation d'entrée de source reçu du contrôleur de o synchronisation; et - des moyens d'amplificateur de sortie (82), étant connoctés au nombre 2n de lignes de données, pour bloquer le nombre k de signaux de tension de pixel divisés de manière temporelle et pour amplifier et sortir le nombre k de signaux de tension de pixcl divisés de manière temporelle lorsque tous les 2n signaux de tension de pixcl sont entrés dans les moyens d'amplificateur
de sortie.
7. Un dispositif de commande de données pour un afficheur à cristaux liquides, comprenant: - une pluralité de circuits intégrés convertisseurs numériques analogiques (90 ) pour convertir un nombre n de données de pixel d'entrce en un nombre n de signaux de tension de pixcl et pour réaliser un nombre k de divisions temporelles du nombre n de signaux de tension de pixel afin de sortir un nombre k de signaux de tension de pixel divisés de manière s temporelle (o n et k sont des nombres entiers) ; une pluralité de circuits intégrés amplificateurs de sortie (llOA, llOB; 144A, 144B) pour bloquer et amplifier le nombre k de signaux de tension de pixel divisés de manière temporelle lorsque le nombre n de signaux de tension de pixel sont entrés dans les circuits intégrés amplificateurs de sortie, et pour sortir les signaux de tension de pixel amplifiés vers un nombre n de lignes de données, au moins deux cTrcuits intogrés amplificateurs de sortie de la pluralité de circuits intégrés amplificateurs de sortie étant connoctés à chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques 3s analogiques; et - un contrôleur de synchronisation (58; 110; 170; 190) pour contrôler la pluralité de circuits intégrés convertisseurs numériques analogiques et la pluralité de circuits intégrés amplificateurs de sortie, et pour réaliser une \\HIRSCH6\BREVETS\Brevets\19700\19705.doc - 5 juin 2002 - 39/47
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division temporelle du nombre n de donnces de pixel d'entrée devant être fournies à chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques dans au moins deux régions comprenant chacune des n données de pixcl d'entrce, s dans lequel chaque circuit intégré convertisseur numérique analogique (90; 120) de la pluralité de circuits intogrés convertisseurs numériques analogiques est monté dans un botier à transfert sur bande connecté à un panneau d'affichage à cristaux liquides
(200),
et chaque circuit intégré amplificateur de sortie (llOA, llOB; 144A, 144B) de la lo pluralité de circuits intogrés amplificateurs de sortie est monté sur le panneau
d'affichage à cristaux liquides (200).
8. Le dispositif de commande de données selon la revendication 7, dans lequel chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intogrés convertisseurs numériques analogiques comprend: - des moyens de registre à décalage (96) pour sortir de manière séquentielle un signal d'échantillonnage sous la commande du contrôleur de synchronisation; - des moyens de verrouillage (98) pour verrouiller de manière séquentielle et sortir simultanément le nombre n de données de pixcl d'entrée entrces depuis le contrôleur de synchronisation sous la commande du contrôleur de synchronisation et en réponse au signal d'échantillonnage; - un convertisseur nurnérique analogique (100) pour convertir simultanément le nombre n de données de pixel d'entrée en des signaux vidéo positifs et négatifs en conformité avec une tension d'entrce gamma, et pour sélectionner le nombre n de signaux de tension de pixel répondant à un signal de commande de polarité reçu du contrôleur de synchronisation et pour réaliser une division temporelle du nombre n des signaux de tension de pixel en réponse à un premier signal de commande de sélection reçu du contrôleur de synchronisation (58) afin de sortir les signaux de tension de pixel divisés de manière temporelle en un ordre "k par k"; - un démultiplexcur (108) pour sortir de manière sélective les signaux de tension de pixel divisés de manière temporelle vers au moins les deux circuits intégrés amplificateurs de sortie en réponse à un deuxième signal
de commande de sélection reçu du contrôleur de synchronisation.
9. Le dispositif de commande de donnces selon la revendication 8, dans lequel les premier et deuxième signaux de commande de sélection ont un nombre de \\HIRSCH6\BREVETS\Brevets\19700\19705.doc - 5 juin 2002 - 40/47
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bits correspondant à une fréquence par laquelle les n signaux de tension de pixcl sont divisés de manière temporelle en k signaux de tension de pixcl divisés de manière temporelle.
10. Le dispositif de commande de données selon l'une des revendications
7 à 9, dans lequel chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intogrés convertisseurs numériques analogiques comprend: - des moyens de registre à décalage (126) pour sortir de manière séquentielle un signal d'échantillonnage sous la commande du contrôleur de lo synchronisation; - des moyens de verrouillage (128) pour verrouiller de manière séquentielle et sortir simultanément le nombre n de-données de pixel d'entrce entrées depuis le contrôleur de synchronisation sous la commande du contrôleur de synchronisation et en réponse au signal d'échantillonnage; - un convertisseur numérique analogique (130) pour convertir simultanément le nombre n de donnces de pixel d'entrce en des signaux vidéo positifs et négatifs en conformité avec une tension d'entrée gamma et pour sélectionner le nombre n de signaux de tension de pixel répondant à un signal de commande de polarité reçu du contrôleur de synchronisation; - un démultiplexcur (138) pour sortir de manière sélective le nombre n sélectionné de signaux de tension de pixel vers au moins deux bornes de sortie en réponse à un premier signal de commande de sélection reçu du contrôleur de synchronisation; et - au moins deux multiplexeurs (140,142), étant connectés à au moins deux bornes de sortie, pour réaliser un nombre k de divisions temporelles du nombre n de signaux de tension de pixel en réponse à un deuxième signal
de commande de sélection reçu du contrôleur de synchronisation (58).
11. Le dispositif de commande de donnces selon la revendication 10, dans lequel le premier signal de commande de sélection a un état logique inversé à chaque période de temps d'un signal de validation de sortie commandant une sortie des moyens de verrouillage, et le deuxième signal de commande de sélection a un nombre de bits correspondant à une fréquence par laquelle les signaux de tension de pixcl au nombre de n sont divisés de manière temporelle en k signaux de tension de
pixel divisés de manière temporelle.
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12. Le dispositif de commande de données selon l'une des revendications
7 à 11, dans lequel chaque circuit intogré amplificateur de sortie (llOA, llOB) de la pluralité de circuits intégrés amplificateurs de sortie comprend: - un démultiplexeur (112A, 112B) pour recevoir chacun des k signaux de s tension de pixcl divisés de manière temporelle sortis de la pluralité de circuits intégrés convertisseurs numériques analogiques et pour appliquer de manière sélective chacun des k signaux de tension de pixcl divisés de manière temporelle au nombre n de lignes de données en réponse à un signal de validation d'entrée de source reçu du contrôleur de lo synchronisation; et - des moyens d'amplificateur de sortie (lllA, lllB), étant connectés au nombre n de lignes de données, pour bloquer et sortir le nombre k de signaux de tension de pixel divisés de manière temporelle entrés depuis le
démultiplexeur lorsque tous les n signaux de tension de pixcl ont été entrés.
13. Le dispositif de commande de données selon la revendication 12, dans lequel le signal de validation d'entrce de source a un nombre de bits correspondant à une fréquence par laquelle les signaux de tension de pixel au nombre de n sont divisés de manière temporelle en k signaux de tension de pixel divisés de manière
temporelle.
14. Le dispositif de commande de donnces selon la revendication 12 ou 13, dans lequel chaque moyen d'amplificateur de sortie de la pluralité des moyens d'amplificateur de sortie comprend un nombre n de cellules d'amplificateur de sortie 2s connectées au nombre n de lignes de données, chaque cellule d'amplificateur de sortie de la pluralité des cellules d'amplificateur de sortie comprenant: - un premier suiveur de tension connecté en série afin d'amplifier un signal de tension de pixcl d'entrée; - des moyens de blocage connoctés à l'une des bornes d'entrée et de sortie du premier suiveur de tension afin de bloquer le nombre k de signaux de tension de pixel divisés de manière temporelle; - des moyens de commutation pour sortir le signal de tension de pixel bloqué en réponse à un signal de validation de sortie reçu du contrôleur de synchronisation; et 3s - un deuxième suiveur de tension afin d'amplifier un signal de tension de
p ix cl s o rti d es mo yens de commutation.
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15. Le dispositif de commande de données selon la revendication 7, dans lequel chaque circuit intogré convertisseur numérique analogique de la pluralité de circuits intogrés convertisseurs numériques analogiques comprend: - un contrôleur de signaux pour interfacer des signaux de commande, provenant du contrô l eur de s ynchro ni s ati on, et d e s donné es de p ix cl à chaque élément de la pluralité de circuits intégrés convertisseurs numériques analogiques; et - un générateur de tension gamma pour subdiviser une tension de référence
gamma d'entrée afm de générer la tension garnma.
16. Le dispositif de commande de données selon l'une quelconque des
revendications 7 à 15, dans lequel le contrôleur de synchronisation (110) applique les
données de pixcl à chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intogrés convertisseurs numériques analogiques via une ligne de transmission de donnces de pixel impaires et une ligne de transmission de données de pixel paires; et des fréquences des signaux de commande appliqués à partir du contrôleur de synchronisation à la pluralité de circuits intégrés convertisseurs numériques
analogiques et aux données de pixel sont augmentées au moins deux fois.
17. Le dispositif de commande de donnces selon l'une quelconque des
revendications 7 à 16, dans lequel la pluralité de circuits intégrés convertisseurs
numériques analogiques est divisce en des premier et deuxième blocs, et le contrôleur de synchronisation (170) fournit les données de pixcl à la pluralité de circuits intégrés convertisseurs numériques analogiques impliqués dans le premier bloc via une première ligne transmission de données de pixel impaires et une première ligne de transmission de données de pixel paires, et fournit les donnces de pixcl à la pluralité de circuits intogrés convertisseurs numériques analogiques impliqués dans le deuxième bloc via une deuxième ligne transmission de données de
pixel impaires et une deuxième ligne de transmission de données de pixel paires.
18. Le dispositif de commande de données selon la revendication 17, dans lequel un nombre total de la pluralité de circuits intégrés convertisseurs numériques analogiques est impair, et l'une quelcouque des pluralités de circuits intégrés convertisseurs numériques analogiques comprend un premier port d'entrée connecté à l'une quelconque des première et deuxième lignes de transmission de données de pixcl impaires et un deuxième port connecté à l'une quelconque des première et \\HIRSCHTSxv=\l 9700\19705 doc - s juin 2002 - 43/47
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deuxième lignes de transmission de données de pixel paires, et les premier et
deuxième ports d'enhée sont commandés de manière indépendante.
19. Un procédé pour commander un dispositif de commande de donnces destiné à commander des lignes de données disposées dans un panneau d'affichage à cristaux liquides, dans lequel le dispositif de commande des données comprend une pluralité de circuits intégrés convertisseurs numériques analogiques connoctés à un contrôleur de synchronisation et une pluralité de circuits intégrés amplificateurs de sortie connoctés à chaque ligne de données d'un nombre n de lignes de donnces et o connectés à chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques au moins deux par deux (o n est un nombre entier), le procédé comprenant: - le réarrangement des données de pixel d'entrée provenant du contrôleur de synchronisation et la fourniture d'un nombre n de premières données de pixel d'entrée d'un nombre 2n de donnces de pixel d'entrée à chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques; - la conversion du nombre n des premières donnces de pixcl d'entrce provenant de chaque circuit intogré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques en un nombre n de signaux de tension de pixcl; - la division du nombre n converti de signaux de tension de pixel en un ordre "n/2 par n/2" afin de sortir le nombre n converti de signaux de tension de pixcl vers au moins deux circuits intégrés amplificateurs de sortie; s - le blocage du nombre n converti de signaux de tension de pixel reçus d'au moins chacun des deux circuits intégrés amplificateurs de sortie; - l'application d'un nombre n de deuxièmes donnces de pixel d'entrée du nombre 2n de données de pixel d'entrée reçues du contrôleur de synchronisation à chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques; - la conversion du nombre n de deuxièmes données de pixel d'entrce entrces depuis chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques en des signaux de tension de pixel analogiques; la division des signaux de tension de pixcl convertis en signaux analogiques par n/2 afin de sortir les signaux de tension de pixel convertis \ULIRSCH6\BREVETS\Brevets\i9700\19705.doc - 5 juin 2002 - 44/47
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en signaux anal o gi ques et divi s és vers au mo ins ch acun d es deux circuit s intégrés amplificateurs de sortie; et l'amplification des signaux de tension de pixel entrés depuis chaque circuit intégré amplificateur de sortie de la pluralité de circuits intégrés s amplificateurs de sortie avec les signaux de tension de pixel bloqués afin d'appliquer simultanément les signaux de tension de pixel amplifiés et les
signaux de tension de pixcl bloqués au nombre n de lignes de données.
20. Un procédé pour commander un dispositif de commande de données o destiné à commander des lignes de données disposées dans un panneau d'affichage à cristaux liquides, dans laquelle le dispositif de commande des données comprend une pluralité de circuits intégrés convertisseurs numériques analogiques connectés à un contrôleur de synchronisation et une pluralité de circuits intégrés amplificateurs de sortie connectés à chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intogrés convertisseurs numériques analogiques et connoctés à chaque ligne de donnée d'un nombre 2n de lignes de donnces (o n est un nombre entier), le procédé comprenant: - la fourniture d'un nombre n de premières données de pixcl d'entrée d'un nombre 2n de données de pixcl d'entrée reçues du contrôleur de synchronisation à chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques; - la conversion du nombre n de premières donnces de pixel d'entrée entrées depuis chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques en des signaux de tension de pixel; - la division en un ordre "k par k" des signaux de tension de pixcl convertis afin de sortir les signaux de tension de pixel convertis vers les circuits appropriés de la pluralité de circuits intégrés amplificateurs de sortie; - le blocage de manière séquentielle des signaux de tension de pixel convertis afin de bloquer un nombre n de signaux de tension de pixel; - l'application d'un nombre n de deuxièmes données de pixel d'entrce du nombre 2n de données de pixel d'entrée reçues du contrôleur de synchronisation à chaque circuit intégré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques; - la conversion du nombre n restant de deuxièmes donnces de pixel d'entrée entrces depuis chaque circuit intégré convertisseur numérique analogique \\HIRSCH6\BREVETS\Brevels\l 9700\19705.doc - 5 juin 2002 - 45147
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de la pluralité de circuits intégrés convertisseurs numériques analogiques en des signaux de tension de pixcl analogiques; - la division par un nombre k des signaux de tension de pixcl convertis afin de sortir les signaux de tension de pixel convertis vers les circuits appropriés de la pluralité de circuits intégrés convertisseurs numériques analogiques; et le blocage et l' amp lification des signaux de tension de pixcl convertis lorsque le nombre n de signaux de tension de pixel ont été entrés afin d'appliquer simultanément les signaux de tension de pixcl bloqués et
o amplifiés au nombre 2n de lignes de donnces.
21. Le procédé selon la revendication 20, dans lequel le contr81eur de synchronisation applique les données de pixel à chaque circuit intogré convertisseur numérique analogique de la pluralité de circuits intégrés convertisseurs numériques analogiques via une ligne de transmission de données de pixcl impaires et une ligne de transmission de données de pixel paires, et des fréquences des signaux de comrnande appliqués à partir du contrôleur de synchronisation à la pluralité de cTrcuits intégrés convertisseurs numériques analogiques et aux données de pixcl sont
augmentées au moins deux fois.
22. Le procédé selon la revendication 20 ou 21, dans lequel la pluralité de circuits intégrés convertisseurs numériques analogiques est divisée en des premier et deuxième blocs, et le contrôleur de synchronisation applique les données de pixcl à la pluralité de circuits intogrés convertisseurs numériques analogiques impliqués dans le premier bloc via une première ligne transmission de données de pixel impaires et une première ligne de transmission de données de pixel paires, et fournit les données de pixel à la pluralité circuits intégrés convertisseurs numériques analogiques impliqués dans le deuxième bloc via une deuxième ligne transmission de données de pixel impaires et une deuxième ligne de transmission de donnces de pixcl
paires.
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