JP2003140182A - 液晶表示装置のデータ駆動装置及び方法 - Google Patents
液晶表示装置のデータ駆動装置及び方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 デジタル−アナログ変換部を時分割駆動して
出力バッファ部と分離して集積化することで、デジタル
−アナログ変換集積回路とテープ・キャリア・パッケー
ジの数を減らす。 【解決手段】 データ駆動装置は、デジタル−アナログ
変換集積回路と、デジタル−アナログ変換集積回路から
供給される画素電圧信号をデータラインに信号緩衝させ
出力する、ｎチャンネルの出力バッファの集積回路と、
デジタル−アナログ変換集積回路及び出力バッファ集積
回路を制御すると共に、デジタル−アナログ変換集積回
路に供給する２ｎの画素データを出力バッファ集積回路
に供給される順序に対応して再整列させて、ｎ個ずつの
画素データに構成される少なくとも２個の区間に時分割
して供給するタイミング制御部とを具備しており、デジ
タル−アナログ変換集積回路はテープ・キャリアー・パ
ッケージ上に実装され、出力集積回路は前記液晶パネル
上に実装されている。
出力バッファ部と分離して集積化することで、デジタル
−アナログ変換集積回路とテープ・キャリア・パッケー
ジの数を減らす。 【解決手段】 データ駆動装置は、デジタル−アナログ
変換集積回路と、デジタル−アナログ変換集積回路から
供給される画素電圧信号をデータラインに信号緩衝させ
出力する、ｎチャンネルの出力バッファの集積回路と、
デジタル−アナログ変換集積回路及び出力バッファ集積
回路を制御すると共に、デジタル−アナログ変換集積回
路に供給する２ｎの画素データを出力バッファ集積回路
に供給される順序に対応して再整列させて、ｎ個ずつの
画素データに構成される少なくとも２個の区間に時分割
して供給するタイミング制御部とを具備しており、デジ
タル−アナログ変換集積回路はテープ・キャリアー・パ
ッケージ上に実装され、出力集積回路は前記液晶パネル
上に実装されている。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に関す
るもので、特にデジタル−アナログ変換部を時分割駆動
して出力バッファ部と分離して集積化することで、デジ
タル−アナログ変換集積回路とテープ・キャリア・パッ
ケージの数を減らすことができるようにした液晶表示装
置のデータの駆動装置及び方法に関するものである。
るもので、特にデジタル−アナログ変換部を時分割駆動
して出力バッファ部と分離して集積化することで、デジ
タル−アナログ変換集積回路とテープ・キャリア・パッ
ケージの数を減らすことができるようにした液晶表示装
置のデータの駆動装置及び方法に関するものである。
【０００２】
【従来の技術】一般的に、液晶表示装置は電界を利用し
て液晶の光透過率を調節することで画像を表示する。こ
のために液晶表示装置は、液晶セルがマトリックス形態
で配列された液晶パネルと、この液晶パネルを駆動する
ための駆動回路とを具備する。液晶パネルには複数のゲ
ートラインと複数のデータラインが交差して配列されて
おり、そのゲートラインとデータラインが交差して設け
られる領域に液晶セルが位置する。この液晶パネルに
は、液晶セルのそれぞれに電界を印加するための画素電
極と共通電極が設けられる。画素電極のそれぞれは、ス
イッチング素子である薄膜トランジスタ（ＴＦＴ）のソ
ース及びドレイン端子などを経由してデータラインのう
ちのいずれか一つに接続される。薄膜トランジスタのゲ
ート端子は、画素電圧信号が１ライン分ずつの画素電極
に印加されるようにするゲートラインのうちのいずれか
一つに接続される。駆動回路は、ゲートラインを駆動す
るためのゲート駆動装置と、データラインを駆動するた
めのデータ駆動装置と、共通電極を駆動するための共通
電圧発生部とを具備する。ゲート駆動装置は走査信号を
ゲートラインに順次的に供給して液晶パネル上の液晶セ
ルを１ライン分ずつ順次的に駆動する。データ駆動装置
は、ゲートラインのうちのいずれか一つにゲート信号が
供給される毎にデータラインのそれぞれに画素電圧信号
を供給する。共通電圧発生部は、共通電極に共通電圧信
号を供給する。これにより液晶表示装置は、液晶セル別
に画素電圧信号により画素電極と共通電極の間に印加さ
れる電界により光透過率を調節することで画像を表示す
る。データ駆動装置とゲート駆動装置は、多数個の集積
回路（以下「ＩＣ」という）に集積化される。集積化さ
れたデータ駆動ＩＣとゲート駆動ＩＣのそれぞれはテー
プ・キャリア・パッケージ（以下「ＴＣＰ」という）上
に実装されてＴＡＢ（テープ・オートメ−テッド・ボン
ディンブ）方式で液晶パネルに接続されるか、ＣＯＧ
（チップ・オン・グラス）方式で液晶パネル上に実装さ
れる。
て液晶の光透過率を調節することで画像を表示する。こ
のために液晶表示装置は、液晶セルがマトリックス形態
で配列された液晶パネルと、この液晶パネルを駆動する
ための駆動回路とを具備する。液晶パネルには複数のゲ
ートラインと複数のデータラインが交差して配列されて
おり、そのゲートラインとデータラインが交差して設け
られる領域に液晶セルが位置する。この液晶パネルに
は、液晶セルのそれぞれに電界を印加するための画素電
極と共通電極が設けられる。画素電極のそれぞれは、ス
イッチング素子である薄膜トランジスタ（ＴＦＴ）のソ
ース及びドレイン端子などを経由してデータラインのう
ちのいずれか一つに接続される。薄膜トランジスタのゲ
ート端子は、画素電圧信号が１ライン分ずつの画素電極
に印加されるようにするゲートラインのうちのいずれか
一つに接続される。駆動回路は、ゲートラインを駆動す
るためのゲート駆動装置と、データラインを駆動するた
めのデータ駆動装置と、共通電極を駆動するための共通
電圧発生部とを具備する。ゲート駆動装置は走査信号を
ゲートラインに順次的に供給して液晶パネル上の液晶セ
ルを１ライン分ずつ順次的に駆動する。データ駆動装置
は、ゲートラインのうちのいずれか一つにゲート信号が
供給される毎にデータラインのそれぞれに画素電圧信号
を供給する。共通電圧発生部は、共通電極に共通電圧信
号を供給する。これにより液晶表示装置は、液晶セル別
に画素電圧信号により画素電極と共通電極の間に印加さ
れる電界により光透過率を調節することで画像を表示す
る。データ駆動装置とゲート駆動装置は、多数個の集積
回路（以下「ＩＣ」という）に集積化される。集積化さ
れたデータ駆動ＩＣとゲート駆動ＩＣのそれぞれはテー
プ・キャリア・パッケージ（以下「ＴＣＰ」という）上
に実装されてＴＡＢ（テープ・オートメ−テッド・ボン
ディンブ）方式で液晶パネルに接続されるか、ＣＯＧ
（チップ・オン・グラス）方式で液晶パネル上に実装さ
れる。
【０００３】図１は従来の液晶表示装置のデータ駆動ブ
ロックを概略的に図示したもので、データ駆動ブロック
は、ＴＣＰ（６）を通して液晶パネル（２）と接続され
た複数のデータ駆動ＩＣ（４）と、ＴＣＰ（６）を通し
てデータ駆動ＩＣ（４）と接続されたデータ印刷回路基
板（以下印刷回路基板を「ＰＣＢ」という）（８）とを
具備する。
ロックを概略的に図示したもので、データ駆動ブロック
は、ＴＣＰ（６）を通して液晶パネル（２）と接続され
た複数のデータ駆動ＩＣ（４）と、ＴＣＰ（６）を通し
てデータ駆動ＩＣ（４）と接続されたデータ印刷回路基
板（以下印刷回路基板を「ＰＣＢ」という）（８）とを
具備する。
【０００４】データＰＣＢ（８）は、タイミング制御部
（図示しない）から供給される各種の制御信号及びデー
タ信号とパワー部（図示しない）からの駆動電圧信号を
入力してデータ駆動ＩＣ（４）に中継する役割をする。
ＴＣＰ（６）は、液晶パネル（２）の上段部に設けられ
たデータパッドと電気的に接続されると共に、データＰ
ＣＢ（８）に設けられた出力パッドと電気的に接続され
る。データ駆動ＩＣ（４）は、デジタル信号である画素
データ信号をアナログ信号である画素電圧信号に変換し
て液晶パネル（２）上のデータラインに供給する。
（図示しない）から供給される各種の制御信号及びデー
タ信号とパワー部（図示しない）からの駆動電圧信号を
入力してデータ駆動ＩＣ（４）に中継する役割をする。
ＴＣＰ（６）は、液晶パネル（２）の上段部に設けられ
たデータパッドと電気的に接続されると共に、データＰ
ＣＢ（８）に設けられた出力パッドと電気的に接続され
る。データ駆動ＩＣ（４）は、デジタル信号である画素
データ信号をアナログ信号である画素電圧信号に変換し
て液晶パネル（２）上のデータラインに供給する。
【０００５】このために、データ駆動ＩＣ（４）のそれ
ぞれは、図２に図示されたように順次的にサンプリング
信号を供給するシフト・レジスタ部（１４）と、サンプ
リング信号に応答して画素データ（ＶＤ）を順次的にラ
ッチして同時に出力するラッチ部（１６）と、ラッチ部
（１６）からの画素データ（ＶＤ）を画素電圧信号に変
換するデジタル−アナログ変換部（以下、ＤＡＣ部とい
う）（１８）と、ＤＡＣ部（１８）からの画素電圧信号
を緩衝して出力する出力バッファ部（２６）とを具備す
る。また、データ駆動ＩＣ（４）は、タイミング制御部
（図示しない）から供給される各種の制御信号と画素デ
ータ（ＶＤ）とを中継する信号制御部（１０）と、ＤＡ
Ｃ部（１８）で必要とする正極性及び負極性のガンマ電
圧を供給するガンマ電圧部（１２）とを更に具備する。
このような構成を有するデータ駆動ＩＣ（４）のそれぞ
れは、ｎ個ずつのデータライン（ＤＬ１乃至ＤＬｎ）を
駆動する。
ぞれは、図２に図示されたように順次的にサンプリング
信号を供給するシフト・レジスタ部（１４）と、サンプ
リング信号に応答して画素データ（ＶＤ）を順次的にラ
ッチして同時に出力するラッチ部（１６）と、ラッチ部
（１６）からの画素データ（ＶＤ）を画素電圧信号に変
換するデジタル−アナログ変換部（以下、ＤＡＣ部とい
う）（１８）と、ＤＡＣ部（１８）からの画素電圧信号
を緩衝して出力する出力バッファ部（２６）とを具備す
る。また、データ駆動ＩＣ（４）は、タイミング制御部
（図示しない）から供給される各種の制御信号と画素デ
ータ（ＶＤ）とを中継する信号制御部（１０）と、ＤＡ
Ｃ部（１８）で必要とする正極性及び負極性のガンマ電
圧を供給するガンマ電圧部（１２）とを更に具備する。
このような構成を有するデータ駆動ＩＣ（４）のそれぞ
れは、ｎ個ずつのデータライン（ＤＬ１乃至ＤＬｎ）を
駆動する。
【０００６】信号制御部（１０）は、タイミング制御部
（図示しない）からの各種の制御信号（ＳＳＰ、ＳＳ
Ｃ、ＳＯＥ、ＲＥＶ、ＰＯＬなど）と画素データ（Ｖ
Ｄ）が所定の構成要素に出力されるように制御する。
（図示しない）からの各種の制御信号（ＳＳＰ、ＳＳ
Ｃ、ＳＯＥ、ＲＥＶ、ＰＯＬなど）と画素データ（Ｖ
Ｄ）が所定の構成要素に出力されるように制御する。
【０００７】ガンマ電圧部（１２）は、ガンマ基準電圧
の発生部（図示しない）から入力される多数のガンマ基
準電圧をグレイ別に細分化して出力する。シフト・レジ
スタ部（１４）に含まれたｎ/６個のシフト・レジスタ
は、信号制御部（１０）からのソース・スタート・パル
ス（ＳＳＰ）をソース・サンプリング・クロック信号
（ＳＳＣ）により順次的にシフトさせてサンプリング信
号として出力する。
の発生部（図示しない）から入力される多数のガンマ基
準電圧をグレイ別に細分化して出力する。シフト・レジ
スタ部（１４）に含まれたｎ/６個のシフト・レジスタ
は、信号制御部（１０）からのソース・スタート・パル
ス（ＳＳＰ）をソース・サンプリング・クロック信号
（ＳＳＣ）により順次的にシフトさせてサンプリング信
号として出力する。
【０００８】ラッチ部（１６）は、シフト・レジスタ部
（１４）からのサンプリング信号に応答して信号制御部
（１０）からの画素データ（ＶＤ）を一定の単位ずつ順
次的にサンプリングしてラッチする。このためにラッチ
部は、ｎ個の画素データ（ＶＤ）をラッチするためにｎ
個のラッチで構成されており、そのラッチのそれぞれ
は、画素データ（ＶＤ）のビット数（３ビットまたは６
ビット）に対応する大きさを有する。特にタイミング制
御部（図示しない）は、伝送周波数を減らすために画素
データ（ＶＤ）をイブン画素データ（ＶＤeven）とオド
画素データ（ＶＤodd）に分けて、それぞれの伝送ライ
ンを通して同時に出力する。ここで、イブン画素データ
（ＶＤeven）とオド画素データ（ＶＤodd）のそれぞれ
は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の画素データを含
む。これによりラッチ部（１６）は、サンプリング信号
毎に信号制御部（１０）を経由して供給されるイブン画
素データ（ＶＤeven）とオド画素データ（ＶＤodd）、
即ち６個の画素データを同時にラッチする。続いて、ラ
ッチ部（１６）は、信号制御部（１０）からのソース出
力イネーブル信号（ＳＯＥ）に応答してラッチされたｎ
個の画素データ（ＶＤ）を同時に出力する。この場合、
ラッチ部（１６）は、データ反転の選択信号（ＲＥＶ）
に応答してトランジションのビット数が減るように変造
された画素データ（ＶＤ）を復元させて出力する。これ
はタイミング制御部でデータ電送の際に電磁気的干渉
（ＥＭＩ）を最小化するために、トランジションされる
ビット数が基準値を超える画素データ（ＶＤ）はトラン
ジションのビット数が減るように変造して供給するため
である。
（１４）からのサンプリング信号に応答して信号制御部
（１０）からの画素データ（ＶＤ）を一定の単位ずつ順
次的にサンプリングしてラッチする。このためにラッチ
部は、ｎ個の画素データ（ＶＤ）をラッチするためにｎ
個のラッチで構成されており、そのラッチのそれぞれ
は、画素データ（ＶＤ）のビット数（３ビットまたは６
ビット）に対応する大きさを有する。特にタイミング制
御部（図示しない）は、伝送周波数を減らすために画素
データ（ＶＤ）をイブン画素データ（ＶＤeven）とオド
画素データ（ＶＤodd）に分けて、それぞれの伝送ライ
ンを通して同時に出力する。ここで、イブン画素データ
（ＶＤeven）とオド画素データ（ＶＤodd）のそれぞれ
は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の画素データを含
む。これによりラッチ部（１６）は、サンプリング信号
毎に信号制御部（１０）を経由して供給されるイブン画
素データ（ＶＤeven）とオド画素データ（ＶＤodd）、
即ち６個の画素データを同時にラッチする。続いて、ラ
ッチ部（１６）は、信号制御部（１０）からのソース出
力イネーブル信号（ＳＯＥ）に応答してラッチされたｎ
個の画素データ（ＶＤ）を同時に出力する。この場合、
ラッチ部（１６）は、データ反転の選択信号（ＲＥＶ）
に応答してトランジションのビット数が減るように変造
された画素データ（ＶＤ）を復元させて出力する。これ
はタイミング制御部でデータ電送の際に電磁気的干渉
（ＥＭＩ）を最小化するために、トランジションされる
ビット数が基準値を超える画素データ（ＶＤ）はトラン
ジションのビット数が減るように変造して供給するため
である。
【０００９】ＤＡＣ部（１８）は、ラッチ部（１６）か
らの画素データ（ＶＤ）を同時に正極及び負極性の画素
電圧信号に変換して出力する。このために、ＤＡＣ部
（１８）はラッチ部（１６）に共通接続されたＰデコー
ディング部（２０）及びＮデコーディング部（２２）
と、Ｐデコーディング部（２０）及びＮデコーディング
部（２２）の出力信号を選択するためのマルチプレクサ
（２４）とを具備する。Ｐデコーディング部（２０）に
含まれるｎ個のＰデコーダは、ラッチ部（１６）から同
時に入力されるｎ個の画素データをガンマ電圧部（１
２）からの正極性のガンマ電圧を利用して正極性の画素
電圧信号に変換する。Ｎデコーディング部（２２）に含
まれるｎ個のＮデコーダは、ラッチ部（１６）から同時
に入力されるｎ個の画素データをガンマ電圧部（１２）
からの負極性のガンマ電圧を利用して負極性の画素電圧
信号に変換する。マルチプレクサ（２４）は、信号制御
部（１０）からの極性制御信号（ＰＯＬ）に応答してＰ
デコーディング部（２０）からの正極性の画素電圧信号
またはＮデコーディング部（２２）からの負極性の画素
電圧信号を選択して出力する。
らの画素データ（ＶＤ）を同時に正極及び負極性の画素
電圧信号に変換して出力する。このために、ＤＡＣ部
（１８）はラッチ部（１６）に共通接続されたＰデコー
ディング部（２０）及びＮデコーディング部（２２）
と、Ｐデコーディング部（２０）及びＮデコーディング
部（２２）の出力信号を選択するためのマルチプレクサ
（２４）とを具備する。Ｐデコーディング部（２０）に
含まれるｎ個のＰデコーダは、ラッチ部（１６）から同
時に入力されるｎ個の画素データをガンマ電圧部（１
２）からの正極性のガンマ電圧を利用して正極性の画素
電圧信号に変換する。Ｎデコーディング部（２２）に含
まれるｎ個のＮデコーダは、ラッチ部（１６）から同時
に入力されるｎ個の画素データをガンマ電圧部（１２）
からの負極性のガンマ電圧を利用して負極性の画素電圧
信号に変換する。マルチプレクサ（２４）は、信号制御
部（１０）からの極性制御信号（ＰＯＬ）に応答してＰ
デコーディング部（２０）からの正極性の画素電圧信号
またはＮデコーディング部（２２）からの負極性の画素
電圧信号を選択して出力する。
【００１０】出力バッファ部（２６）に含まれるｎ個の
出力バッファは、ｎ個のデータライン（Ｄ１乃至Ｄｎ）
に直列にそれぞれ接続された電圧追従機で構成される。
このような出力バッファはＤＡＣ部（１８）からの画素
電圧信号を信号緩衝してデータライン（ＤＬ１乃至ＤＬ
ｎ）に供給する。
出力バッファは、ｎ個のデータライン（Ｄ１乃至Ｄｎ）
に直列にそれぞれ接続された電圧追従機で構成される。
このような出力バッファはＤＡＣ部（１８）からの画素
電圧信号を信号緩衝してデータライン（ＤＬ１乃至ＤＬ
ｎ）に供給する。
【００１１】このように従来のデータ駆動ＩＣ（４）の
それぞれは、ｎ個のデータライン（ＤＬ１乃至ＤＬｎ）
を駆動するために、ｎ個ずつのラッチと２ｎ個のデコー
ダを含まなければならない。この結果、従来のデータ駆
動Ｃ（４）は、その構成が複雑で製造単価が相対的に高
い短所を有する。
それぞれは、ｎ個のデータライン（ＤＬ１乃至ＤＬｎ）
を駆動するために、ｎ個ずつのラッチと２ｎ個のデコー
ダを含まなければならない。この結果、従来のデータ駆
動Ｃ（４）は、その構成が複雑で製造単価が相対的に高
い短所を有する。
【００１２】
【発明が解決しようとする課題】従って本発明の目的
は、ＤＡＣ部を時分割駆動して出力バッファ部を分離し
て液晶パネルの上に実装することにより、でＤＡＣ・Ｉ
Ｃ及びＴＣＰの数を減らすことができる液晶表示装置の
データ駆動装置及び方法を提供することである。
は、ＤＡＣ部を時分割駆動して出力バッファ部を分離し
て液晶パネルの上に実装することにより、でＤＡＣ・Ｉ
Ｃ及びＴＣＰの数を減らすことができる液晶表示装置の
データ駆動装置及び方法を提供することである。
【００１３】
【課題を解決するための手段】前記目的を達成するため
に、本発明の一つ特徴による液晶表示装置のデータ駆動
装置は、入力されたｎ個（ｎは正数）ずつの画素データ
を画素電圧信号に変換して少なくとも２分割して出力す
るデジタル−アナログ変換集積回路と、デジタル−アナ
ログ変換集積回路から少なくとも２分割されて供給され
る画素電圧信号をそれぞれ入力してｎ個ずつのデータラ
インに信号緩衝させて出力する、前記デジタル−アナロ
グ変換集積回路のそれぞれに少なくとも２個が共通に接
続されたｎチャンネルの出力バッファ集積回路と、デジ
タル−アナログ変換集積回路及び出力バッファの集積回
路を制御すると共に前記デジタル−アナログ変換集積回
路のそれぞれに供給する２ｎ個の画素データを前記少な
くとも２個の出力バッファの集積回路に供給される順序
に対応して再整列させて、ｎ個ずつの画素データに構成
される少なくとも２個の区間に時分割して供給するタイ
ミング制御部とを具備しており、前記デジタル−アナロ
グ変換集積回路は液晶パネルに接続されるテープ・キャ
リアー・パッケージ上に実装されており、前記出力集積
回路は前記液晶パネル上に実装されている。
に、本発明の一つ特徴による液晶表示装置のデータ駆動
装置は、入力されたｎ個（ｎは正数）ずつの画素データ
を画素電圧信号に変換して少なくとも２分割して出力す
るデジタル−アナログ変換集積回路と、デジタル−アナ
ログ変換集積回路から少なくとも２分割されて供給され
る画素電圧信号をそれぞれ入力してｎ個ずつのデータラ
インに信号緩衝させて出力する、前記デジタル−アナロ
グ変換集積回路のそれぞれに少なくとも２個が共通に接
続されたｎチャンネルの出力バッファ集積回路と、デジ
タル−アナログ変換集積回路及び出力バッファの集積回
路を制御すると共に前記デジタル−アナログ変換集積回
路のそれぞれに供給する２ｎ個の画素データを前記少な
くとも２個の出力バッファの集積回路に供給される順序
に対応して再整列させて、ｎ個ずつの画素データに構成
される少なくとも２個の区間に時分割して供給するタイ
ミング制御部とを具備しており、前記デジタル−アナロ
グ変換集積回路は液晶パネルに接続されるテープ・キャ
リアー・パッケージ上に実装されており、前記出力集積
回路は前記液晶パネル上に実装されている。
【００１４】ここで、前記デジタル−アナログ変換集積
回路のそれぞれは、前記タイミング制御部の制御に応答
してサンプリング信号を順次的に出力するシフト・レジ
スタ部と、タイミング制御部と前記サンプリング信号に
応答して前記タイミング制御部から入力されるｎ個の画
素データを順次的にラッチして同時に出力するラッチ部
と、入力ガンマ電圧を利用して前記ｎ個の画素データを
正極性及び負極性の画素電圧信号に同時に変換して、前
記タイミング制御部の極性の制御信号に応答するｎ個の
画素電圧信号を選択して前記少なくとも２個の出力バッ
ファ集積回路のそれぞれに供給するデジタル−アナログ
変換部とを具備することを特徴とする。
回路のそれぞれは、前記タイミング制御部の制御に応答
してサンプリング信号を順次的に出力するシフト・レジ
スタ部と、タイミング制御部と前記サンプリング信号に
応答して前記タイミング制御部から入力されるｎ個の画
素データを順次的にラッチして同時に出力するラッチ部
と、入力ガンマ電圧を利用して前記ｎ個の画素データを
正極性及び負極性の画素電圧信号に同時に変換して、前
記タイミング制御部の極性の制御信号に応答するｎ個の
画素電圧信号を選択して前記少なくとも２個の出力バッ
ファ集積回路のそれぞれに供給するデジタル−アナログ
変換部とを具備することを特徴とする。
【００１５】そして、出力バッファ集積回路のそれぞれ
は、前記デジタル−アナログの変換集積回路で出力され
るｎ個の画素電圧信号のうちの１/２ｎ個の画素電圧信
号を入力して前記タイミング制御部のソース入力イネー
ブル信号に応答してｎ個の出力ラインに選択的に供給す
るデマルチプレクサと、前記ｎ個のデータラインに接続
されてデマルチプレックサから１/２ｎ個ずつ入力され
る画素電圧信号をホールディングしてｎ個の画素電圧信
号がすべて入力されると信号緩衝させて出力する出力バ
ッファ部とを具備することを特徴とする。
は、前記デジタル−アナログの変換集積回路で出力され
るｎ個の画素電圧信号のうちの１/２ｎ個の画素電圧信
号を入力して前記タイミング制御部のソース入力イネー
ブル信号に応答してｎ個の出力ラインに選択的に供給す
るデマルチプレクサと、前記ｎ個のデータラインに接続
されてデマルチプレックサから１/２ｎ個ずつ入力され
る画素電圧信号をホールディングしてｎ個の画素電圧信
号がすべて入力されると信号緩衝させて出力する出力バ
ッファ部とを具備することを特徴とする。
【００１６】本発明の異なる特徴による液晶表示装置の
データ駆動装置は、入力されたｎ個（ｎは正数）ずつの
画素データを画素電圧信号に変換して、変換されたｎ個
の画素電圧信号をｋ個（ｋは正数、ｋ＜ｎ）ずつ時分割
して出力するデジタル−アナログ変換集積回路と、デジ
タル−アナログ変換集積回路からｋ個ずつ供給される画
素電圧信号をホールディングして２ｎ個の画素電圧信号
がすべて入力されると信号緩衝させて２ｎ個のデータラ
インに同時に出力する２ｎチャンネルの出力バッファの
集積回路と、デジタル−アナログ変換集積回路及び出力
バッファの集積回路を制御すると共に前記デジタル−ア
ナログ変換集積回路のそれぞれに供給する２ｎ個の画素
データを前記ｎ個ずつ時分割して供給するタイミング制
御部とを具備しており、デジタル−アナログ変換集積回
路は液晶パネルに接続されるテープ・キャリア・パッケ
ージ上に実装されており、出力バッファの集積回路は前
記液晶パネル上に実装されている。
データ駆動装置は、入力されたｎ個（ｎは正数）ずつの
画素データを画素電圧信号に変換して、変換されたｎ個
の画素電圧信号をｋ個（ｋは正数、ｋ＜ｎ）ずつ時分割
して出力するデジタル−アナログ変換集積回路と、デジ
タル−アナログ変換集積回路からｋ個ずつ供給される画
素電圧信号をホールディングして２ｎ個の画素電圧信号
がすべて入力されると信号緩衝させて２ｎ個のデータラ
インに同時に出力する２ｎチャンネルの出力バッファの
集積回路と、デジタル−アナログ変換集積回路及び出力
バッファの集積回路を制御すると共に前記デジタル−ア
ナログ変換集積回路のそれぞれに供給する２ｎ個の画素
データを前記ｎ個ずつ時分割して供給するタイミング制
御部とを具備しており、デジタル−アナログ変換集積回
路は液晶パネルに接続されるテープ・キャリア・パッケ
ージ上に実装されており、出力バッファの集積回路は前
記液晶パネル上に実装されている。
【００１７】ここで、デジタル−アナログ変換集積回路
のそれぞれは、前記タイミング制御部の制御に応答して
サンプリング信号を順次的に出力するシフト・レジスタ
部と、タイミング制御部の制御とサンプリング信号に応
答してタイミング制御部から入力されるｎ個の画素デー
タを順次的にラッチして同時に出力するラッチ部と、入
力ガンマ電圧を利用してｎ個の画素データを正極性及び
負極性の画素電圧信号に同時に変換して、タイミング制
御部の極性の制御信号に応答するｎ個の画素電圧信号を
選択すると同時に、タイミング制御部の選択制御信号に
応答してそのｎ個の画素電圧信号を時分割してｋ個ずつ
出力するデジタル−アナログ変換部とを具備することを
特徴とする。
のそれぞれは、前記タイミング制御部の制御に応答して
サンプリング信号を順次的に出力するシフト・レジスタ
部と、タイミング制御部の制御とサンプリング信号に応
答してタイミング制御部から入力されるｎ個の画素デー
タを順次的にラッチして同時に出力するラッチ部と、入
力ガンマ電圧を利用してｎ個の画素データを正極性及び
負極性の画素電圧信号に同時に変換して、タイミング制
御部の極性の制御信号に応答するｎ個の画素電圧信号を
選択すると同時に、タイミング制御部の選択制御信号に
応答してそのｎ個の画素電圧信号を時分割してｋ個ずつ
出力するデジタル−アナログ変換部とを具備することを
特徴とする。
【００１８】そして、出力バッファ集積回路のそれぞれ
は、デジタル−アナログ変換集積回路で出力されるｋ個
ずつの画素電圧信号を入力してタイミング制御部のソー
ス入力イネーブル信号に応答して２ｎ個の出力ラインに
選択的に供給するデマルチプレクサと、２ｎ個のデータ
ラインに接続されて前記デマルチプレクサからｋ個ずつ
入力される画素電圧信号をホールディングして２ｎ個の
画素電圧信号がすべて入力されると信号緩衝させて出力
する出力バッファ部とを具備することを特徴とする。
は、デジタル−アナログ変換集積回路で出力されるｋ個
ずつの画素電圧信号を入力してタイミング制御部のソー
ス入力イネーブル信号に応答して２ｎ個の出力ラインに
選択的に供給するデマルチプレクサと、２ｎ個のデータ
ラインに接続されて前記デマルチプレクサからｋ個ずつ
入力される画素電圧信号をホールディングして２ｎ個の
画素電圧信号がすべて入力されると信号緩衝させて出力
する出力バッファ部とを具備することを特徴とする。
【００１９】本発明のまた異なる特徴による液晶表示装
置のデータ駆動装置は、入力されたｎ個（ｎは正数）ず
つの画素データを画素電圧信号に変化して変換されたｎ
個の画素電圧信号をｋ個（ｋは正数、ｋ＜ｎ）ずつ時分
割して出力するデジタル−アナログの変換の集積回路
と、デジタル−アナログ変換集積回路からｋ個ずつ供給
される画素電圧信号をホールディングしてｎ個の画素電
圧信号がすべて入力されると信号緩衝させてｎ個のデー
タラインに出力して、デジタル−アナログ変換集積回路
のそれぞれに少なくとも２個が共通に接続された出力バ
ッファの集積回路と、デジタル−アナログ変換集積回路
及び出力バッファの集積回路のそれぞれを制御すると共
にデジタル−アナログ変換集積回路に供給する画素デー
タを前記ｎ個ずつの画素データに構成される少なくとも
２個の区間に時分割して供給するタイミング制御部とを
具備しており、デジタル−アナログ変換集積回路は液晶
パネルに接続されるテープ・キャリア・パッケージ上に
実装されており、出力バッファの集積回路は前記液晶パ
ネル上に実装されている。
置のデータ駆動装置は、入力されたｎ個（ｎは正数）ず
つの画素データを画素電圧信号に変化して変換されたｎ
個の画素電圧信号をｋ個（ｋは正数、ｋ＜ｎ）ずつ時分
割して出力するデジタル−アナログの変換の集積回路
と、デジタル−アナログ変換集積回路からｋ個ずつ供給
される画素電圧信号をホールディングしてｎ個の画素電
圧信号がすべて入力されると信号緩衝させてｎ個のデー
タラインに出力して、デジタル−アナログ変換集積回路
のそれぞれに少なくとも２個が共通に接続された出力バ
ッファの集積回路と、デジタル−アナログ変換集積回路
及び出力バッファの集積回路のそれぞれを制御すると共
にデジタル−アナログ変換集積回路に供給する画素デー
タを前記ｎ個ずつの画素データに構成される少なくとも
２個の区間に時分割して供給するタイミング制御部とを
具備しており、デジタル−アナログ変換集積回路は液晶
パネルに接続されるテープ・キャリア・パッケージ上に
実装されており、出力バッファの集積回路は前記液晶パ
ネル上に実装されている。
【００２０】ここで、デジタル−アナログ変換集積回路
のそれぞれは、タイミング制御部の制御に応答してサン
プリング信号を順次的に出力するシフト・レジスタ部
と、タイミング制御部の制御とサンプリング信号に応答
してタイミング制御部から入力されるｎ個の画素データ
を順次的にラッチして同時に出力するラッチ部と、入力
ガンマ電圧を利用してｎ個の画素データを正極性及び負
極性の画素電圧信号に同時に変換して、タイミング制御
部の極性の制御信号に応答するｎ個の画素電圧信号を選
択すると同時に、タイミング制御部の第１選択制御信号
に応答してそのｎ個の画素電圧信号を時分割してｋ個ず
つ出力するデジタル−アナログ変換部と、前記タイミン
グ制御部からの第２選択信号に応答して前記ｋ個ずつ順
次的に出力される画素電圧信号を前記少なくとも２個の
出力バッファの集積回路に選択的に出力するデマルチプ
レクサとを具備することを特徴とする。
のそれぞれは、タイミング制御部の制御に応答してサン
プリング信号を順次的に出力するシフト・レジスタ部
と、タイミング制御部の制御とサンプリング信号に応答
してタイミング制御部から入力されるｎ個の画素データ
を順次的にラッチして同時に出力するラッチ部と、入力
ガンマ電圧を利用してｎ個の画素データを正極性及び負
極性の画素電圧信号に同時に変換して、タイミング制御
部の極性の制御信号に応答するｎ個の画素電圧信号を選
択すると同時に、タイミング制御部の第１選択制御信号
に応答してそのｎ個の画素電圧信号を時分割してｋ個ず
つ出力するデジタル−アナログ変換部と、前記タイミン
グ制御部からの第２選択信号に応答して前記ｋ個ずつ順
次的に出力される画素電圧信号を前記少なくとも２個の
出力バッファの集積回路に選択的に出力するデマルチプ
レクサとを具備することを特徴とする。
【００２１】特に、選択制御信号はｎ個の画素電圧信号
をｋ個ずつの画素電圧信号に時分割する回数に相当する
ビット数を有することを特徴とする。
をｋ個ずつの画素電圧信号に時分割する回数に相当する
ビット数を有することを特徴とする。
【００２２】そして、デジタル−アナログ変換集積回路
のそれぞれは、タイミング制御部の制御に応答してサン
プリング信号を順次的に出力するシフト・レジスタ部
と、タイミング制御部の制御とサンプリング信号に応答
してタイミング制御部から入力されるｎ個の画素データ
を順次的にラッチして同時に出力するラッチ部と、入力
ガンマ電圧を利用してｎ個の画素データを正極性及び負
極性の画素電圧信号に同時に変換して、タイミング制御
部の極性の制御信号に応答するｎ個の画素電圧信号を選
択して出力するデジタル−アナログ変換部と、前記ｎ個
の画素電圧信号をタイミング制御部の第１選択制御信号
に応答して少なくとも２個の出力段に選択的に出力する
デマルチプレクサと、少なくとも２個の出力段のそれぞ
れに接続されて前記ｎ個の画素電圧信号をタイミング制
御部からの第２選択信号に応答して前記ｋ個ずつ時分割
して出力する少なくとも２個のデマルチプレクサとを具
備することを特徴とする。
のそれぞれは、タイミング制御部の制御に応答してサン
プリング信号を順次的に出力するシフト・レジスタ部
と、タイミング制御部の制御とサンプリング信号に応答
してタイミング制御部から入力されるｎ個の画素データ
を順次的にラッチして同時に出力するラッチ部と、入力
ガンマ電圧を利用してｎ個の画素データを正極性及び負
極性の画素電圧信号に同時に変換して、タイミング制御
部の極性の制御信号に応答するｎ個の画素電圧信号を選
択して出力するデジタル−アナログ変換部と、前記ｎ個
の画素電圧信号をタイミング制御部の第１選択制御信号
に応答して少なくとも２個の出力段に選択的に出力する
デマルチプレクサと、少なくとも２個の出力段のそれぞ
れに接続されて前記ｎ個の画素電圧信号をタイミング制
御部からの第２選択信号に応答して前記ｋ個ずつ時分割
して出力する少なくとも２個のデマルチプレクサとを具
備することを特徴とする。
【００２３】特に、第１選択制御信号は、前記ラッチ部
の出力を制御する出力イネーブル信号の周期毎に選択制
御信号の論理状態が反転されて、第２選択制御信号は前
記ｎ個の画素電圧信号を前記ｋ個ずつの画素電圧信号に
時分割する回数に相当するビット数を有することを特徴
とする。
の出力を制御する出力イネーブル信号の周期毎に選択制
御信号の論理状態が反転されて、第２選択制御信号は前
記ｎ個の画素電圧信号を前記ｋ個ずつの画素電圧信号に
時分割する回数に相当するビット数を有することを特徴
とする。
【００２４】そして、出力バッファ集積回路のそれぞれ
は、デジタル−アナログ集積回路で出力されるｋ個ずつ
の画素電圧信号を入力してタイミング制御部のソース入
力イネーブル信号に応答してｎ個の出力ラインに選択的
に供給するデマルチプレクサと、ｎ個のデータラインに
接続されてデマルチプレクサからｋ個ずつ入力される画
素電圧信号をホールディングしてｎ個の画素電圧信号が
すべて入力されると信号緩衝させて出力する出力バッフ
ァ部とを具備することを特徴とする。
は、デジタル−アナログ集積回路で出力されるｋ個ずつ
の画素電圧信号を入力してタイミング制御部のソース入
力イネーブル信号に応答してｎ個の出力ラインに選択的
に供給するデマルチプレクサと、ｎ個のデータラインに
接続されてデマルチプレクサからｋ個ずつ入力される画
素電圧信号をホールディングしてｎ個の画素電圧信号が
すべて入力されると信号緩衝させて出力する出力バッフ
ァ部とを具備することを特徴とする。
【００２５】ここで、ソース入力イネーブル信号は前記
ｎ個の画素電圧信号をｋ個ずつ画素電圧信号に時分割す
る回数に相当するビット数を有することを特徴とする。
ｎ個の画素電圧信号をｋ個ずつ画素電圧信号に時分割す
る回数に相当するビット数を有することを特徴とする。
【００２６】そして、出力バッファ部は、ｎ個のデータ
ラインにそれぞれ接続されるｎ個の出力バッファセルで
構成されており、出力バッファセルのそれぞれは、直列
接続されて入力された画素電圧信号を信号緩衝する第１
電圧追従機と、第１電圧追従機の入力段及び出力段の中
のいずれか一つに接続されて画素電圧信号をホールディ
ングするホールディング手段と、タイミング制御部から
の出力イネーブル信号に応答してホールディングされた
画素電圧信号を出力するスイッチング手段と、スイッチ
ング手段から出力される画素電圧信号を信号緩衝して出
力する第２電圧追従機とを具備することを特徴とする。
ラインにそれぞれ接続されるｎ個の出力バッファセルで
構成されており、出力バッファセルのそれぞれは、直列
接続されて入力された画素電圧信号を信号緩衝する第１
電圧追従機と、第１電圧追従機の入力段及び出力段の中
のいずれか一つに接続されて画素電圧信号をホールディ
ングするホールディング手段と、タイミング制御部から
の出力イネーブル信号に応答してホールディングされた
画素電圧信号を出力するスイッチング手段と、スイッチ
ング手段から出力される画素電圧信号を信号緩衝して出
力する第２電圧追従機とを具備することを特徴とする。
【００２７】また、デジタル−アナログ変換集積回路の
それぞれは、前記デジタル−アナログ変換集積回路の構
成要素のそれぞれに前記タイミング制御部からの制御信
号と画素データを中継して供給する信号制御部と、入力
ガンマの基準電圧を細分化してガンマ電圧を発生するガ
ンマの電圧部とを更に具備することを特徴とする。
それぞれは、前記デジタル−アナログ変換集積回路の構
成要素のそれぞれに前記タイミング制御部からの制御信
号と画素データを中継して供給する信号制御部と、入力
ガンマの基準電圧を細分化してガンマ電圧を発生するガ
ンマの電圧部とを更に具備することを特徴とする。
【００２８】特に、タイミング制御部は、前記画素デー
タをオド画素データの電送ラインとイブン画素データの
電送ラインを通して前記デジタル−アナログの変換集積
回路のそれぞれに供給して、タイミング制御部からデジ
タル−アナログ変換集積回路に供給される制御信号と画
素データの周波数が少なくとも２倍以上増加されている
ことを特徴とする。
タをオド画素データの電送ラインとイブン画素データの
電送ラインを通して前記デジタル−アナログの変換集積
回路のそれぞれに供給して、タイミング制御部からデジ
タル−アナログ変換集積回路に供給される制御信号と画
素データの周波数が少なくとも２倍以上増加されている
ことを特徴とする。
【００２９】これとは異なり、デジタル−アナログ変換
集積回路を第１及び第２ブロックに分けて、タイミング
制御部は画素データを第１オド画素データの電送ライン
と第１イブン画素データの電送ラインを通して第１ブロ
ックに含まれるデジタル−アナログ変換集積回路に供給
して、画素データを第２オド画素データの電送ラインと
第２イブン画素データの電送ラインを通して第２ブロッ
クに含まれるデジタル−アナログ変換集積回路に供給す
ることを特徴とする。
集積回路を第１及び第２ブロックに分けて、タイミング
制御部は画素データを第１オド画素データの電送ライン
と第１イブン画素データの電送ラインを通して第１ブロ
ックに含まれるデジタル−アナログ変換集積回路に供給
して、画素データを第２オド画素データの電送ラインと
第２イブン画素データの電送ラインを通して第２ブロッ
クに含まれるデジタル−アナログ変換集積回路に供給す
ることを特徴とする。
【００３０】本発明の一つの特徴による液晶表示装置の
データ駆動方法は、液晶パネルに配置されたデータライ
ンを駆動するためのデータ駆動装置の駆動方法におい
て、データ駆動装置は、タイミング制御部に接続された
デジタル−アナログ変換集積回路と、ｎ個（ｎは正数）
ずつのデータラインに接続された出力バッファの集積回
路で構成されており、タイミング制御部で入力された画
素データを再整列してデジタル−アナログ変換集積回路
のそれぞれで入力されたｎ個の画素データを画素電圧信
号に変換して、変換された画素電圧信号を１/２ｎ個ず
つ分割して２個の出力バッファの集積回路のそれぞれに
出力する段階と、出力バッファの集積回路のそれぞれで
１/２ｎ個ずつ供給される画素電圧信号をホールディン
グする段階と、前記タイミング制御部でデジタル−アナ
ログ変換集積回路などのそれぞれに残りのｎ個の画素デ
ータを供給する段階と、デジタル−アナログ変換集積回
路のそれぞれで入力された残りのｎ個の画素データをア
ナログ形態である画素電圧信号に変換して、変換された
画素電圧信号を１/２ｎ個ずつ分割して２個の出力バッ
ファの集積回路のそれぞれに出力する段階と、出力バッ
ファの集積回路のそれぞれで１/２個ずつ供給される画
素電圧信号を前記段階でホールディングされた画素電圧
信号と共に信号緩衝させてデータラインに同時に供給す
る段階を含む。
データ駆動方法は、液晶パネルに配置されたデータライ
ンを駆動するためのデータ駆動装置の駆動方法におい
て、データ駆動装置は、タイミング制御部に接続された
デジタル−アナログ変換集積回路と、ｎ個（ｎは正数）
ずつのデータラインに接続された出力バッファの集積回
路で構成されており、タイミング制御部で入力された画
素データを再整列してデジタル−アナログ変換集積回路
のそれぞれで入力されたｎ個の画素データを画素電圧信
号に変換して、変換された画素電圧信号を１/２ｎ個ず
つ分割して２個の出力バッファの集積回路のそれぞれに
出力する段階と、出力バッファの集積回路のそれぞれで
１/２ｎ個ずつ供給される画素電圧信号をホールディン
グする段階と、前記タイミング制御部でデジタル−アナ
ログ変換集積回路などのそれぞれに残りのｎ個の画素デ
ータを供給する段階と、デジタル−アナログ変換集積回
路のそれぞれで入力された残りのｎ個の画素データをア
ナログ形態である画素電圧信号に変換して、変換された
画素電圧信号を１/２ｎ個ずつ分割して２個の出力バッ
ファの集積回路のそれぞれに出力する段階と、出力バッ
ファの集積回路のそれぞれで１/２個ずつ供給される画
素電圧信号を前記段階でホールディングされた画素電圧
信号と共に信号緩衝させてデータラインに同時に供給す
る段階を含む。
【００３１】本発明の異なる特徴による液晶表示装置の
データ駆動方法は、液晶パネルに配置されたデータライ
ンを駆動するためのデータ駆動装置の駆動方法におい
て、データ駆動装置は、タイミング制御部に接続された
デジタル−アナログ変換集積回路と、デジタル−アナロ
グ変換集積回路のそれぞれに接続されると共に２ｎ個
（ｎは正数）ずつのデータラインに接続された出力バッ
ファの集積回路で構成されて、タイミング制御部でデジ
タル−アナログ変換集積回路のそれぞれに２ｎ個の画素
データのうちのｎ個の画素データを供給する段階と、デ
ジタル−アナログ変換集積回路のそれぞれで入力された
ｎ個の画素データを画素電圧信号に変換して、変換され
た画素電圧信号をｋ個（ｋは正数、ｋ＜ｎ）ずつ分割し
て該当する出力バッファ集積回路に出力する段階と、前
記出力バッファの集積回路のそれぞれでｋ個ずつ供給さ
れる画素電圧信号を順次的にホールディングしてｎ個の
画素電圧信号をホールディングする段階と、タイミング
制御部で前記デジタル−アナログ変換集積回路のそれぞ
れに残りのｎ個の画素データを供給する段階と、デジタ
ル−アナログ変換集積回路のそれぞれで入力された残り
のｎ個の画素データをアナログ形態である画素電圧信号
に変換して、変換された画素電圧信号をｋ個ずつ分割し
て該当する出力バッファの集積回路に出力する段階と、
出力バッファ集積回路のそれぞれでｋ個ずつ供給される
画素電圧信号をホールディングしてｎ個の画素電圧信号
が入力される段階でホールディングされたｎ個の画素電
圧信号と共に信号緩衝させて２ｎ個のデータラインに同
時に供給する段階とを含む。
データ駆動方法は、液晶パネルに配置されたデータライ
ンを駆動するためのデータ駆動装置の駆動方法におい
て、データ駆動装置は、タイミング制御部に接続された
デジタル−アナログ変換集積回路と、デジタル−アナロ
グ変換集積回路のそれぞれに接続されると共に２ｎ個
（ｎは正数）ずつのデータラインに接続された出力バッ
ファの集積回路で構成されて、タイミング制御部でデジ
タル−アナログ変換集積回路のそれぞれに２ｎ個の画素
データのうちのｎ個の画素データを供給する段階と、デ
ジタル−アナログ変換集積回路のそれぞれで入力された
ｎ個の画素データを画素電圧信号に変換して、変換され
た画素電圧信号をｋ個（ｋは正数、ｋ＜ｎ）ずつ分割し
て該当する出力バッファ集積回路に出力する段階と、前
記出力バッファの集積回路のそれぞれでｋ個ずつ供給さ
れる画素電圧信号を順次的にホールディングしてｎ個の
画素電圧信号をホールディングする段階と、タイミング
制御部で前記デジタル−アナログ変換集積回路のそれぞ
れに残りのｎ個の画素データを供給する段階と、デジタ
ル−アナログ変換集積回路のそれぞれで入力された残り
のｎ個の画素データをアナログ形態である画素電圧信号
に変換して、変換された画素電圧信号をｋ個ずつ分割し
て該当する出力バッファの集積回路に出力する段階と、
出力バッファ集積回路のそれぞれでｋ個ずつ供給される
画素電圧信号をホールディングしてｎ個の画素電圧信号
が入力される段階でホールディングされたｎ個の画素電
圧信号と共に信号緩衝させて２ｎ個のデータラインに同
時に供給する段階とを含む。
【００３２】
【作用】本発明による液晶表示装置のデータ駆動装置及
び方法では、ＤＡＣ部を時分割駆動して出力バッファを
分離して液晶パネルの上に実装することで、ＤＡＣ・Ｉ
Ｃ及びＴＣＰの数を半分に減らすことができるようにな
るので、製造単価を節減することができる。また、本発
明による液晶表示装置のデータ駆動装置及び方法による
と、データ駆動ＩＣで出力バッファ部を分離してＤＡＣ
機能だけをさせるようにすることで駆動ＩＣの構成がよ
り簡素化されて製造効率を向上させることができる。更
に、本発明による液晶表示装置のデータ駆動装置及び方
法によるとデータ駆動ＩＣがＤＡＣ・ＩＣと出力バッフ
ァＩＣに分離されて集積化されることでＩＣの精密度を
向上させることができるので、ＩＣの駆動信頼性を向上
させることができる。
び方法では、ＤＡＣ部を時分割駆動して出力バッファを
分離して液晶パネルの上に実装することで、ＤＡＣ・Ｉ
Ｃ及びＴＣＰの数を半分に減らすことができるようにな
るので、製造単価を節減することができる。また、本発
明による液晶表示装置のデータ駆動装置及び方法による
と、データ駆動ＩＣで出力バッファ部を分離してＤＡＣ
機能だけをさせるようにすることで駆動ＩＣの構成がよ
り簡素化されて製造効率を向上させることができる。更
に、本発明による液晶表示装置のデータ駆動装置及び方
法によるとデータ駆動ＩＣがＤＡＣ・ＩＣと出力バッフ
ァＩＣに分離されて集積化されることでＩＣの精密度を
向上させることができるので、ＩＣの駆動信頼性を向上
させることができる。
【００３３】
【発明の実施態様】以下、図３乃至図１１を参照して本
発明の好ましい実施例について説明する。
発明の好ましい実施例について説明する。
【００３４】図３は本発明の第１実施例による液晶表示
装置のデータ駆動ユニットの構成を図示したブロック図
である。
装置のデータ駆動ユニットの構成を図示したブロック図
である。
【００３５】図３でタイミング制御部（２８）に接続さ
れたデータ駆動ユニットは、大きくＤＡＣ機能をするＤ
ＡＣ手段と出力バッファリング機能をするバッファリン
グ手段に分離されて別途のチップに集積化される。換言
すると、もう一度言って、データ駆動ユニットは、一つ
のＤＡＣ・ＩＣ（３０）と少なくとも２個の出力バッフ
ァＩＣ（４８Ａ、４８Ｂ）に分離されて構成される。こ
こでは一つのＤＡＣ・ＩＣ（３０）に第１及び第２出力
バッファＩＣ（４８Ａ、４８Ｂ）が共通に接続された場
合を例えて説明する。これによりＤＡＣ・ＩＣ（３０）
は２個の区間に時分割されてＤＡＣ機能を遂行すること
でｎ個ずつの出力チャンネルを有する第１及び第２出力
バッファＩＣ（４８Ａ、４８Ｂ）を通して２ｎ個のデー
タライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２
ｎ）を駆動する。
れたデータ駆動ユニットは、大きくＤＡＣ機能をするＤ
ＡＣ手段と出力バッファリング機能をするバッファリン
グ手段に分離されて別途のチップに集積化される。換言
すると、もう一度言って、データ駆動ユニットは、一つ
のＤＡＣ・ＩＣ（３０）と少なくとも２個の出力バッフ
ァＩＣ（４８Ａ、４８Ｂ）に分離されて構成される。こ
こでは一つのＤＡＣ・ＩＣ（３０）に第１及び第２出力
バッファＩＣ（４８Ａ、４８Ｂ）が共通に接続された場
合を例えて説明する。これによりＤＡＣ・ＩＣ（３０）
は２個の区間に時分割されてＤＡＣ機能を遂行すること
でｎ個ずつの出力チャンネルを有する第１及び第２出力
バッファＩＣ（４８Ａ、４８Ｂ）を通して２ｎ個のデー
タライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２
ｎ）を駆動する。
【００３６】タイミング制御部（２８）は、データの駆
動ユニットを制御するための各種の制御信号と画素デー
タ（ＶＤ）を供給する。このためにタイミング制御部
（２８）は、制御信号発生部（２７）と画素データ再整
列部（２９）とを具備する。
動ユニットを制御するための各種の制御信号と画素デー
タ（ＶＤ）を供給する。このためにタイミング制御部
（２８）は、制御信号発生部（２７）と画素データ再整
列部（２９）とを具備する。
【００３７】制御信号発生部（２７）は、外部から入力
される垂直及び水平の同期信号とドットクロック信号を
利用してデータユニットを制御するための各種の制御信
号（ＳＳＰ、ＳＳＣ、ＳＯＥ１、ＲＥＶ、ＰＯＬ、ＳＩ
Ｅ、ＳＯＥ２など）を発生する。
される垂直及び水平の同期信号とドットクロック信号を
利用してデータユニットを制御するための各種の制御信
号（ＳＳＰ、ＳＳＣ、ＳＯＥ１、ＲＥＶ、ＰＯＬ、ＳＩ
Ｅ、ＳＯＥ２など）を発生する。
【００３８】画素データ再整列部（２９）は、２ｎ個の
データライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至Ｄ
Ｌ２ｎ）に供給される２ｎ個の画素データ（ＶＤ）の整
列順序を再整列した後、ｎ個ずつ時分割して順次的に供
給する。例えば、画素データ再整列部（２９）は、ｎ個
ずつ供給される画素データ（ＶＤ）に第１及び第２出力
バッファＩＣ（４８Ａ）に供給される画素データが１/
２ｎ個ずつ含まれるように再整列して供給する。また、
画素データ再整列部（２９）は、伝送周波数を減らすた
めに画素データ（ＶＤ）をイブン画素データ（ＶＤeve
n）とオド画素データ（ＶＤodd）に分けてそれぞれの伝
送ラインを通して同時に出力する。ここで、イブン画素
データ（ＶＤeven）とオド画素データ（ＶＤodd）のそ
れぞれは赤（Ｒ）、緑（Ｇ）、青（Ｂ）画素データを含
む。特に、画素データ再整列部（２９）は、データ電送
の際に電磁気的干渉（ＥＭＩ）を最小化するために、ト
ランジションされるビット数が基準値を超えた場合は、
画素データ（ＶＤ）はトランジションのビット数を減ら
すように変造して出力する。
データライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至Ｄ
Ｌ２ｎ）に供給される２ｎ個の画素データ（ＶＤ）の整
列順序を再整列した後、ｎ個ずつ時分割して順次的に供
給する。例えば、画素データ再整列部（２９）は、ｎ個
ずつ供給される画素データ（ＶＤ）に第１及び第２出力
バッファＩＣ（４８Ａ）に供給される画素データが１/
２ｎ個ずつ含まれるように再整列して供給する。また、
画素データ再整列部（２９）は、伝送周波数を減らすた
めに画素データ（ＶＤ）をイブン画素データ（ＶＤeve
n）とオド画素データ（ＶＤodd）に分けてそれぞれの伝
送ラインを通して同時に出力する。ここで、イブン画素
データ（ＶＤeven）とオド画素データ（ＶＤodd）のそ
れぞれは赤（Ｒ）、緑（Ｇ）、青（Ｂ）画素データを含
む。特に、画素データ再整列部（２９）は、データ電送
の際に電磁気的干渉（ＥＭＩ）を最小化するために、ト
ランジションされるビット数が基準値を超えた場合は、
画素データ（ＶＤ）はトランジションのビット数を減ら
すように変造して出力する。
【００３９】ＤＡＣ・ＩＣ（３０）には、２ｎ個のデー
タライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２
ｎ）に供給される２ｎ個の画素データがｎ個ずつ時分割
されて入力される。ＤＡＣ・ＩＣ（３０）は先に入力さ
れたｎ個の画素データをアナログ信号である画素電圧信
号に変換する。そしてＤＡＣ・ＩＣ（３０）は、アナロ
グ信号に変換されたｎ個の画素電圧信号を更に１/２ｎ
個ずつ物理的に分割して第１及び第２出力バッファＩＣ
（５０）に同時に供給する。続いてＤＡＣ・ＩＣ（３
０）は次に入力された残りのｎ個の画素データに対して
前記のようなＤＡＣ動作を繰り返す。
タライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２
ｎ）に供給される２ｎ個の画素データがｎ個ずつ時分割
されて入力される。ＤＡＣ・ＩＣ（３０）は先に入力さ
れたｎ個の画素データをアナログ信号である画素電圧信
号に変換する。そしてＤＡＣ・ＩＣ（３０）は、アナロ
グ信号に変換されたｎ個の画素電圧信号を更に１/２ｎ
個ずつ物理的に分割して第１及び第２出力バッファＩＣ
（５０）に同時に供給する。続いてＤＡＣ・ＩＣ（３
０）は次に入力された残りのｎ個の画素データに対して
前記のようなＤＡＣ動作を繰り返す。
【００４０】このために、ＤＡＣ・ＩＣ（３０）は、順
次的のサンプリング信号を供給するシフト・レジスタ部
（３６）と、サンプリング信号に応答して画素データ
（ＶＤ）を順次的にラッチして同時に出力するラッチ部
（３８）と、ラッチ部（３８）からの画素データ（Ｖ
Ｄ）を画素電圧信号に変換するＤＡＣ部（４０）とを具
備する。また、ＤＡＣ・ＩＣ（３０）は、タイミング制
御部（２８）から供給される制御信号と画素データ（Ｖ
Ｄ）を中継する信号制御部（３２）と、ＤＡＣ部（４
０）に必要とする正極性及び負極性のガンマ電圧を供給
するガンマ電圧部（３４）とを更に具備する。
次的のサンプリング信号を供給するシフト・レジスタ部
（３６）と、サンプリング信号に応答して画素データ
（ＶＤ）を順次的にラッチして同時に出力するラッチ部
（３８）と、ラッチ部（３８）からの画素データ（Ｖ
Ｄ）を画素電圧信号に変換するＤＡＣ部（４０）とを具
備する。また、ＤＡＣ・ＩＣ（３０）は、タイミング制
御部（２８）から供給される制御信号と画素データ（Ｖ
Ｄ）を中継する信号制御部（３２）と、ＤＡＣ部（４
０）に必要とする正極性及び負極性のガンマ電圧を供給
するガンマ電圧部（３４）とを更に具備する。
【００４１】信号制御部（３２）は、タイミング制御部
（２８）からの各種制御信号（ＳＳＰ、ＳＳＣ、ＳＯ
Ｅ、ＲＥＶ、ＰＯＬなど）と画素データ（ＶＤ）を該当
する構成要素に出力するように制御する。
（２８）からの各種制御信号（ＳＳＰ、ＳＳＣ、ＳＯ
Ｅ、ＲＥＶ、ＰＯＬなど）と画素データ（ＶＤ）を該当
する構成要素に出力するように制御する。
【００４２】ガンマ電圧部（３４）は、ガンマ基準電圧
の発生部（図示しない）から入力される多数個のガンマ
基準電圧をグレイ別に細分化して出力する。
の発生部（図示しない）から入力される多数個のガンマ
基準電圧をグレイ別に細分化して出力する。
【００４３】シフト・レジスタ部（３６）に含まれるｎ
/６つのシフト・レジスタは、信号制御部（３２）から
のソース・スタート・パルス（ＳＳＰ）をソース・サン
プリング・クロック信号（ＳＳＣ）により順次的にシフ
トさせてサンプリング信号に出力する。
/６つのシフト・レジスタは、信号制御部（３２）から
のソース・スタート・パルス（ＳＳＰ）をソース・サン
プリング・クロック信号（ＳＳＣ）により順次的にシフ
トさせてサンプリング信号に出力する。
【００４４】ラッチ部（３８）は、シフト・レジスタ部
（３６）からのサンプリング信号に応答して信号の制御
部（３２）からの画素データ（ＶＤ）を一定単位ずつ順
次的にサンプリングしてラッチする。このために、ラッ
チ部（３８）はｎ個の画素データ（ＶＤ）をラッチする
ためにｎ個のラッチで構成されており、そのラッチのそ
れぞれは画素データ（ＶＤ）のビット数（３ビットまた
は６ビット）に対応する大きさを有する。このようなラ
ッチ部（３８）は、サンプリング信号毎に信号制御部
（３２）を経由して供給されるイブン画素データ（ＶＤ
even）とオド画素データ（ＶＤodd）、即ち、６個の画
素データを同時にラッチする。続いて、ラッチ部（３
８）は、信号制御部（３２）からの第１ソース出力イネ
ーブル信号（ＳＯＥ１）に応答してラッチされたｎ個の
画素データ（ＶＤ）を同時に出力する。この場合、ラッ
チ部（３２）は、データ反転選択信号（ＲＥＶ）に応答
してトランジションビット数を減らすように変造された
画素データ（ＶＤ）を復元させて出力する。
（３６）からのサンプリング信号に応答して信号の制御
部（３２）からの画素データ（ＶＤ）を一定単位ずつ順
次的にサンプリングしてラッチする。このために、ラッ
チ部（３８）はｎ個の画素データ（ＶＤ）をラッチする
ためにｎ個のラッチで構成されており、そのラッチのそ
れぞれは画素データ（ＶＤ）のビット数（３ビットまた
は６ビット）に対応する大きさを有する。このようなラ
ッチ部（３８）は、サンプリング信号毎に信号制御部
（３２）を経由して供給されるイブン画素データ（ＶＤ
even）とオド画素データ（ＶＤodd）、即ち、６個の画
素データを同時にラッチする。続いて、ラッチ部（３
８）は、信号制御部（３２）からの第１ソース出力イネ
ーブル信号（ＳＯＥ１）に応答してラッチされたｎ個の
画素データ（ＶＤ）を同時に出力する。この場合、ラッ
チ部（３２）は、データ反転選択信号（ＲＥＶ）に応答
してトランジションビット数を減らすように変造された
画素データ（ＶＤ）を復元させて出力する。
【００４５】ＤＡＣ部（４０）は、ラッチ部（３８）か
らのｎ個の画素データ（ＶＤ）を同時に正極性及び負極
性の画素電圧信号に変換して極性制御信号（ＰＯＬ）に
応答して正極性及び負極性の画素電圧信号を選択的に出
力する。このために、ＤＡＣ部（４０）は、ラッチ部
（３８）に共通接続されたＰデコーディング部（４２）
及びＮデコーディング部（４４）と、Ｐデコーディング
部（４２）及びＮデコーディング部（４４）の出力信号
を選択するためのマルチプレクサ（４６）とを具備す
る。
らのｎ個の画素データ（ＶＤ）を同時に正極性及び負極
性の画素電圧信号に変換して極性制御信号（ＰＯＬ）に
応答して正極性及び負極性の画素電圧信号を選択的に出
力する。このために、ＤＡＣ部（４０）は、ラッチ部
（３８）に共通接続されたＰデコーディング部（４２）
及びＮデコーディング部（４４）と、Ｐデコーディング
部（４２）及びＮデコーディング部（４４）の出力信号
を選択するためのマルチプレクサ（４６）とを具備す
る。
【００４６】Ｐデコーディング部（４２）に含まれるｎ
個のＰデコーダは、ラッチ部（３８）から同時に入力さ
れるｎ個の画素データを、ガンマ電圧部（３４）からの
正極性のガンマ電圧を利用して正極性の画素電圧信号に
変換する。Ｎデコーディング部（４４）に含まれるｎ個
のＮデコーダは、ラッチ部（３８）から同時に入力され
るｎ個の画素データをガンマ電圧部（３４）からの負極
性のガンマ電圧を利用して負極性の画素電圧信号に変換
する。マルチプレクサ（４６）は、信号制御部（３２）
からの極性制御信号（ＰＯＬ）に応答してＰデコーディ
ング部（４２）からの正極性の画素電圧信号またはＮデ
コーディング部（４４）からの負極性の画素電圧信号を
選択してｎ個の画素電圧信号を出力する。
個のＰデコーダは、ラッチ部（３８）から同時に入力さ
れるｎ個の画素データを、ガンマ電圧部（３４）からの
正極性のガンマ電圧を利用して正極性の画素電圧信号に
変換する。Ｎデコーディング部（４４）に含まれるｎ個
のＮデコーダは、ラッチ部（３８）から同時に入力され
るｎ個の画素データをガンマ電圧部（３４）からの負極
性のガンマ電圧を利用して負極性の画素電圧信号に変換
する。マルチプレクサ（４６）は、信号制御部（３２）
からの極性制御信号（ＰＯＬ）に応答してＰデコーディ
ング部（４２）からの正極性の画素電圧信号またはＮデ
コーディング部（４４）からの負極性の画素電圧信号を
選択してｎ個の画素電圧信号を出力する。
【００４７】出力バッファ部（２６）に含まれるｎ個の
出力バッファは、ｎ個のデータライン（ＤＬ１乃至ＤＬ
ｎ）に直列にそれぞれ接続された電圧追従機で構成され
る。このような出力バッファは、ＤＡＣ部（４０）から
の画素電圧信号を信号緩衝してデータライン（ＤＬ１乃
至ＤＬｎ）に供給する。特に、マルチプレクサ（４６）
は、出力チャンネルのうちの１/２ｎ個の出力チャンネ
ルは、第１出力バッファＩＣ（４８Ａ）に接続されお
り、残りの１/２ｎ個の出力チャンネルは第２出力バッ
ファＩＣ（４８Ｂ）に接続されている。これにより、マ
ルチプレクサ（４６）で出力されるｎ個の画素電圧信号
は、１/２ｎ個ずつ分離して第１及び第２出力バッファ
ＩＣ（４８Ａ、４８Ｂ）に同時に供給される。
出力バッファは、ｎ個のデータライン（ＤＬ１乃至ＤＬ
ｎ）に直列にそれぞれ接続された電圧追従機で構成され
る。このような出力バッファは、ＤＡＣ部（４０）から
の画素電圧信号を信号緩衝してデータライン（ＤＬ１乃
至ＤＬｎ）に供給する。特に、マルチプレクサ（４６）
は、出力チャンネルのうちの１/２ｎ個の出力チャンネ
ルは、第１出力バッファＩＣ（４８Ａ）に接続されお
り、残りの１/２ｎ個の出力チャンネルは第２出力バッ
ファＩＣ（４８Ｂ）に接続されている。これにより、マ
ルチプレクサ（４６）で出力されるｎ個の画素電圧信号
は、１/２ｎ個ずつ分離して第１及び第２出力バッファ
ＩＣ（４８Ａ、４８Ｂ）に同時に供給される。
【００４８】第１及び第２出力バッファＩＣ（４８Ａ、
４８Ｂ）のそれぞれは、ＤＡＣ・ＩＣ（３０）から１/
２ｎ個ずつ入力される画素電圧信号をサンプリングした
後、ホールディングしてｎ個のデータライン（ＤＬ１１
乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に同時に出力す
る。このために、第１及び第２出力バッファＩＣ（４８
Ａ、４８Ｂ）のそれぞれは、デマルチプレクサ（５０Ａ
または５０Ｂ）と出力バッファ部（５２Ａまたは５２
Ｂ）で構成される。
４８Ｂ）のそれぞれは、ＤＡＣ・ＩＣ（３０）から１/
２ｎ個ずつ入力される画素電圧信号をサンプリングした
後、ホールディングしてｎ個のデータライン（ＤＬ１１
乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に同時に出力す
る。このために、第１及び第２出力バッファＩＣ（４８
Ａ、４８Ｂ）のそれぞれは、デマルチプレクサ（５０Ａ
または５０Ｂ）と出力バッファ部（５２Ａまたは５２
Ｂ）で構成される。
【００４９】デマルチプレクサ（５０Ａまたは５０Ｂ）
のそれぞれは、ＤＡＣ・ＩＣ（３０）から同時に入力さ
れる１/２ｎ個ずつの画素電圧信号をタイミング制御部
（２８）から供給されるソース入力イネーブルに応答し
て出力バッファ部（５２Ａ、５２Ｂ）に含まれるｎ個の
出力バッファセルに選択的に供給する。
のそれぞれは、ＤＡＣ・ＩＣ（３０）から同時に入力さ
れる１/２ｎ個ずつの画素電圧信号をタイミング制御部
（２８）から供給されるソース入力イネーブルに応答し
て出力バッファ部（５２Ａ、５２Ｂ）に含まれるｎ個の
出力バッファセルに選択的に供給する。
【００５０】出力バッファ部（５２Ａ、５２Ｂ）のそれ
ぞれは、デマルチプレクサ（５０Ａまたは５０Ｂ）のそ
れぞれから供給される１/２ｎ個ずつの画素電圧信号を
順次的に入力してホールディングさせる。このように、
出力バッファ部（５２Ａ、５２Ｂ）のそれぞれに１/２
ｎ個ずつ入力されたｎ個の画素電圧信号がすべて入力さ
れてホールディングされると、タイミング制御部（２
８）からの第２ソース出力イネーブル信号（ＳＥＯ２）
に応答してホールディングされたｎ個の画素電圧信号を
同時に該当するデータライン（ＤＬ１１乃至ＤＬ１ｎ、
ＤＬ２１乃至ＤＬ２ｎ）に供給する。このような出力バ
ッファ部（５２Ａ、５２Ｂ）のそれぞれは、該当するデ
ータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ
２ｎ）に一対一に接続されるｎ個の出力バッファセルで
構成される。
ぞれは、デマルチプレクサ（５０Ａまたは５０Ｂ）のそ
れぞれから供給される１/２ｎ個ずつの画素電圧信号を
順次的に入力してホールディングさせる。このように、
出力バッファ部（５２Ａ、５２Ｂ）のそれぞれに１/２
ｎ個ずつ入力されたｎ個の画素電圧信号がすべて入力さ
れてホールディングされると、タイミング制御部（２
８）からの第２ソース出力イネーブル信号（ＳＥＯ２）
に応答してホールディングされたｎ個の画素電圧信号を
同時に該当するデータライン（ＤＬ１１乃至ＤＬ１ｎ、
ＤＬ２１乃至ＤＬ２ｎ）に供給する。このような出力バ
ッファ部（５２Ａ、５２Ｂ）のそれぞれは、該当するデ
ータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ
２ｎ）に一対一に接続されるｎ個の出力バッファセルで
構成される。
【００５１】図４に図示されたように、出力バッファセ
ル（５４）のそれぞれは、入力画素電圧信号（ＶSin）
を緩衝して出力する第１電圧追従機（５６）と、第１電
圧追従機（５６）からの画素電圧信号をホールディング
するためのキャパシティ（Ｃ）と、タイミング制御部
（３８）からのソース出力イネーブル信号（ＳＥＯ２）
に応答してホールディングされた画素電圧信号を出力す
るスイッチング素子（ＳＷ）と、スイッチング素子（Ｓ
Ｗ）に接続されて画素電圧信号を信号緩衝して出力の画
素電圧信号（ＶSout）に出力するための第２電圧追従機
（５７）で構成される。ここで、キャパシティは、第１
電圧追従機（５６）の出力段と基底電圧源の間に接続す
るか第１電圧追従機（５６）の入力段と基底電圧源の間
に接続することができる。
ル（５４）のそれぞれは、入力画素電圧信号（ＶSin）
を緩衝して出力する第１電圧追従機（５６）と、第１電
圧追従機（５６）からの画素電圧信号をホールディング
するためのキャパシティ（Ｃ）と、タイミング制御部
（３８）からのソース出力イネーブル信号（ＳＥＯ２）
に応答してホールディングされた画素電圧信号を出力す
るスイッチング素子（ＳＷ）と、スイッチング素子（Ｓ
Ｗ）に接続されて画素電圧信号を信号緩衝して出力の画
素電圧信号（ＶSout）に出力するための第２電圧追従機
（５７）で構成される。ここで、キャパシティは、第１
電圧追従機（５６）の出力段と基底電圧源の間に接続す
るか第１電圧追従機（５６）の入力段と基底電圧源の間
に接続することができる。
【００５２】図５は、本発明の第２実施例による液晶表
示装置のデータ駆動ユニットの構成を図示したブロック
図である。図５でタイミング制御部（５８）に接続され
たデータ駆動ユニットは、図３に図示されたデータユニ
ットと対比して大きく異なる点は出力バッファＩＣ（７
８）が２ｎ出力チャンネルを有することである。
示装置のデータ駆動ユニットの構成を図示したブロック
図である。図５でタイミング制御部（５８）に接続され
たデータ駆動ユニットは、図３に図示されたデータユニ
ットと対比して大きく異なる点は出力バッファＩＣ（７
８）が２ｎ出力チャンネルを有することである。
【００５３】タイミング制御部（５８）は、データ駆動
ユニットを制御するための各種の制御信号と画素データ
（ＶＤ）とを供給する。このために、タイミング制御部
（５８）は制御信号発生部（５７）と画素データ再整列
部（５９）とを具備する。
ユニットを制御するための各種の制御信号と画素データ
（ＶＤ）とを供給する。このために、タイミング制御部
（５８）は制御信号発生部（５７）と画素データ再整列
部（５９）とを具備する。
【００５４】制御信号発生部（５７）は、外部から入力
される垂直及び水平の同期信号とドットクロック信号を
利用してデータ駆動ユニットを制御するための各種の制
御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ１、ＲＥＶ、ＰＯＬ、
ＳＩＥ、ＳＯＥ２など）を発生する。
される垂直及び水平の同期信号とドットクロック信号を
利用してデータ駆動ユニットを制御するための各種の制
御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ１、ＲＥＶ、ＰＯＬ、
ＳＩＥ、ＳＯＥ２など）を発生する。
【００５５】画素データ再整列部（５９）は、２ｎ個の
データライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至Ｄ
Ｌ２ｎ）に供給される２ｎ個の画素データ（ＶＤ）を時
分割して順次的に供給する。また、画素データ再整列部
（５９）は、伝送周波数を減らすために画素データ（Ｖ
Ｄ）をイブン画素データ（ＶＤeven）とオド画素データ
（ＶＤodd）に分けて、それぞれの伝送ラインを通して
同時に出力する。ここで、イブン画素データ（ＶＤeve
n）とオド画素データ（ＶＤodd）のそれぞれは、赤
（Ｒ）、緑（Ｇ）、青（Ｂ）画素データを含む。特に、
画素データ再整列部（５９）は、データ電送の際に電磁
気的干渉（ＥＭＩ）を最小化するために、トランジショ
ンされるビット数が基準値を超えた場合は、画素データ
（ＶＤ）はトランジションのビット数を減らすように変
造して出力する。
データライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至Ｄ
Ｌ２ｎ）に供給される２ｎ個の画素データ（ＶＤ）を時
分割して順次的に供給する。また、画素データ再整列部
（５９）は、伝送周波数を減らすために画素データ（Ｖ
Ｄ）をイブン画素データ（ＶＤeven）とオド画素データ
（ＶＤodd）に分けて、それぞれの伝送ラインを通して
同時に出力する。ここで、イブン画素データ（ＶＤeve
n）とオド画素データ（ＶＤodd）のそれぞれは、赤
（Ｒ）、緑（Ｇ）、青（Ｂ）画素データを含む。特に、
画素データ再整列部（５９）は、データ電送の際に電磁
気的干渉（ＥＭＩ）を最小化するために、トランジショ
ンされるビット数が基準値を超えた場合は、画素データ
（ＶＤ）はトランジションのビット数を減らすように変
造して出力する。
【００５６】ＤＡＣ・ＩＣ（６０）には、２ｎ個のデー
タライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２
ｎ）に供給される２ｎ個の画素データがｎ個ずつ時分割
されて入力される。ＤＡＣ・ＩＣ（６０）は、先に入力
されたｎ個の画素データをアナログ信号である画素電圧
信号に変換する。そして、ＤＡＣ・ＩＣ（６０）は、ア
ナログ信号に変換されたｎ個の画素電圧信号を更に１/
２ｎ個ずつ物理的に分割して第１及び第２出力バッファ
ＩＣ（７８）に同時に供給する。続いて、ＤＡＣ・ＩＣ
（６０）は、次に入力された残りのｎ個の画素データに
対して前記のようなＤＡＣ動作を繰り返す。
タライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２
ｎ）に供給される２ｎ個の画素データがｎ個ずつ時分割
されて入力される。ＤＡＣ・ＩＣ（６０）は、先に入力
されたｎ個の画素データをアナログ信号である画素電圧
信号に変換する。そして、ＤＡＣ・ＩＣ（６０）は、ア
ナログ信号に変換されたｎ個の画素電圧信号を更に１/
２ｎ個ずつ物理的に分割して第１及び第２出力バッファ
ＩＣ（７８）に同時に供給する。続いて、ＤＡＣ・ＩＣ
（６０）は、次に入力された残りのｎ個の画素データに
対して前記のようなＤＡＣ動作を繰り返す。
【００５７】このために、ＤＡＣ・ＩＣ（６０）は、順
次的のサンプリング信号を供給するシフト・レジスタ部
（６６）と、サンプリング信号に応答して画素データ
（ＶＤ）を順次的にラッチして同時に出力するラッチ部
（６８）と、ラッチ部（６８）からの画素データ（Ｖ
Ｄ）を画素電圧信号に変換するＤＡＣ部（７０）とを具
備する。また、ＤＡＣ・ＩＣ（６０）はタイミング制御
部（５８）から供給される制御信号と画素データ（Ｖ
Ｄ）とを中継する信号制御部（６２）と、ＤＡＣ部（７
０）に必要とする正極性及び負極性のガンマ電圧を供給
するガンマ電圧部（６４）とを更に具備する。
次的のサンプリング信号を供給するシフト・レジスタ部
（６６）と、サンプリング信号に応答して画素データ
（ＶＤ）を順次的にラッチして同時に出力するラッチ部
（６８）と、ラッチ部（６８）からの画素データ（Ｖ
Ｄ）を画素電圧信号に変換するＤＡＣ部（７０）とを具
備する。また、ＤＡＣ・ＩＣ（６０）はタイミング制御
部（５８）から供給される制御信号と画素データ（Ｖ
Ｄ）とを中継する信号制御部（６２）と、ＤＡＣ部（７
０）に必要とする正極性及び負極性のガンマ電圧を供給
するガンマ電圧部（６４）とを更に具備する。
【００５８】信号制御部（６２）は、タイミング制御部
（５８）からの各種制御信号（ＳＳＰ、ＳＳＣ、ＳＯ
Ｅ、ＲＥＶ、ＰＯＬなど）と画素データ（ＶＤ）を該当
する構成要素で出力するように制御する。
（５８）からの各種制御信号（ＳＳＰ、ＳＳＣ、ＳＯ
Ｅ、ＲＥＶ、ＰＯＬなど）と画素データ（ＶＤ）を該当
する構成要素で出力するように制御する。
【００５９】ガンマ電圧部（６４）は、ガンマ基準電圧
の発生部（図示しない）から入力される多数個のガンマ
基準電圧をグレイ別に細分化して出力する。
の発生部（図示しない）から入力される多数個のガンマ
基準電圧をグレイ別に細分化して出力する。
【００６０】シフト・レジスタ部（６６）に含まれるｎ
/６つのシフト・レジスタは、信号制御部（６２）から
のソース・スタート・パルス（ＳＳＰ）をソース・サン
プリング・クロック信号（ＳＳＣ）により順次的にシフ
トさせてサンプリング信号として出力する。
/６つのシフト・レジスタは、信号制御部（６２）から
のソース・スタート・パルス（ＳＳＰ）をソース・サン
プリング・クロック信号（ＳＳＣ）により順次的にシフ
トさせてサンプリング信号として出力する。
【００６１】ラッチ部（６８）は、シフト・レジスタ部
（６６）からのサンプリング信号に応答して、信号制御
部（６２）からの画素データ（ＶＤ）を一定単位ずつ順
次的にサンプリングしてラッチする。このためにラッチ
部（６８）は、ｎ個の画素データ（ＶＤ）をラッチする
ためにｎ個のラッチで構成されており、そのラッチのそ
れぞれは、画素データ（ＶＤ）のビット数（３ビットま
たは６ビット）に対応する大きさを有する。このような
ラッチ部（３８）は、サンプリング信号毎に信号制御部
（６２）を経由して供給されるイブン画素データ（ＶＤ
even）とオド画素データ（ＶＤodd）、即ち、６個の画
素データを同時にラッチする。続いて、ラッチ部（６
８）は、信号制御部（６２）からの第１ソース出力イネ
ーブル信号（ＳＯＥ１）に応答してラッチされたｎ個の
画素データ（ＶＤ）を同時に出力する。この場合、ラッ
チ部（６２）は、データ反転選択信号（ＲＥＶ）に応答
してトランジションビット数を減らすように変造された
画素データ（ＶＤ）を復元させて出力する。
（６６）からのサンプリング信号に応答して、信号制御
部（６２）からの画素データ（ＶＤ）を一定単位ずつ順
次的にサンプリングしてラッチする。このためにラッチ
部（６８）は、ｎ個の画素データ（ＶＤ）をラッチする
ためにｎ個のラッチで構成されており、そのラッチのそ
れぞれは、画素データ（ＶＤ）のビット数（３ビットま
たは６ビット）に対応する大きさを有する。このような
ラッチ部（３８）は、サンプリング信号毎に信号制御部
（６２）を経由して供給されるイブン画素データ（ＶＤ
even）とオド画素データ（ＶＤodd）、即ち、６個の画
素データを同時にラッチする。続いて、ラッチ部（６
８）は、信号制御部（６２）からの第１ソース出力イネ
ーブル信号（ＳＯＥ１）に応答してラッチされたｎ個の
画素データ（ＶＤ）を同時に出力する。この場合、ラッ
チ部（６２）は、データ反転選択信号（ＲＥＶ）に応答
してトランジションビット数を減らすように変造された
画素データ（ＶＤ）を復元させて出力する。
【００６２】ＤＡＣ部（７０）は、ラッチ部（６８）か
らのｎ個の画素データ（ＶＤ）を同時に正極及び負極性
の画素電圧信号に変換して、極性制御信号（ＰＯＬ）に
応答して正極性及び負極性の画素電圧信号を選択的に出
力する。このために、ＤＡＣ部（７０）は、ラッチ部
（６８）に共通接続されたＰデコーディング部（７２）
及びＮデコーディング部（７４）と、Ｐデコーディング
部（７２）及びＮデコーディング部（７４）の出力信号
を選択するためのマルチプレクサ（７６）とを具備す
る。
らのｎ個の画素データ（ＶＤ）を同時に正極及び負極性
の画素電圧信号に変換して、極性制御信号（ＰＯＬ）に
応答して正極性及び負極性の画素電圧信号を選択的に出
力する。このために、ＤＡＣ部（７０）は、ラッチ部
（６８）に共通接続されたＰデコーディング部（７２）
及びＮデコーディング部（７４）と、Ｐデコーディング
部（７２）及びＮデコーディング部（７４）の出力信号
を選択するためのマルチプレクサ（７６）とを具備す
る。
【００６３】Ｐデコーディング部（７２）に含まれるｎ
個のＰデコーダは、ラッチ部（６８）から同時に入力さ
れるｎ個の画素データをガンマ電圧部（６４）からの正
極性のガンマ電圧を利用して正極性の画素電圧信号に変
換する。Ｎデコーディング部（７４）に含まれるｎ個の
Ｎデコーダは、ラッチ部（６８）から同時に入力される
ｎ個の画素データをガンマ電圧部（６４）からの負極性
のガンマ電圧を利用して負極性の画素電圧信号に変換す
る。マルチプレクサ（７６）は、信号制御部（６２）か
らの極性制御信号（ＰＯＬ）に応答してＰデコーディン
グ部（７２）からの正極性の画素電圧信号またはＮデコ
ーディング部（７４）からの負極性の画素電圧信号を選
択すると同時に、選択制御信号（ＳＥＬ）に応答してｎ
個の画素電圧信号をｋ個ずつ分けて出力する。この場
合、選択制御信号（ＳＥＬ）のビット数は、ｎ個の画素
電圧信号を分割する回数（ｊ）により定められる。例え
ば、ｎ個の画素電圧信号を８（ｊ＝８）分割して出力す
る場合に、選択制御信号（ＳＥＬ）は３ビットに構成さ
れると十分である。このように、ＤＡＣ部（７０）は、
ｎ個ずつの画素データを画素電圧信号に変換してｎ個の
画素電圧信号をそれより小さいｋ個ずつ時分割して出力
する。
個のＰデコーダは、ラッチ部（６８）から同時に入力さ
れるｎ個の画素データをガンマ電圧部（６４）からの正
極性のガンマ電圧を利用して正極性の画素電圧信号に変
換する。Ｎデコーディング部（７４）に含まれるｎ個の
Ｎデコーダは、ラッチ部（６８）から同時に入力される
ｎ個の画素データをガンマ電圧部（６４）からの負極性
のガンマ電圧を利用して負極性の画素電圧信号に変換す
る。マルチプレクサ（７６）は、信号制御部（６２）か
らの極性制御信号（ＰＯＬ）に応答してＰデコーディン
グ部（７２）からの正極性の画素電圧信号またはＮデコ
ーディング部（７４）からの負極性の画素電圧信号を選
択すると同時に、選択制御信号（ＳＥＬ）に応答してｎ
個の画素電圧信号をｋ個ずつ分けて出力する。この場
合、選択制御信号（ＳＥＬ）のビット数は、ｎ個の画素
電圧信号を分割する回数（ｊ）により定められる。例え
ば、ｎ個の画素電圧信号を８（ｊ＝８）分割して出力す
る場合に、選択制御信号（ＳＥＬ）は３ビットに構成さ
れると十分である。このように、ＤＡＣ部（７０）は、
ｎ個ずつの画素データを画素電圧信号に変換してｎ個の
画素電圧信号をそれより小さいｋ個ずつ時分割して出力
する。
【００６４】出力バッファＩＣ（７８）はＤＡＣ・ＩＣ
（６０）からｋ個ずつ入力される画素電圧信号をサンプ
リングした後、ホールディングして２ｎ個のデータライ
ン（ＤＬ１乃至ＤＬ２ｎ）のうちｎ個のデータラインに
同時に出力する。このような出力バッファＩＣ（７８）
は、デマルチプレクサ（８０）と出力バッファ部（８
２）とを具備する。
（６０）からｋ個ずつ入力される画素電圧信号をサンプ
リングした後、ホールディングして２ｎ個のデータライ
ン（ＤＬ１乃至ＤＬ２ｎ）のうちｎ個のデータラインに
同時に出力する。このような出力バッファＩＣ（７８）
は、デマルチプレクサ（８０）と出力バッファ部（８
２）とを具備する。
【００６５】デマルチプレクサ（８０）は、マルチプレ
クサ（７６）からｋ個ずつ入力される画素電圧信号を、
タイミング制御部（５８）から供給されるソース入力イ
ネーブル（ＳＩＥ）に応答して、出力バッファ部（８
２）に含まれる２ｎ個の出力バッファセルのうちのｎ個
の出力バッファセルにｋ個ずつ選択的に供給する。この
場合、ソース入力イネーブル（ＳＩＥ）もまた、前記選
択制御信号（ＳＥＬ）と同時にｎ個の画素電圧信号が分
割された回数（ｊ）に相当するビット数を有する。
クサ（７６）からｋ個ずつ入力される画素電圧信号を、
タイミング制御部（５８）から供給されるソース入力イ
ネーブル（ＳＩＥ）に応答して、出力バッファ部（８
２）に含まれる２ｎ個の出力バッファセルのうちのｎ個
の出力バッファセルにｋ個ずつ選択的に供給する。この
場合、ソース入力イネーブル（ＳＩＥ）もまた、前記選
択制御信号（ＳＥＬ）と同時にｎ個の画素電圧信号が分
割された回数（ｊ）に相当するビット数を有する。
【００６６】出力バッファ部（８２）は、図５に示され
たような構成を有して２ｎ個のデータライン（ＤＬ１乃
至ＤＬ２ｎ）に一対一に接続される２ｎ個の出力バッフ
ァセルとを具備する。このように出力バッファ部（８
２）は、デマルチプレクサ（８０）から供給されるｋ個
ずつの画素電圧信号を順次的に入力してｎ個の画素電圧
信号がホールディングされるようにする。このようなｎ
個の画素電圧信号のそれぞれをホールディングしている
ｎ個の出力バッファセルは、前述したＤＡＣ変換動作を
繰り返して残りのｎ個の出力バッファセルに残りのｎ個
の画素電圧信号がすべて入力されるまでホールディング
状態を維持する。そして、出力バッファ部（８２）にｋ
個ずつ入力された２ｎ個の画素電圧信号がすべて入力さ
れてホールディングされると、タイミング制御部（５
８）からの第２ソース出力イネーブル信号（ＳＥＯ２）
に応答してホールディングされた２ｎ個の画素電圧信号
を２ｎ個のデータライン（ＤＬ１乃至ＤＬ２ｎ）に同時
に供給する。
たような構成を有して２ｎ個のデータライン（ＤＬ１乃
至ＤＬ２ｎ）に一対一に接続される２ｎ個の出力バッフ
ァセルとを具備する。このように出力バッファ部（８
２）は、デマルチプレクサ（８０）から供給されるｋ個
ずつの画素電圧信号を順次的に入力してｎ個の画素電圧
信号がホールディングされるようにする。このようなｎ
個の画素電圧信号のそれぞれをホールディングしている
ｎ個の出力バッファセルは、前述したＤＡＣ変換動作を
繰り返して残りのｎ個の出力バッファセルに残りのｎ個
の画素電圧信号がすべて入力されるまでホールディング
状態を維持する。そして、出力バッファ部（８２）にｋ
個ずつ入力された２ｎ個の画素電圧信号がすべて入力さ
れてホールディングされると、タイミング制御部（５
８）からの第２ソース出力イネーブル信号（ＳＥＯ２）
に応答してホールディングされた２ｎ個の画素電圧信号
を２ｎ個のデータライン（ＤＬ１乃至ＤＬ２ｎ）に同時
に供給する。
【００６７】図６は、本発明の第３実施例による液晶表
示装置のデータ駆動ユニットの構成を示したブロック図
である。図６に示されたデータ駆動ユニットは、図３に
示されたデータ駆動ユニットと対比してＤＡＣ・ＩＣ
（９０）の出力段に第１出力バッファＩＣ（１１０Ａ）
と第２出力バッファＩＣ（１１０Ｂ）を順次的に駆動す
るための第１デマルチプレクサ（１０８）が更に追加さ
れたことを除いては同一の構成要素を具備する。そし
て、図６に示されたデータユニットは、図５に示された
タイミング制御部（５８）のような制御方式で制御され
る。
示装置のデータ駆動ユニットの構成を示したブロック図
である。図６に示されたデータ駆動ユニットは、図３に
示されたデータ駆動ユニットと対比してＤＡＣ・ＩＣ
（９０）の出力段に第１出力バッファＩＣ（１１０Ａ）
と第２出力バッファＩＣ（１１０Ｂ）を順次的に駆動す
るための第１デマルチプレクサ（１０８）が更に追加さ
れたことを除いては同一の構成要素を具備する。そし
て、図６に示されたデータユニットは、図５に示された
タイミング制御部（５８）のような制御方式で制御され
る。
【００６８】タイミング制御部（５８）は、データ駆動
ユニットを制御するための各種の制御信号と画素データ
（ＶＤ）を供給する。このためにタイミング制御部（５
８）は、制御信号発生部（５７）と画素データ再整列部
（５９）とを具備する。
ユニットを制御するための各種の制御信号と画素データ
（ＶＤ）を供給する。このためにタイミング制御部（５
８）は、制御信号発生部（５７）と画素データ再整列部
（５９）とを具備する。
【００６９】制御信号発生部（５７）は、外部から入力
される垂直及び水平の同期信号とドットクロック信号を
利用してデータユニットを制御するための各種の制御信
号（ＳＳＰ、ＳＳＣ、ＳＯＥ１、ＲＥＶ、ＰＯＬ、ＳＩ
Ｅ、ＳＯＥ２など）を発生する。
される垂直及び水平の同期信号とドットクロック信号を
利用してデータユニットを制御するための各種の制御信
号（ＳＳＰ、ＳＳＣ、ＳＯＥ１、ＲＥＶ、ＰＯＬ、ＳＩ
Ｅ、ＳＯＥ２など）を発生する。
【００７０】画素データ再整列部（５９）は、２ｎ個の
データライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至Ｄ
Ｌ２ｎ）に供給される２ｎ個の画素データ（ＶＤ）を時
分割して順次的に供給する。また、画素データ再整列部
（５９）は、伝送周波数を減らすために画素データ（Ｖ
Ｄ）をイブン画素データ（ＶＤeven）とオド画素データ
（ＶＤodd）に分けて、それぞれの伝送ラインを通して
同時に出力する。ここで、イブン画素データ（ＶＤeve
n）とオド画素データ（ＶＤodd）のそれぞれは、赤
（Ｒ）、緑（Ｇ）、青（Ｂ）画素データを含む。特に、
画素データ再整列部（５９）は、データ電送の際に電磁
気的干渉（ＥＭＩ）を最小化するために、トランジショ
ンされるビット数が基準値を超えた場合は、画素データ
（ＶＤ）はトランジションのビット数を減らすように変
造して出力する。
データライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至Ｄ
Ｌ２ｎ）に供給される２ｎ個の画素データ（ＶＤ）を時
分割して順次的に供給する。また、画素データ再整列部
（５９）は、伝送周波数を減らすために画素データ（Ｖ
Ｄ）をイブン画素データ（ＶＤeven）とオド画素データ
（ＶＤodd）に分けて、それぞれの伝送ラインを通して
同時に出力する。ここで、イブン画素データ（ＶＤeve
n）とオド画素データ（ＶＤodd）のそれぞれは、赤
（Ｒ）、緑（Ｇ）、青（Ｂ）画素データを含む。特に、
画素データ再整列部（５９）は、データ電送の際に電磁
気的干渉（ＥＭＩ）を最小化するために、トランジショ
ンされるビット数が基準値を超えた場合は、画素データ
（ＶＤ）はトランジションのビット数を減らすように変
造して出力する。
【００７１】ＤＡＣ・ＩＣ（９０）には、２ｎ個のデー
タライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２
ｎ）に供給される２ｎ個の画素データがｎ個ずつ時分割
されて入力される。ＤＡＣ・ＩＣ（９０）は、先に入力
されたｎ個の画素データをアナログ信号である画素電圧
信号に変換する。そしてＤＡＣ・ＩＣ（９０）は、アナ
ログ信号に変換されたｎ個の画素電圧信号をまたｋ個
（＜ｎ）ずつ分割して第１及び第２出力バッファＩＣ
（１１０Ａ、１１０Ｂ）に選択的に供給する。
タライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２
ｎ）に供給される２ｎ個の画素データがｎ個ずつ時分割
されて入力される。ＤＡＣ・ＩＣ（９０）は、先に入力
されたｎ個の画素データをアナログ信号である画素電圧
信号に変換する。そしてＤＡＣ・ＩＣ（９０）は、アナ
ログ信号に変換されたｎ個の画素電圧信号をまたｋ個
（＜ｎ）ずつ分割して第１及び第２出力バッファＩＣ
（１１０Ａ、１１０Ｂ）に選択的に供給する。
【００７２】このために、ＤＡＣ・ＩＣ（９０）は、順
次的のサンプリング信号を供給するシフト・レジスタ部
（６６）と、サンプリング信号に応答して画素データ
（ＶＤ）を順次的にラッチして同時に出力するラッチ部
（９８）と、ラッチ部（９８）からの画素データ（Ｖ
Ｄ）を画素電圧信号に変換するＤＡＣ部（１００）と、
ＤＡＣ（１００）からの画素電圧信号を２個の出力バッ
ファＩＣ（１１０Ａ、１１０Ｂ）に選択的に供給する第
１デマルチプレクサ（１０８）とを具備する。また、Ｄ
ＡＣ・ＩＣ（９０）は、タイミング制御部（５８）から
供給される各種の制御信号と画素データ（ＶＤ）を中継
する信号制御部（９２）と、ＤＡＣ部（１００）に必要
とする正極性及び負極性のガンマ電圧を供給するガンマ
電圧部（９４）とを更に具備する。
次的のサンプリング信号を供給するシフト・レジスタ部
（６６）と、サンプリング信号に応答して画素データ
（ＶＤ）を順次的にラッチして同時に出力するラッチ部
（９８）と、ラッチ部（９８）からの画素データ（Ｖ
Ｄ）を画素電圧信号に変換するＤＡＣ部（１００）と、
ＤＡＣ（１００）からの画素電圧信号を２個の出力バッ
ファＩＣ（１１０Ａ、１１０Ｂ）に選択的に供給する第
１デマルチプレクサ（１０８）とを具備する。また、Ｄ
ＡＣ・ＩＣ（９０）は、タイミング制御部（５８）から
供給される各種の制御信号と画素データ（ＶＤ）を中継
する信号制御部（９２）と、ＤＡＣ部（１００）に必要
とする正極性及び負極性のガンマ電圧を供給するガンマ
電圧部（９４）とを更に具備する。
【００７３】信号制御部（９２）は、タイミング制御部
（５８）からの各種の制御信号（ＣＬＫ、ＳＳＰ、ＳＳ
Ｃ、ＳＯＥ、ＲＥＶ、ＰＯＬ、ＳＥＬ１、ＳＥＬ２な
ど）と画素データ（ＶＤ）を該当する構成要素に出力す
るように制御される。
（５８）からの各種の制御信号（ＣＬＫ、ＳＳＰ、ＳＳ
Ｃ、ＳＯＥ、ＲＥＶ、ＰＯＬ、ＳＥＬ１、ＳＥＬ２な
ど）と画素データ（ＶＤ）を該当する構成要素に出力す
るように制御される。
【００７４】ガンマ電圧部（９４）は、ガンマ基準電圧
の発生部（図示しない）から入力される多数個のガンマ
基準電圧をグレイ別に細分化して出力する。
の発生部（図示しない）から入力される多数個のガンマ
基準電圧をグレイ別に細分化して出力する。
【００７５】シフト・レジスタ部（９６）に含まれるｎ
/６個のシフト・レジスタは、信号制御部（９２）から
のソース・スタート・パルス（ＳＳＰ）をソース・サン
プリング・クロック信号（ＳＳＣ）により順次的にシフ
トさせサンプリング信号として出力する。
/６個のシフト・レジスタは、信号制御部（９２）から
のソース・スタート・パルス（ＳＳＰ）をソース・サン
プリング・クロック信号（ＳＳＣ）により順次的にシフ
トさせサンプリング信号として出力する。
【００７６】ラッチ部（９８）は、シフト・レジスタ部
（９６）からのサンプリング信号に応答して、信号制御
部（９２）からの画素データ（ＶＤ）を一定単位ずつ順
次的にサンプリングしてラッチする。このためにラッチ
部（９８）は、ｎ個の画素データ（ＶＤ）をラッチする
ためにｎ個のラッチで構成されており、そのラッチのそ
れぞれは、画素データ（ＶＤ）のビット数（３ビットま
たは６ビット）に対応する大きさを有する。このような
ラッチ部（９８）は、サンプリング信号毎に信号制御部
（９２）を経由して供給されるイブン画素データ（ＶＤ
even）とオド画素データ（ＶＤodd）、即ち、６個の画
素データを同時にラッチする。続いて、ラッチ部（９
８）は、信号制御部（９２）からの第１ソース出力イネ
ーブル信号（ＳＯＥ１）に応答してラッチされたｎ個の
画素データ（ＶＤ）を同時に出力する。この場合、ラッ
チ部（９８）はデータ反転選択信号（ＲＥＶ）に応答し
てトランジションビット数を減らすように変造された画
素データ（ＶＤ）を復元させて出力する。
（９６）からのサンプリング信号に応答して、信号制御
部（９２）からの画素データ（ＶＤ）を一定単位ずつ順
次的にサンプリングしてラッチする。このためにラッチ
部（９８）は、ｎ個の画素データ（ＶＤ）をラッチする
ためにｎ個のラッチで構成されており、そのラッチのそ
れぞれは、画素データ（ＶＤ）のビット数（３ビットま
たは６ビット）に対応する大きさを有する。このような
ラッチ部（９８）は、サンプリング信号毎に信号制御部
（９２）を経由して供給されるイブン画素データ（ＶＤ
even）とオド画素データ（ＶＤodd）、即ち、６個の画
素データを同時にラッチする。続いて、ラッチ部（９
８）は、信号制御部（９２）からの第１ソース出力イネ
ーブル信号（ＳＯＥ１）に応答してラッチされたｎ個の
画素データ（ＶＤ）を同時に出力する。この場合、ラッ
チ部（９８）はデータ反転選択信号（ＲＥＶ）に応答し
てトランジションビット数を減らすように変造された画
素データ（ＶＤ）を復元させて出力する。
【００７７】ＤＡＣ部（１００）は、ラッチ部（９８）
からのｎ個の画素データ（ＶＤ）を同時に正極及び負極
性の画素電圧信号に変換して、極性制御信号（ＰＯＬ）
に応答して正極性及び負極性の画素電圧信号を選択的に
出力する。このために、ＤＡＣ部（１００）は、ラッチ
部（９８）に共通接続されたＰデコーディング部（１０
２）及びＮデコーディング部（１０４）と、Ｐデコーデ
ィング部（１０２）及びＮデコーディング部（１０４）
の出力信号を選択するためのマルチプレクサ（１０６）
とを具備する。
からのｎ個の画素データ（ＶＤ）を同時に正極及び負極
性の画素電圧信号に変換して、極性制御信号（ＰＯＬ）
に応答して正極性及び負極性の画素電圧信号を選択的に
出力する。このために、ＤＡＣ部（１００）は、ラッチ
部（９８）に共通接続されたＰデコーディング部（１０
２）及びＮデコーディング部（１０４）と、Ｐデコーデ
ィング部（１０２）及びＮデコーディング部（１０４）
の出力信号を選択するためのマルチプレクサ（１０６）
とを具備する。
【００７８】Ｐデコーディング部（１０２）に含まれる
ｎ個のＰデコーダは、ラッチ部（９８）から同時に入力
されるｎ個の画素データをガンマ電圧部（９４）からの
正極性のガンマ電圧を利用して正極性の画素電圧信号に
変換する。Ｎデコーディング部（１０４）に含まれるｎ
個のＮデコーダは、ラッチ部（９８）から同時に入力さ
れるｎ個の画素データをガンマ電圧部（９４）からの負
極性のガンマ電圧を利用して負極性の画素電圧信号に変
換する。マルチプレクサ（１０６）は、信号制御部（９
２）からの極性制御信号（ＰＯＬ）に応答して、Ｐデコ
ーダ（１０２）からの正極性の画素電圧信号またはＮデ
コーダ（１０４）からの負極性の画素電圧信号を選択す
ると同時に、第１選択制御信号（ＳＥＬ１）に応答して
ｎ個の画素電圧信号をｋ個ずつ分けて出力する。この場
合、第１選択制御信号（ＳＥＬ１）のビット数は、ｎ個
の画素電圧信号を分割する回数（ｊ）により定められ
る。例えば、ｎ個の画素電圧信号を８（ｊ＝８）分割し
て出力する場合に、第１選択制御信号（ＳＥＬ１）は３
ビットに構成されると十分である。このように、ＤＡＣ
部（１００）は、ｎ個ずつの画素データを画素電圧信号
に変換して、ｎ個の画素電圧信号をそれより小さいｋ個
ずつ時分割して出力する。
ｎ個のＰデコーダは、ラッチ部（９８）から同時に入力
されるｎ個の画素データをガンマ電圧部（９４）からの
正極性のガンマ電圧を利用して正極性の画素電圧信号に
変換する。Ｎデコーディング部（１０４）に含まれるｎ
個のＮデコーダは、ラッチ部（９８）から同時に入力さ
れるｎ個の画素データをガンマ電圧部（９４）からの負
極性のガンマ電圧を利用して負極性の画素電圧信号に変
換する。マルチプレクサ（１０６）は、信号制御部（９
２）からの極性制御信号（ＰＯＬ）に応答して、Ｐデコ
ーダ（１０２）からの正極性の画素電圧信号またはＮデ
コーダ（１０４）からの負極性の画素電圧信号を選択す
ると同時に、第１選択制御信号（ＳＥＬ１）に応答して
ｎ個の画素電圧信号をｋ個ずつ分けて出力する。この場
合、第１選択制御信号（ＳＥＬ１）のビット数は、ｎ個
の画素電圧信号を分割する回数（ｊ）により定められ
る。例えば、ｎ個の画素電圧信号を８（ｊ＝８）分割し
て出力する場合に、第１選択制御信号（ＳＥＬ１）は３
ビットに構成されると十分である。このように、ＤＡＣ
部（１００）は、ｎ個ずつの画素データを画素電圧信号
に変換して、ｎ個の画素電圧信号をそれより小さいｋ個
ずつ時分割して出力する。
【００７９】第１デマルチプレクサ（１０８）は、マル
チプレクサ（１０６）からｋ個ずつ入力される画素電圧
信号を、信号制御部（９２）から入力される第２選択制
御信号（ＳＥＬ２）に応答して、第１出力バッファＩＣ
（１１０Ａ）または第２出力バッファＩＣ（１１０Ｂ）
に出力する。この場合、第２選択制御信号（ＳＥＬ２）
もｎ個の画素電圧信号が分割された回数（ｊ）により定
められるので、前記第１選択制御信号（ＳＥＬ１）と同
一のビット数を有する。
チプレクサ（１０６）からｋ個ずつ入力される画素電圧
信号を、信号制御部（９２）から入力される第２選択制
御信号（ＳＥＬ２）に応答して、第１出力バッファＩＣ
（１１０Ａ）または第２出力バッファＩＣ（１１０Ｂ）
に出力する。この場合、第２選択制御信号（ＳＥＬ２）
もｎ個の画素電圧信号が分割された回数（ｊ）により定
められるので、前記第１選択制御信号（ＳＥＬ１）と同
一のビット数を有する。
【００８０】第１及び第２出力バッファＩＣ（１１０
Ａ、１１０Ｂ）のそれぞれは、ＤＡＣ・ＩＣ（９０）か
らｋ個ずつ入力される画素電圧信号をサンプリングした
後、ホールディングしてｎ個のデータライン（ＤＬ１１
乃至ＤＬ１ｎまたはＤＬ２１乃至ＤＬ２ｎ）に同時に出
力する。このために、第１及び第２出力バッファＩＣ
（１１０Ａ、１１０Ｂ）のそれぞれは、第２デマルチプ
レクサ（１１２Ａまたは１１２Ｂ）と出力バッファ部
（１１４Ａ、１１４Ｂ）で構成される。
Ａ、１１０Ｂ）のそれぞれは、ＤＡＣ・ＩＣ（９０）か
らｋ個ずつ入力される画素電圧信号をサンプリングした
後、ホールディングしてｎ個のデータライン（ＤＬ１１
乃至ＤＬ１ｎまたはＤＬ２１乃至ＤＬ２ｎ）に同時に出
力する。このために、第１及び第２出力バッファＩＣ
（１１０Ａ、１１０Ｂ）のそれぞれは、第２デマルチプ
レクサ（１１２Ａまたは１１２Ｂ）と出力バッファ部
（１１４Ａ、１１４Ｂ）で構成される。
【００８１】第２デマルチプレクサ（１１２Ａまたは１
１２Ｂ）のそれぞれは、第１デマルチプレクサ（１０
８）からｋ個ずつ入力される画素電圧信号を、タイミン
グ制御部（５８）から供給されるソース入力イネーブル
（ＳＩＥ）に応答して出力バッファ部（１１４Ａ、１１
４Ｂ）に含まれるｎ個の出力バッファセルに選択的に供
給する。
１２Ｂ）のそれぞれは、第１デマルチプレクサ（１０
８）からｋ個ずつ入力される画素電圧信号を、タイミン
グ制御部（５８）から供給されるソース入力イネーブル
（ＳＩＥ）に応答して出力バッファ部（１１４Ａ、１１
４Ｂ）に含まれるｎ個の出力バッファセルに選択的に供
給する。
【００８２】出力バッファ部（１１４Ａ、１１４Ｂ）の
それぞれは、該当するデータライン（ＤＬ１１乃至ＤＬ
１ｎまたはＤＬ２１乃至ＤＬ２ｎ）に一対一に接続され
ており、図４に示されたような構成を有するｎ個の出力
バッファセルで構成される。このように、出力バッファ
部（１１４Ａ、１１４Ｂ）のそれぞれは、デマルチプレ
クサ（１１２Ａ、１１２Ｂ）のそれぞれから供給される
ｋ個ずつの画素電圧信号を順次的に入力してホールディ
ングさせる。このように出力バッファ部（１１４Ａ、１
１４Ｂ）のそれぞれにｋ個ずつ入力されたｎ個の画素電
圧信号がすべて入力されてホールディングされると、タ
イミング制御部（５８）からの第２ソース出力イネーブ
ル信号（ＳＥＯ２）に応答してホールディングされたｎ
個の画素電圧信号を同時に該当するデータライン（ＤＬ
１乃至ＤＬ２ｎ）に供給する。
それぞれは、該当するデータライン（ＤＬ１１乃至ＤＬ
１ｎまたはＤＬ２１乃至ＤＬ２ｎ）に一対一に接続され
ており、図４に示されたような構成を有するｎ個の出力
バッファセルで構成される。このように、出力バッファ
部（１１４Ａ、１１４Ｂ）のそれぞれは、デマルチプレ
クサ（１１２Ａ、１１２Ｂ）のそれぞれから供給される
ｋ個ずつの画素電圧信号を順次的に入力してホールディ
ングさせる。このように出力バッファ部（１１４Ａ、１
１４Ｂ）のそれぞれにｋ個ずつ入力されたｎ個の画素電
圧信号がすべて入力されてホールディングされると、タ
イミング制御部（５８）からの第２ソース出力イネーブ
ル信号（ＳＥＯ２）に応答してホールディングされたｎ
個の画素電圧信号を同時に該当するデータライン（ＤＬ
１乃至ＤＬ２ｎ）に供給する。
【００８３】図７は、本発明の第４実施例による液晶表
示装置のデータ駆動ユニットの構成を示したブロック図
である。図７に示されたデータ駆動ユニットは、図６に
示されたデータ駆動ユニットと対比して図６のマルチプ
レクサ（１０６）が有するｎ個の画素電圧信号の分割機
能を遂行するための２個のマルチプレクサ（１４０、１
４２）が追加されたことを除いては同一の構成要素を具
備する。そして、図７に示されたデータユニットは、図
５に示されたタイミング制御部（５８）のような制御方
式で制御される。
示装置のデータ駆動ユニットの構成を示したブロック図
である。図７に示されたデータ駆動ユニットは、図６に
示されたデータ駆動ユニットと対比して図６のマルチプ
レクサ（１０６）が有するｎ個の画素電圧信号の分割機
能を遂行するための２個のマルチプレクサ（１４０、１
４２）が追加されたことを除いては同一の構成要素を具
備する。そして、図７に示されたデータユニットは、図
５に示されたタイミング制御部（５８）のような制御方
式で制御される。
【００８４】タイミング制御部（５８）は、データ駆動
ユニットを制御するための各種の制御信号と画素データ
（ＶＤ）を供給する。このためにタイミング制御部（５
８）は、制御信号発生部（５７）と画素データ再整列部
（５９）とを具備する。
ユニットを制御するための各種の制御信号と画素データ
（ＶＤ）を供給する。このためにタイミング制御部（５
８）は、制御信号発生部（５７）と画素データ再整列部
（５９）とを具備する。
【００８５】制御信号発生部（５７）は、外部から入力
される垂直及び水平の同期信号とドットクロック信号を
利用してデータユニットを制御するための各種の制御信
号（ＳＳＰ、ＳＳＣ、ＳＯＥ１、ＲＥＶ、ＰＯＬ、ＳＩ
Ｅ、ＳＯＥ２など）を発生する。
される垂直及び水平の同期信号とドットクロック信号を
利用してデータユニットを制御するための各種の制御信
号（ＳＳＰ、ＳＳＣ、ＳＯＥ１、ＲＥＶ、ＰＯＬ、ＳＩ
Ｅ、ＳＯＥ２など）を発生する。
【００８６】画素データ再整列部（５９）は、２ｎ個の
データライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至Ｄ
Ｌ２ｎ）に供給される２ｎ個の画素データ（ＶＤ）を時
分割して順次的に供給する。また、画素データ再整列部
（５９）は、伝送周波数を減らすために画素データ（Ｖ
Ｄ）をイブン画素データ（ＶＤeven）とオド画素データ
（ＶＤodd）に分けてそれぞれの伝送ラインを通して同
時に出力する。ここで、イブン画素データ（ＶＤeven）
とオド画素データ（ＶＤodd）のそれぞれは赤（Ｒ）、
緑（Ｇ）、青（Ｂ）画素データを含む。特に、画素デー
タ再整列部（５９）は、データ電送の際に電磁気的干渉
（ＥＭＩ）を最小化するために、トランジションされる
ビット数が基準値を超える場合は、画素データ（ＶＤ）
はトランジションのビット数を減らすように変造して出
力する。
データライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至Ｄ
Ｌ２ｎ）に供給される２ｎ個の画素データ（ＶＤ）を時
分割して順次的に供給する。また、画素データ再整列部
（５９）は、伝送周波数を減らすために画素データ（Ｖ
Ｄ）をイブン画素データ（ＶＤeven）とオド画素データ
（ＶＤodd）に分けてそれぞれの伝送ラインを通して同
時に出力する。ここで、イブン画素データ（ＶＤeven）
とオド画素データ（ＶＤodd）のそれぞれは赤（Ｒ）、
緑（Ｇ）、青（Ｂ）画素データを含む。特に、画素デー
タ再整列部（５９）は、データ電送の際に電磁気的干渉
（ＥＭＩ）を最小化するために、トランジションされる
ビット数が基準値を超える場合は、画素データ（ＶＤ）
はトランジションのビット数を減らすように変造して出
力する。
【００８７】ＤＡＣ・ＩＣ（１２０）には、２ｎ個のデ
ータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ
２ｎ）に供給される２ｎ個の画素データがｎ個ずつ時分
割されて入力される。ＤＡＣ・ＩＣ（１２０）は、入力
されたｎ個の画素データをアナログ信号である画素電圧
信号に変換する。そしてＤＡＣ・ＩＣ（１２０）は、ア
ナログ信号に変換されたｎ個の画素電圧信号をまたｋ個
（＜ｎ）ずつ分割して第１及び第２出力バッファＩＣ
（１４４Ａ、１４４Ｂ）に選択的に供給する。
ータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ
２ｎ）に供給される２ｎ個の画素データがｎ個ずつ時分
割されて入力される。ＤＡＣ・ＩＣ（１２０）は、入力
されたｎ個の画素データをアナログ信号である画素電圧
信号に変換する。そしてＤＡＣ・ＩＣ（１２０）は、ア
ナログ信号に変換されたｎ個の画素電圧信号をまたｋ個
（＜ｎ）ずつ分割して第１及び第２出力バッファＩＣ
（１４４Ａ、１４４Ｂ）に選択的に供給する。
【００８８】このために、ＤＡＣ・ＩＣ（１２０）は、
順次的のサンプリング信号を供給するシフト・レジスタ
部（１２６）と、サンプリング信号に応答して画素デー
タ（ＶＤ）を順次的にラッチして同時に出力するラッチ
部（１２８）と、ラッチ部（１２８）からの画素データ
（ＶＤ）を画素電圧信号に変換するＤＡＣ部（１３０）
と、ＤＡＣ部（１３０）からの画素電圧信号を２個のマ
ルチプレクサ（１４０、１４２）に選択的に供給する第
１デマルチプレクサ（１３８）からの画素電圧信号を、
時分割して第１及び第２出力バッファＩＣ（１４４Ａ、
１４４Ｂ）のそれぞれに供給する第２及び第３マルチプ
レクサ（１４０、１４２）とを具備する。また、ＤＡＣ
・ＩＣ（１２０）は、タイミング制御部（５８）から供
給される各種の制御信号と画素データ（ＶＤ）を中継す
る信号制御部（１２２）と、ＤＡＣ部（１３０）に必要
とする正極性及び負極性のガンマ電圧を供給するガンマ
電圧部（１２４）とを更に具備する。
順次的のサンプリング信号を供給するシフト・レジスタ
部（１２６）と、サンプリング信号に応答して画素デー
タ（ＶＤ）を順次的にラッチして同時に出力するラッチ
部（１２８）と、ラッチ部（１２８）からの画素データ
（ＶＤ）を画素電圧信号に変換するＤＡＣ部（１３０）
と、ＤＡＣ部（１３０）からの画素電圧信号を２個のマ
ルチプレクサ（１４０、１４２）に選択的に供給する第
１デマルチプレクサ（１３８）からの画素電圧信号を、
時分割して第１及び第２出力バッファＩＣ（１４４Ａ、
１４４Ｂ）のそれぞれに供給する第２及び第３マルチプ
レクサ（１４０、１４２）とを具備する。また、ＤＡＣ
・ＩＣ（１２０）は、タイミング制御部（５８）から供
給される各種の制御信号と画素データ（ＶＤ）を中継す
る信号制御部（１２２）と、ＤＡＣ部（１３０）に必要
とする正極性及び負極性のガンマ電圧を供給するガンマ
電圧部（１２４）とを更に具備する。
【００８９】信号制御部（１２２）は、タイミング制御
部（５８）からの各種制御信号（ＣＬＫ、ＳＳＰ、ＳＳ
Ｃ、ＳＯＥ、ＲＥＶ、ＰＯＬ、ＳＥＬ１、ＳＥＬ２な
ど）と画素データ（ＶＤ）を該当する構成要素に出力す
るように制御される。
部（５８）からの各種制御信号（ＣＬＫ、ＳＳＰ、ＳＳ
Ｃ、ＳＯＥ、ＲＥＶ、ＰＯＬ、ＳＥＬ１、ＳＥＬ２な
ど）と画素データ（ＶＤ）を該当する構成要素に出力す
るように制御される。
【００９０】ガンマ電圧部（１２４）は、ガンマ基準電
圧の発生部（図示しない）から入力される多数個のガン
マ基準電圧をグレイ別に細分化して出力する。
圧の発生部（図示しない）から入力される多数個のガン
マ基準電圧をグレイ別に細分化して出力する。
【００９１】シフト・レジスタ部（１２６）に含まれる
ｎ/６つのシフト・レジスタは、信号制御部（１２２）
からのソース・スタート・パルス（ＳＳＰ）をソース・
サンプリング・クロック信号（ＳＳＣ）により順次的に
シフトさせてサンプリング信号に出力する。
ｎ/６つのシフト・レジスタは、信号制御部（１２２）
からのソース・スタート・パルス（ＳＳＰ）をソース・
サンプリング・クロック信号（ＳＳＣ）により順次的に
シフトさせてサンプリング信号に出力する。
【００９２】ラッチ部（１２８）は、シフト・レジスタ
部（１２６）からのサンプリング信号に応答して、信号
制御部（１２２）からの画素データ（ＶＤ）を一定単位
ずつ順次的にサンプリングしてラッチする。このために
ラッチ部（１２８）は、ｎ個の画素データ（ＶＤ）をラ
ッチするためのｎ個のラッチで構成されており、そのラ
ッチのそれぞれは、画素データ（ＶＤ）のビット数（３
ビットまたは６ビット）に対応する大きさを有する。こ
のようなラッチ部（１２８）は、サンプリング信号毎に
信号制御部（１２２）を経由して供給されるイブン画素
データ（ＶＤeven）とオド画素データ（ＶＤodd）、即
ち、６個の画素データを同時にラッチする。続いて、ラ
ッチ部（１２８）は、信号制御部（１２２）からの第１
ソース出力イネーブル信号（ＳＯＥ１）に応答してラッ
チされたｎ個の画素データ（ＶＤ）を同時に出力する。
この場合、ラッチ部（１２８）は、データ反転選択信号
（ＲＥＶ）に応答してトランジションビット数を減らす
ように変造された画素データ（ＶＤ）を復元させて出力
する。
部（１２６）からのサンプリング信号に応答して、信号
制御部（１２２）からの画素データ（ＶＤ）を一定単位
ずつ順次的にサンプリングしてラッチする。このために
ラッチ部（１２８）は、ｎ個の画素データ（ＶＤ）をラ
ッチするためのｎ個のラッチで構成されており、そのラ
ッチのそれぞれは、画素データ（ＶＤ）のビット数（３
ビットまたは６ビット）に対応する大きさを有する。こ
のようなラッチ部（１２８）は、サンプリング信号毎に
信号制御部（１２２）を経由して供給されるイブン画素
データ（ＶＤeven）とオド画素データ（ＶＤodd）、即
ち、６個の画素データを同時にラッチする。続いて、ラ
ッチ部（１２８）は、信号制御部（１２２）からの第１
ソース出力イネーブル信号（ＳＯＥ１）に応答してラッ
チされたｎ個の画素データ（ＶＤ）を同時に出力する。
この場合、ラッチ部（１２８）は、データ反転選択信号
（ＲＥＶ）に応答してトランジションビット数を減らす
ように変造された画素データ（ＶＤ）を復元させて出力
する。
【００９３】ＤＡＣ部（１３０）は、ラッチ部（１２
８）からのｎ個の画素データ（ＶＤ）を同時に正極及び
負極性の画素電圧信号に変換して、極性制御信号（ＰＯ
Ｌ）に応答して正極性及び負極性の画素電圧信号を選択
的に出力する。このために、ＤＡＣ部（１３０）は、ラ
ッチ部（１２８）に共通接続されたＰデコーディング部
（１３２）及びＮデコーディング部（１３４）と、Ｐデ
コーディング部（１３２）及びＮデコーディング部（１
３４）の出力信号を選択するための第１マルチプレクサ
（１３６）とを具備する。
８）からのｎ個の画素データ（ＶＤ）を同時に正極及び
負極性の画素電圧信号に変換して、極性制御信号（ＰＯ
Ｌ）に応答して正極性及び負極性の画素電圧信号を選択
的に出力する。このために、ＤＡＣ部（１３０）は、ラ
ッチ部（１２８）に共通接続されたＰデコーディング部
（１３２）及びＮデコーディング部（１３４）と、Ｐデ
コーディング部（１３２）及びＮデコーディング部（１
３４）の出力信号を選択するための第１マルチプレクサ
（１３６）とを具備する。
【００９４】Ｐデコーディング部（１３２）に含まれる
ｎ個のＰデコーダは、ラッチ部（１２８）から同時に入
力されるｎ個の画素データをガンマ電圧部（１２４）か
らの正極性のガンマ電圧を利用して正極性の画素電圧信
号に変換する。Ｎデコーディング部（１３４）に含まれ
るｎ個のＮデコーダは、ラッチ部（１２８）から同時に
入力されるｎ個の画素データをガンマ電圧部（１２４）
からの負極性のガンマ電圧を利用して負極性の画素電圧
信号に変換する。第１マルチプレクサ（１３６）は、信
号制御部（１２２）からの極性制御信号（ＰＯＬ）に応
答してＰデコーディング部（１３２）からの正極性の画
素電圧信号またはＮデコーディング部（１３４）からの
負極性の画素電圧信号を選択して出力する。
ｎ個のＰデコーダは、ラッチ部（１２８）から同時に入
力されるｎ個の画素データをガンマ電圧部（１２４）か
らの正極性のガンマ電圧を利用して正極性の画素電圧信
号に変換する。Ｎデコーディング部（１３４）に含まれ
るｎ個のＮデコーダは、ラッチ部（１２８）から同時に
入力されるｎ個の画素データをガンマ電圧部（１２４）
からの負極性のガンマ電圧を利用して負極性の画素電圧
信号に変換する。第１マルチプレクサ（１３６）は、信
号制御部（１２２）からの極性制御信号（ＰＯＬ）に応
答してＰデコーディング部（１３２）からの正極性の画
素電圧信号またはＮデコーディング部（１３４）からの
負極性の画素電圧信号を選択して出力する。
【００９５】第１デマルチプレクサ（１３８）は、第１
マルチプレクサ（１３６）から入力されるｎ個の画素電
圧信号を、信号制御部（１２２）から入力される第１選
択制御信号（ＳＥＬ１）に応答して第２及び第３マルチ
プレクサ（１４０、１４２）に選択的に出力する。第１
選択制御信号（ＳＥＬ１）は、ラッチ部（１２８）に供
給されるソース入力イネーブル信号（ＳＯＥ）の一周期
毎に論理値が反転されることで、ｎ個ずつの画素電圧信
号が２個の第２マルチプレクサ（１４０、１４２）に選
択的に出力される。
マルチプレクサ（１３６）から入力されるｎ個の画素電
圧信号を、信号制御部（１２２）から入力される第１選
択制御信号（ＳＥＬ１）に応答して第２及び第３マルチ
プレクサ（１４０、１４２）に選択的に出力する。第１
選択制御信号（ＳＥＬ１）は、ラッチ部（１２８）に供
給されるソース入力イネーブル信号（ＳＯＥ）の一周期
毎に論理値が反転されることで、ｎ個ずつの画素電圧信
号が２個の第２マルチプレクサ（１４０、１４２）に選
択的に出力される。
【００９６】第２及び第３マルチプレクサ（１４０、１
４２）のそれぞれは、第１デマルチプレクサ（１３８）
からｎ個ずつ供給される画素電圧信号を、信号制御部
（１２２）から第２選択制御信号（ＳＥＬ２）に応答し
てｋ個ずつ分けて出力する。この場合、第２選択制御信
号（ＳＥＬ２）のビット数は、ｎ個の画素電圧信号を分
割する回数（ｊ）により定められる。例えば、ｎ個の画
素電圧信号を８（ｊ＝８）分割して出力する場合に、第
２選択制御信号（ＳＥＬ２）は３ビットで構成されると
十分である。
４２）のそれぞれは、第１デマルチプレクサ（１３８）
からｎ個ずつ供給される画素電圧信号を、信号制御部
（１２２）から第２選択制御信号（ＳＥＬ２）に応答し
てｋ個ずつ分けて出力する。この場合、第２選択制御信
号（ＳＥＬ２）のビット数は、ｎ個の画素電圧信号を分
割する回数（ｊ）により定められる。例えば、ｎ個の画
素電圧信号を８（ｊ＝８）分割して出力する場合に、第
２選択制御信号（ＳＥＬ２）は３ビットで構成されると
十分である。
【００９７】第１及び第２出力バッファＩＣ（１４４
Ａ、１４４Ｂ）のそれぞれは、ＤＡＣ・ＩＣ（１２０）
の第２及び第３マルチプレクサ（１４０、１４２）のそ
れぞれからｋ個ずつ入力される画素電圧信号をサンプリ
ングした後、ホールディングしてｎ個のデータライン
（ＤＬ１１乃至ＤＬ１ｎまたはＤＬ２１乃至ＤＬ２ｎ）
に同時に出力する。このために、第１及び第２出力バッ
ファＩＣ（１４４Ａ、１４４Ｂ）のそれぞれは、第２デ
マルチプレクサ（１４６Ａまたは１４６Ｂ）と出力バッ
ファ部（１４４Ａ、１４４Ｂ）で構成される。
Ａ、１４４Ｂ）のそれぞれは、ＤＡＣ・ＩＣ（１２０）
の第２及び第３マルチプレクサ（１４０、１４２）のそ
れぞれからｋ個ずつ入力される画素電圧信号をサンプリ
ングした後、ホールディングしてｎ個のデータライン
（ＤＬ１１乃至ＤＬ１ｎまたはＤＬ２１乃至ＤＬ２ｎ）
に同時に出力する。このために、第１及び第２出力バッ
ファＩＣ（１４４Ａ、１４４Ｂ）のそれぞれは、第２デ
マルチプレクサ（１４６Ａまたは１４６Ｂ）と出力バッ
ファ部（１４４Ａ、１４４Ｂ）で構成される。
【００９８】第２デマルチプレクサ（１４６Ａまたは１
４６Ｂ）のそれぞれは、第２及び第３デマルチプレクサ
（１４０、１４２）のそれぞれからｋ個ずつ入力される
画素電圧信号を、タイミング制御部（５８）から供給さ
れるソース入力イネーブル（ＳＩＥ）に応答して出力バ
ッファ部（１４４Ａ、１４４Ｂ）に含まれるｎ個の出力
バッファセルに選択的に供給する。
４６Ｂ）のそれぞれは、第２及び第３デマルチプレクサ
（１４０、１４２）のそれぞれからｋ個ずつ入力される
画素電圧信号を、タイミング制御部（５８）から供給さ
れるソース入力イネーブル（ＳＩＥ）に応答して出力バ
ッファ部（１４４Ａ、１４４Ｂ）に含まれるｎ個の出力
バッファセルに選択的に供給する。
【００９９】出力バッファ部（１４４Ａ、１４４Ｂ）の
それぞれは、該当するデータライン（ＤＬ１１乃至ＤＬ
１ｎまたはＤＬ２１乃至ＤＬ２ｎ）に一対一に接続され
た図４に示されたような構成を有するｎ個の出力バッフ
ァセルで構成される。このように、出力バッファ部（１
４４Ａ、１４４Ｂ）のそれぞれは、デマルチプレクサ
（１４６Ａ、１４６Ｂ）のそれぞれから供給されるｋ個
ずつの画素電圧信号を順次的に入力してホールディング
させる。このように出力バッファ部（１４４Ａ、１４４
Ｂ）のそれぞれにｋ個ずつ入力されたｎ個の画素電圧信
号がすべて入力されてホールディングされると、タイミ
ング制御部（５８）からの第２ソース出力イネーブル信
号（ＳＥＯ２）に応答してホールディングされたｎ個の
画素電圧信号を同時に該当するデータライン（ＤＬ１乃
至ＤＬ２ｎ）に供給する。
それぞれは、該当するデータライン（ＤＬ１１乃至ＤＬ
１ｎまたはＤＬ２１乃至ＤＬ２ｎ）に一対一に接続され
た図４に示されたような構成を有するｎ個の出力バッフ
ァセルで構成される。このように、出力バッファ部（１
４４Ａ、１４４Ｂ）のそれぞれは、デマルチプレクサ
（１４６Ａ、１４６Ｂ）のそれぞれから供給されるｋ個
ずつの画素電圧信号を順次的に入力してホールディング
させる。このように出力バッファ部（１４４Ａ、１４４
Ｂ）のそれぞれにｋ個ずつ入力されたｎ個の画素電圧信
号がすべて入力されてホールディングされると、タイミ
ング制御部（５８）からの第２ソース出力イネーブル信
号（ＳＥＯ２）に応答してホールディングされたｎ個の
画素電圧信号を同時に該当するデータライン（ＤＬ１乃
至ＤＬ２ｎ）に供給する。
【０１００】以上、説明したように、本発明の実施例に
よるデータ駆動ユニットは、ＤＡＣ・ＩＣと出力バッフ
ァＩＣに分離されて集積化される。そして、一つのＤＡ
Ｃ・ＩＣが時分割駆動されて、そのＤＡＣ・ＩＣにｎチ
ャンネルを有する少なくとも２個の出力バッファＩＣが
共通接続されるか２ｎチャンネルを有する出力バッファ
ＩＣが接続されることで、ＤＡＣ・ＩＣ数を１/２に減
らすことができる。更にこのように必要な個数が減った
ＤＡＣ・ＩＣは、ＴＣＰ上に実装し、出力バッファＩＣ
はＣＯＧ型に液晶パネル上に実装することでＴＣＰの個
数を従来より１/２に減らすことができる。
よるデータ駆動ユニットは、ＤＡＣ・ＩＣと出力バッフ
ァＩＣに分離されて集積化される。そして、一つのＤＡ
Ｃ・ＩＣが時分割駆動されて、そのＤＡＣ・ＩＣにｎチ
ャンネルを有する少なくとも２個の出力バッファＩＣが
共通接続されるか２ｎチャンネルを有する出力バッファ
ＩＣが接続されることで、ＤＡＣ・ＩＣ数を１/２に減
らすことができる。更にこのように必要な個数が減った
ＤＡＣ・ＩＣは、ＴＣＰ上に実装し、出力バッファＩＣ
はＣＯＧ型に液晶パネル上に実装することでＴＣＰの個
数を従来より１/２に減らすことができる。
【０１０１】詳細に説明すると、図８に示されたよう
に、ＤＡＣ・ＩＣ（１５６）はＴＣＰ（１５４）上に、
出力バッファＩＣ（１１８Ａ、１１８Ｂ）は液晶パネル
（１６０）上に分離されて実装されている。図８は時分
割駆動されるＤＡＣ・ＩＣ（１５６）のそれぞれに２個
の出力バッファＩＣ（１１８Ａ、１１８Ｂ）が共通接続
された場合を示した液晶表示装置のデータ駆動装置を示
す。
に、ＤＡＣ・ＩＣ（１５６）はＴＣＰ（１５４）上に、
出力バッファＩＣ（１１８Ａ、１１８Ｂ）は液晶パネル
（１６０）上に分離されて実装されている。図８は時分
割駆動されるＤＡＣ・ＩＣ（１５６）のそれぞれに２個
の出力バッファＩＣ（１１８Ａ、１１８Ｂ）が共通接続
された場合を示した液晶表示装置のデータ駆動装置を示
す。
【０１０２】出力バッファＩＣ（１１８Ａ、１１８Ｂ）
は液晶パネル（１６０）上にＣＯＧ型に実装される。Ｄ
ＡＣ・ＩＣ（１５６）が実装されたＴＣＰ（１５４）
は、液晶パネル（１６０）の上段部に設けられたパッド
などを通して出力バッファＩＣ（１１８Ａ、１１８Ｂ）
と電気的に接続されると共にデータＰＣＢ（１５２）に
設けられた出力パッドなどと電気的に接続される。デー
タＰＣＢ（１５２）はタイミング制御部（１１０）から
供給される各種の制御信号と画素データ信号をＤＡＣ・
ＩＣ（１５６）に伝送する役割をする。
は液晶パネル（１６０）上にＣＯＧ型に実装される。Ｄ
ＡＣ・ＩＣ（１５６）が実装されたＴＣＰ（１５４）
は、液晶パネル（１６０）の上段部に設けられたパッド
などを通して出力バッファＩＣ（１１８Ａ、１１８Ｂ）
と電気的に接続されると共にデータＰＣＢ（１５２）に
設けられた出力パッドなどと電気的に接続される。デー
タＰＣＢ（１５２）はタイミング制御部（１１０）から
供給される各種の制御信号と画素データ信号をＤＡＣ・
ＩＣ（１５６）に伝送する役割をする。
【０１０３】タイミング制御部（１１０）は、伝送周波
数を減らせるために画素データ（ＶＤ）をイブン画素デ
ータ（ＶＤeven）とオド画素データ（ＶＤodd）に分け
てそれぞれの伝送ラインを通して出力する。そして、タ
イミング制御部（１１０）は、イブン画素データ（ＶＤ
even）とオド画素データ（ＶＤodd）を多数個のＤＡＣ
・ＩＣなど（１５６）に順次的に供給する。ここで、出
力バッファＩＣ（１１８Ａ、１１８Ｂ）のそれぞれがｎ
個の出力チャンネルを有する場合、タイミング制御部
（１１０）はＤＡＣ・ＩＣ（１５６）のそれぞれに２ｎ
個の画素データをｎ個ずつ時分割して供給する。これに
より、ＤＡＣ・ＩＣ（１５６）のそれぞれは、１水平周
期の内にｎ個ずつ２回ＤＡＣ機能を遂行しなければなら
ないので、従来に比べて２倍の速度で駆動されるべきで
ある。このために、タイミング制御部（１１０）は、Ｄ
ＡＣ・ＩＣ（１５６）のそれぞれに供給する各種の制御
信号（ＳＳＣ、ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯ
Ｌなど）及び画素データ（ＶＤ）が従来に比べて２倍の
周波数で供給される。このようにＴＣＰ（１５４）上に
は、時分割駆動されるＤＡＣ・ＩＣ（１５６）だけが実
装されることで、そのＤＡＣ・ＩＣ（１５６）と共にＴ
ＣＰ（１５４）の個数を半分に減らすことができるの
で、その分製造単価を低くすることができる。
数を減らせるために画素データ（ＶＤ）をイブン画素デ
ータ（ＶＤeven）とオド画素データ（ＶＤodd）に分け
てそれぞれの伝送ラインを通して出力する。そして、タ
イミング制御部（１１０）は、イブン画素データ（ＶＤ
even）とオド画素データ（ＶＤodd）を多数個のＤＡＣ
・ＩＣなど（１５６）に順次的に供給する。ここで、出
力バッファＩＣ（１１８Ａ、１１８Ｂ）のそれぞれがｎ
個の出力チャンネルを有する場合、タイミング制御部
（１１０）はＤＡＣ・ＩＣ（１５６）のそれぞれに２ｎ
個の画素データをｎ個ずつ時分割して供給する。これに
より、ＤＡＣ・ＩＣ（１５６）のそれぞれは、１水平周
期の内にｎ個ずつ２回ＤＡＣ機能を遂行しなければなら
ないので、従来に比べて２倍の速度で駆動されるべきで
ある。このために、タイミング制御部（１１０）は、Ｄ
ＡＣ・ＩＣ（１５６）のそれぞれに供給する各種の制御
信号（ＳＳＣ、ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯ
Ｌなど）及び画素データ（ＶＤ）が従来に比べて２倍の
周波数で供給される。このようにＴＣＰ（１５４）上に
は、時分割駆動されるＤＡＣ・ＩＣ（１５６）だけが実
装されることで、そのＤＡＣ・ＩＣ（１５６）と共にＴ
ＣＰ（１５４）の個数を半分に減らすことができるの
で、その分製造単価を低くすることができる。
【０１０４】これとは異なり、時分割駆動されるＤＡＣ
・ＩＣの駆動周波数を２倍に増加させないためには、図
９に示されたようにタイミング制御部（１７０）からＤ
ＡＣ・ＩＣ（１７６）に画素データを供給する伝送ライ
ンを物理的に分離する。換言すると、タイミング制御部
（１７０）からの画素データを伝送するための伝送ライ
ンは、第１イブン画素データ（ＶＤeven１）伝送ライ
ン、第１オド画素データ（ＶＤodd１）伝送ライン、第
２イブン画素データ（ＶＤeven２）伝送ライン、そして
第２オド画素データ（ＶＤodd２）伝送ラインに分離さ
れる。ここで、第１イブン画素データ（ＶＤeven１）伝
送ライン及び第１オド画素データ（ＶＤodd１）伝送ラ
インは、４個のＤＡＣ・ＩＣ（１７４）のうちの２個の
ＤＡＣ・ＩＣ（１７４）に接続されて、第２イブン画素
データ（ＶＤeven２）伝送ライン及び第２オド画素デー
タ（ＶＤodd２）伝送ラインは残りの２個のＤＡＣ・Ｉ
Ｃ（１７４）に接続される。このように、データ電送ラ
インを２倍に追加してＤＡＣ・ＩＣ（１７４）に分離し
て接続させることで、２個のＤＡＣ・ＩＣ（１７４）に
画素データ（ＶＤ）をラッチする時間の間に４個のＤＡ
Ｃ・ＩＣ（１７４）に画素データ（ＶＤ）をラッチする
ことができる。タイミング制御部（１７）は、このよう
な画素データラッチ時間の短縮のためにＤＡＣ・ＩＣ
（１７６）が時分割駆動されても、図８に示された液晶
表示装置のデータ駆動装置の駆動周波数の増加なしに既
存と同一の駆動周波数にてＤＡＣ・ＩＣ（１７６）を駆
動することができる。
・ＩＣの駆動周波数を２倍に増加させないためには、図
９に示されたようにタイミング制御部（１７０）からＤ
ＡＣ・ＩＣ（１７６）に画素データを供給する伝送ライ
ンを物理的に分離する。換言すると、タイミング制御部
（１７０）からの画素データを伝送するための伝送ライ
ンは、第１イブン画素データ（ＶＤeven１）伝送ライ
ン、第１オド画素データ（ＶＤodd１）伝送ライン、第
２イブン画素データ（ＶＤeven２）伝送ライン、そして
第２オド画素データ（ＶＤodd２）伝送ラインに分離さ
れる。ここで、第１イブン画素データ（ＶＤeven１）伝
送ライン及び第１オド画素データ（ＶＤodd１）伝送ラ
インは、４個のＤＡＣ・ＩＣ（１７４）のうちの２個の
ＤＡＣ・ＩＣ（１７４）に接続されて、第２イブン画素
データ（ＶＤeven２）伝送ライン及び第２オド画素デー
タ（ＶＤodd２）伝送ラインは残りの２個のＤＡＣ・Ｉ
Ｃ（１７４）に接続される。このように、データ電送ラ
インを２倍に追加してＤＡＣ・ＩＣ（１７４）に分離し
て接続させることで、２個のＤＡＣ・ＩＣ（１７４）に
画素データ（ＶＤ）をラッチする時間の間に４個のＤＡ
Ｃ・ＩＣ（１７４）に画素データ（ＶＤ）をラッチする
ことができる。タイミング制御部（１７）は、このよう
な画素データラッチ時間の短縮のためにＤＡＣ・ＩＣ
（１７６）が時分割駆動されても、図８に示された液晶
表示装置のデータ駆動装置の駆動周波数の増加なしに既
存と同一の駆動周波数にてＤＡＣ・ＩＣ（１７６）を駆
動することができる。
【０１０５】ＤＡＣ・ＩＣ（１７６）が実装されたＴＣ
Ｐ（１７４）のそれぞれに２個ずつ共通に接続される出
力バッファＩＣ（１７８Ａ、１７８Ｂ）は、液晶パネル
（１８０）上にＣＧＯ型に実装される。ＴＣＰ（１７
４）は、液晶パネル（１８０）の上段部に設けられたパ
ッドを通して出力バッファＩＣ（１７８Ａ、１７８Ｂ）
と電気的に接続されると共に、データＰＣＢ（１７２）
に設けられた出力パッドと電気的に接続される。データ
ＰＣＢ（１７２）は、タイミング制御部（１７０）から
供給される各種の制御信号と画素データ信号をＤＡＣ・
ＩＣ（１７６）に伝送する役割をする。
Ｐ（１７４）のそれぞれに２個ずつ共通に接続される出
力バッファＩＣ（１７８Ａ、１７８Ｂ）は、液晶パネル
（１８０）上にＣＧＯ型に実装される。ＴＣＰ（１７
４）は、液晶パネル（１８０）の上段部に設けられたパ
ッドを通して出力バッファＩＣ（１７８Ａ、１７８Ｂ）
と電気的に接続されると共に、データＰＣＢ（１７２）
に設けられた出力パッドと電気的に接続される。データ
ＰＣＢ（１７２）は、タイミング制御部（１７０）から
供給される各種の制御信号と画素データ信号をＤＡＣ・
ＩＣ（１７６）に伝送する役割をする。
【０１０６】一方、図１０に示されたように、ＤＡＣ・
ＩＣ（１９６）の個数が従来対比の奇数個、例えば５個
に減る場合に、図９のようにデータ電送ラインを分離す
るためには、その５個のＤＡＣ・ＩＣ（１９６）のうち
の中央に位置する一つのＤＡＣ・ＩＣ（１９５Ｃ）はポ
ート１とポート２のそれぞれを通して画素データを入力
しなければならない。
ＩＣ（１９６）の個数が従来対比の奇数個、例えば５個
に減る場合に、図９のようにデータ電送ラインを分離す
るためには、その５個のＤＡＣ・ＩＣ（１９６）のうち
の中央に位置する一つのＤＡＣ・ＩＣ（１９５Ｃ）はポ
ート１とポート２のそれぞれを通して画素データを入力
しなければならない。
【０１０７】例えば、液晶パネル（２００）がＳＸＧＡ
モード（１２８０＊１２０４）である場合に、４８０チ
ャンネルのデータ駆動ＩＣを使用する場合には、８個の
データ駆動ＩＣを必要とし、３８４チャンネルのデータ
駆動ＩＣを使用する場合には１０個のデータ駆動ＩＣ
出力バッファＩＣを必要とする。このようなデータ駆動
ＩＣをＤＡＣ・ＩＣと出力バッファＩＣに分離してＤＡ
Ｃ・ＩＣを時分割駆動することで、ＤＡＣ・ＩＣの個数
を半分に減らすことができる。本発明では、４個の４８
０チャンネルＤＡＣ・ＩＣまたは５個の３８４チャンネ
ルのＤＡＣ・ＩＣが必要になる。ここで、４個の４８０
チャンネルを使用するＤＡＣ・ＩＣを使用する場合に駆
動周波数の増加を防止するためには、図９に示されたよ
うに、データ電送ラインを２分してＤＡＣ・ＩＣを２個
ずつ分離駆動する。しかし、４８０チャンネルのＤＡＣ
・ＩＣは３８４チャンネルのＤＡＣ・ＩＣより製造単価
が高い短所を有する。
モード（１２８０＊１２０４）である場合に、４８０チ
ャンネルのデータ駆動ＩＣを使用する場合には、８個の
データ駆動ＩＣを必要とし、３８４チャンネルのデータ
駆動ＩＣを使用する場合には１０個のデータ駆動ＩＣ
出力バッファＩＣを必要とする。このようなデータ駆動
ＩＣをＤＡＣ・ＩＣと出力バッファＩＣに分離してＤＡ
Ｃ・ＩＣを時分割駆動することで、ＤＡＣ・ＩＣの個数
を半分に減らすことができる。本発明では、４個の４８
０チャンネルＤＡＣ・ＩＣまたは５個の３８４チャンネ
ルのＤＡＣ・ＩＣが必要になる。ここで、４個の４８０
チャンネルを使用するＤＡＣ・ＩＣを使用する場合に駆
動周波数の増加を防止するためには、図９に示されたよ
うに、データ電送ラインを２分してＤＡＣ・ＩＣを２個
ずつ分離駆動する。しかし、４８０チャンネルのＤＡＣ
・ＩＣは３８４チャンネルのＤＡＣ・ＩＣより製造単価
が高い短所を有する。
【０１０８】これにより、５個の３８４チャンネルのＤ
ＡＣ・ＩＣを使用する場合にデータ電送ラインを２分し
て駆動周波数の増加を防止するためには、５個のＤＡＣ
・ＩＣのうちの一つのＤＡＣ・ＩＣ（１９５Ｃ）は、デ
ータ入力ポートが独立的に駆動されるポート１とポート
２で構成されるべきである。図１０を参照すると、５個
のＤＡＣ・ＩＣ（１９６、１９６Ｃ）のうちの第１及び
第２ＤＡＣ・ＩＣ（１９６）は、第２イブン画素データ
（ＶＤeven２）伝送ライン及び第２オド画素データ（Ｖ
Ｄodd２）伝送ラインに共通に接続されて、第４及び第
５ＤＡＣ・ＩＣ（１９６）は、第１イブン画素データ
（ＶＤeven１）伝送ライン及び第１オド画素データ（Ｖ
Ｄodd１）伝送ラインに共通に接続される。特に、第３
ＤＡＣ・ＩＣ（１９６Ｃ）は、画素データの入力のため
に図１１に示されたように、独立的に駆動されるポート
１とポート２とを具備する。ポート１は第２イブン画素
データ（ＶＤeven２）伝送ラインに接続されて、ポート
２は第１イブン画素データ（ＶＤeven１）伝送ラインに
接続される。ポート１は、タイミング制御部（１９０）
から供給される第１ソース・サンプリング・クロック
（ＳＳＣ１）と第１ストロブネイブル信号（ＳＴＢ１）
に応答して、第２オド画素データ（ＶＤodd２）伝送ラ
インを通して入力されるオド画素データなどを入力す
る。ポート２は、タイミング制御部（１９０）から供給
される第２ソース・サンプリング・クロック（ＳＳＣ
２）と第２ストロブネイブル信号（ＳＴＢ２）に応答し
て、第１イブン画素データ（ＶＤeven１）伝送ラインを
通して入力されるイブン画素データを入力する。
ＡＣ・ＩＣを使用する場合にデータ電送ラインを２分し
て駆動周波数の増加を防止するためには、５個のＤＡＣ
・ＩＣのうちの一つのＤＡＣ・ＩＣ（１９５Ｃ）は、デ
ータ入力ポートが独立的に駆動されるポート１とポート
２で構成されるべきである。図１０を参照すると、５個
のＤＡＣ・ＩＣ（１９６、１９６Ｃ）のうちの第１及び
第２ＤＡＣ・ＩＣ（１９６）は、第２イブン画素データ
（ＶＤeven２）伝送ライン及び第２オド画素データ（Ｖ
Ｄodd２）伝送ラインに共通に接続されて、第４及び第
５ＤＡＣ・ＩＣ（１９６）は、第１イブン画素データ
（ＶＤeven１）伝送ライン及び第１オド画素データ（Ｖ
Ｄodd１）伝送ラインに共通に接続される。特に、第３
ＤＡＣ・ＩＣ（１９６Ｃ）は、画素データの入力のため
に図１１に示されたように、独立的に駆動されるポート
１とポート２とを具備する。ポート１は第２イブン画素
データ（ＶＤeven２）伝送ラインに接続されて、ポート
２は第１イブン画素データ（ＶＤeven１）伝送ラインに
接続される。ポート１は、タイミング制御部（１９０）
から供給される第１ソース・サンプリング・クロック
（ＳＳＣ１）と第１ストロブネイブル信号（ＳＴＢ１）
に応答して、第２オド画素データ（ＶＤodd２）伝送ラ
インを通して入力されるオド画素データなどを入力す
る。ポート２は、タイミング制御部（１９０）から供給
される第２ソース・サンプリング・クロック（ＳＳＣ
２）と第２ストロブネイブル信号（ＳＴＢ２）に応答し
て、第１イブン画素データ（ＶＤeven１）伝送ラインを
通して入力されるイブン画素データを入力する。
【０１０９】このように、奇数個のＤＡＣ・ＩＣ（１９
６、１９６Ｃ）を２分されたデータ電送ラインに分離し
て接続させることで、２.５個のＤＡＣ・ＩＣに画素デ
ータ（ＶＤ）をラッチする時間の間に、５個のＤＡＣ・
ＩＣ（１９６、１９６Ｃ）に画素データ（ＶＤ）をラッ
チすることができる。タイミング制御部（１９０）は、
このような画素データのラッチ時間を短縮のためにＤＡ
Ｃ・ＩＣ（１９６、１９６Ｃ）が時分割駆動されても、
図８に示された液晶表示装置のデータ駆動装置の駆動周
波数の増加なしに既存と同一の駆動周波数にてＤＡＣ・
ＩＣ（１９６、１９６Ｃ）を駆動することができる。
６、１９６Ｃ）を２分されたデータ電送ラインに分離し
て接続させることで、２.５個のＤＡＣ・ＩＣに画素デ
ータ（ＶＤ）をラッチする時間の間に、５個のＤＡＣ・
ＩＣ（１９６、１９６Ｃ）に画素データ（ＶＤ）をラッ
チすることができる。タイミング制御部（１９０）は、
このような画素データのラッチ時間を短縮のためにＤＡ
Ｃ・ＩＣ（１９６、１９６Ｃ）が時分割駆動されても、
図８に示された液晶表示装置のデータ駆動装置の駆動周
波数の増加なしに既存と同一の駆動周波数にてＤＡＣ・
ＩＣ（１９６、１９６Ｃ）を駆動することができる。
【０１１０】このようなＤＡＣ・ＩＣ（１９６、１９６
Ｃ）が実装されたＴＣＰ（１９４）のそれぞれに２個ず
つ共通に接続される出力バッファＩＣ（１９８Ａ、１９
８Ｂ）は、液晶パネル（２００）上にＣＧＯ型に実装さ
れる。ＴＣＰ（１９４）は、液晶パネル（２００）の上
段部に設けられたパッドを通して出力バッファＩＣ（１
９８Ａ、１９８Ｂ）と電気的に接続されると共に、デー
タＰＣＢ（１９２）に設けられた出力パッドと電気的に
接続される。データＰＣＢ（１９２）は、タイミング制
御部（１９０）から供給される各種の制御信号と画素デ
ータ信号をＤＡＣ・ＩＣ（１９６、１９６Ｃ）に伝送す
る役割をする。
Ｃ）が実装されたＴＣＰ（１９４）のそれぞれに２個ず
つ共通に接続される出力バッファＩＣ（１９８Ａ、１９
８Ｂ）は、液晶パネル（２００）上にＣＧＯ型に実装さ
れる。ＴＣＰ（１９４）は、液晶パネル（２００）の上
段部に設けられたパッドを通して出力バッファＩＣ（１
９８Ａ、１９８Ｂ）と電気的に接続されると共に、デー
タＰＣＢ（１９２）に設けられた出力パッドと電気的に
接続される。データＰＣＢ（１９２）は、タイミング制
御部（１９０）から供給される各種の制御信号と画素デ
ータ信号をＤＡＣ・ＩＣ（１９６、１９６Ｃ）に伝送す
る役割をする。
【０１１１】
【発明の効果】上述したように、本発明による液晶表示
装置のデータ駆動装置及び方法では、ＤＡＣ部を時分割
駆動して出力バッファ部を分離して液晶パネル上に実装
することで、ＤＡＣ・ＩＣ部及びＴＣＰの数を半分に減
らすことができるので製造単価を節減することができ
る。また、本発明による液晶表示装置のデータ駆動装置
及び方法によると、データ駆動ＩＣで出力バッファ部を
分離してＤＡＣ機能だけをするようにすることで、ドラ
イバＩＣの構成がより簡素化され製造数率を向上させる
ことができる。更に、本発明による液晶表示装置のデー
タ駆動装置及び方法によると、データ駆動ＩＣがＤＡＣ
・ＩＣと出力バッファＩＣに分離されて集積化されるこ
とで、ＩＣの精密度を向上させることができるのでＩＣ
の駆動信頼性を向上させることができる。
装置のデータ駆動装置及び方法では、ＤＡＣ部を時分割
駆動して出力バッファ部を分離して液晶パネル上に実装
することで、ＤＡＣ・ＩＣ部及びＴＣＰの数を半分に減
らすことができるので製造単価を節減することができ
る。また、本発明による液晶表示装置のデータ駆動装置
及び方法によると、データ駆動ＩＣで出力バッファ部を
分離してＤＡＣ機能だけをするようにすることで、ドラ
イバＩＣの構成がより簡素化され製造数率を向上させる
ことができる。更に、本発明による液晶表示装置のデー
タ駆動装置及び方法によると、データ駆動ＩＣがＤＡＣ
・ＩＣと出力バッファＩＣに分離されて集積化されるこ
とで、ＩＣの精密度を向上させることができるのでＩＣ
の駆動信頼性を向上させることができる。
【０１１２】以上説明した内容を通して、当業者であれ
ば本発明の技術思想を逸脱しない範囲で多様な変更及び
修正の可能である。従って、本発明の技術的な範囲は明
細書の詳細な説明に記載された内容に限らず特許請求の
範囲によって定めなければならない。
ば本発明の技術思想を逸脱しない範囲で多様な変更及び
修正の可能である。従って、本発明の技術的な範囲は明
細書の詳細な説明に記載された内容に限らず特許請求の
範囲によって定めなければならない。
【図１】従来の液晶表示装置のデータ駆動装置を概略的
に図示した画面である。
に図示した画面である。
【図２】図１に示されたデータ駆動装置の集積回路の詳
細の構成を示したブロック図である。
細の構成を示したブロック図である。
【図３】本発明の第１実施例による液晶表示装置のデー
タ駆動ユニットを図示したブロック図である。
タ駆動ユニットを図示したブロック図である。
【図４】図３に示された出力バッファ部に含まれる出力
バッファセルの詳細な構成を示した図面である。
バッファセルの詳細な構成を示した図面である。
【図５】本発明の第２実施例による液晶表示装置のデー
タ駆動ユニットを示したブロック図である。
タ駆動ユニットを示したブロック図である。
【図６】本発明の第３実施例による液晶表示装置のデー
タ駆動ユニットを示したブロック図である。
タ駆動ユニットを示したブロック図である。
【図７】本発明の第４実施例による液晶表示装置のデー
タ駆動ユニットを示したブロック図である。
タ駆動ユニットを示したブロック図である。
【図８】本発明によるデータ駆動ユニットを含む液晶表
示装置のデータ駆動装置を概略的に示した図面である。
示装置のデータ駆動装置を概略的に示した図面である。
【図９】本発明によるデータ駆動ユニットを含む異なる
液晶表示装置のデータ駆動装置を概略的に示した図面で
ある。
液晶表示装置のデータ駆動装置を概略的に示した図面で
ある。
【図１０】本発明によるデータ駆動ユニットを含む更に
異なる液晶表示装置のデータ駆動装置を概略的に示した
図面である。
異なる液晶表示装置のデータ駆動装置を概略的に示した
図面である。
【図１１】図１０に示された第３デジタル・アナログ変
換集積回路のメカニズムを説明するための図面である。
換集積回路のメカニズムを説明するための図面である。
２、１６０、１８０、２００：液晶パネル
４：データ駆動集積回路（ＩＣ）
６、１５４、１７４、１９４：テープ・キャリア・パッ
ケージ（ＴＣＰ） ８、１５２、１７２、１９２：データ印刷回路基板（Ｐ
ＣＢ） １０、３２、６２、９２、１２２：信号制御部 １２、３４、６４、９４、１２４：ガンマ電圧部 １４、３６、６６、９６、１２６：シフト・レジスタ部 １６、３８、６８、９８、１２８：ラッチ部 １８、４０、７０、１００、１３０：デジタル−アナロ
グ変換（ＤＡＣ）部 ２０、４２、７２、１０２、１３２：Ｐデコーディング
部 ２２、４４、７４、１０４、１３４：Ｎデコーディング
部 ２４、４６、７６、１０６、１３６：マルチプレクサ
（ＭＵＸ） ２６、５２Ａ、５２Ｂ、８２、１１４Ａ、１１４Ｂ、１
４８Ａ、１４８Ｂ：出力バッファ部 ２８、５８、１５０：タイミング制御部 ２９、５９：ビデオデータ整列部 ３０、６０、９０、１２０、１５６、１７６、１９６、
１９６Ｃ：デジタル−アナログ変換集積回路 ４８Ａ、４８Ｂ、７８、１１０Ａ、１１０Ｂ、１４４
Ａ、１４４Ｂ、１５８Ａ、１５８Ｂ、１７８Ａ、１７８
Ｂ、１９８Ａ、１９８Ｂ：出力バッファ集積回路 ５０Ａ、５０Ｂ、８０、１０８、１１２Ａ、１１２Ｂ、
１４６Ａ、１４６Ｂ：デマルチプレクサ（ＤＥＭＵＸ） ５４：出力バッファセル ５６、５７：バッファ
ケージ（ＴＣＰ） ８、１５２、１７２、１９２：データ印刷回路基板（Ｐ
ＣＢ） １０、３２、６２、９２、１２２：信号制御部 １２、３４、６４、９４、１２４：ガンマ電圧部 １４、３６、６６、９６、１２６：シフト・レジスタ部 １６、３８、６８、９８、１２８：ラッチ部 １８、４０、７０、１００、１３０：デジタル−アナロ
グ変換（ＤＡＣ）部 ２０、４２、７２、１０２、１３２：Ｐデコーディング
部 ２２、４４、７４、１０４、１３４：Ｎデコーディング
部 ２４、４６、７６、１０６、１３６：マルチプレクサ
（ＭＵＸ） ２６、５２Ａ、５２Ｂ、８２、１１４Ａ、１１４Ｂ、１
４８Ａ、１４８Ｂ：出力バッファ部 ２８、５８、１５０：タイミング制御部 ２９、５９：ビデオデータ整列部 ３０、６０、９０、１２０、１５６、１７６、１９６、
１９６Ｃ：デジタル−アナログ変換集積回路 ４８Ａ、４８Ｂ、７８、１１０Ａ、１１０Ｂ、１４４
Ａ、１４４Ｂ、１５８Ａ、１５８Ｂ、１７８Ａ、１７８
Ｂ、１９８Ａ、１９８Ｂ：出力バッファ集積回路 ５０Ａ、５０Ｂ、８０、１０８、１１２Ａ、１１２Ｂ、
１４６Ａ、１４６Ｂ：デマルチプレクサ（ＤＥＭＵＸ） ５４：出力バッファセル ５６、５７：バッファ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｆ
６２３Ｗ
６８０ ６８０Ｇ
3/36 3/36
(72)発明者 ソン ジン キョン
大韓民国 キョンサンブック−ド，クミ−
シ，ジンピュン−ドン，イニュイジグ 82
ビー２エル，シンソン ヴィラ，ナンバー
303
Ｆターム(参考） 2H092 GA59 JA24 NA25
2H093 NA16 NA32 NA43 NC02 NC15
NC16 NC22 NC23 NC24 NC26
NC29 NC34 ND40 ND54
5C006 AA16 AC11 AC26 AF43 AF46
AF71 AF83 BB16 BC02 BC12
BC23 BC24 BF03 BF04 BF11
BF24 BF25 BF27 BF49 EB06
FA32 FA43 FA51
5C080 AA10 BB05 DD12 DD23 DD25
DD28 EE29 FF11 JJ02 JJ03
5G435 AA17 BB12 EE40
Claims (22)
- 【請求項１】 入力されたｎ個（ｎは正数）ずつの画素
データを画素電圧信号に変換して少なくとも２分割して
出力するデジタル−アナログ変換集積回路と、前記デジ
タル−アナログ変換集積回路から少なくとも２分割され
て供給される画素電圧信号をそれぞれ入力してｎ個ずつ
のデータラインに信号緩衝させて出力する、前記デジタ
ル−アナログ変換集積回路のそれぞれに少なくとも２個
が共通に接続されたｎチャンネルの出力バッファ集積回
路と、前記デジタル−アナログ変換集積回路及び出力バ
ッファ集積回路を制御すると共に前記デジタル−アナロ
グ変換集積回路のそれぞれに供給する２ｎ個の画素デー
タを前記少なくとも２個の出力バッファ集積回路に供給
される順序に対応して再整列させて、前記ｎ個ずつの画
素データに構成される少なくとも２個の区間に時分割し
て供給するタイミング制御部とを具備してなり、前記デ
ジタル−アナログ変換集積回路は液晶パネルに接続され
るテープ・キャリアー・パッケージ上に実装されてお
り、前記出力バッファ集積回路は前記液晶パネル上に実
装されていることを特徴とする液晶表示装置のデータ駆
動装置。 - 【請求項２】 前記デジタル−アナログ変換集積回路の
それぞれは、前記タイミング制御部の制御に応答してサ
ンプリング信号を順次的に出力するシフト・レジスタ部
と、前記タイミング制御部と前記サンプリング信号に応
答して前記タイミング制御部から入力されるｎ個の画素
データを順次的にラッチして同時に出力するラッチ部
と、入力ガンマ電圧を利用して前記ｎ個の画素データを
正極性及び負極性の画素電圧信号に同時に変換して、前
記タイミング制御部の極性の制御信号に応答するｎ個の
画素電圧信号を選択して、前記少なくとも２個の出力バ
ッファ集積回路のそれぞれに供給するデジタル−アナロ
グ変換部とを具備することを特徴とする請求項１記載の
液晶表示装置のデータ駆動装置。 - 【請求項３】 前記出力バッファ集積回路のそれぞれ
は、前記デジタル−アナログ変換集積回路で出力される
ｎ個の画素電圧信号のうちの１/２ｎ個の画素電圧信号
を入力して、前記タイミング制御部のソース入力イネー
ブル信号に応答してｎ個の出力ラインに選択的に供給す
るデマルチプレクサと、前記ｎ個のデータラインに接続
されて前記デマルチプレクサから１/２ｎ個ずつ入力さ
れる画素電圧信号をホールディングしてｎ個の画素電圧
信号がすべて入力されると信号緩衝させて出力する出力
バッファ部とを具備することを特徴とする請求項１記載
の液晶表示装置のデータ駆動装置。 - 【請求項４】 入力されたｎ個（ｎは正数）ずつの画素
データを画素電圧信号に変換して、変換されたｎ個の画
素電圧信号をｋ個（ｋは正数、ｋ＜ｎ）ずつ時分割して
出力するデジタル−アナログ変換集積回路と、前記デジ
タル−アナログ変換集積回路からｋ個ずつ供給される画
素電圧信号をホールディングして２ｎ個の画素電圧信号
がすべて入力されると信号緩衝させて２ｎ個のデータラ
インに同時に出力する２ｎチャンネルの出力バッファ集
積回路と、前記デジタル−アナログ変換集積回路及び出
力バッファ集積回路を制御すると共に前記デジタル−ア
ナログ変換集積回路のそれぞれに供給する２ｎ個の画素
データを前記ｎ個ずつ時分割して供給するタイミング制
御部とを具備してなり、前記デジタル−アナログ変換集
積回路は液晶パネルに接続されるテープ・キャリア・パ
ッケージ上に実装されており、前記出力バッファ集積回
路は前記液晶パネル上に実装されていることを特徴とす
る液晶表示装置のデータ駆動装置。 - 【請求項５】 前記デジタル−アナログ変換集積回路の
それぞれは、前記タイミング制御部の制御に応答してサ
ンプリング信号を順次的に出力するシフト・レジスタ部
と、前記タイミング制御部の制御と前記サンプリング信
号に応答して前記タイミング制御部から入力されるｎ個
の画素データなどを順次的にラッチして同時に出力する
ラッチ部と、入力ガンマ電圧を利用して前記ｎ個の画素
データを正極性及び負極性の画素電圧信号に同時に変換
して、前記タイミング制御部の極性の制御信号に応答す
るｎ個の画素電圧信号を選択すると同時に、前記タイミ
ング制御部の選択制御信号に応答してそのｎ個の画素電
圧信号を時分割してｋ個ずつ出力するデジタル−アナロ
グ変換部とを具備することを特徴とする請求項４記載の
液晶表示装置のデータ駆動装置。 - 【請求項６】 前記出力バッファ集積回路のそれぞれ
は、前記デジタル−アナログ変換集積回路で出力される
ｋ個ずつの画素電圧信号を入力しての前記タイミング制
御部のソース入力イネーブル信号に応答して２ｎ個の出
力ラインに選択的に供給するデマルチプレクサと、前記
２ｎ個のデータラインなどに接続されて前記デマルチプ
レクサからｋ個ずつ入力される画素電圧信号をホールデ
ィングして２ｎ個の画素電圧信号がすべて入力されると
信号緩衝させて出力する出力バッファ部とを具備するこ
とを特徴とする請求項４記載の液晶表示装置のデータ駆
動装置。 - 【請求項７】 入力されたｎ個（ｎは正数）ずつの画素
データを画素電圧信号に変換して、変換されたｎ個の画
素電圧信号をｋ個（ｋは正数、ｋ＜ｎ）ずつ時分割して
出力するデジタル−アナログ変換集積回路と、前記デジ
タル−アナログ変換集積回路からｋ個ずつ供給される画
素電圧信号をホールディングしてｎ個の画素電圧信号が
すべて入力されると信号緩衝させてｎ個のデータライン
に出力する、前記デジタル−アナログ変換集積回路のそ
れぞれに少なくとも２個が共通に接続された出力バッフ
ァの集積回路と、前記デジタル−アナログ変換集積回路
及び出力バッファ集積回路のそれぞれを制御すると共に
前記デジタル−アナログ変換集積回路に供給する画素デ
ータを、前記ｎ個ずつの画素データに構成される少なく
とも２個の区間に時分割して供給するタイミング制御部
とを具備してなり、前記デジタル−アナログ変換集積回
路は液晶パネルに接続されるテープ・キャリア・パッケ
ージ上に実装されており、前記出力バッファ集積回路は
前記液晶パネル上に実装されていることを特徴とする液
晶表示装置のデータ駆動装置。 - 【請求項８】 前記デジタル−アナログ変換集積回路の
それぞれは、前記タイミング制御部の制御に応答してサ
ンプリング信号を順次的に出力するシフト・レジスタ部
と、前記タイミング制御部の制御と前記サンプリング信
号に応答して前記タイミング制御部から入力されるｎ個
の画素データなどを順次的にラッチして同時に出力する
ラッチ部と、入力ガンマ電圧を利用して前記ｎ個の画素
データを正極性及び負極性の画素電圧信号に同時に変換
して、前記タイミング制御部の極性の制御信号に応答す
るｎ個の画素電圧信号を選択すると同時に、前記タイミ
ング制御部の第１選択制御信号に応答してそのｎ個の画
素電圧信号を時分割してｋ個ずつ出力するデジタル−ア
ナログ変換部と、前記タイミング制御部からの第２選択
信号に応答して前記ｋ個ずつ順次的に出力される画素電
圧信号を前記少なくとも２個の出力バッファ集積回路に
選択的に出力するデマルチプレクサとを具備することを
特徴とする請求項７記載の液晶表示装置のデータ駆動装
置。 - 【請求項９】 前記選択制御信号は、前記ｎ個の画素電
圧信号を前記ｋ個ずつの画素電圧信号に時分割する回数
に相当するビット数を有することを特徴とする請求項８
記載の液晶表示装置のデータ駆動装置。 - 【請求項１０】前記デジタル−アナログ変換集積回路の
それぞれは、前記タイミング制御部の制御に応答してサ
ンプリング信号を順次的に出力するシフト・レジスタ部
と、前記タイミング制御部の制御と前記サンプリング信
号に応答して前記タイミング制御部から入力されるｎ個
の画素データを順次的にラッチして同時に出力するラッ
チ部と、入力ガンマ電圧を利用して前記ｎ個の画素デー
タを正極性及び負極性の画素電圧信号に同時に変換し
て、前記タイミング制御部の極性の制御信号に応答する
ｎ個の画素電圧信号を選択して出力するデジタル−アナ
ログ変換部と、前記ｎ個の画素電圧信号を前記タイミン
グ制御部の第１選択制御信号に応答して少なくとも２個
の出力段に選択的に出力するデマルチプレクサと、前記
少なくとも２個の出力段のそれぞれに接続されて前記ｎ
個の画素電圧信号を前記タイミング制御部からの第２選
択信号に応答して前記ｋ個ずつ時分割して出力する少な
くとも２個のデマルチプレクサとを具備することを特徴
とする請求項７記載の液晶表示装置のデータ駆動装置。 - 【請求項１１】 前記第１選択制御信号は前記ラッチ部
の出力を制御する出力イネーブル信号の周期毎に選択制
御信号の論理状態が反転されて、前記第２選択制御信号
は前記ｎ個の画素電圧信号を前記ｋ個ずつの画素電圧信
号に時分割する回数に相当するビット数を有することを
特徴とする請求項１０記載の液晶表示装置のデータ駆動
装置。 - 【請求項１２】 前記出力バッファ集積回路のそれぞれ
は、前記デジタル−アナログ集積回路で出力されるｋ個
ずつの画素電圧信号を入力して前記タイミング制御部の
ソース入力イネーブル信号に応答してｎ個の出力ライン
に選択的に供給するデマルチプレクサと、前記ｎ個のデ
ータラインに接続されて前記デマルチプレクサからｋ個
ずつ入力される画素電圧信号をホールディングしてｎ個
の画素電圧信号がすべて入力されると信号緩衝させ出力
する出力バッファ部とを具備することを特徴とする請求
項７記載の液晶表示装置のデータ駆動装置。 - 【請求項１３】 前記ソース入力イネーブル信号は、前
記ｎ個の画素電圧信号を前記ｋ個ずつ画素電圧信号に時
分割する回数に相当するビット数を有することを特徴と
する請求項１２記載の液晶表示装置のデータ駆動装置。 - 【請求項１４】 前記出力バッファ部は前記ｎ個のデー
タラインにそれぞれ接続されるｎ個の出力バッファセル
で構成されており、前記出力バッファセルそれぞれに直
列接続されて入力された画素電圧信号を信号緩衝する第
１電圧の追従機と、前記第１電圧追従機の入力段及び出
力段の中のいずれか一つに接続されて前記画素電圧信号
をホールディングするホールディング手段と、前記タイ
ミング制御部からの出力イネーブル信号に応答して前記
ホールディングされた画素電圧信号を出力するスイッチ
ング手段と、前記スイッチング手段から出力される画素
電圧信号を信号緩衝して出力する第２電圧追従機とを具
備することを特徴とする請求項１２記載の液晶表示装置
のデータ駆動装置。 - 【請求項１５】 前記デジタル−アナログ変換集積回路
のそれぞれは、前記デジタル−アナログ変換集積回路の
構成要素のそれぞれに前記タイミング制御部からの制御
信号と画素データを中継して供給する信号制御部と、入
力ガンマ基準電圧を細分化して前記ガンマ電圧を発生す
るガンマの電圧部とを更に具備することを特徴とする請
求項７記載の液晶表示装置のデータ駆動装置。 - 【請求項１６】 前記タイミング制御部は、前記画素デ
ータをオド画素データの電送ラインとイブン画素データ
の電送ラインを通して前記デジタル−アナログ変換集積
回路のそれぞれに供給して、前記タイミング制御部から
前記デジタル−アナログ変換集積回路に供給される制御
信号と画素データの周波数が少なくとも２倍以上増加さ
れていることを特徴とする請求項７記載の液晶表示装置
のデータ駆動装置。 - 【請求項１７】 前記デジタル−アナログ変換集積回路
は第１及び第２ブロックに分けられており、前記タイミ
ング制御部は、前記画素データを第１オド画素データの
電送ラインと第１イブン画素データの電送ラインを通し
て前記第１ブロックに含まれるデジタル−アナログ変換
集積回路に供給し、また、前記画素データを第２オド画
素データの電送ラインと第２イブン画素データの電送ラ
インを通して前記第２ブロックに含まれるデジタル−ア
ナログ変換集積回路に供給することを特徴とする請求項
７記載の液晶表示装置のデータ駆動装置。 - 【請求項１８】 前記デジタル−アナログ変換集積回路
が奇数個である場合において、それらの中の一つのデジ
タル−アナログ変換集積回路は前記第１及び第２オド画
素データの電送ラインのうちのいずれか一つに接続され
た第１入力ポートと前記第１及び第２イブン画素データ
の電送ラインのうちのいずれか一つに接続された第２入
力ポートとを具備しており、前記第１及び第２入力ポー
トは独立的に駆動されることを特徴とする請求項１７記
載の液晶表示装置のデータ駆動装置。 - 【請求項１９】 液晶パネルに配置されたデータライン
を駆動するためのデータ駆動装置の駆動方法において、
前記データ駆動装置は、タイミング制御部に接続された
デジタル−アナログ変換集積回路と、ｎ個（ｎは正数）
ずつのデータラインに接続された出力バッファの集積回
路で構成されており、前記タイミング制御部で入力され
た画素データを再整列して前記デジタル−アナログ変換
集積回路のそれぞれに入力されたｎ個の画素データを画
素電圧信号に変換して、変換された画素電圧信号を１/
２ｎ個ずつ分割して前記２個の出力バッファの集積回路
のそれぞれに出力する段階と、前記出力バッファの集積
回路のそれぞれに１/２ｎ個ずつ供給される画素電圧信
号をホールディングする段階と、前記タイミング制御部
で前記デジタル−アナログ変換集積回路のそれぞれに残
りのｎ個の画素データを供給する段階と、前記デジタル
−アナログ変換集積回路のそれぞれで入力された残りの
ｎ個の画素データをアナログ形態である画素電圧信号に
変換して、変換された画素電圧信号を１/２ｎ個ずつ分
割して前記２個の出力バッファの集積回路のそれぞれに
出力する段階と、前記出力バッファの集積回路のそれぞ
れで１/２個ずつ供給される画素電圧信号を前記段階で
ホールディングされた画素電圧信号と共に信号緩衝させ
て前記データラインに同時に供給する段階とを含むこと
を特徴とする液晶表示装置のデータ駆動方法。 - 【請求項２０】 液晶パネルに配置されたデータライン
を駆動するためのデータ駆動装置の駆動方法において、
前記データ駆動装置は、タイミング制御部に接続された
デジタル−アナログ変換集積回路と、前記デジタル−ア
ナログ変換集積回路のそれぞれに接続されると共に２ｎ
個（ｎは正数）ずつのデータラインに接続された出力バ
ッファ集積回路で構成されており、前記タイミング制御
部により前記デジタル−アナログ変換集積回路のそれぞ
れに２ｎ個の画素データのうちのｎ個の画素データを供
給する段階と、前記デジタル−アナログ変換集積回路の
それぞれに入力されたｎ個の画素データを画素電圧信号
に変換して、変換された画素電圧信号をｋ個（ｋは正
数、ｋ＜ｎ）ずつ分割して該当する出力バッファの集積
回路に出力する段階と、前記出力バッファの集積回路の
それぞれでｋ個ずつ供給される画素電圧信号を順次的に
ホールディングしてｎ個の画素電圧信号をホールディン
グする段階と、前記タイミング制御部で前記デジタル−
アナログ変換集積回路のそれぞれに残りのｎ個の画素デ
ータを供給する段階と、前記デジタル−アナログ変換集
積回路のそれぞれに入力された残りのｎ個の画素データ
をアナログ形態である画素電圧信号に変換して、変換さ
れた画素電圧信号をｋ個ずつ分割して該当する出力バッ
ファの集積回路に出力する段階と、前記出力バッファ集
積回路のそれぞれにｋ個ずつ供給される画素電圧信号を
ホールディングして、ｎ個の画素電圧信号が入力される
と前記段階でホールディングされたｎ個の画素電圧信号
と共に信号緩衝させて前記２ｎ個のデータラインに同時
に供給する段階とを含むことを特徴とする液晶表示装置
のデータ駆動方法。 - 【請求項２１】 前記タイミング制御部は、前記画素デ
ータをオド画素データの電送ラインとイブン画素データ
の電送ラインを通して前記デジタル−アナログ変換集積
回路のそれぞれに供給して、前記タイミング制御部から
前記デジタル−アナログ変換集積回路に供給される制御
信号と画素データの周波数が少なくとも２倍以上増加さ
れていることを特徴とする請求項２０記載の液晶表示装
置のデータ駆動方法。 - 【請求項２２】 前記デジタル−アナログ変換集積回路
は第１及び第２ブロックに分けられており、前記タイミ
ング制御部は、第１オド画素データの電送ラインと第１
イブン画素データの電送ラインを通して画素データを前
記第１ブロックに含まれるデジタル−アナログ変換集積
回路に供給し、第２オド画素データの電送ラインと第２
イブン画素データの電送ラインを通して画素データを前
記第２ブロックに含まれるデジタル−アナログ変換集積
回路に供給することを特徴とする請求項２０記載の液晶
表示装置のデータ駆動方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-068397 | 2001-11-03 | ||
| KR1020010068397A KR100864917B1 (ko) | 2001-11-03 | 2001-11-03 | 액정표시장치의 데이터 구동 장치 및 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003140182A true JP2003140182A (ja) | 2003-05-14 |
| JP4140755B2 JP4140755B2 (ja) | 2008-08-27 |
Family
ID=19715677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002164813A Expired - Fee Related JP4140755B2 (ja) | 2001-11-03 | 2002-06-05 | 液晶表示装置のデータ駆動装置及び方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7382344B2 (ja) |
| JP (1) | JP4140755B2 (ja) |
| KR (1) | KR100864917B1 (ja) |
| CN (1) | CN1295669C (ja) |
| DE (1) | DE10224564B4 (ja) |
| FR (1) | FR2831983B1 (ja) |
| GB (1) | GB2381645B (ja) |
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| CN1417769A (zh) | 2003-05-14 |
| DE10224564B4 (de) | 2018-11-29 |
| FR2831983B1 (fr) | 2004-11-19 |
| GB2381645A (en) | 2003-05-07 |
| KR100864917B1 (ko) | 2008-10-22 |
| CN1295669C (zh) | 2007-01-17 |
| JP4140755B2 (ja) | 2008-08-27 |
| DE10224564A1 (de) | 2003-05-22 |
| US20030085865A1 (en) | 2003-05-08 |
| GB2381645B (en) | 2003-12-24 |
| US7382344B2 (en) | 2008-06-03 |
| KR20030037395A (ko) | 2003-05-14 |
| GB0211913D0 (en) | 2002-07-03 |
| FR2831983A1 (fr) | 2003-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040609 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071205 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080305 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080310 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080404 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080512 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080604 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4140755 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130620 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |