JP2006189557A - 表示装置の駆動回路及び駆動方法 - Google Patents

Abstract

【課題】
複数の駆動回路がカスケード接続された場合であっても、アナログ画像信号のサンプル期間を確保する。
【解決手段】
カスケード接続された複数のソースドライバにおいて、各ソースドライバは、第１の水平走査期間に各ピクセルのディジタル画像信号ＤｉｎをＦＣＫのタイミングで順次記憶保持するラッチＬＡ１を有する。また、第２の水平走査期間にラッチＬＡ１からＤｉｎを順次受け取り、ＦＣＫより長い周期のＳＣＫのタイミングで１ピクセル毎出力するラッチＬＡ２、ラッチＬＡ２から供給されるＤｉｎをＳＣＫのタイミングで１ピクセル毎にラッチし出力するラッチＬＡ３、ラッチＬＡ３からＤｉｎを受け取り１ピクセル毎にＤ／Ａ変換する動作をｋ回実行するＤ／Ａ変換器ＤＡＣ、及びそれを保持するサンプル・ホールド回路Ｓ／Ｈを有する。
【選択図】 図２

Description

本発明は、マトリックス型の表示パネルのデータラインに画像信号を供給する表示装置の駆動回路及び駆動方法に関し、特に回路規模の縮小を図った表示装置の駆動回路及び駆動方法に関する。

従来、液晶等の表示装置における表示ドライバ回路（以下、ドライバＩＣ）は、一般に、インターフェース回路、シフトレジスタ、データレジスタ、データラッチ、レベルシフタ、γ抵抗、デコーダ及び出力部から構成される。インターフェース回路には、表示パネルのコントロールＩＣから入力ディジタル画像信号の階調データがｆ（ｆは自然数）ピクセル毎に順次供給される。シフトレジスタは、ドライバＩＣ内でｇ（ｇは自然数）ピクセル毎のディジタル画像信号を順次シフトする。そして、データレジスタは、１走査ライン分の上記階調データをメモリする。データラッチは、上記階調データを保持し、レベルシフタにより適宜レベルが変換され、γ抵抗、Ｄ／Ａ変換用のデコーダにより、上記階調データがＤ／Ａ変換されて階調データに対応するアナログ信号に変換される。

すなわち、ドライバＩＣは、１番目の水平走査期間にてコントロールＩＣから１ライン分の階調データを取り込み、２番目の水平走査期間において、ＳＴＢ信号の立ち上がりにて全出力のデータをラッチし、レベルシフタを介してデコーダにＤ／Ａ変換を行い、表示パネル駆動用オペアンプにてアナログ電圧を出力する。

しかしながら、このようなドライバＩＣでは、多階調化が進むとデコーダ面積が飛躍的に大きくなる。例えば有機ＥＬ（electroluminescence）用ドライバであれば、階調電圧配線は、２＾ビット数（本）となり、またドット反転液晶表示装置（liquid crystal display：ＬＣＤ）ドライバ等においては、２＾ビット数×２（本）となり、ドライバＩＣの左右に横断するデコーダの階調配線数が極めて多く、よってデコーダが大型化してしまう。

そこで、特許文献１には、入力画像ディジタル信号に応じて例えばマトリクス型表示パネルのデータラインを駆動する駆動回路におけるＤ／Ａ変換器を１走査ラインのサブピクセル数より少なくして回路規模の減少を図ったディスプレイ装置が開示されている。

図１５は、特許文献１に記載のＸ駆動回路の内部構成を示し、図１６は、図１５の駆動回路の動作を示すタイミングチャートである。図１５に示す駆動回路２００は、端子２１１に入力される１ライン分の入力ディジタル画像信号Ｄｉｎを記憶保持するｐビットＰ／Ｑ段のＱ個のシフトレジスタ２１３、タイミング発生回路２１４、Ｑ個のＤ／Ａ変換器２１５、Ｐ個のサンプル・ホールド回路２１６及びＰ個の出力バッファ２１７により構成される。ここで、ｐは入力ディジタル画像信号Ｄｉｎの１サブピクセル当たりのビット数、Ｐは１水平走査ラインのビット数、ＱはＤ／Ａ変換器２１５の個数であり、この例ではｐ＝８、Ｑ＝４である。入力ディジタル画像信号Ｄｉｎは、Ｑ＝４個のシフトレジスタ２１３の初段に入力され、シフトレジスタ２１３の後段から順次出力される。端子２１２には入力ディジタル画像信号Ｄｉｎに同期したクロック信号ＣＫが入力され、タイミング発生回路２１４に供給される。タイミング発生回路２１４はシフトレジスタ２１３への転送クロック信号ＳＣＫ１〜ＳＣＫ４、サンプル・ホールド回路２１６へのサンプルパルスＰＣＫ１〜ＰＣＫＱ及びＤ／Ａ変換器２１５への変換用クロック等を発生する。出力バッファ２１７は端子２１８から入力される出力イネーブル信号ＯＥによって、サンプル・ホールド回路２１６の出力をデータラインへ同時に出力する。

図１６は入力ディジタル画像信号ＤｉｎとＤ／Ａ変換器２１５の動作及び出力イネーブル信号ＯＥの関係を示したものである。同図に示すように、Ｑ＝４個のＤ／Ａ変換器２１５は１水平走査ライン分の入力ディジタル画像信号Ｄｉｎが入力されると、連続するＱ＝４サブピクセル分のデータＤｊ〜Ｄｊ＋３（ｊ＝０，１，２，・・・Ｐ−１）を変換する動作をＰ／Ｑ回繰り返して、１水平走査ライン分のＤ／Ａ変換処理を終了する。但し、Ｄ／Ａ変換器２１５に入力されるディジタル画像信号は、シフトレジスタ２１３を経由しているため、同図に示すように端子２１１に入力されるディジタル画像信号Ｄｉｎより１水平走査期間だけ遅れる。

Ｄ／Ａ変換器２１５が１水平走査ライン分のディジタル画像信号をＤ／Ａ変換し、得られたアナログ画像信号をサンプル・ホールド回路２１６が保持し終わると、水平同期期間に出力イネーブル信号ＯＥにより出力バッファ２１７を介して１水平走査ライン分のアナログ画像信号がデータラインに同時に出力される。

図１７に示すように、４個のシフトレジスタ２１３に供給される転送クロック信号Ｓ１〜Ｓ４は、クロック信号ＣＫの周期の４倍の周期であり、且つクロック信号ＣＫの１周期分ずつ順次位相がずれている。４個のシフトレジスタ２１３は、このような転送クロック信号Ｓ１〜Ｓ４により転送動作し、それぞれディジタル画像信号Ｄｉｎを４サブピクセル周期で、且つ互いに１サブピクセル分ずつずれたタイミングで初段からそれぞれ取込む。そして、シフトレジスタ２１３はディジタル画像信号を取込んだ順に終段から、Ｒ１〜Ｒ４として出力する。

こうして４個のシフトレジスタ２１３からは、それぞれ４サブピクセル周期でディジタル画像信号のデータが出力され、これらが４個のＤ／Ａ変換器２１５によりアナログ信号に変換される。Ｄ／Ａ変換器２１５から出力されるアナログ画像信号は、サンプル・ホールド回路２１６に入力され、図１７のＰＣＫ１，ＰＣＫ２，ＰＣＫ３，・・・に示すサンプルパルスによりサンプリングされてホールドされる。

Ｄ／Ａ変換器２１５で連続する４サブピクセル分のデータをＤ／Ａ変換する動作がＰ／４回繰返され、Ｐ個のサンプル・ホールド回路２１６に１水平走査ライン分のアナログ画像信号が保持され終わると、水平同期期間において端子２１８に出力イネーブル信号ＯＥが入力され、出力バッファ２１７がオンとなることにより、データライン２に同時にアナログ画像信号が出力される。

このように、従来の駆動回路２００においては、入力のアナログ画像信号が、そのままの周期（１サブピクセル周期）でサンプル・ホールド回路に共通に入力される方式に比較して、サンプル時間をＱ倍とすることができる。サンプル時間を短くするとサンプル・ホールド回路のオフセット電圧が大きくなって画質が劣化してしまう等の問題が生じるが、これを回避することができる。
特許２８６２５９２号公報（３、４頁、第１図−第３図）

しかしながら、上述の特許文献１に記載の技術においては、Ｄ／Ａ変換器２１５をＱ個設けているため、Ｐ個のサンプル・ホールド回路２１６には、それぞれＤ／Ａ変換器２１５からのアナログ画像信号がＱ画素周期で入力される。このため、そのサンプル時間はクロック信号ＣＫの周期のＱ倍となるものの、例えば駆動回路を複数個設けた場合、駆動回路毎に許されるサンプル期間の合計は駆動回路の個数で序した値となる。したがって、サンプル期間は、クロック信号ＣＫの周期×Ｑ／（駆動回路の個数）となり、駆動回路の個数が増大するとサンプル期間を長く取ることができなくなってしまうという問題点がある。

本発明にかかる表示装置の駆動回路は、１走査ラインに対応するＮ個のサブピクセルを駆動する表示装置の駆動回路において、カスケード接続され、前記Ｎ個のサブピクセルのうちｎ（ｎ＜ＮであってＮ、ｎは自然数）個のサブピクセルを駆動するＭ（Ｍ≧２の自然数）個のデータ駆動回路を有し、各データ駆動回路は、第１のクロック信号に同期して供給されるＮサブピクセル分のディジタル画像信号のうちｎサブピクセル分のディジタル画像信号を展開して保持する第１の展開保持部と、受け取ったｎサブピクセル分のディジタル画像信号を前記第１のクロック信号より周期が遅い第２のクロック信号に同期してアナログ画像信号に変換するＤ／Ａ変換部と、前記Ｄ／Ａ変換部にて変換されたアナログ信号を展開して保持する第２の展開保持部とを有することを特徴とする。

本発明においては、互いにカスケード接続された各データ駆動回路が、ｎサブピクセル分のディジタル画像信号をアナログ画像信号に変換して保持する処理を同時に並列して実行するため、各データ駆動回路がｎサブピクセル分の処理を順次実行する場合に比して、第１のクロック信号より周期が遅い第２のクロック信号に同期して行なうことができるため、アナログ画像信号に変換してから保持する期間（サンプル期間）を長くとることができる。

本発明にかかる表示装置の駆動回路は、１走査ラインに対応するＮ個のサブピクセルのうちｎ（ｎ＜ＮであってＮ、ｎは自然数）個のサブピクセルを駆動する表示装置の駆動回路において、２以上がカスケード接続されＮサブピクセル分のディジタル画像信号のうちｎサブピクセル分のディジタル画像信号を受け取りｎ個のサブピクセルを駆動するものであって、第１のクロック信号に同期して入力されるｉ（ｉは自然数）番目の走査ラインに対応するｎサブピクセル分のディジタル画像信号を記憶保持する第１のディジタル記憶部と、前記第１のディジタル記憶部に（ｉ＋１）走査ラインに対応するｎサブピクセル分のディジタル画像信号が入力されると前記第１のディジタル記憶保持部からｉ番目の走査ラインに対応するディジタル画像信号を受け取り記憶保持する第２のディジタル記憶部と、前記第１のクロック信号より周期が遅い第２のクロック信号に同期して前記第２のディジタル記憶部からディジタル画像信号を受け取り記憶保持する第３のディジタル記憶部と、前記第３のディジタル記憶部に記憶保持されたディジタル画像信号を前記第２のクロック信号に同期してアナログ画像信号に変換するＤ／Ａ変換部と、前記Ｄ／Ａ変換部にて変換されたアナログ画像信号を前記第２のクロック信号に同期して保持するアナログ保持部とを有することを特徴とする。

本発明においては、駆動回路（データ駆動回路）が、入力されるディジタル画像信号をアナログ画像信号に変換してデータラインに出力する処理を２走査ラインに対応するＮサブピクセルずつパイプライン処理することで、２以上がカスケード接続された場合であっても、第１のクロック信号より周期が遅い第２のクロック信号に同期して行なうことができ、駆動するｎサブピクセル分のアナログ画像信号のサンプル期間の合計を１水平走査期間分と長くとることができる。

本発明にかかる表示装置の駆動方法は、カスケード接続され、前記Ｎ個のサブピクセルのうちｎ（ｎ＜ＮであってＮ、ｎは自然数）個のサブピクセルを駆動するＭ（Ｍ≧２の自然数）個のデータ駆動回路を有する表示装置の駆動方法であって、Ｎサブピクセル分のディジタル画像信号のうちｎサブピクセル分のディジタル画像信号を各データ駆動回路が第１のクロック信号に同期して順次受け取り、前記各データ駆動回路は、前記第１のクロック信号より周期が遅い第２のクロック信号に同期して受け取ったｎサブピクセル分のディジタル画像信号を同時にアナログ画像信号に変換して保持する処理を実行し、ｎサブピクセルを駆動することを特徴とする。

本発明においては、各データ駆動回路がｎサブピクセル分のディジタル画像信号を順次受け取り、ｎサブピクセル分のディジタル画像信号をアナログ変換して保持する処理を同時に実行するため、ｎサブピクセル分のディジタル画像信号をアナログ変換して保持する処理を各データ駆動回路が順次実行する場合に比してアナログ画像信号を保持する期間をＭ倍長くとることができる。

本発明に係る表示装置の駆動回路及び駆動方法によれば、駆動回路の個数が増大した場合であってもアナログ画像信号のサンプル期間を長く取ることができる。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、アクティブマトリックス型の液晶表示装置の駆動回路であって、複数のデータ駆動回路（以下、ソースドライバという。）をカスケード接続した場合であっても、サンプル期間を長く確保することができるソースドライバ及び表示装置の駆動方法に適用したものである。

図１は、本発明の実施の形態における表示装置を示す図である。図１に示すように、表示装置１は、垂直走査方向（Ｙ方向）に伸びた複数のデータラインと、水平走査方向（Ｘ方向）に伸びた複数のアドレスラインとの交差部にマトリックス配列された液晶素子を有する表示パネル２を備える。アクティブマトリクス駆動では、各サブピクセルにＴＦＴ（thin-film transistor）などのアクティブ素子が設けられ、これをオン／オフすることで目的のサブピクセルを点滅させることができる。

表示パネル２には、ディジタル画像信号Ｄｉｎを外部からのシステムクロックＦＣＫに応じて取り込み、取り込んだディジタル画像信号Ｄｉｎに応じた画像信号をデータラインに供給するデータ駆動回路３と、走査ライン（アドレスライン）に走査信号に応じて駆動するアドレス駆動回路４とを有する。本実施の形態においては、データ駆動回路３は、複数のソースドライバ（データドライバ）ＳＤ１〜ＳＤＭ（Ｍ≧２の自然数）を有し、アドレス駆動回路４は、複数のゲートライバＧＤ１〜ＧＤＫを有する。各ソースドライバＳＤ１〜ＳＤＭは、カスケード接続され、１走査ラインに含まれるＮ個（Ｎは自然数）のサブピクセルに対応するＮ本のデータラインに対して画像信号を供給し、Ｎ個のサブピクセルを駆動する。

例えば、ＸＧＡ（Extend Graphic Array）（登録商標）の場合のドット数は、１０２４×７６８であり、１ピクセルはＲ（赤）、Ｇ（緑）、Ｂ（青）の３つのサブピクセルからなるため、データラインＮは３０７２本となる。これを例えば８個のソースドライバＳＤ１〜ＳＤ８で駆動する場合、一のソースドライバＳＤは、３８４本のデータラインに画像信号を供給する。また、ＳＸＧＡ（Super Extend Graphic Array)では、ドット数は１２８０×１０２４、ＵＸＧＡ（Ultra Extend Graphic Array)では、１６００×１２００など、表示パネル２のサブピクセル数に応じてソースドライバＳＤが駆動するデータラインの数又はソースドライバＳＤの数は異なる。

図２は、本発明の実施の形態にかかる表示装置のソースドライバＳＤを示す模式図である。図３は、ソースドライバＳＤの動作を示すフローチャートである。なお、本実施の形態においては、１走査ラインに含まれるＲ（赤）、Ｇ（緑）、Ｂ（青）のサブピクセル数をＮとし、駆動回路３の各ソースドライバＳＤ１〜ＳＤＭは同一構成とし、特に区別する必要がない場合はソースドライバＳＤという。各ソースドライバＳＤは、それぞれＮ／Ｍ＝ｎ（ｎ＜Ｎであってｎは自然数）本のデータラインを駆動する。また、本実施の形態においては、ＸＧＡの場合、すなわちデータラインＮ＝１０２４×３（Ｒ、Ｇ、Ｂ）＝３０７２、ソースドライバＳＤの数Ｍ＝８個、各ソースドライバＳＤで駆動するデータラインｎ＝３０７２／８＝３８４本とした場合について説明するが、データラインの数、ソースドライバＳＤの数はこれに限定されるものではない。

図２に示すように、各ソースドライバＳＤは、第１の転送部としてのシフトレジスタＳＲ１、第１のディジタル記憶部としてのラッチＬＡ１、第２のディジタル記憶部としてのラッチＬＡ２、第２の転送部としてのシフトレジスタＳＲ２、第３のディジタル記憶部としてのラッチＬＡ３、ディジタル−アナログ（Ｄ／Ａ）変換器ＤＡＣ、増幅器ＡＭＰ、シフトレジスタＳＲＨ２、アナログ保持回路としてのサンプル・ホールド回路Ｓ／Ｈ及び出力バッファＢを有する。ここで、シフトレジスタＳＲ１、ＬＡ１、ＬＡ２、シフトレジスタＳＲ２、及びラッチＬＡ３から第１の展開保持部が構成され、シフトレジスタＳＲＨ２、サンプル・ホールド回路Ｓ／Ｈから第２の展開保持部が構成される。

先ず、カスケード接続された８つのソースドライバＳＤ１〜ＳＤ８のうち、初段のソースドライバＳＤ１のシフトレジスタＳＲ１に、１走査ライン分、すなわち全データライン（Ｎサブピクセル）分のディジタル画像信号ＤｉｎがシステムクロックＦＣＫ（第１のクロック信号）に同期して供給される（図３、ステップＳ１）。なお、以下の説明においては、シフトレジスタＳＲ１には、１ピクセル毎のディジタル画像信号、すなわち３サブピクセル毎のディジタル画像信号が並列して供給されるものとして説明するが、１サブピクセル毎のディジタル画像信号を供給するようにしてもよい。本実施の形態における一のソースドライバＳＤにおけるシフトレジスタＳＲ１は、１２８段からなり、入力されるディジタル画像信号Ｄｉｎを初段から後段へ順次転送する（図３、ステップＳ２）。

ディジタル画像信号Ｄｉｎは、１サブピクセルが例えば６ビット、すなわち６４階調のディジタル画像信号（以下、階調データともいう。）とし、１ピクセルのディジタル画像信号Ｄｉｎ、すなわち、３×６ビットのディジタル画像信号がシフトレジスタＳＲ１により順次転送されるものとする。なお、階調数、転送するディジタル画像信号の大きさの単位はこれに限るものではない。

上述のように、ソースドライバＳＤは、８つのソースドライバＳＤがカスケード接続されたものであり、１走査ラインにおける最初の３８４サブピクセル（１２８ピクセル）分の階調データは、初段のソースドライバＳＤ１に転送される。次の１２８ピクセル分の階調データは、次段のソースドライバＳＤ２へと送られる。そして、更に次の１２８ピクセル分の階調データは、次段のソースドライバＳＤ３に転送され、というように順次転送され、最後の１２８ピクセルの階調データは、最終段のソースドライバＳＤ８へと送られ、１水平走査期間の間にソースドライバＳＤ１からソースドライバＳＤ８へ１走査ライン分、１０２４ピクセル分のディジタル画像信号が転送される。以下、ディジタル画像信号Ｄｉｎは、Ｄ／Ａ変換器ＤＡＣにてアナログ信号に変換されるまで、１ピクセル単位（６ビットの階調データ×３）で転送又はラッチされる。

ラッチＬＡ１は、１サブピクセル（１データライン）分のディジタル画像信号Ｄｉｎをラッチするため、本実施の形態においては３８４のラッチからなり、転送される階調データを順次ラッチする。そして、各ソースドライバＳＤ１〜ＳＤ８において、ｎ＝３８４サブピクセル分の階調データをラッチし終わると、各ソースドライバＳＤ１〜ＳＤ８においてＬＡ１からラッチＬＡ２に３８４サブピクセル分の階調データを同時に出力する（図３、ステップＳ３）。各ソースドライバＳＤ１〜ＳＤ８のラッチＬＡ２は、ラッチＬＡ１から出力される３８４データライン分の階調データを同時にラッチする（図３、ステップＳ４）。

各ソースドライバＳＤのシフトレジスタＳＲ２は、ラッチＬＡ２にて同時にラッチされた３８４サブピクセル分の階調データをｍ（ｍ・ｋ＝ｎであって、ｍ、ｋ≧１の自然数）サブピクセル分毎にクロックＳＣＫ（第２のクロック信号）のタイミングでラッチＬＡ３に順次転送する（図３、ステップＳ５）。この際、各ソースドライバＳＤ１〜ＳＤ８は、同時にｍサブピクセル毎に階調データを出力する動作をｋ回繰り返す。そして、ラッチＬＡ３は、シフトレジスタＳＲ２によりｋ回繰り返し転送されるｍサブピクセル毎の階調データを順次ラッチし（図３、ステップＳ６）、ラッチしたｍサブピクセル毎にレベルシフタＬＳに出力する。ここで、本実施の形態におけるラッチＬＡ３は、１ピクセル分、すなわち３データライン（ＲＧＢの３サブピクセル）分の階調データをラッチし、出力するものとする。

Ｄ／Ａ変換器ＤＡＣには、３サブピクセル毎に階調データが入力される。Ｄ／Ａ変換器ＤＡＣは、階調データ、すなわち１サブピクセル６ビットに対応するディジタル画像信号をデコードし、γ抵抗により、階調データに対応するアナログ画像信号に変換する（図３、ステップＳ７）。そして、Ｒ、Ｇ、Ｂの３つのサブピクセル（１ピクセル）毎に対応して設けられた３つの増幅器ＡＭＰにより、当該アナログ画像信号をそれぞれ増幅し（図３、ステップＳ８）、上記ＳＣＫに同期して同時に出力する。シフトレジスタＳＲＨ２は、１ピクセル（３データライン）分のアナログ画像信号を、シフトレジスタＳＲ２と同じタイミングで順次後段へ転送する（図３、ステップＳ９）。そして、こうして転送されるアナログ画像信号は、各データライン毎に設けられるサンプル・ホールド回路Ｓ／Ｈに順次サンプリングされる（図３、ステップＳ１０）。すなわち、サンプル・ホールド回路Ｓ／Ｈは、３データライン毎にアナログ画像信号をサンプルする処理を１２８回繰り返す。

ここで、本実施の形態におけるソースドライバは、ラッチＬＡ１にてラッチされる２水平期走査間分のデータ、すなわち２走査ライン分のディジタル画像信号を、ＬＡ１、ＬＡ２、ＬＡ３などでパイプライン的に処理する。したがって、サンプル・ホールド回路Ｓ／Ｈは、全アナログ画像信号を順次サンプルするための第１のサンプル・ホールド回路部Ｓ／Ｈ１と、全アナログ画像信号をサンプルし終わった後、全データラインに対して出力するための第２のサンプル・ホールド回路Ｓ／Ｈ２とを有している。シフトレジスタＳＲＨ２は、第１のサンプル・ホールド回路Ｓ／Ｈ１と第２のサンプル・ホールド回路Ｓ／Ｈ２とに１水平走査期間毎に交互にサンプルさせるよう、アナログ画像信号を転送する。

そして、出力イネーブル信号ＯＥにより、サンプル・ホールド回路Ｓ／ＨからバッファＢを介して全データラインｎに対してアナログ画像信号が出力される（図３、ステップＳ１１）。この場合、全てのソースドライバＳＤからｎ本のデータラインに対してアナログ画像信号が出力されることで、Ｎ本（１走査ライン）分のディジタル画像信号の処理が終了する。

このように、本実施の形態における表示装置のソースドライバにおいては、最初の水平走査期間（第１の水平走査期間）に、カスケード接続されたうちの初段のソースドライバＳＤ１から１ピクセル毎のディジタル画像信号Ｄｉｎをシリアルに入力し、シフトレジスタＳＲ１により順次転送し、各ソースドライバＳＤ１〜ＳＤ８のラッチＬＡ１にて順次ｎサブピクセル分のディジタル画像信号をラッチすることでｉ番目の走査ラインに対応するＮサブピクセル分のディジタル画像信号Ｄｉｎ（階調データ）をラッチする。そして、次の水平走査期間（第２の水平走査期間）に、各ソースドライバＳＤ１〜ＳＤ８のＬＡ２により同時にｎサブピクセル分の階調データを記憶保持する。ＬＡ２がデータを記憶保持した後に、ＳＤ１〜ＳＤ８が同時にｎサブピクセル分の階調データをｍサブピクセル毎にシフトレジスタＳＲ２により転送し、ラッチＬＡ３にてラッチし、Ｄ／Ａ変換器ＤＡＣによりアナログ画像信号に変換し、さらに増幅器ＡＭＰにて増幅して、サンプル・ホールド回路Ｓ／Ｈにサンプルする。このとき、ラッチＬＡ１には、（ｉ＋１）番目の走査ラインに対応するＮサブピクセル分のディジタル画像信号Ｄｉｎが順次ラッチされる。

そして、更に次の水平走査期間（第３の水平走査期間）に、各ソースドライバＳＤ１〜ＳＤ８が同時に、ｉ番目の走査ラインに対応するＮサブピクセル分の画像信号（サンプル・ホールド回路Ｓ／Ｈに蓄えられた画像信号）を出力オペアンプを介して出力し、表示パネルを駆動する。このとき、ラッチＬＡ１には、（ｉ＋２）番目の走査ラインに対応するＮサブピクセル分のディジタル画像信号Ｄｉｎが順次ラッチされ、ラッチＬＡ２には、（ｉ＋１）番目の走査ラインに対応するＮサブピクセル分のディジタル画像信号Ｄｉｎが同時にラッチされ、ＬＡ３には、そのディジタル画像信号Ｄｉｎが順次転送され、Ｄ／Ａ変換器ＤＡＣによりアナログ画像信号に変換し、さらに増幅器ＡＭＰにて増幅して、サンプル・ホールド回路Ｓ／Ｈにサンプルされる。

このことにより、各ソースドライバＳＤ１〜ＳＤ８をカスケード接続した場合であっても、ラッチＬＡ２にディジタル画像信号をラッチした後乃至ｎサブピクセル分のアナログ画像信号をサンプルさせる処理を各ソースドライバＳＤ１〜ＳＤ８にて同時に並列して実行することができる。すなわち、ソースドライバＳＤを多数カスケード接続してもｍサブピクセル毎にアナログ変換してサンプルする処理をｋ回繰り返す期間の合計は１水平走査期間となり、カスケード接続によってサンプル期間が短縮することがない。

ここで、図２に示すソースドライバＳＤにおいては、Ｄ／Ａ変換器ＤＡＣを１つとし、３サブピクセル（１ピクセル）毎にＤ／Ａ変換するものとして説明したが、一のソースドライバＳＤで３８４サブピクセル分のＤ／Ａ変換をする場合、３８４サブピクセルのそれぞれにＤ／Ａ変換器ＤＡＣを設ける駆動回路に比して１２８倍の速度の処理を必要とする。そこで、以下の説明においては、３サブピクセル毎にＤ／Ａ変換する上述のＤ／Ａ変換器ＤＡＣを左右２つ設けた例について説明することとする。３サブピクセル毎にＤ／Ａ変換するＤ／Ａ変換器ＤＡＣを２つ設けることで、回路規模をそれほど大きくすることなく、Ｄ／Ａ変換の処理速度も上述の場合の２倍遅くすることができ、また本実施の形態においては、Ｄ／Ａ変換器ＤＡＣの後段に増幅器ＡＭＰを備えるため、高速Ｄ／Ａ処理を可能とする。

次に、３サブピクセル毎にＤ／Ａ変換するＤ／Ａ変換器ＤＡＣを２つ設けた構成の駆動回路について詳細に説明する。図４は、本実施の形態における駆動回路（ソースドライバ）であって、Ｄ／Ａ変換器ＤＡＣを２つ設けた例を示すブロック図である。ここで、図４に示す高速ＤＡＣ＿Ｒ、ＤＡＣ＿Ｌは、上述のＬＡ３、Ｄ／Ａ変換器ＤＡＣ、及び増幅器ＡＭＰを含み、ラッチＬＡ２からのディジタル画像信号を受け取り、アナログ画像信号に変換して高速に出力するものである。したがって、ソースドライバＳＤは、右側高速ＤＡＣ＿Ｒにて１９２データライン分の処理を行い、左側高速ＤＡＣ＿Ｌにて残りの１９２データライン分の処理を並列処理することができる。

なお、ラッチＬＡ、増幅器ＡＭＰを個別に設けてもよい。また、図４に示すように、インターフェース回路を設けて、シリアルで入力されるディジタル画像信号をパラレルに変換したり、入力されるディジタル画像信号の周期を遅くする等の処理を行うようにしてもよい。

本実施の形態においては、高速ＤＡＣ＿Ｒ、ＤＡＣ＿Ｌを備えるソースドライバＳＤ８個によりＮサブピクセル分のディジタル画像信号Ｄｉｎを駆動することで、サンプル期間を通常の１６倍とすることができる。先ず、本実施の形態における駆動回路の理解を容易にするため、その概要について説明する。図５は、１０２４ピクセル（３０７２サブピクセル）を駆動するソースドライバＳＤ１〜ＳＤ８を示す模式図である。上述の図４に示すように、本実施の形態にかかる各ソースドライバＳＤは、同時に並列して制御される右側高速ＤＡＣ＿Ｒ、左側高速ＤＡＣ＿Ｌを有する。したがって、各ソースドライバＳＤにおける右側高速ＤＡＣ＿Ｒ、左側高速ＤＡＣ＿Ｌはいずれも同様の構成を有する。すなわち、図５に示すように、８個の各ソースドライバ（チップ）ＳＤ１〜ＳＤ８が、それぞれ２つのＤＡＣグループ（ＳＤ＿Ｒ、ＳＤ＿Ｌ）を有するため、駆動回路全体としては、６４ピクセル（１９６サブピクセル）を駆動するドライバを１６個（ＳＤ＿Ｒ、ＳＤ＿Ｌを各８個）備え、これら１６個のドライバを同時に制御する構成となっている。

全１６個のドライバに対し１０２４ピクセル分のディジタル画像信号を転送し、各ドライバが同時に１ピクセルずつ駆動する。このように、１６個のドライバがディジタル画像信号を並列処理することで、１水平ライン分のピクセル（１０２４ピクセル）を一のソースドライバで駆動する場合に比して１６倍遅い速度で駆動することができる。すなわち、１／１６のクロック数で各ピクセルを駆動することができ、ＳＣＫは、ＦＣＫの１／１６の周波数とすることができる。

図６は、図４の動作を説明する図である。ここで、シフトレジスタＳＲ１にはＦＣＫが供給され、ラッチＬＡ３、シフトレジスタＳＲ２，ＳＲＨ２、サンプル・ホールド回路Ｓ／ＨにはＦＣＫの１６倍の周期のＳＣＫが供給される。一のドライバ（ＳＤ＿Ｒ、ＳＤ＿Ｌ）におけるシフトレジスタＳＲ１は、ディジタル画像信号を１ピクセル毎に６４ピクセル分転送するため、６４段からなる。また、一のドライバ（ＳＤ＿Ｒ、ＳＤ＿Ｌ）におけるラッチＬＡ１、ＬＡ２は、６４ピクセル分のディジタル画像信号をラッチするため、例えば、１ピクセル分のディジタル画像信号を記憶保持する保持部を６４個有する。更に、一のドライバ（ＳＤ＿Ｒ、ＳＤ＿Ｌ）におけるラッチＬＡ３は、ディジタル画像信号を１ピクセル分ラッチし出力するため、１ピクセル分のディジタル画像信号を記憶保持する構成とされる。

また、一のドライバ（ＳＤ＿Ｒ、ＳＤ＿Ｌ）におけるシフトレジスタＳＲ２、ＳＲＨ２は、それぞれディジタル画像信号及びアナログ画像信号を１ピクセル毎に６４ピクセル分転送するために６４段のシフトレジスタからなる。また、サンプル・ホールド回路Ｓ／Ｈは、２ライン分、６４ピクセル分のアナログ画像信号をピクセル毎に保持するため、例えば２×６４個の保持回路からなり、一方の保持回路に保持されたラインを出力している間、他方の保持回路にて次のラインのアナログ画像信号を保持可能に構成される。

最初の水平期間（第１の水平期間）において、１０２４ピクセルのデータをシフトレジスタＳＲ１を介し、各ドライバ（ＳＤ＿Ｒ、ＳＤ＿Ｌ）のラッチＬＡ１に転送し、ＬＣＫに同期してラッチＬＡ２にてラッチする。次の水平期間（第２の水平期間）に各ドライバ（ＳＤ＿Ｒ、ＳＤ＿Ｌ）は、ＳＣＫに基づきシフトレジスタＳＲ２を活用して６４ピクセルのディジタル画像信号をラッチＬＡ３に順次ラッチさせ、ラッチしたディジタル画像信号をＤ／Ａ変換器ＤＡＣにて順次Ｄ／Ａ変換し、シフトレジスタＳＲＨ２により対応するサンプル・ホールド回路Ｓ／Ｈにアナログ画像信号を転送し、サンプル・ホールド回路Ｓ／Ｈにてサンプル・ホールドする。そして、更に次の水平期間（第３の水平期間）に、サンプル・ホールドされたアナログ画像信号を、出力アンプを介して出力し、対応する画素を駆動する。この際、上記第２の水平期間において、次のラインの１０２４ピクセルのディジタル画像信号をシフトレジスタＳＲ１、ラッチＬＡ１を介し、ラッチＬＡ２にラッチし、上記第３の水平期間において当該次のラインの１０２４ピクセルのアナログ画像信号をサンプル・ホールド回路Ｓ／Ｈにてサンプル・ホールドしている。このように、２ライン分のディジタル画像信号をパイプライン処理するドライバ（ＳＤ＿Ｒ、ＳＤ＿Ｌ）を１６個用意することで、ＳＣＫをＦＣＫの１６の周期とすることができる。

次に、本実施の形態における駆動回路について更に詳細に説明する。図７は、図４に示すブロック図を更に詳細に示す図である。また、図８乃至図１０は、図４に示すソースドライバの動作を示すタイミングチャートである。図７は、図４において、１９２データライン分の処理を行う片側のみの構成を示す。図４に示す一のソースドライバＳＤには、２つのシフトレジスタＳＲ１が含まれ、一のシフトレジスタＳＲ１は、１９２ライン分のデータ処理を実行する。ここで、ソースドライバＳＤは、１ピクセル（３サブピクセル）に対応する３データライン分のデータ処理を並列に実行する。すなわち、一のソースドライバＳＤでは、３データライン分を左右の回路にて並列処理することで、６データライン分（２ピクセル分）毎のアナログ画像信号をサンプル・ホールド回路Ｓ／Ｈにサンプルする構成となっている。

このため、シフトレジスタＳＲ１は、１９２／３＝６４段のシフトレジスタSR1_1、SR1_4、・・・SR1_190からなる。初段のシフトレジスタSR1_1には、カスケード入力信号STH_in（STH_in(Dr1)、図８参照）が入力され、このカスケード入力信号STH_inがシステムクロックＦＣＫのタイミングで順次後段のシフトレジスタSR1_4、SR1_8、・・に送られる。

ソースドライバＳＤには、１データライン分が６ビット・６４階調のデータ（階調データ）が３データライン分、並列に入力される。このため、１８本のディジタル画像信号入力用信号線を有している。ソースドライバＳＤ１のラッチＬＡ１は、各データラインに対応するディジタル画像信号をラッチするために１９２個のラッチLA1_1、LA1_2、・・・LA1_192を有する。シフトレジスタＳＲ１は、システムクロックＦＣＫのタイミングでカスケード入力信号STH_inを順次転送する。シフトレジスタＳＲ１の各シフトレジスタSR1_1、SR1_4、・・はそれぞれラッチLA1_1，LA1_2，LA1_3、ラッチLA1_4，LA1_5，LA1_6、・・・にディジタル画像信号を転送する。

具体的には、ソースドライバＳＤ１に対するカスケード入力信号STH_in(Dr1)がシフトレジスタSR1_1に入力されるタイミングでラッチLA1_1、LA1_2、LA1_3がそれぞれ１サブピクセル分、６ビットのディジタル画像信号（階調データ）DATA_R（Ｄ１）、DATA_G（Ｄ２）、DATA_B（Ｄ３）（図１０参照）をラッチする。なお、図１０におけるDATA_R、DATA_G、DATA_B等において図中に示すＤ１〜Ｄ３０７２は最初にラッチされるデータラインをＤ１としたときのデータラインの番号を示す。例えば、「Ｄ１」にて示す場合は、１番目のデータラインに供給する画像信号に対応するディジタル画像信号（階調データ）を示す。

次に、このカスケード入力信号STH_in(ＳＤ１)がシステムクロックＦＣＫのタイミングで次段のシフトレジスタSR1_4に送られると、シフトレジスタSR1_4にカスケード入力信号STH_in(ＳＤ１)が入力されるタイミングで、ラッチLA1_4、LA1_5、LA1_6がDATA_R（Ｄ４）、DATA_G（Ｄ５）、DATA_B（Ｄ６）をラッチする。これを繰り返し、ソースドライバＳＤにおいて最終段のシフトレジスタSR1_190にカスケード入力信号STH_in(ＳＤ１)が転送され、シフトレジスタSR1_190にカスケード入力信号STH_in（ＳＤ１）が入力されるタイミングで、ラッチLA1_190、LA1_191、LA1_192がDATA_R（Ｄ１９０）、DATA_G（Ｄ１９１）、DATA_B（Ｄ１９２）をラッチする。

また、本実施の形態におけるソースドライバＳＤは、カスケード接続されているため、初段のソースドライバＳＤ１の最終段のラッチLA_192での階調データのラッチが終了すると、シフトレジスタSR1_190からカスケード出力信号STH_out(ＳＤ１)が出力される。このタイミングで、次段のソースドライバＳＤ２の初段のシフトレジスタにカスケード入力信号STH_in(ＳＤ２)が入力される。このカスケード入力信号STH_in(ＳＤ２)が順次シフトされていくことで、次段のソースドライバＳＤ２において同様に階調データが順次３サブピクセル毎にラッチされ、これが繰り返される。最終段のソースドライバＳＤ８のシフトレジスタＳＲ１においてカスケード入力信号STH_inが最終段のシフトレジスタまで転送されると全てのソースドライバＳＤにおけるラッチＬＡ１の階調データのラッチ（サンプリング）が終了する。すなわち、１走査ライン分のディジタル画像信号が供給される。この期間が１水平走査期間（ストローブ信号ＳＴＢの周期）となる。

ここで、タイミング発生回路１１には、システムクロックＦＣＫが供給され、ラッチＬＡ２、ラッチＬＡ３、シフトレジスタＳＲ２、ＳＲＨ２、高速ＤＡＣなどに供給する各種タイミング信号を生成する。タイミング信号ＬＣＫは、ラッチＬＡ２がラッチＬＡ１からディジタル画像信号をラッチするタイミングを制御する信号である。また、転送信号ＳＴ＿ＳＭＰは、シフトレジスタＳＲ２、ＳＲＨ２にて転送される信号である。更に、クロック信号ＳＣＫは、シフトレジスタＳＲ２、ＳＲＨ２が転送信号ＳＴ＿ＳＭＰを転送するタイミング及び高速ＤＡＣがＬＡ３から供給されるディジタル画像信号をアナログ変換するタイミングを制御する信号である。本実施の形態においては、後述するように、複数のソースドライバＳＤをカスケード接続して各ソースドライバＳＤが並列にディジタル画像信号を処理することで、このクロックＳＣＫをシステムクロックＦＣＫより遅い周期のクロック信号とすることができ、サンプル期間を長くとることができる。

カスケード接続された全ソースドライバＳＤ１〜ＳＤ８において、ラッチＬＡ１の全てのラッチLA1_1、LA1_2、・・・LA1_3072（図示せず）にて階調データのラッチが終了すると、タイミング信号ＬＣＫ（図９参照）のタイミングにて、保持している階調データをラッチＬＡ１からラッチＬＡ２に出力する。なお、例えばカスケード接続された各ソースドライバＳＤ毎にラッチＬＡ１における全階調データのラッチが終わった時点でラッチＬＡ２へ出力するようにしてもよい。すなわち、各ソースドライバＳＤ毎にラッチＬＡ１からラッチＬＡ２への出力タイミングを異ならしてもよい。

シフトレジスタＳＲ２は、シフトレジスタＳＲ１と同様、６４段のシフトレジスタSR2_1、SR2_4、・・・SR2_190からなる。そして、第２の水平走査期間において、図７に示すラッチＬＡ２に保持されたデータをラッチＬＡ３に転送する転送信号ＳＴ＿ＳＭＰが初段のシフトレジスタSR2_1に入力される。また、後述するように、シフトレジスタSRH2_１にも同じタイミング信号ＳＴ＿ＳＭＰが供給される。

各シフトレジスタSR2_1、SR2_4、・・・SR2_190、SRH2_1、SRH2_4、・・・SRH2_190には、システムクロックＦＣＫの周期Ｔに対し、（ソースドライバＳＤの数Ｍ＝８）×（ＤＡＣの個数＝２）＝１６倍の周期１６Ｔのクロック信号ＳＣＫ（図１０参照）が供給される。８つのソースドライバＳＤにて同時平行に処理し、かつ一のソースドライバＳＤにて２つの高速ＤＡＣにて同時平行して処理を実行するためである。各シフトレジスタSR2_1、SR2_4、・・・SR2_190は、この１６倍の長い周期のクロック信号ＳＣＫのタイミングで転送信号ＳＴ＿ＳＭＰを初段のラッチSR2_1から後段へ順次転送し、ＳＴ＿ＳＭＰを受け取った各シフトレジスタSR2_1、SR2_4、・・・SR2_190はそのタイミングでラッチＬＡ２からＬＡ３へデータを転送する。

具体的には、先ずシフトレジスタSR2_1にＳＴ＿ＳＭＰが入力されると、ラッチLA2_1、LA2_2、LA2_3にラッチされている階調データDATA_R（Ｄ１）、DATA_G（Ｄ２）、DATA_B（Ｄ３）がそれぞれDATA_SMP_R、DATA_SMP_G、DATA_SMP_BとしてラッチLA3_R、LA3_G、LA3_Bへ送られる。ラッチLA3_R、LA3_G、LA3_Bは、それぞれＲ、Ｇ、Ｂのデータラインに対応する階調データが供給されるため、６本１組の信号線に接続され、この６本１組の信号線は、対応するラッチＬＡ２に接続されている。

また、ラッチＬＡ３にもシステムクロックＦＣＫの１６倍長い周期のクロック信号ＳＣＫが供給されており、送られたディジタル画像信号DATA_SMP_R、DATA_SMP_G、DATA_SMP_Bをラッチすると対応する高速ＤＡＣ（DAC_R、DAC_G、DAC_B）に供給する。各高速DAC_R、DAC_G、DAC_Bは、それぞれ６ビットのディジタル画像信号（階調データ）から階調データに対応するアナログ信号を生成し、対応する増幅器ＡＭＰ（AMP_SMP_R、AMP_SMP_G、AMP_SMP_B）に出力する。増幅器AMP_SMP_R、AMP_SMP_G、AMP_SMP_Bから出力されるアナログ画像信号は、対応するサンプル・ホールド回路S/H_1、S/H_2、・・・S/H_192へ転送されサンプルされる。この場合、シフトレジスタSRH2_1、SRH2_4、・・・SRH2_190において、クロック信号ＳＣＫのタイミングで転送される転送信号ＳＴ＿ＳＭＰのタイミングで転送される。

すなわち、最初のシフトレジスタSR2_1、SRH2_1に転送信号ＳＴ＿ＳＭＰが入力されるタイミングで、ラッチLA2_1、LA2_2、LA2_3のそれぞれから階調データがDATA_SMP_R、DATA_SMP_G、DATA_SMP_BがラッチLA3_1、LA3_2、LA3_3に転送される。ここで、ラッチLA3_1、LA3_2、LA3_3に転送されるDATA_SMP_R、DATA_SMP_G、DATA_SMP_Bは、上述したように、ラッチLA2_1、LA2_2、LA2_3が階調データDATA_R、DATA_G、DATA_Bをラッチしたタイミングの１６倍長い周期の信号となる。

ラッチLA3_1、LA3_2、LA3_3に転送されたDATA_SMP_R、DATA_SMP_G、DATA_SMP_Bは、それぞれ高速DAC_R、DAC_G、DAC_Bにてアナログ信号に変換され、それぞれ増幅器AMP_SMP_R、AMP_SMP_G、AMP_SMP_Bにて増幅され、シフトレジスタＳＲＨ２により転送されそれぞれサンプル・ホールド回路S/H_1、S/H_2、S/H_3にてサンプルされる。このサンプル期間は、シフトレジスタＳＲ２がＳＴ＿ＳＭＰをシフトさせるクロック信号ＳＣＫの周期と同じであり、本例では、システムクロックＦＣＫの１６倍長い周期とすることができる。

本実施の形態においては、１ピクセル（３サブピクセル）のデータ処理を行う高速ＤＡＣを２つ設ける構成としたため、２ピクセル分のデータを一度に並列処理することができ、サンプル期間を長くとることができる。更に、本実施の形態におけるソースドライバは、８つのソースドライバＳＤ１〜ＳＤ８をカスケード接続してなる。そして、８つのソースドライバＳＤ１〜ＳＤ８に１水平走査期間分のディジタル画像信号を入力した後、各ソースドライバＳＤにて並列に処理を実行するため、Ｄ／Ａ変換からサンプルするまでの処理時間を更に８倍長くすることができる。すなわち、図８に示すように、１水平走査期間にＬＡ１にてｉ番目の走査ラインのディジタル画像信号をラッチしている間、ラッチＬＡ３には（ｉ+１）ライン目の画像信号がラッチされ、サンプル・ホールド回路Ｓ／Ｈにサンプルされる。このように、ラッチＬＡ３を設けることにより、ラッチＬＡ２にてディジタル画像信号を一旦記憶保持することができ、２ライン分の画像信号を平行して処理することができる。これにより、各ソースドライバＳＤにて、ｎサブピクセル分のディジタル画像信号をアナログ変換してサンプルする処理を並列して実行することができ、複数のソースドライバをカスケード接続してもサンプル期間を長くとることができる。

次に、本実施の形態における変形例について説明する。図４は、１ピクセルを並列処理する高速ＤＡＣを２つ設けた構成としたが、高速ＤＡＣは、１つ又は２以上であってもよいことはもちろんである。１ピクセルを並列処理する高速ＤＡＣとする場合、上述の例においては、最大１２８個設けることができるが、高速ＤＡＣを数ピクセル毎で時分割に処理するようにすることで高速ＤＡＣの個数を減らして駆動回路を小型化することができる。すなわち、図１１に示すように、高速ＤＡＣを１つとした場合は極めて駆動回路の面積を縮小することができる。一方、図１２に示すように、例えば高速ＤＡＣを４つ用意した場合は、図１１に示す場合の４倍長いサンプル期間とすることができ、画質を向上することができる。

次に、本実施の形態における効果について更に詳細に説明する。図１３、本実施の形態における効果を説明するための図である。ここでは、説明の簡単のため、上述のＲＧＢの３データライン分のディジタル画像信号をアナログ信号に変換する高速ＤＡＣを１つ有する例について説明する。高速ＤＡＣは、上述のラッチＬＡ３、Ｄ／Ａ変換器、増幅器ＡＭＰを含むものであって、１水平走査期間に、ｎデータライン分をアナログ画像信号に変換して出力するものである。この際、ディジタル画像信号をラッチし、Ｄ／Ａ変換し、増幅して出力する処理を３データライン分並列に実行する。また、ソースドライバＳＤは８つがカスケード接続されているものとする。

この場合、図１３に示すように、高速ＤＡＣに供給され、ディジタル信号からアナログ信号に変換するタイミングを制御するクロック信号ＳＣＫは、シフトレジスタＳＲ２に入力される周期となる。この周期は、システムクロックＦＣＫの周期Ｔ×ソースドライバＳＤの個数＝Ｔ×８＝８Ｔの周期であり、サンプル期間は、ＦＣＫ周期の８倍とすることができる。また、図４に示すように高速ＤＡＣを２つ設ければ、サンプル期間は図１３の２倍（ＦＣＫ周期Ｔの１６倍）、図１２に示すように高速ＤＡＣを４つ設ければサンプル期間は、図１３の４倍（ＦＣＫ周期Ｔの３２倍）と長くすることができる。

このように、本実施の形態においては、カスケード接続してなる複数のソースドライバＳＤを備える表示装置において、各ソースドライバＳＤが、１水平走査期間内に２走査ライン分のデータをパイプライン処理することで、複数のソースドライバをカスケード接続した場合であってもサンプル期間を長く取ることができる。すなわち、上述した実施の形態においては、８つのソースドライバが並列処理を実行するため、各ソースドライバにおけるサンプル期間は、単一のソースドライバの場合の１／８とならず、単一のソースドライバの場合と同じ期間をサンプル期間として確保することができる。このように、本実施の形態においては、ソースドライバＳＤの個数が増えても各ソースドライバＳＤにおいてｎサブピクセル分の画像信号をサンプルする合計時間を１水平走査期間のままとすることができる。

例えば表示装置が大型化し、複数のソースドライバＳＤを設けた場合、各ソースドライバＳＤ毎にパラレルにディジタル画像信号を入力すると、サンプルする合計時間は１水平走査期間のままとすることができても、配線数が増加し回路規模が増大する。一方、カスケード接続し、初段のソースドライバにディジタル画像信号を入力する構成とすると、各ソースドライバＳＤにおける全データライン分のサンプル期間の合計ＴＳ＿ＡＬＬ＝（１水平走査期間／ソースドライバＳＤの数Ｍ）と短くなる。更に、本実施の形態のように、Ｄ／Ａ変換器の個数を減らして回路規模を縮小する場合、例えば１回でＤ／Ａ変換する処理量を１データライン分とすれば、各データラインのサンプル期間ＴＳ＿ＬＩＮ＝（ＴＳ＿ＡＬＬ／データライン数ｎ＝１水平走査期間／Ｍ／ｎ）と更に短くなってしまう。

具体的には、例えば上述のように、１０２４ピクセル、３０７２データラインを８つのソースドライバＳＤ１〜ＳＤ８で駆動する場合、１水平走査期間（１Ｈ）＝３０７２Ｔ（Ｔ：システムクロック周期）とすれば、１つのソースドライバＳＤにおけるサンプル期間の合計ＴＳ＿ＡＬＬ＝３８４Ｔ＝１／８Ｈと短くなる。そして、各ソースドライバＳＤに１度にＤ／Ａ変換できるデータ量＝１ピクセル（３データライン）分のＤ／Ａ変換器を１つ設ける構成とすると、一のデータラインにおけるサンプル期間は、３Ｔ（＝（１／１０２４）Ｈ）と短くなってしまう。

そこで、本実施の形態においては、ラッチＬＡ３を設け、ラッチＬＡ２にて１水平走査期間、ディジタル画像信号を保持しておくことで、１水平走査期間に２走査ライン分のデータをパイプライン処理する。このため、ソースドライバをいくつカスケード接続しても各ソースドライバにおけるサンプル期間の合計ＴＳ＿ＡＬＬを１水平走査期間分確保する。これにより、Ｄ／Ａ変換器を時分割で使用する場合であっても、比較的サンプル期間を長くとることができ、例えば、上述のように、１０２４ピクセル、ソースドライバ８つ、１ピクセルずつのＤ／Ａ変換を行う場合、サンプル期間を従来の方法に比して最大８倍長くすることができる。また、Ｄ／Ａ変換器の個数が飛躍的に減るため、回路規模が縮小される。

また、Ｄ／Ａ変換器に対してｎデータライン分のディジタル画像信号を時分割に入力し、出力させるため、各サンプル・ホールド回路Ｓ／Ｈにアナログ画像信号を転送するための信号線が、例えば図７の構成であれば、３本とすることができ、各サンプル・ホールド回路Ｓ／Ｈに対してＤ／Ａ変換器を設ける構成に比して配線数を激減させ、回路規模を大きく縮小させることができる。

更に、データライン毎にＤＡＣを設ける構成の駆動回路に比してＤ／Ａ変換する周期がやや短くなるものの、アナログ変換した画像信号を増幅して出力する増幅器ＡＭＰを設けることで、高速Ｄ／Ａ変換を可能とすることができる。

また、図１４は、本実施の形態における他の変形例を示す図である。図２に示す高速ＤＡＣは、階調データ（入力コードデータ）に対する出力電圧を生成するためのγ抵抗をＲ、Ｇ，Ｂについて共通として６４階調のディジタル画像信号を電圧値に変換するものとして説明したが、Ｒ、Ｇ、Ｂについて、異なるγ抵抗とすることも可能である。この場合、図１４に示すように、ＤＡＣ＿Ｒ、ＤＡＣ＿Ｇ、ＤＡＣ＿Ｂの３つの高速ＤＡＣを並列して設ければよい。このように、独立のＤＡＣ＿Ｒ、ＤＡＣ＿Ｇ、ＤＡＣ＿Ｂを設けた場合においても配線の増加がなく、回路規模の増大を防止することができる。

更に、高速ＤＡＣの前段にてラッチＬＡ３にてラッチされた画像信号をレベル変換するレベルシフタＬＳが設けられ、高速ＤＡＣにおいて最適のレベルに変換される。この際、高速ＤＡＣは、１ピクセル毎のデータを時系列処理するため、レベルシフタにおいても１ピクセル毎のデータのレベルシフトを行うのみでよく、その際の貫通ピーク電流を全ピクセル分まとめてレベルシフトする場合に比して低減することができる。

なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。上述の実施の形態においては、Ｄ／Ａ変換器をデータライン毎に設けず時系列にＤ／Ａ変換する例について説明したが、表示パネルが大型化し、ソースドライバの個数が増大した場合であっても、各ソースドライバが２走査ライン分のパイプライン処理を行うため、サンプル期間を短縮化することがなく、カスケード接続することができる。したがって、例えば各ソースドライバに並列的にディジタル画像信号を供給する必要がなく、データライン毎にＤ／Ａ変換器を設ける駆動回路としても、駆動回路全体としては、各ソースドライバに対して並列的にディジタル画像信号を供給する場合に比して回路規模を低減することができる。

本発明の実施の形態における表示装置の概略を示す回路図である。 本発明の実施の形態にかかる表示装置のソースドライバを示す模式図である。 図２に示すソースドライバの動作を示すフローチャートである。 本実施の形態における駆動回路（ソースドライバ）であって、Ｄ／Ａ変換器ＤＡＣを２つ設けた例を示すブロック図である。 １０２４ピクセル（３０７２サブピクセル）を駆動するソースドライバＳＤ１〜ＳＤ８を示す模式図である。 図５に示す本発明の実施の形態におけるソースドライバの動作を説明する図である。 図４に示す本発明の実施の形態におけるソースドライバを更に詳細に示す図である。 図４に示す本発明の実施の形態におけるソースドライバの動作を示すタイミングチャートである。 同じく、図４に示す本発明の実施の形態におけるソースドライバの動作を示すタイミングチャートである。 同じく、図４に示す本発明の実施の形態におけるソースドライバの動作を示すタイミングチャートである。 本発明の実施の形態におけるソースドライバの変形例を示す図である。 本発明の実施の形態におけるソースドライバの他の変形例を示す図である。 本発明の実施の形態におけるソースドライバの効果を説明するための図である。 本発明の実施の形態におけるソースドライバの他の変形例を示す図である。 特許文献１に記載のＸ駆動回路の内部構成を示し、 図１３に示す駆動回路の動作を示すタイミングチャートである。 同じく、図１３に示す駆動回路の動作を示すタイミングチャートである。

符号の説明

２ 表示パネル
３ 駆動回路
４ 駆動回路
１０ インターフェース回路
１１ タイミング発生回路
ＳＤ１〜ＳＤ８，ＳＤＭ ソースドライバ
ＧＤ ゲートドライバ
ＳＲ１、ＳＲ２、ＳＲＨ２ シフトレジスタ
ＬＡ１、ＬＡ２、ＬＡ３ ラッチ
ＡＭＰ アンプ
Ｂ バッファ
ＤＡＣ Ｄ／Ａ変換器
ＦＣＫ システムクロック信号
ＯＥ 出力イネーブル信号
ＳＣＫ クロック信号

Claims (17)

1. １走査ラインに対応するＮ個のサブピクセルを駆動する表示装置の駆動回路において、
   カスケード接続され、前記Ｎ個のサブピクセルのうちｎ（ｎ＜ＮであってＮ、ｎは自然数）個のサブピクセルを駆動するＭ（Ｍ≧２の自然数）個のデータ駆動回路を有し、
   各データ駆動回路は、第１のクロック信号に同期して供給されるＮサブピクセル分のディジタル画像信号のうちｎサブピクセル分のディジタル画像信号を展開して保持する第１の展開保持部と、受け取ったｎサブピクセル分のディジタル画像信号を前記第１のクロック信号より周期が遅い第２のクロック信号に同期してアナログ画像信号に変換するＤ／Ａ変換部と、前記Ｄ／Ａ変換部にて変換されたアナログ信号を展開して保持する第２の展開保持部とを有する
   ことを特徴とする表示装置の駆動回路。
2. 前記第１の展開保持部は、
   初段のデータ駆動回路に順次供給されるｉ（ｉは自然数）番目の走査ラインに対応するｎサブピクセル分のディジタル画像信号を記憶保持する第１のディジタル記憶部と、
   前記第１のディジタル記憶部に（ｉ＋１）走査ラインに対応するｎサブピクセル分のディジタル画像信号が入力されると前記第１のディジタル記憶保持部からｉ番目の走査ラインに対応するディジタル画像信号を受け取り記憶保持する第２のディジタル記憶部と、
   第２のディジタル記憶部より順次ディジタル画像信号を受け取り記憶保持する第３のディジタル記憶部とを有し、
   前記Ｄ／Ａ変換部は、前記第３のディジタル記憶部に記憶保持されたディジタル画像信号をアナログ画像信号に変換し、
   前記第２の展開保持部は、前記Ｄ／Ａ変換部にて変換されたアナログ画像信号を保持するアナログ保持部を有する
   ことを特徴とする請求項１記載の表示装置の駆動回路。
3. 前記第１の展開保持部は、
   前記第１のディジタル記憶部に記憶保持する前記ディジタル画像信号を順次転送する第１の転送部と、
   前記第１の転送部により転送されるｎサブピクセル分のディジタル画像信号を記憶保持する第１のディジタル記憶部と、
   前記第１のディジタル記憶部からｎサブピクセル分の前記ディジタル画像信号を受け取り、ｍ（ｍ・ｋ＝ｎであってｋ、ｍは自然数）サブピクセル毎に出力する動作をｋ回実行する第２のディジタル記憶部と、
   前記第２のディジタル記憶部から出力される前記ディジタル画像信号をｍサブピクセル毎に順次転送する第２の転送部と、
   前記第２の転送部により順次転送された前記ディジタル画像信号をｍサブピクセル毎に記憶保持すると共に出力する第３のディジタル記憶部とを有し、
   前記Ａ／Ｄ変換部は、前記第３のディジタル記憶部からディジタル画像信号をｍサブピクセル毎に受け取り同時にアナログ画像信号に変換し、
   前記第２の展開保持部は、前記Ｄ／Ａ変換部にて変換されたアナログ画像信号を受け取りｎサブピクセル分保持する
   を有することを特徴とする請求項１記載の表示装置の駆動回路。
4. 前記初段のデータ駆動回路には、前記ディジタル画像信号がｆ（ｆは自然数）ピクセル毎に順次供給される
   ことを特徴とする請求項１乃至３のいずれか１項記載の表示装置の駆動回路。
5. 前記第１の転送部及び第２の転送部は、前記ディジタル画像信号をｇ（ｇは自然数）ピクセル毎に順次転送し、
   前記Ｄ／Ａ変換部は、前記ディジタル画像信号をｈ（ｈは自然数）ピクセル毎にアナログ画像信号に変換する
   ことを特徴とする請求項４記載の表示装置の駆動回路。
6. 前記各データ駆動回路は、第１乃至第３のディジタル記憶部、第１及び第２の転送部、Ｄ／Ａ変換部、並びにアナログ保持部からなる組を複数有する
   ことを特徴とする請求項５記載の表示装置の駆動回路。
7. １走査ラインに対応するＮ個のサブピクセルのうちｎ（ｎ＜ＮであってＮ、ｎは自然数）個のサブピクセルを駆動する表示装置の駆動回路において、
   ２以上がカスケード接続されＮサブピクセル分のディジタル画像信号のうちｎサブピクセル分のディジタル画像信号を受け取りｎ個のサブピクセルを駆動するものであって、
   第１のクロック信号に同期して入力されるｉ（ｉは自然数）番目の走査ラインに対応するｎサブピクセル分のディジタル画像信号を記憶保持する第１のディジタル記憶部と、
   前記第１のディジタル記憶部に（ｉ＋１）走査ラインに対応するｎサブピクセル分のディジタル画像信号が入力されると前記第１のディジタル記憶保持部からｉ番目の走査ラインに対応するディジタル画像信号を受け取り記憶保持する第２のディジタル記憶部と、
   前記第１のクロック信号より周期が遅い第２のクロック信号に同期して前記第２のディジタル記憶部からディジタル画像信号を受け取り記憶保持する第３のディジタル記憶部と、
   前記第３のディジタル記憶部に記憶保持されたディジタル画像信号を前記第２のクロック信号に同期してアナログ画像信号に変換するＤ／Ａ変換部と、
   前記Ｄ／Ａ変換部にて変換されたアナログ画像信号を前記第２のクロック信号に同期して保持するアナログ保持部と
   を有することを特徴とする表示装置の駆動回路。
8. 前記第２のディジタル記憶部は、前記第１のディジタル記憶部からｎサブピクセル分のディジタル画像信号をｍ（ｍ・ｋ＝ｎであってｋ、ｍは自然数）サブピクセル毎に出力し、
   前記第３のディジタル記憶部は、前記第２のディジタル記憶部から供給されるディジタル画像信号を前記ｍサブピクセル毎に記憶保持し、
   前記Ｄ／Ａ変換部は、ディジタル画像信号を前記ｍサブピクセル毎にアナログ画像信号に変換し、
   前記アナログ保持部は、前記Ｄ／Ａ変換部にて変換されたアナログ画像信号を保持する
   ことを特徴とする請求項７記載の表示装置の駆動回路。
9. 前記第１のディジタル記憶部は、第１の水平走査期間に前記ｎサブピクセル分のディジタル画像信号を記憶保持し、
   前記第２のディジタル記憶部は、第２の水平走査期間に前記第１のディジタル記憶部から前記ｎサブピクセル分のディジタル画像信号受け取り、前記ｎサブピクセル分のディジタル画像信号をｍ（ｍ・ｋ＝ｎであってｋ、ｍは自然数）サブピクセル毎に出力する動作をｋ回実行し、
   前記第３のディジタル記憶部は、前記第２の水平走査期間に前記第２のディジタル記憶部から供給されるディジタル画像信号を前記ｍサブピクセル毎に記憶保持すると共に前記Ｄ／Ａ変換部に出力する動作をｋ回実行し、
   前記Ｄ／Ａ変換部は、前記第２の水平走査期間に前記ディジタル画像信号を前記ｍサブピクセル毎にアナログ画像信号に変換する動作をｋ回実行し、
   前記アナログ保持部は、前記第２の水平走査期間に前記アナログ信号を前記ｍサブピクセル毎にｋ回受け取ることでｎサブピクセル分のアナログ画像信号を保持する
   ことを特徴とする請求項２乃至８のいずれか１項記載の表示装置の駆動回路。
10. 前記アナログ画像信号を増幅して前記アナログ保持部に供給する増幅部を更に有する
    ことを特徴とする請求項２乃至９のいずれか１項記載の表示装置の駆動回路。
11. 前記各Ｄ／Ａ変換部は、変換したアナログ画像信号を増幅する増幅部を有する
    ことを特徴とする請求項２乃至９のいずれか１項記載の表示装置の駆動回路。
12. 前記Ｄ／Ａ変換部は、ピクセル毎のディジタル画像信号を同時にアナログ画像信号に変換する
    ことを特徴とする請求項７乃至１１のいずれか１項記載の表示装置の駆動回路。
13. カスケード接続され、前記Ｎ個のサブピクセルのうちｎ（ｎ＜ＮであってＮ、ｎは自然数）個のサブピクセルを駆動するＭ（Ｍ≧２の自然数）個のデータ駆動回路を有する表示装置の駆動方法であって、
    Ｎサブピクセル分のディジタル画像信号のうちｎサブピクセル分のディジタル画像信号を各データ駆動回路が第１のクロック信号に同期して順次受け取り、
    前記各データ駆動回路は、前記第１のクロック信号より周期が遅い第２のクロック信号に同期して受け取ったｎサブピクセル分のディジタル画像信号を同時にアナログ画像信号に変換して保持する処理を実行し、ｎサブピクセルを駆動する
    ことを特徴とする表示装置の駆動方法。
14. 前記各データ駆動回路は、ｎサブピクセル分のディジタル画像信号をｍ（ｍ・ｋ＝ｎであってｋ、ｍは自然数）サブピクセル毎にアナログ画像信号に変換して保持する動作を同時にｋ回繰り返す
    ことを特徴とする請求項１３記載の表示装置の駆動方法。
15. カスケード接続されたＭ個のデータ駆動回路の初段のデータ駆動回路からディジタル画像信号を入力して後段のデータ駆動回路に順次転送し、
    前記各データ駆動回路が前記ｎサブピクセル分のディジタル画像信号を順次記憶保持し、
    前記各データ駆動回路がｎサブピクセル分のディジタル画像信号をｍサブピクセル毎にアナログ画像信号に変換して保持する動作を同時にｋ回繰り返し、
    前記各データ駆動回路がｎサブピクセル分のアナログ画像信号を同時に出力する
    ことを特徴とする請求項１４記載の表示装置の駆動方法。
16. 第１の水平走査期間に、初段のデータ駆動回路からディジタル画像信号を入力して後段のデータ駆動回路に順次転送し、前記各データ駆動回路が順次前記ｎサブピクセル分のディジタル画像信号を記憶保持することでＮサブピクセル分のディジタル画像信号を記憶保持し、
    第２の水平走査期間に、前記各データ駆動回路がｎサブピクセル分のディジタル画像信号を同時に記憶保持し、
    前記ｎサブピクセル分のディジタル画像信号をｍサブピクセル毎にアナログ画像信号に変換して保持する動作を同時にｋ回繰り返し、Ｎサブピクセル分のアナログ画像信号を保持する
    ことを特徴とする請求項１４又は１５記載の表示装置の駆動方法。
17. 前記各データ駆動回路が前記ｎサブピクセル分のディジタル画像信号をｍサブピクセル毎にアナログ画像信号に変換し、前記アナログ信号を増幅して保持する動作を同時にｋ回繰り返す
    ことを特徴とする請求項１４乃至１６のいずれか１項記載の表示装置の駆動方法。

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