JP4104381B2 - 液晶表示装置のデータ駆動装置及び方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に関するもので、特にデジタル−アナログの変換部と出力バッファ部を分離して集積化することでテープ・キャリア・パッケージの不良による損失を著しく減らすことができるようにする液晶表示装置のデータの駆動装置及び方法に関するものである。また、本発明のデジタル−アナログの変換部を時分割駆動することでデジタル−アナログの変換機能をする集積回路の数を減らすことができるようにする液晶表示装置のデータの駆動装置及び方法に関するものである。
【０００２】
【従来の技術】
通常の液晶表示装置は、電界を利用して液晶の光透過率を調節することで画像を表示する。このために液晶表示装置は、液晶セルがマトリックス形態で配列された液晶パネルと、この液晶パネルを駆動するための駆動回路とを具備する。液晶パネルには複数のゲートラインとデータラインが交差して配列されて、そのゲートラインとデータラインが交差して設けられる領域に液晶セルが位置する。この液晶パネルには、液晶セルのそれぞれに電界を印加するための複数の画素電極と共通電極が設けられる。画素電極のそれぞれは、スイッチング素子である薄膜トランジスタ（ＴＦＴ）のソース及びドレイン端子を経由してデータラインの中のいずれか一つに接続される。薄膜トランジスタのゲート端子は画素電圧信号が１ライン分ずつの画素電極に印加されるようにするゲートラインの中のいずれか一つに接続される。駆動回路はゲートラインを駆動するためのゲート・ドライバと、データラインを駆動するためのデータ・ドライバと、共通電極を駆動するための共通電圧発生部とを具備する。ゲート・ドライバは走査信号をゲートラインに順次的に供給して液晶パネル上の液晶セルを１ライン分ずつ順次的に駆動する。データ・ドライバは、ゲートラインの中のいずれか一つにゲート信号が供給される毎にデータラインのそれぞれに画素電圧信号を供給する。共通電圧発生部は、共通電極に共通電圧信号を供給する。これにより液晶表示装置は、液晶セル別に画素電圧信号により画素電極と共通電極の間に印加される電界により光透過率を調節することで画像を表示する。データ・ドライバとゲート・ドライバは集積回路（以下「ＩＣ」という）チップに製作されてテープ・キャリア・パッケージ（以下「ＴＣＰ」という）上に実装されてＴＡＢ（テープ・オートメーテッド・ボンディング）方式で液晶パネルに接続される。
【０００３】
図１は従来の液晶表示装置のデータ駆動ブロックを概略的に図示したもので、データ駆動ブロックはＴＣＰ（６）を通して液晶パネル（２）と接続された複数のデータ駆動ＩＣ（４）と、ＴＣＰ（６）を通してデータ駆動ＩＣ（４）と接続されたデータ印刷回路基板（以下「ＰＣＢ」という）（８）とを具備する。
【０００４】
データＰＣＢ（８）は、タイミング制御部（図示しない）から供給される各種の制御信号及びデータ信号とパワー部（図示しない）からの駆動電圧信号を入力してデータ駆動ＩＣ（４）に中継する役割をする。ＴＣＰ（６）は、液晶パネル（２）の上段部に設けられたデータパッドと電気的に接続されると共に、データＰＣＢ（８）に設けられた出力パッドと電気的に接続される。データ駆動ＩＣ（４）はデジタル信号である画素データ信号をアナログ信号である画素電圧信号に変換して液晶パネル（２）上のデータラインに供給する。
【０００５】
このために、データ駆動ＩＣ（４）のそれぞれは図２に図示されたように順次的なサンプリング信号を供給するシフト・レジスタ部（１４）と、サンプリング信号に応答して画素データ（ＶＤ）を順次的にラッチして同時に出力するラッチ部（１６）と、ラッチ部（１６）からの画素データ（ＶＤ）を画素電圧信号に変換するデジタル−アナログ変換部（以下、ＤＡＣ部という）（１８）と、ＤＡＣ部（１８）からの画素電圧信号をバッファリングして出力する出力バッファ部（２６）とを具備する。また、データ駆動ＩＣ（４）はタイミング制御部（図示しない）から供給される各種の制御信号と画素データ（ＶＤ）とを中継する信号制御部（１０）と、ＤＡＣ部（１８）で必要とする正極性及び負極性のガンマ電圧を供給するガンマ電圧部（１２）とを更に具備する。このような構成を有するデータ駆動ＩＣ（４）のそれぞれは、ｎ個ずつのデータライン（ＤＬ１乃至ＤＬｎ）を駆動する。
【０００６】
信号制御部（１０）は、タイミング制御部からの各種の制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯＬなど）と画素データ（ＶＤ）が所定の構成要素に出力されるように制御する。
【０００７】
ガンマ電圧部（１２）は、ガンマの基準電圧の発生部（図示しない）から入力される多数のガンマ基準電圧をグレイ別に細分化して出力する。
【０００８】
シフト・レジスタ部（１４）に含まれたシフト・レジスタは、信号制御部（１０）からのソース・スタート・パルス（ＳＳＰ）をソース・サンプリング・クロック信号（ＳＳＣ）により順次的にシフトさせサンプリング信号として出力する。
【０００９】
ラッチ部（１６）に含まれたｎ個のラッチは、シフト・レジスタ部（１４）のサンプリング信号に応答して信号の制御部（１０）からの画素データ（ＶＤ）を順次的にサンプリングしてラッチする。続いて、ｎ個のラッチは、信号制御部（１０）からのソース出力イネーブル信号（ＳＯＥ）に応答してラッチされた画素データ（ＶＤ）を同時に出力する。この場合、ラッチ部（１６）はデータ反転の選択信号（ＲＥＶ）に応答してトランジションのビット数が減るように変造された画素データ（ＶＤ）を復元させて出力する。これはタイミング制御部でデータ電送の際に電磁気的の干渉（ＥＭＩ）を最小化するために、トランジションされるビット数が基準値を超える画素データ（ＶＤ）はトランジションのビット数が減るように変造して供給するためである。
【００１０】
ＤＡＣ部（１８）は、ラッチ部（１６）からの画素データ（ＶＤ）を同時に正極及び負極性の画素電圧信号に変換して出力する。このために、ＤＡＣ部（１８）はラッチ部（１６）に共通接続されたＰデコーディング部（２０）及びＮデコーディング部（２２）と、Ｐデコーディング部（２０）及びＮデコーディング部（２２）の出力信号を選択するためのマルチプレクサ（２４）とを具備する。
【００１１】
Ｐデコーディング部（２０）に含まれるｎ個のＰデコーダは、ラッチ部（１６）から同時に入力されるｎ個の画素データをガンマ電圧部（１２）からの正極性のガンマ電圧を利用して正極性の画素電圧信号に変換する。Ｎデコーディング部（２２）に含まれるｎ個のＮデコーダは、ラッチ部（１６）から同時に入力されるｎ個の画素データをガンマ電圧部（１２）からの負極性のガンマ電圧を利用して負極性の画素電圧信号に変換する。マルチプレクサ（２４）は、信号制御部（１０）からの極性制御信号（ＰＯＬ）に応答してＰデコーダ（２０）からの正極性の画素電圧信号またはＮデコーダ（２２）からの負極性の画素電圧信号を選択して出力する。
【００１２】
出力バッファ部（２６）に含まれるｎ個の出力バッファは、ｎ個のデータライン（Ｄ１乃至Ｄｎ）に直列にそれぞれ接続された電圧追従機で構成される。このような出力バッファはＤＡＣ部（１８）からの画素電圧信号を信号バッファリングしてデータライン（ＤＬ１乃至ＤＬｎ）に供給する。
【００１３】
このように、従来のデータ駆動ＩＣ（４）のそれぞれは、ｎ個のデータライン（ＤＬ１乃至ＤＬｎ）を駆動するために、ｎ個ずつのラッチと２ｎ個のデコーダとを具備しなければならない。この結果、従来のデータ・ドライバＩＣ（４）はその構成が複雑で製造単価が相対的に高い短所を有する。
【００１４】
また、従来のデータ駆動ＩＣ（４）のそれぞれは、図１に示されたように一つのチップの形態でＴＣＰ（６）に取り付けられており、液晶パネル（２）はデータＰＣＢ（８）と接着される。ここで、ＴＣＰ（６）は断線、短絡のような不良率が相対的に高い。これにより、ＴＣＰ（６）に不良が発生する場合に、そのＴＣＰ（６）上に実装された高価なデータ駆動ＩＣ（４）も同じく使用することができないこととなるので、経済的な損失が大きい問題点がある。
【００１５】
【発明が解決しようとする課題】
従って本発明の目的は、ＤＡＣ部と出力バッファ部を分離して集積化することでＴＣＰ不良による損失を最小化することができる液晶表示装置のデータ駆動装置及び方法を提供することである。
【００１６】
本発明のまた異なる目的は、ＤＡＣ部を時分割駆動することによりＤＡＣ・ＩＣ数を減らして製造単価を低くすることができる液晶表示装置のデータ駆動装置及び方法を提供することである。
【００１７】
【課題を解決するための手段】
前記目的を達成するために、本発明の一つ特徴による液晶表示装置のデータ駆動装置は、入力された画素信号を信号バッファリングさせてｎ個ずつデータラインに出力する出力バッファの集積回路と、少なくとも２個の出力バッファの集積回路の入力段に共通に接続されて入力されたｎ個ずつの画素データをアナログ信号に変換して少なくとも２個の出力バッファの集積回路に選択的に出力するデジタル−アナログの変換の集積回路と、デジタル−アナログの変換の集積回路のそれぞれを制御すると共にそれらのそれぞれに供給する画素データをｎ個ずつの画素データに構成する少なくとも２個の区間に時分割して供給するタイミング制御手段とを具備する。
【００１８】
ここで、前記デジタル−アナログの変換の集積回路は、前記タイミング制御部に接続される印刷回路基板上に実装されて、前記出力バッファの集積回路は前記印刷回路基板と前記データラインが配置された液晶パネルの間に電気的に接続されたテープ・キャリア・パッケージ上に実装されたことを特徴とする。
【００１９】
そして、前記デジタル−アナログの変換の集積回路のそれぞれは、前記タイミング制御部の制御に応答してサンプリング信号を順次的に出力するシフト・レジスタ部と、タイミング制御部の制御と前記サンプリング信号に応答してタイミング制御部から入力されるｎ個の画素データを順次的にラッチして同時に出力するラッチ部と、入力ガンマ電圧を利用してｎ個の画素データを正極性及び負極性の画素信号に変換して、タイミング制御部の極性の制御信号に応答するｎ個の画素信号を出力するデジタル−アナログの変換部と、タイミング制御部の選択制御信号に応答してデジタル−アナログの変換部からのｎ個の画素信号を前記少なくとも２個の出力バッファに選択的に出力するデマルチプレクサとを具備することを特徴とする。
【００２０】
また、前記デジタル−アナログの変換の集積回路のそれぞれは、前記タイミング制御部からの各種の制御信号と画素データを中継して前記シフト・レジスタ部、ラッチ部、デジタル−アナログの変換部及びデマルチプレクサに供給する信号制御部と、入力ガンマ基準電圧を細分化してガンマ電圧を発生するガンマ電圧部とを更に具備することを特徴とする。
【００２１】
本発明による液晶表示装置のデータ駆動装置では、タイミング制御部からのデジタル−アナログの変換の集積回路に供給される制御信号と画素データの周波数が少なくとも二倍以上増加されたことを特徴とする。
【００２２】
特に、前記タイミング制御部は、前記ラッチ部の出力を制御する出力イネーブル信号の周期毎に選択制御信号の論理状態が反転されるようにして前記ｎ個の画素信号が前記少なくとも２個の出力バッファの集積回路に順次的に供給されるようにすることを特徴とする。
【００２３】
本発明による異なる特徴による液晶表示装置のデータ駆動装置は、多数個の画素信号を信号バッファリングさせて多数個のデータラインに出力するための多数個の出力バッファの集積回路と、少なくとも２個の出力バッファの集積回路の入力段に共通に接続されて入力された多数個の画素データをアナログの画素信号に変換して時分割して少なくとも２個の出力バッファの集積回路に出力するためのデジタル−アナログの変換の集積回路とを具備することを特徴とする。
【００２４】
そして、多数個のデジタル−アナログの変換の集積回路を制御して画素データが前記多数個のデータラインに順次的に供給されるように、少なくとも２個の区間に時分割して供給するタイミング制御手段とを更に具備することを特徴とする。
【００２５】
本発明の一つ特徴による液晶表示装置のデータ駆動方法は、液晶パネルに配置されたデータラインを駆動するためのデータ駆動装置の駆動方法において、データ駆動装置は、ｎ個ずつのデータラインに接続された出力バッファの集積回路と、少なくとも２個の出力バッファの集積回路の入力段に共通接続されたデジタル−アナログの変換の集積回路に構成されて、デジタル−アナログの変換の集積回路のそれぞれに供給される画素データをｎ個ずつの画素データに構成される少なくとも２個の区間に時分割して供給する段階と、ｎ個ずつの画素データをアナログの画素信号に変換する段階と、変換されたｎ個ずつの画素信号を前記少なくとも２個の出力バッファの集積回路に選択的に供給して前記データラインに供給されるようにする段階とを含む。
【００２６】
ここで、前記画素信号に変換する段階は、順次のサンプリング信号を発生する段階と、サンプリング信号に応答してｎ個の画素データを順次的にサンプリングしてラッチした後、同時に出力する段階と、ｎ個の画素データをガンマ電圧を利用して正極性及び負極性の画素信号に変換する段階と、正極性及び負極性の画素信号の中のいずれか一つを選択して前記ｎ個の画素信号を出力する段階とを含む。
【００２７】
この場合、前記画素データのサンプリング速度及び前記画素信号への変換速度が少なくとも二倍に増加されたことを特徴とする。
【００２８】
本発明の異なる特徴による液晶表示装置のデータ駆動方法は、少なくとも２個の画素データをアナログ画素信号に変換する段階と、変換された画素信号を少なくとも２個の出力バッファの集積回路に時分割して出力する段階とを含むことを特徴とする。
【００２９】
【作用】
本発明による液晶表示装置のデータ駆動装置及び方法ではＤＡＣの機能をするＤＡＣ手段と出力バッファリングの機能をする出力バッファリング手段を分離して別途のチップに集積化することで、不良率の高いＴＣＰ上には単純構成の出力バッファＩＣだけを実装することができる。これにより従来のＴＣＰ不良により高価なデータ駆動ＩＣが使用することができなくなることがもたらした損失を大きく減らすことができる。
【００３０】
また、本発明による液晶表示装置のデータ駆動装置及び方法では、ＤＡＣ・ＩＣをより高い周波数を有する駆動信号を利用して時分割駆動して一つのＤＡＣ・ＩＣに少なくとも２個の出力バッファＩＣが共通に接続されるようにすることで、ＤＡＣ・ＩＣの数を減らすことができるようになるので製造単価を低くすることができる。
【００３１】
【発明の実施態様】
以下、図３乃至図５を参照して本発明の好ましい実施例について説明する。
図３は本発明の実施例による液晶表示装置のデータ駆動装置の構成を図示したブロック図である。図３に図示されたデータ駆動装置は大きくＤＡＣ機能をするＤＡＣ手段と出力バッファリング機能をするバッファリング手段とに分離されて別途のチップに集積化される。換言すると、データ駆動装置は、ＤＡＣ・ＩＣ（３０）と出力バッファＩＣ（５０）に分離されて構成される。特に一つのＤＡＣ・ＩＣ（３０）には少なくとも２個の出力バッファＩＣ（５０）が共通に接続される。そしてＤＡＣ・ＩＣ（３０）は少なくとも２個の区間に時分割されてＤＡＣ機能を遂行する。ここでは一つのＤＡＣ・ＩＣ（３０）に２個の出力バッファＩＣ（５０）が共通に接続された場合を例として説明する。
【００３２】
ＤＡＣ・ＩＣ（３０）は、順次的なサンプリング信号を供給するシフト・レジスタ部（３６）と、サンプリング信号に応答して画素データ（ＶＤ）を順次的にラッチして同時に出力するラッチ部（３８）と、ラッチ部（３８）からの画素データ（ＶＤ）を画素信号に変換するＤＡＣ部（４０）と、ＤＡＣ部（４０）からの画素データ（ＶＤ）を画素信号に変換するＤＡＣ部（４０）と、ＤＡＣ（４０）からの画素信号を２個の出力バッファＩＣ（５０）に順次的に供給するデマルチプレクサ（４８）とを具備する。また、ＤＡＣ・ＩＣ（３０）は、タイミング制御部（図示しない）から供給される各種の制御信号と画素データ（ＶＤ）を中継する信号制御部（３２）と、ＤＡＣ部（４０）で必要とする正極性及び負極性のガンマ電圧を供給するガンマ電圧部（３４）とを更に具備する。このような構成を有するＤＡＣ・ＩＣ（３０）は、時分割して駆動されて２ｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に供給される画素信号をｎ個ずつ順次的に出力する。このように、ＤＡＣ・ＩＣ（３０）が従来のデータ駆動ＩＣに比べて二倍になるデータラインを駆動するために、駆動信号は従来の二倍になる周波数を有する。
【００３３】
信号制御部（３２）は、タイミング制御部からの各種制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯＬなど）と画素データ（ＶＤ）が所定の構成要素に出力されるように制御する。この場合、タイミング制御部は、信号制御部（３２）を通して供給される各種制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯＬなど）及び画素データ（ＶＤ）が従来の対比の二倍の周波数を有するようにする。特に、タイミング制御部は、２ｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に供給される２ｎ個の画素データ（ＶＤ）を２個の区間に時分割してｎ個ずつ順次的に供給する。
【００３４】
ガンマ電圧部（３４）は、ガンマ基準電圧の発生部（図示しない）から入力される多数個のガンマ基準電圧をグレイ別に細分化して出力する。
【００３５】
シフト・レジスタ部（３６）に含まれるシフト・レジスタは、信号制御部（３２）からのソース・スタート・パルス（ＳＳＰ）をソース・サンプリング・クロック信号（ＳＳＣ）により順次的にシフトさせてサンプリング信号として出力する。この場合、シフト・レジスタ部（３６）は、周波数が二倍に増加されたソース・スタート・パルス（ＳＳＰ）をソース・サンプリング・クロック信号（ＳＳＣ）に応答して従来の二倍速度でサンプリング信号を出力する。
【００３６】
ラッチ部（３８）に含まれたｎ個のラッチは、シフト・レジスタ部（３６）のサンプリング信号に応答して信号の制御部（３２）からの画素データ（ＶＤ）を順次的にサンプリングしてラッチする。続いて、ラッチは、信号制御部（３２）からのソース出力イネーブル信号（ＳＯＥ）に応答してラッチされた画素データ（ＶＤ）を同時に出力する。この場合、ラッチはデータ反転の選択信号（ＲＥＶ）に応答してトランジションのビット数を減らすように変造された画素データ（ＶＤ）を復元させて出力する。これはタイミング制御部で、データ電送の際に電磁気的の干渉（ＥＭＩ）を最小化するために、トランジションされるビット数が基準値を超える画素データ（ＶＤ）はトランジションのビット数が減るように変造して供給するためである。
【００３７】
ここで、シフト・レジスタ部（３６）及びラッチ部（３８）に供給されるソース・サンプリング・クロック信号（ＳＳＣ）とソース出力イネーブル信号（ＳＯＥ）は、図４ａ及び図４ｂに″ＮＳＳＣ″と″ＮＳＯＥ″で示したように、図２に示された従来のシフト・レジスタ部（１４）及びラッチ部（１６）に供給される″ＳＳＣ″及び″ＳＯＥ″と対比して二倍の周波数を有して供給される。
【００３８】
ＤＡＣ部（４０）は、ラッチ部（３８）からの画素データを同時に正極及び負極性の画素電圧信号に変換して出力する。このために、ＤＡＣ部（４０）はラッチ部（３８）に共通接続されたＰデコーディング部（４２）及びＮデコーディング部（４４）と、Ｐデコーディング部（４２）及びＮデコーディング部（４４）の出力信号を選択するためのマルチプレクサ（４６）とを具備する。
【００３９】
Ｐデコーディング部（４２）に含まれるｎ個のＰデコーダはラッチ部（３８）から同時に入力されるｎ個の画素データをガンマ電圧部（３４）からの正極性のガンマ電圧を利用して正極性の画素電圧信号に変換する。Ｎデコーディング部（４４）に含まれるｎ個のＮデコーダはラッチ部（３８）から同時に入力されるｎ個の画素データをガンマ電圧部（３４）からの負極性のガンマ電圧を利用して負極性の画素電圧信号に変換する。マルチプレクサ（４６）は、信号制御部（３２）からの極性制御信号（ＰＯＬ）に応答してＰデコーダ（４２）からの正極性の画素電圧信号またはＮデコーダ（４４）からの負極性の画素電圧信号を選択してｎ個ずつ出力する。このような構成を有するＤＡＣ部（４０）は、従来のＤＡＣ部（１８）と対比して二倍の速度でｎ個ずつの画素データを画素信号に変換することができる。
【００４０】
デマルチプレクサ（４８）は、マルチプレクサ（４６）から入力されるｎ個の画素信号を、図４ｃに示されたように信号制御部（３２）から入力される選択制御信号（ＳＥＬ）に応答して第１出力バッファＩＣ（５０）または第２出力バッファＩＣ（５０）に出力する。選択制御信号（ＳＥＬ）は、ラッチ部（３８）に供給されるソース出力イネーブル信号（ＳＯＥ）の一周期毎に論理値が反転されることで、ｎ個ずつの画素信号が第１出力バッファＩＣ（５０）と第２出力バッファＩＣ（５０）に順次的に出力されるようにする。
【００４１】
第１及び第２出力バッファＩＣ（５０）のそれぞれは、ＤＡＣ・ＩＣ（３０）から画素信号をバッファリングしてｎ個ずつのデータライン（ＤＬ１１乃至ＤＬ１ｎまたはＤＬ２１乃至ＤＬ２ｎ）に出力する出力バッファ部（５２）を具備する。各出力バッファ部（５２）に含まれたｎ個の出力バッファは、ｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎまたはＤＬ２１乃至ＤＬ２ｎ）に直列にそれぞれ接続された電圧追従機で構成される。このような出力バッファはＤＡＣ・ＩＣ部（３０）からの画素信号を信号バッファリングしてデータライン（ＤＬ１１乃至ＤＬ１ｎまたはＤＬ２１乃至ＤＬ２ｎ）に供給する。
【００４２】
このような構成を有する本発明の実施例によるＤＡＣ・ＩＣ（３０）は図５に図示されたようにデータＰＣＢ（６８）上に、出力バッファＩＣ（５０）はＴＣＰ（６６）上に分離されて実装されている。データＰＣＢ（６８）は、タイミング制御部（図示しない）から供給される各種の制御信号とデータ信号をＤＡＣ・ＩＣ（３０）に伝送すると共に、ＤＡＣ・ＩＣ（３０）からの画素信号をＴＣＰ（６６）を経由して出力バッファＩＣ（５０）に伝送する役割をする。ＴＣＰ（６６）は、液晶パネル（６２）の上段部に設けられたデータ・パッドと電気的に接続されると共に、データＰＣＢ（６８）に設けられた出力パッドと電気的に接続される。このように、ＴＣＰ（６６）上にはバッファリング機能だけをする単純構成の出力バッファＩＣ（５０）だけが実装されるようにすることで、ＴＣＰ（６６）不良が発生した場合、出力バッファＩＣ（５０）だけが損失を受ける。この結果、従来のＴＣＰ（６６）の不良で高価なデータ駆動ＩＣを使用することができなくなることがもたらした経済的な損失を著しく減らすことができる。また、ＤＡＣ・ＩＣ（３０）は時分割駆動されて少なくとも２個の出力バッファＩＣ（５０）にｎ個ずつの画素信号を順次的に供給する。これによりＤＡＣ・ＩＣ（３０）の数を従来より少なくとも１/２に減らすことができるようになるので製造単価を低くすることができる。
【００４３】
【発明の効果】
上述したように、本発明による液晶表示装置のデータ駆動装置及び方法では、ＤＡＣの機能をするＤＡＣ手段と出力バッファリングの機能をする出力バッファリング手段とを分離して別途のチップに集積化することで、不良率の高いＴＣＰ上には単純構成の出力バッファＩＣだけを実装することができる。これにより、従来のＴＣＰ不良により高価なデータ駆動ＩＣを使用することができなくなることがもたらした損失を大きく減らすことができる。
【００４４】
また、本発明による液晶表示装置のデータ駆動装置及び方法では、ＤＡＣ・ＩＣをより高い周波数を有する駆動信号を利用して時分割駆動して一つのＤＡＣ・ＩＣに少なくとも２個の出力バッファＩＣが共通に接続されるようにすることで、ＤＡＣ・ＩＣの数を減らすことができるようになるので製造単価を低くすることができる。
【００４５】
以上説明した内容を通して、当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更及び修正の可能であることが分かる。従って、本発明の技術的な範囲は明細書の詳細な説明に記載された内容に限らず特許請求の範囲によって定めなければならない。
【図面の簡単な説明】
【図１】従来の液晶表示装置のデータ駆動ブロックを概略的に示した図面である。
【図２】図１に図示されたデータ駆動ＩＣの集積回路の詳細な構成を示したブロック図である。
【図３】本発明の実施例による液晶表示装置のデータ駆動ＩＣの詳細な構成を示したブロック図である。
【図４ａ】図２に図示されたラッチ部と図３に図示されたラッチ部の駆動波形を比較して示した図面である。
【図４ｂ】図２に図示されたラッチ部と図３に図示されたラッチ部の駆動波形を比較して示した図面である。
【図４ｃ】図３に図示されたデマルチプレクサの駆動波形を示した図面である。
【図５】図３に図示されたデータ駆動部を含む液晶表示装置のデータ駆動ブロックを概略的に示した図面である。
【符号の説明】
２、６２：液晶パネル
４：データ駆動ＩＣ
６、６６：テープ・キャリア・パッケージ（ＴＣＰ）
８、６８：データ印刷回路基板（ＰＣＢ）
１０、３２：信号制御部
１２、３４：ガンマ電圧部
１４、３６：シフト・レジスタ部
１６、３８：ラッチ部
１８、４０：デジタル−アナログ変換（ＤＡＣ）部
２０、４２：Ｐデコーディング部
２２、４４：Ｎデコーディング部
２４、４６：マルチプレクサ（ＭＵＸ）
２６、５２：出力バッファ部
２８：タイミング制御部
３０：デジタル−アナログの変換の集積回路
４８：デマルチプレクサ（ＤＥＭＵＸ）
５０：出力バッファの集積回路

Claims (7)

1. 入力された画素信号を信号バッファリングさせｎ個（ｎは正数）ずつデータラインに出力する複数の出力バッファの集積回路と、
   前記複数の出力バッファの集積回路と分離して集積化されて、少なくとも２個の前記出力バッファの集積回路の入力段に共通に接続されて入力されたｎ個ずつの画素データをアナログ信号に変換して前記少なくとも２個の出力バッファ集積回路に選択的に出力する複数のデジタル−アナログ変換の集積回路と、
   前記デジタル−アナログ変換の集積回路のそれぞれを制御するタイミング制御部と、
   前記複数のデジタル−アナログ変換の集積回路が実装された印刷回路基板と、
   前記データラインが配置された液晶パネルと前記印刷回路基板との間に電気的に接続されて、前記出力バッファの集積回路各々がそれぞれ実装された複数のテープ・キャリア・パッケージを具備して、
   前記複数のデジタル−アナログ変換の集積回路それぞれが、少なくとも２個の前記テープ・キャリア・パッケージと共通に接続されたことを特徴とする液晶表示装置のデータ駆動装置。
2. 前記デジタル−アナログ変換の集積回路のそれぞれが、
   前記タイミング制御部の制御に応答してサンプリング信号を順次的に出力するシフト・レジスタ部と、
   前記タイミング制御部の制御と前記サンプリング信号に応答して前記タイミング制御部から入力されるｎ個の画素データを順次的にラッチして同時に出力するラッチ部と、
   入力ガンマ電圧を利用して前記ｎ個の画素データを正極性及び負極性の画素信号に変換して、前記タイミング制御部の極性の制御信号に応答する前記ｎ個の画素信号を出力するデジタル−アナログ変換部と、
   前記タイミング制御部の選択制御信号に応答して前記デジタル−アナログ変換部からのｎ個の画素信号を前記少なくとも２個の出力バッファに選択的に出力するデマルチプレクサと
   を具備することを特徴とする請求項１記載の液晶表示装置のデータ駆動装置。
3. 前記デジタル−アナログ変換の集積回路のそれぞれが、
   前記タイミング制御部からの各種の制御信号と画素データを中継して前記シフト・レジスタ部、ラッチ部、デジタル−アナログ変換部及びデマルチプレクサに供給する信号制御部と、
   入力ガンマ基準電圧を細分化して前記ガンマ電圧を発生するガンマ電圧部と
   を更に具備することを特徴とする請求項２記載の液晶表示装置のデータ駆動装置。
4. 前記タイミング制御部は前記ラッチ部の出力を制御する出力イネーブル信号の周期毎に選択制御信号の論理状態が反転されるようにして前記ｎ個の画素信号が前記少なくとも２個の出力バッファの集積回路に順次的に供給されるようにすることを特徴とする請求項２記載の液晶表示装置のデータ駆動装置。
5. 多数個の画素信号を信号バッファリングさせ多数個のデータラインに出力するための複数の出力バッファの集積回路と、
   前記複数の出力バッファの集積回路と分離して集積化されて、少なくとも２個の前記出力バッファの集積回路の入力段に共通に接続されて入力された多数個の画素データをアナログの画素信号に変換して時分割して前記少なくとも２個の出力バッファの集積回路に出力するための複数のデジタル−アナログ変換の集積回路と、
   前記複数のデジタル−アナログ変換の集積回路が実装された印刷回路基板と、
   前記データラインが配置された液晶パネルと前記印刷回路基板との間に電気的に接続さ れて、前記出力バッファの集積回路各々がそれぞれ実装された複数のテープ・キャリア・パッケージを具備して、
   前記複数のデジタル−アナログ変換の集積回路それぞれが、少なくとも２個の前記テープ・キャリア・パッケージと共通に接続されたことを特徴とする液晶表示装置のデータ駆動装置。
6. 印刷回路基板上に実装された複数のデジタル−アナログ変換の集積回路それぞれで入力された複数の画素データをアナログの画素信号に変換して出力する段階と、
   前記複数のデジタル−アナログ変換の集積回路と分離して集積化されて、前記印刷回路基板と電気的に接続された、多数のテープ・キャリア・パッケージそれぞれ上に実装された前記複数の出力バッファの集積回路であって、前記複数のデジタル−アナログ変換の集積回路それぞれと共通に接続された少なくとも２個ずつの前記出力バッファの集積回路が該デジタル−アナログ変換の集積回路からの複数の画素信号を順次に入力して複数のデータラインに供給されるようにする段階と
   を含むことを特徴とする液晶表示装置のデータ駆動方法。
7. 前記画素信号に変換する段階は順次のサンプリング信号を発生する段階と、
   前記サンプリング信号に応答して前記ｎ個の画素データを順次的にサンプリングしてラッチした後に同時に出力する段階と、
   前記ｎ個の画素データをガンマ電圧を利用して正極性及び負極性の画素信号に変換する段階と、
   前記正極性及び負極性の画素信号の中のいずれか一つを選択して前記ｎ個の画素信号を出力する段階と
   を含むことを特徴とする請求項６記載の液晶表示装置のデータ駆動方法。

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