KR100894077B1

KR100894077B1 - 액정표시장치의 데이터 구동 장치

Info

Publication number: KR100894077B1
Application number: KR1020020041769A
Authority: KR
Inventors: 안승국
Original assignee: 엘지디스플레이 주식회사
Priority date: 2001-11-10
Filing date: 2002-07-16
Publication date: 2009-04-21
Also published as: KR20030038332A

Abstract

본 발명은 데이터라인들을 시분할구동하여 데이터 드라이브 IC의 수를 줄일 수 있게 하는 액정표시장치의 데이터 구동 장치를 제공하는 것이다.

본 발명의 액정표시장치 데이터 구동 장치는 입력된 화소데이터를 시분할하여 공급하기 위한 제1 멀티플렉서 어레이와; 시분할된 화소데이터를 화소전압신호로 변환하기 위한 디지탈-아날로그 변환 어레이와; 데이터라인들을 시분할하여 화소전압신호를 공급하기 위한 디멀티플렉서 어레이를 구비하는 것을 특징으로 한다.

Description

액정표시장치의 데이터 구동 장치{DATA DRIVING APPARATUS FOR LIQUID CRYSTAL DISPLAY}

도 1은 종래 액정표시장치의 구성을 개략적으로 도시한 도면.

도 2는 도 1에 도시된 데이터 드라이브 IC의 상세구성을 도시한 블록도.

도 3a 및 도 3b는 도 2에 도시된 데이터 드라이브 IC의 기수 프레임 및 우수 프레임 구동 파형도.

도 4는 본 발명의 실시 예에 따른 데이터 드라이브 IC의 구성을 도시한 블록도.

도 5a 및 도 5b는 도 4에 도시된 데이터 드라이브 IC의 기수 프레임 및 우수 프레임 구동 파형도.

도 6은 극성제어신호가 로우상태인 경우 도 4에 도시된 데이터 드라이브 IC내에서의 데이터 흐름도.

도 7은 극성제어신호가 하이상태인 경우 도 4에 도시된 데이터 드라이브 IC내에서의 데이터 흐름도.

도 8은 본 발명의 다른 실시 예에 따른 데이터 드라이브 IC의 구성을 도시한 블록도.

도 9a 및 도 9b는 도 8에 도시된 데이터 레지스터부의 구동 파형도.

도 10a 및 도 10b는 도 8에 도시된 데이터 드라이브 IC의 기수 프레임 및 우수 프레임 구동 파형도.

도 11은 극성제어신호가 로우상태인 경우 도 8에 도시된 데이터 드라이브 IC내에서의 데이터 흐름도.

도 12는 극성제어신호가 하이상태인 경우 도 8에 도시된 데이터 드라이브 IC내에서의 데이터 흐름도.

도 13은 도 4 및 도 8에 도시된 데이터 드라이브 IC가 적용되어진 액정표시장치의 구성을 개략적으로 도시한 도면.

도 14a 및 도 14b는 도트 인버젼 방식으로 구동되는 데이터라인들을 시분할하는 경우 프레임단위로 충전순서를 바꾸어 구동하기 위한 신호파형도.

도 15a 및 도 15b는 도트 인버젼 방식으로 구동되는 데이터라인들을 시분할하는 경우 라인단위 및 프레임단위로 충전순서를 바꾸어 구동하기 위한 신호파형도.

도 16a 및 도 16b는 칼럼 인버젼 방식으로 구동되는 데이터라인들을 시분할하는 경우 라인단위 및 프레임단위로 충전순서를 바꾸어 구동하기 위한 신호파형도.

<도면의 주요부분에 대한 설명>

2, 72 : 액정패널 4, 74 : 데이터 드라이브 IC

6, 76 : 데이터 TCP 8, 78 : 게이트 드라이브 IC

10, 80 : 게이트 TCP 12, 42, 102 : 쉬트트 레지스터 어레이

13, 48, 108 : 제1 래치 14, 44, 104 : 쉬프터 레지스터

15, 54, 114 : 제1 MUX 어레이

17, 56, 116 : 제1 MUX

16, 46, 106 : 제1 래치 어레이 18, 50, 110 : 제2 래치 어레이

19, 52, 112 : 제2 래치 20, 62, 122 : DAC 어레이

22, 64, 124 : PDAC 24, 66, 126 : NDAC

26, 68, 128 : 버퍼 어레이 28, 70, 130 : 버퍼

30, 58, 140 : 제2 MUX 어레이

32, 60, 142 : 제2 MUX

34, 88, 148 : 데이터 레지스터부 36, 90, 150 : 감마전압부

80 : 제3 MUX 어레이 82 : 제3 MUX

84, 146 : DEMUX 어레이 86, 144 : DEMUX

본 발명은 액정표시장치에 관한 것으로, 특히 데이터라인들의 시분할 구동으로 데이터 드라이브 집적회로의 수를 줄일 수 있게 하는 액정표시장치의 데이터 구동 장치에 관한 것이다.

본 발명은 액정표시장치에 관한 것으로, 특히 데이터라인들을 시분할 구동하여 데이터 드라이브 집적회로를 절감하면서도 화상의 표시품질을 향상시킬 수 있는 액정표시장치의 데이터 구동 장치 및 방법에 관한 것이다.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 액티브 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.

실제로, 액정표시장치는 도 1에 도시된 바와 같이 데이터 TCP(Tape Carrier Pakage)(6)를 통해 액정패널(2)과 접속된 데이터 드라이브 IC(Integrated Circuit)들(4)과, 게이트 TCP(10)를 통해 액정패널(2)과 접속된 게이트 드라이브 IC들(8)을 구비한다.

액정패널(2)은 게이트라인들과 데이터라인들의 교차부마다 형성된 박막트랜지스터와, 박막트랜지스터에 접속된 액정셀을 구비한다. 박막트랜지스터의 게이트전극은 수평라인 단위의 게이트라인들 중 어느 하나와 접속되고, 소스전극은 수직라인단위의 데이터라인들 중 어느 하나와 접속된다. 이러한 박막트랜지스터는 게이트라인으로부터의 스캔신호에 응답하여 데이터라인으로부터의 화소전압신호를 액정셀에 공급한다. 액정셀은 박막트랜지스터의 드레인 전극과 접속된 화소전극과, 그 화소전극과 액정을 사이에 두고 대면하는 공통전극을 구비한다. 이러한 액정셀은 화소전극에 공급되는 화소전압신호에 응답하여 액정을 구동함으로써 광투과율을 조절하게 된다.

게이트 드라이브 IC들(8) 각각은 게이트 TCP(10) 각각에 실장된다. 게이트 TCP(10)에 실장된 게이트 드라이브 IC(8)는 게이트 TCP(10)를 통해 액정패널(2)의 게이트 패드들과 전기적으로 접속된다. 이러한 게이트 드라이브 IC들(8)은 액정패널(2)의 게이트라인들을 1수평기간(1H) 단위로 순차 구동하게 된다.

데이터 드라이브 IC들(4) 각각은 데이터 TCP(6) 각각에 실장된다. 데이터 TCP(6)에 실장된 데이터 드라이브 IC(4)는 데이터 TCP(6)를 통해 액정패널(2)의 데이터 패드들과 전기적으로 접속된다. 이러한 데이터 드라이브 IC들(4)은 디지털 화소데이터를 아날로그 화소전압신호로 변환하여 1수평기간(1H) 단위로 액정패널(2)의 데이터라인들에 공급한다.

이를 위하여, 데이터 드라이브 IC들(4) 각각은 도 2에 도시된 바와 같이 순차적인 샘플링신호를 공급하는 쉬프트 레지스터 어레이(12)와, 샘플링신호에 응답하여 화소데이터를 래치하여 출력하는 제1 및 제2 래치 어레이(16, 18)와, 제1 및 제2 래치 어레이(16, 18) 사이에 배치된 제1 멀티플렉서(Multiplexer;이하, MUX라 함)(15)와, 제2 래치 어레이(18)로부터의 화소데이터를 화소전압신호로 변환하는 디지털-아날로그 변환(이하, DAC라 함) 어레이(20)와, DAC 어레이(20)로부터의 화소전압신호를 완충하여 출력하는 버퍼 어레이(26)와, 버퍼 어레이(26) 출력의 진행경로를 선택하는 제2 MUX 어레이(30)를 구비한다. 또한, 데이터 드라이브 IC(4)는 타이밍 제어부(도시하지 않음)로부터 공급되는 화소데이터(R, G, B)를 중계하는 데이터 레지스터(34)와, DAC 어레이(20)에서 필요로 하는 정극성 및 부극성 감마전압들을 공급하는 감마 전압부(36)를 더 구비한다.

이러한 구성을 갖는 데이터 드라이브 IC들(4) 각각은 n개씩의 데이터라인들 을 구동하기 위하여 n채널(예컨데, 384 또는 480 채널)의 데이터출력을 갖는다. 이러한 데이터 드라이브 IC(4)의 n채널 중 도 2는 6채널(D1 내지 D6) 부분만을 도시한다.

데이터 레지스터(34)는 타이밍 제어부로부터의 화소데이터를 중계하여 제1 래치 어레이(16)로 공급한다. 특히 타이밍 제어부는 전송 주파수 감소를 위해 화소데이터를 우수 화소데이터(RGBeven)와 기수 화소데이터(RGBodd)로 분리하여 각각의 전송라인을 통해 데이터 레지스터(34)로 공급하게 된다. 데이터 레지스터(34)는 입력된 우수 화소데이터(RGBeven)와 기수 화소데이터(RGBodd)를 각각의 전송라인을 통해 제1 래치 어레이(16)로 출력한다. 여기서 우수 화소데이터(RGBeven)와 기수 화소데이터(RGBodd) 각각은 적(R), 녹(G), 청(B) 화소데이터를 포함한다.

감마전압부(36)는 감마 기준전압 발생부(도시하지 않음)로부터 입력되는 다수개의 감마 기준전압을 그레이별로 세분화하여 출력한다.

쉬프트 레지스터 어레이(12)는 순차적인 샘플링신호를 발생하여 제1 래치 어레이(16)로 공급하고, 이를 위하여 n/6개의 쉬프트 레지스터(14)를 구비한다. 도 2에 도시된 첫번째 단의 쉬프트 레지스터(14)는 타이밍 제어부로부터 입력되는 소스 스타트 펄스(SSP)를 소스 샘플링 클럭신호(SSC)에 따라 쉬프트시켜 샘플링신호로 출력함과 동시에 다음단의 쉬프트 레지스터(14)에 캐리신호(CAR)로 공급한다. 소스 스타트 펄스(SSP)는 도 3a 및 도 3b에 도시된 바와 같이 1수평기간(1H) 단위로 공급되고 소스 샘플링 클럭신호(SSC) 마다 쉬프트되어 샘플링신호로 출력된다.

제1 래치 어레이(16)는 쉬프트 레지스터 어레이(12)로부터의 샘플링신호에 응답하여 데이터 레지스터(34)로부터의 화소데이터(RGBeven, RGBodd)를 일정단위씩 샘플링하여 래치한다. 제1 래치 어레이(16)는 n개의 화소데이터(R, G, B)를 래치하기 위해 n개의 제1 래치들(13)로 구성되고, 그 제1 래치들(13) 각각은 화소데이터(R, G, B)의 비트수(3비트 또는 6비트)에 대응하는 크기를 갖는다. 이러한 제1 래치 어레이(16)는 샘플링 신호마다 우수 화소데이터(RGBeven)와 기수 화소데이터(RGBodd), 즉 6개씩의 화소데이터를 샘플링하여 래치한 다음 동시에 출력한다.

제1 MUX 어레이(15)는 타이밍 제어로부터의 극성제어신호(POL)에 응답하여 제1 래치 어레이(16)로부터 공급되는 화소데이터(R, G, B)의 진행경로를 결정하게 된다. 이를 위하여 제1 MUX 어레이(15)는 n-1개의 제1 MUX들(17)을 구비한다. 제1 MUX들(17) 각각은 인접한 두개의 제1 래치(13) 출력을 입력하여 극성제어신호(POL)에 따라 선택적으로 출력하게 된다. 여기서, 첫번째와 마지막번째 제1 래치들(13)을 제외한 나머지 제1 래치들(13) 각각의 출력은 인접한 두개의 제1 MUX(17)에 공유되어 입력된다. 첫번째와 마지막번째 제1 래치들(13)의 출력은 제2 래치어레이(18)와 제1 MUX(17)에 공유되어 입력된다. 이러한 구성을 가지는 제1 MUX 어레이(15)는 극성제어신호(POL)에 따라 제1 래치들(13) 각각으로부터의 화소데이터(R, G, B)가 그대로 제2 래치부(18)로 진행되게 제어하거나, 한칸씩 오른쪽으로 쉬프트되어 제2 래치부(18)로 진행되게 제어한다. 극성제어신호(POL)는 도 3a 및 도 3b에 도시된 바와 같이 1수평기간(1H) 마다 그 극성이 반전된다. 결과적으로 제1 MUX 어레이(15)는 제1 래치 어레이(16)로부터의 화소데이터(R, G, B) 각 각이 극성제어신호(POL)에 응답하여 제2 래치 어레이(18)를 경유하여 DAC 어레이(20)의 P(Positive)DAC(22) 또는 N(Negative)DAC(24)으로 출력되게 함으로써 화소데이터(R, G, B)의 극성을 제어하게 된다.

제2 래치 어레이(18)는 제1 래치 어레이(16)로부터 제1 MUX 어레이(15)를 경유하여 입력되는 화소데이터(R, G, B)를 타이밍 제어부로부터의 소스 출력 이네이블신호(SOE)에 응답하여 동시에 래치한 후 출력한다. 특히 제2 래치 어레이(18)는 제1 래치 어레이(16)로부터의 화소데이터(R, G, B)가 라이트 쉬프트되어 입력되는 경우를 고려하여 n+1개의 제2 래치들(19)을 구비한다. 소스 출력 이네이블신호(SOE)는 도 3a 및 도 3b에 도시된 바와 같이 1수평기간(1H) 단위로 발생한다. 제2 래치 어레이(18)는 이 소스 출력 이네이블신호(SOE)의 라이징 에지에서 입력되는 화소데이터들(R, G, B)을 동시에 래치하고 폴링 에지에서 동시에 출력한다.

DAC 어레이(20)는 제2 래치 어레이(18)로부터의 화소데이터들(R, G, B)을 감마전압부(36)로부터의 정극성 및 부극성 감마전압(GH, GL)을 이용하여 화소전압신호로 변환하여 출력하게 된다. 이를 위하여, DAC 어레이(20)는 n+1개의 PDAC(22) 및 NDAC(24)을 구비하고, 도트 인버젼 구동을 위해 PDAC(22)과 NDAC(24)이 교번적으로 나란하게 배치된다. PDAC(22)은 제2 래치 어레이(18)로부터의 화소데이터들(R, G, B)을 정극성 감마전압들(GH)을 이용하여 정극성 화소전압신호로 변환한다. NDAC(24)은 제2 래치 어레이(18)로부터 화소데이터들(R, G, B)을 부극성 감마전압들(GL)을 이용하여 부극성 화소전압신호로 변환한다.

버퍼 어레이(26)에 포함되는 n+1개의 버퍼들(28) 각각은 DAC 어레이(20)의 PDAC(22) 및 NDAC(24) 각각으로부터 출력되는 화소전압신호를 신호완충하여 출력한다.

제2 MUX 어레이(30)는 타이밍 제어로부터의 극성제어신호(POL)에 응답하여 버퍼 어레이(26)로부터 공급되는 화소전압신호의 진행경로를 결정하게 된다. 이를 위하여, 제2 MUX 어레이(30)는 n개의 제2 MUX들(32)을 구비한다. 제2 MUX들(32) 각각은 극성제어신호(POL)에 응답하여 인접한 2개의 버퍼들(28) 중 어느 하나의 출력을 선택하여 해당 데이터라인(D)으로 출력한다. 여기서, 첫번째 마지막번째 버퍼(28)를 제외한 나머지 버퍼들(28)의 출력단은 인접한 2개의 제2 MUX들(32)에 공유되어 입력된다. 이러한 구성을 가지는 제2 MUX 어레이(30)는 극성제어신호(POL)에 응답하여 마지막번째 버퍼(28)를 제외한 버퍼들(28) 각각으로부터의 화소전압신호가 그대로 데이터라인(D1 내지 D6)과 일대일 대응되어 출력되게 한다. 또한, 제2 MUX 어레이(30)는 극성제어신호(POL)에 응답하여 첫번째 버퍼(28)를 제외한 나머지 버퍼들(28) 각각으로부터의 화소전압신호가 한칸씩 왼쪽으로 쉬프트되어 데이터라인(D1 내지 D6)과 일대일 대응되어 출력되게 한다. 극성제어신호(POL)는 제1 MUX 어레이(15)에 공급되는 것과 동일하게 도 3a 및 도 3b에 도시된 바와 같이 1수평기간(1H) 마다 그 극성이 반전된다. 이와 같이 제2 MUX 어레이(30)는 제1 MUX 어레이(15)와 함께 극성제어신호(POL)에 응답하여 데이터라인들(D1 내지 D6)에 공급되는 화소전압신호의 극성을 결정하게 된다. 이 결과 제2 MUX 어레이(30)를 통해 데이터라인들(D1 내지 D6) 각각에 공급되는 화소전압신호는 인접한 화소전압신 호들과 상반된 극성을 갖는다. 다시 말하여 도 3a 및 도 3b에 도시된 바와 같이 DL1, DL3, DL5 등과 같은 기수 데이터라인들(Dodd)로 출력되는 화소전압신호와 DL2, DL4, DL6 등과 같은 우수 데이터라인들(Deven)로 출력되는 화소전압신호는 서로 상반되는 극성을 갖게 된다. 그리고 그 기수 데이터라인들(Dodd)과 우수 데이터라인들(Deven)의 극성은 게이트라인들(GL1, GL2, GL3, ...)이 순차적으로 구동되는 1수평주기(1H) 마다 반전됨과 아울러 프레임 단위로 반전되게 된다.

이와 같이 종래의 데이터 드라이브 IC들(4) 각각은 n개의 데이터라인들을 구동하기 위하여 n+1개씩의 DAC들 및 버퍼들을 포함해야만 한다. 이 결과, 종래의 데이터 드라이브 IC들(4)은 그 구성이 복잡하고 제조단가가 상대적으로 높은 단점을 가진다.

따라서, 본 발명의 목적은 데이터라인들을 시분할 구동하여 데이터 드라이브 IC의 수를 줄일 수 있게 하는 액정표시장치의 데이터 구동 장치를 제공하는 것이다.

본 발명의 다른 목적은 데이터라인들을 시분할 구동하는 경우 화소전압 충전시간 차로 인한 화소전압 충전량 차를 보상할 수 있는 액정표시장치의 데이터 구동 장치를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시장치의 데이터 구동 장치는 액정표시장치의 기수번째 데이터라인과 우수번째 데이터라인에 서로 다른 극성의 화소전압 신호를 공급하는 데이터 구동 장치에 있어서, 샘플링 신호를 순차적으로 발생하는 쉬프트 레지스트 어레이와; 2n(n은 정수)개의 데이터 라인에 공급될 2n개의 화소 데이터를 상기 샘플링 신호에 응답하여 다수개씩 순차적으로 래치하여 동시에 출력하는 래치 어레이와; 상기 래치 어레이로부터 입력된 상기 2n개의 화소 데이터를 한 수평기간에서 n개씩 시분할하여 공급하기 위하여 다수의 제1 멀티플렉서들을 포함하고, 상기 다수의 제1 멀티플렉서들 중 기수번째의 제1 멀티플렉서들 각각은 제1 선택 제어 신호에 응답하여 2개의 기수번째 데이터 라인에 공급될 2개의 기수번째 화소 데이터를 시분할하여 출력하고, 우수번째의 제1 멀티플렉서들 각각은 상기 제1 선택 제어 신호와 반전된 제2 선택 제어 신호에 응답하여 2개의 우수번째 데이터 라인에 공급될 2개의 우수번째 화소 데이터를 시분할하여 출력하는 제1 멀티플렉서 어레이와; 상기 제1 멀티플렉서 어레이에서 상기 n개씩 시분할된 화소 데이터를 n개의 화소전압 신호로 변환하기 위하여 다수의 디지털-아날로그 변환기를 포함하고, 상기 다수의 디지털-아날로그 변환기는 정극성의 디지털-아날로그 변환기와 부극성의 디지털-아날로그 변환기가 교번적으로 배치된 디지탈-아날로그 변환 어레이와; 상기 2n개의 데이터 라인들을 n개씩 시분할하여 상기 n개의 화소전압 신호를 공급하기 위하여 다수의 디멀티플렉서를 포함하고, 상기 다수의 디멀티플렉서들 중 기수번째의 디멀티플렉서들 각각은 상기 제1 선택 제어 신호에 응답하여 2개의 기수번째 데이터 라인을 시분할 구동하고, 우수번째의 멀티플렉서들 각각은 상기 제2 선택 제어 신호에 응답하여 2개의 우수번째 데이터 라인을 시분할 구동하는 디멀티플렉서 어레이와; 상기 제1 멀티플렉서 어레이와 상기 디지털-아날로그 변환 어레이 사이에 접속된 다수의 제2 멀티플렉서들을 포함하고, 상기 다수의 제2 멀티플렉서들 각각은 상기 한 수평기간 마다 극성 반전되는 극성제어신호에 응답하여, 인접한 2개의 상기 제1 멀티플렉서의 출력 중 어느 하나를 선택함으로써 상기 제1 멀티플렉서 어레이로부터의 상기 n개의 화소 데이터의 진행경로를 결정하여 상기 디지털-아날로그 변환 어레이로 공급하는 제2 멀티플렉서 어레이와; 상기 디지털-아날로그 변환 어레이와 상기 디멀티플렉서 어레이 사이에 접속된 다수의 제3 멀티플렉서들을 포함하고, 상기 다수의 제3 멀티플렉서들 각각은 상기 극성제어신호에 응답하여, 인접한 2개의 상기 디지털-아날로그 변환기의 출력 중 어느 하나를 선택함으로써 상기 디지털-아날로그 변환 어레이로부터의 상기 n개의 화소전압 신호의 진행경로를 결정하여 상기 다수의 디멀티플렉서들로 공급하는 제3 멀티플렉서 어레이와; 상기 디지털-아날로그 변환 어레이로부터의 n개의 화소전압신호를 버퍼링하여 상기 제3 멀티플렉서 어레이로 출력하는 버퍼 어레이를 구비하고; 상기 제1 멀티플렉서 어레이와 상기 디멀티플렉서 어레이는 상기 제1 및 제2 선택제어신호에 응답하여, 상기 시분할된 화소데이터와 화소전압신호의 공급 순서를 라인 및 프레임 중 적어도 하나의 특정 단위마다 교번적으로 바꾸어 공급하여서 상기 시분할된 화소전압 신호의 충전량 편차를 보상하는 것을 특징으로 한다.

본 발명의 다른 특징에 따른 액정 표시 장치의 데이터 구동 장치는 액정표시장치의 기수번째 데이터라인과 우수번째 데이터라인에 서로 다른 극성의 화소전압 신호를 공급하는 데이터 구동 장치에 있어서, 샘플링 신호를 순차적으로 발생하는 쉬프트 레지스트 어레이와; 2n(n은 정수)개의 데이터 라인에 공급될 2n개의 화소 데이터를 상기 샘플링 신호에 응답하여 다수개씩 순차적으로 래치하여 동시에 출력하는 래치 어레이와; 상기 래치 어레이로부터 입력된 상기 2n개의 화소 데이터를 한 수평기간에서 n개씩 시분할하여 공급하기 위하여 다수의 제1 멀티플렉서들을 포함하고, 상기 다수의 제1 멀티플렉서들 중 기수번째의 제1 멀티플렉서들 각각은 제1 선택 제어 신호에 응답하여 2개의 기수번째 데이터 라인에 공급될 2개의 기수번째 화소 데이터를 시분할하여 출력하고, 우수번째의 제1 멀티플렉서들 각각은 상기 제1 선택 제어 신호와 반전된 제2 선택 제어 신호에 응답하여 2개의 우수번째 데이터 라인에 공급될 2개의 우수번째 화소 데이터를 시분할하여 출력하는 제1 멀티플렉서 어레이와; 상기 제1 멀티플렉서 어레이에서 상기 n개씩 시분할된 화소 데이터를 n개의 화소전압 신호로 변환하기 위하여 다수의 디지털-아날로그 변환기를 포함하고, 상기 다수의 디지털-아날로그 변환기는 정극성의 디지털-아날로그 변환기와 부극성의 디지털-아날로그 변환기가 교번적으로 배치된 디지탈-아날로그 변환 어레이와; 상기 2n개의 데이터 라인들을 n개씩 시분할하여 상기 n개의 화소전압 신호를 공급하기 위하여 다수의 디멀티플렉서를 포함하고, 상기 다수의 디멀티플렉서들 중 기수번째의 디멀티플렉서들 각각은 상기 제1 선택 제어 신호에 응답하여 2개의 기수번째 데이터 라인을 시분할 구동하고, 우수번째의 멀티플렉서들 각각은 상기 제2 선택 제어 신호에 응답하여 2개의 우수번째 데이터 라인을 시분할 구동하는 디멀티플렉서 어레이와; 상기 디지털-아날로그 변환 어레이와 상기 디멀티플렉서 어레이 사이에 접속된 다수의 제2 멀티플렉서들을 포함하고, 상기 다수의 제2 멀티플렉서들 각각은 상기 극성제어신호에 응답하여, 인접한 2개의 상기 디지털-아날로그 변환기의 출력 중 어느 하나를 선택함으로써 상기 디지털-아날로그 변환 어레이로부터의 상기 n개의 화소전압 신호의 진행경로를 결정하여 상기 디멀티플렉서 어레이로 공급하는 제2 멀티플렉서 어레이와; 상기 디지털-아날로그 변환 어레이로부터의 n개의 화소전압 신호를 버퍼링하여 상기 제3 멀티플렉서 어레이로 출력하는 버퍼 어레이와; 외부로부터 입력된 상기 2n개의 화소 데이터를 재정렬하여 상기 래치 어레이로 공급하는 데이터 레지트터부를 구비하고; 상기 데이터 레지스터부는 상기 2n개의 화소 데이터 중 4k-3(k는 양의 정수)번째 화소 데이터와 4k-2번째 화소 데이터를 상호 교환하여 재정렬하고, 제1 수평기간에서는 상기 재정렬된 화소 데이터들을 상기 래치 어레이로 출력하고, 제2 수평기간에서는 상기 재정렬된 화소 데이터들을 2채널씩 지연시켜 상기 래치 어레이로 출력하며, 상기 제1 및 제2 수평기간이 교번되도록 구동되고, 상기 제1 멀티플렉서 어레이와 상기 디멀티플렉서 어레이는 상기 제1 및 제2 선택제어신호에 응답하여, 상기 시분할된 화소데이터와 화소전압신호의 공급 순서를 라인 및 프레임 중 적어도 하나의 특정 단위마다 교번적으로 바꾸어 공급하여서 상기 시분할된 화소전압 신호의 충전량 편차를 보상하는 것을 특징으로 한다.

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상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 16b를 참조하여 설명하기로 한다.

도 4는 본 발명의 실시 예에 따른 액정표시장치의 데이터 드라이브 IC의 구성을 도시한 블록도이고, 도 5a 및 도 5b는 도 4에 도시된 데이터 드라이브 IC에 의한 기수 프레임 및 우수 프레임의 구동 파형도이다.

도 4에 도시된 데이터 드라이브 IC는 순차적인 샘플링신호를 공급하는 쉬프 트 레지스터 어레이(42)와, 샘플링신호에 응답하여 화소데이터(R, G, B)를 래치하여 출력하는 제1 및 제2 래치 어레이(46, 50)와, 제2 래치 어레이(50)로부터의 화소데이터(R, G, B)를 시분할하여 출력하기 위한 제1 MUX 어레이(54)와, 제1 MUX 어레이(54)로부터 공급되는 화소데이터(R, G, B)의 진행경로를 제어하는 제2 MUX 어레이(58)와, 제2 MUX 어레이(58)로부터의 화소데이터(R, G, B)를 화소전압신호로 변환하는 DAC 어레이(62)와, DAC 어레이(62)로부터의 화소전압신호를 완충하여 출력하는 버퍼 어레이(68)와, 버퍼 어레이(68) 출력의 진행경로를 제어하는 제3 MUX 어레이(80)와, 제3 MUX 어레이(80)로부터의 화소전압신호를 데이터라인들(D1 내지 D12)에 시분할하여 출력하기 위한 DEMUX 어레이(84)를 구비한다. 또한, 도 4에 도시된 데이터 드라이브 IC는 타이밍 제어부(도시하지 않음)로부터 공급되는 화소데이터(R, G, B)를 중계하는 데이터 레지스터(88)와, DAC 어레이(62)에서 필요로 하는 정극성 및 부극성 감마전압들을 공급하는 감마 전압부(90)를 더 구비한다.

이러한 구성을 갖는 데이터 드라이브 IC는 제1 MUX 어레이(54)와 DEMUX 어레이(84)를 이용하여 DAC 어레이(62)를 시분할구동함으로써 n+1개의 DAC(64, 66) 및 버퍼(70)를 이용하여 종래 대비 2배인 2n개의 데이터라인들을 구동하게 된다. 이렇게 데이터 드라이브 IC는 2n개의 데이터라인들을 구동하기 위하여 2n채널의 데이터출력을 갖으나, 도 4에서는 n=6이라 가정하여 12채널(D1 내지 D12) 부분만을 도시한다.

데이터 레지스터부(88)는 타이밍 제어부로부터의 화소데이터를 중계하여 제1 래치 어레이(46)로 공급한다. 특히 타이밍 제어부는 전송 주파수 감소를 위해 화 소데이터를 우수 화소데이터(RGBeven)와 기수 화소데이터(RGBodd)로 분리하여 각각의 전송라인을 통해 데이터 레지스터(88)로 공급하게 된다. 데이터 레지스터(88)는 입력된 우수 화소데이터(RGBeven)와 기수 화소데이터(RGBodd)를 각각의 전송라인을 통해 제1 래치 어레이(46)로 출력한다. 여기서 우수 화소데이터(RGBeven)와 기수 화소데이터(RGBodd) 각각은 적(R), 녹(G), 청(B) 화소데이터를 포함한다.

감마 전압부(90)는 감마 기준전압 발생부(도시하지 않음)로부터 입력되는 다수개의 감마 기준전압을 그레이별로 세분화하여 출력한다.

쉬프트 레지스터 어레이(42)는 순차적인 샘플링신호를 발생하여 제1 래치 어레이(46)로 공급하고, 이를 위하여 2n/6(여기서, n=6)개의 쉬프트 레지스터(44)를 구비한다. 도 4에 도시된 첫번째 단의 쉬프트 레지스터(44)는 타이밍 제어부로부터 입력되는 소스 스타트 펄스(SSP)를 소스 샘플링 클럭신호(SSC)에 따라 쉬프트시켜 샘플링신호로 출력함과 동시에 다음단의 쉬프트 레지스터(44)에 캐리신호(CAR)로 공급한다. 소스 스타트 펄스(SSP)는 도 5a 및 도 5b에 도시된 바와 같이 수평기간 단위로 공급되고 소스 샘플링 클럭신호(SSC) 마다 쉬프트되어 샘플링신호로 출력된다.

제1 래치 어레이(46)는 쉬프트 레지스터 어레이(42)로부터의 샘플링신호에 응답하여 데이터 레지스터(88)로부터의 화소데이터(RGBeven, RGBodd)를 일정단위씩 샘플링하여 래치한다. 제1 래치 어레이(46)는 2n(여기서, n=6)개의 화소데이터(R, G, B)를 래치하기 위해 2n개의 제1 래치들(48)로 구성되고, 그 제1 래치들(48) 각각은 화소데이터(R, G, B)의 비트수(3비트 또는 6비트)에 대응하는 크기를 갖는다. 이러한 제1 래치 어레이(46)는 샘플링 신호마다 우수 화소데이터(RGBeven)와 기수 화소데이터(RGBodd), 즉 6개씩의 화소데이터를 샘플링하여 래치한 다음 동시에 출력한다.

제2 래치 어레이(50)는 제1 래치 어레이(46)로부터의 화소데이터(R, G, B)를 타이밍 제어부로부터의 소스 출력 이네이블신호(SOE)에 응답하여 동시에 래치한 후 출력한다. 제2 래치 어레이(50)는 제1 래치 어레이(46)와 동일하게 2n(여기서, n=6)개의 제2 래치들(52)을 구비한다. 소스 출력 이네이블신호(SOE)는 도 5a 및 도 5b에 도시된 바와 같이 수평기간 단위로 발생한다.

제1 MUX 어레이(54)는 타이밍제어부로부터의 제1 및 제2 선택제어신호(Θ1, Θ2)에 응답하여 제2 래치 어레이(50)로부터의 2n(여기서, n=6)개 화소데이터를 H/2기간 단위로 n개씩 시분할하여 출력한다. 이를 위하여, 제1 MUX 어레이(54)는 n개의 제1 MUX들(56)로 구성된다. 제1 MUX들(56) 각각은 제2 래치 어레이(50)에서 두개의 제2 래치들(52) 중 어느 하나의 출력을 선택하여 출력한다. 다시 말하여, 제1 MUX들(56) 각각은 두개의 제2 래치들(52)의 출력을 1/2 수평기간 단위로 시분할하여 공급한다.

상세히 하면, 도트 인버젼 구동을 위해 기수번째 제1 MUX(56)는 제1 선택제어신호(Θ1)에 응답하여 2개의 기수번째 제2 래치들(52)의 출력 중 어느 하나를 선택하여 출력하고, 우수번째 제1 MUX(56)는 제2 선택제어신호(Θ2)에 응답하여 2개의 우수번째 제2 래치들(52)의 출력 중 어느 하나를 선택하여 출력한다.

예를 들면, 첫번째 제1 MUX(56)는 제1 선택제어신호(Θ1)에 응답하여 한 수 평기간 중 전반부에서 첫번째 제2 래치(52)로부터의 제1 화소데이터를 선택하여 출력하고, 후반부에서 세번째 제2 래치(52)로부터의 제3 화소데이터를 선택하여 출력한다. 두번째 제1 MUX(56)는 제2 선택제어신호(Θ2)에 응답하여 한 수평기간 중 전반부에서 두번째 제2 래치(52)로부터의 제2 화소데이터를 선택하여 출력하고, 후반부에서 네번째 제2 래치(52)로부터의 제4 화소데이터를 선택하여 출력한다. 제1 및 제2 선택제어신호(Θ1, Θ2)는 도 5a 및 도 5b에 도시된 바와 같이 서로 상반된 극성을 가지게 되고, 그 극성은 수평기간 단위로 반전된다.

제2 MUX 어레이(58)는 극성제어부(92)로부터의 극성제어신호(POL)에 응답하여 제1 MUX 어레이(54)로부터 공급되는 화소데이터(R, G, B)의 진행경로를 결정하게 된다. 이를 위하여 제2 MUX 어레이(54)는 n-1개의 제2 MUX들(60)을 구비한다. 제2 MUX들(60) 각각은 인접한 두개의 제1 MUX(56) 출력을 입력하여 극성제어신호(POL)에 따라 선택적으로 출력하게 된다. 여기서, 첫번째와 마지막번째 제1 MUX들(56)을 제외한 나머지 제1 MUX들(56) 각각의 출력은 인접한 두개의 제2 MUX(60)에 공유되어 입력된다. 첫번째와 마지막번째 제1 MUX들(56)의 출력은 PDAC(66)과 제2 MUX(60)에 공유되어 입력된다. 이러한 구성을 가지는 제2 MUX 어레이(58)는 극성제어신호(POL)에 따라 제1 MUX들(56) 각각으로부터의 화소데이터(R, G, B)가 그대로 DAC 어레이(62)로 진행되게 제어하거나, 한칸씩 오른쪽으로 쉬프트되어 DAC 어레이(62)로 진행되게 제어한다. 도트 인버젼 구동을 위하여 극성제어신호(POL)는 도 5a 및 도 5b에 도시된 바와 같이 수평기간 마다 극성 반전된다. 결과적으로 제2 MUX 어레이(58)는 제1 MUX 어레이(54)로부터의 화소 데이터(R, G, B) 각각이 극성제어신호(POL)에 응답하여 DAC 어레이(62)에 교번배치된 PDAC(64) 또는 NDAC(66)으로 출력되게 함으로써 화소데이터(R, G, B)의 극성을 제어하게 된다.

예를 들면, 제1 수평기간에서 첫번째 제1 MUX(56)로부터 순차적으로 출력되는 제1 및 제3 화소데이터는 제2 MUX(60)를 경유하지 않고 직접 PDAC1(66)으로 공급되고, 두번째 제1 MUX로(56)부터 순차적으로 출력되는 제2 및 제4 화소데이터는 첫번째 제2 MUX(60)에 의해 NDAC1(64)으로 공급된다. 그리고, 제2 수평기간에서 제1 및 제3 화소데이터는 첫번째 제2 MUX(60)에 의해 NDAC1(64)으로 공급되고, 제2 및 제4 화소데이터는 두번째 제2 MUX(60)에 의해 PDAC2(66)으로 공급된다.

DAC 어레이(62)는 제2 MUX 어레이(58)로부터의 화소데이터들(R, G, B)을 감마전압부(90)로부터의 정극성 및 부극성 감마전압(GH, GL)을 이용하여 화소전압신호로 변환하여 출력하게 된다. 이를 위하여, DAC 어레이(62)는 n+1개의 PDAC(66) 및 NDAC(64)을 구비하고, 도트 인버젼 구동을 위해 PDAC(66)과 NDAC(64)이 교번적으로 나란하게 배치된다. PDAC(66)은 제2 MUX 어레이(58)로부터의 화소데이터들(R, G, B)을 정극성 감마전압들(GH)을 이용하여 정극성 화소전압신호로 변환한다. NDAC(64)은 제2 MUX 어레이(18)로부터의 화소데이터들(R, G, B)을 부극성 감마전압들(GL)을 이용하여 부극성 화소전압신호로 변환한다. 이러한 PDAC(66) 및 NDAC(64)은 1/2 수평기간마다 입력되는 디지털 화소데이터를 아날로그 화소전압신호로 변환하는 동작을 수행하게 된다.

예를 들면, PDAC1(66)은 도 5a 및 도 5b에 도시된 바와 같이 제1 수평기간에 서 시분할되어 입력되는 오드화소 데이터 [1,1]과 [1,3]을 화소전압신호로 변환하여 출력한다. 동시에 NDAC2(64)도 도 5a 및 도 5b에 도시된 바와 같이 그 제1 수평기간 각각에서 시분할되어 입력되는 이븐화소 데이터 [1,2]와 [1,4]를 화소전압신호로 변환하여 출력한다. 그 다음, 제2 수평기간에서 NDAC2(64)은 시분할되어 입력되는 오드화소 데이터 [2,1]와 [2,3]를 화소전압신호로 변환하여 출력한다. 동시에 PDAC2(66)은 그 제2 수평기간에서 시분할되어 입력되는 이븐화소 데이터 [2,2]와 [2,4]를 화소전압신호로 변환하여 출력한다. 이러한 DAC 어레이(62)에 의해 2n개의 화소데이터가 1/2 수평기간 단위로 n개씩 시분할되어 화소전압신호로 변환되어 출력된다.

버퍼 어레이(68)에 포함되는 n+1개의 버퍼들(70) 각각은 DAC 어레이(62)의 PDAC(66) 및 NDAC(64) 각각으로부터 출력되는 화소전압신호를 신호완충하여 출력한다.

제3 MUX 어레이(80)는 타이밍 제어부로부터의 극성제어신호(POL)에 응답하여 버퍼 어레이(68)로부터 공급되는 화소전압신호의 진행경로를 결정하게 된다. 이를 위하여, 제3 MUX 어레이(80)는 n개(여기서, n=6)의 제3 MUX들(82)을 구비한다. 제3 MUX들(82) 각각은 극성제어신호(POL)에 응답하여 인접한 2개의 버퍼들(70) 중 어느 하나의 출력을 선택하여 출력한다. 여기서, 첫번째 및 마지막번째 버퍼(70)를 제외한 나머지 버퍼들(70)의 출력단은 인접한 2개의 제3 MUX들(82)에 공유되어 입력된다. 이러한 구성을 가지는 제3 MUX 어레이(82)는 극성제어신호(POL)에 응답하여 마지막번째 버퍼(70)를 제외한 버퍼들(70) 각각으로부터의 화소전압신호가 그 대로 DEMUX들(86)과 일대일 대응되어 출력되게 한다. 또한, 제3 MUX 어레이(82)는 극성제어신호(POL)에 응답하여 첫번째 버퍼(70)를 제외한 나머지 버퍼들(70) 각각으로부터의 화소전압신호가 DEMUX들(86)과 일대일 대응되어 출력되게 한다. 극성제어신호(POL)는 도트 인버젼 구동을 위하여 제2 MUX 어레이(58)에 공급되는 것과 동일하게 도 5a 및 도 5b에 도시된 바와 같이 수평기간 마다 극성 반전된다. 이와 같이 제3 MUX 어레이(80)는 제2 MUX 어레이(58)와 함께 극성제어신호(POL)에 응답하여 화소전압신호의 극성을 결정하게 된다. 이 결과 제3 MUX 어레이(80)에서 출력되는 화소전압신호는 인접한 화소전압신호들과 상반된 극성을 갖게 되고, 수평기간 단위로 극성 반전된다.

DEMUX 어레이(84)는 타이밍제어부로부터의 제1 및 제2 선택제어신호(Θ1, Θ2)에 응답하여 제3 MUX 어레이(80)로부터의 화소전압신호를 2n개(여기서, n=6)의 데이터라인들에 선택적으로 공급하게 된다. 이를 위하여 DEMUX 어레이(84)는 n개의 DEMUX(86)를 구비한다. DEMUX(86) 각각은 제3 MUX(82) 각각으로부터 공급되는 화소전압신호를 두 개의 데이터라인에 시분할하여 공급한다. 상세히 하면, 기수번째 DEMUX(84)는 제1 선택제어신호(Θ1)에 응답하여 기수번째 제3 MUX(82)의 출력을 2개의 기수번째 데이터라인들에 시분할하여 공급한다. 우수번째 DEMUX(86)는 제2 선택제어신호(Θ2)에 응답하여 2개의 우수번째 제3 MUX(80)의 출력을 2개의 우수번재 데이터라인들에 시분할하여 공급한다. 제1 및 제2 선택제어신호(Θ1, Θ2)는 도 5a 및 도 5b에 도시된 바와 같이 제1 MUX 어레이(54)에 공급되는 것과 동일하게 서로 상반된 극성을 가지며 수평기간 마다 극성 반전된다.

예를 들면, 첫번째 DEMUX(84)는 도 5a 및 도 5b에 도시된 바와 같이 제1 선택제어신호(Θ1)에 응답하여 1/2 수평기간 단위로 첫번째 제3 MUX(80)의 출력을 제1 및 제3 데이터라인(D1, D3)에 선택적으로 공급한다. 두번째 DEMUX(86)도 도 5a 및 도 5b에 도시된 바와 같이 제2 선택제어신호(Θ2)에 응답하여 1/2 수평기간 단위로 두번째 제3 MUX(82)의 출력을 제2 및 제4 데이터라인(D2, D4)에 선택적으로 공급한다.

구체적으로, 첫번째 DEMUX(86)는 제1 선택제어신호(Θ1)에 응답하여 제1 게이트라인(GL1)이 활성화되는 제1 수평기간 중 전반부에서 화소전압신호 [1,1]를 제1 데이터라인(D1)에 공급하고, 후반부에서 화소전압신호 [1,3]를 제3 데이터라인(D3)에 공급한다. 이와 동시에, 두번째 DEMUX(86)는 제2 선택제어신호(Θ2)에 응답하여 제1 수평기간(H1) 중 전반부에서 화소전압신호 [1,2]를 제2 데이터라인(D2)에 공급하고, 후반부에서 화소전압신호 [1,4]를 제4 데이터라인(D4)에 공급한다. 그리고, 첫번째 DEMUX(86)는 제2 수평기간(H2)과 제3 수평기간(H3) 각각의 전반부에서 화소전압신호 [2,1], [3,1] 각각을 제1 데이터라인(DL1)에 공급하고, 후반부에서 화소전압신호 [2,3], [3,3] 각각을 제3 데이터라인(DL3)에 공급한다. 이와 동시에, 두번째 DEMUX(86)는 제2 수평기간(H2)과 제3 수평기간(H3) 각각의 전반부에서도 화소전압신호 [2,2], [3,2] 각각을 제2 데이터라인(DL2)에 공급하고, 후반부에서는 화소전압신호 [2,4], [3,4] 각각을 제4 데이터라인(DL4)에 공급한다.

이러한 구성을 갖는 데이터 드라이브 IC에 의해 DL1, DL3 등과 같은 기수 데 이터라인들로 출력되는 화소전압신호와 DL2, DL4 등과 같은 우수 데이터라인들로 출력되는 화소전압신호는 도 5a 및 도 5b에 도시된 바와 같이 서로 상반되는 극성을 갖게 된다. 그리고 그 기수 데이터라인들(DL1, DL3, ...)과 우수 데이터라인들(DL2, DL4, ...)의 극성은 게이트라인들(GL1, GL2, GL3, ...)이 순차적으로 구동되는 1수평주기(1H) 마다 반전됨과 아울러 프레임 단위로 반전된다.

도 6 및 도 7은 도 4에 도시된 데이터 구동 IC내에서 극성제어신호(POL)에 따른 화소데이터의 진행경로를 나타낸 것이다.

극성제어신호(POL)가 로우상태(또는 하이상태)인 경우 제2 MUX 어레이(58)는 도 6에 도시된 바와 같이 제1 및 제2 래치 어레이(46, 50) 및 제1 MUX 어레이(54) 출력된 6개의 화소데이터들을 PDAC4(66)을 제외한 나머지 PDAC1(66) 내지 NDAC3(64)들 각각에 공급하여 화소전압신호로 변환되게 한다. 이 경우 첫번째 제1 MUX(56)의 출력은 그대로 PDAC1(66)으로 공급되어 화소전압신호로 변환된다. 제3 MUX 어레이(80)는 PDAC1(66) 내지 NDAC3(64) 각각으로부터 버퍼어레이(68)를 경유하여 공급된 화소전압신호들을 DEMUX들(86) 각각에 일대일 대응시켜 공급한다. DEMUX들(86) 각각은 제3 MUX들(82) 각각으로부터 입력되는 화소전압신호를 12개의 데이터라인(DL1 내지 DL12)에 선택적으로 공급한다.

반면에, 극성제어신호(POL)가 하이상태(또는 로우상태)인 경우 제2 MUX 어레이(58)는 도 7에 도시된 바와 같이 제1 및 제2 래치 어레이(46, 50) 및 제1 MUX 어레이(54) 출력된 6개의 화소데이터들을 오른쪽으로 쉬프트시켜 PDAC1(66)을 제외한 나머지 NDAC1(64) 내지 PDAC3(66)들 각각에 공급하여 화소전압신호로 변환되게 한 다. 이 경우 마지막번째 제1 MUX(56)의 출력은 그대로 PDAC4(66)으로 공급되어 화소전압신호로 변환된다. 제3 MUX 어레이(82)는 NDAC1(64) 내지 PDAC4(64) 각각으로부터 버퍼어레이(68)를 경유하여 공급된 화소전압신호들을 왼쪽으로 쉬프트시켜 DEMUX들(86) 각각에 일대일 대응시켜 공급한다. DEMUX들(86) 각각은 제3 MUX들(82) 각각으로부터 입력되는 화소전압신호를 12개의 데이터라인(DL1 내지 DL12)에 선택적으로 공급한다.

이상 설명한 바와 같이 본 발명의 실시 예에 따른 데이터 드라이브 IC는 DAC 어레이가 시분할구동됨으로써 n+1개의 DAC를 이용하여 2n 채널의 데이터라인들을 구동할 수 있게 된다. 다시 말하여, n+1개의 DAC를 구비하는 데이터 드라이브 IC 각각이 2n개의 데이터라인들을 구동함으로써 DAC IC 수를 1/2로 줄일 수 있게 된다.

도 8은 본 발명의 실시 예에 따른 데이터 드라이브 IC의 구성을 도시한 블록도이고, 도 10a 및 도 10b는 도 8에 도시된 데이터 드라이브 IC의 기수 프레임 및 우수 프레임의 구동 파형도이다. 그리고, 도 9a 및 도 9b는 도 8에 도시된 데이터 레지스터부(148)의 m-1번째 수평기간 및 m번째 수평기간의 구동 파형도이다.

도 8에 도시된 데이터 드라이브 IC는 순차적인 샘플링신호를 공급하는 쉬프트 레지스터 어레이(102)와, 샘플링신호에 응답하여 화소데이터(R, G, B)를 래치하여 출력하는 제1 및 제2 래치 어레이(106, 110)와, 제2 래치 어레이(110)로부터의 화소데이터(R, G, B)를 시분할하여 출력하기 위한 제1 MUX 어레이(114)와, 제1 MUX 어레이(114)로부터의 화소데이터(R, G, B)를 화소전압신호로 변환하는 DAC 어레이(122)와, DAC 어레이(122)로부터의 화소전압신호를 완충하여 출력하는 버퍼 어레이(128)와, 버퍼 어레이(128) 출력의 진행경로를 제어하는 제2 MUX 어레이(140)와, 제2 MUX 어레이(140)로부터의 화소전압신호를 데이터라인들(DL1 내지 D12)에 시분할하여 출력하기 위한 DEMUX 어레이(144)를 구비한다.

또한, 도 8에 도시된 데이터 드라이브 IC는 타이밍 제어부(도시하지 않음)로부터 공급되는 화소데이터(R, G, B)를 재정렬하여 출력하는 데이터 레지스터부(148)와, DAC 어레이(122)에서 필요로 하는 정극성 및 부극성 감마전압들을 공급하는 감마 전압부(150)를 더 구비한다.

이러한 구성을 갖는 데이터 드라이브 IC는 제1 MUX 어레이(114)와 DEMUX 어레이(144)를 이용하여 DAC 어레이(122)를 시분할구동함으로써 n+2개의 DAC(64, 66) 및 버퍼(130)를 이용하여 종래 대비 2배인 2n개의 데이터라인들을 구동하게 된다. 이렇게 데이터 드라이브 IC는 2n개의 데이터라인들을 구동하기 위하여 2n채널의 데이터출력을 갖으나, 도 8에서는 n=6이라 가정하여 12채널(DL1 내지 D12) 부분만을 도시한다.

데이터 레지스터부(148)는 타이밍 제어부로부터의 화소데이터를 도트 인버젼 구동에 적합하게 재정렬하여 제1 래치 어레이(106)로 공급한다. 데이터 레지스터부(148)는 제1 내지 제6 입력버스(IB1 내지 IB6)를 통해 타이밍 제어부로부터의 기수 화소데이터(OR, OG, OB)와 우수 화소데이터(ER, EG, EB)를 동시에 입력한다. 그리고, 데이터 레지스터부(148)는 입력된 기수 화소데이터(OR, OG, OB)와 우수 화소데이터(ER, EG, EB)를 재정렬하여 제1 내지 제6 출력버스(OB1 내지 OB6)를 통해 출력하게 된다.

구체적으로, 데이터 레지스터부(148)는 도 9a 및 도 9b에 도시된 바와 같이 6개씩의 화소데이터(OR, OG, OB, ER, EG, EB) 각각을 제1 내지 제6 입력버스(IB1 내지 IB6) 각각을 통해 입력하게 된다. 이 경우, 데이터 레지스터부(148)는 소스 스타트 펄스(SSP)를 기준으로 쉬프트 클럭신호(SSC)의 한 주기 단위마다 6개씩의 화소데이터(OR, OG, OB, ER, EG, EB)를 입력하게 된다.

그리고, 데이터 레지스터부(148)는 m-1번째 수평기간에서 도 9a에 도시된 바와 같이 한 수평라인분의 화소 데이터들 중 4k-2(여기서, k는 양의 정수)번 데이터와 4k-1번 데이터를 교환하여 출력하게 된다. 예를 들면, 도 9a에 도시된 바와 같이 2번과 3번 데이터를 바꾸고, 7번과 8번 데이터를, 10번과 11번 데이터 등을 상호 교환하여 출력하게 된다. 이는 제1 MUX들(116) 각각에 같은 극성의 화소전압신호로 변환되어질 한 쌍씩의 화소데이터가 입력되게 하기 위한 것이다. 이렇게, 데이터 레지스터부(148)에서 입력된 화소데이터들(OR, OG, OB, ER, EG, EB)을 재정렬하여 출력함에 따라 제1 MUX 어레이(114)와 DAC 어레이(122) 사이에서 극성제어신호(POL)에 따라 화소데이터의 진행경로를 결정하는 MUX 어레이를 제거할 수 있게 된다.

또한, 데이터 레지스터부(148)는 m번째 수평기간에서는 도 9b에 도시된 바와 같이 한 수평라인분의 화소 데이터들 중 4k-2(여기서, k는 양의 정수)번 데이터와 4k-1번 데이터를 교환하고 극성 반전을 위하여 2채널씩 지연, 즉 쉬프트시켜 출력버스(OB1 내지 OB6)를 통해 출력하게 된다. 예를 들면, 데이터 레지스터부(148)는 1번 화소데이터를 제3 출력버스(OB3)로, 교환된 3번 화소데이터를 제4 출력버스(OB4)로, 교환된 2번 화소데이터를 제5 출력버스(OB5)로, 4번 화소데이터를 제6 출력버스(OB6)로 쉬프트시켜 출력하게 된다. 그리고, 5번 화소데이터는 다음 클럭에서 제1 출력버스(OB1)로, 교환된 7번 화소데이터를 제2 출력버스(OB2)로, 교환된 6번 화소데이터를 제3 출력버스(OB3)로 쉬프트시켜 출력하게 된다.

이렇게, 데이터 레지스터부(148)에서 재정렬되어 출력되는 화소 데이터들(ORO, OGO, OBO, ERO, EGO, EBO)들은 화소 데이터의 재정렬 시간을 확보하기 위하여 입력된 화소데이터들(OR, OG, BO, ER, EG, EB) 보다 특정 시간, 예를 들면 2/3 클럭 정도 지연되어 출력된다.

쉬프트 레지스터 어레이(102)는 순차적인 샘플링신호를 발생하여 제1 래치 어레이(106)로 공급하고, 이를 위하여 2n/6(여기서, n=6)개의 쉬프트 레지스터(104)를 구비한다. 도 8에 도시된 첫번째 단의 쉬프트 레지스터(104)는 타이밍 제어부로부터 입력되는 소스 스타트 펄스(SSP)를 소스 샘플링 클럭신호(SSC)에 따라 쉬프트시켜 샘플링신호로 출력함과 동시에 다음단의 쉬프트 레지스터(104)에 캐리신호(CAR)로 공급한다. 소스 스타트 펄스(SSP)는 도 10a 및 도 10b에 도시된 바와 같이 수평기간 단위로 공급되고 소스 샘플링 클럭신호(SSC) 마다 쉬프트되어 샘플링신호로 출력된다.

제1 래치 어레이(106)는 쉬프트 레지스터 어레이(102)로부터의 샘플링신호에 응답하여 데이터 레지스터(148)로부터 제1 내지 제6 출력버스(OB1 내지 OB6)를 통해 입력되는 6개씩의 화소데이터를 샘플링하여 래치한다. 제1 래치 어레이(106)는 2n(여기서, n=6)개의 화소데이터를 래치하기 위해 2n개의 제1 래치들(108)로 구성되고, 그 제1 래치들(108) 각각은 화소데이터의 비트수(6비트 또는 8비트)에 대응하는 크기를 갖는다. 또한, 제1 래치 어레이(106)는 도 9b에 도시된 바와 같이 2채널씩 쉬프트되어 입력되는 경우를 대비하여 2개의 제1 래치들(도시하지 않음)을 더 구비한다.

예를 들면, m-1번째 수평기간에서 첫번째 제1 래치(108) 내지 12번째 제1 래치(108)에는 데이터 레지스터부(148)에서 재정렬된 1, 3, 2, 4, 5, 7, 6, 8, 9, 11, 10, 12번 순서로 화소데이터가 래치된다. 그리고, m번째 수평기간에서는 데이터 레지스터부(148)에서 재정렬된 화소데이터들이 2채널씩 쉬프트됨에 따라 첫번째 래치(108) 및 두번째 래치(108)에는 블랭크 데이터가 입력되고, 세번째 래치(108) 내지 12번째 래치(108)에 2채널씩 쉬프트된 1, 3, 2, 4, 5, 7, 6, 8, 9, 11번 순서로 화소데이터가 래치된다. 여기서, 10번 및 12번 화소데이터는 도시하지 않은 2개의 래치에 각각 래치된다.

제2 래치 어레이(110)는 제1 래치 어레이(106)로부터의 화소데이터를 타이밍 제어부로부터의 소스 출력 이네이블신호(SOE)에 응답하여 동시에 래치한 후 출력한다. 제2 래치 어레이(110)는 제1 래치 어레이(106)와 동일하게 2n(여기서, n=6)+2개의 제2 래치들(112)을 구비한다. 소스 출력 이네이블신호(SOE)는 도 10a 및 도 10b에 도시된 바와 같이 수평기간 단위로 발생한다.

제1 MUX 어레이(114)는 타이밍제어부로부터의 선택제어신호(Θ1)에 응답하여 제2 래치 어레이(110)로부터의 2n(여기서, n=6)개 화소데이터를 H/2기간 단위로 n개씩 시분할하여 출력한다. 이를 위하여, 제1 MUX 어레이(114)는 n개의 제1 MUX들(116)로 구성된다. 또한, 제1 MUX 어레이(114)는 화소데이터가 2채널씩 쉬프트되는 경우를 감안하여 1개의 제1 MUX(도시하지 않음)을 더 구비한다. 제1 MUX들(116) 각각은 제2 래치 어레이(110)에서 두개의 제2 래치들(112) 중 어느 하나의 출력을 선택하여 출력한다. 다시 말하여, 제1 MUX들(116) 각각은 두개의 제2 래치들(112)의 출력을 1/2 수평기간 단위로 시분할하여 공급한다.

상세히 하면, 도트 인버젼 구동을 위해 기수번째 제1 MUX(116)는 선택제어신호(Θ1)에 응답하여 2개의 기수번째 제2 래치들(112)의 출력 중 어느 하나를 선택하여 DAC 어레이(122)의 PDAC(124)으로 출력한다. 그리고, 우수번째 제1 MUX(56)는 선택제어신호(Θ1)에 응답하여 2개의 우수번째 제2 래치들(112)의 출력 중 어느 하나를 선택하여 DAC 어레이(122)의 NDAC(126)으로 출력한다.

예를 들면, m-1번째 수평기간의 전반부에서 첫번째 제1 MUX(56)는 선택제어신호(Θ1)에 응답하여 첫번째 제2 래치(112)로부터의 1번 화소데이터를, 후반부에서 두번째 제2 래치(112)로부터의 3번 화소데이터를 선택하여 PDAC1(124)으로 출력한다. 두번째 제1 MUX(116)는 선택제어신호(Θ1)에 응답하여 전반부에서 세번째 제2 래치(112)로부터의 2번 화소데이터를, 후반부에서 네번째 제2 래치(112)로부터의 4번 화소데이터를 선택하여 NDAC1(126)으로 출력한다. 그리고, m번째 수평기간 중 전반부에서 두번째 제1 MUX(56)는 선택제어신호(Θ1)에 응답하여 세번째 제2 래 치(112)로부터의 1번 화소데이터를, 후반부에서 네번째 제2 래치(112)로부터의 3번 화소데이터를 선택하여 NDAC1(126)으로 출력한다. 네번째 제1 MUX(116)는 선택제어신호(Θ1)에 응답하여 전반부에서 다섯번째 제2 래치(112)로부터의 2번 화소데이터를, 후반부에서 여섯번째 제2 래치(112)로부터의 4번 화소데이터를 선택하여 PDAC2(124)으로 출력한다. 여기서, 선택제어신호(Θ1)는 도 10a 및 도 10b에 도시된 바와 같이 그 극성은 1/2수평기간(H/2) 단위로 반전된다.

DAC 어레이(122)는 제1 MUX 어레이(114)로부터의 화소데이터들을 감마전압부(150)로부터의 정극성 및 부극성 감마전압(GH, GL)을 이용하여 화소전압신호로 변환하여 출력하게 된다. 이를 위하여, DAC 어레이(122)는 n+1개의 PDAC(124) 및 NDAC(126)을 구비하고, 도트 인버젼 구동을 위해 PDAC(124)과 NDAC(126)이 교번적으로 나란하게 배치된다. PDAC(124)은 제1 MUX 어레이(114)로부터의 화소데이터들을 정극성(공통전압 기준) 감마전압들(GH)을 이용하여 정극성 화소전압신호로 변환한다. NDAC(126)은 제1 MUX 어레이(114)로부터의 화소데이터들(R, G, B)을 부극성(공통전압 기준) 감마전압들(GL)을 이용하여 부극성 화소전압신호로 변환한다. 이러한 PDAC(124) 및 NDAC(126)은 1/2 수평기간마다 입력되는 디지털 화소데이터를 아날로그 화소전압신호로 변환하는 동작을 수행하게 된다.

예를 들면, PDAC1(124)은 도 10a 및 도 10b에 도시된 바와 같이 제1 수평기간에서 시분할되어 입력되는 오드 화소 데이터 [1,1]과 [1,3]을 화소전압신호로 변환하여 출력한다. 동시에 NDAC2(126)도 도 10a 및 도 10b에 도시된 바와 같이 그 제1 수평기간 각각에서 시분할되어 입력되는 이븐 화소 데이터 [1,2]와 [1,4]를 화 소전압신호로 변환하여 출력한다. 그 다음, 제2 수평기간에서 NDAC1(126)은 시분할되어 입력되는 오드화소 데이터 [2,1]와 [2,3]를 화소전압신호로 변환하여 출력한다. 동시에 PDAC2(124)은 그 제2 수평기간에서 시분할되어 입력되는 이븐화소 데이터 [2,2]와 [2,4]를 화소전압신호로 변환하여 출력한다. 이러한 DAC 어레이(122)에 의해 2n개의 화소데이터가 1/2 수평기간 단위로 n개씩 시분할되어 화소전압신호로 변환되어 출력된다.

버퍼 어레이(128)에 포함되는 n+1개의 버퍼들(130) 각각은 DAC 어레이(122)의 PDAC(124) 및 NDAC(126) 각각으로부터 출력되는 화소전압신호를 신호완충하여 출력한다.

제2 MUX 어레이(140)는 타이밍 제어부로부터의 극성제어신호(POL)에 응답하여 버퍼 어레이(128)로부터 공급되는 화소전압신호의 진행경로를 결정하게 된다. 이를 위하여, 제2 MUX 어레이(140)는 n(여기서, n=6)개의 MUX들(142)을 구비한다. MUX들(142) 각각은 극성제어신호(POL)에 응답하여 인접한 2개의 버퍼들(70) 중 어느 하나의 출력을 선택하여 출력한다. 여기서, 첫번째 및 마지막번째 버퍼(130)를 제외한 나머지 버퍼들(130)의 출력단은 인접한 2개의 MUX들(142)에 공유되어 입력된다. 이러한 구성을 가지는 제3 MUX 어레이(142)는 m-1번째 수평기간에서 극성제어신호(POL)에 응답하여 마지막번째 버퍼(130)를 제외한 버퍼들(130) 각각으로부터의 화소전압신호가 그대로 DEMUX들(146)과 일대일 대응되어 출력되게 한다. 또한, 제2 MUX 어레이(142)는 m번째 수평기간에서는 극성제어신호(POL)에 응답하여 첫번째 버퍼(70)를 제외한 나머지 버퍼들(70) 각각으로부터의 화소전압신호가 DEMUX들(86)과 일대일 대응되어 출력되게 한다. 극성제어신호(POL)는 도트 인버젼 구동을 위하여 도 10a 및 도 10b에 도시된 바와 같이 수평기간 마다 극성 반전된다. 이와 같이 제2 MUX 어레이(140)는 극성제어신호(POL)에 응답하여 화소전압신호의 극성을 결정하게 된다. 이 결과 제2 MUX 어레이(140)에서 출력되는 화소전압신호는 인접한 화소전압신호들과 상반된 극성을 갖게 되고, 수평기간 단위로 극성 반전된다.

DEMUX 어레이(144)는 타이밍제어부로부터의 선택제어신호(Θ1)에 응답하여 제2 MUX 어레이(140)로부터의 화소전압신호를 2n개(여기서, n=6)의 데이터라인들에 선택적으로 공급하게 된다. 이를 위하여 DEMUX 어레이(144)는 n개의 DEMUX(146)를 구비한다. DEMUX(146) 각각은 제2 MUX(142) 각각으로부터 공급되는 화소전압신호를 두개의 데이터라인에 시분할하여 공급한다.

예를 들면, 첫번째 DEMUX(146)는 도 10a 및 도 10b에 도시된 바와 같이 선택제어신호(Θ1)에 응답하여 1/2 수평기간 단위로 첫번째 MUX(142)의 출력을 제1 및 제3 데이터라인(D1, D3)에 선택적으로 공급한다. 두번째 DEMUX(146)도 도 10a 및 도 10b에 도시된 바와 같이 선택제어신호(Θ1)에 응답하여 1/2 수평기간 단위로 두번째 MUX(142)의 출력을 제2 및 제4 데이터라인(D2, D4)에 선택적으로 공급한다.

구체적으로, 첫번째 DEMUX(146)는 선택제어신호(Θ1)에 응답하여 제1 게이트라인(GL1)이 활성화되는 제1 수평기간의 전반부에서는 화소전압신호 [1,1]를 제1 데이터라인(D1)에 공급하고, 후반부에서는 화소전압신호 [1,3]를 제3 데이터라인(D3)에 공급한다. 이와 동시에, 두번째 DEMUX(146)는 선택제어신호(Θ1)에 응답하여 제1 수평기간(H1)의 전반부에서는 화소전압신호 [1,2]를 제2 데이터라인(D2)에 공급하고, 후반부에서는 화소전압신호 [1,4]를 제4 데이터라인(D4)에 공급한다. 그리고, 첫번째 DEMUX(86)는 제2 수평기간(H2)과 제3 수평기간(H3) 각각의 전반부에서는 화소전압신호 [2,1], [3,1] 각각을 제1 데이터라인(DL1)에 공급하고, 후반부에서는 화소전압신호 [2,3], [3,3] 각각을 제3 데이터라인(DL3)에 공급한다. 이와 동시에, 두번째 DEMUX(86)는 제2 수평기간(H2)과 제3 수평기간(H3) 각각의 전반부에서는 화소전압신호 [2,2], [3,2] 각각을 제2 데이터라인(DL2)에 공급하고, 후반부에서는 화소전압신호 [2,4], [3,4] 각각을 제4 데이터라인(DL4)에 공급한다.

이러한 구성을 갖는 데이터 드라이브 IC에 의해 DL1, DL3 등과 같은 기수 데이터라인들로 출력되는 화소전압신호와 DL2, DL4 등과 같은 우수 데이터라인들로 출력되는 화소전압신호는 도 10a 및 도 10b에 도시된 바와 같이 서로 상반되는 극성을 갖게 된다. 그리고 그 기수 데이터라인들(DL1, DL3, ...)과 우수 데이터라인들(DL2, DL4, ...)의 극성은 게이트라인들(GL1, GL2, GL3, ...)이 순차적으로 구동되는 1수평주기(1H) 마다 반전됨과 아울러 프레임 단위로 반전된다.

도 11 및 도 12은 도 8에 도시된 데이터 구동 IC내에서 극성제어신호(POL)에 따른 화소데이터의 진행경로를 나타낸 것이다.

m-1번째 수평기간에서 제1 및 제2 래치 어레이(106, 110)에는 1, 3, 2, 4, 5, 7, 6, 8, 9, 11, 10, 12번 순서로 화소데이터가 래치된다. 극성제어신호(POL)가 로우상태(또는 하이상태)인 경우, 즉 m-1번째 수평기간인 경우 제1 MUX 어레이(114)는 도 11에 도시된 바와 같이 전반부에서는 제2 래치 어레이(110)로부터 출력된 화소데이터들 중 1, 2, 5, 6, 9, 10번 화소데이터를, 후반부에서는 3, 4, 7, 8, 11, 12번 화소데이터를 선택하여 PDAC1(124) 내지 NDAC3(126)들 각각에 공급하여 화소전압신호로 변환되게 한다. 제2 MUX 어레이(142)는 PDAC1(124) 내지 NDAC3(126) 각각으로부터 버퍼 어레이(128)를 경유하여 공급된 화소전압신호들을 DEMUX들(146) 각각에 일대일 대응시켜 공급한다. DEMUX들(146) 각각은 제2 MUX들(142) 각각으로부터 입력되는 화소전압신호를 12개의 데이터라인(DL1 내지 DL12)에 선택적으로 공급한다.

m번째 수평기간에서 제1 및 제2 래치 어레이(106, 110)에는 1, 3, 2, 4, 5, 7, 6, 8, 9, 11, 10, 12번 순서의 화소데이터가 2채널씩 쉬프트되어 래치된다. 이 경우, 앞단에 위치하는 2개씩의 제1 래치(108) 및 제2 래치(112)들에는 유효한 화소데이터가 공급되지 않고 블랭크 데이터(도시하지 않음)가 공급된다. 극성제어신호(POL)가 하이상태(또는 로우상태)인 경우, 즉 m번째 수평기간인 경우 첫단의 제1 MUX(116)를 제외한 나머지 제1 MUX들(116)은 도 12에 도시된 바와 같이 전반부에서는 제2 래치 어레이(110)로부터 출력된 화소데이터들 중 1, 2, 5, 6, 9, 10번 화소데이터를, 후반부에서는 3, 4, 7, 8, 11, 12번 화소데이터를 선택하여 NDAC1(126) 내지 PDAC4(124)들 각각에 공급하여 화소전압신호로 변환되게 한다. 제2 MUX 어레이(142)는 NDAC1(126) 내지 PDAC4(124) 각각으로부터 버퍼 어레이(128)를 경유하여 공급된 화소전압신호들을 왼쪽으로 한 채널씩 쉬프트시켜 DEMUX들(146) 각각에 일대일 대응시켜 공급한다. DEMUX들(146) 각각은 제2 MUX들(142) 각각으로부터 입력 되는 화소전압신호를 12개의 데이터라인(DL1 내지 DL12)에 선택적으로 공급한다.

도 13는 도 4 및 도 8에 도시된 데이터 드라이브 IC가 적용되어진 액정표시장치의 구성을 개략적으로 도시한 것이다. 도 13에 도시된 액정표시장치는 데이터 TCP(76)를 통해 액정패널(72)과 접속되어진 데이터 드라이브 IC들(74)과, 게이트 TCP(80)를 통해 액정패널(72)과 접속되어진 게이트 드라이브 IC들(78)을 구비한다.

데이터 드라이브 IC들(74) 각각은 데이터 TCP(76) 각각에 실장되고, 그 데이터 TCP(76)를 통해 액정패널(72)의 상단부에 마련된 데이터 패드들과 전기적으로 접속된다. 게이트 드라이브 IC들(78) 각각도 게이트 TCP(80) 각각에 실장되고, 그 게이트 TCP(80)를 통해 액정패널(72)의 일측단에 마련된 게이트 패드들과 전기적으로 접속된다. 게이트 드라이브 IC들(78)은 액정패널(72) 상의 게이트라인들을 1수평주기(1H) 마다 하나의 게이트라인씩 순차적으로 구동한다. 데이터 드라이브 IC들(74)은 디지털 신호인 화소데이터 신호를 아날로그 신호인 화소전압신호로 변환하여 액정패널(72) 상의 데이터라인들을 1/2수평주기(H/2)로 시분할하여 공급한다. 이에 따라, 8n개의 데이터라인들을 구동하기 위해 n개씩의 데이터라인들을 구동하는 종래의 데이터 드라이브 IC는 8개가 필요한 반면에, 2n개의 데이터라인들을 시 분할 구동하는 본 발명의 데이터 드라이브 IC(74)는 4개만 필요하게 된다.

한편, 데이터라인들을 시분할하여 구동하는 경우 1수평기간(1H) 중 전반부에 공급된 화소전압의 충전량과 후반부에 공급된 화소전압의 충전량 간에 차이가 발생하게 된다. 이는 전반부에 공급된 화소전압과 후반부에 공급된 화소전압의 충전시점 차이로 인하여 충전시간이 서로 다르기 때문이다. 다시 말하여, 전반부에 공급된 화소전압은 약 1수평기간(1H)에 해당 액정셀들에 충전되는 반면에 후반부에 공급된 화소전압은 약 1/2수평기간(H/2)에 해당 액정셀들에 충전되기 때문이다. 이러한 충전시간 차로 인하여 액정셀들간에 화소전압의 충전량이 달라지게 되므로 플리커 현상 등이 예상된다.

이를 방지하기 위하여, 화소전압의 충전순서를 라인, 필드, 프레임 등과 같은 특정단위로 바꾸어 줌으로써 화소전압 충전량 차이가 보상되게 한다. 예를 들면, 현 프레임에서 특정 액정셀에 1수평기간(1H) 중 전반부에서 화소전압이 공급되어 1수평기간(1H)에 걸쳐 화소전압이 충전된 경우 다음 프레임에서는 후반부에 화소전압이 공급되게 하여 1/2수평기간(H/2)에 걸쳐 화소전압이 충전되게 한다. 이렇게 화소전압 충전순서를 프레임마다 바꾸어 줌으로써 충전시간 차로 초래되는 화소전압 충전량 차를 보상할 수 있게 된다. 또한, 화소전압 충전순서를 라인단위, 복수개의 라인단위로 바꾸어 주는 경우에도 화소전압 충전량 차이를 보상할 수 있게 된다. 이와 달리, 라인단위 및 프레임 단위 또는 복수개의 라인단위 및 프레임 단위로 화소전압 충전순서를 바꾸어 주는 경우에도 화소전압 충전량 차이를 보상할 수 있게 된다.

도 14a 및 도 14b는 데이터라인들을 시분할 구동하는 경우 화소전압 충전순서를 프레임 단위로 바꾸어 구동하기 위한 구동파형을 도시한 것이다. 특히, 도 14a는 오드 프레임에서 도 4 및 도 8에 도시된 데이터 구동장치에서 제1 내지 제4 데이터라인들(DL1 내지 DL4)을 구동하기 위한 신호파형을 도시하고, 도 14b는 이븐 프레임에서의 신호파형을 도시한다.

오드 프레임에 해당하는 도 14a에 있어서, 제1 수평기간(H1) 중 전반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 화소 데이터 [1,1], [1,2]가 선택된다. 화소 데이터 [1,1]는 극성제어신호(도시하지 않음)에 의해 정극성 화소전압신호로 변환되어 제1 데이터라인(DL1)으로 공급되고, 화소 데이터 [1,2]는 부극성 화소전압신호로 변환되어 제2 데이터라인(DL2)으로 공급된다. 이어서, 후반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 화소 데이터 [1,3], [1,4]가 선택된다. 화소 데이터 [1,3]는 극성제어신호(도시하지 않음)에 의해 정극성 화소전압신호로 변환되어 제3 데이터라인(DL3)으로 공급되고, 화소 데이터 [1,4]는 부극성 화소전압신호로 변환되어 제4 데이터라인(DL4)으로 공급된다.

이와 유사하게, 제2 수평기간(H1) 중 전반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 화소 데이터 [2,1], [2,2]가 선택된다. 화소 데이터 [2,1]는 극성제어신호(도시하지 않음)에 의해 부극성 화소전압신호로 변환되어 제1 데이터라인(DL1)으로 공급되고, 화소 데이터 [2,2]는 극성제어신호(도시하지 않음)에 의해 정극성 화소전압신호로 변환되어 제2 데이터라인(DL2)으로 공급된다. 이어서, 후반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 화 소 데이터 [2,3], [2,4]가 선택된다. 화소 데이터 [2,3]는 극성제어신호(도시하지 않음)에 의해 부극성 화소전압신호로 변환되어 제3 데이터라인(DL3)으로 공급되고, 화소 데이터 [2,4]는 정극성 화소전압신호로 변환되어 제4 데이터라인(DL4)으로 공급된다.

이렇게 오드 프레임에서 본 발명의 데이터 구동장치는 데이터라인들을 시분할 구동함과 아울러 도트 인버젼 방식으로 구동하게 된다.

이븐 프레임에 해당하는 도 14b에 있어서, 제1 수평기간(H1) 중 전반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 오드 프레임과는 달리 화소 데이터 [1,3], [1,4]가 선택된다. 화소 데이터 [1,3]는 극성제어신호(도시하지 않음)에 의해 부극성 화소전압신호로 변환되어 제3 데이터라인(DL3)으로 공급되고, 화소 데이터 [1,4]는 정극성 화소전압신호로 변환되어 제4 데이터라인(DL4)으로 공급된다. 이어서, 후반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 화소 데이터 [1,1], [1,2]가 선택된다. 화소 데이터 [1,1]는 극성제어신호(도시하지 않음)에 의해 부극성 화소전압신호로 변환되어 제1 데이터라인(DL1)으로 공급되고, 화소 데이터 [1,2]는 정극성 화소전압신호로 변환되어 제2 데이터라인(DL2)으로 공급된다.

이와 유사하게, 제2 수평기간(H1) 중 전반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 화소 데이터 [2,3], [2,4]가 선택된다. 화소 데이터 [2,3]는 극성제어신호(도시하지 않음)에 의해 정극성 화소전압신호로 변환되어 제3 데이터라인(DL3)으로 공급되고, 화소 데이터 [2,4]는 부극성 화소전압 신호로 변환되어 제4 데이터라인(DL4)으로 공급된다. 이어서, 후반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 화소 데이터 [2,1], [2,2]가 선택된다. 화소 데이터 [2,1]는 극성제어신호(도시하지 않음)에 의해 정극성 화소전압신호로 변환되어 제1 데이터라인(DL1)으로 공급되고, 화소 데이터 [2,2]는 부극성 화소전압신호로 변환되어 제2 데이터라인(DL2)으로 공급된다.

이와 같이 이븐 프레임에서 본 발명의 데이터 구동장치는 데이터라인들을 시분할 구동하고 도트 인버젼 방식으로 구동하게 된다. 아울러 본 발명의 데이터 구동장치는 이븐 프레임에서 오드 프레임과 화소전압 충전순서를 바꾸어 구동하게 된다. 이에 따라, 시분할 구동에 따른 충전시간 차로 인하여 오드 프레임에서 발생된 화소전압 충전량 차를 이븐 프레임에서 보상할 수 있게 된다. 이 결과, 데이터라인들을 시분할 구동시 화소전압 충전량 차로 인한 플리커 현상 등을 방지할 수 있게 된다.

도 15a 및 도 15b는 데이터라인들을 시분할 구동하는 경우 화소전압 충전순서를 라인단위 및 프레임 단위로 바꾸어 구동하기 위한 구동파형을 도시한 것이다. 특히, 도 15a는 오드 프레임에서 도 4 및 도 8에 도시된 데이터 구동장치에서 제1 내지 제4 데이터라인들(DL1 내지 DL4)을 구동하기 위한 신호파형을 도시하고, 도 15b는 이븐 프레임에서의 신호파형을 도시한다.

오드 프레임에 해당하는 도 15a에 있어서, 제1 수평기간(H1) 중 전반부인 H/2기간에서 선택제어신호(Θ1 및 Θ2)에 의해 화소 데이터 [1,1], [1,2]가 선택된다. 화소 데이터 [1,1]는 극성제어신호(도시하지 않음)에 의해 정극성 화소전압신 호로 변환되어 제1 데이터라인(DL1)으로 공급되고, 화소 데이터 [1,2]는 부극성 화소전압신호로 변환되어 제2 데이터라인(DL2)으로 공급된다. 이어서, 후반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 화소 데이터 [1,3], [1,4]가 선택된다. 화소 데이터 [1,3]는 극성제어신호(도시하지 않음)에 의해 정극성 화소전압신호로 변환되어 제3 데이터라인(DL3)으로 공급되고, 화소 데이터 [1,4]는 부극성 화소전압신호로 변환되어 제4 데이터라인(DL4)으로 공급된다.

그리고, 제2 수평기간(H1) 중 전반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 상기 제1 수평기간(H1)과는 다르게 화소 데이터 [2,3], [2,4]가 선택된다. 화소 데이터 [2,3]는 극성제어신호(도시하지 않음)에 의해 부극성 화소전압신호로 변환되어 제3 데이터라인(DL3)으로 공급되고, 화소 데이터 [2,4]는 정극성 화소전압신호로 변환되어 제4 데이터라인(DL4)으로 공급된다. 이어서, 후반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 화소 데이터 [2,1], [2,2]가 선택된다. 화소 데이터 [2,1]는 극성제어신호(도시하지 않음)에 의해 부극성 화소전압신호로 변환되어 제1 데이터라인(DL1)으로 공급되고, 화소 데이터 [2,2]는 정극성 화소전압신호로 변환되어 제2 데이터라인(DL2)으로 공급된다.

이렇게 오드 프레임에서 본 발명의 데이터 구동장치는 데이터라인들을 시분할 구동함과 아울러 도트 인버젼 방식으로 구동하게 된다. 아울러 라인단위로 화소전압 충전순서를 바꾸어 구동하게 된다.

이븐 프레임에 해당하는 도 15b에 있어서, 제1 수평기간(H1) 중 전반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 오드 프레임과는 달리 화소 데이터 [1,3], 화소 데이터 [1,4]가 선택된다. 화소 데이터 [1,3]는 극성제어신호(도시하지 않음)에 의해 부극성 화소전압신호로 변환되어 제3 데이터라인(DL3)으로 공급되고, 화소 데이터 [1,4]는 정극성 화소전압신호로 변환되어 제4 데이터라인(DL4)으로 공급된다. 이어서, 후반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 화소 데이터 [1,1], [1,2]가 선택된다. 화소 데이터 [1,1]는 극성제어신호(도시하지 않음)에 의해 부극성 화소전압신호로 변환되어 제1 데이터라인(DL1)으로 공급되고, 화소 데이터 [1,2]는 정극성 화소전압신호로 변환되어 제2 데이터라인(DL2)으로 공급된다.

그리고, 제2 수평기간(H1) 중 전반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 상기 제1 수평기간(H1)과는 다르게 화소 데이터 [2,1], [2,2]가 선택된다. 화소 데이터 [2,1]는 극성제어신호(도시하지 않음)에 의해 정극성 화소전압신호로 변환되어 제1 데이터라인(DL1)으로 공급되고, 화소 데이터 [2,2]는 부극성 화소전압신호로 변환되어 제2 데이터라인(DL2)으로 공급된다. 이어서, 후반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 화소 데이터 [2,3], [2,4]가 선택된다. 화소 데이터 [2,3]은 극성제어신호(도시하지 않음)에 의해 정극성 화소전압신호로 변환되어 제3 데이터라인(DL3)으로 공급되고, 화소 데이터 [2,4]는 부극성 화소전압신호로 변환되어 제4 데이터라인(DL4)으로 공급된다.

이와 같이 이븐 프레임에서 본 발명의 데이터 구동장치는 데이터라인들을 시분할 구동하고 도트 인버젼 방식으로 구동하게 된다. 또한, 본 발명의 데이터 구동장치는 라인단위로 화소전압 충전순서를 바꿈과 아울러 이븐 프레임에서 오드 프 레임과 화소전압 충전순서를 바꾸어 구동하게 된다. 이에 따라, 시분할 구동에 따른 충전시간 차로 인하여 발생된 화소전압 충전량 차를 보상할 수 있게 된다. 이와 달리, 복수개의 라인단위, 예컨데 2라인 단위로 화소전압 충전순서를 바꿈과 아울러 프레임단위로 화소전압 충전순서를 바꾸는 경우에도 화소전압 충전량 차를 보상할 수 있게 된다. 이 결과, 데이터라인들을 시분할 구동시 화소전압 충전량 차로 인한 플리커 현상 등을 방지할 수 있게 된다.

도 16a 및 도 16b는 칼럼 인버젼 방식으로 구동되는 데이터라인들을 시분할 구동하는 경우 화소전압 충전순서를 라인단위 및 프레임 단위로 바꾸어 구동하기 위한 구동파형을 도시한 것이다. 특히, 도 16a는 오드 프레임에서 도 4 및 도 8에 도시된 데이터 구동장치에서 제1 내지 제4 데이터라인들(DL1 내지 DL4)을 구동하기 위한 신호파형을 도시하고, 도 16b는 이븐 프레임에서의 신호파형을 도시한다.

오드 프레임에 해당하는 도 16a에 있어서, 제1 수평기간(H1) 중 전반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 화소 데이터 [1,1], [1,2]가 선택된다. 화소 데이터 [1,1]는 극성제어신호(도시하지 않음)에 의해 정극성 화소전압신호로 변환되어 제1 데이터라인(DL1)으로 공급되고, 화소 데이터 [1,2]는 부극성 화소전압신호로 변환되어 제2 데이터라인(DL2)으로 공급된다. 이어서, 후반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2) 각각에 의해 화소 데이터 [1,3]와 화소 데이터 [1,4]가 선택된다. 화소 데이터 [1,3]는 극성제어신호(도시하지 않음)에 의해 정극성 화소전압신호로 변환되어 제3 데이터라인(DL3)으로 공급되고, 화소 데이터 [1,4]는 부극성 화소전압신호로 변환되어 제4 데이터라인(DL4)으로 공 급된다.

그리고, 제2 수평기간(H1) 중 전반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 상기 제1 수평기간(H1)과는 다르게 화소 데이터 [2,3], [2,4]가 선택된다. 화소 데이터 [2,3]은 극성제어신호(도시하지 않음)에 의해 정극성 화소전압신호로 변환되어 제3 데이터라인(DL3)으로 공급되고, 화소 데이터 [2,4]는 부극성 화소전압신호로 변환되어 제4 데이터라인(DL4)으로 공급된다. 이어서, 후반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 화소 데이터 [2,1], 화소 데이터 [2,2]가 선택된다. 화소 데이터 [2,1]는 극성제어신호(도시하지 않음)에 의해 정극성 화소전압신호로 변환되어 제1 데이터라인(DL1)으로 공급되고, 화소 데이터 [2,2]는 부극성 화소전압신호로 변환되어 제2 데이터라인(DL2)으로 공급된다.

이렇게 오드 프레임에서 본 발명의 데이터 구동장치는 데이터라인들을 시분할 구동함과 아울러 칼럼 인버젼 방식으로 구동하게 된다. 아울러 라인단위로 화소전압 충전순서를 바꾸어 구동하게 된다.

이븐 프레임에 해당하는 도 16b에 있어서, 제1 수평기간(H1) 중 전반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 오드 프레임과는 달리 화소 데이터 [1,3], [1,4]가 선택된다. 화소 데이터 [1,3]은 극성제어신호(도시하지 않음)에 의해 부극성 화소전압신호로 변환되어 제3 데이터라인(DL3)으로 공급되고, 화소 데이터 [1,4]는 정극성 화소전압신호로 변환되어 제4 데이터라인(DL4)으로 공급된다. 이어서, 후반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 화소 데이터 [1,1], [1,2]가 선택된다. 화소 데이터 [1,1]는 극성제어신호(도시하지 않음)에 의해 부극성 화소전압신호로 변환되어 제1 데이터라인(DL1)으로 공급되고, 화소 데이터 [1,2]는 정극성 화소전압신호로 변환되어 제2 데이터라인(DL2)으로 공급된다.

그리고, 제2 수평기간(H1) 중 전반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 상기 제1 수평기간(H1)과는 다르게 화소 데이터 [2,1], [2,2]가 선택된다. 화소 데이터 [2,1]는 극성제어신호(도시하지 않음)에 의해 부극성 화소전압신호로 변환되어 제1 데이터라인(DL1)으로 공급되고, 화소 데이터 [2,2]는 정극성 화소전압신호로 변환되어 제2 데이터라인(DL2)으로 공급된다. 이어서, 후반부인 H/2기간에서 선택제어신호(Θ1 및/또는 Θ2)에 의해 화소 데이터 [2,3], [2,4]가 선택된다. 화소 데이터 [2,3]는 극성제어신호(도시하지 않음)에 의해 부극성 화소전압신호로 변환되어 제3 데이터라인(DL3)으로 공급되고, 화소 데이터 [2,4]는 정극성 화소전압신호로 변환되어 제4 데이터라인(DL4)으로 공급된다.

이와 같이 이븐 프레임에서 본 발명의 데이터 구동장치는 데이터라인들을 시분할 구동하고 칼럼 인버젼 방식으로 구동하게 된다. 또한, 본 발명의 데이터 구동장치는 라인단위로 화소전압 충전순서를 바꿈과 아울러 이븐 프레임에서 오드 프레임과 화소전압 충전순서를 바꾸어 구동하게 된다. 이에 따라, 시분할 구동에 따른 충전시간 차로 인하여 발생된 화소전압 충전량 차를 보상할 수 있게 된다. 이와 달리, 복수개의 라인단위, 예컨데 2라인 단위로 화소전압 충전순서를 바꿈과 아울러 프레임단위로 화소전압 충전순서를 바꾸는 경우에도 화소전압 충전량 차를 보상할 수 있게 된다. 이 결과, 데이터라인들을 시분할 구동시 화소전압 충전량 차 로 인한 플리커 현상 등을 방지할 수 있게 된다.

상술한 바와 같이, 본 발명에 따른 액정표시장치의 데이터 구동 장치에서는 DAC부를 시분할구동함으로써 n+1개의 DAC를 이용하여 적어도 2n개의 데이터라인들을 구동할 수 있게 된다. 이에 따라, 본 발명에 따른 액정표시장치의 데이트 구동 장치 및 방법에 의하면 데이터 드라이브 IC의 수를 종래대비 절반으로 줄일 수 있게 되므로 제조단가를 절감할 수 있게 된다.

또한, 본 발명에 따른 액정표시장치의 데이터 구동 장치에서는 시분할 구동시 화소전압 충전순서를 라인단위, 복수개의 라인단위, 프레임단위, 라인단위 및 프레임단위, 또는 복수개의 라인단위 및 프레임단위로 바꾸어 구동하게 된다. 이에 따라, 시분할 구동에 따른 충전시간 차로 인하여 발생되는 화소전압 충전량 차를 보상하여 플리커 현상 등을 방지할 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims

액정표시장치의 기수번째 데이터라인과 우수번째 데이터라인에 서로 다른 극성의 화소전압 신호를 공급하는 데이터 구동 장치에 있어서,

샘플링 신호를 순차적으로 발생하는 쉬프트 레지스트 어레이와;

2n(n은 정수)개의 데이터 라인에 공급될 2n개의 화소 데이터를 상기 샘플링 신호에 응답하여 다수개씩 순차적으로 래치하여 동시에 출력하는 래치 어레이와;

상기 래치 어레이로부터 입력된 상기 2n개의 화소 데이터를 한 수평기간에서 n개씩 시분할하여 공급하기 위한 다수의 제1 멀티플렉서들을 포함하고, 상기 다수의 제1 멀티플렉서들 중 기수번째의 제1 멀티플렉서들 각각은 제1 선택 제어 신호에 응답하여 2개의 기수번째 데이터 라인에 공급될 2개의 기수번째 화소 데이터를 시분할하여 출력하고, 상기 다수의 제1 멀티플렉서들 중 우수번째의 제1 멀티플렉서들 각각은 상기 제1 선택 제어 신호와 반전된 제2 선택 제어 신호에 응답하여 2개의 우수번째 데이터 라인에 공급될 2개의 우수번째 화소 데이터를 시분할하여 출력하는 제1 멀티플렉서 어레이와;

상기 제1 멀티플렉서 어레이에서 상기 n개씩 시분할된 화소 데이터를 n개의 화소전압 신호로 변환하기 위한 다수의 디지털-아날로그 변환기를 포함하고, 상기 다수의 디지털-아날로그 변환기는 정극성의 디지털-아날로그 변환기와 부극성의 디지털-아날로그 변환기가 교번적으로 배치된 디지탈-아날로그 변환 어레이와;

상기 제1 멀티플렉서 어레이와 상기 디지털-아날로그 변환 어레이 사이에 접속된 다수의 제2 멀티플렉서들을 포함하고, 상기 다수의 제2 멀티플렉서들 각각은 한 수평기간 마다 극성 반전되는 극성제어신호에 응답하여, 인접한 2개의 상기 제1 멀티플렉서의 출력 중 어느 하나를 선택함으로써 상기 제1 멀티플렉서 어레이로부터 n개씩 시분할되어 출력되는 n개의 화소 데이터의 진행경로를 결정하여 상기 디지털-아날로그 변환 어레이로 공급하는 제2 멀티플렉서 어레이와;

상기 2n개의 데이터 라인들을 n개씩 시분할하여 상기 다수의 디지털-아날로그 변환기로부터 변환된 상기 n개의 화소전압 신호를 공급하기 위한 다수의 디멀티플렉서를 포함하고, 상기 다수의 디멀티플렉서들 중 기수번째의 디멀티플렉서들 각각은 상기 제1 선택 제어 신호에 응답하여 2개의 기수번째 데이터 라인을 시분할 구동하고, 상기 다수의 디멀티플렉서들 중 우수번째의 디멀티플렉서들 각각은 상기 제2 선택 제어 신호에 응답하여 2개의 우수번째 데이터 라인을 시분할 구동하는 디멀티플렉서 어레이와;

상기 디지털-아날로그 변환 어레이와 상기 디멀티플렉서 어레이 사이에 접속된 다수의 제3 멀티플렉서들을 포함하고, 상기 다수의 제3 멀티플렉서들 각각은 상기 극성제어신호에 응답하여, 서로 인접한 2개의 상기 디지털-아날로그 변환기의 출력 중 어느 하나를 선택함으로써 상기 디지털-아날로그 변환 어레이로부터 변환된 상기 n개의 화소 전압 신호의 진행경로를 결정하여 상기 다수의 디멀티플렉서들로 공급하는 제3 멀티플렉서 어레이와;

상기 디지털-아날로그 변환 어레이로부터의 상기 n개의 화소 전압 신호를 버퍼링하여 상기 제3 멀티플렉서 어레이로 출력하는 버퍼 어레이를 구비하고;

상기 제1 멀티플렉서 어레이와 상기 디멀티플렉서 어레이는 상기 제1 및 제2 선택제어신호에 응답하여, 상기 시분할된 화소 데이터와 상기 n개의 화소 전압 신호의 공급 순서를 라인 및 프레임 중 적어도 하나의 특정 단위마다 교번적으로 바꾸어 공급함으로써 상기 교번적으로 바꾸어 공급되는 n개의 화소 전압 신호의 충전량 편차를 보상하는 것을 특징으로 하는 것을 액정표시장치의 데이터 구동 장치.
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제 1 항에 있어서,

상기 제1 및 제2 선택 제어 신호는 1/2 수평기간 마다 반전되는 것을 특징으로 하는 액정표시장치의 데이터 구동 장치.
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액정표시장치의 기수번째 데이터라인과 우수번째 데이터라인에 서로 다른 극성의 화소전압 신호를 공급하는 데이터 구동 장치에 있어서,

샘플링 신호를 순차적으로 발생하는 쉬프트 레지스트 어레이와;

2n(n은 정수)개의 데이터 라인에 공급될 2n개의 화소 데이터를 상기 샘플링 신호에 응답하여 다수개씩 순차적으로 래치하여 동시에 출력하는 래치 어레이와;

상기 래치 어레이로부터 입력된 상기 2n개의 화소 데이터를 한 수평기간에서 n개씩 시분할하여 공급하기 위한 다수의 제1 멀티플렉서들을 포함하고, 상기 다수의 제1 멀티플렉서들 중 기수번째의 제1 멀티플렉서들 각각은 제1 선택 제어 신호에 응답하여 2개의 기수번째 데이터 라인에 공급될 2개의 기수번째 화소 데이터를 시분할하여 출력하고, 상기 다수의 제1 멀티플렉서들 중 우수번째의 제1 멀티플렉서들 각각은 상기 제1 선택 제어 신호와 반전된 제2 선택 제어 신호에 응답하여 2개의 우수번째 데이터 라인에 공급될 2개의 우수번째 화소 데이터를 시분할하여 출력하는 제1 멀티플렉서 어레이와;

상기 제1 멀티플렉서 어레이에서 상기 n개씩 시분할된 화소 데이터를 n개의 화소전압 신호로 변환하기 위하여 다수의 디지털-아날로그 변환기를 포함하고, 상기 다수의 디지털-아날로그 변환기는 정극성의 디지털-아날로그 변환기와 부극성의 디지털-아날로그 변환기가 교번적으로 배치된 디지털-아날로그 변환 어레이와;

상기 2n개의 데이터 라인들을 n개씩 시분할하여 상기 n개의 화소전압 신호를 공급하기 위한 다수의 디멀티플렉서를 포함하고, 상기 다수의 디멀티플렉서들 중 기수번째의 디멀티플렉서들 각각은 상기 제1 선택 제어 신호에 응답하여 2개의 기수번째 데이터 라인을 시분할 구동하고, 상기 다수의 디멀티플렉서들 중 우수번째의 디멀티플렉서들 각각은 상기 제2 선택 제어 신호에 응답하여 2개의 우수번째 데이터 라인을 시분할 구동하는 디멀티플렉서 어레이와;

상기 디지털-아날로그 변환 어레이와 상기 디멀티플렉서 어레이 사이에 접속된 다수의 제2 멀티플렉서들을 포함하고, 상기 다수의 제2 멀티플렉서들 각각은 한 수평 기간마다 극성 반전되는 극성제어신호에 응답하여, 서로 인접한 2개의 상기 디지털-아날로그 변환기의 출력 중 어느 하나를 선택함으로써 상기 디지털-아날로그 변환 어레이로부터의 상기 n개의 화소전압 신호의 진행경로를 결정하여 상기 디멀티플렉서 어레이로 공급하는 제2 멀티플렉서 어레이와;

상기 디지털-아날로그 변환 어레이로부터의 n개의 화소전압 신호를 버퍼링하여 제3 멀티플렉서 어레이로 출력하는 버퍼 어레이와;

외부로부터 입력된 상기 2n개의 화소 데이터를 재정렬하여 상기 래치 어레이로 공급하는 데이터 레지스트터부를 구비하고;

상기 데이터 레지스터부는

상기 2n개의 화소 데이터 중 4k-3(k는 양의 정수)번째 화소 데이터와 4k-2번째 화소 데이터를 상호 교환하여 재정렬하고, 제1 수평기간에서는 상기 재정렬된 화소 데이터들을 상기 래치 어레이로 출력하고, 제2 수평기간에서는 상기 재정렬된 화소 데이터들을 2채널씩 지연시켜 상기 래치 어레이로 출력하며, 상기 제1 및 제2 수평기간이 교번되도록 구동되고,

상기 제1 멀티플렉서 어레이와 상기 디멀티플렉서 어레이는 상기 제1 및 제2 선택제어신호에 응답하여, 상기 시분할된 화소데이터와 상기 n개의 화소 전압 신호의 공급 순서를 라인 및 프레임 중 적어도 하나의 특정 단위마다 교번적으로 바꾸어 공급함으로써 상기 교번적으로 바꾸어 공급되는 n개의 화소 전압 신호의 충전량 편차를 보상하는 것을 특징으로 하는 것을 액정표시장치의 데이터 구동 장치.
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