KR100863921B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 완전 공핍형 SOI 트랜지스터에 있어서, SOI막의 박막화에 의존하지 않고 임계치(Roll-Off)를 억제한다. 반도체 장치(1)는 완전 공핍형의 SOI(Silicon on Insulator) 트랜지스터에 있어서, 채널 형성부(10)에서의 불순물 농도가 게이트(2)의 길이 방향을 따라 불균일하게 주입되는 것이다. 즉, 채널 형성부(10)의 소스(4), 드레인(5)측의 단부에, 중앙부와 비교하여 불순물 농도가 높은 고농도 영역(11)이 형성되어 있다.
반도체 장치, 채널 형성부, 소스, 드레인, 불순물 농도, SOI 트랜지스터

Description

반도체 장치 및 그 제조 방법{Semiconductor device and its manufacturing method}
본 발명은 완전 공핍형(空乏型)의 SOI 트랜지스터로 이루어지는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 저소비 전력, 고속 구동 등의 관점에서, SOI(Silicon on Insulator) 구조의 트랜지스터(SOI 트랜지스터)의 개발이 왕성하게 행하여지고 있다. SOI 트랜지스터는 SOI 구조에 의해 소자간끼리의 완전 분리가 용이해지고, 또한 소프트 에러나 CM0S 트랜지스터에 특유한 래치 업의 억제가 가능해지는 것이 알려져 있다. 이 때문에, 비교적 일찍부터 500㎚ 정도의 Si 활성층을 구비한 SOI 구조에 의해서 CM0S 트랜지스터 LSI의 고속·고신뢰성화의 검토가 행하여지고 있다.
최근에는 SOI의 표면 Si층을 더욱 100㎚ 정도 이하로까지 얇고, 또한 채널의 불순물 농도도 비교적 낮은 상태로 제어하여, 거의 Si 활성층 전체가 공핍화되는 조건(완전 공핍형 SOI 트랜지스터)으로 하면, 확산층 용량의 저감뿐만 아니라, 서브쓰레스홀드(Subthreshold) 영역에서의 급준한 드레인 전류의 상승 등의 더욱 뛰어난 특성을 갖기 때문에, 앞으로의 휴대기기 등에서 필요로 되고 있는 저소비 전력 LSI에 대한 응용이 기대되기 시작하고 있다.
그런데, 완전 공핍형 SOI 트랜지스터에는 디자인 룰의 축소에 따라, 더욱 얇은 SOI막이 필요하게 되고(single Gate 형태에서는 일반적으로 완성 게이트 길이의 1/10 이하의 채널 SOI막 두께), 이 때문에 이하에 도시하는 과제가 현재화되고 있다.
즉, 차세대의 미세 LSI에 요구되는 SOI막 두께는 완전 공핍형 SOI 트랜지스터의 경우, 단채널 효과를 SOI막 두께의 박막화만으로 억제하고자 하는 경우, 게이트 길이의 축소를 따라 점점 더 얇은 SOI층이 요구되게 된다.
예를 들면, 1998 IEEE, IEDM 98, p.407-p.410에 있어서 Hon-Sum Philip Wong 등은 디바이스 시뮬레이터를 사용한 계산 결과를 보고하고 있지만, O.1㎛ 세대의 트랜지스터의 경우, SOI막 두께가 10㎚ 이하가 아니면 Vth의 Roll-off를 충분히 억제할 수는 없다. 그런데, 이것은 시뮬레이션의 결과이고, 실제로 이러한 얇은 SOI막 두께로 디바이스를 제작하고자 하는 경우, 다음과 같은 프로세스상의 문제가 생긴다.
(1) 기생 저항의 증대
(2) 임계치(Vth)의 제어성의 악화
(3) 확산층으로의 콘택트 형성의 문제
(4) 캐리어의 이동도 저하의 문제(양자 효과)
(5) 결정성의 악화(Si의 응집의 발생)
즉, SOI층이 극단적으로 박막화된 경우, 실리사이드를 형성한다고 해도 Si층이 유한한 막 두께이기 때문에 금속의 막 두께를 두껍게 하더라도 그 만큼 기생 저 항을 내릴 수 없다. 더구나, 확산층의 SOI 또는 실리사이드 막 두께가 극단적으로 얇아지면, 퍼스트 콘택트 형성시의 층간 절연막의 가공시에 확산층에서 에칭을 멈추는 것이 상당히 곤란해진다.
또한, 단채널 효과를 SOI층의 박막화만으로 억제하고자 하는 경우, 그에 따라, 예를 들면 선택 에피텍시얼 성장, 게이트 전극 일함수 제어 등의 부가가 필요하게 된다. 그 한편 양자 효과에 의한 캐리어의 이동도 저하나 Si의 응집 등의 문제는 재료가 가지는 본질적인 문제이며, 그 해결은 대단히 곤란하다.
또한, 완전 공핍형 SOI 트랜지스터의 임계치를 채널로 도입하는 불순물 농도에 의해서 제어하고자 하는 경우, 임계치는 도입된 불순물의 총량에 의해서 결정된다. 이 때문에, SOI막 두께에 의존하여 불순물 총량이 변하기 때문에 SOI막 두께의 변동에 의한 임계치의 격차가 커져 버린다.
본 발명은 이러한 과제를 해결하기 위해서 이루어진 것이다. 즉, 본 발명의 반도체 장치는 완전 공핍형의 SOI(Silicon on Insulator) 트랜지스터에 있어서, 채널 형성부에서의 불순물 농도가 게이트 길이 방향을 따라 불균일하게 주입되고 있는 것이다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 SOI층의 소자 형성 영역에 게이트 산화막을 형성하고, 그 게이트 산화막을 거쳐서 게이트를 형성하는 공정과, 소자 형성 영역의 게이트와 대응하는 채널 형성부의 단부에, 그 채널 형성부의 중앙부보다 불순물 농도가 높은 고농도 영역을 형성하는 공정과, 소자 형성 영역의 채널 형성부 이외의 부분에 불순물을 주입하여 소스, 드레인을 형성하여, 완전 공핍형의 SOI 트랜지스터 구조를 구성하는 공정을 구비하고 있다.
이러한 본 발명에서는 완전 공핍형의 SOI 트랜지스터에 있어서, 채널 형성부에서의 불순물 농도가 게이트 길이 방향을 따라 불균일하게 주입되어 있기 때문에, 장채널의 트랜지스터에서는 임계치가 채널 형성부의 대부분을 차지하는 낮은 불순물 농도로 결정되고, 단채널의 트랜지스터에서는 채널 형성부의 고농도 영역의 불순물 농도로 결정되게 된다.
특히, 이 상대적으로 높은 불순물 농도의 영역이 트랜지스터의 채널 길이에 의존하지 않고, 일정한 영역 폭으로 형성되도록 함으로써, 채널 길이의 변동에 따라 임계치가 변동되는(단채널일수록 임계치가 작아진다) 것을 억제할 수 있게 된다.
도 1은 제 1 실시예에 따른 반도체 장치를 설명하는 모식 단면도.
도 2a 및 도 2b는 채널 길이가 다른 반도체 장치의 구성을 설명하는 모식 단면도.
도 3은 게이트 길이(채널 길이)에 대한 임계치 전압의 변화를 설명하는 도면.
도 4a 내지 도 4c는 반도체 장치의 제조 방법을 차례로 설명하는 모식 단면도.
도 5a 내지 도 5c는 반도체 장치의 제조 방법을 차례로 설명하는 모식 단면 도.
도 6a 내지 도 6c는 반도체 장치의 제조 방법을 차례로 설명하는 모식 단면도.
도 7a 내지 도 7d는 SOI막 두께에 의한 불순물 농도의 차를 설명하는 모식도.
도 8은 임계치의 게이트 길이 의존성을 설명하는 도면.
도 9a 및 도 9b는 제 2 실시예에 따른 반도체 장치를 설명하는 모식 단면도.
도 10a 및 도 10b는 제 3 실시예에 따른 반도체 장치를 설명하는 모식 단면도.
도 11은 제 3 실시예에 따른 반도체 장치의 구체적인 예를 설명하는 모식 단면도.
도 12a 내지 도 12c는 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 모식 단면도.
도 13a 내지 도 13c는 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 모식 단면도.
도 14a 내지 도 14c는 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 모식 단면도.
이하, 본 발명의 실시예를 도면에 의거하여 설명한다. 도 1은 제 1 실시예에 따른 반도체 장치를 설명하는 모식 단면도이다. 이 반도체 장치(1)는 SIMOX 기판(20)(Low Dose SIMOX)상에 형성된 SOI층(23)에 형성된 완전 공핍형 SOI 트랜지스터로 이루어지는 것이다.
SOI막(23)에는 중앙 부분에 채널 형성부(10), 양단 부분에 소스(4), 드레인(5)이 형성되어 있다. 또한, 채널 형성부(10)상에는 절연막(2a)을 개재하여 게이트(2)가 형성되어 있다.
게이트(2)의 양측에는 사이드 월(3)이 형성되고, 그 사이드 월(3)의 아래쪽에 있는 SOI막에는 확장(extention) 영역(12)이 형성되어 있다.
이러한 완전 공핍형 SOI 트랜지스터에 있어서, 본 실시예에서는 채널 형성부(10)에서의 불순물 농도가 게이트(2)의 길이 방향(소스(4)-드레인(5) 방향)을 따라 불균일하게 주입되어 있는 점에 특징이 있다.
구체적으로는 채널 형성부(10)에 있어서의 확장 영역(12)의 근방에, 채널 형성부(10)의 중앙부보다도 불순물 농도가 높은 고농도 영역(11)을 구비하고 있다. 또한, 확장 영역(12)이 형성되어 있지 않은 트랜지스터의 경우에는 채널 형성부(10)의 소스(4) 및 드레인(5)의 근방에 고농도 영역(11)이 형성된다.
여기서, 반도체 장치(1)가 N-MOS 트랜지스터인 경우에는 예를 들면 p형 ∼20Ω·㎝로 이루어지는 저항율의 지지 기판(21), 매립 산화막(22)의 두께, 예를 들면 100㎚의 SIMOX 기판(20)에 형성된다.
게이트(2)의 바로 아래로 되는 SOI막(23)(채널 형성부(10))은 예를 들면 26㎚ 두께로 되어 있고, 확산층인 소스(4), 드레인(5) 및 게이트(2)에는 예를 들면 퇴적막 두께 5㎚의 Co에 의해서 자기 정합적으로 실리사이드(30)(CoSi2의 막 두께는 ∼18㎚)가 형성되어 있다.
게이트(2)와 채널 형성부(10) 사이의 절연막(2a)은 약 3.5㎚ 두께이며, 게이트(2)는 Phos가 충분히 도프된 n+PolySi(200㎚ 두께)로 구성된다.
소스(4), 드레인(5) 및 확장 영역(12)은 모두 As가 고농도로 도프되어 있고, 확장 영역(12)을 포함한 SOI막(23)은 충분히 저저항화되어 있다. 게이트(2)의 측벽에 형성된 사이드 월(3)은 SiO2에 의해서 형성되어 있고, 그 폭은 약 ∼100㎚으로 되어 있다.
채널 형성부(10)의 중앙 부근의 불순물 농도는 ∼2×1018㎝-3(도즈로 B가 6×1012㎝-2)가 되어 있지만, 채널 형성부(10)의 고농도 영역(11)의 불순물 농도는 피크 농도로 ∼3×1019㎝-3(도즈로 B가 ∼1×1014㎝-2)로 되어 있다. 이 채널 형성부(10)의 고농도 영역(11)은 게이트(2)의 길이가 달라도 일률적으로 예를 들면 가로 방향(게이트 길이 방향)으로 ∼50㎚로 하고 있다.
이러한 구조로 함으로써, N-MOS 트랜지스터의 임계치(Vth)는 게이트 길이 ∼6.0㎛의 장채널 트랜지스터로 Vth ∼ 0.4V가 되지만, 게이트 길이 ∼O.14㎛의 단채널 트랜지스터에서도 Vth ∼ 0.3V 정도까지밖에 저하하지 않아, Roll-off를 ∼0.1V 정도로 억제하는 것이 가능해진다.
도 2a 및 도 2b는 채널 길이가 다른 반도체 장치의 구성을 설명하는 모식 단 면도이다. 본 실시예에서는 도 2a에 도시하는 바와 같은 게이트 길이(Lg1)로 이루어지는 채널 형성부(10)가 긴 트랜지스터(장채널 트랜지스터)와, 도 2b에 도시하는 바와 같은 게이트 길이(Lg2)로 이루어지는 채널 형성부(10)의 짧은 트랜지스터(단채널 트랜지스터)로, 채널 형성부(10)에 형성하는 고농도 영역(11)의 폭(d)을 게이트 길이에 의존하지 않고 일정하게 하고 있다.
이것에 의해, 채널 길이의 변동을 따라 트랜지스터의 임계치가 변동하는(단채널일수록 임계치가 작아진다) 것을 억제할 수 있게 된다. 이것은 단채널 트랜지스터일수록, 높은 불순물 농도의 기여가 상대적으로 높아지기 때문에, 실효적인 채널 형성부(10)의 불순물 농도가 높아지기 때문이다.
도 3은 게이트 길이(채널 길이)에 대한 임계치 전압의 변화를 설명하는 도면이다. 이 도면에서는 채널 형성부에 고농도 영역을 가지지 않는 종래 기술의 N-MOS 트랜지스터의 임계치 전압 변화와, 채널 형성부에 고농도 영역을 가지는 본 발명의 N-MOS 트랜지스터의 임계치 전압 변화를 도시하고 있다.
장채널측에서는 본 발명과 종래 기술은 거의 동일한 임계치(Vth)로 되어 있지만, 단채널측에서는 종래 기술쪽이 크게 Ro1l-off하고, 본 발명에서는 작은 Roll-off로 되어 있다.
이로부터, 본 실시예에서는 게이트 길이(채널 길이)를 짧게 하는 경우에도, 채널 형성부(SOI막)의 두께를 얇게 하지 않고 임계치 전압의 저하를 억제할 수 있게 된다. 특히, 본 실시예의 반도체 장치(1)에서는 SOI막의 두께를 게이트 길이의 1/10보다 두껍고 1/2 이하로 하는 것이 가능해진다.
다음에, 본 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 4a 내지 도 4c, 도 5a 내지 도 5c는 본 실시예에 따른 반도체 장치의 제조 방법을 차례로 설명하는 모식 단면도이다. 우선, 도 4a에 도시하는 바와 같이, 예를 들면 p형 ∼20Ω·㎝로 이루어지는 저항율의 지지 기판(21), 매립 산화막(22)의 두께 예를 들면 100㎚, SOI막(23)의 두께가 ∼42㎚의 SIM0X 기판(20)을 준비하여, 공지의 수법(예를 들면, Trench법)으로 소자 분리를 한다.
다음에, 도 4b에 도시하는 바와 같이, 채널 형성부(10)로 되는 SOI막(23)에 불순물을 이온 주입한다. 이온 주입 조건은 예를 들면 아래와 같이 된다.
이온 종류 : BF2+, 가속 전압 : 15keV, 도즈량 : 6×1012㎝-2, 주입 각도:O°
이 이온 주입에 의해서, 채널 형성부(10)에는 게이트 길이 방향으로 균일하게 불순물이 도프되는 상태로 된다. 그 후, SOI막(23)상에 약 3.5㎚ 두께의 절연막(2a)을 형성하고, 도 4c에 도시하는 게이트(2)로 되는 PolySi를 퇴적한다. 그리고, PolySi에 불순물(Phos)을 도입한 후, 패터닝하여 게이트(2)를 형성한다.
다음에, 5a에 도시하는 바와 같이, 게이트(2)에 대하여 자기 정합적으로 확장 영역(12)을 형성하기 위한 불순물을 SOI막(23)에 주입한다. 이 때의 이온 주입 조건은 예를 들면 아래와 같이 된다.
이온 종류 : As+, 가속 전압 : 2.5keV, 도즈량:2.4×1O15㎝-2, 주입 각도:O°
다음에, 도 5b에 도시하는 바와 같이, 확장 영역(12)과 인접하는 채널 형성부(10)의 단부에, 채널 불순물 농도가 중앙부에 대하여 상대적으로 높은 고농도 영 역(11)을 형성하기 위해서, 예를 들면, 이하의 조건에 의해서 경사 이온 주입(Halo 또는 Pocket 이온 주입)을 한다.
이온 종류 : B+, 가속 전압 : 8.0keV, 도즈량 : 1.28×1014㎝-2(1.6×10 13×8의 8방향 분할 주입), 주입 각도 : 20°
이와 같이, 게이트(2)에 대하여 자기 정합적으로 경사 이온 주입을 함으로써, 확장 영역(12)과 인접한 채널 형성부(10)의 단부에, 중앙보다 상대적으로 불순물 농도가 높은 고농도 영역(11)을 게이트 길이에 의존하지 않고 일정 폭으로 형성할 수 있게 된다.
이어서, 도 5c에 도시하는 바와 같이, SiO2의 전체면 퇴적과 에치백에 의해, 게이트(2)의 측벽에 사이드 월(3)을 형성한다. 다음에, 도 6a에 도시하는 바와 같이, 소스(4), 드레인(5)으로 되는 SOI막(23)에 불순물(예를 들면, As)을 고농도로 이온 주입한 후, 불순물의 활성화를 위한 열 처리를 예를 들면 이하의 조건에 의해서 행한다.
950℃, 10초, N2 분위기 중, RTA 처리
그 후, 도 6b에 도시하는 바와 같이, 게이트(2), 소스(4), 드레인(5)에 자기 정합적으로 실리사이드(30)를 형성하고, 도 6c에 도시하는 바와 같은 층간 절연막(40)의 퇴적과, 콘택트 홀의 형성, 및 메탈라이제이션(metallization)을 한다.
본 실시예의 반도체 장치(1)에서는 단채널의 트랜지스터를 구성하더라도 SOI 막(23)의 박막화에 의존하지 않고 임계치 변동을 억제할 수 있기 때문에, SOI막(23)의 두께를 게이트 길이의 1/10 내지 1/2로 할 수 있고, 콘택트 홀의 형성시에 층간 절연막(40)의 에칭을 소스(4), 드레인(5)에서 멈추는 것이 용이해져, 제조 조건의 완화를 도모하는 것이 가능해진다. 이들의 공정에 의해, 본 실시예의 반도체 장치(1)가 완성된다.
또, 상술한 실시예에서는 N-MOS 트랜지스터를 예로 하고 있지만, P-MOS 트랜지스터이어도 적용 가능하다. 또한, CM0S 트랜지스터이어도 레지스트 마스크로 이온 종류를 나누는 것에 의해 제조하는 것이 가능하다.
또한, SOI 기판으로서 SIM0X 기판을 사용하였지만, 이외에도 ELTRAN, Unibond 등의 클래드(clad)법에 의한 SOI 기판이어도 좋다. 또한, 트랜지스터의 각 구조, 불순물 농도, 이온 주입 조건 등은 상기한 예에 한정되는 것은 아니다.
다음에, 제 2 실시예에 대해서 설명한다. 제 2 실시예에 따른 반도체 장치는 제 1 실시예에 따른 완전 공핍형 SOI 트랜지스터로 이루어지는 반도체 장치에 있어서, 채널 형성부에 불순물 농도가 상대적으로 낮은 논도프(nod dope) 영역을 형성하는 점에 특징이 있다.
여기서, 완전 공핍형 SOI 트랜지스터의 임계치를 채널 형성부의 불순물 농도로 제어하고자 하는 경우, 임계치는 도입된 불순물의 총량에 의해서 결정된다. 그 결과, 다음과 같은 문제가 생긴다.
(1) 불순물의 총량이 SOI막 두께에 의존하여 채널 형성부에 도입된다.
(2) 불순물 주입 직후의 불순물 농도는 SOI막 두께에 의존하여 변화하고, 그 후의 열 처리에 의해서, 매립 산화막 중으로 확산 또는 계면에 석출하는 불순물 총량이 SOI막 두께에 의존하여 변하여 버린다.
상기 (1)의 결과, 불순물 주입 후의 불순물 프로파일의 재분포가 전혀 없는 경우에도 SOI막 두께가 두꺼울수록, 채널 형성부에 도입되는 불순물 총량이 많아져, 임계치가 높게 설정되어 버린다.
또한, 상기 (2)의 결과, 불순물을 SOI 활성층 중에 거의 머물도록 하기 위해서, 레인지(Rp; range)를 SOI층 중에 설정하지만, 이 경우, SOI/매립 산화막 계면 부근의 불순물 농도는 SOI막 두께가 두꺼운 경우에 낮아지고, SOI막 두께가 얇은 경우에 높아진다.
이 때, SOI층 중에 도입된 불순물은 열 처리에 의해서 매립 산화막 중으로 확산 또는 매립 산화막 계면에 석출해가지만, 이 불순물의 확산/석출은 기본적으로는 불순물 농도에 비례하여 생기기 때문에, SOI/매립 산화막 계면 부근의 불순물 농도가 높아지는 얇은 SOI층에서 더욱 현저해진다.
도 7a 내지 도 7d는 SOI막 두께에 의한 불순물 농도의 차를 설명하는 모식도이다. 즉, 도 7a에 도시하는 바와 같이, SOI막 두께가 얇은 경우, 불순물의 일부가 SOI층의 바깥으로 몰리고, 열 처리 후에는 도 7c에 도시하는 바와 같이, SOI층의 외측으로 많이 확산되어 간다. 한편, 도 7b에 도시하는 바와 같이, SOI막 두께가 두꺼운 경우, 불순물의 대부분이 SOI층 중으로 몰리고, 열 처리 후에는 도 7d에 도시하는 바와 같이, SOI층의 외측으로의 확산은 적어진다.
결과적으로, 열 처리의 정도에 따라서, 얇은 SOI층과 두꺼운 SOI층에서는 실 효적인 불순물의 총량의 차가 점점 더 증대되어 버린다. 특히, 불순물이 붕소인 경우, SiO2 중의 확산 계수가 Si 중의 그것보다도 크기 때문에, 채널 형성부에 도입된 불순물은 매립 산화막 계면 근방에서 생긴 농도가 저하되어 버린다. 또한, 불순물이 인인 경우에도 Si/SiO2 계면에 인이 석출되는 것이 알려져 있고, 결과적으로는 불순물 농도가 저하된 것과 같아진다. 최악의 경우, 충분한 열 처리 후에 SOI층 중의 불순물 농도는 SOI막 두께에 의존하지 않고 일정해지고, 이 때, 트랜지스터의 완성 임계치는 채널 형성부의 SOI막 두께에 단순히 비례하게 된다.
현재, 박막 SOI의 막 두께 면 내 분포는 비교적 양호한 경우에도 ±4.O㎚ 정도이지만, 예를 들면 0.13㎛ 완전 공핍형 SOI 트랜지스터의 완성의 채널 형성부의 중심 SOI막 두께를 26㎚(단채널 효과로부터 상한의 SOI막 두께가 결정된다), 중심의 임계치를 0.3V(불순물 농도 ∼2×1018㎝-3)로 설정한 경우, 채널 불순물 농도가 비교적 높고, SOI막 두께가 얇기 때문에 완성 채널 형성부의 불순물 농도는 SOI막 두께에 의존하지 않고 거의 일정한 값으로 되어, SOI막 두께 면 내 분포만으로 ±46mV의 임계치 분포를 생기게 한다.
LSI의 소비 전력을 저하시키기 위해서는 전원 전압을 저하시키는 것이 가장 효과적이지만, 동작 속도를 저하시키지 않고 전원 전압을 저하시키기 위해서는 임계치를 저하시킬 필요가 있다. Worst Case Design의 경우, 임계치의 격차를 작게 하지 않으면, 임계치를 낮게 설정할 수는 없다. 따라서, 저전력 LSI에 대한 응용을 고려한 경우, 상술한 바와 같은 임계치 분포의 증대는 완전히 해결해야만 하는 문제이다.
또한, 게이트 전극 형성 후에 게이트 전극을 통해서, 채널 형성부에 불순물을 이온 주입하는 경우, 채널 불순물 도입 후의 열 프로세스를 저감하고, 협채널 효과를 억제할 수 있는 것이 보고(M.Racanelli 등 : IEDM Tech.Dig., '95 pp.885)되어 있지만, 이 경우는 게이트 전극 형성 후에 게이트 전극을 통해서, 채널 형성부에 불순물을 이온 주입하게 되기 때문에, 비교적 두꺼운 게이트 전극을 통해서, 박막의 활성 SOI층에 불순물을 도입하게 되어, 이온의 레인지의 분포(△Rp)가 커져 버린다.
이것에 의해서, 활성 SOI층에 도입되는 불순물 총량은 SOI막 두께에 크게 의존하여 변동하게 되어(깊이 방향의 불순물 농도가 한결같이 가까워진다), 결과적으로 임계치의 SOI막 두께 의존성을 크게 하여 버린다.
이상과 같은 배경에서, 완전 공핍형 SOI 트랜지스터에 있어서, 그 임계치를 채널 형성부에 도입하는 불순물 농도로 제어하고자 하는 경우에도, 임계치의 SOI막 두께 의존성이 억제된 완전 공핍형 SOI 트랜지스터 및 그 적절한 제조 방법이 요구되고 있다.
본 실시예는 이러한 관점에서, 제 1 실시예에 따른 완전 공핍형 SOI 트랜지스터로 이루어지는 반도체 장치(1)(도 1 참조)에 있어서, 채널 형성부(10)의 중앙부에 불순물의 논도프 영역을 형성하고 있는 점에 특징이 있다.
즉, 적어도 게이트 전극 퇴적 전에는 채널 형성부(10)로 임계치 조정용 불순물을 주입하지 않고, 게이트 전극 형성/패터닝 후, 게이트 전극의 측벽 근방부에서 경사 이온 주입 등을 사용하여 채널 형성부(10)에 임계치 조정을 위한 불순물 주입을 행한다(게이트 전극 패턴에 대하여 자기 정합적으로 경사로부터 이온 주입 : Halo 또는 Pocket 이온 주입).
여기서, 특히 완전 공핍형 SOI 트랜지스터의 채널 형성부(10)의 불순물 농도의 프로파일을 확산층 또는 확장의 근방에서 상대적으로 높고, 채널 형성부(10)의 중앙 부근에서 상대적으로 낮아지도록 제어함으로써, SOI막 두께의 박막화에만 의존하지 않고 단채널 효과에 의한 임계치 저하를 억제하는 것이 가능해진다.
이와 같이 함으로써, 도 2a에 도시하는 바와 같은 장채널의 트랜지스터에서 임계치는 채널 형성부(10)의 대부분을 차지하는 낮은 불순물 농도(최초의 SOI의 기판의 불순물 농도)로 결정되는 값(PolySi 게이트의 경우 N-MOS, P-MOS 모두 ∼0V)이 되지만, 도 2b에 도시하는 바와 같은 단채널의 트랜지스터에서는 확산층 또는 확장 영역(12)의 근방이 상대적으로 높은 불순물 농도로 결정되는 임계치로 결정된다.
이 단채널의 트랜지스터의 임계치를 결정하는 높은 불순물 농도 영역은 게이트 전극 패턴 형성 후에 행하여지기 때문에, 불순물이 SOI층 중에 모두 주입되는 조건으로 설정하고, 또한 그 후의 열 처리를 필요 최저한의 단시간으로 함으로써, 높은 불순물 농도 영역의 불순물의 재분포를 억제하는 것이 가능해진다. 이 결과, 도 8에 도시하는 바와 같이, 단채널의 트랜지스터에 있어서의 임계치의 SOI막 두께 의존성을 억제하는 것이 가능해진다.
장채널 트랜지스터의 임계치는 PolySi 게이트의 경우, N-MOS, P-MOS 모두 ∼OV로 설정되고, 임계치의 SOI막 두께 의존성은 거의 제로로 된다. 통상의 LSI에서는 장채널 트랜지스터는 사용되는 경우는 적지만, 혹시, 적절한 임계치로 장채널 트랜지스터를 사용한 경우는 장채널 트랜지스터와 단채널 트랜지스터를 직렬로 접속하여 적절한 임계치로 하는 것도 가능하다.
다음에, 제 2 실시예의 구체적인 예를 설명한다. 도 9a 및 도 9b는 제 2 실시예의 구체적인 예를 설명하는 모식 단면도로, SIMOX 기판상에 형성된 N-MOS 트랜지스터의 단면도를 도시하는 것이다. 도 9a 및 도 9b에서는 N-MOS 트랜지스터는 예를 들면 p형 ∼20Ω·㎝로 되는 저항율의 지지 기판, 매립 산화막 두께 100nm의 SIM0X 기판(20; Low Dose SIMOX)상에 형성되어 있다.
게이트 바로 아래의 SOI층(23)의 두께는 예를 들면 26㎚로 되어 있고, 소스(4), 드레인(5)의 확산층 및 게이트(2)는 예를 들면 퇴적막 두께 5㎚의 Co에 의해서 자기 정합적으로 실리사이드(30)가 형성되어 있다(CoSi의 막 두께는 확산층, 게이트 전극상 모두 ∼18㎚).
게이트 산화막으로 되는 절연막(2a)은 3.5㎚ 두께이고, 게이트(2)는 Phos가 충분히 도프된 n+PolySi 200㎚ 두께로 이루어진다. 확산층 및 확장 영역(12)은 모두 As가 고농도로 도프되어 있고, 확장 영역(12)을 포함한 Si층은 충분히 저저항화되어 있다. 게이트(2)의 측벽에 형성된 사이드 월(3)은 SiO2로 형성되어 있고, 그 폭은 예를 들면 ∼100㎚이다.
여기서, 게이트(2)의 바로 아래의 채널 형성부(10)에 있어서의 중앙 부근(논 도프 영역)의 불순물 농도는 적어도 예를 들면 게이트 길이가 0.5㎛보다도 큰 장채널 트랜지스터에서는 최초의 SOI 기판인 5×1017㎝-3 이하의 불순물 농도로 되어 있다.
한편, 게이트 길이가 0.5㎛보다도 작은 단채널 트랜지스터에서는 실효적인 채널 불순물 농도는 게이트 길이의 축소를 따라서 고농도가 되고, 예를 들면 O.13㎛의 게이트 길이에서는 ∼2×1018㎝-3의 불순물 농도로 되어 있다.
채널 형성부(10)의 확장 영역(12)과 접하는, 또는 그 근방의 고농도 영역(11)의 불순물 농도는 피크 농도에서 ∼3×1019㎝-3(도즈로 B가 ∼1×1014 ㎝-2)로 되어 있다. 이 채널 형성부(10)의 고농도 영역(11)은 게이트 길이가 달라도 일률적으로 예를 들면 가로 방향으로 ∼50㎚ 형성되어 있는 것으로 한다.
이러한 구조로 함으로써, N-MOS 트랜지스터의 임계치(Vth)는 게이트 길이(Lg)가 0.5㎛ 이상의 장채널 트랜지스터에서 Vth ∼ 0.0V로 되고, Vth의 SOI막 두께 의존성은 거의 없어진다. 또, Lg∼0.13㎛의 단채널 트랜지스터에서는 Vth ∼ 0.3V로 되고, 이 경우도 불순물을 Halo 이온 주입에 도입한 후에 최저한의 열 처리가 행하여질 뿐이기 때문에, 불순물의 재분포 및 이에 따른 Vth의 SOI막 두께 의존성도 충분히 억제하는 것이 가능해진다.
또한, 상기 설명에서는 NMOS 트랜지스터의 일례를 개시하였지만, 본 발명은 여기서 사용한 각종의 조건 등에 한정되는 것은 아니다. 또한, SOI 트랜지스터가 형성되는 SOI 기판은 SIMOX 이외에도 ELTRAN, Unibond 등의 시판되는 클래드법에 의한 기판이어도 좋다. 또한, SOI막 두께, 트랜지스터의 각 구조, 불순물의 농도나 그 Profile 등은 적합하게 설계 변경이 가능하다. 물론 P-M0S 트랜지스터에 대해서도 완전히 같게 하여, 본 발명을 적용하는 것이 가능하다.
다음에, 제 2 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명한다. 제 2 실시예에 따른 반도체 장치의 제조 방법은 기본적으로 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 6a 내지 도 6c에 도시하는 제 1 실시예에 따른 반도체 장치의 제조 방법과 같지만, 도 4b에 도시한 채널 형성부(10)에 이온을 주입하지 않는 점에서 상위한다.
즉, SIMOX(예를 들면 SOI막 두께 ∼42㎚) 등의 SOI 기판을 사용하여, 공지의 수법에 의해 Trench법에 의한 소자 분리를 행하고, 다음에, 도 4b에 도시하는 채널 형성부(10)로 이온을 주입하지 않고 채널 형성부(10)의 중앙부에 논도프 영역을 형성하여 둔다.
다음에, 게이트 산화막을 형성 후, 도 4c에 도시하는 바와 같이, 게이트(2)로 되는 PolySi를 퇴적한다. 그리고, 게이트(2)에 불순물(Phos)을 도입한 후, 패터닝하여 게이트(2)를 형성한다.
다음에, 도 5a에 도시하는 바와 같이, 게이트(2)에 대하여 자기 정합적으로 확장 영역(12)을 형성하기 위한 불순물을 SOI막(23)에 주입한다. 이 때의 이온 주입 조건은 제 1 실시예와 같다.
계속해서, 도 5b에 도시하는 바와 같이, 확장 영역(12)과 인접하는 채널 형성부(10)의 단부에, 채널 불순물 농도가 중앙부에 대하여 상대적으로 높은 고농도 영역(11)을 형성하기 위해서, 예를 들면, 제 1 실시예와 같은 조건에 의해서 경사 이온 주입(Halo 또는 Pocket 이온 주입)을 행한다.
이와 같이, 게이트(2)에 대하여 자기 정합적으로 경사 이온을 주입함으로써, 확장 영역(12)과 인접한 채널 형성부(10)의 단부에, 중앙보다 상대적으로 불순물 농도가 높은 고농도 영역(11)을 게이트 길이에 의존하지 않고 일정 폭으로 형성할 수 있게 된다.
이어서, 도 5c에 도시하는 바와 같이, SiO2의 전체면 퇴적과 에치백에 의해, 게이트(2)의 측벽에 사이드 월(3)을 형성한다. 다음에, 도 6a에 도시하는 바와 같이, 소스(4), 드레인(5)으로 되는 SOI막(23)에 불순물(예를 들면, As)을 고농도로 이온 주입한 후, 불순물의 활성화를 위한 열 처리를 예를 들면 제 1 실시예와 같은 조건에 의해서 행한다.
그 후, 도 6b에 도시하는 바와 같이, 게이트(2), 소스(4), 드레인(5)에 자기 정합적으로 실리사이드(30)를 형성하고, 도 6c에 도시하는 바와 같은 층간 절연막(40)의 퇴적과, 콘택트 홀의 형성, 및 메탈라이제이션을 한다.
이러한 제 2 실시예에 따른 반도체 장치에 의하면, 완전 공핍형의 SOI 트랜지스터에 있어서, 임계치를 채널 형성부의 불순물 농도로 제어하는 경우에도 임계치의 SOI막 두께 의존성을 억제하는 것이 가능해진다. 그 결과, 임계치의 SOI막 두께 의존성이 완화되고, 임계치의 균일성이 뛰어나고, 저소비 전력화(저전원 전압화) 특성을 향상시키는 것이 가능해진다.
또한, 상술한 내용은 어디까지나 본 발명의 일례이고, 본 발명은 이들의 각 프로세스 조건의 값에 한정되는 것은 아니다. 또한, 사용하는 SOI 기판은 SIM0X 기판 이외에도 클래드법에 의해 시판되는 기판, 예를 들면 ELTRAN이나 Unibond 등을 사용하여 행하는 것도 가능하다. 또한, 여기서는 N-MOS 트랜지스터의 제조 방법에 대해서 설명하고 있지만, P-M0S 트랜지스터의 경우에 대해서도 완전히 동일하게 제조하는 것이 가능하다. 또한, C-M0S 트랜지스터에 대해서도 레지스트 마스크로 이온 종류를 나누는 것에 의해, 제조하는 것이 가능하다.
다음에, 제 3 실시예를 설명한다. 도 10a 및 도 10b는 제 3 실시예에 따른 반도체 장치를 설명하는 모식 단면도이다. 제 3 실시예에 따른 반도체 장치는 더블 게이트형(채널 형성부(10)를 사이에 두고 표면 게이트(g1)와 이면 게이트(g2)가 형성된 구성)의 SOI 트랜지스터이고, 채널 형성부(10)의 불순물 농도의 프로파일을 확산층인 소스(4) 및 드레인(5) 또는 확장 영역(12)의 근방에서 상대적으로 높고, 채널 형성부(10)의 중앙부 부근에서 상대적으로 낮아지도록 제어한 것이다(고농도 영역(11) 참조).
이와 같이 함으로써, 도 10a에 도시하는 바와 같은 장채널의 트랜지스터에서 임계치는 채널 형성부(10)의 대부분을 차지하는 낮은 불순물 농도로 결정되는 값이 되지만, 도 10b에 도시하는 바와 같은 단채널의 트랜지스터에서는 소스(4)나 드레인(5)의 확산층 또는 확장 영역(12)의 근방이 상대적으로 높은 고농도 영역(11)의 불순물 농도로 결정되는 임계치로 결정된다.
특히, 이 고농도 영역(11)이 트랜지스터의 채널 길이에 의존하지 않고, 일정 한 영역 폭으로 형성되도록 함으로써, 채널 길이의 변동을 따라 임계치가 변동(단채널일수록 임계치가 작아진다)하는 것을 억제하는 것이 가능해진다. 이것은 단채널의 트랜지스터일수록, 높은 불순물 농도의 기여가 상대적으로 높아지기 때문에, 실효적인 채널 형성부(10)의 불순물 농도가 높아지기 때문이다.
소스(4)나 드레인(5)의 확산층 또는 확장 영역(12) 근방의 채널 형성부(10)에 상대적으로 높은 불순물 농도로 이루어지는 고농도 영역(11)을 형성하기 위해서는 더블 게이트형의 SOI 트랜지스터 중 적어도 한쪽의 게이트 전극을 가공 후, 이 게이트 전극 패턴에 대하여 자기 정합적으로 이 부분으로 이온 주입을 하면 된다. 특히 이 고농도 영역(11)을 상대적으로 넓히기 위해서는 게이트 전극 패턴에 대하여 자기 정합적으로 경사로부터 이온 주입(Halo 또는 Pocket 이온 주입)하고, 또한 필요에 따라서, 그 후의 열 처리로 가로 방향(채널의 중앙 방향)으로 불순물을 확산시키면 좋다.
이렇게 하여 소스(4)나 드레인(5)의 확산층 또는 확장 영역(12)의 근방의 불순물 농도가 상대적으로 높아지는 고농도 영역(11)이나, 그 영역의 폭을 조정함으로써, 실효적인 채널 형성부(10)의 불순물 농도를 채널 길이의 축소에 따라 높게 하는 것도 가능하기 때문에, 채널 길이가 축소됨에 따라서 임계치가 상승하는 Roll-off 특성을 보정하는 것도 가능해진다.
다음에, 제 3 실시예에 따른 반도체 장치의 구체적인 예를 설명한다. 도 11은 제 3 실시예에 따른 반도체 장치의 구체적인 예를 설명하는 모식 단면도이다. 도 11에 도시하는 반도체 장치(1)는 기판 내부에 이면 게이트(g2)를 매립한 클래드 SOI 기판(20a) 상에 형성된 N-MOS 트랜지스터이다.
도 11에서는 N-MOS 트랜지스터는 예를 들면 p형 ∼20Ω·㎝로 되는 저항율의 지지 기판(21), 매립 산화막의 두께 예를 들면 600㎚가 클래드 SOI 기판(20a) 상에 형성되어 있다. 이면 게이트(g2)는 예를 들면 붕소가 충분히 도프된 p+PolySi로 막 두께 150㎚ 정도이다. 또한, 이면 게이트 산화막인 절연막(2b)의 두께는 30㎚, 표면 게이트(g1) 바로 아래의 SOI막 두께(23)는 예를 들면 40㎚로 되어 있고, 소스(4)나 드레인(5)의 확산층 및 표면 게이트(g1)에는 예를 들면 퇴적막 두께 8㎚의 Co에 의해서 자기 정합적으로 실리사이드(30)가 형성되어 있다(CoSi2의 막 두께는 확산층, 게이트 전극상 모두 ∼29㎚).
표면 게이트 산화막인 절연막(2a)의 두께는 1.8㎚이고, 표면 게이트(g1)는 Phos가 충분히 도프된 n+PolySi에서 150㎚ 두께로 이루어진다.
소스(4)나 드레인(5)의 확산층 및 확장 영역(12)은 모두 As가 고농도로 도프되어 있고, 확장 영역(12)을 포함한 Si층은 충분히 저저항화되어 있다.
표면 게이트(g1)의 측벽에 형성된 사이드 월(3)은 SiO2로 형성되어 있고, 그 폭은 예를 들면 ∼100㎚이다.
여기서, 표면 게이트(g1) 바로 아래의 채널 형성부(10)의 중앙 부근의 불순물 농도는 ∼1.5×1018㎝-3(도즈로 B가 6×1012㎝-2)로 되어 있지만, 채널 형성부(10)의 확장 영역(12)과 접하는 또는 그 근방인 고농도 영역(11)의 불순물 농도는 피크 농도로 ∼2.5×1019㎝-3(도즈로 B가 ∼1×1014㎝-2)로 되어 있다.
이 채널 형성부(10)의 불순물 농도가 상대적으로 높은 고농도 영역(11)은 게이트 길이가 달라도 일률적으로 예를 들면 가로 방향으로 ∼50㎚ 형성되어 있는 것으로 한다.
또, 본 실시예에서는 N-MOS 트랜지스터로 이루어지는 반도체 장치(1)의 일례를 도시하였지만, 본 발명은 여기서 사용한 각종 조건 등에 한정되는 것은 아니다. 또한, SOI막 두께, 트랜지스터의 각 구조, 불순물의 농도나 그 프로파일 등은 적합하게 설계 변경이 가능하다. 물론 P-M0S 트랜지스터에 대해서도 완전히 동일하여, 본 발명을 적용하는 것이 가능하다.
다음에, 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 12a 내지 도 12c, 도 13a 내지 도 13c, 도 14a 내지 도 14c는 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면이다. 우선, 예를 들면, IEDM' 91 pp.683(Tetsu Tanaka 등) 또는 일본 특개평10-l25881호 공보 등의 공지의 수법에 의해, 기판 내부에 이면 게이트(g2)를 형성하면서, 클래드 SOI 기판(20a)을 제작한다. 이 수법으로 SOI 기판을 가공한 경우, Stopper를 사용한 선택 연마 후에는 MOSFET 활성 영역이 패터닝(소자 분리)된 상태로 된다(도 12a 참조).
여기서, 이면 게이트(g2)는 예를 들면 B+를 충분히 도프한 150㎚의 p+PolySi로 이루어지고, 이면 게이트 산화막인 절연막(2b)의 두께는 예를 들면 30㎚로 한다.
다음에, 도 12b에 도시하는 바와 같이, 얇게 SiO2를 SOI막(23)의 표면에 성장시킨 후, 채널 형성부(10)로 되는 영역에, 예를 들면 이하의 조건으로, 불순물을 이온 주입한다.
이온 종류 : BF2+, 가속 전압 : 15keV, 도즈량 : 6×1012㎝-2, 주입각도:O°
이 이온 주입에 의해서, 채널 형성부(10)는 게이트 길이 방향으로 균일하게 불순물이 도프되게 된다.
다음에, 표면 게이트 산화막으로 되는 절연막(2a)을 형성한 후, 도 12c에 도시한 표면 게이트(g1)로 되는 PolySi를 퇴적하고, 표면 게이트(g1)에 불순물(Phos)을 도입한 후, 패터닝한다.
이어서, 도 13a에 도시하는 바와 같이, 표면 게이트(g1)에 대하여 자기 정합적으로 확장 영역(12)을 형성하기 위한 불순물을 이온 주입한다. 이 때의 이온 주입 조건은 예를 들면 아래와 같이 된다.
이온 종류 : As+, 가속 전압 : 2.5keV, 도즈량:2.4×1015㎝-2, 주입각도:0°
다음에, 도 13b에 도시하는 바와 같이, 확장 영역(12)과 인접하는 채널 형성부(10)의 단부에, 채널 불순물 농도 중앙부에 대하여 상대적으로 높은 고농도 영역(11)을 형성하기 위해서, 예를 들면, 이하의 조건에 의해서 경사 이온 주입(Halo 또는 Pocket 이온 주입)을 행한다.
이온 종류 : B+, 가속 전압 : 8.0keV, 주입각도 : 20°, 도즈량 : 1.O×1014 ㎝-2(1.25×1013×8의 8 방향 분할 주입).
상술한 바와 같이, 표면 게이트(g1)에 대하여 자기 정합적으로 경사 이온을 주입함으로써, 확장 영역(12)에 접하여, 채널 형성부(10)가 상대적으로 불순물 농도가 높은 영역을 게이트 길이에 의존하지 않고 일정 폭 형성하는 것이 가능해진다.
다음에, 도 13c에 도시하는 바와 같이, SiO2의 전체면 퇴적과 에치백에 의해, 표면 게이트(g1)의 측벽에 사이드 월(3)을 형성한다. 다음에, 도 14a에 도시하는 바와 같이, 소스(4), 드레인(5)으로 되는 확산층에 불순물(예를 들면, As)을 고농도로 이온 주입한 후, 불순물의 활성화를 위한 열 처리를 예를 들면 이하의 조건에 의해서 행한다.
950℃, 10초, N2 분위기 중, RTA 처리
그 후, 도 14b에 도시하는 바와 같이, 표면 게이트(g1), 소스(4), 드레인(5)에 자기 정합적으로 실리사이드(30)를 형성하고, 도 14c에 도시하는 바와 같은 층간 절연막(40)의 퇴적과, 콘택트 홀의 형성, 및 메탈라이제이션을 한다.
이러한 더블 게이트형의 SOI 트랜지스터에 의해, 단채널 효과에 의한 임계치의 Roll-off를 SOI막의 박막화에만 의존하지 않고, 억제하는 것이 가능해진다. 그 결과, O.10㎛ 이후의 미세 디바이스에서도 20 내지 50㎚ 정도의 SOI막 두께로 임계치의 Roll-off를 억제할 수 있게 된다.
이상, 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하였지만, 여기서 설명한 내용은 어디까지나 본 발명의 일례이고, 본 발명은 이들의 각 프로세스 조건의 값에 한정되는 것은 아니다. 또한, 본 실시예에서는 N-MOS 트랜지스터의 제조 방법에 대해서 설명하였지만, P-MOS 트랜지스터의 경우에 대해서도 완전히 동일하게 제조하는 것이 가능하다. 또한, C-M0S 트랜지스터에 대해서도 레지스트 마스크로 이온 종류를 나누는 것에 의해, 제조하는 것이 가능하다.
이상 설명한 바와 같이, 본 발명에 의하면 다음과 같은 효과가 있다. 즉, 완전 공핍형 SOI 트랜지스터의 단채널 효과에 의한 임계치(Vth)의 Roll-off를 채널 형성부(SOI막)의 박막화에 의존하지 않고 억제하는 것이 가능해진다. 이것에 의해, 단채널의 트랜지스터를 구성하는 경우에도 SOI막을 극단적으로 얇게 하지 않아도 되기 때문에, 기생 저항의 증대의 억제, 캐리어 이동도 저하의 억제, 및 확산층(소스, 드레인)으로의 콘택트 형성을 용이하게 하는 것이 가능해진다. 또한, 트랜지스터의 임계치가 SOI막 두께의 변동에 의존하지 않고, 신뢰성이 높은 완전 공핍형 SOI 트랜지스터를 제공하는 것이 가능해진다.

Claims (10)

  1. 삭제
  2. 게이트 길이가 다른 복수의 완전 공핍형의 SOI(Silicon on Insulator) 트랜지스터 구조를 구비하는 반도체 장치에 있어서,
    채널 형성부의 게이트 길이 방향에서의 양단부에, 소스 및 드레인과 불순물의 도전형이 다르고 중앙부보다도 불순물 농도가 높은 고농도 영역이 형성되는 동시에, 상기 게이트 길이가 다른 복수의 완전 공핍형의 SOI 트랜지스터 구조에 있어서 게이트 길이에 의존하지 않고, 상기 고농도 영역의 게이트 길이 방향의 폭이 같게 형성되어 있고,
    상기 채널 형성부에서의 상기 고농도 영역과 상기 소스 및 상기 드레인 사이에 확장 영역이 형성되어 있는 것을 특징으로 하는, 반도체 장치.
  3. 삭제
  4. 삭제
  5. 제 2 항에 있어서,
    상기 채널 형성부의 두께는 상기 게이트 길이의 1/10보다 두껍고 1/2이하인 것을 특징으로 하는, 반도체 장치.
  6. 제 2 항에 있어서,
    상기 채널 형성부의 중앙부에 불순물의 논도프 영역이 형성되어 있는 것을 특징으로 하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 논도프 영역은 불순물 농도가 5×1017cm-3 이하인 것을 특징으로 하는, 반도체 장치.
  8. 제 2 항에 있어서,
    상기 채널 형성부를 사이에 두고 제 1 게이트와 제 2 게이트가 형성되어 있는 것을 특징으로 하는, 반도체 장치.
  9. 게이트 길이가 다른 복수의 완전 공핍형의 SOI(Silicon on Insulator) 트랜지스터 구조를 구비하는 반도체 장치의 제조 방법에 있어서,
    SOI층의 소자 형성 영역에 게이트 산화막을 형성하고, 그 게이트 산화막을 통해서 게이트를 형성하는 공정과,
    상기 소자 형성 영역의 상기 게이트와 대응하는 채널 형성부의 양단부에, 소스 및 드레인과 불순물의 도전형이 다르고 중앙부보다도 불순물 농도가 높은 고농도 영역을 형성하는 공정과,
    상기 소자 형성 영역의 채널 형성부 이외의 부분에 불순물 주입을 행하여 소스, 드레인을 형성하는 공정을 구비하고 있고,
    상기 게이트 길이가 다른 복수의 완전 공핍형의 SOI 트랜지스터 구조의 형성에 있어서 게이트 길이에 의존하지 않고 상기 고농도 영역의 게이트 길이 방향의 폭을 같게 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 SOI층을 사이에 두고 상기 게이트와 반대측이 되는 기판 내에, 미리 별도의 게이트를 형성하여 두는 것을 특징으로 하는, 반도체 장치의 제조 방법.
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