KR100498592B1 - 모스트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 따른 모스트랜지스터는 제1도전형 반도체 기판 상에 형성된 불순물이 도핑된 제2도전형의 에피탁셜층; 상기 제2도전형의 에피탁셜층의 소정 영역 상에 형성된 불순물이 도핑되지 않은 제2에피탁셜층; 상기 제2에피탁셜층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 및 상기 게이트 전극의 양단의 상기 반도체 기판 내에 형성되는 제2 도전형의 소오스 및 드레인 영역을 포함하여, 비교적 간단한 방법으로 단채널 효과의 발생을 방지할 수 있는 모스트랜지스터를 제조할 수 있게 한다.
Description
본 발명은 모스트랜지스터 및 그 제조 방법에 관한 것으로 특히, 고집적 소자의 단채널 효과를 방지할 수 있는 모스트랜지스터 및 그 제조 방법에 관한 것이다.
MOSFET(metal oxide field effect transistor) 소자의 집적도를 높이고 동작 속도를 빠르게 하기 위하여 게이트 크기가 축소됨에 따라 단채널 효과(short channel effect)가 발생한다. MOS 소자의 채널 길이가 2 ㎛ 이하일 경우 핫캐리어(hot carrier) 효과로 인하여 소자의 특성 저하가 나타난다. 소자의 크기가 감소함에 따라 소자의 채널의 길이가 짧아지고, 소오스 영역과 드레인 영역이 가까이 형성되어 장벽을 넘는 핫캐리어들이 산화막에 포획되어 문턱전압과 전압-전류 특성을 변화시킨다. 핫캐리어 효과는 소오스 및 드레인 영역의 도핑 농도를 줄임으로써, 즉 접합의 전계가 적어지게 함으로써 줄일 수 있다. 그러나, 소오스와 드레인 영역의 도핑을 적게 하는 것은 접촉 저항과 다른 문제들로 인해 작은 기하학적 소자와 양립할 수 없다.
이러한 단채널로 효과의 발생을 방지하기 위한 종래 기술로 게이트 구조를 변화시키는 방법에 제시되고 있으나, 이는 제조 공정이 복잡한 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 비교적 간단한 공정으로 단채널 효과의 발생을 방지할 수 있는 모스트랜지스터 및 그 제조 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 제1도전형 반도체 기판 상에 형성된 불순물이 도핑된 제2도전형의 에피탁셜층; 상기 제2도전형의 에피탁셜층의 소정 영역 상에 형성된 불순물이 도핑되지 않은 제2에피탁셜층; 상기 제2에피탁셜층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 및 상기 게이트 전극의 양단의 상기 반도체 기판 내에 형성되는 제2 도전형의 소오스 및 드레인 영역을 포함하는 모스트랜지스터를 제공한다.
또한, 본 발명은 모스트랜지스터 제조 방법에 있어서, 제1 도전형의 반도체 기판 내에 채널을 형성하기 위하여 제1 도전형 불순물을 이온주입하는 단계; 상기 반도체 기판 상에 제2 도전형의 불순물이 도핑된 제1에피탁셜층을 형성하는 단계; 상기 제1 에피탁셜층의 소정영역에 불순물이 도핑되지 않은 제2에피탁셜층을 형성하는 단계; 상기 제2에피탁셜층을 게이트전극의 크기로 패터닝하는 단계; 상기 패터닝된 제2에피탁셜층 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막상에 게이트 전극을 형성하는 단계; 및 상기 반도체 기판 내에 제2 도전형의 불순물을 이온 주입하여 상기 게이트 전극 양단의 반도체 기판 내에 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 반도체 기판 상에 두 층의 에피탁셜층(epitaxial layer)을 형성하여, 단채널 효과를 방지하는 방법이다.
이하, 본 발명의 일실시예에 따른 모스트랜지스터 제조 공정 단면도인 도1 내지 도5를 참조하여 본 발명의 일실시예를 설명한다.
먼저, 도1에 도시한 바와 같이 n형 실리콘 기판(10) 상에 필드산화막(11)을 형성하고, 실리콘 기판(10)에 인(P)을 이온 주입한다.
다음으로, 도2에 도시한 바와 같이 실리콘 기판(10) 상에 붕소(B)가 고농도로 이온 주입된 제1 에피탁셜층(epitaxial layer)(12)을 형성하고, 도핑이 되지 않은 제2 에피탁셜층(13)을 형성한다. 상기 제1 에피탁셜층의 두께와 이온 주입되는 불순물의 농도에 따란 문턱전압을 조절할 수 있다.
다음으로, 도3에 도시한 바와 같이 상기 제2 에피탁셜층을 게이트 전극의 크기로 패터닝하여 제2 에피탁셜층 패턴(13')을 형성한다.
다음으로, 도4에 도시한 바와 같이 제1 에피탁셜층 패턴(13') 상에 게이트 산화막(14)을 형성하고, 폴리실리콘막(15) 및 텅스텐 실리사이드막(16)으로 이루어지는 게이트 패턴을 형성한 다음 산화막 스페이서(17)를 형성한다. 상기 게이트 산화막(14) 형성 과정에서 도핑되지 않은 제2 에피탁셜층 패턴(13 ')으로 인하여 게이트 절연막은 5.8 nm 두께로 비교적 얇게 형성된다.
다음으로, 도5에 도시한 바와 같이 상기 산화막 스페이서(17) 및 게이트 패턴을 이온주입 마스크로 이온주입을 실시하여 소오스 및 드레인 영역(18)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 반도체 기판 상에 도핑된 에피탁셜층을 형성하여, 에피탁셜층의 두께 및 농도에 따라 문턱전압을 조절하는 것이 가능하여 고집적 반도체 소자의 단채널 효과를 방지할 수 있고, 또한 게이트 산화막을 얇게 형성하는 것이 가능하여 구동 전력을 감소시킬 수 있다.
도1 내지 도5는 본 발명의 일실시예에 따른 모스트랜지스터 제조 공정 단면도.
* 도면의 주요 부분에 대한 설명
10: 실리콘 기판 11: 필드산화막
12: 제1 에피탁셜층 13: 제2 에피탁셜층
14: 게이트 산화막 15: 폴리실리콘막
16: 텅스텐 실리사이드막 17: 산화막 스페이서
18: 소오스 및 드레인 영역
Claims (7)
- 제1도전형 반도체 기판 상에 형성된 불순물이 도핑된 제2도전형의 에피탁셜층;상기 제2도전형의 에피탁셜층의 소정 영역 상에 형성된 불순물이 도핑되지 않은 제2에피탁셜층;상기 제2에피탁셜층 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 게이트 전극; 및상기 게이트 전극의 양단의 상기 반도체 기판 내에 형성되는 제2 도전형의 소오스 및 드레인 영역을 포함하는 모스트랜지스터.
- 제1 도전형의 반도체 기판 내에 채널을 형성하기 위하여 제1 도전형 불순물을 이온주입하는 단계;상기 반도체 기판 상에 제2 도전형의 불순물이 도핑된 제1에피탁셜층을 형성하는 단계;상기 제1 에피탁셜층의 소정영역에 불순물이 도핑되지 않은 제2에피탁셜층을 형성하는 단계;상기 제2에피탁셜층을 게이트전극의 크기로 패터닝하는 단계;상기 패터닝된 제2에피탁셜층 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 게이트 전극을 형성하는 단계; 및상기 반도체 기판 내에 제2 도전형의 불순물을 이온 주입하여 상기 게이트 전극 양단의 반도체 기판 내에 소오스 및 드레인 영역을 형성하는 단계를 포함하는 모스트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 제1 에피탁셜층의 두께 및 상기 제1 에피탁셜층에 이온 주입되는 불순물의 양은 상기 모스트랜지스터의 문턱전압 크기에 의존하는 모스트랜지스터 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 제1 도전형의 불순물을 이온 주입하는 단계는,인(P)을 주입하는 것으로 이루어지는 모스트랜지스터 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 제2 도전형의 불순물은,붕소(B)인 것을 특징으로 하는 모스트랜지스터 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 게이트 전극을 형성하는 단계는,상기 게이트산화막 상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막에 텅스텐 실리사이드막을 형성하는 단계; 및상기 텅스텐 실리사이드막, 폴리실리콘막 및 게이트산화막을 선택적으로 식각하는 단계를 포함하여 모스트랜지스터 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 게이트 전극을 형성하는 단계 후,상기 게이트 전극 측벽에 산화막 스페이서를 형성하는 단계를 더 포함하는 모스트랜지스터 제조 방법.
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