JP2003282879A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 薄膜のSOI層が形成された完全空乏型SO
I−MOSFET等において、ロールオフ特性の改善と
寄生抵抗低減とを両立し十分な駆動能力を確保する。 【解決手段】 SOI基板のSOI層2に複数個の素子
分離領域4を形成し、Si活性層領域2aのボディ部に
対して所望の不純物を注入してから、ゲート絶縁膜を介
してゲート電極5bを形成する。その後、前記Si活性
層領域2aに対して、不純物注入により前記ソース・ド
レイン部のエクステンション部6を形成してから、前記
ソース・ドレイン部とは極性が異なる不純物をハロー注
入して逆特性層7を形成する。前記ハロー注入において
は、その投影飛程を前記埋め込み酸化膜1b中に達する
ようにする。
I−MOSFET等において、ロールオフ特性の改善と
寄生抵抗低減とを両立し十分な駆動能力を確保する。 【解決手段】 SOI基板のSOI層2に複数個の素子
分離領域4を形成し、Si活性層領域2aのボディ部に
対して所望の不純物を注入してから、ゲート絶縁膜を介
してゲート電極5bを形成する。その後、前記Si活性
層領域2aに対して、不純物注入により前記ソース・ド
レイン部のエクステンション部6を形成してから、前記
ソース・ドレイン部とは極性が異なる不純物をハロー注
入して逆特性層7を形成する。前記ハロー注入において
は、その投影飛程を前記埋め込み酸化膜1b中に達する
ようにする。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、例えばSOI基板を用いたM
OSトランジスタ等のLSIにおいて高集積化,高性能
化を図るためのものである。
方法に関するものであり、例えばSOI基板を用いたM
OSトランジスタ等のLSIにおいて高集積化,高性能
化を図るためのものである。
【0002】
【従来の技術】近年、MOSトランジスタ(以下、MO
SFETと称する)のLSIにおいて高集積化・高性能
化が求められ、埋め込み酸化膜を介して半導体基板上に
SOI(Silicon on Insulator)層が形成された構
造、すなわちSOI基板を用いたMOSFET(以下、
SOI−MOSFETと称する)が注目されている。こ
のSOI−MOSFETは、絶縁膜(シリコン酸化膜)
によって完全な素子間分離が行われるため、ソフトエラ
ーやラッチアップが抑制され、集積度の高いLSIにお
いても高い信頼性が得られる。また、拡散層の接合容量
を減らすことができるため、スイッチングに伴う充放電
が少なくなり、高速・低消費電力化において有利にな
る。
SFETと称する)のLSIにおいて高集積化・高性能
化が求められ、埋め込み酸化膜を介して半導体基板上に
SOI(Silicon on Insulator)層が形成された構
造、すなわちSOI基板を用いたMOSFET(以下、
SOI−MOSFETと称する)が注目されている。こ
のSOI−MOSFETは、絶縁膜(シリコン酸化膜)
によって完全な素子間分離が行われるため、ソフトエラ
ーやラッチアップが抑制され、集積度の高いLSIにお
いても高い信頼性が得られる。また、拡散層の接合容量
を減らすことができるため、スイッチングに伴う充放電
が少なくなり、高速・低消費電力化において有利にな
る。
【0003】このようなSOI−MOSFETは、動作
モードによって大きく2種類に分類できる。その一方
は、ゲート電極直下のボディ部に誘起される空乏層が、
そのボディ部の底面、すなわち埋め込み酸化膜との界面
にまで到達する動作モードの完全空乏型(Fully Deple
ted)SOI−MOSFETである。その他方は、空乏
層がボディ部の底面まで到達せず、そのボディ部におい
て電気的に中性の領域が残存する動作モードの部分空乏
型(Partially Depleted)SOI−MOSFETであ
る。
モードによって大きく2種類に分類できる。その一方
は、ゲート電極直下のボディ部に誘起される空乏層が、
そのボディ部の底面、すなわち埋め込み酸化膜との界面
にまで到達する動作モードの完全空乏型(Fully Deple
ted)SOI−MOSFETである。その他方は、空乏
層がボディ部の底面まで到達せず、そのボディ部におい
て電気的に中性の領域が残存する動作モードの部分空乏
型(Partially Depleted)SOI−MOSFETであ
る。
【0004】図9は一般的な完全空乏型SOI−MOS
FETの概略断面図を示すものである。図9において。
まず、Si基板90a上に埋め込み酸化膜90bを介し
てSOI層91が形成されたSOI基板90を用い、そ
のSOI基板90の主面側の一部に対して複数個の素子
分離領域92をそれぞれ所定間隔を隔てて形成する。
FETの概略断面図を示すものである。図9において。
まず、Si基板90a上に埋め込み酸化膜90bを介し
てSOI層91が形成されたSOI基板90を用い、そ
のSOI基板90の主面側の一部に対して複数個の素子
分離領域92をそれぞれ所定間隔を隔てて形成する。
【0005】前記の各素子分離領域92の間に位置する
Si活性層領域(SOI層)91aには、例えばnMO
SまたはpMOSの不純物(ボディ部用の不純物)を注
入し、その表面の一部(ボディ部が位置する表面)に対
してはゲート絶縁膜93aを介してゲート電極93bを
形成する。
Si活性層領域(SOI層)91aには、例えばnMO
SまたはpMOSの不純物(ボディ部用の不純物)を注
入し、その表面の一部(ボディ部が位置する表面)に対
してはゲート絶縁膜93aを介してゲート電極93bを
形成する。
【0006】また、前記のゲート電極93bをマスクと
して前記Si活性層領域91aに不純物を注入すること
により、ソース・ドレイン部とボディ部との間に位置
(後述するサイドウォール93cの直下に位置)、すな
わちソース・ドレイン部におけるエクステンション部9
1bを形成する。
して前記Si活性層領域91aに不純物を注入すること
により、ソース・ドレイン部とボディ部との間に位置
(後述するサイドウォール93cの直下に位置)、すな
わちソース・ドレイン部におけるエクステンション部9
1bを形成する。
【0007】その後、前記ゲート電極93bの側壁側に
サイドウォール93cを形成する。さらに、前記のサイ
ドウォール93cをマスクとして、Si活性層領域91
aのソース・ドレイン部に不純物を注入して拡散層(ソ
ース・ドレイン層;図示省略)を形成する。さらにま
た、前記ソース・ドレイン部表面とゲート電極93b表
面とに金属膜を堆積し熱処理(アニール処理)してシリ
サイド膜94(およびゲート・シリサイド膜93d)を
形成する。
サイドウォール93cを形成する。さらに、前記のサイ
ドウォール93cをマスクとして、Si活性層領域91
aのソース・ドレイン部に不純物を注入して拡散層(ソ
ース・ドレイン層;図示省略)を形成する。さらにま
た、前記ソース・ドレイン部表面とゲート電極93b表
面とに金属膜を堆積し熱処理(アニール処理)してシリ
サイド膜94(およびゲート・シリサイド膜93d)を
形成する。
【0008】そして、前記の素子分離領域92,ソース
・ドレイン部(シリサイド膜94),ゲート電極93b
(ゲート・シリサイド膜93d),サイドウォール93
cを覆うように層間絶縁膜を形成してから、その層間絶
縁膜におけるソース・ドレイン部(シリサイド膜94)
が位置する部分に対して電気的接続用のコンタクト孔を
開孔し、そのコンタクト孔を埋め込むように配線を形成
して完全空乏型SOI−MOSFETを作製する。な
お、図9において、符号93eはエクステンション部9
1bと共にゲート電極93dに対して形成された拡散層
を示すものであり、前記層間絶縁膜,コンタクト孔,配
線においては図示省略する。
・ドレイン部(シリサイド膜94),ゲート電極93b
(ゲート・シリサイド膜93d),サイドウォール93
cを覆うように層間絶縁膜を形成してから、その層間絶
縁膜におけるソース・ドレイン部(シリサイド膜94)
が位置する部分に対して電気的接続用のコンタクト孔を
開孔し、そのコンタクト孔を埋め込むように配線を形成
して完全空乏型SOI−MOSFETを作製する。な
お、図9において、符号93eはエクステンション部9
1bと共にゲート電極93dに対して形成された拡散層
を示すものであり、前記層間絶縁膜,コンタクト孔,配
線においては図示省略する。
【0009】前記のような完全空乏型のSOI−MOS
FETの場合、前記のボディ部における電気的中性の領
域が残らないようにするため、酸化膜(すなわち、埋め
込み酸化膜)上に対し非常に薄いSOI層を均一な厚さ
で形成しなければならず、製造プロセス上の難易度は増
してしまうが、動作特性上においてサブスレッシュホー
ルド特性(S特性)が改善されるという大きなメリット
が得られる。
FETの場合、前記のボディ部における電気的中性の領
域が残らないようにするため、酸化膜(すなわち、埋め
込み酸化膜)上に対し非常に薄いSOI層を均一な厚さ
で形成しなければならず、製造プロセス上の難易度は増
してしまうが、動作特性上においてサブスレッシュホー
ルド特性(S特性)が改善されるという大きなメリット
が得られる。
【0010】なお、完全空乏化型SOI−MOSFET
では、ボディ部における空乏層の厚さが埋め込み酸化膜
によって制限されるため、部分空乏型のものと比較して
空乏電荷量が大幅に減少し、代ってドレイン電流に寄与
する可動電荷が増える。その結果、急峻なS特性が得ら
れるが、例えば0.13μm世代以降で完全空乏型SO
I−MOSFETを形成する場合には、そのSOI層の
厚さを30nm程度以下に抑える必要がある。
では、ボディ部における空乏層の厚さが埋め込み酸化膜
によって制限されるため、部分空乏型のものと比較して
空乏電荷量が大幅に減少し、代ってドレイン電流に寄与
する可動電荷が増える。その結果、急峻なS特性が得ら
れるが、例えば0.13μm世代以降で完全空乏型SO
I−MOSFETを形成する場合には、そのSOI層の
厚さを30nm程度以下に抑える必要がある。
【0011】すなわち、完全空乏型SOI−MOSFE
Tによれば、非常に急峻なS特性が得られた場合でも、
オフリーク電流を抑制しながら閾値電圧を下げることが
できるため、低い動作電圧においても十分なドレイン電
流を確保でき、例えば1V以下(および閾値電圧0.3
V以下)で動作するような極めて消費電力の低いデバイ
スを作製することが可能となる。
Tによれば、非常に急峻なS特性が得られた場合でも、
オフリーク電流を抑制しながら閾値電圧を下げることが
できるため、低い動作電圧においても十分なドレイン電
流を確保でき、例えば1V以下(および閾値電圧0.3
V以下)で動作するような極めて消費電力の低いデバイ
スを作製することが可能となる。
【0012】従って、将来的に高集積・高性能の超低消
費電力デバイスのLSIを製造する場合には、非常に薄
い(例えば、厚さ30nm以下)SOI層に対し完全空
乏型のSOI−MOSFETを構成できるプロセスの確
立が重要になってくる。
費電力デバイスのLSIを製造する場合には、非常に薄
い(例えば、厚さ30nm以下)SOI層に対し完全空
乏型のSOI−MOSFETを構成できるプロセスの確
立が重要になってくる。
【0013】
【発明が解決しようとする課題】前記のようにSOI層
が薄膜である場合、完全空乏型SOI−MOSFETの
一般的な製造技術では、SOI層におけるボディ部が薄
膜化されると共に、ソース・ドレイン部やエクステンシ
ョン部においても薄膜化されてしまう。そのため、前記
のソース・ドレイン部,エクステンション部におけるシ
ート抵抗の上昇、すなわちトランジスタの寄生抵抗の上
昇により駆動能力が低下してしまう。
が薄膜である場合、完全空乏型SOI−MOSFETの
一般的な製造技術では、SOI層におけるボディ部が薄
膜化されると共に、ソース・ドレイン部やエクステンシ
ョン部においても薄膜化されてしまう。そのため、前記
のソース・ドレイン部,エクステンション部におけるシ
ート抵抗の上昇、すなわちトランジスタの寄生抵抗の上
昇により駆動能力が低下してしまう。
【0014】前記のソース・ドレイン部のシート抵抗
は、図9に示したようにシリサイド膜を形成することに
より十分低減できるが、前記エクステンション部のシー
ト抵抗においては、そのエクステンション部の不純物濃
度を高く(例えば、1×1015/cm2程度に高く)す
る必要がある。しかし、前記のエクステンション部の不
純物濃度を高くすると、ソース側のエクステンション部
がドレイン側からの電界(電気力線)の影響を強く受け
てしまい、特にゲート長が短いトランジスタが構成され
ている場合には、閾値電圧(閾値電圧の絶対値)が急峻
に低下してしまう(ロールオフ特性の悪化)。
は、図9に示したようにシリサイド膜を形成することに
より十分低減できるが、前記エクステンション部のシー
ト抵抗においては、そのエクステンション部の不純物濃
度を高く(例えば、1×1015/cm2程度に高く)す
る必要がある。しかし、前記のエクステンション部の不
純物濃度を高くすると、ソース側のエクステンション部
がドレイン側からの電界(電気力線)の影響を強く受け
てしまい、特にゲート長が短いトランジスタが構成され
ている場合には、閾値電圧(閾値電圧の絶対値)が急峻
に低下してしまう(ロールオフ特性の悪化)。
【0015】ロールオフ特性を改善する方法としては、
例えば図10の概略説明図(図9と同様なものには同一
符号を用いて説明を省略)の白抜き矢印で示すように、
エクステンション部91bを形成した後にソース・ドレ
イン部とは極性が異なる不純物をハロー注入(Halo
イオン注入)することにより、電気的特性がソース・ド
レイン層とは異なる不純物層(以下、逆特性層と称す
る)95をエクステンション部の周囲(ソース・ドレイ
ン部の下面側と、エクステンション部の下面側およびゲ
ート電極側)を覆うように形成し、ドレイン側からの電
界の影響を遮断する方法が知られている。
例えば図10の概略説明図(図9と同様なものには同一
符号を用いて説明を省略)の白抜き矢印で示すように、
エクステンション部91bを形成した後にソース・ドレ
イン部とは極性が異なる不純物をハロー注入(Halo
イオン注入)することにより、電気的特性がソース・ド
レイン層とは異なる不純物層(以下、逆特性層と称す
る)95をエクステンション部の周囲(ソース・ドレイ
ン部の下面側と、エクステンション部の下面側およびゲ
ート電極側)を覆うように形成し、ドレイン側からの電
界の影響を遮断する方法が知られている。
【0016】なお、一般的なハロー注入は、例えばイオ
ン注入装置内に配置されたSOI基板の配置角度を調整
し、被注入対象表面(後述する実施例ではSi活性層領
域表面)の法線方向に対する注入角度が7°を超えるよ
うに斜めイオン注入して行われる。
ン注入装置内に配置されたSOI基板の配置角度を調整
し、被注入対象表面(後述する実施例ではSi活性層領
域表面)の法線方向に対する注入角度が7°を超えるよ
うに斜めイオン注入して行われる。
【0017】しかし、図10に示したようにエクステン
ション部の下面側(埋め込み酸化膜側)に逆特性層を形
成した場合、特にpMOSが形成された完全空乏型SO
I−MOSFETにおいて、エクステンション部のシー
ト抵抗が上昇してしまう問題がある。
ション部の下面側(埋め込み酸化膜側)に逆特性層を形
成した場合、特にpMOSが形成された完全空乏型SO
I−MOSFETにおいて、エクステンション部のシー
ト抵抗が上昇してしまう問題がある。
【0018】以上示したことから、薄膜のSOI層が形
成された完全空乏型SOI−MOSFETにおいては、
ロールオフ特性の改善と寄生抵抗低減とを両立させるこ
とができないため、十分な駆動能力を確保することがで
きなかった。
成された完全空乏型SOI−MOSFETにおいては、
ロールオフ特性の改善と寄生抵抗低減とを両立させるこ
とができないため、十分な駆動能力を確保することがで
きなかった。
【0019】本発明は前記課題に基づいてなされたもの
であり、特に薄膜のSOI層が形成された完全空乏型S
OI−MOSFETに適したハロー注入を行うことによ
り、ロールオフ特性の改善と寄生抵抗低減とを両立さ
せ、十分な駆動能力を確保できる半導体装置の製造方法
を提供することにある。
であり、特に薄膜のSOI層が形成された完全空乏型S
OI−MOSFETに適したハロー注入を行うことによ
り、ロールオフ特性の改善と寄生抵抗低減とを両立さ
せ、十分な駆動能力を確保できる半導体装置の製造方法
を提供することにある。
【0020】
【課題を解決するための手段】本発明は前記の課題の解
決を図るために、Si基板上に埋め込み酸化膜を介して
SOI層が形成されたSOI基板を用い、そのSOI層
に複数個の素子分離領域を形成し、それら各素子分離領
域間のSi活性層領域に不純物を注入しボディ部,ソー
ス・ドレイン部を形成してMOSFETを構成した半導
体装置の製造方法において、前記Si活性層領域のボデ
ィ部上にゲート絶縁膜を介してゲート電極を形成する工
程と、前記Si活性層領域に不純物を注入して前記ソー
ス・ドレイン部のエクステンション部を形成する工程
と、前記Si活性層領域に前記ソース・ドレイン部とは
極性が異なる不純物をハロー注入して逆特性層を形成す
る工程と、を有するものである。そして、前記ハロー注
入の投影飛程を前記埋め込み酸化膜中に達するようにし
たことを特徴とする。
決を図るために、Si基板上に埋め込み酸化膜を介して
SOI層が形成されたSOI基板を用い、そのSOI層
に複数個の素子分離領域を形成し、それら各素子分離領
域間のSi活性層領域に不純物を注入しボディ部,ソー
ス・ドレイン部を形成してMOSFETを構成した半導
体装置の製造方法において、前記Si活性層領域のボデ
ィ部上にゲート絶縁膜を介してゲート電極を形成する工
程と、前記Si活性層領域に不純物を注入して前記ソー
ス・ドレイン部のエクステンション部を形成する工程
と、前記Si活性層領域に前記ソース・ドレイン部とは
極性が異なる不純物をハロー注入して逆特性層を形成す
る工程と、を有するものである。そして、前記ハロー注
入の投影飛程を前記埋め込み酸化膜中に達するようにし
たことを特徴とする。
【0021】本発明によれば、前記エクステンション部
におけるボディ部側に対して、十分な濃度で逆特性層不
純物を導入することができる。すなわち、前記エクステ
ンション部には逆特性層の不純物が殆ど導入されないた
め、寄生抵抗上昇の抑制(エクステンション部における
シート抵抗上昇の抑制)とロールオフ特性の改善とを両
立することができ、十分な駆動能力を確保することが可
能となる。
におけるボディ部側に対して、十分な濃度で逆特性層不
純物を導入することができる。すなわち、前記エクステ
ンション部には逆特性層の不純物が殆ど導入されないた
め、寄生抵抗上昇の抑制(エクステンション部における
シート抵抗上昇の抑制)とロールオフ特性の改善とを両
立することができ、十分な駆動能力を確保することが可
能となる。
【0022】前記のハロー注入においては、Si活性層
領域表面(被注入対象表面)に隣接する素子分離領域や
ゲート電極等に干渉されることなく、その注入される不
純物がSi活性層領域におけるエクステンション部のボ
ディ部側に注入される角度(好ましくは7°よりも大き
い角度)であれば良い。
領域表面(被注入対象表面)に隣接する素子分離領域や
ゲート電極等に干渉されることなく、その注入される不
純物がSi活性層領域におけるエクステンション部のボ
ディ部側に注入される角度(好ましくは7°よりも大き
い角度)であれば良い。
【0023】また、本発明は、前記ボディ部に誘起され
る空乏層がSOI基板のSOI層と埋め込み酸化膜との
界面に達するようにSi活性層領域を形成した場合の半
導体装置において、顕著な駆動能力改善効果を発揮す
る。
る空乏層がSOI基板のSOI層と埋め込み酸化膜との
界面に達するようにSi活性層領域を形成した場合の半
導体装置において、顕著な駆動能力改善効果を発揮す
る。
【0024】なお、本発明におけるSOI基板として
は、例えばSiやSi−Ge等のように、内部に埋め込
み絶縁層が存在した各種半導体基板が揚げられる。前記
ゲート絶縁膜においては、例えばSiO2,SiN,S
iON,SiOF等のSi化合物である絶縁材料、Ta
2O5等の高誘電率膜、または前記の絶縁材料,高誘電率
膜を一つ以上組み合わせて成る積層膜を挙げることがで
きる。
は、例えばSiやSi−Ge等のように、内部に埋め込
み絶縁層が存在した各種半導体基板が揚げられる。前記
ゲート絶縁膜においては、例えばSiO2,SiN,S
iON,SiOF等のSi化合物である絶縁材料、Ta
2O5等の高誘電率膜、または前記の絶縁材料,高誘電率
膜を一つ以上組み合わせて成る積層膜を挙げることがで
きる。
【0025】本発明のゲート電極材料においては、例え
ばB,As,P等の不純物を含んだ多結晶シリコン(ま
たはアモルファスシリコン)、W,Mo,Ta,Ti等
の高融点金属、WSi2,MoSi2,TiSi2,Co
Si2,NiSi等の金属シリサイド、WN,TaN,
TiN等の金属窒化物、あるいは前記の多結晶シリコ
ン,高融点金属,金属シリサイド,金属窒化物を一つ以
上組み合わせて成る積層膜を挙げることができる。
ばB,As,P等の不純物を含んだ多結晶シリコン(ま
たはアモルファスシリコン)、W,Mo,Ta,Ti等
の高融点金属、WSi2,MoSi2,TiSi2,Co
Si2,NiSi等の金属シリサイド、WN,TaN,
TiN等の金属窒化物、あるいは前記の多結晶シリコ
ン,高融点金属,金属シリサイド,金属窒化物を一つ以
上組み合わせて成る積層膜を挙げることができる。
【0026】本発明のSi活性層領域に導入する不純物
においては、B,In,P,As,Sb等の3A族,5
A族の各種材料を挙げることができる。前記サイドウォ
ール材料としては、SiO2,SiN,SiON,Si
OF等のSi化合物である絶縁材料、多結晶シリコン
(またはアモルファスシリコン)、または前記の絶縁材
料,多結晶シリコンを一つ以上組み合わせて成る積層膜
を挙げることができる。
においては、B,In,P,As,Sb等の3A族,5
A族の各種材料を挙げることができる。前記サイドウォ
ール材料としては、SiO2,SiN,SiON,Si
OF等のSi化合物である絶縁材料、多結晶シリコン
(またはアモルファスシリコン)、または前記の絶縁材
料,多結晶シリコンを一つ以上組み合わせて成る積層膜
を挙げることができる。
【0027】本発明のSi活性層領域に形成するシリサ
イド膜においては、TiSi2,CoSi2,NiSi,
WSi2,MoSi2等の各種材料を挙げることができ
る。
イド膜においては、TiSi2,CoSi2,NiSi,
WSi2,MoSi2等の各種材料を挙げることができ
る。
【0028】
【発明の実施の形態】以下、本発明の実施の形態におけ
る半導体装置およびその製造方法を説明する。
る半導体装置およびその製造方法を説明する。
【0029】本実施の形態では、Si基板上に埋め込み
酸化膜(厚めの酸化膜)を介して薄膜(ボディ部に誘起
される空乏層がSOI基板におけるSOI層と埋め込み
酸化膜との界面に達する程度に薄膜)のSOI層が形成
されたSOI基板を用い、そのSOI基板の主面側の一
部に対して例えばSTI(Shallow Trench Isolatio
n)法により複数個の素子分離領域をそれぞれ所定間隔
を隔てて形成する。前記の各素子分離領域の間に位置す
るSi活性層領域(SOI層)には、例えばnMOSま
たはpMOSの不純物を注入し、その表面の一部(ボデ
ィ部が位置する部分)に対してはゲート絶縁膜を介して
ゲート電極を形成する。
酸化膜(厚めの酸化膜)を介して薄膜(ボディ部に誘起
される空乏層がSOI基板におけるSOI層と埋め込み
酸化膜との界面に達する程度に薄膜)のSOI層が形成
されたSOI基板を用い、そのSOI基板の主面側の一
部に対して例えばSTI(Shallow Trench Isolatio
n)法により複数個の素子分離領域をそれぞれ所定間隔
を隔てて形成する。前記の各素子分離領域の間に位置す
るSi活性層領域(SOI層)には、例えばnMOSま
たはpMOSの不純物を注入し、その表面の一部(ボデ
ィ部が位置する部分)に対してはゲート絶縁膜を介して
ゲート電極を形成する。
【0030】前記Si活性層領域のソース・ドレイン部
およびエクステンション部には、前記ゲート電極をマス
クとし比較的高濃度の不純物を注入してエクステンショ
ン部を形成する。その後、投影飛程(Rp)が埋め込み
酸化膜中に達するように注入エネルギー,注入角度を調
整してハロー注入を行うことにより、Si活性層領域に
おけるエクステンション部のボディ部側に逆特性層を形
成する。
およびエクステンション部には、前記ゲート電極をマス
クとし比較的高濃度の不純物を注入してエクステンショ
ン部を形成する。その後、投影飛程(Rp)が埋め込み
酸化膜中に達するように注入エネルギー,注入角度を調
整してハロー注入を行うことにより、Si活性層領域に
おけるエクステンション部のボディ部側に逆特性層を形
成する。
【0031】また、前記ゲート電極の側壁側にサイドウ
ォールを形成してから、そのサイドウォールをマスクと
して不純物を注入することによりソース・ドレイン層を
形成した後、前記ソース・ドレイン部表面に金属膜を堆
積し熱処理(アニール処理)してシリサイド膜を形成す
る。
ォールを形成してから、そのサイドウォールをマスクと
して不純物を注入することによりソース・ドレイン層を
形成した後、前記ソース・ドレイン部表面に金属膜を堆
積し熱処理(アニール処理)してシリサイド膜を形成す
る。
【0032】そして、前記の素子分離領域,ソース・ド
レイン部(シリサイド膜),ゲート電極,サイドウォー
ルを覆うように層間絶縁膜を形成してから、その層間絶
縁膜におけるソース・ドレイン部(シリサイド膜)やゲ
ート電極の位置に対して電気的接続用のコンタクト孔を
開孔する。
レイン部(シリサイド膜),ゲート電極,サイドウォー
ルを覆うように層間絶縁膜を形成してから、その層間絶
縁膜におけるソース・ドレイン部(シリサイド膜)やゲ
ート電極の位置に対して電気的接続用のコンタクト孔を
開孔する。
【0033】前記のように、単にハロー注入を行うので
はなく、その投影飛程(Rp)が埋め込み酸化膜中に達
するように注入エネルギー,注入角度を調整して逆特性
層を形成することにより、エクステンション部には前記
の逆特性層が形成されないため、そのエクステンション
部におけるシート抵抗の上昇を抑制することができる。
また、前記逆特性層がSi活性層領域におけるエクステ
ンション部のボディ部側に形成されるため、ロールオフ
特性を改善することができる。
はなく、その投影飛程(Rp)が埋め込み酸化膜中に達
するように注入エネルギー,注入角度を調整して逆特性
層を形成することにより、エクステンション部には前記
の逆特性層が形成されないため、そのエクステンション
部におけるシート抵抗の上昇を抑制することができる。
また、前記逆特性層がSi活性層領域におけるエクステ
ンション部のボディ部側に形成されるため、ロールオフ
特性を改善することができる。
【0034】(実施例)次に、本実施の形態における半
導体装置(SOI−MOSFET)の製造方法の実施例
を、図面(各製造工程を示す図面)に基づいて詳細に説
明する。まず、図1において、Si基板1a上に比較的
厚い埋め込み酸化膜(例えば、厚さ100nmの酸化
膜)1bを介して薄膜(例えば、厚さ33nm)のSO
I層2が形成されたSOI基板1を用い、そのSOI層
2の表面に対して熱酸化膜3a(例えば、厚さ10n
m)を形成(なお、この形成時でSOI層の厚さは29
nm程度になる)してから、その熱酸化膜3a表面にC
MP(Chemical MechanicalPolish)用の保護膜として
Si3N4膜3b(例えば、厚さ100nm)を減圧CV
D(Low Pressure Chemical Vapor Deposition)法
により成膜した。
導体装置(SOI−MOSFET)の製造方法の実施例
を、図面(各製造工程を示す図面)に基づいて詳細に説
明する。まず、図1において、Si基板1a上に比較的
厚い埋め込み酸化膜(例えば、厚さ100nmの酸化
膜)1bを介して薄膜(例えば、厚さ33nm)のSO
I層2が形成されたSOI基板1を用い、そのSOI層
2の表面に対して熱酸化膜3a(例えば、厚さ10n
m)を形成(なお、この形成時でSOI層の厚さは29
nm程度になる)してから、その熱酸化膜3a表面にC
MP(Chemical MechanicalPolish)用の保護膜として
Si3N4膜3b(例えば、厚さ100nm)を減圧CV
D(Low Pressure Chemical Vapor Deposition)法
により成膜した。
【0035】そして、前記のSi3N4膜3bにおいて後
述する素子分離領域が位置する部分のみを所望のリソグ
ラフィとエッチングとにより除去した後、その除去した
部分を介してエッチングすることにより前記SOI層2
(および熱酸化膜3a)にトレンチ溝3cを形成した。
なお、本実施例では、前記Si3N4膜3bの成膜および
エッチング,SOI層2のエッチングをそれぞれ下記に
示す条件で行った。
述する素子分離領域が位置する部分のみを所望のリソグ
ラフィとエッチングとにより除去した後、その除去した
部分を介してエッチングすることにより前記SOI層2
(および熱酸化膜3a)にトレンチ溝3cを形成した。
なお、本実施例では、前記Si3N4膜3bの成膜および
エッチング,SOI層2のエッチングをそれぞれ下記に
示す条件で行った。
【0036】[Si3N4膜3bの成膜条件]
・使用したガス…SiH2Cl2/NH3/N2=50/2
00/200sccm ・圧力…70Pa ・基板加熱温度…760℃ [Si3N4膜3bのエッチング条件] ・使用したガス…CF4/Ar=100/900scc
m ・圧力…105Pa ・基板加熱温度…10℃ ・RF Power…600W [SOI層2のエッチング条件] ・使用したガス…C4F8/O2/Ar=5/4/100
sccm ・圧力…5.3Pa ・基板加熱温度…10℃ ・RF Power…400W そして、前記のトレンチ溝3cの内壁を酸化(例えば、
厚さ5nm;図示省略)した後、そのトレンチ溝3cを
埋め込むようにSiO2膜を減圧CVD法により成膜
(例えば、厚さ300nm成膜)し、アニール処理して
からトレンチ溝3c以外のSiO2膜をCMP法により
除去することにより、複数個の素子分離領域4をそれぞ
れ所定間隔を隔てて形成した。なお、本実施例では、前
記素子分離領域4に関するSiO2膜の成膜,アニール
処理,CMPをそれぞれ下記に示す条件で行った。
00/200sccm ・圧力…70Pa ・基板加熱温度…760℃ [Si3N4膜3bのエッチング条件] ・使用したガス…CF4/Ar=100/900scc
m ・圧力…105Pa ・基板加熱温度…10℃ ・RF Power…600W [SOI層2のエッチング条件] ・使用したガス…C4F8/O2/Ar=5/4/100
sccm ・圧力…5.3Pa ・基板加熱温度…10℃ ・RF Power…400W そして、前記のトレンチ溝3cの内壁を酸化(例えば、
厚さ5nm;図示省略)した後、そのトレンチ溝3cを
埋め込むようにSiO2膜を減圧CVD法により成膜
(例えば、厚さ300nm成膜)し、アニール処理して
からトレンチ溝3c以外のSiO2膜をCMP法により
除去することにより、複数個の素子分離領域4をそれぞ
れ所定間隔を隔てて形成した。なお、本実施例では、前
記素子分離領域4に関するSiO2膜の成膜,アニール
処理,CMPをそれぞれ下記に示す条件で行った。
【0037】[SiO2の成膜条件]
・使用したガス…SiH4/O2/N2=250/250
/100sccm ・圧力…13.3Pa ・基板加熱温度…520℃ [SiO2のアニール処理条件] ・アニール温度…1000℃ ・アニール時間…30min [SiO2のCMP条件] ・研磨圧力…300g/cm2 ・回転数…定盤30rpm,研磨ヘッド30rpm ・使用した研磨パッド…IC−1000(商品名) ・使用したスラリー…NH4OHベースのスラリー(ヒ
ュームドシリカ含有) ・スラリー流量…100cc/min ・スラリー使用温度…25〜30℃ 次に、図2において、前記の残存したSi3N4膜3b
を、HOTリン酸を用いたウェット処理により除去し
て、前記の各素子分離領域4間のSOI層2、すなわち
Si活性層領域2aにnMOS用またはpMOS用の不
純物(ボディ部用の不純物)を注入した。本実施例で
は、前記nMOS用,pMOS用の不純物の注入をそれ
ぞれ下記に示す条件で行った。なお、以下に示す注入角
度は、Si活性層領域2a表面の法線方向に対するイオ
ン注入(および後述するハロー注入)方向の角度を示す
ものである。
/100sccm ・圧力…13.3Pa ・基板加熱温度…520℃ [SiO2のアニール処理条件] ・アニール温度…1000℃ ・アニール時間…30min [SiO2のCMP条件] ・研磨圧力…300g/cm2 ・回転数…定盤30rpm,研磨ヘッド30rpm ・使用した研磨パッド…IC−1000(商品名) ・使用したスラリー…NH4OHベースのスラリー(ヒ
ュームドシリカ含有) ・スラリー流量…100cc/min ・スラリー使用温度…25〜30℃ 次に、図2において、前記の残存したSi3N4膜3b
を、HOTリン酸を用いたウェット処理により除去し
て、前記の各素子分離領域4間のSOI層2、すなわち
Si活性層領域2aにnMOS用またはpMOS用の不
純物(ボディ部用の不純物)を注入した。本実施例で
は、前記nMOS用,pMOS用の不純物の注入をそれ
ぞれ下記に示す条件で行った。なお、以下に示す注入角
度は、Si活性層領域2a表面の法線方向に対するイオ
ン注入(および後述するハロー注入)方向の角度を示す
ものである。
【0038】[nMOSの場合の注入条件]
・不純物…BF2+
・注入エネルギー…20keV
・ドーズ量…3×1012/cm2
・注入角度…7°
[pMOSの場合の注入条件]
・不純物…P+
・注入エネルギー…10keV
・ドーズ量…3×1012/cm2
・注入角度…7°
その後、前記の熱酸化膜3aを除去し、前記のSi活性
層領域2aの表面に絶縁膜およびポリシリコン(減圧C
VD法によるポリシリコン)を順次成膜(例えば、それ
ぞれ厚さ1.8nm,150nm成膜)してから、それ
らポリシリコン,絶縁膜をエッチングにより所望パター
ンに加工してゲート絶縁膜5a,ゲート電極5bをそれ
ぞれ形成した。なお、本実施例では、前記ポリシリコン
の成膜およびエッチングをそれぞれ下記に示す条件で行
った。
層領域2aの表面に絶縁膜およびポリシリコン(減圧C
VD法によるポリシリコン)を順次成膜(例えば、それ
ぞれ厚さ1.8nm,150nm成膜)してから、それ
らポリシリコン,絶縁膜をエッチングにより所望パター
ンに加工してゲート絶縁膜5a,ゲート電極5bをそれ
ぞれ形成した。なお、本実施例では、前記ポリシリコン
の成膜およびエッチングをそれぞれ下記に示す条件で行
った。
【0039】[ポリシリコンの成膜条件]
・使用したガス…SiH4/N2/He=100/200
/400sccm ・圧力…70Pa ・基板加熱温度…610℃ [ポリシリコンのエッチング条件] ・使用したガス…C2Cl3F3/SF6=60/10sc
cm ・圧力…1.3Pa ・基板加熱温度…20℃ ・RF Power…150W 次に、図3に示すように、前記ゲート電極5bをマスク
としSi活性層領域2a(ソース・ドレイン部およびエ
クステンション部)に不純物を注入することにより、エ
クステンション部6を形成した。なお、図3中の符号5
cは、前記エクステンション部6を形成した際の不純物
により、ゲート電極5b表面に形成された拡散層を示す
ものである。
/400sccm ・圧力…70Pa ・基板加熱温度…610℃ [ポリシリコンのエッチング条件] ・使用したガス…C2Cl3F3/SF6=60/10sc
cm ・圧力…1.3Pa ・基板加熱温度…20℃ ・RF Power…150W 次に、図3に示すように、前記ゲート電極5bをマスク
としSi活性層領域2a(ソース・ドレイン部およびエ
クステンション部)に不純物を注入することにより、エ
クステンション部6を形成した。なお、図3中の符号5
cは、前記エクステンション部6を形成した際の不純物
により、ゲート電極5b表面に形成された拡散層を示す
ものである。
【0040】前記のようにエクステンション部6を形成
するための不純物を注入する際、そのエクステンション
部6のシート抵抗を十分に低減するために、その不純物
の濃度(ドーズ量)を高く設定(トランジスタの寄生抵
抗を低減し十分な駆動能力を確保できる程度に設定)す
る必要がある。本実施例では、前記エクステンション部
6を形成するための不純物の注入を下記に示す条件で行
った。
するための不純物を注入する際、そのエクステンション
部6のシート抵抗を十分に低減するために、その不純物
の濃度(ドーズ量)を高く設定(トランジスタの寄生抵
抗を低減し十分な駆動能力を確保できる程度に設定)す
る必要がある。本実施例では、前記エクステンション部
6を形成するための不純物の注入を下記に示す条件で行
った。
【0041】[nMOSの場合の注入条件]
・不純物…As+
・注入エネルギー…2.5keV
・ドーズ量…1×1015/cm2
・注入角度…0°
[pMOSの場合の注入条件]
・不純物…BF2+
・注入エネルギー…2.5keV
・ドーズ量…8×1014/cm2
・注入角度…0°
次に、図4に示すように、前記ゲート電極5bをマスク
とし、投影飛程(Rp)が埋め込み酸化膜中に達するよ
うに、後述するソース・ドレイン層とは極性が異なる不
純物をハロー注入することにより、Si活性層領域2に
おけるエクステンション部6のボディ部側に逆特性層7
を形成する。なお、前記のように逆特性層7を形成した
後は、欠陥による増速拡散を防ぐために、短時間熱処理
(RTA;Rapid Thermal Anneal)を行っても良い。
また、前記ハロー注入は、SOI基板1に対する各ゲー
ト電極5bの配列(パターン)に応じて、例えばハロー
注入装置内に配置されたSOI基板1の配置角度(イオ
ン注入方向に対するSOI層表面の角度)を調整し複数
回に分割して行う。本実施例では、前記逆特性層7の不
純物の注入(8回に分割して注入)およびRTAをそれ
ぞれ下記に示す条件で行った。
とし、投影飛程(Rp)が埋め込み酸化膜中に達するよ
うに、後述するソース・ドレイン層とは極性が異なる不
純物をハロー注入することにより、Si活性層領域2に
おけるエクステンション部6のボディ部側に逆特性層7
を形成する。なお、前記のように逆特性層7を形成した
後は、欠陥による増速拡散を防ぐために、短時間熱処理
(RTA;Rapid Thermal Anneal)を行っても良い。
また、前記ハロー注入は、SOI基板1に対する各ゲー
ト電極5bの配列(パターン)に応じて、例えばハロー
注入装置内に配置されたSOI基板1の配置角度(イオ
ン注入方向に対するSOI層表面の角度)を調整し複数
回に分割して行う。本実施例では、前記逆特性層7の不
純物の注入(8回に分割して注入)およびRTAをそれ
ぞれ下記に示す条件で行った。
【0042】[nMOSの場合の注入条件]
・不純物…B+
・注入エネルギー…12keV
・ドーズ量…(1×1013/cm2)×8回
・注入角度…28°
・投影飛程…37nm
[pMOSの場合の注入条件]
・不純物…P+
・注入エネルギー…25keV
・ドーズ量…(1.4×1013/cm2)×8回
・注入角度…28°
・投影飛程…31nm
[逆特性層7のRTA条件]
・アニール温度…950℃
・アニール時間…10sec
・使用雰囲気…N2雰囲気中
次に、図5において、まず前記ゲート電極5bを覆うよ
うにSiO2膜8a(例えば、厚さ10nm),Si3N
4膜8b(例えば、厚さ50nm)を順次成膜し、それ
らSi3N4膜8b,SiO2膜8aをエッチングにより
所望パターンに加工することによりサイドウォール8を
形成した。なお、本実施例では、SiO 2膜8aの成膜,
Si3N4膜8bの成膜を、それぞれ前記の素子分離領域
4におけるSiO2の成膜,Si3N4膜3bの成膜と同
様の条件によって行った。
うにSiO2膜8a(例えば、厚さ10nm),Si3N
4膜8b(例えば、厚さ50nm)を順次成膜し、それ
らSi3N4膜8b,SiO2膜8aをエッチングにより
所望パターンに加工することによりサイドウォール8を
形成した。なお、本実施例では、SiO 2膜8aの成膜,
Si3N4膜8bの成膜を、それぞれ前記の素子分離領域
4におけるSiO2の成膜,Si3N4膜3bの成膜と同
様の条件によって行った。
【0043】その後、前記サイドウォール8をマスクと
し、前記Si活性層領域3a(ソース・ドレイン部)に
対して不純物を前記エクステンション部6の不純物より
も深く(例えば、若干深く)注入することにより、ソー
ス・ドレイン層9を形成した。これにより、サイドウォ
ール8の直下に位置する部分にのみエクステンション部
6が残存するようになる。なお、本実施例では、前記ソ
ース・ドレイン層9の活性化のためにRTAを行った。
また、前記ソース・ドレイン層9の不純物の注入および
RTAは、それぞれ下記に示す条件で行った。一般的
に、5keV以上の注入エネルギーでソース・ドレイン
層を形成する場合、チャネリング防止のために注入角度
は約7°に設定される。
し、前記Si活性層領域3a(ソース・ドレイン部)に
対して不純物を前記エクステンション部6の不純物より
も深く(例えば、若干深く)注入することにより、ソー
ス・ドレイン層9を形成した。これにより、サイドウォ
ール8の直下に位置する部分にのみエクステンション部
6が残存するようになる。なお、本実施例では、前記ソ
ース・ドレイン層9の活性化のためにRTAを行った。
また、前記ソース・ドレイン層9の不純物の注入および
RTAは、それぞれ下記に示す条件で行った。一般的
に、5keV以上の注入エネルギーでソース・ドレイン
層を形成する場合、チャネリング防止のために注入角度
は約7°に設定される。
【0044】[nMOSの場合の注入条件]
・不純物…P+
・注入エネルギー…15keV
・ドーズ量…(2×1015/cm2)×4回
・注入角度…7°
[pMOSの場合の注入条件]
・不純物…B+
・注入エネルギー…5keV
・ドーズ量…(1×1015/cm2)×4回
・注入角度…7°
[ソース・ドレイン層9のRTA条件]
・アニール温度…950℃
・アニール時間…10sec
・使用雰囲気…N2雰囲気中
そして、前記Si活性層領域2aのソース・ドレイン部
(ソース・ドレイン層9)表面やゲート電極5bを覆う
ように、薄膜のCo膜(例えば、厚さ5nm)をスパッ
タリングにより成膜し、そのCo膜におけるソース・ド
レイン部表面(およびゲート電極5b表面)をRTAに
よりシリサイド化してCoSiから成るシリサイド膜1
0(およびゲート・シリサイド膜5d)を形成した。
(ソース・ドレイン層9)表面やゲート電極5bを覆う
ように、薄膜のCo膜(例えば、厚さ5nm)をスパッ
タリングにより成膜し、そのCo膜におけるソース・ド
レイン部表面(およびゲート電極5b表面)をRTAに
よりシリサイド化してCoSiから成るシリサイド膜1
0(およびゲート・シリサイド膜5d)を形成した。
【0045】その後、前記のソース・ドレイン部表面
(およびゲート電極5b表面)以外のCo膜(素子分離
領域4およびサイドウォール8表面のCo膜)を硫酸加
水により除去した。本実施例では、シリサイド膜10
(およびゲート・シリサイド膜5d)における成膜,R
TAをそれぞれ下記に示す条件で行った。
(およびゲート電極5b表面)以外のCo膜(素子分離
領域4およびサイドウォール8表面のCo膜)を硫酸加
水により除去した。本実施例では、シリサイド膜10
(およびゲート・シリサイド膜5d)における成膜,R
TAをそれぞれ下記に示す条件で行った。
【0046】[シリサイド膜10の成膜条件]
・使用したガス…Ar=100sccm
・圧力…0.4Pa
・基板加熱温度…450℃
・DC Power…0.8kW
[シリサイド膜10のRTA条件]
・アニール温度…550℃
・アニール時間…30sec
・使用雰囲気…N2またはN2/Ar雰囲気中
さらに、前記のように形成したシリサイド膜10におい
て再びRTA(以下、再RTAと称する)を行って、そ
のCoSi膜をさらにSi活性層領域のSi層と反応さ
せることによりCoSi2膜に変換し、前記シリサイド
膜10を十分に低抵抗化させた。本実施例では、前記の
再RTAを下記に示す条件で行った。
て再びRTA(以下、再RTAと称する)を行って、そ
のCoSi膜をさらにSi活性層領域のSi層と反応さ
せることによりCoSi2膜に変換し、前記シリサイド
膜10を十分に低抵抗化させた。本実施例では、前記の
再RTAを下記に示す条件で行った。
【0047】[再RTA条件]
・アニール温度…700℃
・アニール時間…30sec
・使用雰囲気…N2またはN2/Ar雰囲気中
なお、シリサイド化によりCoSi2膜を形成する際に
消費されるSi層の厚さは、スパッタリングにより成膜
されたCo膜の約3.64倍となり、得られるCoSi
2膜の厚さにおいては前記Co膜の約3.52倍となる
ことが判っている。したがって、本実施例のように厚さ
29nmのSOI層2を用いると共にシリサイド膜10
において厚さ5nmのCo膜を成膜すると、厚さ約18
nm程度のCoSi2膜が形成されるため、そのCoS
i2膜の直下に位置する部分には厚さ11nm程度のS
i層が残存することになる。
消費されるSi層の厚さは、スパッタリングにより成膜
されたCo膜の約3.64倍となり、得られるCoSi
2膜の厚さにおいては前記Co膜の約3.52倍となる
ことが判っている。したがって、本実施例のように厚さ
29nmのSOI層2を用いると共にシリサイド膜10
において厚さ5nmのCo膜を成膜すると、厚さ約18
nm程度のCoSi2膜が形成されるため、そのCoS
i2膜の直下に位置する部分には厚さ11nm程度のS
i層が残存することになる。
【0048】次に、図6に示すように、SOI基板1に
おけるSi活性層領域2aのソース・ドレイン部表面,
素子分離領域4,ゲート・シリサイド膜5d,サイドウ
ォール8の表面を覆うように、減圧CVD法により例え
ばSiO2膜を堆積して層間絶縁膜11(例えば、厚さ
700nm)を形成した後、所望のリソグラフィとエッ
チングとにより、その層間絶縁膜11においてシリサイ
ド膜10上に電気的接続用のコンタクト孔11aを開孔
した。本実施例では、コンタクト孔11aにおけるエッ
チングを下記に示す条件で行った。
おけるSi活性層領域2aのソース・ドレイン部表面,
素子分離領域4,ゲート・シリサイド膜5d,サイドウ
ォール8の表面を覆うように、減圧CVD法により例え
ばSiO2膜を堆積して層間絶縁膜11(例えば、厚さ
700nm)を形成した後、所望のリソグラフィとエッ
チングとにより、その層間絶縁膜11においてシリサイ
ド膜10上に電気的接続用のコンタクト孔11aを開孔
した。本実施例では、コンタクト孔11aにおけるエッ
チングを下記に示す条件で行った。
【0049】[コンタクト孔11aにおけるエッチング
条件] ・使用したガス…C4F8/CO/Ar=10/100/
200sccm ・圧力…6Pa ・基板加熱温度…20℃ ・RF Power…1600W その後、前記コンタクト孔11aの内壁(および底部)
表面に対して、スパッタリングによるTi膜(例えば、
厚さ20nm)、TiN膜(例えば、厚さ30nm)を
順次成膜してバリアメタル12aを形成した。さらに、
前記コンタクト孔11aに埋め込むようにCVD法によ
りW膜を成膜し、そのコンタクト孔11a以外のW膜を
エッチバックで除去しコンタクトプラグ12を形成(お
よび所望の配線等を形成)することにより、半導体装置
を作製した。なお、本実施例では、前記バリアメタル1
2a(Ti膜およびTiN膜)における成膜,コンタク
トプラグ12(W膜)における成膜およびエッチング
を、それぞれ下記に示す条件で行った。
条件] ・使用したガス…C4F8/CO/Ar=10/100/
200sccm ・圧力…6Pa ・基板加熱温度…20℃ ・RF Power…1600W その後、前記コンタクト孔11aの内壁(および底部)
表面に対して、スパッタリングによるTi膜(例えば、
厚さ20nm)、TiN膜(例えば、厚さ30nm)を
順次成膜してバリアメタル12aを形成した。さらに、
前記コンタクト孔11aに埋め込むようにCVD法によ
りW膜を成膜し、そのコンタクト孔11a以外のW膜を
エッチバックで除去しコンタクトプラグ12を形成(お
よび所望の配線等を形成)することにより、半導体装置
を作製した。なお、本実施例では、前記バリアメタル1
2a(Ti膜およびTiN膜)における成膜,コンタク
トプラグ12(W膜)における成膜およびエッチング
を、それぞれ下記に示す条件で行った。
【0050】[Ti膜の成膜条件]
・使用したガス…Ar=100sccm
・圧力…0.4Pa
・基板加熱温度…200℃
・DC Power…6kW
[TiN膜の成膜条件]
・使用したガス…Ar/N2=20/70sccm
・圧力…0.4Pa
・基板加熱温度…200℃
・μ波…12kW
[W膜の成膜条件]
・使用したガス…WF6/H2/Ar=80/500/2
800sccm ・圧力…10640Pa ・基板加熱温度…400℃ [W膜のエッチバック条件] ・使用したガス…SF6/Ar=110/90sccm ・圧力…35Pa ・RF Power…275W 以上示した実施例により作製したpMOSの半導体装置
において、ハロー注入エネルギーを変化させた際のエク
ステンション部のシート抵抗を測定し、その結果を図7
の特性図に示した。また、前記pMOSの半導体装置に
おいて、ハロー注入エネルギーを15keV(投影飛程
がSi活性層領域中),25keV(投影飛程が埋め込
み酸化膜中)に設定して作製し、ゲート長を変化させた
際の閾値電圧を測定して、その測定結果を図8の特性図
に示した。
800sccm ・圧力…10640Pa ・基板加熱温度…400℃ [W膜のエッチバック条件] ・使用したガス…SF6/Ar=110/90sccm ・圧力…35Pa ・RF Power…275W 以上示した実施例により作製したpMOSの半導体装置
において、ハロー注入エネルギーを変化させた際のエク
ステンション部のシート抵抗を測定し、その結果を図7
の特性図に示した。また、前記pMOSの半導体装置に
おいて、ハロー注入エネルギーを15keV(投影飛程
がSi活性層領域中),25keV(投影飛程が埋め込
み酸化膜中)に設定して作製し、ゲート長を変化させた
際の閾値電圧を測定して、その測定結果を図8の特性図
に示した。
【0051】図7に示した結果から、エクステンション
部のシート抵抗は、ハロー注入エネルギーの上昇に連れ
て低減することが読み取れる。また、図8に示した結果
から、投影飛程が埋め込み酸化膜中に達するようにハロ
ー注入を行うことにより、たとえゲート長が短くても十
分な閾値電圧を確保でき、良好なロールオフ特性が得ら
れることを確認できた。
部のシート抵抗は、ハロー注入エネルギーの上昇に連れ
て低減することが読み取れる。また、図8に示した結果
から、投影飛程が埋め込み酸化膜中に達するようにハロ
ー注入を行うことにより、たとえゲート長が短くても十
分な閾値電圧を確保でき、良好なロールオフ特性が得ら
れることを確認できた。
【0052】以上示したように本実施の形態によれば、
ハロー注入における投影飛程をSOI基板の埋め込み酸
化膜中に達するように注入エネルギー,注入角度を調整
して逆特性層を形成することにより、その逆特性層がS
i活性層領域におけるエクステンション部のボディ部側
に形成されるため、ロールオフ特性を改善することがで
きる。また、エクステンション部には前記の逆特性層が
殆ど形成されないため、そのエクステンション部におけ
るシート抵抗の上昇を抑制することができる。
ハロー注入における投影飛程をSOI基板の埋め込み酸
化膜中に達するように注入エネルギー,注入角度を調整
して逆特性層を形成することにより、その逆特性層がS
i活性層領域におけるエクステンション部のボディ部側
に形成されるため、ロールオフ特性を改善することがで
きる。また、エクステンション部には前記の逆特性層が
殆ど形成されないため、そのエクステンション部におけ
るシート抵抗の上昇を抑制することができる。
【0053】以上、本発明において、記載された具体例
に対してのみ詳細に説明したが、本発明の技術思想の範
囲で多彩な変形および修正が可能であることは、当業者
にとって明白なことであり、このような変形および修正
が特許請求の範囲に属することは当然のことである。
に対してのみ詳細に説明したが、本発明の技術思想の範
囲で多彩な変形および修正が可能であることは、当業者
にとって明白なことであり、このような変形および修正
が特許請求の範囲に属することは当然のことである。
【0054】例えば、本実施の形態のハロー注入は注入
角度を28°に設定して行ったが、被注入対象表面(実
施例ではSi活性層領域表面)に隣接する素子分離領域
やゲート電極等に干渉されることなく、前記の注入され
る不純物がSi活性層領域におけるエクステンション部
のボディ部側に注入される角度であれば良い。
角度を28°に設定して行ったが、被注入対象表面(実
施例ではSi活性層領域表面)に隣接する素子分離領域
やゲート電極等に干渉されることなく、前記の注入され
る不純物がSi活性層領域におけるエクステンション部
のボディ部側に注入される角度であれば良い。
【0055】また、シリサイド膜においては、CoSi
2を形成したフルサリサイド構造を示したが、ゲート電
極やシリサイド膜における材料や構造を限定するもので
はない。さらに、SOI基板(Si基板,埋め込み酸化
膜,SOI層),ゲート絶縁膜,ゲート電極材料,エク
ステンション部,ソース・ドレイン層等においても本実
施の形態に記載した材料に限定されるものではなく、そ
れぞれ前記[課題を解決するための手段]の欄に記載し
た各種材料を適用した場合においても、本実施の形態と
同様の作用効果が得られる。
2を形成したフルサリサイド構造を示したが、ゲート電
極やシリサイド膜における材料や構造を限定するもので
はない。さらに、SOI基板(Si基板,埋め込み酸化
膜,SOI層),ゲート絶縁膜,ゲート電極材料,エク
ステンション部,ソース・ドレイン層等においても本実
施の形態に記載した材料に限定されるものではなく、そ
れぞれ前記[課題を解決するための手段]の欄に記載し
た各種材料を適用した場合においても、本実施の形態と
同様の作用効果が得られる。
【0056】
【発明の効果】以上示したように本発明によれば、ハロ
ー注入における投影飛程をSOI基板の埋め込み酸化膜
中に達するように注入エネルギー,注入角度を調整して
逆特性層を形成することにより、例えば薄膜(例えば、
ボディ部に誘起される空乏層がSOI基板におけるSO
I層と埋め込み酸化膜との界面に達する程度に薄膜)の
SOI層が形成された完全空乏型SOI−MOSFET
においても、ロールオフ特性の改善と寄生抵抗低減とを
両立できるため、十分な駆動能力を確保した高速・低消
費電力のLSIを得ることが可能となる。
ー注入における投影飛程をSOI基板の埋め込み酸化膜
中に達するように注入エネルギー,注入角度を調整して
逆特性層を形成することにより、例えば薄膜(例えば、
ボディ部に誘起される空乏層がSOI基板におけるSO
I層と埋め込み酸化膜との界面に達する程度に薄膜)の
SOI層が形成された完全空乏型SOI−MOSFET
においても、ロールオフ特性の改善と寄生抵抗低減とを
両立できるため、十分な駆動能力を確保した高速・低消
費電力のLSIを得ることが可能となる。
【図1】本実施例における半導体装置の製造工程図(素
子分離領域の形成)。
子分離領域の形成)。
【図2】本実施例における半導体装置の製造工程図(ゲ
ート電極の形成)。
ート電極の形成)。
【図3】本実施例における半導体装置の製造工程図(エ
クステンション部の形成)。
クステンション部の形成)。
【図4】本実施例における半導体装置の製造工程図(逆
特性層の形成)。
特性層の形成)。
【図5】本実施例における半導体装置の製造工程図(ソ
ース・ドレイン層,シリサイド膜の形成)。
ース・ドレイン層,シリサイド膜の形成)。
【図6】本実施例における半導体装置の製造工程図(コ
ンタクトプラグの形成)。
ンタクトプラグの形成)。
【図7】本実施例におけるハロー注入エネルギーに対す
るエクステンション部のシート抵抗特性図。
るエクステンション部のシート抵抗特性図。
【図8】本実施例におけるゲート長に対する閾値電圧特
性図。
性図。
【図9】一般的な完全空乏型SOI−MOSFETの概
略断面図。
略断面図。
【図10】逆特性層を形成した完全空乏型SOI−MO
SFETの概略断面図。
SFETの概略断面図。
1…SOI基板
1a…Si基板
1b…埋め込み酸化膜
2…SOI層
2a…Si活性層領域
4…素子分離領域
5b…ゲート電極
6…エクステンション部
7…逆特性層
8…サイドウォール
9…ソース・ドレイン層
10…シリサイド層
11…層間絶縁膜
─────────────────────────────────────────────────────
フロントページの続き
Fターム(参考) 5F110 AA03 AA08 CC02 DD05 DD13
EE05 EE09 EE14 EE32 EE41
EE44 EE45 FF02 FF23 GG02
GG12 GG32 GG37 GG51 GG52
GG58 HJ01 HJ04 HJ13 HJ14
HJ23 HK05 HK33 HK40 HL01
HL04 HL12 HL23 HL24 HM15
HM17 NN04 NN23 NN35 NN62
NN65 QQ03 QQ04 QQ08 QQ11
QQ19
Claims (3)
- 【請求項1】 Si基板上に埋め込み酸化膜を介してS
OI層が形成されたSOI基板を用い、そのSOI層に
複数個の素子分離領域を形成し、それら各素子分離領域
間のSi活性層領域に不純物を注入しボディ部,ソース
・ドレイン部を形成してMOSFETを構成した半導体
装置の製造方法において、 前記Si活性層領域のボディ部上にゲート絶縁膜を介し
てゲート電極を形成する工程と、 前記Si活性層領域に不純物を注入して前記ソース・ド
レイン部のエクステンション部を形成する工程と、 前記Si活性層領域に前記ソース・ドレイン部とは極性
が異なる不純物をハロー注入して逆特性層を形成する工
程と、を有し、 前記ハロー注入の投影飛程を前記埋め込み酸化膜中に達
するようにしたことを特徴とする半導体装置の製造方
法。 - 【請求項2】 前記Si活性層領域表面の法線方向に対
して前記ハロー注入角度を7°よりも大きくしたことを
特徴とする請求項1記載の半導体装置の製造方法。 - 【請求項3】 前記Si活性層領域は、前記ボディ部に
誘起される空乏層がSOI基板におけるSOI層と埋め
込み酸化膜との界面に達するように形成したことを特徴
とする請求項1記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002079942A JP2003282879A (ja) | 2002-03-22 | 2002-03-22 | 半導体装置の製造方法 |
US10/391,104 US6908820B2 (en) | 2002-03-22 | 2003-03-18 | Method of manufacturing semiconductor device |
US11/107,688 US7220645B2 (en) | 2002-03-22 | 2005-04-15 | Method of manufacturing semiconductor device |
US11/107,963 US7056774B2 (en) | 2002-03-22 | 2005-04-15 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
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Publications (1)
Publication Number | Publication Date |
---|---|
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JP (1) | JP2003282879A (ja) |
Cited By (3)
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