JPH11168211A - 半導体装置 - Google Patents
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- JPH11168211A JPH11168211A JP9347145A JP34714597A JPH11168211A JP H11168211 A JPH11168211 A JP H11168211A JP 9347145 A JP9347145 A JP 9347145A JP 34714597 A JP34714597 A JP 34714597A JP H11168211 A JPH11168211 A JP H11168211A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 完全空乏型ＳＯＩ−ＭＯＳトランジスタと同
様の性能を有し、かつ、完全空乏型ＳＯＩ−ＭＯＳトラ
ンジスタの問題点である自己発熱効果を抑制できる構造
の半導体装置を提供する。 【解決手段】 半導体装置は、半導体基板１０の表面か
らその膜厚方向に沿って形成された第１の不純物拡散層
１２ａと、第１の不純物拡散層１２ａの端部と連続し、
半導体基板の主面に平行な方向に沿って形成された第２
の不純物拡散層１２ｂとからなり、ドレイン領域１２を
構成するＬ字状の不純物拡散層、および第２の不純物拡
散層１２ｂおよびソース領域１４の端部に接する状態で
半導体基板の膜厚方向に沿って形成されたトレンチ１６
を有する。チャネル領域１８は、ゲート絶縁膜２０、ソ
ース領域１４、ドレイン領域１２およびトレンチ１６に
よって囲まれている。そして、第２の不純物拡散層１２
ｂおよびトレンチ１６は、チャネル領域１８の空乏層の
ストッパとして機能する。
様の性能を有し、かつ、完全空乏型ＳＯＩ−ＭＯＳトラ
ンジスタの問題点である自己発熱効果を抑制できる構造
の半導体装置を提供する。 【解決手段】 半導体装置は、半導体基板１０の表面か
らその膜厚方向に沿って形成された第１の不純物拡散層
１２ａと、第１の不純物拡散層１２ａの端部と連続し、
半導体基板の主面に平行な方向に沿って形成された第２
の不純物拡散層１２ｂとからなり、ドレイン領域１２を
構成するＬ字状の不純物拡散層、および第２の不純物拡
散層１２ｂおよびソース領域１４の端部に接する状態で
半導体基板の膜厚方向に沿って形成されたトレンチ１６
を有する。チャネル領域１８は、ゲート絶縁膜２０、ソ
ース領域１４、ドレイン領域１２およびトレンチ１６に
よって囲まれている。そして、第２の不純物拡散層１２
ｂおよびトレンチ１６は、チャネル領域１８の空乏層の
ストッパとして機能する。
Description
【０００１】
【発明の属する技術分野】本発明は、チャネル領域が完
全に空乏化されうる半導体装置に関する。
全に空乏化されうる半導体装置に関する。
【０００２】
【背景技術】図１０は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）型のＭＯＳトランジスタの構造
例を示す。このＳＯＩ−ＭＯＳトランジスタは、シリコ
ン基板１上に、シリコン酸化膜から成る絶縁層２が形成
され、この絶縁層２上に単結晶シリコン層８が積層され
ている。単結晶シリコン層８には、ソース領域３、チャ
ネル領域７およびドレイン領域４が形成されている。そ
して、チャネル領域７の表面には、ゲート絶縁膜５を介
してドープドポリシリコンからなるゲート電極６が形成
されている。
Ｉｎｓｕｌａｔｏｒ）型のＭＯＳトランジスタの構造
例を示す。このＳＯＩ−ＭＯＳトランジスタは、シリコ
ン基板１上に、シリコン酸化膜から成る絶縁層２が形成
され、この絶縁層２上に単結晶シリコン層８が積層され
ている。単結晶シリコン層８には、ソース領域３、チャ
ネル領域７およびドレイン領域４が形成されている。そ
して、チャネル領域７の表面には、ゲート絶縁膜５を介
してドープドポリシリコンからなるゲート電極６が形成
されている。
【０００３】ＳＯＩ−ＭＯＳトランジスタは、チャネル
領域７が完全に空乏化される完全空乏型と、チャネル領
域７が完全には空乏化されない部分空乏型に分類され
る。ＳＯＩ−ＭＯＳトランジスタは、そのチャネル領域
の膜厚を小さくすることができ、その膜厚および不純物
濃度を最適化することにより完全空乏型ＳＯＩ−ＭＯＳ
トランジスタを得ることができる。そして、完全空乏型
のＭＯＳトランジスタは、部分空乏型のそれより、サブ
スレッショルド係数が小さいこと、およびしきい値電圧
の温度変動が小さいこと、などの優れた特性を有する。
領域７が完全に空乏化される完全空乏型と、チャネル領
域７が完全には空乏化されない部分空乏型に分類され
る。ＳＯＩ−ＭＯＳトランジスタは、そのチャネル領域
の膜厚を小さくすることができ、その膜厚および不純物
濃度を最適化することにより完全空乏型ＳＯＩ−ＭＯＳ
トランジスタを得ることができる。そして、完全空乏型
のＭＯＳトランジスタは、部分空乏型のそれより、サブ
スレッショルド係数が小さいこと、およびしきい値電圧
の温度変動が小さいこと、などの優れた特性を有する。
【０００４】このような優れた特性を有するため、完全
空乏型ＳＯＩ−ＭＯＳトランジスタは、次世代の高速Ｌ
ＳＩまたは耐環境ＬＳＩを担うデバイスとして注目され
ている。
空乏型ＳＯＩ−ＭＯＳトランジスタは、次世代の高速Ｌ
ＳＩまたは耐環境ＬＳＩを担うデバイスとして注目され
ている。
【０００５】
【発明が解決しようとする課題】図１０で示したような
完全空乏型ＳＯＩ−ＭＯＳトランジスタは、チャネル領
域７がゲート絶縁膜５と絶縁層２とによって挟まれた構
造を有し、かつチャネル領域７が通常０．１μｍ程度の
小さい膜厚を有するため、チャネル領域７に流れる電流
によって発生した熱が散逸しにくいという問題を有す
る。すなわち、絶縁層２およびゲート絶縁膜５を構成す
るシリコン酸化膜の熱電導率は、室温で、０．０１４
（Ｗ/ｃｍ℃）で、チャネル領域７を構成するシリコン
のそれは１．５（Ｗ/ｃｍ℃）であり、シリコン酸化膜
の熱電導率はシリコンのそれに比べてかなり小さく、従
ってチャネル領域７で発生した熱はシリコン酸化膜
（２，５）を介して発散しにくく、チャネル領域の温度
が非常に高くなる。この現象を、以下、「自己発熱効
果」という。このような自己発熱効果によって、次の問
題が生ずる。
完全空乏型ＳＯＩ−ＭＯＳトランジスタは、チャネル領
域７がゲート絶縁膜５と絶縁層２とによって挟まれた構
造を有し、かつチャネル領域７が通常０．１μｍ程度の
小さい膜厚を有するため、チャネル領域７に流れる電流
によって発生した熱が散逸しにくいという問題を有す
る。すなわち、絶縁層２およびゲート絶縁膜５を構成す
るシリコン酸化膜の熱電導率は、室温で、０．０１４
（Ｗ/ｃｍ℃）で、チャネル領域７を構成するシリコン
のそれは１．５（Ｗ/ｃｍ℃）であり、シリコン酸化膜
の熱電導率はシリコンのそれに比べてかなり小さく、従
ってチャネル領域７で発生した熱はシリコン酸化膜
（２，５）を介して発散しにくく、チャネル領域の温度
が非常に高くなる。この現象を、以下、「自己発熱効
果」という。このような自己発熱効果によって、次の問
題が生ずる。
【０００６】ａ．チャネル領域の移動度が低下するこ
と、 ｂ．所望のドレイン電流が得られないこと、 ｃ．負性抵抗が生じ、回路動作の不安定さを招くこと。
と、 ｂ．所望のドレイン電流が得られないこと、 ｃ．負性抵抗が生じ、回路動作の不安定さを招くこと。
【０００７】本発明の目的は、完全空乏型ＳＯＩ−ＭＯ
Ｓトランジスタと同様の性能を有し、かつ、完全空乏型
ＳＯＩ−ＭＯＳトランジスタの問題点である自己発熱効
果を抑制できる構造の半導体装置を提供することにあ
る。
Ｓトランジスタと同様の性能を有し、かつ、完全空乏型
ＳＯＩ−ＭＯＳトランジスタの問題点である自己発熱効
果を抑制できる構造の半導体装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板の表面からその膜厚方向に沿って形成さ
れた第１の不純物拡散層と、前記第１の不純物拡散層の
端部と連続し、前記半導体基板の主面に平行な方向に沿
って形成された第２の不純物拡散層とからなり、ソース
領域またはドレイン領域を構成するＬ字状の不純物拡散
層、前記半導体基板の表面部に前記第１の不純物拡散層
と離間して形成され、ドレイン領域またはソース領域を
構成する第３の不純物拡散層、前記第２の不純物拡散層
および前記第３の不純物拡散層の端部に接する状態で前
記半導体基板の膜厚方向に沿って形成されたトレンチ、
前記ソース領域、前記ドレイン領域および前記トレンチ
によって囲まれ、チャネルが形成されうる領域を含むチ
ャネル領域、および前記チャネル領域の表面にゲート絶
縁膜を介して形成されたゲート電極、を含む。
は、半導体基板の表面からその膜厚方向に沿って形成さ
れた第１の不純物拡散層と、前記第１の不純物拡散層の
端部と連続し、前記半導体基板の主面に平行な方向に沿
って形成された第２の不純物拡散層とからなり、ソース
領域またはドレイン領域を構成するＬ字状の不純物拡散
層、前記半導体基板の表面部に前記第１の不純物拡散層
と離間して形成され、ドレイン領域またはソース領域を
構成する第３の不純物拡散層、前記第２の不純物拡散層
および前記第３の不純物拡散層の端部に接する状態で前
記半導体基板の膜厚方向に沿って形成されたトレンチ、
前記ソース領域、前記ドレイン領域および前記トレンチ
によって囲まれ、チャネルが形成されうる領域を含むチ
ャネル領域、および前記チャネル領域の表面にゲート絶
縁膜を介して形成されたゲート電極、を含む。
【０００９】この半導体装置においては、ソース領域ま
たはドレイン領域を構成するＬ字状の不純物拡散層およ
びトレンチが、チャネル領域における空乏層のストッパ
として機能する。そして、チャネル領域の不純物濃度
と、Ｌ字状の不純物拡散層を構成する第２の不純物拡散
層の深さとを規定することによって、チャネル領域の完
全空乏化が可能となる。
たはドレイン領域を構成するＬ字状の不純物拡散層およ
びトレンチが、チャネル領域における空乏層のストッパ
として機能する。そして、チャネル領域の不純物濃度
と、Ｌ字状の不純物拡散層を構成する第２の不純物拡散
層の深さとを規定することによって、チャネル領域の完
全空乏化が可能となる。
【００１０】この結果、ＳＯＩ−ＭＯＳトランジスタで
期待されると同様な作用効果、すなわち、サブスレッシ
ョルド係数が小さいこと、しきい値電圧の温度変動が小
さいこと、などの作用効果を奏することができる。
期待されると同様な作用効果、すなわち、サブスレッシ
ョルド係数が小さいこと、しきい値電圧の温度変動が小
さいこと、などの作用効果を奏することができる。
【００１１】さらに、本発明の半導体装置によれば、完
全空乏型ＳＯＩ−ＭＯＳトランジスタのようにチャネル
領域の上下面がシリコン酸化膜で完全に挟まれることが
なく、少なくともチャネル領域の下面において、第２の
不純物拡散層を介してチャネル領域において発生した熱
が十分に散逸される。このため、自己発熱効果を引き起
こすことがなく、自己発熱効果によって引き起こされ
る、前述した問題点ａ〜ｃなどを生ずることがない。
全空乏型ＳＯＩ−ＭＯＳトランジスタのようにチャネル
領域の上下面がシリコン酸化膜で完全に挟まれることが
なく、少なくともチャネル領域の下面において、第２の
不純物拡散層を介してチャネル領域において発生した熱
が十分に散逸される。このため、自己発熱効果を引き起
こすことがなく、自己発熱効果によって引き起こされ
る、前述した問題点ａ〜ｃなどを生ずることがない。
【００１２】以上のように、本発明の半導体装置によれ
ば、完全空乏型ＳＯＩ−ＭＯＳトランジスタと同様の優
れた特性を有するだけでなく、該ＳＯＩ−ＭＯＳトラン
ジスタの有する自己発熱効果の問題を解消できる。
ば、完全空乏型ＳＯＩ−ＭＯＳトランジスタと同様の優
れた特性を有するだけでなく、該ＳＯＩ−ＭＯＳトラン
ジスタの有する自己発熱効果の問題を解消できる。
【００１３】本発明の半導体装置においては、前記トレ
ンチ内に、絶縁膜を介して導電材料を埋め込んで電極部
を構成することができる。そして、前記絶縁膜をゲート
絶縁膜として、かつ前記電極部をゲート電極として機能
させることにより、ダブルゲート構造のＭＯＳトランジ
スタを構成することができる。このようなダブルゲート
構造をとることにより、トランジスタの電流駆動能力を
更に増加させることができる。
ンチ内に、絶縁膜を介して導電材料を埋め込んで電極部
を構成することができる。そして、前記絶縁膜をゲート
絶縁膜として、かつ前記電極部をゲート電極として機能
させることにより、ダブルゲート構造のＭＯＳトランジ
スタを構成することができる。このようなダブルゲート
構造をとることにより、トランジスタの電流駆動能力を
更に増加させることができる。
【００１４】さらに、本発明の半導体装置においては、
前記トレンチ内に絶縁膜および電極部を形成し、さらに
該電極部とチャネル領域とを接続する導電部を構成する
ことができる。この導電部および電極部によってチャネ
ル領域の電位を制御することができるため、安定した動
作およびソース−ドレイン間耐圧を向上させることがで
きる。
前記トレンチ内に絶縁膜および電極部を形成し、さらに
該電極部とチャネル領域とを接続する導電部を構成する
ことができる。この導電部および電極部によってチャネ
ル領域の電位を制御することができるため、安定した動
作およびソース−ドレイン間耐圧を向上させることがで
きる。
【００１５】
【発明の実施の形態】以下、本発明の主要な実施の形態
について詳細に説明する。
について詳細に説明する。
【００１６】（第１の実施の形態）図１は、ｎチャネル
ＭＯＳトランジスタを概略的に示す平面図であり、図２
は、図１のＩＩ−ＩＩ線に沿った断面図である。
ＭＯＳトランジスタを概略的に示す平面図であり、図２
は、図１のＩＩ−ＩＩ線に沿った断面図である。
【００１７】本実施の形態の半導体装置１００は、シリ
コン基板１０内に、Ｌ字状のドレイン領域１２、ソース
領域１４、トレンチ１６およびチャネル領域１８が形成
されている。
コン基板１０内に、Ｌ字状のドレイン領域１２、ソース
領域１４、トレンチ１６およびチャネル領域１８が形成
されている。
【００１８】前記ドレイン領域１２は、シリコン基板１
０の膜厚方向に沿って形成された、所定の深さＬを有す
る第１の不純物拡散層１２ａと、この第１の不純物拡散
層１２ａの下端部に連続し、前記シリコン基板１０の主
面と平行な方向に沿って形成された第２の不純物拡散層
１２ｂとから形成され、断面形状がほぼＬ字状をなして
いる。
０の膜厚方向に沿って形成された、所定の深さＬを有す
る第１の不純物拡散層１２ａと、この第１の不純物拡散
層１２ａの下端部に連続し、前記シリコン基板１０の主
面と平行な方向に沿って形成された第２の不純物拡散層
１２ｂとから形成され、断面形状がほぼＬ字状をなして
いる。
【００１９】前記ソース領域１４は、前記ドレイン領域
１２の第１の不純物拡散層１２ａと所定距離離れた位置
に形成された、第３の不純物拡散層から構成されてい
る。
１２の第１の不純物拡散層１２ａと所定距離離れた位置
に形成された、第３の不純物拡散層から構成されてい
る。
【００２０】前記トレンチ１６は、前記ドレイン領域１
２の第２の不純物拡散層１２ｂと前記ソース領域１４の
端部に接する状態で、前記半導体基板１０の膜厚方向に
形成されている。そして、前記トレンチ１６は、図１に
示すように、前記第１の不純物拡散層１２ａの外側の側
面を除き、前記第１のドレイン領域１２ａ、チャネル領
域１８およびソース領域１４から成る領域の連続する３
つの側面を囲む状態で、平面形状ほぼコ字状に形成され
ている。また、チャネル領域１８の表面には、ゲート絶
縁膜２０を介して、例えばドープドポリシリコンから成
るゲート電極３０が形成されている。
２の第２の不純物拡散層１２ｂと前記ソース領域１４の
端部に接する状態で、前記半導体基板１０の膜厚方向に
形成されている。そして、前記トレンチ１６は、図１に
示すように、前記第１の不純物拡散層１２ａの外側の側
面を除き、前記第１のドレイン領域１２ａ、チャネル領
域１８およびソース領域１４から成る領域の連続する３
つの側面を囲む状態で、平面形状ほぼコ字状に形成され
ている。また、チャネル領域１８の表面には、ゲート絶
縁膜２０を介して、例えばドープドポリシリコンから成
るゲート電極３０が形成されている。
【００２１】この半導体装置１００においては、チャネ
ル領域１８は、その上面がゲート絶縁膜２０およびソー
ス領域１４によって、４つの側面のうち３面がトレンチ
１６によって、残りの一つの側面が第１の不純物拡散層
１２ａによって、底面が第２の不純物拡散層１２ｂによ
って囲まれた構造を有する。そして、この構造において
は、ドレイン領域１２の第２の不純物拡散層１２ｂとト
レンチ１６とが、チャネル領域１８の空乏層のストッパ
として機能する。また、チャネル領域１８においては、
トレンチ１６に沿ってチャネル領域の不純物濃度より高
濃度のｐ型不純物拡散層１８ａが形成されている。この
不純物拡散層１８ａを設けることにより、パンチスルー
による耐圧の低下を防止することができる。ただし、前
記高濃度のｐ型不純物拡散層１８ａの不純物濃度は、該
不純物拡散層１８ａの不純物濃度が高すぎことによるホ
ットキャリアによる耐圧の低下を生じない程度に設定さ
れる。
ル領域１８は、その上面がゲート絶縁膜２０およびソー
ス領域１４によって、４つの側面のうち３面がトレンチ
１６によって、残りの一つの側面が第１の不純物拡散層
１２ａによって、底面が第２の不純物拡散層１２ｂによ
って囲まれた構造を有する。そして、この構造において
は、ドレイン領域１２の第２の不純物拡散層１２ｂとト
レンチ１６とが、チャネル領域１８の空乏層のストッパ
として機能する。また、チャネル領域１８においては、
トレンチ１６に沿ってチャネル領域の不純物濃度より高
濃度のｐ型不純物拡散層１８ａが形成されている。この
不純物拡散層１８ａを設けることにより、パンチスルー
による耐圧の低下を防止することができる。ただし、前
記高濃度のｐ型不純物拡散層１８ａの不純物濃度は、該
不純物拡散層１８ａの不純物濃度が高すぎことによるホ
ットキャリアによる耐圧の低下を生じない程度に設定さ
れる。
【００２２】半導体装置１００においては、チャネル領
域１８の不純物濃度と、ドレイン領域１２の第２の不純
物拡散層１２ｂの深さＬとを適正な値に設定することに
より、チャネル領域１８を十分にあるいは完全に空乏化
させることができる。その結果、半導体装置１００は、
完全空乏型ＳＯＩ−ＭＯＳトランジスタと同等の性能、
具体的には、サブスレッショルド係数が小さいこと、し
きい値電圧の温度変化が小さいこと、などの優れた特性
を有することができる。また、チャネル領域１８は、そ
の周囲、特に下面を熱電導率の低いシリコン酸化膜で覆
うことがないため、チャネル領域１８に流れる電流によ
って発生する熱は主としてドレイン領域１２を介して外
部に効率よく散逸され、このため、自己発熱効果を引き
起こすことがない。
域１８の不純物濃度と、ドレイン領域１２の第２の不純
物拡散層１２ｂの深さＬとを適正な値に設定することに
より、チャネル領域１８を十分にあるいは完全に空乏化
させることができる。その結果、半導体装置１００は、
完全空乏型ＳＯＩ−ＭＯＳトランジスタと同等の性能、
具体的には、サブスレッショルド係数が小さいこと、し
きい値電圧の温度変化が小さいこと、などの優れた特性
を有することができる。また、チャネル領域１８は、そ
の周囲、特に下面を熱電導率の低いシリコン酸化膜で覆
うことがないため、チャネル領域１８に流れる電流によ
って発生する熱は主としてドレイン領域１２を介して外
部に効率よく散逸され、このため、自己発熱効果を引き
起こすことがない。
【００２３】次に、上述した本実施の形態に係る半導体
装置１００の作用効果を確認するために行った測定結果
について述べる。
装置１００の作用効果を確認するために行った測定結果
について述べる。
【００２４】（１）サンプル 測定に用いたサンプルの条件は、以下のようである。
【００２５】 ａ．本実施の形態のサンプル ドレイン領域の第１の不純物拡散層の不純物濃度 １×１０20ｃｍ-3 ドレイン領域の第２の不純物拡散層の不純物濃度 １×１０17ｃｍ-3 ソース領域の不純物濃度 １×１０20ｃｍ-3 チャネル領域の不純物濃度 ５×１０15ｃｍ-3 チャネル領域の高濃度不純物拡散層の不純物濃度 ５×１０16ｃｍ-3 ドレイン領域の第２の不純物拡散層の深さＬ ０．７５μｍ ゲート絶縁膜の膜厚 １０ｎｍ ゲート長 １μｍ ゲート幅 １０μｍ ｂ．図１０に示す比較用のＳＯＩ−ＭＯＳトランジスタのサンプル ソース領域およびドレイン領域の不純物濃度 ２×１０17ｃｍ-3 チャネル領域の不純物濃度 １×１０16ｃｍ-3 ソース領域，ドレイン領域およびチャネル領域が形成される単結晶シリコ ン層の膜厚 ０．１μｍ シリコン酸化膜からなる絶縁層の膜厚 ０．３μｍ ゲート絶縁膜の膜厚 １０ｎｍ ゲート長 １μｍ ゲート幅 １０μｍ （２）測定事項 ａ．ＶＤＳ−ＩＤ ドレイン電圧（ＶＤＳ）とドレイン電流（ＩＤ）との関
係を求め、その結果を図３に示した。図３において、符
号ａで示す曲線は本実施の形態のサンプルによるもので
あり、符号ｂで示す曲線は比較用サンプルによるもので
ある。
係を求め、その結果を図３に示した。図３において、符
号ａで示す曲線は本実施の形態のサンプルによるもので
あり、符号ｂで示す曲線は比較用サンプルによるもので
ある。
【００２６】図３より、比較用サンプルとして用いた完
全空乏型ＳＯＩ−ＭＯＳトランジスタでは、自己発熱効
果による負性ドレイン抵抗によって、ドレイン電流の低
下が生ずるが、本実施の形態のサンプルではそれが見ら
れないことが分かる。
全空乏型ＳＯＩ−ＭＯＳトランジスタでは、自己発熱効
果による負性ドレイン抵抗によって、ドレイン電流の低
下が生ずるが、本実施の形態のサンプルではそれが見ら
れないことが分かる。
【００２７】ｂ．ＶＧＳ−ＩＤ ゲート電圧（ＶＧＳ）とドレイン電流（ＩＤ）との関係
を求め、その結果を図４に示した。図４において、符号
ａで示す曲線が本実施の形態のサンプルによるものであ
り、符号ｂで示す曲線が比較用サンプルによるものであ
る。図４の曲線ａ，ｂの直線部分の傾きよりサブスレッ
ショルド係数を求めることができる。
を求め、その結果を図４に示した。図４において、符号
ａで示す曲線が本実施の形態のサンプルによるものであ
り、符号ｂで示す曲線が比較用サンプルによるものであ
る。図４の曲線ａ，ｂの直線部分の傾きよりサブスレッ
ショルド係数を求めることができる。
【００２８】その結果、本実施の形態のサンプルではサ
ブスレッショルド係数Ｓは６４（ｍＶ−ｄｅｃ）であ
り、完全空乏型ＳＯＩ−ＭＯＳトランジスタのサブスレ
ッショルド係数Ｓは６７（ｍＶ−ｄｅｃ）であることが
分かった。このように、本実施の形態のサンプルは完全
空乏型ＳＯＩ−ＭＯＳトランジスタのサブスレッショル
ド係数とほぼ同程度であることが確認された。
ブスレッショルド係数Ｓは６４（ｍＶ−ｄｅｃ）であ
り、完全空乏型ＳＯＩ−ＭＯＳトランジスタのサブスレ
ッショルド係数Ｓは６７（ｍＶ−ｄｅｃ）であることが
分かった。このように、本実施の形態のサンプルは完全
空乏型ＳＯＩ−ＭＯＳトランジスタのサブスレッショル
ド係数とほぼ同程度であることが確認された。
【００２９】ｃ．しきい値電圧の温度変動 温度としきい値電圧との関係を求め、その結果を図５に
示した。図５において、符号ａで示すラインは本実施の
形態によるサンプルであり、符号ｂで示すラインは比較
用サンプルによるものである。各ラインの傾きより温度
変化率を求めることができる。
示した。図５において、符号ａで示すラインは本実施の
形態によるサンプルであり、符号ｂで示すラインは比較
用サンプルによるものである。各ラインの傾きより温度
変化率を求めることができる。
【００３０】本実施の形態のサンプルでは変化率は−
１．２０（ｍＶ/℃）であり、比較用サンプルでは変化
率は−１．２５（ｍＶ/℃）であることが確認された。
このことから、本実施の形態のサンプルは、完全空乏型
ＳＯＩ−ＭＯＳトランジスタと同程度のしきい値電圧の
温度変動を有することが分かる。
１．２０（ｍＶ/℃）であり、比較用サンプルでは変化
率は−１．２５（ｍＶ/℃）であることが確認された。
このことから、本実施の形態のサンプルは、完全空乏型
ＳＯＩ−ＭＯＳトランジスタと同程度のしきい値電圧の
温度変動を有することが分かる。
【００３１】以上の測定結果より、本発明の半導体装置
は、完全空乏型ＳＯＩ−ＭＯＳトランジスタと同程度
の、小さいサブスレッショルド係数と小さいしきい値電
圧の温度変動を確保しながら、しかも自己発熱効果を確
実に抑制できることが確認された。
は、完全空乏型ＳＯＩ−ＭＯＳトランジスタと同程度
の、小さいサブスレッショルド係数と小さいしきい値電
圧の温度変動を確保しながら、しかも自己発熱効果を確
実に抑制できることが確認された。
【００３２】次に、本実施の形態に係る半導体装置１０
０の製造例を、図６および図７に基づいて説明する。
０の製造例を、図６および図７に基づいて説明する。
【００３３】（Ａ）まず、第１のシリコン基板１０ａの
所定領域に砒素をイオン注入することにより、ドレイン
領域を構成する第２の不純物拡散層１２ｂを形成する。
所定領域に砒素をイオン注入することにより、ドレイン
領域を構成する第２の不純物拡散層１２ｂを形成する。
【００３４】（Ｂ）エピタキシャル成長により、単結晶
シリコンから成る第２のシリコン基板１０ｂを形成す
る。この第２のシリコン基板１０ｂの膜厚は、第２の不
純物拡散層１２ｂの深さに設定される。
シリコンから成る第２のシリコン基板１０ｂを形成す
る。この第２のシリコン基板１０ｂの膜厚は、第２の不
純物拡散層１２ｂの深さに設定される。
【００３５】（Ｃ）反応性イオンエッチングなどで、所
定領域にトレンチ１６を形成する。このトレンチ１６
は、少なくとも、前記第２の不純物拡散層１２ｂの端部
に接する状態で、かつチャネル領域、ソース領域および
ドレイン領域を構成する領域の３つの側面を区画するよ
うに形成される。
定領域にトレンチ１６を形成する。このトレンチ１６
は、少なくとも、前記第２の不純物拡散層１２ｂの端部
に接する状態で、かつチャネル領域、ソース領域および
ドレイン領域を構成する領域の３つの側面を区画するよ
うに形成される。
【００３６】（Ｄ）通常用いられる方法によって、ゲー
ト絶縁膜（シリコン酸化膜）およびドープドポリシリコ
ン層を形成し、反応性イオンエッチングなどでパターニ
ングを行い、ゲート絶縁膜２０およびゲート電極３０を
形成する。
ト絶縁膜（シリコン酸化膜）およびドープドポリシリコ
ン層を形成し、反応性イオンエッチングなどでパターニ
ングを行い、ゲート絶縁膜２０およびゲート電極３０を
形成する。
【００３７】（Ｅ）トレンチ１６近傍のチャネル領域に
ボロンをイオン注入することにより、高濃度不純物層１
８ａを形成する。
ボロンをイオン注入することにより、高濃度不純物層１
８ａを形成する。
【００３８】（Ｆ）砒素を所定領域にイオン注入するこ
とにより、ドレイン領域１２の第１の不純物拡散層１２
ａおよびソース領域（第３の不純物拡散層）１４を形成
する。砒素のイオン注入においては、第１の不純物拡散
層１２ａとソース領域１４との深さが異なるため、第１
の不純物拡散層１２ａの形成では、加速エネルギーを高
く（例えば、５００〜６００ＫｅＶ）、ソース領域１４
の形成では、加速エネルギーを低く（例えば、１００Ｋ
ｅＶ程度）する。
とにより、ドレイン領域１２の第１の不純物拡散層１２
ａおよびソース領域（第３の不純物拡散層）１４を形成
する。砒素のイオン注入においては、第１の不純物拡散
層１２ａとソース領域１４との深さが異なるため、第１
の不純物拡散層１２ａの形成では、加速エネルギーを高
く（例えば、５００〜６００ＫｅＶ）、ソース領域１４
の形成では、加速エネルギーを低く（例えば、１００Ｋ
ｅＶ程度）する。
【００３９】上述した工程（Ｂ）および（Ｃ）は、第２
の不純物拡散層の不純物が熱処理により所定領域より拡
散しない程度の低温、例えば８５０〜９００℃の温度で
行うことが望ましい。また、前記工程（Ａ）で形成され
る第２の不純物拡散層の濃度は、後の工程、例えばゲー
ト絶縁膜などの熱処理工程によって第２の不純物拡散層
の不純物がチャネル領域まで拡散してしまう問題を回避
するために、第２の不純物拡散層１２ｂの不純物濃度
は、第１の不純物拡散領域１２ａの不純物濃度より低く
設定されることが望ましい。
の不純物拡散層の不純物が熱処理により所定領域より拡
散しない程度の低温、例えば８５０〜９００℃の温度で
行うことが望ましい。また、前記工程（Ａ）で形成され
る第２の不純物拡散層の濃度は、後の工程、例えばゲー
ト絶縁膜などの熱処理工程によって第２の不純物拡散層
の不純物がチャネル領域まで拡散してしまう問題を回避
するために、第２の不純物拡散層１２ｂの不純物濃度
は、第１の不純物拡散領域１２ａの不純物濃度より低く
設定されることが望ましい。
【００４０】（第２の実施の形態）図８は、実施の形態
２に係る半導体装置２００を模式的に示す断面図であ
る。この半導体装置２００は、基本的な構成は前記第１
の実施の形態の半導体装置１００と同様であるので、実
質的に同一の機能を有する部材には同一の符号を付し、
その詳細な説明を省略する。
２に係る半導体装置２００を模式的に示す断面図であ
る。この半導体装置２００は、基本的な構成は前記第１
の実施の形態の半導体装置１００と同様であるので、実
質的に同一の機能を有する部材には同一の符号を付し、
その詳細な説明を省略する。
【００４１】半導体装置２００が前記半導体装置１００
と異なる点は、トレンチ１６内に絶縁膜（シリコン酸化
膜）４０を形成し、さらにこの絶縁膜４０の内部に例え
ばドープドポリシリコンなどの導電材料を埋め込むこと
によって電極部４２を構成している点にある。そして、
前記絶縁膜４０をゲート絶縁膜として構成することによ
り、ダブルゲート構造を形成することができる。このダ
ブルゲート構造により、前記第１の実施の形態の作用効
果に加え、さらに素子の電流駆動能力が高くなり、回路
動作速度を高めることができる。
と異なる点は、トレンチ１６内に絶縁膜（シリコン酸化
膜）４０を形成し、さらにこの絶縁膜４０の内部に例え
ばドープドポリシリコンなどの導電材料を埋め込むこと
によって電極部４２を構成している点にある。そして、
前記絶縁膜４０をゲート絶縁膜として構成することによ
り、ダブルゲート構造を形成することができる。このダ
ブルゲート構造により、前記第１の実施の形態の作用効
果に加え、さらに素子の電流駆動能力が高くなり、回路
動作速度を高めることができる。
【００４２】前記導電部４２は、前記ゲート電極３０の
形成工程で行われるポリシリコンの堆積および不純物の
ドーピングによって形成することができる。
形成工程で行われるポリシリコンの堆積および不純物の
ドーピングによって形成することができる。
【００４３】（第３の実施の形態）図９は、本実施の形
態に係る半導体装置３００を模式的に示す断面図であ
る。この半導体装置３００は、基本的な構成は前記第１
の実施の形態の半導体装置１００と同様であるため、実
質的に同じ機能を有する部材には同一の符号を付し、詳
細な説明を省略する。
態に係る半導体装置３００を模式的に示す断面図であ
る。この半導体装置３００は、基本的な構成は前記第１
の実施の形態の半導体装置１００と同様であるため、実
質的に同じ機能を有する部材には同一の符号を付し、詳
細な説明を省略する。
【００４４】この半導体装置３００が前記半導体装置１
００と異なる点は、第２の実施の形態と同様に、トレン
チ１６内に絶縁膜４０および電極部４２を形成し、さら
に前記電極部４２とチャネル領域１８とが電気的に接続
されるための導電部４４を有していることである。
００と異なる点は、第２の実施の形態と同様に、トレン
チ１６内に絶縁膜４０および電極部４２を形成し、さら
に前記電極部４２とチャネル領域１８とが電気的に接続
されるための導電部４４を有していることである。
【００４５】この半導体装置３００によれば、前記第１
の実施の形態の作用効果に加え、電極部４２をチャネル
領域１８の電位の制御電極として機能させることができ
る。これによって、チャネル領域１８の電位を制御する
ことができるため、安定した動作およびソース−ドレイ
ン間耐圧の向上が可能である。
の実施の形態の作用効果に加え、電極部４２をチャネル
領域１８の電位の制御電極として機能させることができ
る。これによって、チャネル領域１８の電位を制御する
ことができるため、安定した動作およびソース−ドレイ
ン間耐圧の向上が可能である。
【００４６】前記導電部４２は、前記ゲート電極３０の
形成工程で行われるポリシリコンの堆積および不純物の
ドーピングによって形成することができる。また、前記
導電部４４は、例えば、以下の方法で形成することがで
きる。すなわち、トレンチ１６内に絶縁膜４０およびポ
リシリコン層を形成し、その後、絶縁膜４０およびポリ
シリコン層のチャネル領域１８側の一部を、前記ソース
領域１４より深くかつ前記ドレイン領域１２の第２の不
純物拡散層１２ｂに達しない程度の深さまでエッチング
してトレンチを形成する。その後、前記トレンチにソー
ス領域１４より浅くならない深さのところまでポリシリ
コンを堆積させ、該ポリシリコン層と前記絶縁膜４０内
に形成されていたポリシリコン層とに不純物をドープす
ることにより、導電部４４と電極部４２とを形成するこ
とができる。
形成工程で行われるポリシリコンの堆積および不純物の
ドーピングによって形成することができる。また、前記
導電部４４は、例えば、以下の方法で形成することがで
きる。すなわち、トレンチ１６内に絶縁膜４０およびポ
リシリコン層を形成し、その後、絶縁膜４０およびポリ
シリコン層のチャネル領域１８側の一部を、前記ソース
領域１４より深くかつ前記ドレイン領域１２の第２の不
純物拡散層１２ｂに達しない程度の深さまでエッチング
してトレンチを形成する。その後、前記トレンチにソー
ス領域１４より浅くならない深さのところまでポリシリ
コンを堆積させ、該ポリシリコン層と前記絶縁膜４０内
に形成されていたポリシリコン層とに不純物をドープす
ることにより、導電部４４と電極部４２とを形成するこ
とができる。
【００４７】以上、本発明の好適な実施の形態について
述べたが、本発明はこれらの実施の形態に限定されず、
種々の改変が可能である。例えば、前記実施の形態にお
いてはＬ字状の不純物拡散層をドレイン領域として用い
たが、これをソース領域として用い、第３の不純物拡散
層をドレイン領域として用いることもできる。ただし、
第３の実施の形態では、ソース領域１４と電極部４２と
を短絡させるので、Ｌ字状の不純物拡散層をドレイン領
域として用いることが、構造上シンプルになる。また、
本発明の半導体装置は、もちろん、ｐチャネルＭＯＳト
ランジスタにも適用できる。
述べたが、本発明はこれらの実施の形態に限定されず、
種々の改変が可能である。例えば、前記実施の形態にお
いてはＬ字状の不純物拡散層をドレイン領域として用い
たが、これをソース領域として用い、第３の不純物拡散
層をドレイン領域として用いることもできる。ただし、
第３の実施の形態では、ソース領域１４と電極部４２と
を短絡させるので、Ｌ字状の不純物拡散層をドレイン領
域として用いることが、構造上シンプルになる。また、
本発明の半導体装置は、もちろん、ｐチャネルＭＯＳト
ランジスタにも適用できる。
【００４８】
【図１】第１の実施の形態に係る半導体装置１００の平
面図である。
面図である。
【図２】図１におけるＩＩ−ＩＩ線に沿った断面図であ
る。
る。
【図３】サンプル素子のドレイン電圧とドレイン電流と
の関係を示す図である。
の関係を示す図である。
【図４】サンプル素子のゲート電圧とドレイン電流との
関係を示す図である。
関係を示す図である。
【図５】サンプル素子の温度としきい値電圧との関係を
示す図である。
示す図である。
【図６】（Ａ）〜（Ｃ）は、第１の実施の形態に係る半
導体装置の製造工程を示す断面図である。
導体装置の製造工程を示す断面図である。
【図７】（Ｄ）〜（Ｆ）は、図６に示す工程に引き続い
て行われる製造工程を示す断面図である。
て行われる製造工程を示す断面図である。
【図８】第２の実施の形態に係る半導体装置２００を示
す断面図である。
す断面図である。
【図９】第３の実施の形態に係る半導体装置を示す断面
図である。
図である。
【図１０】ＳＯＩ−ＭＯＳトランジスタを示す断面図で
ある。
ある。
１０ シリコン基板 １２ ドレイン領域 １２ａ 第１の不純物拡散層 １２ｂ 第２の不純物拡散層 １４ ソース領域 １６ トレンチ １８ チャネル領域 ２０ ゲート絶縁膜 ３０ ゲート電極 ４０ 絶縁膜 ４２ 電極部 ４４ 導電部
Claims (3)
- 【請求項１】 半導体基板の表面からその膜厚方向に沿
って形成された第１の不純物拡散層と、前記第１の不純
物拡散層の端部と連続し、前記半導体基板の主面に平行
な方向に沿って形成された第２の不純物拡散層とからな
り、ソース領域またはドレイン領域を構成するＬ字状の
不純物拡散層、 前記半導体基板の表面部に前記第１の不純物拡散層と離
間して形成され、ドレイン領域またはソース領域を構成
する第３の不純物拡散層、 前記第２の不純物拡散層および前記第３の不純物拡散層
の端部に接する状態で前記半導体基板の膜厚方向に沿っ
て形成されたトレンチ、 前記ソース領域、前記ドレイン領域および前記トレンチ
によって囲まれ、チャネルが形成されうる領域を含むチ
ャネル領域、および前記チャネル領域の表面にゲート絶
縁膜を介して形成されたゲート電極、を含む半導体装
置。 - 【請求項２】 半導体基板の表面からその膜厚方向に沿
って形成された第１の不純物拡散層と、前記第１の不純
物拡散層の端部と連続し、前記半導体基板の主面に平行
な方向に沿って形成された第２の不純物拡散層とからな
り、ソース領域またはドレイン領域を構成するＬ字状の
不純物拡散層、 前記半導体基板の表面部に前記第１の不純物拡散層と離
間して形成され、ドレイン領域またはソース領域を構成
する第３の不純物拡散層、 前記第２の不純物拡散層および前記第３の不純物拡散層
の端部に接する状態で前記半導体基板の膜厚方向に沿っ
て形成されたトレンチ内に、絶縁膜を介して形成された
電極部、 前記ソース領域、前記ドレイン領域および前記トレンチ
によって囲まれ、チャネルが形成されうる領域を含むチ
ャネル領域、および前記チャネル領域の表面にゲート絶
縁膜を介して形成されたゲート電極、 を含む半導体装置。 - 【請求項３】 半導体基板の表面からその膜厚方向に沿
って形成された第１の不純物拡散層と、前記第１の不純
物拡散層の端部と連続し、前記半導体基板の主面に平行
な方向に沿って形成された第２の不純物拡散層とからな
り、ソース領域またはドレイン領域を構成するＬ字状の
不純物拡散層、 前記半導体基板の表面部に前記第１の不純物拡散層と離
間して形成され、ドレイン領域またはソース領域を構成
する第３の不純物拡散層、前記第２の不純物拡散層およ
び前記第３の不純物拡散層の端部に接する状態で 前記半導体基板の膜厚方向に沿って形成されたトレンチ
内に、絶縁膜を介して形成された電極部、 前記ソース領域、前記ドレイン領域および前記トレンチ
によって囲まれ、チャネルが形成されうる領域を含むチ
ャネル領域、 前記トレンチ内の絶縁膜の一部に形成された開口部に導
電材料を埋め込んで形成され、前記チャネル領域と前記
電極部とを接続する導電部、および前記チャネル領域の
表面にゲート絶縁膜を介して形成されたゲート電極、を
含む半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9347145A JPH11168211A (ja) | 1997-12-02 | 1997-12-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9347145A JPH11168211A (ja) | 1997-12-02 | 1997-12-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11168211A true JPH11168211A (ja) | 1999-06-22 |
Family
ID=18388226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9347145A Withdrawn JPH11168211A (ja) | 1997-12-02 | 1997-12-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11168211A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335681A (ja) * | 2006-06-15 | 2007-12-27 | Texas Instr Japan Ltd | 電界効果トランジスタ及び固体撮像装置 |
| JP2008166775A (ja) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
| JP2009117828A (ja) * | 2007-11-05 | 2009-05-28 | Dongbu Hitek Co Ltd | 垂直型及び水平型ゲートを有する半導体素子及び製造方法 |
| JP2009206145A (ja) * | 2008-02-26 | 2009-09-10 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
| US11239317B2 (en) | 2019-09-09 | 2022-02-01 | Kioxia Corporation | Semiconductor memory device capable of suppressing leakage current |
-
1997
- 1997-12-02 JP JP9347145A patent/JPH11168211A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335681A (ja) * | 2006-06-15 | 2007-12-27 | Texas Instr Japan Ltd | 電界効果トランジスタ及び固体撮像装置 |
| JP2008166775A (ja) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
| JP2009117828A (ja) * | 2007-11-05 | 2009-05-28 | Dongbu Hitek Co Ltd | 垂直型及び水平型ゲートを有する半導体素子及び製造方法 |
| JP2009206145A (ja) * | 2008-02-26 | 2009-09-10 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
| US11239317B2 (en) | 2019-09-09 | 2022-02-01 | Kioxia Corporation | Semiconductor memory device capable of suppressing leakage current |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |