JP2010232362A - 半導体素子およびその製造方法 - Google Patents
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Abstract
【課題】チャンネル長および延長ソース/ドレイン領域のドーピング条件によって閾値電圧を調製できる半導体素子の提供。
【解決手段】SOI構造の半導体層の上に形成された高Vt素子と、前記半導体層の上に形成され、高Vt素子よりも低い閾値電圧を有する低Vt素子とを有し、高Vt素子と低Vt素子とはMOSFET素子であって、延長ソース領域と延長ドレイン領域との間の部分であるチャンネルを有し、高Vt素子は低Vt素子よりもチャンネル長が長いSOI構造の半導体素子。
【選択図】図1
【解決手段】SOI構造の半導体層の上に形成された高Vt素子と、前記半導体層の上に形成され、高Vt素子よりも低い閾値電圧を有する低Vt素子とを有し、高Vt素子と低Vt素子とはMOSFET素子であって、延長ソース領域と延長ドレイン領域との間の部分であるチャンネルを有し、高Vt素子は低Vt素子よりもチャンネル長が長いSOI構造の半導体素子。
【選択図】図1
Description
本発明は、チャンネルの薄いSOI構造を有する半導体素子およびその製造方法に関し、特に、チャンネル長およびソース/ドレインのドーピング条件によって閾値電圧を調整できる半導体素子に関する。
回路技術においては、複数のVt(閾値電圧)を有するトランジスタ、たとえば低電力向け用途の高Vtトランジスタと高速動作向け用途の低Vtトランジスタとの組合せが要求されることが多い。
従来のバルクCMOS型集積回路の主要な問題点には、パンチスルー効果、ラッチアップ効果、およびドレイン/ソースと基板との間の寄生容量がある。
集積回路が形成される基礎的な材料として、シリコン基板上のシリコン酸化物層の上におけるシリコン層を使用するSOI(silicon-on-insulator)技術を使用する場合には、これらの問題は低減される。
SOI MOSFETは、従来のバルクMOSFETと比べたとき、ラッチアップ効果を排除できること、短チャンネル効果を低減できること、耐放射線性(radiation hardness)を向上させることができること、寄生接合容量を低減できること、および低電力および高速用素子を提供できることなど種々の有利性がある。超薄型SOI素子は、理想的なサブスレショルド係数を有し、移動度が改善され、短チャンネル効果が低減される故に有望である。
上述の問題は、シリコン酸化物の電気絶縁層の上にシリコンの薄い層(たとえば、厚さが30nm以下)を形成した超薄型SOI構造を用いることにより低減できる。
長薄型SOI構造を有する素子としては、以下の例、即ちシリコン基板層、シリコン基板層に形成された絶縁層、絶縁層の上に形成された半導体層、および半導体層に形成された第1トランジスタと第2トランジスタを有し、第1トランジスタはシリコン基板上に形成された高ドーピング領域と低ドーピング領域とを有する高電圧MOS FETであり、第2トランジスタは、半導体層上に形成された高ドーピング領域と低ドーピング領域とを有する低電圧MOS FETであるSOI基板上に形成された半導体素子が提案された(特許文献1)。
前記従来技術によれば、前記従来技術に係る半導体素子は以下の工程で製造できる。
最初に、シリコン層の上に絶縁層および半導体層を形成し、第2トランジスタを形成すべき領域(以下、「第2トランジスタ形成領域」という。)の半導体層をフォトレジストで覆う。
二番目に、第1トランジスタを形成すべき領域(以下、「第1トランジスタ形成領域」という。)の半導体層と絶縁層とを除去してシリコン基板を露出させる。そして、シリコン基板の露出された領域に第1トランジスタの低濃度ドーピング領域を形成する。
三番目に、フォトレジストを除去し、第2トランジスタのゲート絶縁層およびゲート電極を第2トランジスタ形成領域の半導体層上に形成する。そして、第1トランジスタ形成領域をフォトレジストで覆って第2トランジスタの低濃度ドーピング領域を第2トランジスタ形成領域の半導体層に形成する。
最後に、第1トランジスタおよび第2トランジスタのサイドウォールを形成し、第2トランジスタの高濃度ドーピング領域を第2トランジスタ形成領域の半導体層に形成し、第1トランジスタの高濃度ドーピング領域を第1トランジスタ形成領域のシリコン層に形成する。
しかしながら、前記従来技術の半導体素子においては、第1トランジスタのLDD領域の長さを第2トランジスタのLDD領域の長さと異なるように設定することにより、第1トランジスタのVtを第2トランジスタのVtとは異なる電圧に設定している。それ故に、半導体素子の第1トランジスタ(高電圧MOS FET)と第2トランジスタ(低電圧MOS FET)とは同一の基板上に形成することができず、半導体素子を製造するために複雑なプロセスが要求される。
本発明は、前記問題に鑑みてなされたものであり、前記従来技術の半導体素子と比較してより簡単なプロセスで製造することができ、高電圧MOS FETと低電圧MOS FETとが同一の基板上に形成された超薄型SOI構造の半導体素子を提供することを目的とする。
請求項1は、シリコン基板層、前記シリコン基板層の上に形成された絶縁体層、前記絶縁体層上に形成された半導体層、前記半導体層に形成された高Vt(閾値電圧)素子、および前記半導体層に形成され、前記高Vt素子よりも低い閾値電圧を有する低Vt素子を有し、前記高Vt素子と低Vt素子とはMOSFETであって、前記半導体層上に配設されたゲート電極と、前記ゲート電極が前記半導体層から絶縁されるように前記半導体層と前記ゲート電極との間に配設されたゲート酸化物層と、n型またはp型不純物によって前記半導体における前記ゲート電極に隣接する領域をドーピングすることにより形成されるソース領域と、前記ゲート電極を挟んで前記ソース領域の反対側に位置し、n型またはp型不純物によって前記半導体層をドーピングすることにより形成されるドレイン領域と、前記ソース領域と前記ゲート電極との間に位置し、n型またはp型不純物によって前記半導体層を前記ソース領域よりも低いドーピング濃度でドーピングすることにより形成される延長ソース領域(source extension domain)と、前記ドレイン領域と前記ゲート電極との間に位置し、n型またはp型不純物によって前記半導体層を前記ドレイン領域よりも低いドーピング濃度でドーピングすることにより形成される延長ドレイン領域(drain extension domain)と、延長ソース領域と延長ドメイン領域との間の部分であるチャンネルと、を備え、高Vt素子は低Vt素子よりもチャンネルの長さが長い半導体素子に関する。
請求項2は、請求項1の半導体素子であって、高Vt素子と低Vt素子とにおいて、ソース領域とドレイン領域とが同一の種類の不純物によって半導体層をドーピングすることにより形成されたものに関する。
請求項3は、請求項1または2の半導体素子であって、高Vt素子と低Vt素子とにおいて、延長ソース領域と延長ドレイン領域とが同一の種類の不純物によって半導体層をドーピングすることにより形成されたものに関する。
請求項4は、シリコン基板に絶縁層を形成し、前記絶縁層の上に半導体層を形成し、前記半導体層の上に酸化物層を形成し、前記酸化物層の上に高Vt素子と低Vt素子とのゲート電極を形成し、前記酸化物層の夫々のゲート電極の外側の領域を除去し、n型またはp型不純物によって前記半導体層をドーピングすることによって前記ゲート電極に隣接する領域に延長ソース領域および延長ドレイン領域を形成し、次に、前記延長ソース領域および延長ドレイン領域を同一または異なるn型またはp型不純物によってドーピングすることによって前記高Vt素子および前記低Vt素子のソース層およびドレイン層を形成する工程からなる請求項1〜3の何れか1項に記載の半導体素子の製造プロセスであって、延長ソース領域と延長ドレイン領域との間の領域であるチャンネルの長さが、高Vt素子において低Vt素子よりも長くなるように、延長ソース領域および延長ドレイン領域を形成する工程を有する請求項1〜3の何れか1項に記載の半導体素子の製造プロセスに関する。
請求項5は、請求項4のプロセスであって、延長ソース領域と延長ドレイン領域とを形成する工程において、絶縁層であるゲートスペーサを、高Vt素子のゲート電極の外側に絶縁材料で形成し、次いで前記高Vt素子の延長ソース領域と延長ドレイン領域とを形成し、一方、低Vt素子の延長ソース領域と延長ドレイン領域とは、Vt素子のゲート電極の外側にゲートスペーサを形成することなく形成するものに関する。
請求項6は、請求項4または5のプロセスであって、延長ソース領域および延長ドレイン領域を形成する工程において、高Vt素子と低Vt素子とにおいて半導体層を同一種類の不純物でドーピングすることにより、延長ソース領域と延長ドレイン領域とを形成するものに関する。
請求項7は、請求項4〜6の何れか1項のプロセスであって、ソース領域およびドレイン領域を形成する工程において、高Vt素子と低Vt素子とにおいて延長ソース領域および延長ドレイン領域を同一種類の不純物でドーピングすることにより、ソース領域とドレイン領域とを形成するものに関する。
請求項1に記載の発明によれば、高電圧MOSFETと低電圧MOSFETとが同じ基板に形成された超薄型SOI構造の半導体素子が提供される。
請求項2に記載の発明によれば、異なる不純物でドーピングして形成されたソース領域とドレイン領域とを有する半導体素子と比較してより単純なプロセスで製造できる半導体素子が提供される。
請求項3の発明によれば、異なる不純物でドーピングして形成された延長ソース領域と延長ドレイン領域とを有する半導体素子と比較してより単純なプロセスで製造できる半導体素子が提供される。
請求項4のプロセスにおいては、チャンネルの長さを設定するだけで、高Vt素子と低Vt素子とが形成される故に、高Vt素子と低Vt素子とを有する半導体素子を、従来のプロセスと比較して遥かに単純なプロセスで製造できる。
請求項5のプロセスにおいては、高Vt素子では、ゲート電極の外側にゲートスペーサを形成してから延長ソース領域と延長ドレイン領域とを形成することにより、チャンネル長を、低Vt素子のチャンネル長よりも長く設定できるから、高Vt素子と低Vt素子との両方において、何ら複雑なプロセス無しにチャンネル長を決めることができる。
請求項6の発明によれば、半導体層を異なる種類の不純物でドーピングして延長ソース領域と延長ドレイン領域とを形成するプロセスと比較して単純なプロセスが提供される。
請求項7の発明によれば、延長ソース領域と延長ドレイン領域とを異なる種類の不純物でドーピングしてソース領域とドレイン領域とを形成するプロセスと比較して単純なプロセスが提供される。
1.実施形態1
本発明の半導体素子の一例であるSOI素子について以下に記載する。
図1に示すように、実施形態1に係るSOI素子200は、高Vtを有するMOSFETである高Vt素子100と、高Vt素子よりも低いVtを有するMOSFETである低Vt素子102とを備える。高Vt素子100および低Vt素子102の何れもシリコン基板1の上に形成されている。シリコン基板1は、SiO2で形成された絶縁埋め込み酸化物層2で覆われている。絶縁埋め込み酸化物層2は、SOI(semiconductor on insulator)皮膜3で覆われている。高Vt素子100と低Vt素子102とはSOI皮膜3上に形成されている。高Vt素子100が形成される領域と低Vt素子102が形成される領域とは、SiO2から形成されたアイソレーション13によって分離されている。
本発明の半導体素子の一例であるSOI素子について以下に記載する。
図1に示すように、実施形態1に係るSOI素子200は、高Vtを有するMOSFETである高Vt素子100と、高Vt素子よりも低いVtを有するMOSFETである低Vt素子102とを備える。高Vt素子100および低Vt素子102の何れもシリコン基板1の上に形成されている。シリコン基板1は、SiO2で形成された絶縁埋め込み酸化物層2で覆われている。絶縁埋め込み酸化物層2は、SOI(semiconductor on insulator)皮膜3で覆われている。高Vt素子100と低Vt素子102とはSOI皮膜3上に形成されている。高Vt素子100が形成される領域と低Vt素子102が形成される領域とは、SiO2から形成されたアイソレーション13によって分離されている。
高Vt素子100および低Vt素子102の何れもアモルファスシリコンで形成されたゲート電極5と、SIO皮膜3とゲート電極5とを絶縁するゲート酸化物層4と、延長ソース領域8と、ソース領域9と、延長ドレイン領域10と、ドレイン領域11とを備える。延長ソース領域8と、ソース領域9と、延長ドレイン領域10と、ドレイン領域11とはSOI皮膜3中に形成されている。ソース領域9は延長ソース領域8の上に形成されている。ドレイン領域11は延長ドレイン10の上に形成されている。延長ソース領域8とソース領域9とはP型半導体領域である。延長ソース領域8と延長ドレイン領域10とはSOI皮膜3にAsをドーピングすることにより形成される。ソース領域9とドメイン領域11とは、夫々延長ソース領域8および延長祖メイン領域10をPでドーピングすることにより形成される。したがって、ソース領域9とドレイン領域11とは夫々延長ソース領域8および延長ドメイン領域10と比較してドーピング濃度が高い。
高Vt素子100および低Vt素子の何れにも、延長ソース領域8と延長ドメイン領域10との間にチャンネル12が形成されている。図1に示すように、高Vt素子100においては、低Vt素子102よりもチャンネル12の長さが長い。しかしながら、ソース領域9とドメイン領域11との距離dは、高Vt素子100と低Vt素子102とで同一である。
高Vt素子100においては、ゲート電極5とゲート酸化物層4との外側にゲートスペーサ6が形成され、ゲートスペーサ6の外側にゲートサイドウォール7が形成されている。一方、低Vt素子102においては、ゲート電極5とゲート酸化物層4との外側にはゲートサイドウォール7のみが形成されている。
高Vt素子100と低Vt素子の各部分について以下に詳説する。
絶縁埋め込み酸化物層2は、1500〜3000オングストロームの厚さを有することが好ましい。SOI日案区3は、典型的には約300オングストローム以下の厚さを有する。ゲート酸化物層4は、10〜50オングストロームの厚さを有することが好ましい。ゲート電極5は、典型的には1000〜2000オングストロームの厚さを有している。
ゲート酸化物層4は、SiO2で形成することができる。SiO2以外の絶縁物、たとえばAl2O3やHfO2もゲート酸化物層4を形成するのに使用される。
ゲート電極5は、アモルファスシリコンから形成されていることが好ましい。ゲート電極5を形成するアモルファスシリコンは、抵抗を更に減少させるためにPで高濃度にドーピングされていてもよい。
高Vt素子100および低Vt素子102のVtは、チャンネル12の長さを増大させたり減少させたりすることによって変化させることができる。チャンネル12の長さを増大させるとVtを高くすることができる。反対にチャンネル12の長さを減少させるとVtを低下させることができる。
SOI素子200において、高Vt素子100は、低Vt素子102よりもチャンネル12の長さが長い。したがって、高Vt素子100は、低Vt素子102よりも高いVtを有し、それ故に、高Vt素子100は電流漏れが非常に小さく、低電力用途に向いており、一方、低Vt素子102はより高いドレイン電流を示すので高速用途に向いている。
携帯電話や携帯ゲーム機のような携帯機器においては、電力消費が小さいことが要求されるのでSOI素子が好適に使用される。一方、携帯機器の液晶ディスプレーを駆動するためには、高Vtを有するトランジスタが要求される。SOI素子200は、高Vt素子と低Vt素子とを組み合わせたものであるので、携帯機器に好適に使用することができる。
SOI素子200を製造するプロセスについて以下に記載する。
最初に、図2において(A)に示すように、シリコン基板1上に絶縁埋め込み酸化物層2を形成する。そして、図2において(B)および(C)に示すように、絶縁埋め込み酸化物層2の上にSOI皮膜3とゲート酸化物層4とを形成する。次に、図3において(A)に示すように、高Vt素子100と低Vt素子102とのゲート電極5が夫々ゲート酸化物層4の上に形成される。高Vt素子100と低Vt素子102とのゲート電極5は夫々同一の寸法で形成される。更に、図3において(B)に示すように、各ゲート電極5の外側のゲート酸化物層4がエッチングされて除去される。
次に、高Vt素子100の領域と低Vt素子102の領域とが分離されるように浅部トレンチ分離(shallow trench isolation)プロセスによってアイソレーション13が形成される。
図4〜図8において、符号(A)および符号(B)は、夫々高Vt素子100の領域および低Vt素子102の領域を示す。高Vt素子100の領域または低Vt素子102の領域を囲む長方形は、高Vt素子100の領域および低Vt素子102の領域のうち長方形で囲まれた方がフォトレジストマスクで覆われていることを示す。
図4に示すように、アイソレーション13によって高Vt素子100の領域と低Vt素子102の領域とを分離した後、低Vt素子102の領域をフォトレジストで覆い、高Vt素子100の領域上において、Al2O3やHfO2のような絶縁材料をゲート電極5およびゲート酸化物層4の外側に成膜してゲートスペーサ6を形成する。
そして、図5に示すように、高Vt素子100のSOI皮膜3を、5×1013〜5×1014cm−2のドープ量、3〜5keVのエネルギーでAsでドーピングし、SOI皮膜3に延長ソース領域8と延長ドレイン領域10とを形成する。延長ソース領域8と延長ドレイン領域10との間にチャンネル12が形成される。
次に、図6に示すように、高Vt素子100の領域をフォトレジストで覆い、低Vt素子102を覆うフォトレジストを除去し、SOI皮膜3にAsを植え込んで延長ソース領域8および延長ドレイン領域10を形成する。Asの植え込みは、高Vt素子100の領域におけるドープ量およびエネルギーと同一のドープ量およびエネルギーで行われる。延長ソース領域8と延長ドレイン領域10との間にチャンネル12が形成される。しかしながら、低Vt素子102のゲート素子5は、Asが植え込まれるとき、ゲートスペーサ6で覆われてはいないから、チャンネル12の長さは高Vt素子100よりも小さくなる。
そして、図7に示すように、高Vt素子100を覆うマスクが除去され、高Vt素子100におけるゲートスペーサ6とゲートサイドウォール7との厚さの合計が低Vt素子102のゲートサイドウォール7の厚さに等しくなるように、両方の領域にゲートサイドウォール7が形成される。ゲートサイドウォール7は、CSN(gallium silicon nitride)またはSiNのような絶縁材料で形成することができる。
最後に、図8に示すように、高Vt素子100の領域と低Vt素子102の領域とにPが植え込まれる。Pは、高Vt素子100および低Vt素子102の延長ソース領域8および延長ドレイン領域10に、ドープ量1×1015〜5×1015cm−2、エネルギー3〜10keVで植え込まれ、ソース領域9とドレイン領域11とが、夫々延長ソース領域8と延長ドレイン領域10とに形成される。そして、高Vt素子100と低Vt素子102とは、温度950〜1000℃で3〜10秒間RTA(rapid thermal anneal)処理され、ソース領域9とドレイン領域11とが活性化される。
上記のプロセスは、先行文献に記載の従来のプロセスと比較して遥かに単純である。
上記実施形態では、延長ソース領域8や延長ドレイン領域9、ソース領域10、ドレイン領域11を形成するのにPやAsのようなp型不純物が使用されている。しかし、Alのようなn型不純物も延長ソース領域8や延長ドレイン領域9、ソース領域10、ドレイン領域11を形成するのに使用できる。
1 シリコン基板
2 絶縁埋め込み酸化物層
3 SOI皮膜
4 ゲート酸化物層
5 ゲート電極
6 ゲートスペーサ
7 ゲートサイドウォール
8 延長ソース領域
9 ソース領域
10 延長ドレイン領域
11 ドレイン領域
12 チャンネル
100 高Vt素子
102 低Vt素子
200 SOI素子
2 絶縁埋め込み酸化物層
3 SOI皮膜
4 ゲート酸化物層
5 ゲート電極
6 ゲートスペーサ
7 ゲートサイドウォール
8 延長ソース領域
9 ソース領域
10 延長ドレイン領域
11 ドレイン領域
12 チャンネル
100 高Vt素子
102 低Vt素子
200 SOI素子
Claims (7)
- シリコン基板層、前記シリコン基板層の上に形成された絶縁体層、前記絶縁体層上に形成された半導体層、前記半導体層に形成された高Vt(閾値電圧)素子、および前記半導体層に形成され、前記高Vt素子よりも低い閾値電圧を有する低Vt素子を有し、前記高Vt素子と低Vt素子とはMOSFETであって、前記半導体層上に配設されたゲート電極と、前記ゲート電極が前記半導体層から絶縁されるように前記半導体層と前記ゲート電極との間に配設されたゲート酸化物層と、n型またはp型不純物によって前記半導体における前記ゲート電極に隣接する領域をドーピングすることにより形成されるソース領域と、前記ゲート電極を挟んで前記ソース領域の反対側に位置し、n型またはp型不純物によって前記半導体層をドーピングすることにより形成されるドレイン領域と、前記ソース領域と前記ゲート電極との間に位置し、n型またはp型不純物によって前記半導体層を前記ソース領域よりも低いドーピング濃度でドーピングすることにより形成される延長ソース領域(source extension domain)と、前記ドレイン領域と前記ゲート電極との間に位置し、n型またはp型不純物によって前記半導体層を前記ドレイン領域よりも低いドーピング濃度でドーピングすることにより形成される延長ドレイン領域(drain extension domain)と、延長ソース領域と延長ドメイン領域との間の部分であるチャンネルと、を備え、高Vt素子は低Vt素子よりもチャンネルの長さが長い半導体素子。
- 高Vt素子と低Vt素子とにおいて、ソース領域とドレイン領域とは同一の種類の不純物によって半導体層をドーピングすることにより形成されている請求項1に記載の半導体素子。
- 高Vt素子と低Vt素子とにおいて、延長ソース領域と延長ドレイン領域とは同一の種類の不純物によって半導体層をドーピングすることにより形成されている請求項1または2に記載の半導体素子。
- シリコン基板に絶縁層を形成し、前記絶縁層の上に半導体層を形成し、前記半導体層の上に酸化物層を形成し、前記酸化物層の上に高Vt素子と低Vt素子とのゲート電極を形成し、前記酸化物層の夫々のゲート電極の外側の領域を除去し、n型またはp型不純物によって前記半導体層をドーピングすることによって前記ゲート電極に隣接する領域に延長ソース領域および延長ドレイン領域を形成し、次に、前記延長ソース領域および延長ドレイン領域を同一または異なるn型またはp型不純物によってドーピングすることによって前記高Vt素子および前記低Vt素子のソース層およびドレイン層を形成する工程からなる請求項1〜3の何れか1項に記載の半導体素子の製造プロセスであって、延長ソース領域と延長ドレイン領域との間の領域であるチャンネルの長さが、高Vt素子において低Vt素子よりも長くなるように、延長ソース領域および延長ドレイン領域を形成する工程を実施する請求項1〜3の何れか1項に記載の半導体素子を製造するためのプロセス。
- 延長ソース領域と延長ドレイン領域とを形成する工程において、絶縁層であるゲートスペーサを、高Vt素子のゲート電極の外側に絶縁材料で形成し、次いで前記高Vt素子の延長ソース領域と延長ドレイン領域とを形成し、一方、低Vt素子の延長ソース領域と延長ドレイン領域とは、Vt素子のゲート電極の外側にゲートスペーサを形成することなく形成する請求項4に記載のプロセス。
- 延長ソース領域および延長ドレイン領域を形成する工程において、高Vt素子と低Vt素子とにおいて半導体層を同一種類の不純物でドーピングすることにより、延長ソース領域と延長ドレイン領域とを形成する請求項4または5のプロセス。
- ソース領域およびドレイン領域を形成する工程において、高Vt素子と低Vt素子とにおいて延長ソース領域および延長ドレイン領域を同一種類の不純物でドーピングすることにより、ソース領域とドレイン領域とを形成する請求項4〜6の何れか1項のプロセス
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2009
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