JPH1131743A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH1131743A
JPH1131743A JP9241221A JP24122197A JPH1131743A JP H1131743 A JPH1131743 A JP H1131743A JP 9241221 A JP9241221 A JP 9241221A JP 24122197 A JP24122197 A JP 24122197A JP H1131743 A JPH1131743 A JP H1131743A
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gate electrode
soi
semiconductor device
layer
oxide film
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Yuji Komatsu
裕司 小松
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Sony Corp
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Abstract

(57)【要約】 【課題】 Ｆield部の裏面ゲート電極を選択的に酸化し
てこの裏面ゲート電極上に厚い酸化膜を成長させても、
この裏面ゲート電極に対するコンタクトのアスペクト比
を増大させずにコンタクトを開口できる半導体装置及び
その製造方法を提供する。 【解決手段】 半導体材料で構成される構造物15が埋め
込まれたＳＯＩ基板21を準備し、ＳＯＩ層10及び構造物
15に対してコンタクトが形成される領域の上に酸化防止
マスク27を形成し、酸化防止マスク27をマスクとして構
造物15を選択酸化することにより、構造物15上に厚い酸
化膜31を形成し、酸化防止マスク27を除去し、構造物1
5、ＳＯＩ層10及び厚い酸化膜31の上に層間絶縁膜41を
形成し、層間絶縁膜41に、少なくとも上記コンタクトが
形成される領域上に位置する接続孔41a を含む複数の接
続孔41a,41b を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ストッパー(Stopp
er) を用いた選択研磨によって作製される張り合わせＳ
ＯＩ基板を用いたＳＯＩ型半導体装置及びその作製方法
に関する。特には、ＳＯＩ基板内部に形成された裏面ゲ
ート電極のような構造物を有するＳＯＩＭＯＳＦＥＴ及
びその作製方法に関する。
【０００２】
【従来の技術】ＳＯＩ(Silicon On Insulator)構造によ
って素子間同士の完全分離が容易になり、またソフトエ
ラーやＣＭＯＳ Ｔｒに特有なラッチアップの抑制が可
能になる事が知られており、比較的早くから、Ｓｉ活性
層の厚さが５００nm程度のＳＯＩ構造によってＣＭＯＳ
Ｔｒ ＬＳＩの高速・高信頼性化の検討が行われてき
た。
【０００３】最近、ＳＯＩの表面Ｓｉ層をさらに１００
ｎｍ程度にまで薄く、またチャネルの不純物濃度も比較
的低い状態に制御して、ほぼＳｉ活性層全体が空乏化す
るような条件にすると、短チャネル効果の抑制やＭＯＳ
Ｔｒの電流駆動能力の向上などさらに優れた性能が得
られる事がわかってきた。
【０００４】このＳＯＩ層の形成方法として、近年はＳ
ＩＭＯＸ(Separation by IMplantedOXgen) 法とウエハ
ー張り合わせ法の代表的な２つの方法の完成度が上がり
つつあり、注目を浴びている。
【０００５】しかしながら、これら２つの方法には、現
時点ではそれぞれ１長１短あり、ＳＩＭＯＸ法ではＳＯ
Ｉ膜厚の均一性が優れている反面、埋め込み酸化膜との
界面の平坦性が悪くＴｒの信頼性等に問題が残る。一
方、ウエハー張り合わせ法にて作製したＳＯＩ基板は、
埋め込み酸化膜界面の特性は良いが、特に薄いＳｉ膜厚
での膜厚均一性に問題がある。
【０００６】ここでウエハー張り合わせ法にてＳＯＩ基
板を作製するプロセスステップは、おおまかには例えば
次の様なフローとなる。
【０００７】張り合わせ法によるＳＯＩ基板作製フロー
としては、張り合わせ面の平坦化研磨と表面処理を行
い、その後、張り合わせおよびアニールを行い、その
後、研削を行い、そして、研磨（ストッパーを用いた場
合は、選択研磨）を行うというものである。但し、スト
ッパーを用いて研磨を行う場合は、張り合わせ面の平坦
化研磨の前にあらかじめ最終的なＳＯＩ層となる基板
（Ａ基板）にストッパー層となる段差を形成しておかな
ければならない。
【０００８】この様にして作成した張り合わせウエハー
は、埋め込み酸化膜厚等を比較的自由に設定出来るだけ
でなく、Ａ基板を張り合わせる前に素子や配線等を予め
作製しておく事により、これらをＢ基板の裏側に埋め込
んでＬＳＩを作成することが出来る為、より集積度の高
いＬＳＩを作製する事が可能となる。
【０００９】例えば、ＭＯＳ ＦＥＴを作製する場合、
ゲート電極を埋め込んで形成（裏面ゲート電極と言う）
する事により、短チャネル効果の抑制、ＴｒのＶth（し
きい値電圧）やＳｗｉｎｇの制御のみならず究極的に
は、ＸーＭＯＳ（表面ゲートと裏面ゲートとを同時に動
作させる事が可能なＭＯＳ Ｔｒ；Ｄouble Ｇate ＭＯ
Ｓとも言う）等への応用も可能となる。
【００１０】
【発明が解決しようとする課題】ところで、従来の半導
体装置の製造方法には次のような問題点がある。具体的
な半導体装置の製造方法を説明しつつ、この問題点につ
いて説明する。
【００１１】図２６（ａ）は、半導体装置の製造方法を
示す断面図である。先ず、図２６（ａ）に示すように、
シリコン基板（Ａ基板）におけるＳＯＩ層５０の形成領
域の上には図示せぬフォトレジスト膜が設けられる（但
し、図２６（ａ）はこの説明とは上下が逆に描かれてい
る）。次に、このフォトレジスト膜をマスクとしてＲＩ
Ｅ（Reactive Ion Etching）によりＡ基板を異方性エッ
チングする。これによって、Ａ基板にはＳＯＩ層５０を
形成するための段差が設けられる。尚、このような段差
の形成方法をトレンチ法（ＲＩＥによる異方性エッチン
グで行うもの）という。
【００１２】この後、Ａ基板の上には裏面ゲート酸化膜
５３が形成され、この裏面ゲート酸化膜５３の上には裏
面ゲート電極５５が形成される。次に、この裏面ゲート
電極５５の上には層間絶縁膜（ＳｉＯ2 ）５７が堆積さ
れ、この層間絶縁膜５７の上には図示せぬポリシリコン
膜が堆積される。この後、このポリシリコン膜には平坦
化するすため研磨が行われ、この平坦化されたポリシリ
コン膜の表面に支持基板（Ｂ基板）６０が張り合わされ
る。
【００１３】次に、裏面ゲート酸化膜５３をストッパー
として、Ａ基板を裏面側から研磨する（これを選択研磨
という）ことにより、裏面ゲート電極５５が埋め込まれ
たＳＯＩ層５０を有する半導体基板（ＳＯＩ基板）が作
製される。
【００１４】この後、上記選択研磨により露出したＳＯ
Ｉ層５０の表面には犠牲酸化により図示せぬ犠牲酸化膜
が形成される。尚、この犠牲酸化は、選択研磨によって
荒れたＳＯＩ層５０の表面を回復するためのものであ
る。
【００１５】次に、この犠牲酸化膜及び裏面ゲート酸化
膜５３の上には、ＳＯＩ活性層５０上に位置する図示せ
ぬシリコン窒化膜（酸化防止マスク）が設けられる。
【００１６】次に、このシリコン窒化膜（酸化防止膜）
をマスクとして、裏面ゲート電極５５が選択的に酸化さ
れることにより、裏面ゲート電極５５上には厚い酸化膜
７１が形成される。この時、裏面ゲート酸化膜５３が犠
牲酸化で増加した酸化膜を通して、裏面ゲート電極５５
が酸化される事になる。この後、シリコン窒化膜が除去
され、犠牲酸化膜が除去される。これにより、ＳＯＩ層
５０の表面が露出する。
【００１７】この後、ＳＯＩ層５０の表面上には表面ゲ
ート酸化膜６１が形成され、この表面ゲート酸化膜６１
及び厚い酸化膜７１の上には表面ゲート電極７５が形成
される。次に、図示せぬＬＤＤ領域の形成、ＬＤＤ Ｓ
pacer Ｓｉ０2 の形成、拡散層の形成などを行う。
【００１８】この後、厚い酸化膜７１及び表面ゲート電
極７５の上には層間絶縁膜８１が堆積される。次に、こ
の層間絶縁膜８１および厚い酸化膜７１には接続孔が形
成され、これら接続孔内にはＷプラグ７７が形成され、
Ｗプラグ７７及び層間絶縁膜８１の上にはＡｌ配線７９
が形成される。これにより、一方のＡｌ配線７９はＷプ
ラグ７７を介して表面ゲート電極７５と接続され、他方
のＡｌ配線７９はＷプラグ７７を介して裏面ゲート電極
５５と接続される。
【００１９】上述した半導体装置の製造方法では、ＳＯ
Ｉ領域の一部に酸化防止マスクを形成して裏面ゲート電
極５５を選択的に酸化することにより、Ｆield部の表面
ゲート７５と裏面ゲート電極５５が重なる部分での寄生
容量の増加を抑制することができる。
【００２０】しかしながら、このようにしてＦield部の
裏面ゲート５５全体を酸化してしまうと、図２６（ａ）
に示すように、１st Contact形成時において裏面ゲート
電極５５に接続するＷプラグ７７を埋め込むための接続
孔を、表面ゲート電極７５に接続するＷプラグ７７を埋
め込むための接続孔に比べて厚い酸化膜７１の膜厚分深
く形成する必要が生じる。これにより、裏面ゲート電極
５５に対する接続孔のアスペクト比が増大するため、Ｗ
プラグ７７内にボイド（Void）７７ａが発生することが
ある。この結果、裏面ゲート電極５５とＷプラグ７７の
コンタクト抵抗の増加という問題（図２６（ａ）中の８
３）が生じる。
【００２１】図２６（ｂ）は、他の半導体装置の製造方
法を示す断面図であり、図２６（ａ）と同一部分には同
一符号を付し、異なる部分について説明する。
【００２２】ＳＯＩ層５０の上方には表面ゲート電極７
５を形成しない部分が設けられ、この部分のＳＯＩ層５
０上に位置する接続孔が層間絶縁膜８１に設けられ、こ
の接続孔内にＷプラグ７７が形成される。これにより、
一方のＡｌ配線７９はＷプラグ７７を介してＳＯＩ層５
０と接続される。
【００２３】上述した他の半導体装置の製造方法では、
裏面ゲート電極５５に接続するＷプラグ７７を埋め込む
ための接続孔と、ＳＯＩ層５０に接続するＷプラグ７７
を埋め込むための接続孔とを同時に開口すると、接続孔
の深さの相違により、ＲＩＥ時の選択比の問題からＳＯ
Ｉ層５０が全て削れてしまうことがある（図２６（ｂ）
中の８５）。この結果、ＳＯＩ層５０とＷプラグ７７と
のコンタクト穴埋め歩留まりの低下という問題が生じ
る。また、この問題に加えて、裏面ゲート電極５５に接
続するＷプラグ７７を埋め込むための接続孔を、ＳＯＩ
層５０に接続するＷプラグ７７を埋め込むための接続孔
に比べて厚い酸化膜７１の膜厚分深く形成する必要が生
じることにより、Ｗプラグ７７内にボイド（Void）７７
ａが発生することもある。
【００２４】以上のことから、Ｆield部の裏面ゲート電
極５５を選択的に酸化して表面ゲート電極７５との寄生
容量の増加を抑制しつつも、裏面ゲート電極５５に対す
るコンタクトのアスペクトを増加させないプロセスが求
められる。
【００２５】図２７（ａ）は、図２６（ａ）に示す半導
体装置と同様の製造方法で製造した半導体装置を示すも
のであり、他の問題点を説明するための断面図である。
図２７（ｂ）は、図２６（ｂ）に示す半導体装置と同様
の製造方法で製造した半導体装置を示すものであり、他
の問題点を説明するための断面図である。図２７は、図
２６と同一部分については同一符号を付す。
【００２６】図２７（ａ）、（ｂ）に示すように、厚い
酸化膜７１を形成する際、例えば、厚さ〜３００nmのPo
ly Si からなる裏面ゲート電極５５を表面側から酸化す
る場合、一般に高温で処理されることが多い張り合わせ
プロセスを経過し、Poly SiのＧrainが成長した裏面ゲ
ート電極５５を酸化することになるので、Poly Si のＧ
rain Ｂoundary に沿って異常に酸化が進行してしまう
ことがある。例えばＦield部での表面ゲート電極７５と
裏面ゲート電極５５との間の寄生容量の増大を抑制する
ために、初期膜厚が〜３００nmのPoly Si （裏面ゲート
電極５５）を例えば〜２００nm酸化して〜４００nmの酸
化膜７１を成長させようとした場合、残りのPoly Si 膜
厚は〜１００nmとなる。この時、Poly Si がＧrain Ｂ
oundaryに沿って異常に酸化されると部分的にPoly Si
の残り膜厚が非常に薄膜化し（図２７（ａ）中の１０
１）、出来上がりの局所的なシート抵抗を増大させてし
まうこととなる。さらに酸化が進み、最悪の場合は裏面
ゲート５５のPoly Si が断線してしまうこととなる（図
２７（ｂ）中の１０３）。
【００２７】また、裏面ゲート電極５５にＢをドープし
たｐ+ Poly Si 等を用いた場合は、裏面ゲート電極５５
の酸化処理中にドーパントのＢがPoly Si ５５と酸化膜
（ＳｉＯ2 ）７１との界面に析出することになり、出来
上がりの裏面ゲート電極５５は薄膜化するPoly Si の膜
厚以上にその出来上がりのシート抵抗Ｒs が増大してし
まうこととなる。
【００２８】以上のような背景から、Ｆield部の裏面ゲ
ート電極５５を選択的に酸化して表面ゲート電極７５と
の寄生容量の増加を抑制しつつも、裏面ゲート電極５５
のＦield部での断線もしくはシート抵抗の増大を抑制で
きる半導体装置及びその製造方法が求められる。
【００２９】本発明は上記のような事情を考慮してなさ
れたものであり、請求項１乃至請求項８それぞれに記載
された発明の目的は、Ｆield部の裏面ゲート電極を選択
的に酸化してこの裏面ゲート電極上に厚い酸化膜を成長
させても、この裏面ゲート電極に対するコンタクトのア
スペクト比を増大させずにコンタクトを開口できる半導
体装置及びその製造方法を提供することにある。また、
請求項９乃至請求項１５それぞれに記載された発明の目
的は、Ｆield部の裏面ゲート電極又は構造物を選択的に
酸化してこの裏面ゲート電極上又は構造物上に厚い酸化
膜を成長させても、裏面ゲート電極又は構造物の断線も
しくはシート抵抗の増大を抑制できる半導体装置及びそ
の製造方法を提供することにある。
【００３０】
【課題を解決するための手段】上記課題を解決するた
め、本発明の請求項１に係る半導体装置は、半導体材料
で構成される構造物が埋め込まれたＳＯＩ型半導体装置
であって、この構造物の一部の領域を残して、この構造
物上に選択的に成長させた酸化膜を有することを特徴と
する。また、上記構造物の一部の領域が、埋め込まれた
構造物に対するコンタクト形成領域であることが好まし
い。また、上記構造物が裏面ゲート電極もしくは配線層
であることが好ましい。
【００３１】また、本発明の請求項４に係る半導体装置
は、半導体材料で構成される構造物が埋め込まれた、Ｓ
ＯＩ層を有するＳＯＩ基板と、このＳＯＩ層および該構
造物に対してコンタクトが形成される領域それぞれの上
に形成された酸化防止マスクをマスクとして該構造物を
選択酸化することにより、該構造物上に形成された厚い
酸化膜と、該構造物、該ＳＯＩ層および該厚い酸化膜の
上に形成された層間絶縁膜と、この層間絶縁膜に形成さ
れた、少なくとも上記コンタクトが形成される領域上に
位置する接続孔を含む複数の接続孔と、を具備すること
を特徴とする。
【００３２】また、本発明の請求項５に係る半導体装置
の製造方法は、ＳＯＩ基板に半導体材料で構成される構
造物を埋め込んだＳＯＩ型半導体装置の製造方法であっ
て、この構造物の一部の領域およびＳＯＩ活性層上に酸
化防止マスクを形成する工程と、この酸化防止マスクを
マスクとして該構造物上に酸化膜を成長させる工程と、
該ＳＯＩ活性層上に表面ゲート電極を形成し、その上に
配線層を形成する工程と、を具備することを特徴とす
る。また、上記構造物の一部の領域が、埋め込まれた構
造物に対するコンタクト形成領域であることが好まし
い。また、上記構造物が裏面ゲート電極もしくは配線層
であることが好ましい。
【００３３】また、本発明の請求項８に係る半導体装置
の製造方法は、半導体材料で構成される構造物が埋め込
まれた、ＳＯＩ層を有するＳＯＩ基板を準備する工程
と、このＳＯＩ層および該構造物に対してコンタクトが
形成される領域それぞれの上に酸化防止マスクを形成す
る工程と、この酸化防止マスクをマスクとして該構造物
を選択酸化することにより、該構造物上に厚い酸化膜を
形成する工程と、該酸化防止マスクを除去する工程と、
該構造物、該ＳＯＩ層および該厚い酸化膜の上に層間絶
縁膜を形成する工程と、この層間絶縁膜に、少なくとも
上記コンタクトが形成される領域上に位置する接続孔を
含む複数の接続孔を形成する工程と、を具備することを
特徴とする。
【００３４】上記半導体装置では、構造物の一部の領域
を残して、この構造物上に選択的に厚い酸化膜を形成す
る時に、将来的に構造物に対してコンタクトが形成され
る部分もＳＯＩ活性領域と同様に酸化されないようにす
るため、あらかじめこの部分にも酸化防止マスクを形成
している。これにより、Ｆield部の構造物上に厚い酸化
膜を成長させてもコンタクトが形成される部分はＳＯＩ
層と略同一の高さとなるので、接続孔を開口してもアス
ペクト比が上昇することがない。
【００３５】また、本発明の請求項９に係る半導体装置
は、半導体材料で構成される構造物が埋め込まれたＳＯ
Ｉ型半導体装置であって、該構造物中に形成された不純
物の拡散防止層と、この不純物拡散防止層により分離さ
れた該構造物の一方の領域を残して、該構造物上に選択
的に成長させた酸化膜と、を具備することを特徴とす
る。上記拡散防止層はトンネル効果を有する導電層であ
ることが好ましい。この導電層には例えばＳｉ3 Ｎ4 膜
を用いることが可能である。
【００３６】また、本発明の請求項１２に係る半導体装
置の製造方法は、ＳＯＩ基板に半導体材料で構成される
構造物を埋め込んだＳＯＩ型半導体装置の製造方法であ
って、該構造物の内部に不純物の拡散防止層を形成する
工程と、該構造物の一部の領域およびＳＯＩ活性層上に
酸化防止マスクを形成する工程と、この酸化防止マスク
をマスクとし該拡散防止層をストッパーとして該構造物
上に酸化膜を成長させる工程と、を具備することを特徴
とする。
【００３７】請求項１２に係る半導体装置の製造方法で
は、構造物の内部に不純物の拡散防止層を形成し、この
拡散防止層をストッパーとして該構造物上に酸化膜を成
長させているため、その酸化を該拡散防止層で停止させ
ることができる。この結果、構造物が酸化膜の成長によ
り部分的に薄膜化することを防止でき、これにより、局
所的なシート抵抗の増大を抑制できる。また、構造物が
断線することも防止できる。
【００３８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１（ａ）は、本発明の第１の実
施の形態による半導体装置を示す断面図である。支持基
板（Ｂ基板）２０の上には図示せぬポリシリコン膜が設
けられており、このポリシリコン膜の上には層間絶縁膜
（ＳｉＯ2 ）１７が形成されている。この層間絶縁膜１
７上の一部には半導体材料で構成される構造物、例えば
裏面ゲート電極１５が形成されており、この裏面ゲート
電極１５の上には裏面ゲート酸化膜１３が形成されてい
る。裏面ゲート電極１５および層間絶縁膜１７の上には
厚い酸化膜３１が形成されている。この厚い酸化膜３１
は、ＳＯＩ層１０及び裏面ゲート電極１５と接続するた
めの後記コンタクトホール４１ａの形成領域以外の部分
に形成されている。
【００３９】裏面ゲート酸化膜１３の上にはＳＯＩ層１
０が形成されており、ＳＯＩ層１０の上には表面ゲート
酸化膜３３が形成されている。この表面ゲート酸化膜３
３及び厚い酸化膜３１の上には表面ゲート電極３５が形
成されている。
【００４０】この表面ゲート電極３５および厚い酸化膜
３１の上には層間絶縁膜４１が設けられている。この層
間絶縁膜４１には、裏面ゲート電極１５及び表面ゲート
電極３５それぞれと接続するためのコンタクトホール
（接続孔）４１ａ、４１ｂが設けられている。これらコ
ンタクトホール４１ａ、４１ｂ内にはＷプラグ３７が埋
め込まれており、Ｗプラグ３７及び層間絶縁膜４１の上
にはＡｌ配線３９が形成されている。これにより、一方
のＡｌ配線３９はＷプラグ３７を介して裏面ゲート電極
１５に接続されており、他方のＡｌ配線３９はＷプラグ
３７を介して表面ゲート電極３５に接続されている。
【００４１】次に、上記半導体装置の製造方法について
説明する。厚さが３００nm程度のPoly Si からなる裏面
ゲート電極１５は、張り合わせＳＯＩ基板を形成する前
に埋め込まれる。張り合わせＳＯＩ基板形成後に、この
裏面ゲート電極１５はＦield部においてPoly Si の膜厚
で〜２００nm酸化され（これにより酸化膜は〜４００nm
成長する）、このＦield部での裏面ゲート電極１５の残
りのPoly Si の膜厚は〜１００nmとなる。ただし、この
時のＳＯＩ活性領域１０が酸化されないように、この部
分に酸化防止マスクを形成してから酸化しているので、
ＳＯＩ層の直下の部分ではPoly Si （裏面ゲート電極１
５）の膜厚は初期の〜３００nmとなる。
【００４２】一方、裏面ゲート電極１５に対して表面側
からコンタクトを形成する領域に対しても酸化防止マス
クでカバーして裏面ゲート電極１５の酸化を行うので、
この部分のPoly Si （裏面ゲート電極１５）は〜３００
nmの膜厚となる。
【００４３】図１（ｂ）は、本発明の第２の実施の形態
による半導体装置を示す断面図であり、図１（ａ）と同
一部分は同一符号を付し、異なる部分について説明す
る。
【００４４】層間絶縁膜４１には、裏面ゲート電極１５
及びＳＯＩ層１０それぞれと接続するためのコンタクト
ホール（接続孔）４１ａ、４１ｂが設けられている。こ
れらコンタクトホール４１ａ、４１ｂ内にはＷプラグ３
７が埋め込まれている。これにより、一方のＡｌ配線３
９はＷプラグ３７を介して裏面ゲート電極１５に接続さ
れており、他方のＡｌ配線３９はＷプラグ３７を介して
ＳＯＩ層１０に接続されている。
【００４５】図２〜図９は、図１（ａ）に示す半導体装
置の製造方法を示す断面図である。この製造方法は、裏
面ゲート電極に対するコンタクトが形成される領域およ
びＳＯＩ活性層に酸化マスクを形成し、Ｆield部の裏面
ゲート電極を選択的に酸化することにより、ＳＯＩ領域
以外の裏面ゲート電極領域に厚い酸化膜を形成しなが
ら、各部分のコンタクトを一括して形成する方法であ
る。
【００４６】先ず、図２に示すように、シリコン基板
（Ａ基板）におけるＳＯＩ層１０の形成領域の上には図
示せぬフォトレジスト膜が設けられる（但し、図２はこ
の説明とは上下が逆に描かれている）。次に、このフォ
トレジスト膜をマスクとしてＲＩＥによりＡ基板を異方
性エッチングする。これによって、Ａ基板にはＳＯＩ層
１０を形成するための段差が設けられる。尚、このよう
な段差の形成方法をトレンチ法という。
【００４７】この後、Ａ基板の上には厚さが例えば６０
nm程度（０．１８μm ルールのデバイスの場合）の裏面
ゲート酸化膜１３が形成され、この裏面ゲート酸化膜１
３の上には厚さが３００nm程度の裏面ゲート電極（Ｄop
ed Ｐoly Ｓｉ、構造物）１５が形成される。次に、こ
の裏面ゲート電極１５の上には層間絶縁膜（ＳｉＯ2）
１７が堆積され、この層間絶縁膜１７の上には図示せぬ
ポリシリコン膜が堆積される。この後、このポリシリコ
ン膜には平坦化するすため研磨が行われ、この平坦化さ
れたポリシリコン膜の表面に支持基板（Ｂ基板）２０が
張り合わされる。次に、裏面ゲート酸化膜１３をストッ
パーとして、Ａ基板を裏面側から選択研磨することによ
り、裏面ゲート電極１５なる構造物が埋め込まれたＳＯ
Ｉ層１０を有する張り合わせＳＯＩ基板（半導体基板）
２１が作製される。
【００４８】次に、図３に示すように、ＳＯＩ層１０の
上には犠牲酸化により厚さが例えば３０nm程度の犠牲酸
化膜２３が形成される。この後、この犠牲酸化膜２３の
上には厚さが例えば５０nm程度のポリシリコン膜(Pad P
oly Si) ２５が堆積され、このポリシリコン膜２５の上
には厚さが１００nm程度のシリコン窒化膜（Ｓｉ3 Ｎ
4 ）２７が堆積される。次に、このシリコン窒化膜２７
の上にはフォトレジスト膜２９が設けられる。このフォ
トレジスト膜２９は、ＳＯＩ活性層１０および裏面ゲー
ト電極１５における後述するＷプラグ３７と接続される
部分それぞれの上に酸化防止マスクとなるシリコン窒化
膜２７を残すためのレジストマスクパターンである。従
って、フォトレジスト膜２９は、ＳＯＩ層１０および上
記のＷプラグ３７と接続される部分それぞれの酸化を防
止する為にＳＯＩ層１０および上記部分それぞれに対し
てやや広く形成する必要がある。
【００４９】ここで、コンタクト部のレジストマスクは
裏面ゲート酸化時のＢird's Ｂeak量（これは酸化条件
や酸化膜厚によって異なる）やリソグラフィーにおける
合わせ精度等を考慮してそのパターンサイズが決められ
る。
【００５０】この後、図４に示すように、フォトレジス
ト膜２９をマスクとして、シリコン窒化膜２７がポリシ
リコン膜２５をストッパーとしてＲＩＥによりエッチン
グされる。次に、フォトレジスト膜２９が除去される。
【００５１】次に、図５に示すように、シリコン窒化膜
（酸化防止膜）２７をマスクとして、裏面ゲート電極１
５が選択的に酸化されることにより、裏面ゲート電極１
５上には厚い酸化膜３１が形成される。この時、まずポ
リシリコン膜２５が酸化された後、犠牲酸化で増加した
裏面ゲート酸化膜を通して、裏面ゲート電極１５が酸化
される事になる。この酸化量は、酸化後の裏面ゲート電
極の残り膜厚、酸化後の後述するＨＦ系の溶液の処理量
によるＦield部での酸化膜の削れ等を勘案して決定され
るが、ここでは、裏面ゲート電極１５の３００nmの厚さ
のうち１００nm程度を酸化して、Ｆield部の裏面ゲート
電極１５の残り膜厚が２００nm程度になるようにする。
この時、ポリシリコン膜２５は全て酸化されているの
で、Ｆield部での裏面ゲート電極１５上の酸化膜厚は３
６０nm程度となる。｛５０nm（ポリシリコン膜２５の厚
さ）＋１００nm（裏面ゲート電極１５の消費量）｝×２
＋６０nm＝３６０nm
【００５２】尚、この時の酸化条件は、例えば、温度が
９５０℃、雰囲気がＨ2 ／０2 ＝５／５ slm、酸化時間
が２時間３０分である。また、上記厚い酸化膜３１は、
裏面ゲート酸化膜１３の厚さより厚く形成されている。
【００５３】この後、図６に示すように、シリコン窒化
膜２７を燐酸Ｂｏｉｌ等の処理で選択的に除去した後、
ポリシリコン膜２５も続けて等方性のドライエッチング
等の方法で除去する。
【００５４】次に、図７に示すように、犠牲酸化膜２３
がＨＦ系の溶液にて除去される。これにより、ＳＯＩ層
１０の表面が露出する。
【００５５】この後、図８に示すように、ＳＯＩ層１０
の表面には表面ゲート酸化膜３３が形成され、この表面
ゲート酸化膜３３及び厚い酸化膜３１の上には表面ゲー
ト電極３５が形成される。
【００５６】次に、図示せぬＬＤＤ領域の形成、ＬＤＤ
Ｓpacer Ｓｉ０2 の形成、拡散層の形成などを行う。
【００５７】この後、図９に示すように、厚い酸化膜３
１及び表面ゲート電極３５の上には層間絶縁膜４１が堆
積される。次に、この層間絶縁膜４１には接続孔（コン
タクトホール）４１ａ、４１ｂが形成され、これら接続
孔４１ａ、４１ｂ内にはＷプラグ３７が形成され、Ｗプ
ラグ３７及び層間絶縁膜４１の上にはＡｌ配線３９が形
成される。これにより、一方のＡｌ配線３９はＷプラグ
３７を介して表面ゲート電極３５と接続され、他方のＡ
ｌ配線３９はＷプラグ３７を介して裏面ゲート電極１５
と接続される。
【００５８】ここで、上述した図４に示すシリコン窒化
膜（酸化防止マスク）２７の寸法の決め方について詳し
く説明する。
【００５９】このコンタクト部分に形成する酸化防止マ
スク２７の寸法は、リソグラフィーにおける合わせズレ
とＲＩＥおよび酸化に伴う寸法の変換差のみを考慮すれ
ば良い。酸化防止マスクおよびコンタクトの形成が共に
張り合わせの後で行われるので、張り合わせに伴うパタ
ーンの伸び縮み等は考慮する必要がない。
【００６０】また、酸化防止マスク２７が形成される部
分とコンタクトが開口される部分とで位置ズレが多少生
じても、ＳＯＩ型半導体装置の場合は接合リーク電流は
増加しないので、接触面積の増減に伴うコンタクト抵抗
の変動のみ考慮して酸化防止マスク２７の寸法およびプ
ロセスを設計すれば良い。
【００６１】よって、例えば、裏面ゲート電極１５を固
定バイアスで用いる場合は、酸化防止マスク２７を０．
６μm □のパターンで形成し、コンタクトの開口（図９
に示す接続孔４１ａ）を０．４μm □にて行う。この場
合、酸化防止マスク２７のＲＩＥ時の加工変換差を無視
すれば、図５に示す裏面ゲート電極１５の酸化の際にPo
ly Si （裏面ゲート電極１５）は〜０．２μm バーズビ
ーク(Bird's Beak) による侵食を受けるので、Poly Si
１５が酸化されないで残るのは〜０．２μm □の領域の
みになる。つまり、この場合、初期の厚さ（３００nm）
のままで残る裏面ゲート電極１５は〜０．２μm □の領
域のみである。したがって、Ｓtepperの合わせマージン
３σ〜０．１５μm でコンタクトのレジストパターンを
形成すると、合わせズレが生じてもコンタクト部分の面
積は、０．２μm □（＝０．０４μm 2 ）となる。
【００６２】一方、裏面ゲート電極１５の電位を高速で
変化させて、デバイスを動作させる場合は、酸化防止マ
スク２７を例えば１．０μm □の大きさで形成する必要
がある。この大きさで酸化防止マスクを形成しておけ
ば、Poly Si （裏面ゲート電極１５）が〜０．２μm 酸
化中に侵食を受けかつ合わせズレが〜０．１５μm 生じ
たとしても、０．４μm □でコンタクトを開口すれば、
コンタクト部分の面積は０．４μm □（＝０．１６μm
2 ）となり、コンタクト抵抗を安定して低くすることが
できるのでデバイスの高速動作に影響を与えない。
【００６３】上記第１の実施の形態による半導体装置の
製造方法によれば、シリコン窒化膜（酸化防止膜）２７
をＳＯＩ層１０上のみではなく裏面ゲート電極１５への
コンタクト領域上にも設けているため、シリコン窒化膜
２７をマスクとして、裏面ゲート電極１５を選択的に酸
化した際に、該コンタクト領域における裏面ゲート電極
１５の酸化を防止できる。この結果、裏面ゲート電極１
５に接続するＷプラグ３７を埋め込むための接続孔を、
表面ゲート電極３５に接続するＷプラグ３７を埋め込む
ための接続孔に比べて深く形成する必要がなくなる。こ
れにより、裏面ゲート電極１５に対する接続孔（１stコ
ンタクト）のアスペクト比の増大を抑制できるため、結
果的にコンタクト穴埋め時のＷプラグ３７内にボイド
（Void）が発生することを防止できる（ボイドの発生確
率を小さくできる）。したがって、裏面ゲート電極１５
とＷプラグ３７のコンタクト抵抗の増加を防止できる。
【００６４】言い換えると、コンタクトホール（接続
孔）の開口を、デバイスの表面ゲート電極等の他の部分
へのコンタクトと同時に行うことが可能となる。つま
り、結果的に本発明により、裏面ゲート、ＳＯＩ拡散
層、表面ゲートそれぞれに対するコンタクトの形成を１
回のプロセスにて同時に行うことが可能となる。また、
裏面ゲート電極の酸化量とコンタクトの形成とがお互い
に影響を与えないためにプロセス設計の自由度が増す。
【００６５】また、マスク合わせを用いてＦield部の裏
面ゲート電極１５を選択的に酸化する事により、ＳＯＩ
領域１０および裏面ゲート電極１５へのコンタクト領域
以外の裏面ゲート電極領域に厚い酸化膜３１を形成して
いる。したがって、ＳＯＩ層１０上に形成された犠牲酸
化膜２３をエッチング除去しても、この厚い酸化膜３１
があるため、裏面ゲート電極１５と表面ゲート電極３５
とがレイアウト上重なる部分での寄生容量の増加を抑制
することができる。したがって、半導体素子の高速動
作、低消費電力化、集積度のさらなる向上等に寄与する
ことが可能となる。
【００６６】尚、上記第１の実施の形態による半導体装
置の製造方法では、ＳＯＩ領域１０および裏面ゲート電
極１５へのコンタクト領域以外の裏面ゲート電極１５の
領域に厚い酸化膜３１を形成する方法としてマスク合わ
せを用いているが、この方法に限定されるものではな
く、その他の方法、例えばＳｉ０2 等の絶縁膜を全面に
堆積してＳＯＩ領域およびコンタクト領域のみレジスト
を開口した後、この絶縁膜のエッチングを行う方法を用
いることも可能である。
【００６７】また、上記第１の実施の形態において用い
たプロセスの条件等の数値は、全てその一例であって半
導体装置のデザイン・ルールによって適時設計変更が可
能である。
【００６８】また、第１の実施の形態では、ＳＯＩ型半
導体装置でその内部に構造物が埋め込まれた例として裏
面ゲート電極について説明しているが、これは裏面ゲー
ト電極以外であったも良く、配線層等であっても良い。
【００６９】図１（ｂ）に示す第２の実施の形態による
半導体装置についても第１の実施の形態による半導体装
置の製造方法とほぼ同様な方法で製造することができ
る。
【００７０】第２の実施の形態による半導体装置によれ
ば、裏面ゲート電極１５に接続するＷプラグ３７を埋め
込むためのコンタクトホール４１ａと、ＳＯＩ層１０に
接続するＷプラグ３７を埋め込むためのコンタクトホー
ル４１ｂとを同時に開口しても、コンタクトホール４１
ａ、４１ｂの深さがほぼ等しいことにより、従来の半導
体装置のようにＳＯＩ層が削れてしまうことがない。し
たがって、ＳＯＩ層１０と裏面ゲート電極１５それぞれ
に対するコンタクトを同時に開口することが可能とな
る。
【００７１】尚、図１（ｂ）に示す第２の実施の形態で
は、裏面ゲート電極１５に対するコンタクトは、ＳＯＩ
拡散層に対するコンタクトよりも裏面ゲート酸化膜１３
の膜厚分だけ深い所に形成しなければならないが、実際
の半導体装置を製造するプロセスにおいては、表面ゲー
ト酸化膜３３を形成する前に犠牲酸化膜の形成（例えば
〜３０nm）とそのＷet Ｅtch （例えば〜３６nmのＥtc
h 量；２０％Ｏver Ｅtch ）やＬＤＤ Ｓpacer ＳｉＯ
2 Ｅtch Ｂack 時のＯver Ｅtch 等でＦield部分のＳｉ
Ｏ2 は、Ｔotalで〜５０nm程は削れる。よって、実際の
コンタクトＲＩＥ時には、この裏面ゲート酸化膜の厚さ
分は完全に無視し得る。
【００７２】また、上述した実施の形態に示した半導体
装置はあくまでも本発明の１例であって、裏面ゲート電
極の初期の膜厚およびＦield部で選択的に酸化膜を成長
させた時の酸化膜の膜厚、コンタクト部に形成しておく
酸化防止マスクのサイズ等はいずれもそれぞれの半導体
装置もしくはデザイン・ルールによって適時設計変更が
可能である。
【００７３】図１０（ａ）は、本発明の第３の実施の形
態による半導体装置を示す断面図である。支持基板（Ｂ
基板）２０の上には図示せぬポリシリコン膜が設けられ
ており、このポリシリコン膜の上には層間絶縁膜（Ｓｉ
Ｏ2 ）１７が形成されている。この層間絶縁膜１７上の
一部には半導体材料で構成される構造物、例えば裏面ゲ
ート電極１６が形成されている。この裏面ゲート電極１
６はＴotal膜厚が〜３００nmのPoly Si で構成されてい
る。裏面ゲート電極１６のPoly Si はその内部に酸素
（Ｏ）等の不純物に対する拡散防止層が形成されてお
り、この拡散防止層は例えば厚さが〜２nmのＳｉ3 Ｎ4
膜１８により構成されている。従って、裏面ゲート電極
１６の構造は、上層が厚さ〜２００nmのPoly Si 、中層
が厚さ〜２nmのＳｉ3 Ｎ4 膜１８、下層が厚さ〜１００
nmのPoly Si となっている。
【００７４】裏面ゲート電極１６の上には裏面ゲート酸
化膜１３が形成されている。裏面ゲート電極１６および
層間絶縁膜１７の上には厚い酸化膜３１が形成されてい
る。この厚い酸化膜３１は、ＳＯＩ層１０及び裏面ゲー
ト電極１６と接続するための後記コンタクトホール４１
ａの形成領域以外の部分に形成されている。
【００７５】裏面ゲート酸化膜１３の上にはＳＯＩ層１
０が形成されており、ＳＯＩ層１０の上には表面ゲート
酸化膜３３が形成されている。この表面ゲート酸化膜３
３及び厚い酸化膜３１の上には表面ゲート電極３５が形
成されている。
【００７６】この表面ゲート電極３５および厚い酸化膜
３１の上には層間絶縁膜４１が設けられている。この層
間絶縁膜４１には、裏面ゲート電極１６及び表面ゲート
電極３５それぞれと接続するためのコンタクトホール
（接続孔）４１ａ、４１ｂが設けられている。これらコ
ンタクトホール４１ａ、４１ｂ内にはＷプラグ３７が埋
め込まれており、Ｗプラグ３７及び層間絶縁膜４１の上
にはＡｌ配線３９が形成されている。これにより、一方
のＡｌ配線３９はＷプラグ３７を介して裏面ゲート電極
１６に接続されており、他方のＡｌ配線３９はＷプラグ
３７を介して表面ゲート電極３５に接続されている。
【００７７】次に、上記半導体装置の製造方法について
説明する。Ｔotal膜厚が〜３００nmのPoly Si で構成さ
れる裏面ゲート電極１６は、張り合わせＳＯＩ基板を形
成する前に埋め込まれる。張り合わせＳＯＩ基板形成後
に、この裏面ゲート電極１６はＦield部においてPoly S
i の膜厚で〜２００nm酸化され（これにより酸化膜は〜
４００nm成長する）、このＦield部での裏面ゲート電極
１６の残りのPoly Si の膜厚は〜１００nmとなる。ただ
し、この時のＳＯＩ活性領域１０が酸化されないよう
に、この部分に酸化防止マスクを形成してから酸化して
いるので、ＳＯＩ層の直下の部分ではPoly Si （裏面ゲ
ート電極１６）の膜厚は初期の〜３００nmとなる。
【００７８】一方、裏面ゲート電極１６に対して表面側
からコンタクトを形成する領域に対しても酸化防止マス
クでカバーして裏面ゲート電極１６の酸化を行うので、
この部分のPoly Si （裏面ゲート電極１６）は〜３００
nmの膜厚となる。
【００７９】尚、上記第３の実施の形態による半導体装
置の裏面ゲート電極の構造およびその各膜構造は、１例
であって目的とする半導体装置によっては設計変更が可
能でる。
【００８０】図１０（ｂ）は、本発明の第４の実施の形
態による半導体装置を示す断面図であり、図１０（ａ）
と同一部分は同一符号を付し、異なる部分について説明
する。
【００８１】層間絶縁膜４１には、裏面ゲート電極１６
及びＳＯＩ層１０それぞれと接続するためのコンタクト
ホール（接続孔）４１ａ、４１ｂが設けられている。こ
れらコンタクトホール４１ａ、４１ｂ内にはＷプラグ３
７が埋め込まれている。これにより、一方のＡｌ配線３
９はＷプラグ３７を介して裏面ゲート電極１６に接続さ
れており、他方のＡｌ配線３９はＷプラグ３７を介して
ＳＯＩ層１０に接続されている。
【００８２】図１１〜図２５は、図１０（ａ）に示す半
導体装置の製造方法を示す断面図であり、図１１〜図１
７は、この製造方法におけるＳＯＩ基板作製前（張り合
わせ前）の製造工程を示す断面図であり、図１８〜図２
５は、この製造方法におけるＳＯＩ基板作製後（張り合
わせ後）の製造工程を示す断面図である。
【００８３】先ず、図１１に示すように、シリコン基板
（Ａ基板）１の上に厚さが〜１０nmの熱酸化膜（ＳｉＯ
2 ）３を成長させる。この後、ＳＯＩ層の形成領域の上
にはレジストパターン（Photo Resist）５が形成され、
このレジストパターン５をマスクとしてシリコン基板１
及び熱酸化膜３をＲＩＥにより異方性エッチングするこ
とによって、シリコン基板１表面には〜０．１μm の段
差が形成される。この段差が最終的なＳＯＩ膜厚をほぼ
決定する。
【００８４】この後、図１２に示すように、Photo Resi
st５及び熱酸化膜３が除去される。次に、シリコン基板
１の表面の上記のエッチングによるダメージ層を除去す
るため、シリコン基板１の表面上に厚さが例えば〜３０
nmの図示せぬ犠牲酸化膜を成長させ、この犠牲酸化膜が
全てＷetＥtch により除去される。この後、シリコン基
板１の上には厚さが例えば〜６０nmの裏面ゲート酸化膜
１３が形成される。
【００８５】次に、図１３に示すように、裏面ゲート酸
化膜１３の上には裏面ゲート電極の一部として厚さが〜
２００nmのPoly Si 膜（Doped Poly Si ）１６ａが堆積
される。
【００８６】この後、図１４に示すように、Poly Si 膜
１６ａを直接窒化することにより、Poly Si 膜１６ａの
上には厚さが〜２nmの薄いＳｉ3 Ｎ4 膜１８が形成され
る。この時のＳｉ3 Ｎ4 膜１８の形成条件（Poly Si の
窒化条件）は、例えばＲＴＡ処理によりＮＨ3 雰囲気中
で、温度が８５０℃、処理時間が６０秒である。
【００８７】次に、図１５に示すように、薄いＳｉ3 Ｎ
4 膜１８の上には裏面ゲート電極の一部である厚さが〜
１００nmの残りのPoly Si 膜１６ｂが堆積される。
【００８８】この後、図１６に示すように、Poly Si 膜
１６ａ、１６ｂからなる裏面ゲート電極１６の上にはレ
ジストパターン（Photo Resist）７が設けられ、このレ
ジストパターン７をマスクとして裏面ゲート電極１６を
エッチング加工することにより、裏面ゲート電極のパタ
ーニングが行われる。
【００８９】次に、図１７に示すように、Photo Resist
７が除去され、裏面ゲート電極１６及び裏面ゲート酸化
膜１３の上にはＳｉＯ2 からなる層間絶縁膜１７が堆積
される。この後、この層間絶縁膜１７の上には張り合わ
せのためのPoly Si 膜８が堆積される。
【００９０】この後、張り合わせ法にてＳＯＩ基板を作
製する以下のようなプロセスステップが施される。(a)
張り合わせ面の平坦化研磨と表面処理が行われる。Poly
Si膜８には平坦化するため研磨が行われ、この平坦化
されたPoly Si 膜８の表面には支持基板（Ｂ基板）が張
り合わされる。(b) 張り合わせおよびアニールが行われ
る。(c) 研削が行われる。(d) 研磨（ストッパーを用い
た場合は選択研磨）が行われる。即ち、図１８に示すよ
うに、裏面ゲート酸化膜１３をストッパーとして、Ａ基
板１を裏面側から選択研磨することにより、裏面ゲート
電極１６なる構造物が埋め込まれたＳＯＩ層１０を有す
る張り合わせＳＯＩ基板（半導体基板）２１が作製され
る（図１８は図１７と上下が逆に描かれている）。尚、
この時点で素子分離がされている。
【００９１】次に、図１９に示すように、ＳＯＩ層１０
の上には犠牲酸化により厚さが例えば〜３０nmの犠牲酸
化膜（Ｐａｄ Ｓｉ０2 ）２３が形成される。この後、
この犠牲酸化膜２３の上には厚さが例えば〜５０nmのポ
リシリコン膜(Pad Poly Si)５が堆積され、このポリシ
リコン膜２５の上には厚さが〜１００nmのシリコン窒化
膜（Ｓｉ3 Ｎ4 ）２７が堆積される。次に、このシリコ
ン窒化膜２７の上にはフォトレジスト膜２９が設けられ
る。このフォトレジスト膜２９は、ＳＯＩ活性層１０上
および裏面ゲート電極１６における後述するＷプラグ３
７と接続される部分上に酸化防止マスクとなるシリコン
窒化膜２７を残すためのレジストマスクパターンであ
る。
【００９２】この後、図２０に示すように、フォトレジ
スト膜２９をマスクとして、シリコン窒化膜２７がポリ
シリコン膜２５をストッパーとしてＲＩＥによりエッチ
ングされる。次に、フォトレジスト膜２９が除去され
る。
【００９３】次に、図２１に示すように、シリコン窒化
膜（酸化防止膜）２７をマスクとして、裏面ゲート電極
１６が選択的に酸化されることにより、裏面ゲート電極
１６上には厚い酸化膜３１が形成される。この時、まず
ポリシリコン膜２５が酸化された後、犠牲酸化で増加し
た裏面ゲート酸化膜を通して、裏面ゲート電極１６が酸
化される事になる。この酸化量は、酸化後の裏面ゲート
電極の残り膜厚、酸化後の後述するＨＦ系の溶液の処理
量によるＦield部での酸化膜の削れ等を勘案して決定さ
れるが、ここでは、裏面ゲート電極１６のうち不純物拡
散防止（酸化Ｓtopper）層であるＳｉ3 Ｎ4 膜１８の上
部に位置する厚さ〜２００nmのPoly Si膜１６ａが全て
酸化される。この時、Pad Poly Si ２５は全て酸化され
ているので、Ｆield部での裏面ゲート電極１６上の酸化
膜厚は５６０nm程度となる。｛５０nm（Pad Poly Si ２
５の厚さ）＋２００nm（裏面ゲート電極１６の消費
量）｝×２＋６０nm＝５６０nm
【００９４】尚、この時の酸化条件は、例えば、温度が
９５０℃、雰囲気がＨ2 ／０2 ＝５／５ slm、酸化時間
が４時間２０分である。ただし、実際にはこの酸化条件
よりも長い時間の酸化処理であれば、裏面ゲート電極１
６中に形成された酸化Ｓtopper層１８によって自動的に
膜厚方向の酸化の進行がストップすることになるので、
プロセスマージンを大きくとることが可能となる。つま
り、このようにプロセスマージンを大きくとった酸化処
理を行っても、酸化Ｓtopper層１８の下に位置する厚さ
〜１００nmのＦield部の裏面ゲート電極１６は酸化され
ずに残すことができる。
【００９５】この後、図２２に示すように、シリコン窒
化膜２７を燐酸Ｂｏｉｌ等の処理で選択的に除去した
後、ポリシリコン膜２５も続けて等方性のドライエッチ
ング等の方法で除去する。
【００９６】次に、図２３に示すように、犠牲酸化膜２
３がＨＦ系の溶液にて除去される。これにより、ＳＯＩ
層１０の表面が露出する。
【００９７】この後、図２４に示すように、ＳＯＩ層１
０の表面には表面ゲート酸化膜３３が形成される。次
に、この表面ゲート酸化膜３３及び厚い酸化膜３１の上
にはPoly Si 膜が堆積され、このPoly Si 膜を加工する
ことにより表面ゲート酸化膜３３及び厚い酸化膜３１の
上には表面ゲート電極３５が形成される。
【００９８】次に、図示せぬＬＤＤ領域の形成、ＬＤＤ
Ｓpacer Ｓｉ０2 の形成、拡散層の形成などを行う。
【００９９】この後、図２５に示すように、厚い酸化膜
３１及び表面ゲート電極３５の上には層間絶縁膜４１が
堆積される。次に、この層間絶縁膜４１には接続孔（コ
ンタクトホール）４１ａ、４１ｂが形成され、これら接
続孔４１ａ、４１ｂ内にはＷプラグ３７が形成され、Ｗ
プラグ３７及び層間絶縁膜４１の上にはＡｌ配線３９が
形成される。これにより、一方のＡｌ配線３９はＷプラ
グ３７を介して表面ゲート電極３５と接続され、他方の
Ａｌ配線３９はＷプラグ３７を介して裏面ゲート電極１
６と接続される。
【０１００】上記第３の実施の形態による半導体装置の
製造方法によれば、図１４に示す工程でPoly Si 膜１６
ａ上にＳｉ3 Ｎ4 膜１８を形成することにより、ＳＯＩ
基板内部に埋め込んだ半導体で構成される裏面ゲート電
極１６をその内部にＳｉ3 Ｎ4 膜１８を含む多層構造と
し、このＳｉ3 Ｎ4 膜１８を不純物に対する拡散防止層
としている。このため、高温で処理されることが多い張
り合わせプロセスを経過しても、裏面ゲート電極１６の
Poly Si におけるＧrainの成長をこの拡散防止層により
阻害することができる。従って、従来技術のようにその
Ｇrain Ｂoundary に沿って酸化が異常に進行すること
がなく、その酸化をＳｉ3 Ｎ4 膜１８で停止させること
ができる。つまり、Ｓｉ3 Ｎ4 膜１８は、図２１に示す
工程で裏面ゲート電極１６を表面側から酸化する際の酸
化Ｓtopperとして作用する。この結果、裏面ゲート電極
が図２７（ａ）に示すように部分的に薄膜化することを
防止でき、これにより、局所的なシート抵抗の増大も防
止できる。さらに、図２７（ｂ）に示すように裏面ゲー
トが断線することも防止できる。これらは、裏面ゲート
電極の製造上の信頼性の向上、歩留まりの向上、半導体
装置の動作速度の低下の抑制、半導体素子の高速動作、
低消費電力化、集積度のさらなる向上等の寄与につなが
ることとなる。
【０１０１】また、裏面ゲート電極１６に例えばＢをド
ープしたｐ+ Poly Si を用いた場合、図２１に示す工程
で裏面ゲート電極１６を表面側から酸化して厚い酸化膜
３１を形成した際にドーパントのＢが裏面ゲート電極１
６と酸化膜３１との界面に析出するのを拡散防止層であ
るＳｉ3 Ｎ4 膜１８により防止できる。これにより、出
来上がりの裏面ゲート電極１６がそのPoly Si の膜厚で
あれば本来有するであろうシート抵抗以上にその出来上
がりのシート抵抗Ｒs が増大してしまうことを防止でき
る。
【０１０２】また、裏面ゲート電極１６の内部に酸化Ｓ
topperとしてＳｉ3 Ｎ4 膜１８を形成している。このた
め、図２１の工程で裏面ゲート電極１６の酸化量を酸化
時間等のプロセス条件で制御する必要がなく、最初に設
定する裏面ゲート電極１６の多層膜構造（裏面ゲート１
６におけるPoly Si １６ａの膜厚）によって酸化膜３１
の厚さを設定することができる。従って、プロセスマー
ジンを向上させることができる。
【０１０３】また、第３の実施の形態による半導体装置
の製造方法においても、第１の実施の形態による半導体
装置の製造方法と同様の効果を得ることができる。即ち
Ｆield部の裏面ゲート電極を選択的に酸化してこの裏面
ゲート電極上に厚い酸化膜を成長させても、この裏面ゲ
ート電極に対するコンタクトのアスペクト比を増大させ
ずにコンタクトを開口することができる。
【０１０４】尚、上記第３の実施の形態による半導体装
置の製造方法では、張り合わせＳＯＩ基板２１に裏面ゲ
ート電極１６なる構造物が埋め込まれている場合に本発
明を適用しているが、張り合わせＳＯＩ基板２１に他の
構造物が埋め込まれている場合に本発明を適用すること
も可能である。例えば、張り合わせＳＯＩ基板２１に配
線が埋め込まれている場合に本発明を適用することも可
能である。この場合は配線の断線や配線抵抗の異常な上
昇を防止することができ、配線歩留まりを向上させるこ
とができる。
【０１０５】また、上記第３の実施の形態において用い
たプロセスの条件等の数値は、全てその一例であって半
導体装置のデザイン・ルールによって適時設計変更が可
能である。
【０１０６】図１０（ｂ）に示す第４の実施の形態によ
る半導体装置についても第３の実施の形態による半導体
装置の製造方法とほぼ同様な方法で製造することができ
る。
【０１０７】尚、上記第３、第４の実施の形態では、裏
面ゲート電極１６であるPoly Si の内部に形成される不
純物の拡散防止層（酸化Ｓtopper層）として、トンネル
効果を有する薄いＳｉ3 Ｎ4 膜１８を用いているが、こ
れは不純物の拡散を防止する効果があれば他の膜を用い
ることも可能であり、例えば薄いＳｉＯＮ膜を用いるこ
とも可能である。
【０１０８】また、裏面ゲート電極１６の内部に不純物
の拡散防止層を１層形成しているが、裏面ゲート電極１
６の内部に不純物の拡散防止層を２層以上形成すること
も可能である。
【０１０９】また、不純物に対する拡散防止の効果は弱
くなるが、Poly Si のＧrain成長を阻害する薄いＳｉＯ
2 膜を拡散防止層として用いることも可能であり、これ
であってもある程度の拡散防止効果は期待できる。つま
り、薄いＳｉＯ2 膜を用いると、表面ゲート３５側から
裏面ゲート１６であるPoly Si を酸化した場合の酸化ス
トッパーとしての機能は発揮しないが、Poly Si の粒界
（Ｇrain Ｂoundaryに沿って異常に速く酸化膜が成長
するのを抑制することができる。
【０１１０】
【発明の効果】請求項１乃至請求項８それぞれに記載さ
れた発明によれば、Ｆield部の裏面ゲート電極を選択的
に酸化してこの裏面ゲート電極上に厚い酸化膜を成長さ
せても、この裏面ゲート電極に対するコンタクトのアス
ペクト比を増大させずにコンタクトを開口できる。ま
た、請求項９乃至請求項１５それぞれに記載された発明
によれば、構造物の内部に不純物の拡散防止層を形成し
ているため、Ｆield部の裏面ゲート電極又は構造物を選
択的に酸化してこの裏面ゲート電極上又は構造物上に厚
い酸化膜を成長させても、裏面ゲート電極又は構造物の
断線もしくはシート抵抗の増大を抑制できる。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の第１の実施の形態によ
る半導体装置を示す断面図であり、図１（ｂ）は、本発
明の第２の実施の形態による半導体装置を示す断面図で
ある。
【図２】図１（ａ）に示す半導体装置の製造方法を示す
断面図である。
【図３】図１（ａ）に示す半導体装置の製造方法を示す
ものであり、図２の次の工程を示す断面図である。
【図４】図１（ａ）に示す半導体装置の製造方法を示す
ものであり、図３の次の工程を示す断面図である。
【図５】図１（ａ）に示す半導体装置の製造方法を示す
ものであり、図４の次の工程を示す断面図である。
【図６】図１（ａ）に示す半導体装置の製造方法を示す
ものであり、図５の次の工程を示す断面図である。
【図７】図１（ａ）に示す半導体装置の製造方法を示す
ものであり、図６の次の工程を示す断面図である。
【図８】図１（ａ）に示す半導体装置の製造方法を示す
ものであり、図７の次の工程を示す断面図である。
【図９】図１（ａ）に示す半導体装置の製造方法を示す
ものであり、図８の次の工程を示す断面図である。
【図１０】図１０（ａ）は、本発明の第３の実施の形態
による半導体装置を示す断面図であり、図１０（ｂ）
は、本発明の第４の実施の形態による半導体装置を示す
断面図である。
【図１１】図１０（ａ）に示す半導体装置の製造方法に
おけるＳＯＩ基板作製前（張り合わせ前）の製造工程を
示す断面図である。
【図１２】図１０（ａ）に示す半導体装置の製造方法に
おけるＳＯＩ基板作製前（張り合わせ前）の製造工程を
示すものであり、図１１の次の工程を示す断面図であ
る。
【図１３】図１０（ａ）に示す半導体装置の製造方法に
おけるＳＯＩ基板作製前（張り合わせ前）の製造工程を
示すものであり、図１２の次の工程を示す断面図であ
る。
【図１４】図１０（ａ）に示す半導体装置の製造方法に
おけるＳＯＩ基板作製前（張り合わせ前）の製造工程を
示すものであり、図１３の次の工程を示す断面図であ
る。
【図１５】図１０（ａ）に示す半導体装置の製造方法に
おけるＳＯＩ基板作製前（張り合わせ前）の製造工程を
示すものであり、図１４の次の工程を示す断面図であ
る。
【図１６】図１０（ａ）に示す半導体装置の製造方法に
おけるＳＯＩ基板作製前（張り合わせ前）の製造工程を
示すものであり、図１５の次の工程を示す断面図であ
る。
【図１７】図１０（ａ）に示す半導体装置の製造方法に
おけるＳＯＩ基板作製前（張り合わせ前）の製造工程を
示すものであり、図１６の次の工程を示す断面図であ
る。
【図１８】図１０（ａ）に示す半導体装置の製造方法に
おけるＳＯＩ基板作製後（張り合わせ後）の製造工程を
示すものであり、図１７の次の工程を示す断面図であ
る。
【図１９】図１０（ａ）に示す半導体装置の製造方法に
おけるＳＯＩ基板作製後（張り合わせ後）の製造工程を
示すものであり、図１８の次の工程を示す断面図であ
る。
【図２０】図１０（ａ）に示す半導体装置の製造方法に
おけるＳＯＩ基板作製後（張り合わせ後）の製造工程を
示すものであり、図１９の次の工程を示す断面図であ
る。
【図２１】図１０（ａ）に示す半導体装置の製造方法に
おけるＳＯＩ基板作製後（張り合わせ後）の製造工程を
示すものであり、図２０の次の工程を示す断面図であ
る。
【図２２】図１０（ａ）に示す半導体装置の製造方法に
おけるＳＯＩ基板作製後（張り合わせ後）の製造工程を
示すものであり、図２１の次の工程を示す断面図であ
る。
【図２３】図１０（ａ）に示す半導体装置の製造方法に
おけるＳＯＩ基板作製後（張り合わせ後）の製造工程を
示すものであり、図２２の次の工程を示す断面図であ
る。
【図２４】図１０（ａ）に示す半導体装置の製造方法に
おけるＳＯＩ基板作製後（張り合わせ後）の製造工程を
示すものであり、図２３の次の工程を示す断面図であ
る。
【図２５】図１０（ａ）に示す半導体装置の製造方法に
おけるＳＯＩ基板作製後（張り合わせ後）の製造工程を
示すものであり、図２４の次の工程を示す断面図であ
る。
【図２６】半導体装置の製造方法を示す断面図である。
【図２７】半導体装置の製造方法における問題点を説明
するための断面図である。
【符号の説明】
１…シリコン基板（Ａ基板）、３…熱酸化膜（ＳｉＯ
2 ）、５、７…レジスト、８…Poly Si 膜、１０…ＳＯ
Ｉ層、１３…裏面ゲート酸化膜、１５…裏面ゲート電極
（半導体材料で構成される構造物）、１６…裏面ゲート
電極、１６ａ、１６ｂ…Poly Si 膜、１７…層間絶縁膜
（ＳｉＯ2 ）、１８…Ｓｉ3 Ｎ4 膜、２０…支持基板
（Ｂ基板）、２１…ＳＯＩ基板（半導体基板）、２３
…、犠牲酸化膜、２５…ポリシリコン膜(Pad Poly Si)
、２７…シリコン窒化膜（Ｓｉ3 Ｎ4 、酸化防止マス
ク）、２９…フォトレジスト膜、３１…厚い酸化膜、３
３…表面ゲート酸化膜、３５…表面ゲート電極、３７…
Ｗプラグ、３９…Ａｌ配線、４１…層間絶縁膜、４１
ａ、４１ｂ…接続孔（コンタクトホール）、５０…ＳＯ
Ｉ層、５３…裏面ゲート酸化膜、５５…裏面ゲート電
極、５７…層間絶縁膜（ＳｉＯ2 ）、６０…支持基板
（Ｂ基板）、６１…表面ゲート酸化膜、７１…厚い酸化
膜、７５…表面ゲート電極、７７…Ｗプラグ、７７ａ…
ボイド（Void）、７９…Ａｌ配線、８１…層間絶縁膜、
８３…コンタクト抵抗の増加という問題、８５…ＳＯＩ
層５０が全て削れてしまうこと、１０１…Poly Si の残
り膜厚が非常に薄膜化した部分、１０３…Poly Si が断
線した部分。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体材料で構成される構造物が埋め込
    まれたＳＯＩ型半導体装置であって、 この構造物の一部の領域を残して、この構造物上に選択
    的に成長させた酸化膜を有することを特徴とする半導体
    装置。
  2. 【請求項２】 上記構造物の一部の領域が、埋め込まれ
    た構造物に対するコンタクト形成領域であることを特徴
    とする請求項１記載の半導体装置。
  3. 【請求項３】 上記構造物が裏面ゲート電極もしくは配
    線層であることを特徴とする請求項１記載の半導体装
    置。
  4. 【請求項４】 半導体材料で構成される構造物が埋め込
    まれた、ＳＯＩ層を有するＳＯＩ基板と、 このＳＯＩ層および該構造物に対してコンタクトが形成
    される領域それぞれの上に形成された酸化防止マスクを
    マスクとして該構造物を選択酸化することにより、該構
    造物上に形成された厚い酸化膜と、 該構造物、該ＳＯＩ層および該厚い酸化膜の上に形成さ
    れた層間絶縁膜と、 この層間絶縁膜に形成された、少なくとも上記コンタク
    トが形成される領域上に位置する接続孔を含む複数の接
    続孔と、 を具備することを特徴とする半導体装置。
  5. 【請求項５】 ＳＯＩ基板に半導体材料で構成される構
    造物を埋め込んだＳＯＩ型半導体装置の製造方法であっ
    て、 この構造物の一部の領域およびＳＯＩ活性層上に酸化防
    止マスクを形成する工程と、 この酸化防止マスクをマスクとして該構造物上に酸化膜
    を成長させる工程と、 該ＳＯＩ活性層上に表面ゲート電極を形成し、その上に
    配線層を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。
  6. 【請求項６】 上記構造物の一部の領域が、埋め込まれ
    た構造物に対するコンタクト形成領域であることを特徴
    とする請求項５記載の半導体装置の製造方法。
  7. 【請求項７】 上記構造物が裏面ゲート電極もしくは配
    線層であることを特徴とする請求項５記載の半導体装置
    の製造方法。
  8. 【請求項８】 半導体材料で構成される構造物が埋め込
    まれた、ＳＯＩ層を有するＳＯＩ基板を準備する工程
    と、 このＳＯＩ層および該構造物に対してコンタクトが形成
    される領域それぞれの上に酸化防止マスクを形成する工
    程と、 この酸化防止マスクをマスクとして該構造物を選択酸化
    することにより、該構造物上に厚い酸化膜を形成する工
    程と、 該酸化防止マスクを除去する工程と、 該構造物、該ＳＯＩ層および該厚い酸化膜の上に層間絶
    縁膜を形成する工程と、 この層間絶縁膜に、少なくとも上記コンタクトが形成さ
    れる領域上に位置する接続孔を含む複数の接続孔を形成
    する工程と、 を具備することを特徴とする半導体装置の製造方法。
  9. 【請求項９】 半導体材料で構成される構造物が埋め込
    まれたＳＯＩ型半導体装置であって、 該構造物中に形成された不純物の拡散防止層と、 この拡散防止層により分離された該構造物の一方の領域
    を残して、該構造物上に選択的に成長させた酸化膜と、 を具備することを特徴とする半導体装置。
  10. 【請求項１０】 上記拡散防止層がトンネル効果を有す
    る導電層であることを特徴とする請求項９記載の半導体
    装置。
  11. 【請求項１１】 上記構造物が裏面ゲート電極もしくは
    配線層であることを特徴とする請求項９記載の半導体装
    置。
  12. 【請求項１２】 ＳＯＩ基板に半導体材料で構成される
    構造物を埋め込んだＳＯＩ型半導体装置の製造方法であ
    って、 該構造物の内部に不純物の拡散防止層を形成する工程
    と、 該構造物の一部の領域およびＳＯＩ活性層上に酸化防止
    マスクを形成する工程と、 この酸化防止マスクをマスクとし該拡散防止層をストッ
    パーとして該構造物上に酸化膜を成長させる工程と、 を具備することを特徴とする半導体装置の製造方法。
  13. 【請求項１３】 上記ＳＯＩ活性層上に表面ゲート電極
    を形成し、その上に配線層を形成する工程をさらに含む
    ことを特徴とする請求項１２記載の半導体装置の製造方
    法。
  14. 【請求項１４】 上記構造物の一部の領域が、埋め込ま
    れた構造物に対するコンタクト形成領域であることを特
    徴とする請求項１２記載の半導体装置の製造方法。
  15. 【請求項１５】 上記構造物が裏面ゲート電極もしくは
    配線層であることを特徴とする請求項１２記載の半導体
    装置の製造方法。
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