JP2009512192A - 電界効果トランジスタにおいて非対称のオーバーラップ容量を形成するための構造及び方法 - Google Patents
電界効果トランジスタにおいて非対称のオーバーラップ容量を形成するための構造及び方法 Download PDFInfo
- Publication number
- JP2009512192A JP2009512192A JP2008534619A JP2008534619A JP2009512192A JP 2009512192 A JP2009512192 A JP 2009512192A JP 2008534619 A JP2008534619 A JP 2008534619A JP 2008534619 A JP2008534619 A JP 2008534619A JP 2009512192 A JP2009512192 A JP 2009512192A
- Authority
- JP
- Japan
- Prior art keywords
- spacer
- pair
- gate
- asymmetric
- structures
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 38
- 230000005669 field effect Effects 0.000 title claims description 12
- 125000006850 spacer group Chemical group 0.000 claims abstract description 153
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000005468 ion implantation Methods 0.000 claims description 14
- 238000002513 implantation Methods 0.000 claims description 11
- 230000007935 neutral effect Effects 0.000 claims description 7
- 239000007943 implant Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 description 30
- 230000000694 effects Effects 0.000 description 14
- 239000002019 doping agent Substances 0.000 description 7
- 125000001475 halogen functional group Chemical group 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000001878 scanning electron micrograph Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
- H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Chemical & Material Sciences (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【解決手段】 半導体デバイスのための非対称スペーサ構造体(114a、114b、124a、124b)を形成するための方法は、半導体基板の上に配置された少なくとも1対の隣接して離間配置されたゲート構造体(102)の上にスペーサ層(130、132)を形成するステップを含む。このゲート構造体(102)は、スペーサ層(130、132)がゲート構造体(102)間の領域で第1の厚さで形成され、その他の場所で第2の厚さで形成されるように離間配置され、第2の厚さは第1の厚さより厚い。スペーサ層(130、132)は、1対の隣接して離間配置されたゲート構造体に対して非対称スペーサ構造体を形成するようにエッチングされる。
【選択図】 図1
Description
電界効果トランジスタ(FET)におけるオーバーラップ容量を低減するための方法及び構造が、本明細書に開示される。従来のFET製造プロセスにおいて、ゲート導電体の対向する側部に形成されたスペーサ構造体は、一般に対称性であり、そのためその後に形成されたソース及びドレインのエクステンションは、ゲートに対して同じ量のオーバーラップを有する。しかしながら、トランジスタの駆動電流は、主としてソース側のオーバーラップ(すなわち、ゲートからソースへの抵抗)の量によって制御されるため、ドレイン側のオーバーラップの量は、駆動電流に悪影響を及ぼすことなくもっと低減することができる。その一方で、ゲートからドレインへのオーバーラップの低減は、例えば、短チャネル効果、パンチスルー、ホット・キャリア効果及び寄生キャパシタンスの点で有益である。
102:ゲート構造体
104:基板
106:ゲート酸化物層
108:STI構造
110、130、132、122:スペーサ層
112:傾斜イオン注入
114、124:スペーサ
116、118、120:エクステンション
Claims (30)
- 半導体デバイスのための非対称スペーサ構造体を形成する方法であって、
半導体基板の上に配置された少なくとも1対の隣接して離間配置されたゲート構造体(102)の上にスペーサ層(130、132)を形成するステップであって、前記ゲート構造体(102)は、前記スペーサ層(130、132)が前記ゲート構造体(102)間の領域で第1の厚さで形成され、その他の場所で第2の厚さで形成されるように離間配置され、前記第2の厚さは前記第1の厚さより厚い、ステップと、
前記1対の隣接して離間配置されたゲート構造体(102)の側壁に隣接して非対称スペーサ構造体(114a、114b、124a、124b)を形成するように前記スペーサ層(130、132)をエッチングするステップと、
を含む方法。 - 前記非対称性スペーサ構造体(124a、124b)は、エクステンション注入領域(116、118、120、120a、120b)の画定において用いられるオフセット・スペーサ(114、114a、114b)をさらに含む、請求項1に記載の方法。
- 前記非対称性スペーサ構造体は、オフセット・スペーサ(114、114a、114b)の上に形成された第2のスペーサ(124a、124b)をさらに含み、前記第2のスペーサは、ソース及びドレイン領域の画定において用いられる、請求項1に記載の方法。
- 前記1対の隣接して離間配置されたゲート構造体(102)間の距離は、前記ゲート構造体(102)の高さの1倍から3倍までである、請求項1に記載の方法。
- 半導体デバイスのための電界効果トランジスタ(FET)構造体を形成する方法であって、
半導体基板の上に少なくとも1対の隣接して離間配置されるゲート構造体(102)を形成するステップと、
前記隣接して離間配置されたゲート構造体(102)の上にスペーサ層(130、132)を形成するステップであって、前記ゲート構造体(102)は、前記スペーサ層(130、132)が前記ゲート構造体(102)間の領域で第1の厚さで形成され、その他の場所で第2の厚さで形成されるように離間配置され、前記第2の厚さは前記第1の厚さよりも厚い、ステップと、
前記1対の隣接して離間配置されたゲート構造体(102)の側壁に隣接して非対称性スペーサ構造体(114a、114b、124a、124b)を形成するように前記スペーサ層(130、132)をエッチングするステップと、
前記基板にドープ領域を注入するステップであって、前記ドープ領域は、前記非対称スペーサ構造体(114a、114b、124a、124b)による非対称的特性を有するステップ、
を含む方法。 - 前記スペーサ層(130、132)の前記第1の厚さに対応する前記スペーサ構造体(114b、124b)は、前記スペーサ層(130、132)の前記第2の厚さに対応する前記スペーサ構造体(114a、124a)より薄い、請求項5に記載の方法。
- 前記非対称スペーサ構造体(124a、124b)は、オフセット・スペーサ(114、114a、114b)をさらに含み、前記ドープ領域は、エクステンション注入領域をさらに含む、請求項6に記載の方法。
- 前記オフセット・スペーサ(114a、114b)は厚さが非対称であり、前記薄い方のオフセット・スペーサ(114b)に対応する前記エクステンション注入領域は、前記厚い方のオフセット・スペーサ(114a)に対応する前記エクステンション注入領域よりも長いゲート・オーバーラップを有する、請求項7に記載の方法。
- 前記非対称スペーサ構造体は、前記オフセット・スペーサ(114、114a、114b)の上に形成された第2のスペーサ(124a、124b)をさらに含み、前記ドープ領域は、ソース及びドレイン領域をさらに含む、請求項7に記載の方法。
- 前記薄い方の第2のスペーサ(124b)に対応する前記ドープ領域はソース領域をさらに含み、前記厚い方の第2のスペーサ(124a)に対応する前記ドープ領域は、ドレイン領域をさらに含む、請求項9に記載の方法。
- 前記ソース領域は、前記ドレイン領域よりも短いエクステンションを有する、請求項10に記載の方法。
- 前記1対の隣接して離間配置されたゲート構造体(102)間の距離は、前記ゲート構造体(102)の高さの1倍から3倍までである、請求項6に記載の方法。
- 半導体デバイスであって、
半導体基板の上に形成された1対の隣接して離間配置されたゲート構造体(102)を含む少なくとも1対の電界効果トランジスタ(FET)構造体を備え、
前記1対のFET構造体の各々は、その側壁に隣接した1対の非対称スペーサ構造体(114a、114b、124a、124b)を有し、
前記1対のゲート構造体(102)間の領域内に位置する内側スペーサ構造体(114b、124b)は、前記1対のゲート構造体(102)の外側に位置する外側スペーサ構造体(114a、124a)よりも薄い、
半導体デバイス。 - 前記非対称スペーサ構造体(124a、124b)は、エクステンション注入領域の画定において用いられるオフセット・スペーサ(114、114a、114b)をさらに含む、請求項13に記載のデバイス。
- 前記オフセット・スペーサ(114a、114b)は厚さが非対称であり、前記薄い方のオフセット・スペーサ(114b)に対応する前記エクステンション領域は、前記厚い方のオフセット・スペーサ(114a)に対応する前記エクステンション領域よりも長いゲート・オーバーラップを有する、請求項14に記載のデバイス。
- 前記非対称スペーサ構造体は、前記オフセット・スペーサ(114、114a、114b)の上に形成された、ソース及びドレイン領域の画定において用いられる第2のスペーサ(124a、124b)をさらに含む、請求項14に記載のデバイス。
- 前記基板内に注入されたソース及びドレイン領域をさらに含み、前記ソース領域は前記薄い方の第2のスペーサ(124b)に対応し、前記ドレイン領域は前記厚い方の第2のスペーサ(124a)に対応する、請求項16に記載のデバイス。
- 前記ソース領域は、前記ドレイン領域よりも短いエクステンションを有する、請求項17に記載のデバイス。
- 前記1対の隣接して離間配置されたゲート構造体(102)間の距離が、前記ゲート構造体(102)の高さの1倍から3倍までである、請求項13に記載のデバイス。
- 半導体デバイスのための電界効果トランジスタ(FET)構造体を形成する方法であって、
半導体基板(104)の上に少なくとも1対の隣接して離間配置されるゲート構造体(102)を形成するステップと、
前記1対の隣接して離間配置されたゲート構造体(102)の側壁に隣接してオフセット・スペーサ(114、114a、114b)を形成するステップと、
前記基板(104)内にエクステンション領域を形成するステップと、
前記オフセット・スペーサ、前記ゲート構造体(102)及び前記基板(104)の上に第2のスペーサ層(122)を形成するステップと、
前記第2のスペーサ層(122)に中性種の単一傾斜イオン注入(112)を受けさせるステップであって、前記傾斜イオン注入(112)は単一方向から発するステップと、
前記第2のスペーサ層(122)をエッチングするステップであって、前記傾斜イオン注入を受ける前記第2のスペーサ層の部分は、その非暴露部分より速い速度でエッチングされ、そのため前記オフセット・スペーサに隣接する非対称の第2のスペーサ(124a、124b)が形成されるステップと、
前記基板(104)にソース及びドレイン領域を注入するステップと、
を含む方法。 - 前記ソース領域は、前記ドレイン領域よりも短いエクステンションを有する、請求項20に記載の方法。
- 前記中性種は、ゲルマニウムとシリコンのうちの少なくとも1つをさらに含む、請求項21に記載の方法。
- 前記オフセット・スペーサ(114a、114b)もまた、前記ゲート構造体(102)及び前記基板(104)の上に形成された第1のスペーサ層(110)における中性種の傾斜イオン注入によって、非対称に形成される、請求項20に記載の方法。
- 薄い方のオフセット・スペーサ(114b)に対応する前記エクステンション領域は、厚い方のオフセット・スペーサ(114a)に対応する前記エクステンション領域よりも長いゲート・オーバーラップを有する、請求項23に記載の方法。
- 電界効果トランジスタ(FET)デバイスであって、
半導体基板の上に形成されたゲート構造体(102)と、
前記ゲート構造体(102)の側壁上に形成された第1の対のスペーサ構造体(114、114a、114b)と、
前記第1の対のスペーサ構造体(114、114a、114b)に隣接して形成された第2の対のスペーサ構造体(124a、124b)であって、互いに非対称の厚さを有する前記第2の対のスペーサ構造体(124a、124b)と、
前記ゲート構造体(102)の一方の側に注入されたソース領域及びそのエクステンションと、
前記ゲート構造体(102)のもう一方の側に注入されたドレイン領域及びそのエクステンションと、
を備え、
前記ソース領域の前記エクステンションは、前記第2の対のスペーサ構造体(124a、124b)の前記非対称の厚さに従って、前記ドレイン領域の前記エクステンションとは異なる長さを有する、電界効果トランジスタ(FET)デバイス。 - 前記ソース領域は、前記第2の対のスペーサ構造体のうちの薄い方(124b)に対応し、前記ドレイン領域は、前記第2の対のスペーサ構造体のうちの厚い方(124a)に対応する、請求項25に記載のFETデバイス。
- 前記ソース領域の前記エクステンションは、前記ドレイン領域の前記エクステンションよりも短い、請求項26に記載のFETデバイス。
- 前記第1の対のスペーサ構造体(114a、114b)も、互いに非対称の厚さを有する、請求項25に記載のFETデバイス。
- 前記第1の対のスペーサ構造体の薄い方(114b)に対応する前記ソース及びドレイン領域のエクステンションのうちの一方は、前記第1の対のスペーサ構造体の厚い方(114a)に対応する前記ソース及びドレイン領域のエクステンションのうちの他方よりも長いゲート・オーバーラップを有する、請求項28に記載のFETデバイス。
- 前記ソース領域の前記エクステンションは、前記ドレイン領域の前記エクステンションよりも長いゲート・オーバーラップを有する、請求項29に記載のFETデバイス。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/163,165 US7396713B2 (en) | 2005-10-07 | 2005-10-07 | Structure and method for forming asymmetrical overlap capacitance in field effect transistors |
US11/163,165 | 2005-10-07 | ||
PCT/US2006/038593 WO2007044324A2 (en) | 2005-10-07 | 2006-10-02 | Structure and method for forming asymmetrical overlap capacitance in field effect transistors |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012169233A Division JP5602799B2 (ja) | 2005-10-07 | 2012-07-31 | 半導体デバイスのための非対称スペーサ構造体を形成する方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009512192A true JP2009512192A (ja) | 2009-03-19 |
JP5225091B2 JP5225091B2 (ja) | 2013-07-03 |
Family
ID=37910389
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008534619A Expired - Fee Related JP5225091B2 (ja) | 2005-10-07 | 2006-10-02 | 電界効果トランジスタにおいて非対称のオーバーラップ容量を形成するための構造及び方法 |
JP2012169233A Expired - Fee Related JP5602799B2 (ja) | 2005-10-07 | 2012-07-31 | 半導体デバイスのための非対称スペーサ構造体を形成する方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012169233A Expired - Fee Related JP5602799B2 (ja) | 2005-10-07 | 2012-07-31 | 半導体デバイスのための非対称スペーサ構造体を形成する方法 |
Country Status (7)
Country | Link |
---|---|
US (2) | US7396713B2 (ja) |
EP (1) | EP1946360A4 (ja) |
JP (2) | JP5225091B2 (ja) |
KR (1) | KR101054703B1 (ja) |
CN (1) | CN101647108B (ja) |
TW (1) | TW200731417A (ja) |
WO (1) | WO2007044324A2 (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5170490B2 (ja) * | 2005-06-09 | 2013-03-27 | セイコーエプソン株式会社 | 半導体装置 |
US7843016B2 (en) * | 2007-07-16 | 2010-11-30 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
US7915670B2 (en) | 2007-07-16 | 2011-03-29 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
US20090159936A1 (en) * | 2007-12-20 | 2009-06-25 | Uday Shah | Device with asymmetric spacers |
US9016236B2 (en) * | 2008-08-04 | 2015-04-28 | International Business Machines Corporation | Method and apparatus for angular high density plasma chemical vapor deposition |
DE102008049719A1 (de) * | 2008-09-30 | 2010-04-08 | Advanced Micro Devices, Inc., Sunnyvale | Asymmetrische Transistorbauelemente, die durch asymmetrische Abstandshalter und eine geeignete Implantation hergestellt sind |
JP5442235B2 (ja) * | 2008-11-06 | 2014-03-12 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
US8334560B2 (en) * | 2009-09-02 | 2012-12-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reverse disturb immune asymmetrical sidewall floating gate devices |
US20110049582A1 (en) * | 2009-09-03 | 2011-03-03 | International Business Machines Corporation | Asymmetric source and drain stressor regions |
US8643107B2 (en) * | 2010-01-07 | 2014-02-04 | International Business Machines Corporation | Body-tied asymmetric N-type field effect transistor |
US8426917B2 (en) * | 2010-01-07 | 2013-04-23 | International Business Machines Corporation | Body-tied asymmetric P-type field effect transistor |
CN102446770A (zh) * | 2011-10-12 | 2012-05-09 | 上海华力微电子有限公司 | 一种提高浮体动态随机存储单元写入速度的方法及结构 |
CN102543881B (zh) * | 2011-11-02 | 2014-08-06 | 上海华力微电子有限公司 | 提高浮体效应存储单元写入速度的方法 |
CN102437124B (zh) * | 2011-11-17 | 2014-01-08 | 上海华力微电子有限公司 | 提高浮体效应存储单元写入速度的方法及半导体器件 |
CN103187300B (zh) * | 2011-12-31 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
CN103247528B (zh) * | 2012-02-03 | 2015-09-02 | 中芯国际集成电路制造(上海)有限公司 | 金属氧化物半导体场效应管的制造方法 |
CN102637602A (zh) * | 2012-02-28 | 2012-08-15 | 上海华力微电子有限公司 | 一种减小半导体器件栅诱导漏极泄漏的方法 |
CN102610527A (zh) * | 2012-03-23 | 2012-07-25 | 上海华力微电子有限公司 | 提高共源运算放大器频率特性的mos器件制造方法 |
CN102610501A (zh) * | 2012-03-23 | 2012-07-25 | 上海华力微电子有限公司 | 提高浮体效应存储单元写入速度的侧墙刻蚀方法 |
CN102610502A (zh) * | 2012-03-23 | 2012-07-25 | 上海华力微电子有限公司 | 减小热载流子注入损伤的mos器件制作方法 |
CN102623502A (zh) * | 2012-03-23 | 2012-08-01 | 上海华力微电子有限公司 | 共源极运算放大器及其制造方法 |
CN102945792A (zh) * | 2012-11-30 | 2013-02-27 | 上海宏力半导体制造有限公司 | 对凹槽侧墙氧化物回蚀不良影响的改善方法 |
US8889022B2 (en) | 2013-03-01 | 2014-11-18 | Globalfoundries Inc. | Methods of forming asymmetric spacers on various structures on integrated circuit products |
US9202911B2 (en) * | 2013-06-07 | 2015-12-01 | Globalfoundries Inc. | Self-aligned channel drift device and methods of making such a device |
DE102014009640B4 (de) * | 2014-06-26 | 2022-06-23 | Elmos Semiconductor Se | Transistor oder Speicherzellentransistor mit Floating-Gate ohne separates Control-Gate |
JP2017130577A (ja) | 2016-01-21 | 2017-07-27 | ソニー株式会社 | 半導体装置およびその製造方法、固体撮像素子、並びに電子機器 |
WO2018182627A1 (en) * | 2017-03-30 | 2018-10-04 | Intel Corporation | Transistors including asymmetric gate spacers |
US11245032B2 (en) | 2019-04-02 | 2022-02-08 | Globalfoundries U.S. Inc. | Asymmetric FET for FDSOI devices |
CN112740418B (zh) * | 2020-12-14 | 2023-05-02 | 英诺赛科(苏州)科技有限公司 | 半导体装置和其制造方法 |
US20220376083A1 (en) * | 2020-12-14 | 2022-11-24 | Innoscience (Suzhou) Technology Co., Ltd. | Semiconductor device structures and methods of manufacturing the same |
US20230345692A1 (en) * | 2022-04-26 | 2023-10-26 | Qualcomm Incorporated | Gate spacer structure |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6469055A (en) * | 1987-09-10 | 1989-03-15 | Matsushita Electronics Corp | Manufacture of semiconductor device |
JPH03273646A (ja) * | 1990-03-22 | 1991-12-04 | Nec Corp | 絶縁ゲート型電界効果トランジスタの製造方法 |
JPH0832058A (ja) * | 1994-07-11 | 1996-02-02 | Sony Corp | 半導体装置の製造方法 |
JPH1131814A (ja) * | 1997-07-10 | 1999-02-02 | Toshiba Corp | 半導体装置の製造方法 |
JP2005005372A (ja) * | 2003-06-10 | 2005-01-06 | Toshiba Corp | Mosトランジスタ及びその製造方法 |
WO2005017993A1 (en) * | 2003-08-04 | 2005-02-24 | Advanced Micro Devices, Inc. | Method for asymmetric sidewall spacer formation |
JP2005311037A (ja) * | 2004-04-21 | 2005-11-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2006505131A (ja) * | 2002-10-30 | 2006-02-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 半導体コンポーネントとその製造方法 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2913817B2 (ja) * | 1990-10-30 | 1999-06-28 | 日本電気株式会社 | 半導体メモリの製造方法 |
JPH05343419A (ja) * | 1992-06-09 | 1993-12-24 | Seiko Epson Corp | 半導体装置 |
JPH06326122A (ja) * | 1993-05-17 | 1994-11-25 | Matsushita Electric Ind Co Ltd | Mos型半導体装置およびその製造方法 |
JPH1012881A (ja) * | 1996-06-20 | 1998-01-16 | Ricoh Co Ltd | 半導体装置およびその製造方法およびmisデバイスおよびその製造方法 |
US5985724A (en) * | 1996-10-01 | 1999-11-16 | Advanced Micro Devices, Inc. | Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer |
US5789298A (en) * | 1996-11-04 | 1998-08-04 | Advanced Micro Devices, Inc. | High performance mosfet structure having asymmetrical spacer formation and method of making the same |
US6605845B1 (en) * | 1997-09-30 | 2003-08-12 | Intel Corporation | Asymmetric MOSFET using spacer gate technique |
JP2000138369A (ja) * | 1998-10-30 | 2000-05-16 | Sharp Corp | 半導体装置の製造方法 |
US5981363A (en) * | 1998-11-17 | 1999-11-09 | Gardner; Mark I. | Method and apparatus for high performance transistor devices |
JP2000164736A (ja) * | 1998-11-30 | 2000-06-16 | Toshiba Corp | 不揮発性半導体メモリ及びその製造方法 |
CN1216427C (zh) * | 1998-12-07 | 2005-08-24 | 英特尔公司 | 带凹槽栅极的晶体管 |
KR100295685B1 (ko) * | 1999-05-10 | 2001-07-12 | 김영환 | 반도체 메모리 소자 및 그 제조방법 |
US6200864B1 (en) * | 1999-06-23 | 2001-03-13 | Advanced Micro Devices, Inc. | Method of asymmetrically doping a region beneath a gate |
US6441434B1 (en) * | 2000-03-31 | 2002-08-27 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator body-source contact and method |
US7253428B1 (en) * | 2000-04-04 | 2007-08-07 | Micron Technology, Inc. | Apparatus and method for feature edge detection in semiconductor processing |
JP2002190589A (ja) * | 2000-12-20 | 2002-07-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6798017B2 (en) * | 2001-08-31 | 2004-09-28 | International Business Machines Corporation | Vertical dual gate field effect transistor |
US6806584B2 (en) * | 2002-10-21 | 2004-10-19 | International Business Machines Corporation | Semiconductor device structure including multiple fets having different spacer widths |
US7199011B2 (en) * | 2003-07-16 | 2007-04-03 | Texas Instruments Incorporated | Method to reduce transistor gate to source/drain overlap capacitance by incorporation of carbon |
US7005744B2 (en) * | 2003-09-22 | 2006-02-28 | International Business Machines Corporation | Conductor line stack having a top portion of a second layer that is smaller than the bottom portion |
TWI231989B (en) * | 2003-11-18 | 2005-05-01 | Promos Technologies Inc | Method of fabricating a MOSFET device |
FR2871294A1 (fr) * | 2004-06-07 | 2005-12-09 | St Microelectronics Sa | Procede de realisation d'un transistor dmos de taille reduite, et transistor dmos en resultant |
US6982216B1 (en) * | 2004-10-27 | 2006-01-03 | Sony Corporation | MOSFET having reduced parasitic resistance and method of forming same |
US7253482B2 (en) * | 2005-08-03 | 2007-08-07 | International Business Machines Corporation | Structure for reducing overlap capacitance in field effect transistors |
-
2005
- 2005-10-07 US US11/163,165 patent/US7396713B2/en active Active
-
2006
- 2006-10-02 EP EP06825392A patent/EP1946360A4/en not_active Withdrawn
- 2006-10-02 WO PCT/US2006/038593 patent/WO2007044324A2/en active Application Filing
- 2006-10-02 JP JP2008534619A patent/JP5225091B2/ja not_active Expired - Fee Related
- 2006-10-02 CN CN200680036820XA patent/CN101647108B/zh active Active
- 2006-10-02 KR KR1020087009971A patent/KR101054703B1/ko not_active IP Right Cessation
- 2006-10-03 TW TW095136671A patent/TW200731417A/zh unknown
-
2008
- 2008-04-03 US US12/062,068 patent/US20080185662A1/en not_active Abandoned
-
2012
- 2012-07-31 JP JP2012169233A patent/JP5602799B2/ja not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6469055A (en) * | 1987-09-10 | 1989-03-15 | Matsushita Electronics Corp | Manufacture of semiconductor device |
JPH03273646A (ja) * | 1990-03-22 | 1991-12-04 | Nec Corp | 絶縁ゲート型電界効果トランジスタの製造方法 |
JPH0832058A (ja) * | 1994-07-11 | 1996-02-02 | Sony Corp | 半導体装置の製造方法 |
JPH1131814A (ja) * | 1997-07-10 | 1999-02-02 | Toshiba Corp | 半導体装置の製造方法 |
JP2006505131A (ja) * | 2002-10-30 | 2006-02-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 半導体コンポーネントとその製造方法 |
JP2005005372A (ja) * | 2003-06-10 | 2005-01-06 | Toshiba Corp | Mosトランジスタ及びその製造方法 |
WO2005017993A1 (en) * | 2003-08-04 | 2005-02-24 | Advanced Micro Devices, Inc. | Method for asymmetric sidewall spacer formation |
JP2005311037A (ja) * | 2004-04-21 | 2005-11-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2007044324A2 (en) | 2007-04-19 |
EP1946360A2 (en) | 2008-07-23 |
WO2007044324A3 (en) | 2009-06-11 |
US20080185662A1 (en) | 2008-08-07 |
JP2012253371A (ja) | 2012-12-20 |
US20070080401A1 (en) | 2007-04-12 |
CN101647108B (zh) | 2011-09-14 |
US7396713B2 (en) | 2008-07-08 |
KR101054703B1 (ko) | 2011-08-08 |
CN101647108A (zh) | 2010-02-10 |
KR20080061378A (ko) | 2008-07-02 |
JP5602799B2 (ja) | 2014-10-08 |
TW200731417A (en) | 2007-08-16 |
JP5225091B2 (ja) | 2013-07-03 |
EP1946360A4 (en) | 2009-11-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5225091B2 (ja) | 電界効果トランジスタにおいて非対称のオーバーラップ容量を形成するための構造及び方法 | |
US8404551B2 (en) | Source/drain extension control for advanced transistors | |
KR100863921B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US5166087A (en) | Method of fabricating semiconductor element having lightly doped drain (ldd) without using sidewalls | |
US20060043430A1 (en) | Transistor having an asymmetric source/drain and halo implantation region and a method of forming the same | |
US6096616A (en) | Fabrication of a non-ldd graded p-channel mosfet | |
KR100574172B1 (ko) | 반도체 소자의 제조방법 | |
JPH07263693A (ja) | Fetの製造方法及び集積構造 | |
KR20050107885A (ko) | 반도체 소자 및 그 제조방법 | |
KR20050045560A (ko) | 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법 | |
KR100685879B1 (ko) | 반도체 소자 및 그 제조방법 | |
KR100239420B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
KR100537272B1 (ko) | 반도체 소자의 제조 방법 | |
KR20050108197A (ko) | 엔모스 트랜지스터 형성방법 | |
CN117712123A (zh) | 晶体管器件 | |
KR100250690B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US20180076280A1 (en) | Shallow drain metal-oxide-semiconductor transistors | |
KR100501935B1 (ko) | 제 2 측벽 공정을 이용한 반도체 소자의 제조 방법 | |
KR100943133B1 (ko) | 반도체 소자의 트랜지스터 및 그 형성 방법 | |
JP2006005146A (ja) | 半導体装置およびその製造方法 | |
KR100772115B1 (ko) | 모스펫 소자의 제조방법 | |
JP5432798B2 (ja) | 半導体装置の製造方法 | |
KR20060075074A (ko) | 반도체 소자의 트랜지스터 제조방법 | |
JP2005175011A (ja) | 電界効果型トランジスタ及びその製造方法 | |
KR20050065225A (ko) | 드레인-소스 브레이크다운 전압을 개선한 반도체 소자 및그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090121 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090618 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100623 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120522 |
|
RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20120724 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120731 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20120724 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120918 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121009 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130219 |
|
RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20130219 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130312 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5225091 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160322 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |