JPH0521800A - Ｓｏｉｍｏｓｆｅｔ - Google Patents
ＳｏｉｍｏｓｆｅｔInfo
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- JPH0521800A JPH0521800A JP19718091A JP19718091A JPH0521800A JP H0521800 A JPH0521800 A JP H0521800A JP 19718091 A JP19718091 A JP 19718091A JP 19718091 A JP19718091 A JP 19718091A JP H0521800 A JPH0521800 A JP H0521800A
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Abstract
(57)【要約】
【目的】 本発明は、高速動作を保ちつつ、しきい値電
圧の制御が可能なＳＯＩＭＯＳＦＥＴを提供することを
目的とする。 【構成】 このＳＯＩＭＯＳＦＥＴは、Si単結晶中に酸
素イオンを打込んでSiＯ2 の絶縁層１を形成し、この絶
縁層１によってSi単結晶をSi基板（図示せず）とＳＯＩ
膜８とに分離し、さらにこの絶縁層１上のＳＯＩ膜８に
不純物を打込んで、図のようなＮ+ −Ｐ- −ｉ−Ｐ- −
Ｎ+ の各層９〜１３を設けたものである。そして、この
Ｐ- −ｉ−Ｐ- 層１０〜１２上にはゲート電極６が設け
られ、一方のＮ+ 層９にソース電極が設けられ、他方の
Ｎ+ 層１３にドレイン電極が設けられている。
圧の制御が可能なＳＯＩＭＯＳＦＥＴを提供することを
目的とする。 【構成】 このＳＯＩＭＯＳＦＥＴは、Si単結晶中に酸
素イオンを打込んでSiＯ2 の絶縁層１を形成し、この絶
縁層１によってSi単結晶をSi基板（図示せず）とＳＯＩ
膜８とに分離し、さらにこの絶縁層１上のＳＯＩ膜８に
不純物を打込んで、図のようなＮ+ −Ｐ- −ｉ−Ｐ- −
Ｎ+ の各層９〜１３を設けたものである。そして、この
Ｐ- −ｉ−Ｐ- 層１０〜１２上にはゲート電極６が設け
られ、一方のＮ+ 層９にソース電極が設けられ、他方の
Ｎ+ 層１３にドレイン電極が設けられている。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁層を介して単結晶
が分離された構造を有するＳＯＩＭＯＳＦＥＴ（Silico
n-On-Insulator-MOSFET ）に関するものである。
が分離された構造を有するＳＯＩＭＯＳＦＥＴ（Silico
n-On-Insulator-MOSFET ）に関するものである。
【０００２】
【従来の技術】従来のＮ型のＳＯＩＭＯＳＦＥＴの構造
を図３（Ａ）に示す。このＳＯＩＭＯＳＦＥＴは、例え
ば、ＳＩＭＯＸというＳＯＩ基板作成方法を用いて、Si
単結晶中に酸素イオンや窒素イオンを打込んでSiＯ2 や
Si3 Ｎ4 などの絶縁層１を形成し、この絶縁層１によっ
てSi単結晶をSi基板（図示せず）とＳＯＩ膜２とに分離
し、さらにこの絶縁層１上のＳＯＩ膜２に不純物を打込
んで、図のようなＮ+ −Ｐ- −Ｎ+ の各層３〜５を設け
たものである。そして、このＰ- 層４上にゲート電極６
を設けると共に、一方のＮ+ 層３にソース電極を設け、
他方のＮ+ 層５にドレイン電極を設けている。また、チ
ャネル層であるＰ- 層４の不純物濃度が低いほど電子の
移動度が高いことから、このＳＯＩＭＯＳＦＥＴをより
高速動作させるために、このＰ- 層４の不純物をできる
だけ取除き、真性半導体に近い状態にしたｉ層７をチャ
ネル層とした図３（Ｂ）に示すＳＯＩＭＯＳＦＥＴが知
られている。なお、このｉ層７は、非常に低濃度の不純
物を含んでいるため、実際にはＮ型またはＰ型の極性を
有しているが、理想的には真性半導体が良く、またほと
んどと同じ特性であるので、以下、真性半導体として説
明する。
を図３（Ａ）に示す。このＳＯＩＭＯＳＦＥＴは、例え
ば、ＳＩＭＯＸというＳＯＩ基板作成方法を用いて、Si
単結晶中に酸素イオンや窒素イオンを打込んでSiＯ2 や
Si3 Ｎ4 などの絶縁層１を形成し、この絶縁層１によっ
てSi単結晶をSi基板（図示せず）とＳＯＩ膜２とに分離
し、さらにこの絶縁層１上のＳＯＩ膜２に不純物を打込
んで、図のようなＮ+ −Ｐ- −Ｎ+ の各層３〜５を設け
たものである。そして、このＰ- 層４上にゲート電極６
を設けると共に、一方のＮ+ 層３にソース電極を設け、
他方のＮ+ 層５にドレイン電極を設けている。また、チ
ャネル層であるＰ- 層４の不純物濃度が低いほど電子の
移動度が高いことから、このＳＯＩＭＯＳＦＥＴをより
高速動作させるために、このＰ- 層４の不純物をできる
だけ取除き、真性半導体に近い状態にしたｉ層７をチャ
ネル層とした図３（Ｂ）に示すＳＯＩＭＯＳＦＥＴが知
られている。なお、このｉ層７は、非常に低濃度の不純
物を含んでいるため、実際にはＮ型またはＰ型の極性を
有しているが、理想的には真性半導体が良く、またほと
んどと同じ特性であるので、以下、真性半導体として説
明する。
【０００３】この図３（Ｂ）に示すＳＯＩＭＯＳＦＥＴ
は、チャネル層が真性半導体のｉ層７であるので、ゲー
ト電極６は、ポリシリコンに不純物を混入して製造した
ソース層、ドレイン層とは逆の極性を持つ電極を使用し
なければならず、ソース層、ドレイン層がＮ+ 層３，５
である場合、ゲート電極６はＰ+ 型の極性を持ち、ソー
ス層、ドレイン層がＰ+ 層である場合、ゲート電極６は
Ｎ+ 型の極性を持たなければ、ＳＯＩＭＯＳＦＥＴとし
て動作しないことになる。
は、チャネル層が真性半導体のｉ層７であるので、ゲー
ト電極６は、ポリシリコンに不純物を混入して製造した
ソース層、ドレイン層とは逆の極性を持つ電極を使用し
なければならず、ソース層、ドレイン層がＮ+ 層３，５
である場合、ゲート電極６はＰ+ 型の極性を持ち、ソー
ス層、ドレイン層がＰ+ 層である場合、ゲート電極６は
Ｎ+ 型の極性を持たなければ、ＳＯＩＭＯＳＦＥＴとし
て動作しないことになる。
【０００４】
【発明が解決しようとする課題】ＭＯＳＦＥＴのしきい
値電圧は、チャネル層の不純物濃度によって決まる。と
ころが、ＳＯＩＭＯＳＦＥＴを高速動作させるためにチ
ャネル層を真性半導体に近い低濃度の半導体とすると、
不純物がほとんど混入されていないため、しきい値電圧
を変えることができずに一定の値に固定されてしまい、
設計製造時にしきい値電圧を希望する値に制御すること
ができないという課題があった。そこで、本発明は、高
速動作を保ちつつ、しきい値電圧の制御が可能なＳＯＩ
ＭＯＳＦＥＴを提供することを目的とする。
値電圧は、チャネル層の不純物濃度によって決まる。と
ころが、ＳＯＩＭＯＳＦＥＴを高速動作させるためにチ
ャネル層を真性半導体に近い低濃度の半導体とすると、
不純物がほとんど混入されていないため、しきい値電圧
を変えることができずに一定の値に固定されてしまい、
設計製造時にしきい値電圧を希望する値に制御すること
ができないという課題があった。そこで、本発明は、高
速動作を保ちつつ、しきい値電圧の制御が可能なＳＯＩ
ＭＯＳＦＥＴを提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の手段として、高濃度の第１の導電型を有するソース層
とドレイン層との間に非常に低濃度の不純物を含むチャ
ネル層を有するＳＯＩ膜を絶縁膜上に設けたＳＯＩＭＯ
ＳＦＥＴにおいて、前記ソース層と前記チャネル層との
間および前記ドレイン層と前記チャネル層との間にそれ
ぞれ低濃度の第２の導電型を有する層を設けたことを特
徴とするＳＯＩＭＯＳＦＥＴを提供しようとするもので
ある。
の手段として、高濃度の第１の導電型を有するソース層
とドレイン層との間に非常に低濃度の不純物を含むチャ
ネル層を有するＳＯＩ膜を絶縁膜上に設けたＳＯＩＭＯ
ＳＦＥＴにおいて、前記ソース層と前記チャネル層との
間および前記ドレイン層と前記チャネル層との間にそれ
ぞれ低濃度の第２の導電型を有する層を設けたことを特
徴とするＳＯＩＭＯＳＦＥＴを提供しようとするもので
ある。
【０００６】
【実施例】本発明のＳＯＩＭＯＳＦＥＴの一実施例を図
面と共に説明する。図１にＮ型のＳＯＩＭＯＳＦＥＴの
一実施例を示す。このＳＯＩＭＯＳＦＥＴは、Si単結晶
中に酸素イオンや窒素イオンを打込んでSiＯ2 やSi3 Ｎ
4 などの絶縁層１を形成し、この絶縁層１によってSi単
結晶をSi基板（図示せず）とＳＯＩ膜８とに分離し、さ
らにこの絶縁層１上のＳＯＩ膜８に不純物を打込んで、
図のようなＮ+ −Ｐ- −ｉ−Ｐ- −Ｎ+ の各層９〜１３
を設けたものである。そして、このＰ- −ｉ−Ｐ- 層１
０〜１２上にはゲート電極６が設けられ、一方のＮ+ 層
９にソース電極が設けられ、他方のＮ+ 層１３にドレイ
ン電極が設けられている。なお、このｉ層１１も非常に
低濃度の不純物を含み、実際にはＮ型またはＰ型の極性
を有しているが、真性半導体として説明する。
面と共に説明する。図１にＮ型のＳＯＩＭＯＳＦＥＴの
一実施例を示す。このＳＯＩＭＯＳＦＥＴは、Si単結晶
中に酸素イオンや窒素イオンを打込んでSiＯ2 やSi3 Ｎ
4 などの絶縁層１を形成し、この絶縁層１によってSi単
結晶をSi基板（図示せず）とＳＯＩ膜８とに分離し、さ
らにこの絶縁層１上のＳＯＩ膜８に不純物を打込んで、
図のようなＮ+ −Ｐ- −ｉ−Ｐ- −Ｎ+ の各層９〜１３
を設けたものである。そして、このＰ- −ｉ−Ｐ- 層１
０〜１２上にはゲート電極６が設けられ、一方のＮ+ 層
９にソース電極が設けられ、他方のＮ+ 層１３にドレイ
ン電極が設けられている。なお、このｉ層１１も非常に
低濃度の不純物を含み、実際にはＮ型またはＰ型の極性
を有しているが、真性半導体として説明する。
【０００７】この図１に示したＮ型のＳＯＩＭＯＳＦＥ
Ｔの製造方法を図２（Ａ）〜（Ｃ）と共に説明する。同
図（Ａ）において、Si単結晶中に酸素イオンを打込んで
SiＯ2 の絶縁層１を形成し、この絶縁層１によってSi単
結晶をSi基板（図示せず）とＳＯＩ膜８とに分離する。
そして、このSiＯ2 絶縁膜１上のＳＯＩ膜８上に減圧Ｃ
ＶＤ法によりポリシリコンのゲート電極６を設け、この
ゲート電極６をマスクとしてＳＯＩ膜８にＢ（ホウ素）
イオンを打ち込み、Ｐ- 層１４，１５を形成する。次
に、同図（Ｂ）に示すように、同様にゲート電極６をマ
スクとしてＳＯＩ膜８に形成したＰ- 層１４，１５にAs
（ヒ素）イオンをさらに打ち込み、Ｐ- ＋Ｎ+ 層１６，
１７を形成する。そして、AsイオンよりもＢイオンの方
が熱拡散量が大きいので、この状態で熱拡散を行うと、
Ｂイオンが中心のｉ層１１側へ拡散し、Ｐ- ＋Ｎ+ 層１
６，１７は、同図（Ｃ）に示すように、Ｎ+ 層９，１３
とＰ- 層１０，１２に分離して、ＳＯＩ膜８は、Ｎ+ −
Ｐ- −ｉ−Ｐ- −Ｎ+ の各層９〜１３となる。その後、
Ｎ+ 層９，１３上にそれぞれソース電極とドレイン電極
とを設けることにより、図１に示したようなＳＯＩＭＯ
ＳＦＥＴを製造することができる。このようなＳＯＩＭ
ＯＳＦＥＴは、チャネル層に真性半導体を使用している
ので、高速動作を維持でき、Ｐ- 層１０，１２の不純物
濃度を変えることにより、しきい値電圧を変えることが
できる。
Ｔの製造方法を図２（Ａ）〜（Ｃ）と共に説明する。同
図（Ａ）において、Si単結晶中に酸素イオンを打込んで
SiＯ2 の絶縁層１を形成し、この絶縁層１によってSi単
結晶をSi基板（図示せず）とＳＯＩ膜８とに分離する。
そして、このSiＯ2 絶縁膜１上のＳＯＩ膜８上に減圧Ｃ
ＶＤ法によりポリシリコンのゲート電極６を設け、この
ゲート電極６をマスクとしてＳＯＩ膜８にＢ（ホウ素）
イオンを打ち込み、Ｐ- 層１４，１５を形成する。次
に、同図（Ｂ）に示すように、同様にゲート電極６をマ
スクとしてＳＯＩ膜８に形成したＰ- 層１４，１５にAs
（ヒ素）イオンをさらに打ち込み、Ｐ- ＋Ｎ+ 層１６，
１７を形成する。そして、AsイオンよりもＢイオンの方
が熱拡散量が大きいので、この状態で熱拡散を行うと、
Ｂイオンが中心のｉ層１１側へ拡散し、Ｐ- ＋Ｎ+ 層１
６，１７は、同図（Ｃ）に示すように、Ｎ+ 層９，１３
とＰ- 層１０，１２に分離して、ＳＯＩ膜８は、Ｎ+ −
Ｐ- −ｉ−Ｐ- −Ｎ+ の各層９〜１３となる。その後、
Ｎ+ 層９，１３上にそれぞれソース電極とドレイン電極
とを設けることにより、図１に示したようなＳＯＩＭＯ
ＳＦＥＴを製造することができる。このようなＳＯＩＭ
ＯＳＦＥＴは、チャネル層に真性半導体を使用している
ので、高速動作を維持でき、Ｐ- 層１０，１２の不純物
濃度を変えることにより、しきい値電圧を変えることが
できる。
【０００８】以上説明したＳＯＩＭＯＳＦＥＴは、ＳＯ
Ｉ膜８がＮ+ −Ｐ- −ｉ−Ｐ- −Ｎ+ の各層９〜１３か
らなるＮ型のＳＯＩＭＯＳＦＥＴであるが、ＳＯＩ膜が
Ｐ+ −Ｎ- −ｉ−Ｎ- −Ｐ+ の各層からなるＰ型のＳＯ
ＩＭＯＳＦＥＴであっても良いのは勿論である。また、
Ｐ- −ｉ−Ｐ- 層またはＮ- −ｉ−Ｎ- 層とすることに
より、ゲート電極の極性にかかわらず、ＳＯＩＭＯＳＦ
ＥＴは動作し、しかも、しきい値電圧は、Ｐ- 層または
Ｎ- 層の不純物濃度を変えることにより制御することが
できるので、Ｐ型、Ｎ型いずれのＳＯＩＭＯＳＦＥＴで
もゲート電極としてＮ+ 型のポリシリコンを使用するこ
とができる。
Ｉ膜８がＮ+ −Ｐ- −ｉ−Ｐ- −Ｎ+ の各層９〜１３か
らなるＮ型のＳＯＩＭＯＳＦＥＴであるが、ＳＯＩ膜が
Ｐ+ −Ｎ- −ｉ−Ｎ- −Ｐ+ の各層からなるＰ型のＳＯ
ＩＭＯＳＦＥＴであっても良いのは勿論である。また、
Ｐ- −ｉ−Ｐ- 層またはＮ- −ｉ−Ｎ- 層とすることに
より、ゲート電極の極性にかかわらず、ＳＯＩＭＯＳＦ
ＥＴは動作し、しかも、しきい値電圧は、Ｐ- 層または
Ｎ- 層の不純物濃度を変えることにより制御することが
できるので、Ｐ型、Ｎ型いずれのＳＯＩＭＯＳＦＥＴで
もゲート電極としてＮ+ 型のポリシリコンを使用するこ
とができる。
【０００９】
【発明の効果】本発明のＳＯＩＭＯＳＦＥＴは、高濃度
の第１の導電型を有するソース層とドレイン層との間に
非常に低濃度の不純物を含むチャネル層を有するＳＯＩ
膜を絶縁膜上に設けたＳＯＩＭＯＳＦＥＴにおいて、前
記ソース層と前記チャネル層との間および前記ドレイン
層と前記チャネル層との間にそれぞれ低濃度の第２の導
電型を有する層を設けたので、この低濃度の第２の導電
型を有する層の不純物濃度を変えることにより、高速動
作を維持しつつ、しきい値電圧を制御することができ
る。また、低濃度の第２の導電型を有する層を設けたの
で、ＳＯＩＭＯＳＦＥＴの極性にかかわらず、同一のゲ
ート電極（例えばＮ+ 型のゲート電極）を使用すること
ができるという効果がある。
の第１の導電型を有するソース層とドレイン層との間に
非常に低濃度の不純物を含むチャネル層を有するＳＯＩ
膜を絶縁膜上に設けたＳＯＩＭＯＳＦＥＴにおいて、前
記ソース層と前記チャネル層との間および前記ドレイン
層と前記チャネル層との間にそれぞれ低濃度の第２の導
電型を有する層を設けたので、この低濃度の第２の導電
型を有する層の不純物濃度を変えることにより、高速動
作を維持しつつ、しきい値電圧を制御することができ
る。また、低濃度の第２の導電型を有する層を設けたの
で、ＳＯＩＭＯＳＦＥＴの極性にかかわらず、同一のゲ
ート電極（例えばＮ+ 型のゲート電極）を使用すること
ができるという効果がある。
【図１】本発明のＳＯＩＭＯＳＦＥＴの一実施例を示す
構造図である。
構造図である。
【図２】（Ａ）〜（Ｃ）は図１に示す実施例の製造方法
を示す工程図である。
を示す工程図である。
【図３】（Ａ），（Ｂ）は共に従来例を示す構造図であ
る。
る。
１ 絶縁層 ２，８ ＳＯＩ層 ３，９ Ｎ+ 層（高濃度の第１の導電型を有するソース
層） ４ Ｐ- 層（チャネル層） ５，１３ Ｎ+ 層（高濃度の第１の導電型を有するドレ
イン層） ６ ゲート電極 ７，１１ ｉ層（チャネル層） １０，１２ Ｐ- 層（低濃度の第２の導電型を有する
層）
層） ４ Ｐ- 層（チャネル層） ５，１３ Ｎ+ 層（高濃度の第１の導電型を有するドレ
イン層） ６ ゲート電極 ７，１１ ｉ層（チャネル層） １０，１２ Ｐ- 層（低濃度の第２の導電型を有する
層）
Claims (1)
- 【特許請求の範囲】 【請求項１】高濃度の第１の導電型を有するソース層と
ドレイン層との間に非常に低濃度の不純物を含むチャネ
ル層を有するＳＯＩ膜を絶縁膜上に設けたＳＯＩＭＯＳ
ＦＥＴにおいて、 前記ソース層と前記チャネル層との間および前記ドレイ
ン層と前記チャネル層との間にそれぞれ低濃度の第２の
導電型を有する層を設けたことを特徴とするＳＯＩＭＯ
ＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19718091A JPH0521800A (ja) | 1991-07-11 | 1991-07-11 | Ｓｏｉｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19718091A JPH0521800A (ja) | 1991-07-11 | 1991-07-11 | Ｓｏｉｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521800A true JPH0521800A (ja) | 1993-01-29 |
Family
ID=16370138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19718091A Pending JPH0521800A (ja) | 1991-07-11 | 1991-07-11 | Ｓｏｉｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521800A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0803911A2 (en) | 1996-04-25 | 1997-10-29 | Sharp Kabushiki Kaisha | Channel structure of field effect transistor and CMOS element |
| EP1229576A2 (en) * | 2001-02-02 | 2002-08-07 | Sharp Kabushiki Kaisha | Method of producing SOI MOSFET |
| WO2002063697A1 (fr) * | 2001-02-07 | 2002-08-15 | Sony Corporation | Dispositif semi-conducteur et son procede de fabrication |
| WO2003032401A1 (en) * | 2001-10-02 | 2003-04-17 | Nec Corporation | Semiconductor device and its manufacturing method |
| JP2016029719A (ja) * | 2014-07-17 | 2016-03-03 | 出光興産株式会社 | 薄膜トランジスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647567A (en) * | 1987-06-29 | 1989-01-11 | Ricoh Kk | Mos transistor |
| JPH01276755A (ja) * | 1988-04-28 | 1989-11-07 | Sony Corp | 薄膜トランジスタ |
-
1991
- 1991-07-11 JP JP19718091A patent/JPH0521800A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647567A (en) * | 1987-06-29 | 1989-01-11 | Ricoh Kk | Mos transistor |
| JPH01276755A (ja) * | 1988-04-28 | 1989-11-07 | Sony Corp | 薄膜トランジスタ |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0803911A2 (en) | 1996-04-25 | 1997-10-29 | Sharp Kabushiki Kaisha | Channel structure of field effect transistor and CMOS element |
| EP0803911A3 (en) * | 1996-04-25 | 1998-04-15 | Sharp Kabushiki Kaisha | Channel structure of field effect transistor and CMOS element |
| US5841170A (en) * | 1996-04-25 | 1998-11-24 | Sharp Kabushiki Kaisha | Field effect transistor and CMOS element having dopant exponentially graded in channel |
| EP1229576A2 (en) * | 2001-02-02 | 2002-08-07 | Sharp Kabushiki Kaisha | Method of producing SOI MOSFET |
| EP1229576A3 (en) * | 2001-02-02 | 2004-10-27 | Sharp Kabushiki Kaisha | Method of producing SOI MOSFET |
| WO2002063697A1 (fr) * | 2001-02-07 | 2002-08-15 | Sony Corporation | Dispositif semi-conducteur et son procede de fabrication |
| US7253033B2 (en) | 2001-02-07 | 2007-08-07 | Sony Corporation | Method of manufacturing a semiconductor device that includes implanting in multiple directions a high concentration region |
| US7378714B2 (en) | 2001-02-07 | 2008-05-27 | Sony Corporation | Semiconductor device and its manufacturing method |
| KR100863921B1 (ko) * | 2001-02-07 | 2008-10-17 | 소니 가부시끼 가이샤 | 반도체 장치 및 그 제조 방법 |
| WO2003032401A1 (en) * | 2001-10-02 | 2003-04-17 | Nec Corporation | Semiconductor device and its manufacturing method |
| US7485923B2 (en) | 2001-10-02 | 2009-02-03 | Nec Corporation | SOI semiconductor device with improved halo region and manufacturing method of the same |
| JP2016029719A (ja) * | 2014-07-17 | 2016-03-03 | 出光興産株式会社 | 薄膜トランジスタ |
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